JP2013200932A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】書き込み動作を高速化することができる不揮発性半導体記憶装置を提供する。
【解決手段】ワード線とビット線が交差する位置に配置された複数のメモリセルを有するメモリセルアレイ１１と、メモリセルに書き込みを行うプログラムと、前記プログラムによりメモリセルにデータが正しく書き込まれたか否かを検証するベリファイとを含む書き込み動作を行う制御信号発生回路１５と、書き込み動作中に、メモリセルに接続されたソース線の電圧を検出するセルソースモニタ回路１９とを備える。制御信号発生回路１５は、セルソースモニタ回路１９により検出されたソース線の電圧に基づいて、プログラム時にソース線が有する第１電圧を、プログラム終了後のベリファイ時に必要な第２電圧に直接遷移させる。
【選択図】図１

Description

本発明の実施形態は、不揮発性半導体記憶装置に関するものである。

不揮発性半導体記憶装置の１つとしてＮＡＮＤ型フラッシュメモリが注目されている。ＮＡＮＤ型フラッシュメモリにおける書き込み動作は以下のように行われる。

外部からデータをロードした後、メモリセルにデータを書き込むプログラムと、データが正しく書き込まれたか否かを検証するベリファイを行う。そして、ベリファイにてメモリセルにデータが正しく書き込まれたことを確認するまで、プログラムとベリファイとを繰り返す。

ベリファイにおいて、データが正しく書き込まれていないことが確認された場合は、書き込み電圧Ｖpgmを少し高くして、再度、プログラムを行い、続いてベリファイを行う。このように、書き込み動作ではプログラムとベリファイが繰り返し連続して実行される。

特開２０１０−１２３２０１号公報

書き込み動作を高速化することができる不揮発性半導体記憶装置を提供する。

一実施態様の不揮発性半導体記憶装置は、ワード線とビット線が交差する位置に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルに書き込みを行うプログラムと、前記プログラムにより前記メモリセルにデータが正しく書き込まれたか否かを検証するベリファイとを含む書き込み動作を行う制御回路と、前記書き込み動作中に、前記メモリセルに接続された前記ソース線の電圧を検出するソース線モニタ回路とを具備し、前記制御回路は、前記ソース線モニタ回路により検出された前記ソース線の電圧に基づいて、前記プログラム時に前記ソース線が有する第１電圧を、前記プログラム終了後の前記ベリファイ時に必要な第２電圧に直接遷移させることを特徴とする。

第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの等価回路図である。 第１実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作を示すフローチャートである。 第１実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作のタイミングチャートである。 第２実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第２実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作のタイミングチャートである。

以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１実施形態］
第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリ（以下、フラッシュメモリと記す）は、メモリセルアレイ１１、センスアンプ１２、ローデコーダ１３、入出力（Ｉ／Ｏ）バッファ１４、制御信号発生回路１５、アドレスレジスタ１６、カラムデコーダ１７、内部電圧発生回路１８、セルソースモニタ回路１９、及び基準電圧生成回路２０を備える。

図２は、フラッシュメモリにおけるメモリセルアレイ１１の等価回路図である。

メモリセルアレイ１１は、図２に示すように、行列状に配列された複数のＮＡＮＤセルユニットＣＵから構成されている。ＮＡＮＤセルユニットＣＵは、直列接続された複数のメモリセルＭ０，Ｍ１，Ｍ２，…，Ｍ３１と、複数のメモリセルを挟むように両端に接続された選択ゲートトランジスタＳ１，Ｓ２を有する。

ここでは、３２個のメモリセルＭ０〜Ｍ３１が直列接続されている。各メモリセルは、半導体基板に形成されたｐ型ウェル上に、ゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有する。すなわち、各メモリセルは、電気的書き換えが可能な不揮発性メモリセルトランジスタからなる。

ＮＡＮＤセルユニットＣＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線CELSRCに接続される。

ＮＡＮＤセルユニットＣＵ内のメモリセルＭ０，Ｍ１，Ｍ２，…，Ｍ３１の制御ゲートは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ３１にそれぞれ接続されている。また、選択ゲートトランジスタＳ１，Ｓ２のゲートは、選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続される。

１つのワード線を共有するＮＡＮＤセルユニットＣＵの集合は、データの消去単位となるブロックＢＫを構成している。ブロックＢＫはビット線方向に複数配列される。１つのワード線ＷＬに共通に接続されたメモリセルが１ページを構成する。ソース線CELSRCは、後述するセルソースモニタ回路１９に接続される。さらに、各ビット線ＢＬは、後述するセンスアンプ１２に接続される。

センスアンプ１２は、図１に示すように、メモリセルアレイ１１のビット線方向に配置され、ビット線ＢＬに接続されている。センスアンプ１２は、ページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。すなわち、読み出し及び書き込みはページ単位で行われる。

また、センスアンプ１２は、例えば、ブロックＢＫ内の全てのビット線ＢＬを介して複数の選択されたメモリセルのデータを読み出すことができる電流検出型である。センスアンプ１２には、入出力データを一時的に保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。

ローデコーダ１３は、メモリセルアレイ１１のワード線方向に配置され、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを選択し駆動する。このローデコーダ１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。

また、カラムデコーダ１７は、センスアンプ１２に付随して設けられる。カラムデコーダ１７は、センスアンプ１２内のカラム選択ゲート回路を制御する。ローデコーダ１３、カラムデコーダ１７及びセンスアンプ１２は、メモリセルアレイ１１に対してデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。

外部入出力端子Ｉ／Ｏとセンスアンプ１２との間では、入出力バッファ１４及びデータバス２１によりデータ転送が行われる。すなわち、入出力端子Ｉ／Ｏから供給される書き込みデータは、入出力バッファ１４及びデータバス２１を介してセンスアンプ１２にロードされる。また、センスアンプ１２に読み出されたページデータは、データバス２１に出力され、入出力バッファ１４を介して入出力端子Ｉ／Ｏに出力される。

制御信号発生回路（制御回路）１５には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。

制御信号発生回路１５は、これらの制御信号に従って、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍを識別する。そして、アドレスＡｄｄを、アドレスレジスタ１６を介してローデコーダ１３及びカラムデコーダ１７に転送する。また、コマンドＣｏｍをデコードする。

制御信号発生回路１５は、外部制御信号とコマンドＣｏｍに従って、メモリ動作全般の動作制御、例えば、データの書き込み、消去及び読み出しの動作制御を行う。内部電圧発生回路１８は、各動作に必要な内部電圧、例えば電源電圧より昇圧された電圧を発生する。例えば、制御信号発生回路１５は、内部電圧発生回路１８を制御して、データの書き込み、消去及び読み出しに必要な各種の内部電圧を発生させる。

セルソースモニタ回路１９は、書き込み動作時に、メモリセルアレイ１１上の共通ソース線CELSRCの電圧（セルソース電圧Ｖcelsrc）を検出し、セルソース電圧Ｖcelsrcに応じた検出信号ＳＬＭを出力する。制御信号発生回路１５は、前記検出信号ＳＬＭに基づいて、すなわちセルソースモニタ回路１９により検出されたセルソース電圧Ｖcelsrcに基づいて、プログラム時に共通ソース線CELSRCが有する第１電圧を、プログラム終了後のベリファイ時に必要な第２電圧に直接遷移させる制御を行う。セルソースモニタ回路１９によるセルソース電圧Ｖcelsrcの検出は、例えばオペアンプ等を用い、セルソース電圧Ｖcelsrcを基準電圧Ｖrefと比較することによって行うことができる。

また、セルソースモニタ回路１９は、読み出し動作時（またはベルファイ時）に、共通ソース線CELSRCのセルソース電圧Ｖcelsrcと基準電圧生成回路２０で生成された基準電圧Ｖrefとをオペアンプ等で比較及び増幅し、読み出し動作中のセルソース電圧Ｖcelsrcを所望の電圧レベルに保つためにも使用される。

次に、第１実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作を説明する。

書き込み動作では、メモリセルにデータを書き込むプログラムと、メモリセルにデータが正しく書き込まれたか否かを検証するベリファイとが行われる。

図３は、ＮＡＮＤ型フラッシュメモリにおける書き込み動作のシーケンスを示すフローチャートである。この書き込み動作は、制御信号発生回路１５により実行される。

書き込み動作がスタートすると、まず、データがＩ／Ｏバッファ１４及びデータバス２１を介してセンスアンプ１２にロードされる（ステップＳ１）。次に、制御信号発生回路１５は、データをメモリセルに書き込むプログラムを実行し、プログラム後、メモリセルにデータが正しく書き込まれたか否かを検証するベリファイを実行する（ステップＳ２）。プログラムは、書き込み電圧Ｖpgmを用いて行われる。

次に、制御信号発生回路１５は、前記ベリファイの結果を判定し（ステップＳ３）、メモリセルにデータが正しく書き込まれていた場合は、書き込み動作を終了する。一方、メモリセルにデータが正しく書き込まれていない場合は、書き込み電圧Ｖpgmを少しだけ高くし“Ｖpgm＋ΔＶpgm”として、ステップＳ２に戻り、再度、プログラムとベリファイを実行する（ステップアップ書き込み）。その後、再度、前記ベリファイの結果を判定する。このようにして、メモリセルにデータが正しく書き込まれるまで、ステップＳ２，Ｓ３，Ｓ４を繰り返す。

次に、第１実施形態の書き込み動作における各種信号のタイミングチャートについて説明する。

図４は、ＮＡＮＤ型フラッシュメモリにおける書き込み動作のタイミングチャートである。

書き込み動作が含むプログラム及びベリファイは、図４に示すように、プログラムセットアップ、プログラム、プログラムリカバリ及びベリファイセットアップ、ベリファイ、ベリファイリカバリのシーケンスで実行される。

まず、プログラムセットアップの期間では、選択ゲートトランジスタＳ１の選択ゲート線ＳＧＤが電圧Ｖsg（例えば、４Ｖ）に設定され、その後、電圧Ｖsgd（例えば、２．５Ｖ）に設定される。非選択のワード線（usel ＷＬ）は、書き込みパス電圧Ｖpass（例えば、１０Ｖ）に設定される。選択されたワード線（sel ＷＬ）は、電圧Ｖpass（例えば、１０Ｖ）に設定された後、書き込み電圧Ｖpgm（例えば、２０Ｖ）に設定される。

選択ゲートトランジスタＳ２の選択ゲート線ＳＧＳは、電圧Ｖss（０Ｖ）のまま維持される。書き込みを行わないメモリセルに接続されたビット線（以下、非書き込みのビット線）は、内部電源電圧Ｖdd（２．５Ｖ）に設定される。書き込みを行うメモリセルに接続されたビット線（以下、書き込みビット線）は、電圧Ｖss（０Ｖ）に設定される。

メモリセルが形成された半導体基板内のウェル領域CPWELLの電位ＶCPWELLは電圧Ｖss（０Ｖ）に設定される。さらに、ソース線CELSRCのセルソース電圧Ｖcelsrcは、内部電源電圧Ｖdd（２．５Ｖ）に設定される。

次に、プログラムの期間では、前記プログラムセットアップの期間にて設定された電圧にて書き込みが行われる。

詳述すると、データ書き込みは、１つのワード線を共有する複数のメモリセルを１ページとするページ単位で行われる。書き込み時、ビット線を介してメモリセルのチャネルには、データに応じた電圧が与えられる。例えば、“１”データの場合は内部電源電圧Ｖdd（２．５Ｖ）が与えられ、“０”データの場合は電圧Ｖss（０Ｖ）が与えられる。この状態で選択ページの選択されたワード線ＷＬに書き込み電圧Ｖpgm（例えば、２０Ｖ）、非選択のワード線ＷＬに書き込みパス電圧Ｖpass（例えば、１０Ｖ）を与えると、“０”データが与えられたメモリセルでは、ＦＮトンネリングによりチャネルから浮遊ゲートに電子が注入される。一方、“１”データが与えられたメモリセルでは、チャネル電位が上昇して、電子注入は起こらない。なお、書き込みパス電圧Ｖpassは、データに依らずメモリセルをオンさせる電圧である。その後、プログラムリカバリ及びベリファイセットアップの期間に移行する。

プログラムリカバリ及びベリファイセットアップの期間では、図４に示すように、選択ゲート線ＳＧＤは、電圧Ｖss（０Ｖ）に放電された後、電圧Ｖsgd（例えば、２．５Ｖ）に設定され、その後、電圧Ｖsgdにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖsgd＋電圧Ｖcelsrc”に設定される。

非選択のワード線（usel ＷＬ）は、電圧Ｖss（０Ｖ）に放電された後、電圧Ｖread（例えば、８Ｖ）に設定され、その後、電圧Ｖreadにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖread＋電圧Ｖcelsrc”に設定される。

選択されたワード線（sel ＷＬ）は、電圧Ｖss（０Ｖ）に放電された後、電圧Ｖcgrvに設定され、その後、電圧Ｖcgrvにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖcgrv＋電圧Ｖcelsrc”に設定される。

選択ゲート線ＳＧＳは、電圧Ｖss（０Ｖ）から電圧Ｖsgd（例えば、２．５Ｖ）に設定され、その後、電圧Ｖsgdにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖsgd＋電圧Ｖcelsrc”に設定される。

非書き込みのビット線は、内部電源電圧Ｖdd（例えば、２．５Ｖ）から電圧Ｖss（０Ｖ）に放電された後、“電圧Ｖcelsrc＋電圧Ｖbl（例えば、０．２Ｖ）”に設定される。書き込みビット線は、電圧Ｖss（０Ｖ）から“電圧Ｖcelsrc＋電圧Ｖbl”に設定される。

ウェル領域CPWELLの電位ＶCPWELLは、電圧Ｖss（０Ｖ）からセルソース電圧Ｖcelsrcに設定される。さらに、ソース線CELSRCのセルソース電圧Ｖcelsrcは、図４中のＡに示すように、内部電源電圧Ｖdd（２．５Ｖ）からセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）に直接設定される。すなわち、セルソース電圧Ｖcelsrcは、内部電源電圧Ｖdd（２．５Ｖ）から電圧Ｖss（０Ｖ）に放電されることなく、セルソース電圧Ｖcelsrc（１．５Ｖ）に直接遷移される。

次に、ベリファイの期間では、前記プログラムリカバリ及びベリファイセットアップの期間で設定された電圧にて読み出しが行われ、その後、ベリファイリカバリの期間に移行する。続いて、ベリファイリカバリの期間では、前述した各電圧は電圧Ｖss（０Ｖ）に設定されて、書き込み動作を終了する。

以下に、ＮＡＮＤ型フラッシュメモリにおける消去及び読み出し動作を簡単に説明しておく。

消去動作は以下のように行われる。データ消去は、ワード線を共有する複数のＮＡＮＤセルユニットＣＵから構成されたブロックＢＫ単位で行われる。選択されたブロックＢＫの全ワード線ＷＬに電圧Ｖss（０Ｖ）を与え、メモリセルアレイ１１が形成された半導体基板のウェル領域に消去電圧（例えば、２０Ｖ）を与える。これにより、ブロックＢＫ内の全メモリセルの浮遊ゲートに蓄積された電子がチャネルに放出されて、全メモリセルはしきい値電圧が低い“１”データ状態（消去状態）になる。

次に、読み出し動作は以下のように行われる。メモリセルアレイ１１の選択ブロックＢＫ内の選択されたワード線ＷＬには読み出し電圧Ｖcgrv（例えば、Ａレベル読み出しの場合は０．５Ｖ）が与えられ、非選択のワード線ＷＬにはデータによらずメモリセルがオンする読み出しパス電圧Ｖread（例えば、９．５Ｖ）が与えられる。選択ゲート線ＳＧＤ，ＳＧＳには読み出しパス電圧（例えば、４Ｖ）が与えられる。

選択されたメモリセルのセルデータが“０”であれば、選択されたワード線の読み出し電圧Ｖcgrvではメモリセルが導通せず、セル電流が流れないため、選択されたビット線の電圧が高いまま保たれる。一方、選択されたメモリセルのセルデータが“１”であれば、選択されたワード線の読み出し電圧Ｖcgrvでメモリセルが導通してセル電流が流れるため、ビット線の電圧が低下する。このビット線電圧の差がセンスアンプ１２により検知されて、選択されたメモリセルのセルデータが“０”データであるか、または“１”データであるかが読み出される。

前述したように、第１実施形態では、プログラムを行った後、ベリファイに移行するプログラムリカバリ及びベリファイセットアップの期間において、ソース線CELSRCのセルソース電圧Ｖcelsrcを、内部電源電圧Ｖdd（２．５Ｖ）からセルソース電圧Ｖcelsrc（１．５Ｖ）に直接設定している。これにより、セルソース電圧Ｖcelsrcの充放電に要する時間を削減でき、書き込み動作を高速化することができる。

従来の書き込み動作では、プログラムを行った後のリカバリ期間において、セルソース電圧Ｖcelsrcを、内部電源電圧Ｖdd（２．５Ｖ）から電圧Ｖss（０Ｖ）に放電し、その後、ベリファイのセットアップ期間に電圧Ｖss（０Ｖ）からセルソース電圧Ｖcelsrc（１．５Ｖ）に充電していた。このため、内部電源電圧Ｖdd（２．５Ｖ）から電圧Ｖss（０Ｖ）に放電する放電時間と、電圧Ｖss（０Ｖ）からセルソース電圧Ｖcelsrc（１．５Ｖ）に充電する充電時間とが必要であった。

これに対して、第１実施形態では、内部電源電圧Ｖdd（２．５Ｖ）からセルソース電圧Ｖcelsrc（１．５Ｖ）に放電する放電時間を要するだけであるため、ソース線CELSRCのセルソース電圧Ｖcelsrcを充放電する時間を削減することができる。これにより、書き込み動作に要する時間を短縮することができる。さらに、ソース線CELSRCに行う充放電を削減できるため、消費電力を低減することが可能である。

［第２実施形態］
第２実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

図５は、第２実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリは、図１に示した第１実施形態の構成に加えて、ワード線電圧モニタ回路２２を備える。

ワード線電圧モニタ回路２２は、書き込み動作時に、メモリセルアレイ１１上のワード線ＷＬの電圧を検出し、ワード線の電圧に応じた検出信号ＷＬＭを出力する。制御信号発生回路１５は、前記検出信号ＷＬＭに基づいて、すなわちワード線電圧モニタ回路２２により検出されたワード線の電圧に基づいて、プログラム時にワード線が有する電圧を、プログラム終了後のベリファイ時に必要な電圧に直接遷移させる制御を行う。詳述すると、プログラム時に、選択あるいは非選択のワード線ＷＬが有する電圧を、第３電圧あるいは第４電圧にそれぞれ直接遷移させる制御を行う。ワード線電圧モニタ回路２２によるワード線電圧の検出は、例えばオペアンプ等を用い、ワード線電圧を基準電圧Ｖrefと比較することによって行うことができる。その他の構成は第１実施形態と同様である。

次に、第２実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作を説明する。

第２実施形態における書き込み動作のシーケンスは、図３に示した第１実施形態と同様であるため説明を省略する。

次に、第２実施形態の書き込み動作における各種信号のタイミングチャートについて説明する。

図６は、第２実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作のタイミングチャートである。

書き込み動作が含むプログラム及びベリファイは、図６に示すように、プログラムセットアップ、プログラム、プログラムリカバリ及びベリファイセットアップ、ベリファイ、ベリファイリカバリのシーケンスで実行される。

プログラムセットアップ、及びプログラムにおける電圧の設定は、図４に示した第１実施形態と同様である。

プログラムセットアップ、及びプログラムが行われた後、プログラムリカバリ及びベリファイセットアップの期間では、図６に示すように、選択ゲート線ＳＧＤは、電圧Ｖsgdにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖsgd＋電圧Ｖcelsrc”に設定される。

非選択のワード線（usel ＷＬ）は、図６中のＢに示すように、電圧Ｖpass（例えば、１０Ｖ）から電圧Ｖread（例えば、８Ｖ）に設定され、その後、電圧Ｖreadにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖread＋電圧Ｖcelsrc”に設定される。

選択されたワード線（sel ＷＬ）は、図６中のＢに示すように、書き込み電圧Ｖpgm（例えば、２０Ｖ）から電圧Ｖcgrvに設定され、その後、電圧Ｖcgrvにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖcgrv＋電圧Ｖcelsrc”に設定される。

選択ゲート線ＳＧＳは、０Ｖから電圧Ｖsgd（例えば、２．５Ｖ）に設定され、その後、電圧Ｖsgdにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖsgd＋電圧Ｖcelsrc”に設定される。

非書き込みのビット線は、内部電源電圧Ｖdd（例えば、２．５Ｖ）から０Ｖに放電された後、“電圧Ｖcelsrc＋電圧Ｖbl（例えば、０．２Ｖ）”に設定される。書き込みビット線は、０Ｖから“電圧Ｖcelsrc＋電圧Ｖbl”に設定される。

ウェル領域CPWELLの電位ＶCPWELLは、０Ｖからセルソース電圧Ｖcelsrcに設定される。さらに、第１実施形態と同様に、ソース線CELSRCのセルソース電圧Ｖcelsrcは、図６中のＡに示すように、内部電源電圧Ｖdd（２．５Ｖ）からセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）に直接設定される。すなわち、セルソース電圧Ｖcelsrcは、内部電源電圧Ｖdd（２．５Ｖ）から０Ｖに放電されることなく、セルソース電圧Ｖcelsrc（１．５Ｖ）に直接遷移される。

次に、ベリファイ、及びベリファイリカバリの期間における電圧の設定は、図４に示した第１実施形態と同様である。以上により、書き込み動作を終了する。

第２実施形態では、第１実施形態と同様に、プログラムを行った後、プログラムリカバリ及びベリファイセットアップの期間において、ソース線CELSRCのセルソース電圧Ｖcelsrcを、内部電源電圧Ｖdd（２．５Ｖ）からセルソース電圧Ｖcelsrc（１．５Ｖ）に直接設定している。これにより、セルソース電圧Ｖcelsrcの充放電に要する時間を削減でき、書き込み動作を高速化することができる。

また、プログラムリカバリ及びベリファイセットアップの期間において、非選択のワード線（usel ＷＬ）を、電圧Ｖpass（例えば、１０Ｖ）から電圧Ｖread（例えば、８Ｖ）に直接設定している。さらに、選択されたワード線（sel ＷＬ）を、書き込み電圧Ｖpgm（例えば、２０Ｖ）から電圧Ｖcgrvに直接設定している。さらに、選択ゲート線ＳＧＤを、電圧Ｖsgdから電圧Ｖsgdにセルソース電圧Ｖcelsrc（例えば、１．５Ｖ）が加えられた“電圧Ｖsgd＋電圧Ｖcelsrc”に直接設定している。これらにより、非選択のワード線、選択されたワード線、及び選択ゲート線ＳＧＤに行う充放電を削減することができ、消費電力を低減することが可能となる。

以上説明したように第１，第２実施形態によれば、書き込み動作を高速化することができる不揮発性半導体記憶装置を提供できる。言い換えると、第１，第２実施形態は、プログラムとベリファイを一連のシーケンスとして、余分な動作（充放電等）を削減することにより、書き込み動作の高速化を達成できる。これにより、書き込み動作の速度を約３〜４％速くすることが可能である。さらに、余分な充放電を削減できることから、消費電力を低減することが可能となる。

本実施形態は、不揮発性半導体記憶装置において、プログラム動作とベリファイ動作時のワード線及びソース線の制御方法に関する提案であり、ソース線及びワード線を各動作のリカバリ時に、次の動作の準備をさせておくことにより高速化動作に有効である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…メモリセルアレイ、１２…センスアンプ、１３…ローデコーダ、１４…入出力（Ｉ／Ｏ）バッファ、１５…制御信号発生回路、１６…アドレスレジスタ、１７…カラムデコーダ、１８…内部電圧発生回路、１９…セルソースモニタ回路、２０…基準電圧生成回路、２２…ワード線電圧モニタ回路。

Claims (5)

1. ワード線とビット線が交差する位置に配置された複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルに書き込みを行うプログラムと、前記プログラムにより前記メモリセルにデータが正しく書き込まれたか否かを検証するベリファイとを含む書き込み動作を行う制御回路と、
   前記書き込み動作中に、前記メモリセルに接続された前記ソース線の電圧を検出するソース線モニタ回路と、
   を具備し、
   前記制御回路は、前記ソース線モニタ回路により検出された前記ソース線の電圧に基づいて、前記プログラム時に前記ソース線が有する第１電圧を、前記プログラム終了後の前記ベリファイ時に必要な第２電圧に直接遷移させることを特徴とする不揮発性半導体記憶装置。
2. 前記書き込み動作中に、前記ワード線の電圧を検出するワード線モニタ回路をさらに具備し、
   前記制御回路は、前記ワード線モニタ回路により検出された前記ワード線の電圧に基づいて、選択された前記ワード線を第３電圧に直接遷移させ、非選択の前記ワード線を第４電圧に直接遷移させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記メモリセルに接続された選択トランジスタのゲート線を、プログラム時に設定された第５電圧から前記プログラム終了後の前記ベリファイ時に必要な第６電圧に直接遷移させることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記ソース線が有する前記第１電圧を、前記第２電圧より低い電圧まで放電させずに前記第２電圧に遷移させることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記メモリセルアレイは、直列接続された前記複数のメモリセルと、前記複数のメモリセルの両端に接続された選択トランジスタを含むセルユニットを備え、
   前記ソース線は前記セルユニットの一端に接続されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。

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