JP6437421B2 - 不揮発性半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

米国特許５，６２１，６８４号 米国特許５，６７７，８７３号 米国特許５，４７３，５６３号

消費電力を低減できる不揮発性半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、第１メモリセルトランジスタを含む第１メモリストリングと、第２メモリセルトランジスタを含む第２メモリストリングと、第１及び第２メモリセルトランジスタのゲートに共通に接続されたワード線と、第１メモリストリングに接続された第１ビット線と、第２メモリストリングに接続された第２ビット線と、第１ビット線に接続された第１センスアンプと、第２ビット線に接続された第２センスアンプとを備える。第１センスアンプは、第１ビット線に接続された第１端子を有し、第１ビット線に印加される電圧を制御可能な第１トランジスタと、第１電圧が印加される第１電源線と第１トランジスタの第２端子との接続を切り替え可能な第２トランジスタと、第１トランジスタの第２端子に接続された第１端子を有する第３トランジスタと、第１電圧より低い第２電圧が印加される第２電源線と第３トランジスタの第２端子との接続を切り替え可能な第４トランジスタと、第２及び第４トランジスタのゲートに共通に接続された第１ラッチ回路とを含む。第２センスアンプは、第２ビット線に接続された第１端子を有し、第２ビット線に印加される電圧を制御可能な第５トランジスタと、第１電源線と第５トランジスタの第２端子との接続を切り替え可能な第６トランジスタと、第５トランジスタの第２端子に接続された第１端子を有する第７トランジスタと、第２電源線と第７トランジスタの第２端子との接続を切り替え可能な第８トランジスタと、第６及び第８トランジスタのゲートに共通に接続された第２ラッチ回路とを含む。書き込み動作時に、第２及び第８トランジスタはオン状態とされ、第４及び第６トランジスタはオフ状態とされた状態において、第１ビット線に第３電圧を印加する第１ステップと、第２ビット線に第２電圧を印加する第２ステップとが実行され、第１ステップにおいて、第１及び第５トランジスタのゲートに第３電圧より高い第４電圧が印加され、且つ第３及び第７トランジスタがオフ状態にされ、第２ステップにおいて、第１及び第５トランジスタのゲートに第２電圧より高く、第４電圧より低い第５電圧が印加され、且つ第３及び第７トランジスタがオン状態にされる。

図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置におけるセンスアンプユニットの回路図である。 図３は、第１実施形態に係る半導体記憶装置の書き込み動作の概念図である。 図４は、第１実施形態に係る半導体記憶装置の書き込み動作における各配線の電位を示すタイミングチャートである。 図５は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図６は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図７は、第１実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図８は、第２実施形態に係る半導体記憶装置の書き込み動作の概念図である。 図９は、第２実施形態に係る半導体記憶装置の書き込み動作における各配線の電位を示すタイミングチャートである。 図１０は、第２実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。 図１１は、第２実施形態に係る半導体記憶装置の書き込み時の各配線の電位を示す図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る不揮発性半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を含む。

コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を含む。

メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。同一ブロックＢＬＫ内のデータは例えば一括して消去される。

ブロックＢＬＫの各々は、複数のＮＡＮＤストリング１１５を含み、ＮＡＮＤストリング１１５の各々は、直列接続された複数のメモリセルトランジスタＭＴを含む。メモリセルトランジスタＭＴは、半導体基板上に二次元に配列されている。なお、１つのブロックＢＬＫに含まれるＮＡＮＤストリング１１５の数は任意である。

ＮＡＮＤストリング１１５の各々は、例えば１６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１５）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。更に、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。

本実施形態では、メモリセルトランジスタＭＴは、１ビットのデータ、すなわち“１”データおよび“０”データのいずれかを保持可能である。また本実施形態では、電荷蓄積層に電荷がほとんど注入されていない状態を、メモリセルトランジスタＭＴが“１”データを保持している状態と定義する。他方で、電荷蓄積層に電荷が注入されている状態を、メモリセルトランジスタＭＴが“０”データを保持している状態と定義する。よって、“１”データを保持するメモリセルトランジスタＭＴの閾値電圧は、“０”データを保持するメモリセルトランジスタＭＴの閾値電圧より低い。なお、各データと閾値レベルとの関係は上記に限定されるものでは無く、適宜変更可能である。更にメモリセルトランジスタＭＴは２ビット以上のデータを保持しても良い。

１つのＮＡＮＤストリング１１５内にあるメモリセルトランジスタＭＴ０〜ＭＴ１５は、その電流経路が直列に接続される。この直列接続の一端側のメモリセルトランジスタＭＴ１５のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。

同一のブロックＢＬＫ内にある選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＳＧＤに共通に接続される。図１の例では、ブロックＢＬＫ０にある選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に共通に接続され、ブロックＢＬＫ１にある図示せぬ選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に共通に接続される。同様に、同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＳＧＳに共通に接続される。

また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ１５に共通に接続される。

また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１５のうち、同一行にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の自然数）に接続され、同一列にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。

ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックアドレスやページアドレスをデコードして、対象となるページに対応するワード線ＷＬを選択する。そしてロウデコーダ１１２は、選択ワード線ＷＬ、非選択ワード線ＷＬ、セレクトゲート線ＳＧＤ、及びＳＧＳに適切な電圧を印加する。

センスアンプ１１３は、複数のセンスアンプユニット１３０を備える。センスアンプユニット１３０は、ビット線ＢＬに対応して設けられており、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルトランジスタＭＴに転送する。また、各センスアンプユニット１３０は、それぞれデータを保持するためのラッチ回路を備えている。センスアンプユニット１３０の詳細については後述する。

ソース線ドライバ１１４は、書き込み、読み出し、及び消去の際、ソース線ＳＬに必要な電圧を印加する。

周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を含む。

シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、この発生した電圧をロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４に印加する。ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４は、電圧発生回路１２２より供給された電圧をメモリセルトランジスタＭＴに印加する。

なお、本例ではメモリセルトランジスタＭＴが半導体基板上に二次元に配置されている場合を例に説明するが、半導体基板上方に三次元に積層される場合であっても良い。

三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

更に、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。

データの消去については、例えば、“不揮発性半導体記憶装置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．２ センスアンプについて
次にセンスアンプ１１３の構成について、図２を用いて説明する。図２には、説明を簡略化するため、センスアンプユニット１３０において、書き込み動作に必要な一部の回路を示している。なお、本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンスアンプ１１３を例に説明するが、電圧センス方式のセンスアンプを用いても良い。

本実施形態における電流センス方式では、いずれかのブロックＢＬＫにおけるいずれかのワード線ＷＬに共通に接続されたメモリセルトランジスタＭＴから一括してデータが読み出される（この単位を「ページ」と呼ぶ）。従って、本実施形態に係るセンスアンプ１１３は、ビット線ＢＬ毎に図２に示すセンスアンプユニット１３０を備えている。

図示するように、センスアンプユニット１３０は、ｎチャネルＭＯＳトランジスタ１０、１２及び１３、ｐチャネルＭＯＳトランジスタ１１、並びにラッチ回路ＳＤＬを含む。

トランジスタ１０は、ゲートに信号ＢＬＣが入力され、ソースまたはドレインのいずれか一方が対応するビット線ＢＬに接続され、他方がノードＮ１に接続される。トランジスタ１０は、対応するビット線ＢＬの電圧を、信号ＢＬＣに応じた電圧にクランプするためのものである。すなわち、ビット線ＢＬには、信号ＢＬＣの電圧からトランジスタ１０の閾値電圧Ｖｔ１０を引いた電圧値（以下、「クランプ電圧」と呼ぶ）が印加される。

トランジスタ１１は、ゲートがノードＮＰに接続され、ソースまたはドレインのいずれか一方が電源電圧線に接続されて、この電源電圧線から電圧ＶＤＤＳＡが与えられる。またソースまたはドレインのいずれか他方は、ノードＮ１に接続される。

トランジスタ１２は、ゲートに信号ＧＲＳが入力され、ソースまたはドレインのいずれか一方がノードＮ１に接続され、他方が、トランジスタ１３のソースまたはドレインのいずれか一方に接続される。

トランジスタ１３は、ゲートがノードＮＰに接続され、ソースまたはドレインのいずれか他方が接地電圧線に接続（電圧ＶＳＳが印加）される。よって、トランジスタ１１及び１３は、ノードＮＰの電圧に応じて、ノードＮ１に電圧ＶＤＤＳＡあるいは電圧ＶＳＳを印加するためのスイッチ回路となる。

ラッチ回路ＳＤＬは、２つのインバータを含み、それぞれのインバータの入力端子が、他方のインバータの出力端子に接続されている。ラッチ回路ＳＤＬは、書き込み動作の際、外部からの入力データを内部に保持する。そして保持データが“Ｈ”レベル、すなわちノードＮＰが“Ｈ”レベルの場合、メモリセルトランジスタＭＴに“０”データが書き込まれ、保持データが“Ｌ”レベル、すなわちノードＮＰが“Ｌ”レベルの場合、メモリセルトランジスタＭＴに“１”データが書き込まれる。なお、図２ではラッチ回路ＳＤＬは１個のみ図示されているが、複数のラッチ回路が設けられても良い。例えば、各メモリセルトランジスタＭＴが２ビット以上のデータを保持するような場合には、複数個のラッチ回路が設けられる。

１．２ データの書き込み動作について
次に、本実施形態に係るデータの書き込み動作について説明する。

１．２．１ 本実施形態に係る書き込み動作の概念について
まず、書き込み動作の概念について、特にビット線ＢＬとチャネルの電位に着目して、図３を用いて説明する。本実施形態における書き込み動作は、大まかには３つのステップ（第１乃至第３ステップ）を含む。以下では、“０”データが書き込まれるメモリセルトランジスタＭＴを含むＮＡＮＤストリング１１５のチャネルを「Ｃｈ（“０”）」、対応するビット線を「ＢＬ（“０”）」と呼び、“１”データが書き込まれるメモリセルトランジスタＭＴを含むＮＡＮＤストリング１１５のチャネルを「Ｃｈ（“１”）」、対応するビット線を「ＢＬ（“１”）」と呼ぶ。

＜第１ステップについて＞
第１ステップでは、センスアンプ１１３は、ビット線ＢＬ（“０”）をフローティング状態とし、ビット線ＢＬ（“１”）に正電圧ＶＢＬ１を印加する。電圧ＶＢＬ１は、チャネルＣｈ（“１”）の電位を上昇させるためにビット線ＢＬ（“１”）に印加される正電圧で、ビット線ＢＬ（“０”）に印加される電圧より高い。

より具体的には、まずシーケンサ１２１は、ビット線ＢＬ（“０”）とチャネルＣｈ（“０”）とを電気的に接続した状態で、ビット線ＢＬ（“０”）及びチャネルＣｈ（“０”）をフローティング状態にする（ステップＳ１−１）。

この状態で、センスアンプ１１３は、ビット線ＢＬ（“１”）に、電圧ＶＢＬ１を印加する。このときビット線ＢＬ（“０”）はフローティング状態のため、ビット線ＢＬ（“０”）の電圧は、ビット線ＢＬ（“１”）とのカップリングにより上昇する（以下、このときの電圧を「Ｖｆｔ１」とする）（ステップＳ１−２）。

選択ブロックＢＬＫのＮＡＮＤストリング１１５はビット線ＢＬと電気的に接続されているため、チャネルＣｈにビット線ＢＬの電位が転送される。よって、チャネルＣｈ（“０”）の電圧はＶｆｔ１とされ、チャネルＣｈ（“１”）の電圧はＶＢＬ１とされる（ステップＳ１−３）。

＜第２ステップについて＞
第２ステップでは、センスアンプ１１３は、ビット線ＢＬ（“１”）をフローティング状態にし、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加する。

より具体的には、まず、シーケンサ１２１は、チャネルＣｈ（“１”）とビット線ＢＬ（“１”）とを電気的に非接続にして、チャネルＣｈ（“１”）をフローティング状態にする。更にシーケンサ１２１は、ビット線ＢＬ（“１”）とセンスアンプ１１３とを電気的に非接続にして、ビット線ＢＬ（“１”）をフローティング状態にする。他方で、シーケンサ１２１は、チャネルＣｈ（“０”）とビット線ＢＬ（“０”）とセンスアンプ１１３とを、電気的に接続する（ステップＳ２−１）。

この状態で、センスアンプ１１３は、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加する。このとき、ビット線ＢＬ（“１”）はフローティング状態のため、ビット線ＢＬ（“１”）の電圧は、ビット線ＢＬ（“０”）とのカップリングにより、ＶＢＬ１から低下する（以下、このときの電圧を「電圧ＶＢＬ２」とすると、ＶＢＬ１＞ＶＢＬ２となる）（ステップＳ２−２）。

チャネルＣｈ（“０”）とビット線ＢＬ（“０”）とは電気的に接続されているため、チャネルＣｈ（“０”）の電圧は、ＶＳＳとなる。他方で、チャネルＣｈ（“１”）はビット線ＢＬ（“１”）と電気的に非接続にされ、フローティング状態にあるため、チャネルＣｈ（“１”）の電圧は、ＶＢＬ１を維持する（ステップＳ２−３）。

＜第３ステップについて＞
第３ステップでは、ワード線ＷＬに電圧が印加されることで、メモリセルトランジスタＭＴにデータが書き込まれる。

より具体的には、ロウデコーダ１１２は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加し、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する（ステップＳ３−１）。このとき、チャネルＣｈ（“０”）の電圧は、ＶＳＳを維持し、チャネルＣｈ（“１”）の電圧は、ワード線ＷＬとのカップリングにより上昇する（以下、このときの電圧を「Ｖｂｓｔ」とする）（ステップＳ３−２）。これにより、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴの電荷蓄積層には電子が注入され、閾値電圧が上昇する。他方で、ビット線ＢＬ（“１”）に対応するメモリセルトランジスタの電荷蓄積層には、ビット線（“０”）に対応するメモリセルトランジスタＭＴの電荷蓄積層に注入された電荷量より少なく、且つ閾値レベルを遷移させない程度の電子が注入されるため、閾値電圧はほとんど上昇しない。

１．２．２ 書き込み動作の詳細について
次に、前述したデータの書き込み動作の詳細について、図４乃至図７を用いて説明する。

＜第１ステップ＞
図４に示すように、まず時刻ｔ１において、シーケンサ１２１は、信号ＧＲＳを“Ｈ”レベルから“Ｌ”レベルにする。これにより、センスアンプユニット１３０において、トランジスタ１２はオフ状態とされる。

次に時刻ｔ２の様子を図５に示す。図４及び図５に示すように、シーケンサ１２１は、信号ＢＬＣを電圧ＶＢＬＣ１とする。電圧ＶＢＬＣ１は、“０”データ書き込み及び“１”データ書き込みに対応する全てのトランジスタ１０をオン状態とする電圧である。ロウデコーダ１１２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤに、電圧ＶＳＧＤ１を印加して、選択ブロックＢＬＫの選択トランジスタＳＴ１をオン状態とする。電圧ＶＳＧＤ１は、ビット線ＢＬの電圧に関わらず、選択トランジスタＳＴ１をオン状態にする電圧で、ＶＳＧＤ１−Ｖｔ＿ｓｔ＞ＶＢＬ１の関係にある。Ｖｔ＿ｓｔは選択トランジスタＳＴ１の閾値電圧である。これによりビット線ＢＬ（“０”）及びＢＬ（“１”）は、それぞれチャネルＣｈ（“０”）及びＣｈ（“１”）と電気的に接続される。

また、ロウデコーダ１１２は、選択及び非選択ブロックＢＬＫの全てのセレクトゲート線ＳＧＳに電圧ＶＳＳを印加する。そして、ソース線ドライバ１１４は、ソース線ＳＬに電圧ＶＳＲＣを印加する。電圧ＶＳＲＣは電圧ＶＳＳより高い正電圧で、これにより、選択トランジスタＳＴ２はカットオフ状態とされ、チャネルＣｈ（“０”）及びチャネルＣｈ（“１”）はソース線ＳＬと電気的に非接続状態とされる。

この状態で、“１”データ書き込みに対応するセンスアンプユニット１３０では、ノードＮＰが“Ｌ”レベルのため、トランジスタ１１はオン状態とされ、トランジスタ１３はオフ状態とされる。これにより、センスアンプユニット１３０には、電圧ＶＤＤＳＡが印加される。そして、センスアンプユニット１３０は、ビット線ＢＬ（“１”）に、トランジスタ１０でクランプされた電圧ＶＢＬ１を印加する。ＶＢＬ１とＶＢＬＣ１との間には、ＶＢＬ１≦ＶＢＬＣ１−Ｖｔ１０の関係がある。より具体的には、ＶＢＬＣ１−Ｖｔ１０≧ＶＤＤＳＡの関係にある場合にはＶＢＬＣ１−Ｖｔ１０＞ＶＢＬ１＝ＶＤＤＳＡであり、ＶＢＣＬ１−Ｖｔ１０＜ＶＤＤＳＡの関係にある場合には、ＶＢＣＬ１−Ｖｔ１０＝ＶＢＬ１である。

他方で、“０”データ書き込みに対応するセンスアンプユニット１３０では、ノードＮＰが“Ｈ”レベルのため、トランジスタ１１はオフ状態とされ、トランジスタ１３はオン状態とされる。しかし、トランジスタ１２がオフ状態のため、センスアンプユニット１３０は、ビット線ＢＬ（“０”）に、電圧ＶＳＳを印加しない。よって、ビット線ＢＬ（“０”）及びチャネルＣｈ（“０”）は、フローティング状態とされる。そして、ビット線ＢＬ（“１”）に電圧ＶＢＬ１が印加されると、ビット線ＢＬ（“０”）の電圧は、ビット線ＢＬ（“１”）とのカップリングの影響により、電圧Ｖｆｔ１（≦ＶＢＬ１）に上昇する。

チャネルＣｈ（“０”）及びＣｈ（“１”）は、それぞれビット線ＢＬ（“０”）及びＢＬ（“１”）と電気的に接続されている。よって、チャネルＣｈ（“０”）及びＣｈ（“１”）の電圧は、それぞれＶｆｔ１及びＶＢＬ１に上昇する。

なお、信号ＧＲＳの“Ｌ”レベルの変更を時刻ｔ２で行っても良い。すなわち、ビット線ＢＬ（“１”）への電圧ＶＢＬ１印加開始と同じタイミングで行っても良い。

＜第２ステップ＞
次に、時刻ｔ３において第２ステップが開始される。シーケンサ１２１は、信号ＢＬＣを電圧ＶＢＬＣ２とする。電圧ＶＢＬＣ２は、電圧ＶＢＬＣ１より低い電圧で、“１”データ書き込みに対応するトランジスタ１０をカットオフ状態にし、“０”データ書き込みに対応するトランジスタ１０をオン状態とする電圧である。

より具体的には、時刻ｔ２においてビット線ＢＬ（“１”）の電圧は、ＶＢＬ１である。よってシーケンサ１２１は、“１”データ書き込みに対応するトランジスタ１０をカットオフ状態にするために、電圧ＶＢＬＣ２を、ＶＢＬＣ２−Ｖｔ１０＜ＶＢＬ１の関係を満たす電圧にする。

更にシーケンサ１２１は、“０”データ書き込みに対応するトランジスタ１０をオン状態にしてビット線ＢＬ（“０”）に電圧ＶＳＳを印加するために、電圧ＶＢＬＣ２を、ＶＢＬＣ２−Ｖｔ１０＞ＶＳＳの関係を満たす電圧にする。よって、電圧ＶＢＬＣ２は、ＶＢＬ１＞ＶＢＬＣ２−Ｖｔ１０＞ＶＳＳの関係にある。

また、ロウデコーダ１１２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤに電圧ＶＳＧＤ２を印加する。電圧ＶＳＧＤ２は、電圧ＶＳＧＤ１より低い電圧であり、チャネルＣｈ（“１”）に対応する選択トランジスタＳＴ１をカットオフ状態にし、チャネルＣｈ（“０”）に対応する選択トランジスタＳＴ１をオン状態とする電圧である。

より具体的には、ビット線ＢＬ（“１”）の電圧は、時刻ｔ２〜ｔ４においてＶＢＬ１とされ、時刻ｔ４〜ｔ８においてＶＢＬ２（＜ＶＢＬ１）とされる（電圧ＶＢＬ２については後述する）。よって、ロウデコーダ１１２は、時刻ｔ３〜ｔ８においてチャネルＣｈ（“１”）に対応する選択トランジスタＳＴ１をカットオフ状態にするために、電圧ＶＳＧＤ２を、ＶＳＧＤ２−Ｖｔ＿ｓｔ＜ＶＢＬ２（＜ＶＢＬ１）の関係を満たす電圧にする。

更にシーケンサ１２１は、チャネルＣｈ（“０”）に対応する選択トランジスタＳＴ１をオン状態にして電圧ＶＳＳを印加するために、電圧ＶＳＧＤ２を、ＶＳＧＤ２−Ｖｔ＿ｓｔ＞ＶＳＳの関係を満たす電圧にする。よって、電圧ＶＳＧＤ２は、ＶＢＬ２＞ＶＳＧＤ２−Ｖｔ＿ｓｔ＞ＶＳＳの関係にある。これにより、ビット線ＢＬ（“１”）は、センスアンプユニット１３０及びチャネルＣｈ（“１”）と電気的に非接続状態とされる。よって、ビット線ＢＬ（“１”）とチャネルＣｈ（“１”）とは、互いに電気的に非接続で、それぞれフローティング状態とされる。

次に時刻ｔ４の様子を図６に示す。図４及び図６に示すように、シーケンサ１２１は、信号ＧＲＳを“Ｌ”レベルから“Ｈ”レベルにする。これにより、センスアンプユニット１３０において、トランジスタ１２はオン状態とされる。これにより、“０”データ書き込みに対応するセンスアンプユニット１３０は、ビット線ＢＬ（“０”）（及びチャネルＣｈ（“０”））に電圧ＶＳＳを印加する。

このとき、フローティング状態のビット線ＢＬ（“１”）の電圧は、ビット線ＢＬ（“０”）とのカップリングの影響により、ＶＢＬ１からＶＢＬ２に低下する。電圧ＶＢＬ２は、カップリングの影響で電圧ＶＢＬ１から低下した電圧を示しており、その下限値はトランジスタ１０におけるクランプ電圧“ＶＢＣＬ２−Ｖｔ１０”となる。例えばビット線ＢＬ（“１”）の電圧ＶＢＬ２がビット線ＢＬ（“０”）とのカップリングの影響により、クランプ電圧“ＶＢＣＬ２−Ｖｔ１０”より低くなると、カットオフ状態にあったトランジスタ１０がオン状態となる。これにより、ビット線ＢＬ（“１”）は、センスアンプユニット１３０からクランプ電圧“ＶＢＣＬ２−Ｖｔ１０”が印加される。よって、電圧ＶＢＬ２は、クランプ電圧“ＶＢＣＬ２−Ｖｔ１０”以上の状態が維持されるため、ＶＢＣＬ２−Ｖｔ１０≦ＶＢＬ２＜ＶＢＬ１の関係にある。

また、チャネルＣｈ（“１”）は、フローティング状態にあるため、チャネルＣｈ（“１”）の電圧は、ＶＢＬ１を維持する。

＜第３ステップ＞
次に、時刻ｔ５において第３ステップが開始される。ロウデコーダ１１２は、選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、書き込みの際、メモリセルトランジスタＭＴの閾値に関わらず、メモリセルトランジスタＭＴをオン状態にしつつ、非選択メモリセルトランジスタＭＴへの誤書き込みを防止する電圧である。これにより、フローティング状態にあるチャネルＣｈ（“１”）の電圧は、ワード線ＷＬとのカップリングにより上昇する。

次に時刻ｔ６の様子を図７に示す。図４及び図７に示すように、ロウデコーダ１１２は、選択ワード線ＷＬに電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、電荷蓄積層に電荷を注入するための正の高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳの関係がある。これにより、選択ワード線ＷＬに接続された“０”データを書き込むメモリセルトランジスタＭＴでは、電荷蓄積層に電荷が注入される。他方で、選択ワード線ＷＬに接続された“１”データを書き込むメモリセルトランジスタＭＴでは、電圧ＶＰＧＭによるカップリングによりチャネルＣｈ（“１”）の電圧が、Ｖｂｓｔ（＝電圧ＶＢＬ１＋“カップリングによる電圧上昇値”）に上昇するため、電荷蓄積層に電荷がほとんど注入されない。

その後、時刻ｔ８〜ｔ９で、リカバリ動作が行われ、各配線の電圧がリセットされる。

１．３ 本実施形態に係る効果について
本実施形態に係る構成であると、消費電力を低減できる。本効果につき、以下説明する。

データ書き込みの際、ビット線（“１”）及びチャネルＣｈ（“１”）には電圧ＶＢＬ１（＞ＶＳＳ）が印加され、ビット線（“０”）及びチャネルＣｈ（“０”）には電圧ＶＳＳが印加される。その後、セレクトゲート線ＳＧＤに電圧ＶＳＧＤ２が印加されると、チャネルＣｈ（“１”）に対応する選択トランジスタＳＴ１はカットオフ状態になり、チャネルＣｈ（“１”）はフローティング状態とされる。この状態で、選択ワード線ＷＬにＶＰＧＭが印加されると、チャネルＣｈ（“１”）の電圧はカップリングによりＶｂｓｔに上昇するため、“１”データを書き込むメモリセルトランジスタＭＴの電荷蓄積層には、電荷がほとんど注入されない。これはセルフブースト技術として知られている。

一般的には、センスアンプ１１３によるビット線ＢＬ（“１”）への電圧ＶＢＬ１の印加（チャネルＣｈ（“１”）の充電）と、ビット線ＢＬ（“０”）への電圧ＶＳＳの印加は同時に行われる。そして、半導体記憶装置では、複数のビット線ＢＬが同一配線層において並行に配置されているため、ビット線ＢＬ（“１”）とビット線ＢＬ（“０”）の配線間に寄生容量が生じる。特に、ビット線ＢＬ（“１”）とビット線ＢＬ（“０”）が隣接している場合、配線間容量が大きくなる。このため、ビット線ＢＬ（“１”）の電圧をＶＢＬ１まで上昇させるためには、寄生容量分を充電する必要があるため、消費電流（消費電力）が増加するという問題がある。

消費電流を低減する方法の１つとしては、電圧ＶＢＬ１を低くする方法がある。但し、電圧ＶＢＬ１を低くすると、チャネルＣｈ（“１”）に対応する選択トランジスタＳＴ１がカットオフされずオン状態になり、誤書き込みが生じる可能性が高くなる。あるいは電圧ＶＢＬ１を低くすると、その分だけ電圧Ｖｂｓｔが低下する。これにより、メモリセルトランジスタＭＴの制御ゲートとチャネルＣｈとの間の電位差が大きくなるため、電荷蓄積層に電荷が注入されやすくなり、誤書き込みが生じる可能性が高くなる。よって、電圧ＶＢＬ１を低くすると、書き込み動作の信頼性が低下する可能性が高くなる。

これに対し、本実施形態に係る構成では、ビット線ＢＬ（“１”）への電圧ＶＢＬ１の印加とビット線ＢＬ（“０”）への電圧ＶＳＳの印加とを別々のステップで行い、それぞれのステップにおいて、電圧を印加しないビット線ＢＬはフローティング状態にしている。これにより、ビット線ＢＬ（“１”）に、電圧ＶＢＬ１を印加する際、寄生容量の影響を低減できるため消費電流、すなわち消費電力を低減することができる。

更に本実施形態に係る構成では、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加する際、“１”データ書き込みに対応する選択トランジスタＳＴ１をカットオフ状態にすることにより、チャネルＣｈ（“１”）の電圧がＶＢＬ１から低下することを抑制できる。よって、電圧ＶＢＬ１が低下することによって生じる誤書き込みを抑制することができ、書き込み動作の信頼性低下を抑制できる。

更に本実施形態に係る構成では、ビット線ＢＬ（“１”）に電圧ＶＢＬ１を印加する際、寄生容量分の充電を低減できるため、ビット線ＢＬ（“１”）への電圧ＶＢＬ１の印加時間を短縮することができる。よって、処理時間を短縮することができる。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態とは、ビット線ＢＬ（“１”）に電圧ＶＢＬ１を印加する際、ビット線ＢＬ（“０”）をフローティング状態にするタイミングが異なる。以下では、第１実施形態と異なる点についてのみ説明する。

２．１ 書き込み動作の概念について
次に、本実施形態における書き込み動作の概念につき、図８を用いて説明する。図８は、第１実施形態で説明した図３に対応しており、以下では図３と異なる点についてのみ説明する。

図８に示すように、書き込み動作は、大まかには第１実施形態と同様に第１乃至第３ステップを含み、第２及び第３ステップの動作は、図３と同じである。

＜第１ステップについて＞
本実施形態における第１ステップでは、センスアンプ１１３は、ビット線ＢＬ（“１”）に電圧ＶＢＬ１を印加し、ビット線ＢＬ（“１”）の電圧がＶＢＬ１に達する前（昇圧途中）に、ビット線ＢＬ（“０”）をフローティング状態にしている。

より具体的には、まずセンスアンプ１１３は、ビット線ＢＬ（“１”）に電圧ＶＢＬ１を印加し、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加する（ステップＳ１−１’）。

次にビット線ＢＬ（“１”）の電圧がＶＢＬ１に達する前、すなわち昇圧の途中で、シーケンサ１２１は、ビット線ＢＬ（“０”）（及びチャネルＣｈ（“０”））をフローティング状態にする（ステップＳ１−２’）。ビット線ＢＬ（“０”）の電圧は、ビット線ＢＬ（“１”）の昇圧途中でビット線ＢＬ（“０”）がフローティング状態にされると、その時点からビット線ＢＬ（“１”）の電圧がＶＢＬ１に達するまでの期間、カップリングにより上昇する（以下、このときの電圧を「Ｖｆｔ２」とする）。

この結果、チャネルＣｈ（“０”）及びＣｈ（“１”）の電圧は、それぞれＶｆｔ２及びＶＢＬ１に上昇する（ステップＳ１−３’）。

２．２ 書き込み動作の詳細について
次に、前述したデータの書き込み動作の詳細について、図９乃至図１１を用いて説明する。図９は、第１実施形態で説明した図４に対応しており、第３ステップ（時刻ｔ５以降）は図４と同じである。以下では図４と異なる点についてのみ説明する。

＜第１ステップ＞
時刻ｔ１ａの様子を図１０に示す。図９及び図１０に示すように、まず時刻ｔ１ａにおいて、シーケンサ１２１は、信号ＢＬＣを電圧ＶＢＬＣ１とする。これにより、センスアンプ１１３は、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加し、ビット線ＢＬ（“１”）に電圧ＶＢＬ１を印加する。本実施形態では、ビット線ＢＬ（“１”）の電圧は、時刻ｔ１ａから時刻ｔ２の期間をかけて、電圧ＶＳＳから電圧ＶＢＬ１に昇圧される。またロウデコーダ１１２は、セレクトゲート線ＳＧＤに電圧ＶＳＧＤ１を印加する。

次に時刻ｔ１ｂにおいて、シーケンサ１２１は、信号ＧＲＳを“Ｈ”レベルから“Ｌ”レベルにする。これにより、トランジスタ１２はオフ状態とされ、ビット線ＢＬ（“０”）はフローティング状態とされる。

次に時刻ｔ１ｂ〜ｔ２間の様子を図１１に示す。図９及び図１１に示すように、ビット線ＢＬ（“０”）は、ビット線ＢＬ（“１”）とのカップリングにより電圧がＶｆｔ２に上昇する。但し、ビット線ＢＬ（“１”）の昇圧途中の段階で、ビット線ＢＬ（“０”）はフローティング状態にされるため、カップリングによる電圧の上昇量は、第１実施形態の場合より少なくなるため、Ｖｆｔ１＞Ｖｆｔ２（＞ＶＳＳ）の関係にある。

＜第２ステップ＞
時刻ｔ４において、フローティング状態にあるビット線ＢＬ（“１”）は、ビット線ＢＬ（“０”）とのカップリングにより、その電圧がＶＢＬ１からＶＢＬ３に低下する。電圧ＶＢＬ３は、カップリングの影響で電圧ＶＢＬ１から低下した電圧を示しており、第１実施形態の電圧ＶＢＬ２と同様に、ＶＢＣＬ２−Ｖｔ１０≦ＶＢＬ３＜ＶＢＬ１の関係にある。また、Ｖｆｔ１＞Ｖｆｔ２＞ＶＳＳの関係にあるため、時刻ｔ４におけるビット線ＢＬ（“１”）の電圧降下量は、第１実施形態の場合より少なくなる。よって、電圧ＶＢＬ３とＶＢＬ２とは、ＶＢＬ２＜ＶＢＬ３＜ＶＢＬ１の関係にある。

２．３ 本実施形態に係る効果について
本実施形態に係る構成であると、上記第１実施形態と同様の効果が得られる。

また、本実施形態に係る構成では、ビット線ＢＬ（“１”）の昇圧途中で、ビット線ＢＬ（“０”）をフローティング状態にすることにより、カップリングによるビット線ＢＬ（“０”）の電圧の上昇量を少なくする、すなわち電圧Ｖｆｔ２を低くすることができる。より具体的には、ビット線ＢＬ（“１”）の昇圧開始から、信号ＧＲＳを“Ｌ”レベルにするまでの期間、すなわちビット線ＢＬ（“０”）の昇圧開始までの期間を制御することにより、ビット線ＢＬ（“０”）の電圧の上昇量を制御することができる。

３．変形例等
上記実施形態に係る半導体記憶装置は、第１メモリセルトランジスタＭＴを含む第１メモリストリング(115)と、第２メモリセルトランジスタＭＴを含む第２メモリストリング(115)と、第１及び第２メモリセルトランジスタＭＴのゲートに共通に接続されたワード線ＷＬと、第１メモリストリング(115)に接続された第１ビット線(BL(“1”)@FIG.5)と、第２メモリストリング(115)に接続された第２ビット線(BL(“0”)@FIG.5)と、第１ビット線(BL(“1”))に接続された第１センスアンプ(“1”書き込みの130@FIG.5)と、第２ビット線(BL(“0”))に接続された第２センスアンプ(“0”書き込みの130@FIG.5)とを備える。第１センスアンプ(“1”書き込みの130)は、第１ビット線(BL(“1”))に接続された第１端子を有し、第１ビット線(BL(“1”))に印加される電圧を制御可能な第１トランジスタ(10)と、第１電圧(VDDSA)が印加される第１電源線と第１トランジスタ(10)の第２端子との接続を切り替え可能な第２トランジスタ(11)と、第１トランジスタ(10)の第２端子に接続された第１端子を有する第３トランジスタ(12)と、第１電圧(VDDSA)より低い第２電圧(VSS)が印加される第２電源線と第３トランジスタ(12)の第２端子との接続を切り替え可能な第４トランジスタ(13)と、第２及び第４トランジスタ(11及び13)のゲートに共通に接続された第１ラッチ回路ＳＤＬとを含む。第２センスアンプ(“0”書き込みの130)は、第２ビット線(BL(“0”))に接続された第１端子を有し、第２ビット線(BL(“0”))に印加される電圧を制御可能な第５トランジスタ(10)と、第１電源線と第５トランジスタ(10)の第２端子との接続を切り替え可能な第６トランジスタ(11)と、第５トランジスタ(10)の第２端子に接続された第１端子を有する第７トランジスタ(12)と、第２電源線と第７トランジスタ(12)の第２端子との接続を切り替え可能な第８トランジスタ(13)と、第６及び第８トランジスタ(11及び13)のゲートに共通に接続された第２ラッチ回路ＳＤＬとを含む。書き込み動作時に、第２及び第８トランジスタ(第1センスアンプの11及び第2センスアンプの13)はオン状態とされ、第４及び第６トランジスタ(第1センスアンプの13及び第2センスアンプの11)はオフ状態とされた状態において、第１ビット線に第３電圧を印加する第１ステップと、第２ビット線に第２電圧を印加する第２ステップとが実行され、第１ステップにおいて、第１及び第５トランジスタ(第1及び第2センスアンプの10)のゲートに第３電圧(VBL1)より高い第４電圧(VBLC1@FIG.5)が印加され、且つ第３及び第７トランジスタ(第1及び第2センスアンプの12)がオフ状態にされ、第２ステップにおいて、第１及び第５トランジスタ(第1及び第2センスアンプの10)のゲートに第２電圧より高く、第４電圧(VBLC1)より低い第５電圧(VBLC2@FIG.6)が印加され、且つ第３及び第７トランジスタ(第1及び第2センスアンプの12)がオン状態にされる。

上記実施形態を適用することにより、消費電力を低減できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

例えば上記実施形態において、電圧センス方式のセンスアンプを用いても良い。

更に、上記実施形態において、センスアンプユニット１３０のトランジスタ１２は、ｎチャネルＭＯＳトランジスタでも良く、ｐチャネルＭＯＳトランジスタであっても良い。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。

読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。

プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。

（３）消去動作では、半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。

（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

１０〜１３…ｎチャネルＭＯＳトランジスタ、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１５…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路、１３０…センスアンプユニット

Claims (9)

1. 第１メモリセルトランジスタを含む第１メモリストリングと、
   第２メモリセルトランジスタを含む第２メモリストリングと、
   前記第１及び第２メモリセルトランジスタのゲートに共通に接続されたワード線と、
   前記第１メモリストリングに接続された第１ビット線と、
   前記第２メモリストリングに接続された第２ビット線と、
   前記第１ビット線に接続された第１センスアンプと、
   前記第２ビット線に接続された第２センスアンプと
   を備え、
   前記第１センスアンプは、
   前記第１ビット線に接続された第１端子を有し、前記第１ビット線に印加される電圧を制御可能な第１トランジスタと、
   第１電圧が印加される第１電源線と、前記第１トランジスタの第２端子との接続を切り替え可能な第２トランジスタと、
   前記第１トランジスタの前記第２端子に接続された第１端子を有する第３トランジスタと、
   前記第１電圧より低い第２電圧が印加される第２電源線と、前記第３トランジスタの第２端子との接続を切り替え可能な第４トランジスタと、
   前記第２及び第４トランジスタのゲートに接続された第１ラッチ回路とを含み、
   前記第２センスアンプは、
   前記第２ビット線に接続された第１端子を有し、前記第２ビット線に印加される電圧を制御可能な第５トランジスタと、
   前記第１電源線と、前記第５トランジスタの第２端子との接続を切り替え可能な第６トランジスタと、
   前記第５トランジスタの前記第２端子に接続された第１端子を有する第７トランジスタと、
   前記第２電源線と、前記第７トランジスタの第２端子との接続を切り替え可能な第８トランジスタと、
   前記第６及び第８トランジスタのゲートに接続された第２ラッチ回路とを含み、
   書き込み動作時に、前記第２及び第８トランジスタはオン状態とされ、前記第４及び第６トランジスタはオフ状態とされた状態において、前記第１ビット線に第３電圧を印加する第１ステップと、前記第２ビット線に前記第２電圧を印加する第２ステップとが実行され、
   前記第１ステップにおいて、前記第１及び第５トランジスタのゲートに前記第３電圧より高い第４電圧が印加され、且つ前記第３及び第７トランジスタがオフ状態にされ、
   前記第２ステップにおいて、前記第１及び第５トランジスタの前記ゲートに前記第２電圧より高く、前記第４電圧より低い第５電圧が印加され、且つ前記第３及び第７トランジスタがオン状態にされる
   ことを特徴とする半導体記憶装置。
2. 前記第１メモリストリングは、前記第１ビット線と前記第１メモリセルトランジスタとを接続する第１選択トランジスタを更に含み、
   前記第２メモリストリングは、前記第２ビット線と前記第２メモリセルトランジスタとを接続する第２選択トランジスタを更に含み、
   前記第１及び第２選択トランジスタのゲートは、セレクトゲート線に共通に接続され、
   前記第１ステップにおいて、前記セレクトゲート線に、前記第３電圧より高い第６電圧が印加され、
   前記第２ステップにおいて、前記セレクトゲート線に、前記第２電圧より高く、前記第６電圧より低い第７電圧が印加される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２及び第６トランジスタは、ｐチャネルＭＯＳトランジスタであり、ゲートに第１論理レベルの信号が入力されることによりオン状態にされ、
   前記第３、第４、第７、及び第８トランジスタは、ｎチャネルＭＯＳトランジスタであり、ゲートに第２論理レベルの信号が入力されることによりオン状態にされ、
   前記書き込み動作時に、前記第１センスアンプにおいて、前記第１ラッチ回路から前記第２及び第４トランジスタのゲートに前記第２論理レベルの信号が入力され、前記第２センスアンプにおいて、前記第２ラッチ回路から前記第６及び第８トランジスタのゲートに前記第１論理レベルの信号が入力され、
   前記第１ステップにおいて、前記第３及び第７トランジスタのゲートには前記第１論理レベルの信号が入力され、
   前記第２ステップにおいて、前記第３及び第７トランジスタのゲートには前記第２論理レベルの信号が入力される
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記第１ステップにおいて、前記第１及び第２選択トランジスタはオン状態とされ、
   前記第２ステップにおいて、前記第１選択トランジスタはオフ状態とされ、前記第２選択トランジスタはオン状態とされる
   ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記第１ステップにおいて、前記第１ビット線から前記第１メモリストリングのチャネルに前記第３電圧が転送され、
   前記第２ステップにおいて、前記第２ビット線から前記第２メモリストリングのチャネルに前記第２電圧が転送される
   ことを特徴とする請求項１乃至４いずれか一項記載の半導体記憶装置。
6. 前記第１及び第２メモリストリングに共通に接続されたソース線を更に含み、
   前記第１メモリストリングは、前記ソース線と前記第１メモリセルトランジスタとを接続する第３選択トランジスタを更に含み、
   前記第２メモリストリングは、前記ソース線と前記第２メモリセルトランジスタとを接続する第４選択トランジスタを更に含み、
   前記書き込み動作時に、前記第３及び第４選択トランジスタはオフ状態とされる
   ことを特徴とする請求項１乃至５いずれか一項記載の半導体記憶装置。
7. 前記第２ステップの後、前記ワード線に前記第１乃至第５電圧より高い第８電圧が印加される
   ことを特徴とする請求項１乃至６いずれか一項記載の半導体記憶装置。
8. 第１メモリセルトランジスタを含む第１メモリストリングと、
   第２メモリセルトランジスタを含む第２メモリストリングと、
   前記第１及び第２メモリセルトランジスタのゲートに共通に接続されたワード線と、
   前記第１メモリストリングに接続された第１ビット線と、
   前記第２メモリストリングに接続された第２ビット線と、
   前記第１ビット線に接続された第１センスアンプと、
   前記第２ビット線に接続された第２センスアンプと
   を備え、
   前記第１センスアンプは、
   前記第１ビット線に接続された第１端子を有し、前記第１ビット線に印加される電圧を制御可能な第１トランジスタと、
   第１電圧が印加される第１電源線と、前記第１トランジスタの第２端子との接続を切り替え可能な第２トランジスタと、
   前記第１トランジスタの前記第２端子に接続された第１端子を有する第３トランジスタと、
   前記第１電圧より低い第２電圧が印加される第２電源線と、前記第３トランジスタの第２端子との接続を切り替え可能な第４トランジスタと、
   前記第２及び第４トランジスタのゲートに接続された第１ラッチ回路とを含み、
   前記第２センスアンプは、
   前記第２ビット線に接続された第１端子を有し、前記第２ビット線に印加される電圧を制御可能な第５トランジスタと、
   前記第１電源線と、前記第５トランジスタの第２端子との接続を切り替え可能な第６トランジスタと、
   前記第５トランジスタの前記第２端子に接続された第１端子を有する第７トランジスタと、
   前記第２電源線と前記第７トランジスタの第２端子との接続を切り替え可能な第８トランジスタと、
   前記第６及び第８トランジスタのゲートに接続された第２ラッチ回路とを含み、
   書き込み動作時に、前記第２及び第８トランジスタはオン状態とされ、前記第４及び第６トランジスタはオフ状態とされた状態において、前記第１ビット線に第３電圧を印加する第１ステップと、前記第２ビット線に前記第２電圧を印加する第２ステップとが実行され、
   前記第１ステップにおいて、前記第１及び第５トランジスタのゲートに前記第３電圧より高い第４電圧が印加され、且つ前記第３及び第７トランジスタがオン状態の時に、前記第１ビット線への前記第３電圧の印加、及び前記第２ビット線への前記第２電圧の印加が開始され、
   前記第１ビット線の電圧が前記第３電圧に達する前に、前記第３及び第７トランジスタがオフ状態にされ、
   前記第２ステップにおいて、前記第１及び第５トランジスタのゲートに前記第４電圧より低い第５電圧が印加され、且つ前記第３及び第７トランジスタがオン状態にされる
   ことを特徴とする半導体記憶装置。
9. 第１メモリセルトランジスタを含む第１メモリストリングと、
   第２メモリセルトランジスタを含む第２メモリストリングと、
   前記第１及び第２メモリセルトランジスタのゲートに共通に接続されたワード線と、
   前記第１メモリストリングに接続された第１ビット線と、
   前記第２メモリストリングに接続された第２ビット線と
   を備え、
   書き込み動作時に、前記第１ビット線に第１電圧が印加される際、前記第２ビット線及び前記第２メモリストリングは、互いに電気的に接続された状態で、フローティング状態とされ、
   前記第２ビット線に第２電圧が印加される際、前記第１ビット線及び前記第１メモリストリングは、互いに電気的に非接続状態で、それぞれがフローティング状態とされる
   ことを特徴とする半導体記憶装置。