JP2017054573A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作速度を向上することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ブロックＢＬＫｎ＿ｉ、ＢＬＫｎ＿ｏにそれぞれ対応する第１、第２ワード線と、シャント配線ＷＬｓｈｔ０＿ｉ、ＷＬｓｈｔ０＿ｏと、一端及び他端が第１ワード線及びシャント配線ＷＬｓｈｔ＿ｏにそれぞれ接続された第１選択トランジスタと、一端及び他端が第２ワード線及びシャント配線ＷＬｓｈｔ＿ｉにそれぞれ接続された第２選択トランジスタと、を備える。各種動作時において、ブロックＢＬＫｎ＿ｉが選択された場合、第１ワード線及びシャント配線ＷＬｓｈｔ０＿ｏには第１電圧が印加され、第１、第２選択トランジスタはそれぞれ、オン状態、オフ状態にされる。【選択図】図６

Description

実施形態は半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２００８−２３４８１５号公報

動作速度を向上することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数の第１、第２メモリセルをそれぞれ含む第１、第２ブロックと、前記第１、第２メモリセルに接続された第１、第２ワード線と、一端が前記第１、第２ワード線にそれぞれ接続された第１、第２選択トランジスタと、前記第１ワード線に電圧を印加し、また前記第２選択トランジスタのゲート電圧を制御する第１回路と、前記第２ワード線に電圧を印加し、また前記第１選択トランジスタのゲート電圧を制御する第２回路と、前記第１、第２選択トランジスタの他端にそれぞれ接続された第１、第２配線と、前記第１、第２配線にそれぞれ電圧を印加する第３、第４回路と、を備え、読み出し、書き込み、又は消去動作時において、前記第１ブロックが選択された場合、前記第１ワード線には第１電圧が印加され、前記第１配線には第２電圧が印加され、前記第１選択トランジスタはオン状態にされ、前記第２選択トランジスタはオフ状態にされることを特徴とする。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル領域の回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル領域及び外側のＷＬシャント領域の回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル領域及び内側のＷＬシャント領域の回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及びロウデコーダの平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及びロウデコーダの平面図。 図６及び図７のＶＩＩＩ−ＶＩＩＩ線に沿った半導体記憶装置の断面図。 図６及び図７のＩＸ−ＩＸ線に沿った半導体記憶装置の断面図。 第１実施形態に係る半導体記憶装置における読み出し動作のタイミングチャート。 第１実施形態に係る半導体記憶装置における書き込み動作のタイミングチャート。 第１実施形態に係る半導体記憶装置における消去動作のタイミングチャート。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図。 図１３のＸＩＶ−ＸＩＶ線に沿った半導体記憶装置の断面図。 図１３のＸＶ−ＸＶ線に沿った半導体記憶装置の断面図。

以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。また、半導体記憶装置として、メモリセルが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

［１］第１実施形態
第１実施形態に係る半導体記憶装置は、メモリセルアレイの両側にロウデコーダを含み、一方のロウデコーダがブロックを選択し、他方のロウデコーダが選択されたブロックに対応したシャント配線選択トランジスタをオンする。

［１−１］構成
［１−１−１］全体構成
図１を用いて、半導体記憶装置１の全体構成について説明する。
半導体記憶装置１は、メモリセルアレイ１０、コントローラ１１、アドレスレジスタ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、ＷＬシャントドライバ１６、ＣＧドライバ１７、高電圧発生回路１８、及び入出力回路１９を備えている。

メモリセルアレイ１０は、セル領域及びＷＬシャント領域を備えている。セル領域は、ビット線及びワード線にそれぞれ関連付けられた複数のメモリセルを備えている。ＷＬシャント領域は、ワード線に沿った方向でセル領域を挟むように配置され、ワード線のシャント配線を含んでいる。図１において、セル領域の右側に位置するＷＬシャント領域を外側のＷＬシャント領域、左側に位置するＷＬシャント領域を内側のＷＬシャント領域と表示している。ここで、内側のＷＬシャント領域内のシャント配線をＷＬシャント配線ＷＬｓｈｔ＿ｉ、外側のＷＬシャント領域内のシャント配線をＷＬシャント配線ＷＬｓｈｔ＿ｏと呼び、以下の説明に用いる。

コントローラ１１は、外部のコントローラ又はホスト機器（図示せず）と接続され、外部制御信号を受ける。外部制御信号には、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、及びコマンドラッチイネーブル信号ＣＬＥ等が含まれている。そして、コントローラ１１は、受信した外部制御信号と、入出力回路１９から受けたアドレス情報及びコマンドとに基づき、半導体記憶装置１全体の動作を制御する。

アドレスレジスタ１２は、コントローラ１１から受けたアドレス情報を保持し、このアドレス情報をロウデコーダ１３及びカラムデコーダ１４に送る。

ロウデコーダ１３は、アドレスレジスタ１２から受けたアドレス情報をデコードし、デコード結果に基づいてワード線を選択する。そして、選択されたワード線及び非選択のワード線等に適切な電圧を印加する。また、ロウデコーダ１３は、ロウデコーダ１３Ａ、１３Ｂを含み、ロウデコーダ１３Ａ、１３Ｂは、ワード線に沿った方向でメモリセルアレイ１０を挟むように配置されている。ロウデコーダ１３Ａはワード線ＷＬ＿ｉを選択し、ロウデコーダ１３Ｂはワード線ＷＬ＿ｏを選択する。

カラムデコーダ１４は、アドレスレジスタ１２から受けたアドレス情報をデコードし、デコードしたアドレス情報をセンスアンプ１５に送る。

センスアンプ１５は、ビット線ＢＬに接続され、カラムデコーダ１４から受けたアドレス情報に応じて、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンスし、データの書き込み時には、書き込みデータをビット線に転送する。

ＷＬシャントドライバ１６は、コントローラ１１から受けた制御信号に応じて、ＷＬシャント配線ＷＬｓｈｔに電圧を印加する。また、ＷＬシャントドライバ１６は、ＷＬシャントドライバ１６Ａ、１６Ｂを含んでいる。ＷＬシャントドライバ１６Ａは、ＷＬシャント配線ＷＬｓｈｔ＿ｉに接続され、ＷＬシャントドライバ１６Ｂは、ＷＬシャント配線ＷＬｓｈｔ＿ｏに接続されている。

ＣＧドライバ１７は、コントローラ１１から受けた制御信号に応じて、データの書き込み及び読み出しに必要な電圧を生成し、ロウデコーダ１３、センスアンプ１５、及びＷＬシャントドライバ１６等に供給する。

高電圧発生回路１８は、コントローラ１１から受けた制御信号に応じて、データの書き込み及び消去に必要な電圧を生成し、ロウデコーダ１３等に供給する。

入出力回路１９は、外部のコントローラ又はホスト機器（図示せず）と接続され、外部とデータの授受を行う。外部から入力された書き込みデータは、入出力回路１９からデータ線２０を介してセンスアンプ１５に送られる。センスアンプ１５により読み出された読み出しデータは、データ線２０を介して入出力回路１９に送られ、入出力回路１９から外部に出力される。

［１−１−２］メモリセルアレイ１０
次に、メモリセルアレイ１０の構成の詳細について説明する。

［１−１−２−１］回路構成について
まず、図２及び図３を用いて、セル領域の回路構成について説明する。図２は、セル領域の大まかな構成について示している。

図２に示すようにセル領域は、メモリセルの集合である複数のブロックＢＬＫを備えている。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。データの消去単位は、これに限定されず、他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

ブロックＢＬＫの各々は、複数のストリングユニットＳＵを含んでいる。ストリングユニットＳＵの詳細については後述する。メモリセルアレイ１０内のブロックＢＬＫ数、１ブロックＢＬＫ内のストリングユニットＳＵ数は、任意の数に設定できる。

ブロックＢＬＫは、例えばロウデコーダ１３Ａに対応したブロックＢＬＫ＿ｉ（ＢＬＫ０＿ｉ、ＢＬＫ１＿ｉ、・・・）と、ロウデコーダ１３Ｂに対応したブロックＢＬＫ＿ｏ（ＢＬＫ０＿ｏ、ＢＬＫ１＿ｏ、・・・）とを含み、これらはワード線ＷＬに直交する方向に交互に配置される。尚、ブロックＢＬＫ＿ｉ及びブロックＢＬＫ＿ｏの配置は、これに限定されず、種々変更が可能である。

図３は、いずれかの上記ブロックＢＬＫの回路図である。図示するようにブロックＢＬＫは、例えば４個のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、直列に接続されている。

選択トランジスタＳＴ１、ＳＴ２は、データの読み出し及び書き込みを行うＮＡＮＤストリングＮＳの選択に使用される。選択トランジスタＳＴ１、ＳＴ２の一端はそれぞれ、メモリセルトランジスタＭＴ７、ＭＴ０の一端に接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。一方、選択トランジスタＳＴ２のゲートは、複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続される。

また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリングＮＳを共通に接続する。また、選択トランジスタＳＴ２の他端は、ソース線ＳＬに共通に接続されている。ソース線ＣＥＬＳＲＣは、例えば複数のブロック間でＮＡＮＤストリングＮＳを共通に接続する。

尚、データの読み出し及び書き込みは、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して一括して行われる。この単位は、ページとして取り扱われる。

また、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの個数、及び１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、これに限定されず、任意の数に設定できる。

次に、図２、図４及び図５を用いてＷＬシャント領域の構成について説明する。図４及び図５にはそれぞれ、ブロックＢＬＫ＿ｉ（Ｉｎｓｉｄｅ ＢＬＫ）、及びブロックＢＬＫ＿ｏ（Ｏｕｔｓｉｄｅ ＢＬＫ）に対応するセル領域及びＷＬシャント領域の回路図を示している。

図２に示すように内側のＷＬシャント領域は、ブロックＢＬＫ＿ｏの各々に対応して設けられたシャントスイッチ回路ＳＳＣ＿ｉを備え、外側のＷＬシャント領域は、ブロックＢＬＫ＿ｉの各々に対応して設けられたシャントスイッチ回路ＳＳＣ＿ｏを備えている。

外側のシャントスイッチ回路ＳＳＣ＿ｏは、図４に示すように、対応するブロックＢＬＫ＿ｉのワード線ＷＬ０＿ｉ〜ＷＬ７＿ｉに対応して設けられた８個の選択トランジスタＳＴ３を備えている。これらの選択トランジスタＳＴ３は、一端がワード線ＷＬ０＿ｉ〜ＷＬ７＿ｉに接続され、他端がＷＬシャント配線ＷＬｓｈｔ０＿ｏ〜ＷＬｓｈｔ７＿ｏに接続され、ゲートがシャント選択線ＳＧｓｈｔ＿ｏに共通に接続されている。そして、シャント選択線ＳＧｓｈｔ＿ｏの電位がロウデコーダ１３により制御されることで、ワード線ＷＬ０＿ｉとシャント配線ＷＬｓｈｔ＿ｏとが電気的に接続される。

同様に内側のシャントスイッチ回路ＳＳＣ＿ｉは図５に示すように、対応するブロックＢＬＫ＿ｏのワード線ＷＬ０＿ｏ〜ＷＬ７＿ｏに対応して設けられた８個の選択トランジスタＳＴ３を備えている。これらの選択トランジスタＳＴ３は、一端がワード線ＷＬ０＿ｏ〜ＷＬ７＿ｏに接続され、他端がＷＬシャント配線ＷＬｓｈｔ０＿ｉ〜ＷＬｓｈｔ７＿ｉに接続され、ゲートがシャント選択線ＳＧｓｈｔ＿ｉに共通に接続されている。そして、シャント選択線ＳＧｓｈｔ＿ｉの電位がロウデコーダ１３により制御されることで、ワード線ＷＬ０＿ｏとシャント配線ＷＬｓｈｔ＿ｉとが電気的に接続される。

［１−１−２−２］平面構成及び断面構成について
次に、図６〜図９を用いて、メモリセルアレイ１０の平面構成及び断面構成について説明する。図６には、セレクトゲート線ＳＧＤ及びシャント選択線ＳＧｓｈｔの平面を示し、図７には、積層されているいずれかのワード線ＷＬの平面を示している。図８は、図６及び図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、ブロックＢＬＫｎ＿ｉに対応している。図９は、図６及び図７のＩＸ−ＩＸ線に沿った断面図であり、ブロックＢＬＫｎ＿ｏに対応している。

図示するように、半導体基板のｐ型ウェル領域上には、内側のシャント領域から外側のシャント領域にかけて複数の金属配線層が形成され、これらは下層から順にセレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＤとして機能する。そして、ワード線ＷＬ７の上層に設けられた金属配線層は、ブロックＢＬＫ＿ｉにおいてはセル領域と外側のＷＬシャント領域との間で分離される。そして、セル領域及び内側のＷＬシャント領域内の金属配線層がセレクトゲート線ＳＧＤとして機能し、外側のＷＬシャント領域内の金属配線層がシャント選択線ＳＧｓｈｔ＿ｏとして機能する。一方で、この金属配線層は、ブロックＢＬＫ＿ｏにおいてはセル領域と内側のＷＬシャント領域との間で分離される。そして、セル領域及び外側のＷＬシャント領域内の金属配線層がセレクトゲート線ＳＧＤとして機能し、内側のＷＬシャント領域内の金属配線層がシャント選択線ＳＧｓｈｔ＿ｉとして機能する。

セル領域には、メモリホールＭＨが、セレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬとして機能する金属配線層を貫通し、ｐ型ウェル領域に達するように形成されている。メモリホールＭＨの側面には、ブロック絶縁膜、電荷蓄積層（絶縁膜）、及びゲート絶縁膜が順に形成され、メモリホールＭＨ内には、導電膜（半導体ピラー）が埋め込まれている（いずれも図示せず）。半導体ピラーは、ＮＡＮＤストリングＮＳの電流経路として機能し、半導体ピラーの一端は、対応するビット線ＢＬに接続されている。

また、ブロックＢＬＫｎ＿ｉにおける外側のＷＬシャント領域には、ワード線ＷＬ０＿ｉ〜ＷＬ７＿ｉに達するホールＳＨが設けられる。ホールＳＨ内には、セル領域と同様に、側面にブロック絶縁膜、電荷蓄積層（絶縁膜）、及びゲート絶縁膜が順に形成され、ホールＭＨ内に導電膜が埋め込まれている。これにより、ホールＳＨと各金属配線層とが交わる部分にはトランジスタが形成されるが、実質的にトランジスタとして機能するのはホールＳＨとシャント選択線ＳＧｓｈｔ＿ｏとの交点に形成されるトランジスタであり、これは選択トランジスタＳＴ３として機能する。ホールＳＨとワード線ＷＬ＿ｉとの交点に形成されるトランジスタは、メモリセルトランジスタＭＴと同様の構成を有してはいるが、電荷蓄積層内の電子数が少なく抑えられ、閾値電圧が低い状態に保たれるため、各種動作時において常にオン状態になる。従って、これらのトランジスタは単なる電流経路として機能する。また、ホールＳＨ内の導電膜は、対応するワード線ＷＬ０＿ｉ〜ＷＬ７＿ｉと電気的に接続され、これらは、シャント選択線として機能する金属配線層よりも上層に設けられたＷＬｓｈｔ０＿ｏ〜ＷＬｓｈ７＿ｏとして機能する金属配線層（図示せず）に接続されている。

一方で、ブロックＢＬＫｎ＿ｉにおける内側のＷＬシャント領域には、上記のホールＳＨや各トランジスタは設けられない。

これに対してブロックＢＬＫｎ＿ｏにおける内側のＷＬシャント領域は、ブロックＢＬＫｎ＿ｉにおける外側のＷＬシャント領域と同様の構成を有している。すなわち、ワード線ＷＬ０＿ｏ〜ＷＬ７＿ｏに達するホールＳＨが設けられ、ホールＳＨと各金属配線層とが交わる部分にはトランジスタが形成される。そしてこれらのトランジスタのうち、ホールＳＨとシャント選択線ＳＧｓｈｔ＿ｉとの交点に形成されるトランジスタが、選択トランジスタＳＴ３として機能する。ホールＳＨとワード線ＷＬ＿ｏとの交点に形成されるその他のトランジスタは、単なる電流経路として機能する。そして、ホールＳＨ内の導電膜は、ＷＬｓｈｔ０＿ｉ〜ＷＬｓｈ７＿ｉとして機能する金属配線層（図示せず）に接続されている。

一方で、ブロックＢＬＫｎ＿ｏにおける外側のＷＬシャント領域には、上記のホールＳＨや各トランジスタは設けられない。

以上の構成により、図６及び図７に示すように、セル領域にブロックＢＬＫｎ＿ｉ、ＢＬＫｎ＿ｏが設けられ、内側及び外側のシャント領域にそれぞれ、シャントスイッチ回路ＳＳＣ＿ｉ、ＳＳＣ＿ｏが設けられる。尚、ビット線ＢＬ０〜ＢＬ（Ｌ−１）は、セル領域において、同一行にあるメモリホールＭＨ内の半導体ピラーに共通接続されている。ＷＬシャント配線ＷＬｓｈｔ０＿ｉ〜ＷＬｓｈｔ７＿ｉは、内側のＷＬシャント領域において、セレクトゲート線ＳＧＤ＿ｉ及びワード線ＷＬ＿ｉ上を通過し、同一行にあるホールＳＨ内の半導体ピラーに共通接続されている。一方、ＷＬシャント配線ＷＬｓｈｔ０＿ｏ〜ＷＬｓｈｔ７＿ｏは、外側のＷＬシャント領域において、セレクトゲート線ＳＧＤ＿ｏ及びワード線ＷＬ＿ｏ上を通過し、同一行にあるホールＳＨ内の半導体ピラーに共通接続されている。

尚、メモリセルアレイ１０の構成については、その他の構成であってもよい。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

［１−１−３］ロウデコーダ１３
次に、図６及び図７を用いて、ロウデコーダ１３の構成について説明する。

図示するようにロウデコーダ１３Ａは、ブロックＢＬＫｎ＿ｉに対応して設けられた複数のブロックデコーダＢＤｎ＿ｉを備える。そしてブロックデコーダＢＤｎ＿ｉは、対応付けられたブロックＢＬＫｎ＿ｉを選択する。またロウデコーダ１３Ｂに含まれたブロックデコーダＢＤｎ＿ｏは、ブロックＢＬＫｎ＿ｏに対応して設けられている。

まず、ブロックデコーダＢＤｎ＿ｉの構成について説明する。図６及び図７に示すように、ブロックデコーダＢＤｎ＿ｉは、トランジスタ２１Ａ〜２４Ａを含んでいる。トランジスタ２１Ａは、一端が信号線ＳＧＤＤ＿ｉに接続され、他端がブロックＢＬＫｎ＿ｉのセレクトゲート線ＳＧＤ＿ｉに接続され、ゲートに制御信号Ｇ＿ＳＧｎ＿ｉが入力される。トランジスタ２２Ａは、一端が信号線ＵＳＧＤＤ＿ｉに接続され、他端がブロックＢＬＫｎ＿ｉのセレクトゲート線ＳＧＤ＿ｉに接続され、ゲートに制御信号Ｇ＿ＵＳＧｎ＿ｉが入力される。トランジスタ２３Ａは、一端が信号線ＳＨＴＤ＿ｉに接続され、他端がブロックＢＬＫｎ＿ｏに対応するシャントスイッチ回路ＳＳＣ＿ｉのシャント選択トランジスタＳＧｓｈｔ＿ｉに接続され、ゲートに制御信号Ｇ＿ＳＨＴｎ＿ｉが入力される。またトランジスタ２４Ａは、一端が信号線ＣＧ＿ｉに接続され、他端がブロックＢＬＫｎ＿ｉに含まれたワード線ＷＬ＿ｉに接続され、ゲートに制御信号Ｇ＿ＷＬｎ＿ｉが入力される。

次に、ブロックデコーダＤＢｎ＿ｏの構成について説明する。図６及び図７に示すように、ブロックデコーダＢＤｎ＿ｉは、トランジスタ２１Ｂ〜２４Ｂを含んでいる。トランジスタ２１Ｂは、一端が信号線ＳＧＤＤ＿ｏに接続され、他端がブロックＢＬＫｎ＿ｏのセレクトゲート線ＳＧＤ＿ｏに接続され、ゲートに制御信号Ｇ＿ＳＧｎ＿ｏが入力される。トランジスタ２２Ｂは、一端が信号線ＵＳＧＤＤ＿ｏに接続され、他端がブロックＢＬＫｎ＿ｏのセレクトゲート線ＳＧＤ＿ｏに接続され、ゲートに制御信号Ｇ＿ＵＳＧｎ＿ｏが入力される。トランジスタ２３Ｂは、一端が信号線ＳＨＴＤ＿ｏに接続され、他端がブロックＢＬＫｎ＿ｉに対応するシャントスイッチ回路ＳＳＣ＿ｏのシャント選択トランジスタＳＧｓｈｔ＿ｏに接続され、ゲートに制御信号Ｇ＿ＳＨＴｎ＿ｏが入力される。トランジスタ２４Ｂは、一端が信号線ＣＧ＿ｏに接続され、他端がブロックＢＬＫｎ＿ｏに含まれたワード線ＷＬ＿ｏに接続され、ゲートに制御信号Ｇ＿ＷＬｎ＿ｏが入力される。

以上の構成により、トランジスタ２１Ａ〜２４Ａ及びトランジスタ２１Ｂ〜２４Ｂはそれぞれ、各制御信号に応じて、各信号線の電圧を対応する配線に転送する。

尚、ブロックデコーダＢＤｎ＿ｉ、ＢＤｎ＿ｏはそれぞれ、図示せぬセレクトゲート線ＳＧＳ＿ｉ、ＳＧＳ＿ｏに対応するトランジスタも含み、セレクトゲート線ＳＧＳ＿ｉ、ＳＧＳ＿ｏに対応する信号線の電圧を転送する。

また、ブロックデコーダＢＤに接続されている各信号線には、ＣＧドライバ１７又は高電圧発生回路１８から電圧が供給される。

［１−２］動作
［１−２−１］読み出し動作
図１０を用いて、半導体記憶装置１の読み出し動作について、ブロックＢＬＫｎ＿ｉを選択した場合を例に説明する。

時刻ｔ０において、半導体記憶装置１は下記のように動作する。

コントローラ１１は、選択されたブロックＢＬＫｎ＿ｉに含まれた１つのストリングユニットＳＵを選択するために、制御信号Ｇ_ＳＧｎ_ｉ、Ｇ_ＳＨＴｎ_ｏ、Ｇ＿ＷＬｎ＿ｉを論理“Ｈ”レベルにして、制御信号Ｇ＿ＳＧ＿ｎ＿ｏ、Ｇ＿ＵＳＧｎ＿ｉ、Ｇ＿ＵＳＧｎ＿ｏ、Ｇ＿ＳＨＴｎ＿ｉ、Ｇ＿ＷＬｎ＿ｏを論理“Ｌ”レベルにする。

ロウデコーダ１３Ａは、選択されたブロックＢＬＫｎ＿ｉにおいて、選択されたセレクトゲート線ＳＧＤ＿ｉ、ＳＧＳ＿ｉにＶｓｇを印加し、非選択のセレクトゲート線ＳＧＤ＿ｉにＶＳＳを印加し、選択されたワード線ＷＬ＿ｉにＶｃｇを印加し、非選択のワード線ＷＬ＿ｉにＶｒｅａｄを印加する。Ｖｓｇは、選択トランジスタＳＴ１、ＳＴ２がオンする電圧であり、ＶＳＳは、半導体記憶装置１の接地電圧であり、Ｖｃｇは、メモリセルトランジスタＭＴの閾値電圧の判定に用いる読み出し電圧であり、Ｖｒｅａｄは、メモリセルトランジスタＭＴを閾値電圧に依らずオンさせる電圧である。

ロウデコーダ１３Ｂは、選択されたブロックＢＬＫｎ＿ｉに対応するシャント選択線ＳＧｓｈｔ＿ｏにＶｓｈｔを印加し、非選択のブロックＢＬＫ＿ｉに対応するシャント選択線ＳＧｓｈｔ＿ｏにＶＳＳを印加する。Ｖｓｈｔは、選択トランジスタＳＴ３がオンする電圧である。これにより、選択されたブロックＢＬＫｎ＿ｉの選択トランジスタＳＴ３がオンして、ＷＬシャント配線ＷＬｓｈｔ＿ｉと選択されたブロックＢＬＫｎ＿ｉのワード線ＷＬ＿ｏ間に電流経路が形成される。

ＷＬシャントドライバ１６Ｂは、選択されたワード線ＷＬ＿ｉに対応するＷＬシャント配線ＷＬｓｈｔ＿ｏの電圧をＶｃｇにして、非選択のワード線ＷＬ＿ｉに対応するＷＬシャント配線ＷＬｓｈｔ＿ｏの電圧をＶｒｅａｄにする。このように、ＷＬシャント配線ＷＬｓｈｔ＿ｏに印加される電圧は、対応するワード線ＷＬ＿ｉに印加される電圧に合わせている。

ロウデコーダ１３は、非選択のブロックＢＬＫにおいて、セレクトゲート線ＳＧＤ、ＳＧＳにＶＳＳを印加する。これにより、非選択のブロックＢＬＫにおける選択トランジスタＳＴ１、ＳＴ２がオフ状態になり、対応するＮＡＮＤストリングＮＳの電流経路はフローティング状態になる。また、ロウデコーダ１３は、非選択のブロックＢＬＫに対応するワード線ＷＬへの電流経路を遮断しているため、非選択ブロックに対応するワード線ＷＬはフローティング状態になっている。

ＷＬシャントドライバ１６Ａは、ＷＬシャント配線ＷＬｓｈｔ＿ｉが選択されたブロックＢＬＫに対応していないため、ＷＬシャント配線ＷＬｓｈｔ＿ｉにＶＳＳを印加する。

センスアンプ１５は、ビット線ＢＬのプリチャージを行い、ビット線ＢＬの電圧はＶＤＤになる。ＶＤＤは、半導体記憶装置１の電源電圧である。

ＣＧドライバ１７は、ソース線ＣＥＬＳＲＣにＶＳＳを印加する。

時刻ｔ１において、センスアンプ１５は、メモリセルに記憶されたデータをセンスし、読み出したデータを入出力回路１９に出力する。

時刻ｔ２において、コントローラ１１は、リカバリシーケンスを行い、半導体記憶装置１をスタンバイ状態にする。

［１−２−２］書き込み動作
図１１を用いて、半導体記憶装置１の書き込み動作について、ブロックＢＬＫｎ＿ｉを選択した場合を例に説明する。

時刻ｔ０において、半導体記憶装置１は下記のように動作する。

コントローラ１１は、選択されたブロックＢＬＫｎ＿ｉに含まれた１つのストリングユニットＳＵを選択するために、制御信号Ｇ_ＳＧｎ_ｉを論理“Ｈ”レベルにして、制御信号Ｇ＿ＳＧ＿ｎ＿ｏ、Ｇ＿ＵＳＧｎ＿ｉ、Ｇ＿ＵＳＧｎ＿ｏ、Ｇ＿ＳＨＴｎ＿ｉ、Ｇ_ＳＨＴｎ_ｏ、Ｇ＿ＷＬｎ＿ｉ、Ｇ＿ＷＬｎ＿ｏを論理“Ｌ”レベルにする。

ロウデコーダ１３Ａは、選択ブロックＢＬＫｎ＿ｉにおいて、選択されたセレクトゲート線ＳＧＤ＿ｉ、ＳＧＳ＿ｉにＶｓｇを印加し、非選択のセレクトゲート線ＳＧＤ＿ｉ及びワード線ＷＬ＿ｉにＶＳＳを印加する。

ＷＬシャントドライバ１６Ａは、ＷＬシャント配線ＷＬｓｈｔ＿ｉにＶＳＳを印加し、ＷＬシャントドライバ１６Ｂは、ＷＬシャント配線ＷＬｓｈｔ＿ｏにＶＳＳを印加する。

センスアンプ１５は、書き込み対象のビット線ＢＬに対してＶＳＳを印加し、書き込み禁止のビット線ＢＬに対してＶＤＤを印加する。

ＣＧドライバ１７は、ソース線ＣＥＬＳＲＣの電圧をＶＤＤにする。

非選択ブロックＢＬＫに対応するロウデコーダ１３の動作は、図１０に示す読み出し動作の時刻ｔ０と同様である。

時刻ｔ１において、ロウデコーダ１３Ａは、選択されたセレクトゲート線ＳＧＤ_ｉ、ＳＧＳ＿ｉの電圧をＶｓｇｄにする。Ｖｓｇｄの電圧値は、Ｖｓｇよりも低い。Ｖｓｇｄが印加された選択トランジスタＳＴ１は、Ｖｓｇが印加された選択トランジスタＳＴ１よりも流れる電流量が少なくなる。

時刻ｔ２において、コントローラ１１は、制御信号Ｇ＿ＳＨＴｎ＿ｏ、Ｇ＿ＷＬｎ＿ｏを論理“Ｈ”レベルにする。ロウデコーダ１３Ａは、選択されたワード線ＷＬ＿ｉ及び非選択のワード線ＷＬ＿ｉにＶｐａｓｓを印加する。Ｖｐａｓｓは、メモリセルトランジスタＭＴを閾値電圧に依らずオン状態にする電圧である。ＷＬシャントドライバ１６Ｂは、ＷＬシャント配線ＷＬｓｈｔ＿ｏにＶｐａｓｓを印加する。

時刻ｔ３において、ロウデコーダ１３Ａは、選択されたワード線ＷＬ＿ｉにＶｐｇｍを印加する。Ｖｐｇｍは、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することができる高電圧である。ＷＬシャントドライバ１６Ｂは、選択されたワード線ＷＬ＿ｉに対応するＷＬシャント配線ＷＬｓｈｔ＿ｏにＶｐａｓｓを印加する。

時刻ｔ４において、コントローラ１１は、リカバリシーケンスを行い、半導体記憶装置１をスタンバイ状態にする。

以上のように、半導体記憶装置１の書き込み動作において、ＷＬシャント配線ＷＬｓｈｔ＿ｏの電圧は、対応するワード線ＷＬ＿ｉに印加される電圧に合わせている。

［１−２−３］消去動作
図１２を用いて、半導体記憶装置１の消去動作について、ブロックＢＬＫｎ＿ｉを選択した場合を例に説明する。

時刻ｔ０において、半導体記憶装置１は下記のように動作する。

コントローラ１１は、制御信号Ｇ_ＳＨＴｎ＿ｏ、ＧＷＬｎ＿ｉを論理“Ｈ”レベルにして、制御信号Ｇ＿ＳＧ＿ｎ＿ｏ、Ｇ＿ＳＧｎ＿ｏ、Ｇ＿ＵＳＧｎ＿ｉ、Ｇ＿ＵＳＧｎ＿ｏ、Ｇ_ＳＨＴｎ_ｉ、Ｇ＿ＷＬｎ＿ｏを論理“Ｌ”レベルにする。これにより、選択されたブロックＢＬＫｎ＿ｉにおいて、セレクトゲート線ＳＧＤ、ＳＧＳがフローティング状態になる。

ロウデコーダ１３Ａは、選択されたブロックＢＬＫｎ＿ｉにおいて、ワード線ＷＬ＿ｉにＶＳＳを印加する。

ＷＬシャントドライバ１６Ｂは、選択されたブロックＢＬＫｎ＿ｉに対応するＷＬシャント配線ＷＬｓｈｔ＿ｏにＶＳＳを印加する。

ロウデコーダ１３は、非選択のブロックＢＬＫにおける、セレクトゲート線ＳＧＤ、ＳＧＳ、ワード線ＷＬ、及びシャント選択線ＳＧｓｈｔ＿ｉをフローティング状態としている。

センスアンプ１５は、ビット線ＢＬをフローティング状態としている。

ＷＬシャントドライバ１６Ａは、非選択のブロックＢＬＫに対応するＳＧシャント配線ＳＧｓｈｔ＿ｉをフローティング状態としている。

時刻ｔ１において、高電圧発生回路１８は、ウェル線ＣＰＷＥＬＬにＶｅｒａを印加する。Ｖｅｒａは、メモリセルトランジスタＭＴの電荷蓄積層に保持された電子を引き抜くことができる高電圧である。このとき、セレクトゲート線ＳＧＤ、ＳＧＳ、シャント選択線ＳＧｓｈｔ＿ｉ、非選択ブロックＢＬＫに対応するワード線ＷＬ、及びビット線ＢＬはフローティング状態のため、その電圧は、ウェル線ＣＰＷＥＬＬの電圧上昇に伴ってＶｅｒａまで上昇する。

選択されたブロックＢＬＫｎ＿ｉにおいて、ウェル線ＣＰＷＥＬＬの電圧がＶｅｒａまで上昇すると、ワード線ＷＬ及びチャネル間に高い電圧差が生じ、電荷蓄積層に保持された電子が引き抜かれ、データが消去される。一方、非選択のブロックＢＬＫにおいては、セレクトゲート線ＳＧＤ、ＳＧＳ、ワード線ＷＬ、及びシャント選択線ＳＧｓｈｔ＿ｉがフローティング状態のため、ワード線ＷＬ及びチャネル間に高い電位差が生じず、消去が行われない。

時刻ｔ２において、コントローラ１１は、リカバリシーケンスを行い、半導体記憶装置１をスタンバイ状態にする。

以上のように、半導体記憶装置１の消去動作において、ＷＬシャント配線ＷＬｓｈｔ＿ｏの電圧は、対応するワード線ＷＬ＿ｉに印加される電圧に合わせている。

［１−３］第１実施形態の効果
メモリセルが積層された三次元積層型ＮＡＮＤ型フラッシュメモリであると、ワード線ＷＬの時定数が大きくなり、動作速度が低下する場合が考えられる。

第１実施形態に係る半導体記憶装置１では、シャント配線を設けることでワード線ＷＬの時定数を低減して動作速度を向上させる。具体的には、メモリセルアレイ１０の両側にロウデコーダ１３を設け、あるブロックＢＬＫを選択する際には、一方のロウデコーダ１３を用いてワード線ＷＬを駆動する。そして、他方のロウデコーダ１３を用いて、選択されたブロックＢＬＫに対応するシャント選択線ＳＧｓｈｔを駆動し、選択トランジスタＳＴ３をオン状態にすることで、ワード線ＷＬをＷＬシャント配線ＷＬｓｈｔと電気的に接続する。この他方のロウデコーダ１３に対応するＷＬシャント配線ＷＬｓｈｔは、一方のロウデコーダ１３に対応するブロックＢＬＫで共通に設けられている。

また、一方のロウデコーダを用いてワード線ＷＬを駆動したとき、他方のロウデコーダ１３は、非選択のブロックＢＬＫに対応するシャント選択線ＳＧｓｈｔを駆動しないで、選択トランジスタＳＴ３をカットオフすることで、非選択のブロックＢＬＫのワード線ＷＬがシャントされてしまうことを防止している。

以上のように、半導体記憶装置１は、両側に設けられたロウデコーダ１３を用いることで、ＷＬシャント配線ＷＬｓｈｔを、選択されたブロックＢＬＫのワード線ＷＬに選択的に接続し、ワード線ＷＬを両側から駆動する。これにより、ワード線ＷＬの時定数を低減することができ、半導体記憶装置１の動作速度を向上することができる。さらに、半導体記憶装置１は、シャント配線がブロックＢＬＫ共通に設けられているため、シャント配線を設けることによるチップ面積の増大を抑えることができる。

尚、半導体記憶装置１の読み出し、書き込み、及び消去動作について、ブロックＢＬＫｎ＿ｉを選択した場合を例に説明したが、ブロックＢＬＫｎ＿ｏを選択した場合には、ブロックＢＬＫｎ＿ｉの動作において、内側と外側の対応を逆にしたものと同様の動作になる。

［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置１は、上記第１実施形態で説明した構成において、シャント配線の選択トランジスタＳＴ３を、対応するワード線ＷＬの１層上の配線層に設けたものである。

［２−１］メモリセルアレイ１０の平面構成及び断面構成について
次に、図１３〜図１５を用いて、メモリセルアレイ１０の平面構成及び断面構成について説明する。図１３には、セレクトゲート線ＳＧＤ、シャント選択線ＳＧｓｈｔ、及びワード線ＷＬの平面を示している。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った断面図であり、ブロックＢＬＫｎ＿ｉに対応している。図１５は、図１３のＸＶ−ＸＶ線に沿った断面図であり、ブロックＢＬＫｎ＿ｏに対応している。

第１実施形態では説明を省略したが、メモリセルアレイ１０は、ロウデコーダ１３Ａ及び内側のＷＬシャント領域の間と、ロウデコーダ１３Ｂ及び外側のシャント領域の間に、配線引き出し領域（WL/SG hook up）を備えている。

図示するように、セレクトゲート線ＳＧＤ及びワード線ＷＬとして機能する金属配線層は、ＷＬシャント領域から配線引き出し領域にかけて形成され、下層の金属配線層から上層の金属配線層になるにつれてセル領域側に短くなるように形成されている。つまり、配線引き出し領域においては、これら金属配線層は階段状に形成されている。そして、これら金属配線層は、それぞれの端部から積層方向に引き出され、引き出された各配線が、対応するロウデコーダ１３に接続される。

また、ＷＬシャント領域には、配線引き出し領域と同様に、金属配線層が階段状に形成されている。この階段部分には、１層上の金属配線層を貫通し、ワード線ＷＬ０〜ＷＬ７に達するホールＳＨが設けられている。ワード線ＷＬ０の上層に設けられた金属配線層は、ブロックＢＬＫ＿ｉにおいては外側のＷＬシャント領域内で分離される。そして、セル領域側の金属配線層がワード線ＷＬ＿ｉ又はセレクトゲート線ＳＧＤ＿ｉとして機能し、外側のＷＬシャント領域側の金属配線層がシャント選択線ＳＧｓｈｔ＿ｏとして機能する。シャント選択線ＳＧｓｈｔ＿ｏとして機能する各金属配線層はそれぞれ、各金属配線層の端部から積層方向に引き出され、共通接続される。一方で、この金属配線層は、ブロックＢＬＫ＿ｏにおいては内側のＷＬシャント領域内で分離される。そして、セル領域側の金属配線層がワード線ＷＬ＿ｏ又はセレクトゲート線ＳＧＤ＿ｏとして機能し、内側のＷＬシャント領域側の金属配線層がシャント選択線ＳＧｓｈｔ＿ｉとして機能する。シャント選択線ＳＧｓｈｔ＿ｉとして機能する各金属配線層はそれぞれ、各金属配線層の端部から積層方向に引き出され、共通接続される。

つまり、ＷＬシャント配線ＷＬｓｈｔ０が接続された選択トランジスタＳＴ３のゲート電極は、ワード線ＷＬ１と同じ金属配線層に形成され、ＷＬシャント配線ＷＬｓｈｔ７が接続された選択トランジスタＳＴ３のゲート電極は、セレクトゲート線ＳＧＤと同じ金属配線層に形成される。

以上のように、シャント選択線ＳＧｓｈｔとして機能する各金属配線層は、シャント対象のワード線ＷＬが形成された金属配線層の１層上の金属配線層に形成されている。その他の構成は第１実施形態と同様である。

尚、シャント選択線ＳＧｓｈｔとして機能する金属配線層の配置は、対応するワード線ＷＬが形成された金属配線層の１層上に限定されず、種々変更が可能であり、例えば２層上の金属配線層に形成しても良い。この場合、ホールＳＨは、選択トランジスタＳＴ３のゲート電極と、対応するワード線ＷＬとの間に形成されたワード線ＷＬを貫通し、メモリセルトランジスタＭＴと同様の構成が形成される。この部分は、第１実施形態と同様に、選択トランジスタＳＴ３及び対応するワード線ＷＬの間の電流経路として機能する。

また、配線引き出し領域の配置はこれに限定されず、ＷＬシャント領域と重なって設けられていても良い。

［２−２］第２実施形態の効果
第２実施形態に係る半導体記憶装置１は、シャント選択線ＳＧｓｈｔを対応する配線層から引き出す構造に、ワード線ＷＬ及びセレクトゲート線ＳＧＤと同様の構造を用いる。この場合、各選択トランジスタＳＴ３のゲート電極が形成された配線層と、対応するワード線ＷＬが形成された配線層との距離が一定になるため、ホールＳＨを形成するエッチングを一括で行うことができる。これにより、製造工程を減らすことができるため、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様の効果を有し、且つ第１実施形態よりも半導体記憶装置１の製造コストを削減することができる。

［３］その他
上記実施形態に係る半導体記憶装置は、 複数の第１、第２メモリセルをそれぞれ含む第１、第２ブロック≪ＢＬＫ＿ｉ，ＢＬＫ＿ｏ、図６≫と、前記第１、第２メモリセルに接続された第１、第２ワード線≪ＷＬ＿ｉ、図７≫と、一端が前記第１、第２ワード線にそれぞれ接続された第１、第２選択トランジスタ≪ＳＴ３、図４，５≫と、前記第１ワード線に電圧を印加し、また前記第２選択トランジスタのゲート電圧を制御する第１回路≪１３Ａ、図４≫と、前記第２ワード線に電圧を印加し、また前記第１選択トランジスタのゲート電圧を制御する第２回路≪１３Ｂ、図４≫と、前記第１、第２選択トランジスタの他端にそれぞれ接続された第１、第２配線≪ＷＬｓｈｔ＿ｏ，ＷＬｓｈｔ＿ｉ、図４，５≫と、前記第１、第２配線にそれぞれ電圧を印加する第３、第４回路≪１６Ｂ，１６Ａ、図１≫と、を備え、読み出し、書き込み、又は消去動作時において、前記第１ブロックが選択された場合、前記第１ワード線には第１電圧が印加され、前記第１配線には第２電圧が印加され、前記第１選択トランジスタはオン状態にされ、前記第２選択トランジスタはオフ状態にされる。

さらに、前記第１電圧と前記第２電圧は略同じ電圧である。

さらに、複数の第３メモリセルを含む第３ブロック≪ＢＬＫｎ＋１＿ｉ、図６≫と、前記第３メモリセルに接続され、前記第１回路に電圧が印加される第３ワード線≪ＷＬ＿ｉ、図７≫と、一端が前記第３ワード線に接続され、他端が前記第１配線に接続され、ゲート電極が前記第２回路に制御される第３選択トランジスタ≪ＳＴ３≫と、をさらに備え、読み出し、書き込み、又は消去動作時において、前記第１ブロックが選択された場合、前記第３選択トランジスタはオフ状態にされる。

これにより、半導体記憶装置の動作速度を向上することが出来る。

尚、実施形態は、上記第１、第２実施形態に限らず、種々の変形が可能である。例えば、上述した半導体記憶装置１の読み出し、書き込み、及び消去動作は一例であり、これに限定されない。また、実施形態の各種動作において、各時刻にコントローラ１１が制御信号を生成するタイミング、及び各種配線の電圧が変化するタイミングは、少しずれていてもよい。また、以上の説明において、接続されているとは、電気的に接続されていることを示し、間に別の素子を介している場合も含まれている。

尚、上記各実施形態において、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μs〜３８μs、３８μs〜７０μs、７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、１４．０Ｖ〜１４．６Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μs〜１８００μs、１８００μs〜１９００μs、１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μs〜４０００μs、４０００μs〜５０００μs、４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。

尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、１０…メモリセルアレイ、１１…コントローラ、１２…アドレスレジスタ、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ、１６…ＷＬシャントドライバ、１７…ＣＧドライバ、１８…高電圧発生回路、１９…入出力回路、２０…データ線、ＳＧＤ、ＳＧＳ…セレクトゲート線、ＳＧｓｈｔ…シャント選択線、ＷＬｓｈｔ…ＷＬシャント配線、ＳＴ１、ＳＴ２、ＳＴ３…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ソース線…ＣＥＬＳＲＣ、ウェル線…ＣＰＷＥＬＬ

Claims (9)

1. 複数の第１、第２メモリセルをそれぞれ含む第１、第２ブロックと、
   前記第１、第２メモリセルにそれぞれ接続された第１、第２ワード線と、
   一端が前記第１、第２ワード線にそれぞれ接続された第１、第２選択トランジスタと、
   前記第１ワード線に電圧を印加し、また前記第２選択トランジスタのゲート電圧を制御する第１回路と、
   前記第２ワード線に電圧を印加し、また前記第１選択トランジスタのゲート電圧を制御する第２回路と、
   前記第１、第２選択トランジスタの他端にそれぞれ接続された第１、第２配線と、
   前記第１、第２配線にそれぞれ電圧を印加する第３、第４回路と、
   を備え、
   読み出し、書き込み、又は消去動作時において、前記第１ブロックが選択された場合、前記第１ワード線には第１電圧が印加され、前記第１配線には第２電圧が印加され、前記第１選択トランジスタはオン状態にされ、前記第２選択トランジスタはオフ状態にされることを特徴とする半導体記憶装置。
2. 前記第１電圧と前記第２電圧は略同じ電圧であることを特徴とする請求項１に記載の半導体記憶装置。
3. 複数の第３メモリセルを含む第３ブロックと、
   前記第３メモリセルに接続され、前記第１回路によって電圧が印加される第３ワード線と、
   一端が前記第３ワード線に接続され、他端が前記第１配線に接続され、ゲート電圧が前記第２回路に制御される第３選択トランジスタと、
   をさらに備え、
   読み出し、書き込み、又は消去動作時において、前記第１ブロックが選択された場合、前記第３選択トランジスタはオフ状態にされることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１、第２ブロックは、前記第１回路と前記第２回路との間に配置され、
   読み出し、書き込み、又は消去動作時において、前記第１ブロックが選択された場合、
   前記第１回路により前記第１ワード線の一端側に第１電圧が印加され、前記第３回路から前記第２選択トランジスタを介して前記第１ワード線の他端側に前記第２電圧が印加されることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１配線は、前記第１ブロックと前記第２回路との間に配置され、前記第２配線は、前記第１ブロックと前記第１回路との間に配置されることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第１ブロックは、半導体基板上に順に積層された第３選択トランジスタと第４選択トランジスタとを含み、
   前記第１メモリセルは、前記第３選択トランジスタと前記第４選択トランジスタとの間に積層され、前記第１選択トランジスタ及び前記第４選択トランジスタのゲート電極は、同じ層に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
7. 前記第４選択トランジスタのゲート電極と前記第１ワード線との間に形成された第３ワード線と、
   前記第１選択トランジスタのゲート電極と前記第３ワード線とを通過し、前記第１ワード線に接触する、導電物で形成されたピラーと、
   をさらに備えることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１ブロックは、半導体基板上に順に積層された第３選択トランジスタと第４選択トランジスタとを含み、
   前記第１メモリセルは、前記第３選択トランジスタと前記第４選択トランジスタとの間に積層され、前記第１選択トランジスタのゲート電極は、前記第３選択トランジスタのゲート電極が形成された層と、第４選択トランジスタのゲート電極が形成された層との間の層に形成されることを特徴とする請求項１に記載の半導体記憶装置。
9. 前記第４選択トランジスタのゲート電極と前記第１ワード線との間に位置する第１配線層に形成された第３ワード線をさらに備え、
   前記第１配線層は、前記第１ワード線が形成された第２配線層の１層上の配線層であり、前記第１選択トランジスタのゲート電極は、前記第１配線層に形成されることを特徴とする請求項８に記載の半導体記憶装置。