JP6400547B2 - メモリデバイス - Google Patents

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Description

本実施形態は、メモリデバイスに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが、知られている。
特開２００６−３０９９０２号公報 特開２００７−１９３８６２号公報 特開２０１０−２２５２２５号公報
メモリデバイスの信頼性の向上を図る。
本実施形態のメモリデバイスは、半導体基板の表面に対して垂直方向に延在する半導体ピラーの側面上に設けられた第１のメモリセルと、前記半導体ピラーの側面上に設けられた第２のメモリセルと、前記半導体ピラーの側面上において、前記第１のメモリセルより前記半導体基板側に設けられた第１のセレクトトランジスタと、前記半導体ピラーの側面上において、前記第１のメモリセルより前記半導体基板側とは反対側に設けられた第２のセレクトトランジスタと、前記第１のメモリセルのゲートに接続された第１のワード線と、前記第２のメモリセルのゲートに接続された第２のワード線と、前記半導体基板を介して、前記半導体ピラーに接続されたソース線と、前記第１のメモリセルに対する書き込み動作を制御するコントローラと、を備え、第１のプログラム動作後の第１のベリファイ動作時において、ベリファイのための前記第１のメモリセルに対するデータの読み出しの後に、前記半導体ピラーが充電され、前記データの読み出し時において、前記第１のワード線に、第１の電圧が印加され、前記第２のワード線に、前記第１の電圧より高い第２の電圧が印加され、前記データの読み出しの後において、前記第１のセレクトトランジスタがオンされ、前記第２のセレクトトランジスタがオフされ、前記第１及び第２のワード線に、前記第２の電圧が印加され、前記ソース線の電位が増加され、前記半導体ピラーが充電され、前記半導体ピラーの充電の後、前記ソース線及び前記第１及び第２のワード線の電位が、グランド電位に設定される。

実施形態のメモリデバイスを含むメモリシステムを示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの内部構成の一例を示す図。 実施形態のメモリデバイスのメモリセルアレイの構造を示す模式的断面図。 実施形態のメモリデバイスのメモリセルの構造の一例を示す断面図。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第２の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第３の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第４の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第５の実施形態のメモリデバイスの動作例を示すフローチャート。 第５の実施形態のメモリデバイスの動作例を示すタイミングチャート。 実施形態のメモリデバイスの変形例を示す模式的断面図。 実施形態のメモリデバイスの変形例の動作例を示すタイミングチャート。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図１４を参照して、実施形態に係るメモリデバイスを、説明する。
（１） 第１の実施形態
（ａ） 構成
図１乃至図７を用いて、実施形態のメモリデバイスの構成例を説明する。
図１に示されるように、本実施形態のメモリデバイスを含むメモリシステム９は、ストレージデバイス５００、及び、ホストデバイス６００を含む。
ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、又はインターネットなどによって、ストレージデバイス５００に結合される。
ホストデバイス６００は、データの書き込み／消去、データの読み出しを、ストレージデバイス５００に要求する。
ストレージデバイス５００は、メモリコントローラ５と、メモリデバイス（半導体メモリ）１と、を含む。
メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、メモリデバイス１に実行させる。
メモリコントローラ５は、例えば、プロセッサ（ＣＰＵ）、ＤＲＡＭ、ＳＲＡＭ及びＥＣＣ回路などを含む。ＣＰＵは、メモリコントローラ５全体の動作を制御する。ＤＲＡＭ及びＳＲＡＭは、データ、プログラム（ソフトウェア／ファームウェア）及び管理情報（管理テーブル）を、一時的に保持する。ＥＣＣ回路は、メモリデバイスから読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
メモリデバイス１は、データを記憶する。メモリデバイス１は、コントローラ５からの指示（ホストデバイス６００の要求）に基づいて、データの書き込み及びデータの読み出しを実行する。
メモリデバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。例えば、フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム９）は、メモリカード（例えば、ＳＤＴＭカード、ｅＭＭＣＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウ制御回路２０、センスアンプ回路３０、データラッチ回路３５、電圧生成回路４０、ソース線・ウェル制御回路５０、アドレスバッファ６０、データ入出力バッファ６５及びシーケンサ１９などを含む。
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。１つのメモリセルは、１ビット以上のデータを保持できる。
ロウ制御回路２０は、メモリセルアレイ１０のロウ（例えば、ワード線）を制御する。
センスアンプ回路３０は、データの読み出し時に、メモリセルアレイ１０内のビット線に出力された信号を、センス及び増幅する。例えば、センスアンプ回路３０は、ビット線における電流の発生、又は、ビット線の電位の変動を、メモリセルＭＣからの信号として、センスする。これによって、センスアンプ回路３０は、メモリセルＭＣに保持されたデータを読み出す。また、センスアンプ回路３０は、データの書き込み時に、書き込みデータに応じた信号に応じて、ビット線の電圧を制御する。
データラッチ回路（ページバッファ回路）３５は、メモリセルアレイ１０から出力されたデータ、メモリセルアレイ１０に入力されるデータを一時的に保持する。
電圧生成回路４０は、メモリセルアレイ１０の動作に用いられる各種の電圧を生成する。
ソース線・ウェル制御回路５０は、メモリセルアレイ１０内のソース線の電位を、制御する。ソース線・ウェル制御回路５０は、メモリセルアレイ１０内のウェル領域の電位を制御する。
アドレスバッファ６０は、メモリコントローラ５からのアドレスＡＤＲを一時的に保持する。アドレスバッファ６０は、アドレスＡＤＲを、ロウ制御回路２０及びデータラッチ回路３５に供給する。
データ入出力バッファ６５は、メモリコントローラ５からのデータ及びデータラッチ回路３５からのデータを、一時的に保持する。
シーケンサ１９は、フラッシュメモリ１全体の動作を制御する。シーケンサ１９は、メモリコントローラ５とフラッシュメモリ１との間で送受信される制御信号及びコマンドに基づいて、フラッシュメモリ１内部の動作を、制御する。
＜３次元構造メモリセルアレイの構成＞
図３乃至図６を参照して、本実施形態のフラッシュメモリにおけるメモリセルアレイの内部構成の一例について、説明する。
本実施形態のフラッシュメモリ１は、３次元構造のメモリセルアレイ１０を含む。
図３に示されるように、メモリセルアレイ１０は、１以上のブロックＢＬＫ（ＢＬＫ＜ｈ＞，ＢＬＫ＜ｈ−１＞）を含む。ｈは、０以上の整数である。ブロックＢＬＫはデータの消去単位である。但し、メモリセルアレイ１０に対する消去動作は、ブロックより小さい単位（記憶領域）に対して、実行されてもよい。フラッシュメモリの消去動作に関して、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、本実施形態に援用される。
ロウ制御回路２０は、複数のアドレスデコーダ２１０、複数のスイッチ回路２２０及びワード線／セレクトゲート線ドライバ２９０を含む。
アドレスデコーダ２１０は、メモリコントローラ５からのアドレスＡＤＲをデコードする。アドレスデコーダ２１０は、デコード結果を、スイッチ回路２２０に供給する。
スイッチ回路２２０は、アドレスデコーダ２１０に１対１で対応する。スイッチ回路２２０は、ブロックＢＬＫに１対１で対応する。複数のスイッチ回路２２０は、共通の配線群９９に接続されている。
スイッチ回路２２０は、デコード結果に基づいて、アドレスＡＤＲに示されるブロックＢＬＫを選択する。スイッチ回路２２０は、選択されたブロックＢＬＫ内のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳの選択及び非選択を制御する。
スイッチ回路２２０は、選択されたブロック内のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳを、配線群９９に含まれる複数の制御線のうち選択されたブロック内の配線に対応する制御線に接続する。
ワード線／セレクトゲート線ドライバ２９０は、複数の制御線を含む配線群９９に接続されている。ワード線／セレクトゲート線ドライバ２９０は、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳに印加されるべき電圧を、電圧生成回路４０から配線群９９に転送する。これによって、各種の電圧が、選択されたスイッチ回路２２０を介して、選択ブロックＢＬＫ内のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳに、印加される。
図４に示される例のように、３次元構造のメモリセルアレイにおいて、１つのブロックＢＬＫは、複数（例えば、４つ）のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２・・・）を含む。
複数のストリングユニットＳＵは、複数のＮＡＮＤストリング（メモリストリング）ＮＳを含む。ＮＡＮＤストリングＮＳは、直列接続された複数のメモリセルＭＣを含む。メモリセルアレイ１０内のブロックＢＬＫの数、１つのブロックＢＬＫ内のストリングユニットＳＵの数、ＮＡＮＤストリングＮＳ内のメモリセルＭＣの数は、任意である。
ＮＡＮＤストリングＮＳは、複数のメモリセル（メモリ部又はメモリ素子ともよばれる）ＭＣと、複数のセレクトトランジスタＳＴＤ，ＳＴＳ，ＳＴＳＢを含む。
メモリセルＭＣは、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリングＮＳ内において、複数のメモリセルＭＣは、セレクトトランジスタＳＴＤ，ＳＴＳ間に、直列接続される。直列接続された複数のメモリセルＭＣのうち、ドレイン側のメモリトランジスタＭＣの一端（ソース／ドレイン）は、ドレイン側セレクトトランジスタＳＴＤの一端に接続されている。直列接続された複数のメモリセルＭＣのうち、ソース側のメモリセルＭＣの一端は、ソース側セレクトトランジスタＳＴＳの一端に接続されている。
複数のワード線ＷＬ（ＷＬ０，ＷＬ１，・・・，ＷＬｎ−２，ＷＬｎ−１）は、対応するメモリセルＭＣのゲートにそれぞれ接続されている。“ｎ−１”は、１以上の自然数である。例えば、ワード線ＷＬは、複数のセンスユニットＳＵ内のメモリセルＭＣに共通に接続される。データの書き込み及びデータの読み出しは、いずれか１つのストリングユニットＳＵにおけるいずれかの１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。この単位ＰＡＧＥは、「ページ」とよばれる。
複数のドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）は、対応するストリングユニットＳＵのドレイン側セレクトトランジスタＳＴＤのゲートに、それぞれ接続されている。
複数のソース側セレクトゲート線ＳＧＳ（ＳＧＳ０〜ＳＧＳ３）は、対応するストリングユニットＳＵのソース側セレクトトランジスタＳＴＳのゲートに、それぞれ接続されている。
また、１本のセレクトゲート線ＳＧＳＢが、複数のストリングユニットＳＵに共通に、設けられている。
共通化されたセレクトゲート（以下では、共通ソース側セレクトゲート線とよばれる）ＳＧＳＢは、複数のストリングユニットＳＵ内において、セレクトトランジスタＳＴＳＢのゲートに接続されている。ＮＡＮＤストリングＮＳ内において、セレクトトランジスタ（以下では、共通ソース側セレクトトランジスタとよばれる）ＳＴＳＢの一端は、ソース側セレクトトランジスタＳＴＳの他端に接続され、セレクトトランジスタＳＴＳＢの他端はソース線ＳＬに接続されている。
１つの共通ソース側セレクトゲート線ＳＧＳＢは、ブロックＢＬＫ内の複数の共通ソース側セレクトトランジスタＳＴＳＢのゲートに共通接続される。
ドレイン側セレクトトランジスタＳＴＤの一端は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬｍ−１）に接続される。尚、“ｍ−１”は、１以上の自然数である。
図５のメモリセルアレイの模式的な断面構造図のように、メモリセルアレイ１０内において、ＮＡＮＤストリングＮＳは、半導体基板（例えば、Ｓｉ基板又は絶縁層上の半導体領域）７００内のｐ型ウェル領域７０２上に、設けられている。
ｐ型ウェル領域７０２は、ウェルコンタクトＣＰＷＥＬＬを介して、ソース線・ウェル制御回路５０に接続される。ｐ型ウェル領域７０２は、ブロックＢＬＫを規定する。例えば、ブロックＢＬＫ内のＮＡＮＤストリングＮＳは、ウェルコンタクトＣＰＷＥＬＬに囲まれた領域内に、設けられている。ウェルコンタクトＣＰＷＥＬＬは、ｐ型ウェル領域７０２内のｐ＋型拡散層７０３上に設けられている。
ソース線コンタクトＣＥＬＳＲＣは、ストリングユニットＳＵ間において、ｐ型ウェル領域７０２内のｎ＋型拡散層７０４上に設けられている。ソース線コンタクトＣＥＬＳＲＣは、ソース線ＳＬに接続される。
ＮＡＮＤストリングＮＳは、半導体ピラー７５を含む。半導体ピラー７５は、ｐ型ウェル領域７０２に接続されている。半導体ピラー７５は、ｐ型ウェル領域７０２（基板）の表面に対してほぼ垂直方向（Ｄ３方向）に延在している。半導体ピラー７５は、Ｄ１方向及びＤ２方向に沿って、基板７００上にアレイ状に配列されている。
半導体ピラー７５の上端の上方に、ビット線（図示せず）が、設けられている。
複数の導電層７０，７１，７２が、ｐ型ウェル領域７０２上に、積層されている。各導電層７０，７１，７２は、メモリ膜（図示せず）を介して、半導体ピラー７５の側面に対向する。
ドレイン側セレクトトランジスタＳＴＤは、半導体ピラー７５と導電層７１とを含む領域に配置されている。積層された複数（本例では、４つ）の導電層７１は、セレクトトランジスタＳＴＤのゲート電極となる。積層された導電層７０は、ドレイン側セレクトゲート線ＳＧＤとして機能する。
ソース側セレクトトランジスタＳＴＳは、半導体ピラー７５と導電層７２とを含む領域に配置されている。積層された複数（本例では、３つ）の導電層７２は、ソース側セレクトトランジスタＳＴＳのゲート電極となる。積層された導電層７２は、ソース側セレクトゲート線ＳＧＳとして機能する。
共通ソース側セレクトトランジスタＳＴＳＢは、半導体ピラー７５と導電層７２とを含む領域に配置されている。最下層の導電層７２Ｂは、絶縁膜（図示せず）を介して、半導体基板７００上に設けられている。導電層７２Ｂは、共通ソース側セレクトゲート線ＳＧＳＢである。導電層７２Ｂは、共通ソース側セレクトトランジスタＳＴＳＢのゲート電極となる。
メモリセルＭＣは、半導体ピラー７５と導電層７０とを含む領域に配置されている。導電層７０は、ワード線ＷＬとして機能する。
図６に示されるように、メモリセルＭＣは、半導体ピラー７５と導電層（ワード線）７１との間に、メモリ膜７９を含む。メモリ膜７９は、半導体ピラー７５の側面を覆っている。メモリ膜７９は、半導体ピラー７５の上端から下端までの間において連続している。
メモリ膜７９は、積層構造を有する。メモリ膜７９は、ゲート絶縁膜７９１と、電荷蓄積層７９２と、ブロック絶縁膜７９３とを含む。
ゲート絶縁膜（トンネル絶縁膜）７９１は、半導体ピラー７５の側面上に、設けられている。電荷蓄積層７９２は、ゲート絶縁膜７９１とブロック絶縁膜７９３との間に設けられている。ブロック絶縁膜７９３は、電荷蓄積層７９２と導電層７０，７１，７２との間に設けられている。電荷蓄積層７９２は、トラップ準位を含む絶縁膜（例えば、ＳｉＮ膜）を含む。尚、電荷蓄積層７９２は、半導体膜（例えば、シリコン膜）を含んでもよい。電荷蓄積層７９２内に半導体膜が設けられる場合、半導体膜は、メモリセルごとに互いに分離されている。
Ｄ３方向（半導体基板表面に対して垂直方向）において、層間絶縁膜８９が、導電層７０，７１，７２間に設けられている。層間絶縁膜８９は、例えば、２つの絶縁膜８０１間に挟まれた絶縁膜８０３とを含む。
例えば、半導体ピラー７５は、コア部７５９と、半導体領域７５１とを含む。コア部７５９は、柱状の絶縁体（例えば、酸化シリコン）を含む。半導体領域７５１は、コア部７５９の側面を覆う。半導体領域７５１は、メモリセルＭＣのチャネル領域となる。
半導体領域７５１は、アモルファスシリコンまたはポリシリコンを含む。
尚、メモリセルアレイの製造工程に起因して、半導体ピラーの下端側（ＮＡＮＤストリングのソース側）の直径が、半導体ピラーの上端側（ＮＡＮＤストリングのドレイン側）の直径より小さくなる場合がある。
本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、援用される。
本実施形態のフラッシュメモリは、半導体ピラー７５を充電し、半導体ピラー７５内の欠陥準位（トラップサイト）にトラップされたキャリア（電子／正孔）を、半導体ピラー７５内から排出する。
この結果として、本実施形態において、半導体ピラー７５内が浄化（パージ）され、半導体ピラー７５が浄化された状態（電気的に安定な状態）で、プログラム動作が実行される。
本実施形態において、例えば、後述の動作のように、半導体ピラー７５の充電及びキャリアの排出は、ベリファイ動作におけるベリファイリードの後に、実行される。
これによって、本実施形態のフラッシュメモリは、書き込み動作の信頼性を向上できる。
（ｂ） 動作例
図７を参照して、第１の実施形態のメモリデバイスの動作例（制御方法）を、説明する。ここでは、図７に加えて、図１乃至図６も適宜用いて、本実施形態のメモリデバイスの動作について、説明する。
以下では、フラッシュメモリの書き込み動作について説明する。
例えば、メモリコントローラ５は、ホストデバイス６００からの要求に応じて、書き込みコマンド、書き込むべきアドレス（選択アドレス）及び書き込むべきデータを、フラッシュメモリ１に送信する。
フラッシュメモリ１は、書き込みコマンド、選択アドレス及びデータを受信する。
シーケンサ１９は、書き込みコマンドに基づいて、１以上の書き込みループを含む書き込み動作を開始する。１つの書き込みループは、プログラム動作とベリファイ動作とを含む。
シーケンサ１９は、以下のように、プログラム動作を実行するように、フラッシュメモリ１内の各回路を制御する。プログラム動作によって、メモリセルＭＣのしきい値電圧が、書き込むべきデータに対応するしきい値分布に向かって、シフトされる。
＜時刻Ｔ１＞
電圧生成回路４０は、シーケンサ１９の制御によって、データの書き込みに用いられる各種の電圧を、生成する。
センスアンプ回路３０は、シーケンサ１９の制御によって、書き込むべきデータに応じて、ビット線ＢＬの電位を制御する。ここで、選択ワード線ＷＬｋに、書き込みセル及び書き込み禁止セルとが接続されている。書き込みセルは、しきい値電圧をシフトさせるメモリセルである。書き込み禁止セルは、しきい値電圧をシフトさせないメモリセルである。
時刻Ｔ１において、センスアンプ回路３０は、書き込みセルに接続されたビット線ＢＬに、電圧Ｖｓｓを印加する。センスアンプ回路３０は、書き込み禁止セルに接続されたビット線ＢＬに、０Ｖより大きい電圧Ｖ１を印加する。
ソース線・ウェル制御回路５０は、ソース線ＣＥＬＳＲＣに、電源電圧ＶＤＤを印加する。ソース線・ウェル制御回路５０は、ｐ型ウェル領域ＣＰＷＥＬＬに、グランド電圧Ｖｓｓを印加する。
シーケンサ１９の制御に基づいて、ロウ制御回路２０は、選択されたストリングユニットＳＵのソース側セレクトゲート線ＳＧＳ及び共通ソース側セレクトゲート線ＳＧＳＢに、電圧Ｖｓｓを印加する。
また、ロウ制御回路２０は、選択されたストリングユニットＳＵ内において、選択されたドレイン側セレクトゲート線ＳＧＤに、電圧ＶＳＧＤを印加する。
これによって、ビット線ＢＬが、書き込みセルに関して、オン状態のドレイン側セレクトトランジスタＳＴＤを介して、半導体ピラー７５に電気的に接続される。一方、書き込み禁止セルに関して、ビット線ＢＬの電位Ｖ１とドレイン側セレクトトランジスタＳＴＤのゲート電圧ＶＳＧＤとによって、トランジスタＳＴＤは、カットオフする。
＜時刻Ｔ２〜Ｔ３＞
時刻Ｔ２において、ロウ制御回路２０は、非選択ワード線ｏｔｈｅｒＷＬｓに、非選択電圧（書き込みパス電圧）ＶＰＡＳＳを印加する。
また、ロウ制御回路２０は、非選択ワード線ｏｔｈｅｒＷＬｓに対する電圧ＶＰＡＳＳの印加と同時に、書き込みパス電圧ＶＰＡＳＳを、選択ワード線ＷＬｋに印加する。ｋは、０以上の整数である。
この後、ある時刻Ｔ３において、ロウ制御回路２０は、選択ワード線ＷＬｋの電位を、書き込みパス電圧ＶＰＡＳＳからプログラム電圧ＶＰＧＭまで、上昇させる。
これによって、選択ワード線ＷＬｋに接続されたメモリセルに関して、書き込みセルのメモリ膜７９に、電子が注入される。メモリセルのしきい値電圧が、プログラム電圧ＶＰＧＭの印加前の状態から正の方向にシフトされる。一方、半導体ピラー７５内における書き込み禁止セルのチャネル領域はセルフブーストされ、書き込み禁止セルのメモリ膜７９に対する電子の注入が防止される。
＜時刻Ｔ４〜Ｔ５＞
プログラム電圧ＶＰＧＭの印加の後、シーケンサ１９は、プログラム動作を終了するように、各回路の動作を制御する。これによって、時刻Ｔ４において、ワード線ＷＬｋ，ｏｔｈｅｒＷＬｓ及びセレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＳＢの電位は、電圧Ｖｓｓに設定される。また、時刻Ｔ５において、ソース線ＣＥＬＳＲＣの電位が、グランド電圧Ｖｓｓに設定される。
シーケンサ１９は、プログラム動作の後、ベリファイ動作を実行する。ベリファイ動作によって、メモリセルのしきい値電圧が、書き込むべきデータに対応する分布に属しているか否か、判定される。
＜時刻Ｔ６＞
時刻Ｔ６において、センスアンプ回路３０は、ベリファイ動作の実行のために、ある大きさの電圧Ｖ２（Ｖ２＞Ｖｓｓ）を、ビット線ＢＬに印加する。
ソース線・ウェル制御回路５０は、ソース線ＣＥＬＳＲＣに、電圧ＶＳＲＣを印加する。ソース線・ウェル制御回路５０は、ウェル領域ＣＰＷＥＬＬに、電圧ＶＳＲＣを印加する。
ロウ制御回路２０は、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＳＢに、電圧ＶＳＧを印加し、セレクトトランジスタＳＴＤ，ＳＴＳ，ＳＴＳＢをオンさせる。
ロウ制御回路２０は、非選択ワード線ｏｔｈｅｒＷＬｓに、非選択電圧（読み出しパス電圧）ＶＲＥＡＤを、印加する。非選択ワード線ｏｔｈｅｒＷＬｓに接続されたメモリセルは、オンする。
ロウ制御回路２０は、選択ワード線ＷＬｋに、ベリファイ電圧（読み出し電圧）ＶＣＧＲＶを、印加する。
ベリファイ電圧ＶＣＧＲＶの印加によって、選択セルＭＣがオンした場合、電流（セル電流）がビット線ＢＬとソース線ＣＥＬＳＲＣとの間を流れる。この時、ビット線ＢＬに接続されたノードの電位が、変動する。
センスアンプ回路３０が、電流の発生（又は、ノードの電位の変動）をセンスする。センスアンプ回路３０は、センス結果に対応する信号を、ラッチに取り込む。
選択セルＭＣがオンする場合、オンした選択セルＭＣのしきい値電圧は、ベリファイ電圧以下である。これは、選択セルＭＣのしきい値電圧が、書き込むべきデータに対応するしきい値電圧に達していないことを意味する。すなわち、ベリファイ電圧ＶＣＧＲＶの印加によってオンする選択セルは、データの書き込みが完了していないことを示す。
この結果として、ビット線ＢＬに電流が発生した選択セルＭＣは、ベリファイフェイルであると、判定される。
ベリファイ電圧ＶＣＧＲＶの印加時に、選択セルがオフしている場合、電流は、オフ状態の選択セルに接続されたビット線ＢＬとソース線ＳＬとの間に、発生しない。この時、ビット線ＢＬに接続されたノードの電位は、変動しない。
センスアンプ回路３０は、電流の非発生（ノードの電位の維持）をセンスする。センスアンプ回路３０は、センス結果に対応した信号を、ラッチに取り込む。
選択セルＭＣがオフする場合、オフした選択セルＭＣのしきい値電圧は、ベリファイ電圧より大きい。これは、選択セルＭＣのしきい値電圧が、書き込むべきデータに対応するしきい値電圧に達したことを意味する。すなわち、ベリファイ電圧ＶＣＧＲＶの印加によってオフする選択セルは、データの書き込みが完了したことを示す。
この結果として、ビット線に電流が発生しない選択セルＭＣは、ベリファイパスであると、判定される。
このように、時刻Ｔ６から時刻Ｔ７の期間において、ベリファイ動作におけるビット線の電流（又は電位）のセンス（以下では、ベリファイリードともよばれる）が、実行される。
以下のように、本実施形態において、ベリファイリードが終了した後に、シーケンサ１９は、半導体ピラー７５内にトラップされたキャリアの排出を行う。以下において、半導体ピラー７５内にトラップされたキャリアを排出し、半導体ピラー内のパージを行う動作は、リセット動作ともよばれる。
＜時刻Ｔ７＞
時刻Ｔ７において、シーケンサ１９は、半導体ピラー７５をビット線ＢＬから電気的に分離するために、ビット線ＢＬの電位及びドレイン側セレクトゲート線ＳＧＤの電位を、グランド電位Ｖｓｓに設定する。
これと実質的に同時に、シーケンサ１９は、選択ワード線ＷＬｋの電位を、読み出し電圧ＶＣＧＲＶから読み出しパス電圧ＶＲＥＡＤまで、上昇させる。これによって、選択セルＭＣにおいて、半導体ピラー７５内にチャネルが形成される。
シーケンサ１９は、非選択ワード線ｏｔｈｅｒＷＬｓの電位を、読み出しパス電圧ＶＲＥＡＤに維持し、ソース側セレクトゲート線ＳＧＳ，ＳＧＳＢの電位を、電圧ＶＳＧに維持する。
この結果として、ＮＡＮＤストリングの半導体ピラー７５の上端から下端までの全体が、ソース線ＣＥＬＳＲＣ及びウェル領域ＣＰＷＥＬＬと電気的に接続される。
シーケンサ１９は、ソース線ＣＥＬＳＲＣの電位及びウェル領域ＣＰＷＥＬＬの電位を、電源電圧ＶＤＤに設定し、ソース線ＣＥＬＳＲＣ及びウェル領域ＣＰＷＥＬＬを充電する。
例えば、ウェル領域ＣＰＷＥＬＬ（７０２）の電位が、オン状態のソース側セレクトトランジスタＳＴＳ，ＳＴＳＢ及びメモリセルＭＣを介して、半導体ピラー７５に印加される。それゆえ、半導体ピラーＳＰ（７５）は、ウェル領域ＣＰＷＥＬＬ（７０２）の電位ＶＤＤ程度に、プリチャージされる。尚、電源電圧ＶＤＤの代わりに、電圧ＶＳＲＣが、ソース線ＣＥＬＳＲＣ及びウェル領域ＣＰＷＥＬＬが印加されてもよい。
＜時刻Ｔ８〜Ｔ９＞
時刻Ｔ８において、シーケンサ１９は、ソース線ＣＥＬＳＲＣの電位及びウェル領域ＣＰＷＥＬＬの電位を、電源電圧ＶＤＤからグランド電位Ｖｓｓに設定し、ソース線ＣＥＬＳＲＣの電位及びウェル領域ＣＰＷＥＬＬを放電する。
この後、時刻Ｔ９において、シーケンサ１９は、選択ブロック内の全てのワード線ＷＬｋ，ｏｔｈｅｒＷＬ及びソース側セレクトゲート線ＳＧＳ，ＳＧＳＢの電位を、グランド電位Ｖｓｓに設定する。
この結果として、プリチャージされた半導体ピラー７５内にチャネルが形成されている時刻Ｔ７から時刻Ｔ９までの期間において、半導体ピラー７５内に形成されたチャネルがキャリア（電子）の移動経路となって、半導体ピラー７５内のトラップサイトにトラップされていたキャリアが、半導体ピラー７５から半導体基板７００（ウェル領域７０２）に引き抜かれる。
これによって、本実施形態のフラッシュメモリにおける半導体ピラー７５のプリチャージ（半導体ピラー内にトラップされているキャリアの排出）ベリファイ動作が、終了する。
ベリファイ動作によって得られたベリファイ結果に基づいて、シーケンサ１９は、書き込みループを再度実行するか否か判定する。
選択ページ内に、ベリファイフェイルの選択セルＭＣが存在する場合、シーケンサ１９は、書き込みループ（時刻Ｔ１〜Ｔ９までの動作）を再度実行する。
本実施形態のように、半導体ピラー７５内にトラップされたキャリアが排出された状態で、ベリファイ動作後のプログラム動作を実行できる。それゆえ、本実施形態のフラッシュメモリにおいて、プログラム動作時に、書き込み禁止セルのセルフブーストが不十分な領域付近において、ＧＩＤＬ（Gate induced drain leakage）に起因した電子がメモリセルＭＣの電荷蓄積層に注入されること（誤書き込み）を、抑制できる。
選択ページ内の選択セルの全てがベリファイパスである場合、シーケンサ１９は、選択ページに対する書き込み動作が完了したと、判定する。
フラッシュメモリ１（シーケンサ１９）は、書き込み動作の完了を、メモリコントローラ５に通知する。メモリコントローラ５は、フラッシュメモリ１からの通知（例えば、Ｈレベルのレディ／ビジー信号）に基づいて、フラッシュメモリ１のデータの書き込みの完了を、検知する。
以上のように、フラッシュメモリ１のデータの書き込みが、終了する。
尚、本実施形態のフラッシュメモリにおいて、読み出し動作及び消去動作は、周知の技術を適用できる。それゆえ、本実施形態のフラッシュメモリの読み出し動作及び消去動作の説明は、省略する。
（ｃ）まとめ
メモリセルが設けられる半導体ピラーが、アモルファスシリコン又はポリシリコンである場合、半導体ピラーのシリコン領域は、シリコン原子の配列、結晶の向きが不均一であり、トラップサイトも、単結晶シリコンに比べて多くなる傾向がある。
それゆえ、半導体ピラー内にトラップされたキャリアに起因して、書き込み禁止セルのチャネル領域におけるセルフブーストが不十分となる場合、書き込み禁止セルに対する誤書き込みが発生する可能性がある。
本実施形態のフラッシュメモリにおいて、ベリファイリードとプログラム電圧の印加との間の期間において、半導体ピラー内にチャネルが形成された状態で、例えばソース線及びウェル領域を介して、半導体ピラーが充電される。
これによって、本実施形態のフラッシュメモリは、半導体基板に対して垂直に方向に延在する半導体ピラー内にトラップされたキャリアを、半導体ピラー内から効果的に排出でき、半導体ピラーの内部の電気的な状態を、安定な状態（浄化された状態）にできる。
この結果として、本実施形態のメモリデバイスは、書き込み禁止セルに対するブーストを、効率的に実行できる。
したがって、本実施形態のメモリデバイスは、書き込み動作の信頼性を向上できる。
（２） 第２の実施形態
図８を参照して、第２の実施形態のメモリデバイスについて、説明する。
本実施形態のように、半導体ピラー内にトラップされたキャリアは、ＮＡＮＤストリングのドレイン側から半導体ピラーの外部へ、排出されてもよい。
図８に示されるように、時刻Ｔ７Ａにおいて、ベリファイリード（ビット線のセンス）が完了した後、シーケンサ１９は、ソース側及び共通セレクトゲート線ＳＧＳ，ＳＧＳＢの電位、及びソース線ＣＥＬＳＲＣ及びウェル領域ＣＰＷＥＬＬの電位を、グランド電圧Ｖｓｓに設定する。
一方、ドレイン側セレクトゲート線ＳＧＤの電位は、電圧ＶＳＧに維持され、半導体ピラーＳＰ（７５）は、ビット線ＢＬに電気的に接続される。
シーケンサ１９は、ビット線ＢＬの電位を電圧ＶＤＤ程度に上昇させる。これによって、半導体ピラーＳＰは、オン状態のドレイン側セレクトトランジスタＳＴＤを介して、ビット線ＢＬの電位ＶＤＤ程度に、プリチャージされる。
この後、時刻Ｔ８Ａにおいて、シーケンサ１９は、ビット線ＢＬの電位を、電圧ＶＤＤからグランド電位Ｖｓｓに放電する。
この結果として、ＮＡＮＤストリングの半導体ピラー７５内にチャネルが形成されている時刻Ｔ７Ａから時刻Ｔ９までの期間において、半導体ピラー７５内のトラップサイトにトラップされていたキャリアが、半導体ピラー７５からビット線ＢＬに引き抜かれる。ビット線ＢＬに引き抜かれたキャリアは、センスアンプ回路３０内のグランド端子に放出される。
このように、本実施形態のメモリデバイスは、ビット線側からの半導体ピラーのプリチャージ及びキャリアの排出によって、第１の実施形態と同様の効果が得られる。
（３） 第３の実施形態
図９を参照して、第２の実施形態のメモリデバイスについて、説明する。
図９に示されるように、本実施形態のメモリデバイスにおいて、半導体ピラーのプリチャージ及び半導体ピラー内のキャリアの排出時におけるワード線の電位制御のタイミングが、第１の実施形態のメモリデバイスと異なる。
図９に示されるように、時刻Ｔ７において、ソース線ＣＥＬＳＲＣ及び半導体ピラーＳＰが、電位ＶＤＤ程度に充電される。
時刻Ｔ８において、ソース線ＣＥＬＳＲＣ及びウェル領域ＣＰＷＥＬＬは、グランド電位Ｖｓｓに放電される。
この後、時刻Ｔ９Ａにおいて、シーケンサ１９は、選択ワード線ＷＬｋの電位及びドレイン側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｄの電位を、グランド電圧Ｖｓｓに設定する。これによって、選択ワード線ＷＬｋ及びドレイン側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｄは、放電する。ドレイン側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｄは、選択ワード線ＷＬｋとドレイン側セレクトゲート線ＳＧＤとの間に存在する非選択ワード線である。
時刻Ｔ９Ｂにおいて、選択ワード線ＷＬｋ及びドレイン側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｄの放電後に、シーケンサ１９は、ソース側セレクトゲート線ＳＧＳ，ＳＧＳＢの電位及びソース側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｓの電位を、グランド電圧Ｖｓｓに設定する。これによって、ソース側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｓ及びソース側セレクトゲート線ＳＧＳ，ＳＧＳＢは、放電する。ソース側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｓは、選択ワード線ＷＬｋとソース側セレクトゲート線ＳＧＳとの間に存在する非選択ワード線である。
このように、ＮＡＮＤストリングＮＳを論理的な複数の領域に分けてワード線ＷＬの放電タイミングをずらすことにより、半導体ピラー７５内のチャネルによって、半導体ピラー７５と半導体基板７００と導通させつつ、ワード線ＷＬを放電することが可能になる。
本実施形態において、ワード線の電位が制御されることによって、半導体ピラーの下端側の半導体領域がウェル領域／ソース線に電気的に接続されている期間が、半導体ピラーの上部側がウェル領域／ソース線に電気的に接続されている期間よりも長い。これによって、半導体ピラー内のある領域からウェル領域までにおいて、キャリアの移動経路となるメモリセルのチャネルが、長期間にわたって半導体ピラー内に存在する。
それゆえ、本実施形態のメモリデバイスは、半導体ピラーの上部側にトラップされたキャリアを、ウェル領域（又は配線）に十分に、排出できる。
本実施形態において、半導体ピラーの下端側のワード線に対する電圧の印加が長くされることによって、直径の小さい半導体ピラーの下端側の多量のキャリアが排出される時間を確保できる。
この結果として、本実施形態のフラッシュメモリは、半導体ピラー内にトラップされていたキャリアを、効率的に放出できる。
尚、ビット線側から半導体ピラーの充電及びトラップキャリアの排出を実行する場合、選択ワード線ＷＬｋ及びソース側選択ワード線ｏｔｈｅｒＷＬｓ−Ｓが放電された後、ドレイン側非選択ワード線ｏｔｈｅｒＷＬｓ−Ｄ及びドレイン側セレクトゲート線ＳＧＤが放電される。
以上のように、本実施形態のメモリデバイスは、メモリデバイスの動作の信頼性を向上できる。
（４） 第４の実施形態
図１０を参照して、第４の実施形態のメモリデバイスについて、説明する。
図１０に示されるように、本実施形態のフラッシュメモリは、ベリファイリード後における半導体ピラー７５のキャリアの排出時において、ドレイン側（ビット線側）のワード線からソース側（ソース線側）のワード線に向かって、ワード線を１本ずつ順番に放電する。
時刻Ｔ９Ａにおいて、シーケンサ１９は、ドレイン側セレクトゲート線ＳＧＤに隣り合うｎ番目のワード線ＷＬｎ−１の電位を、読み出しパス電圧ＶＲＥＡＤからグランド電圧Ｖｓｓに遷移する。選択ワード線ＷＬｋ及び他の非選択ワード線ＷＬの電位は、読み出しパス電圧ＶＲＥＡＤに維持される。
ｎ番目のワード線ＷＬｎ−１の電位が放電された後、シーケンサ１９は、時間ｄＴだけずれたタイミングで、（ｎ−１）番目のワード線ＷＬｎ−２の電位を、読み出しパス電圧ＶＲＥＡＤからグランド電圧Ｖｓｓに遷移させる。
これと同様に、シーケンサ１９は、（ｎ−２）番目のワード線ＷＬｎ−３からワード線ＷＬ０まで、時間ｄＴずつずれたタイミングで、各ワード線ＷＬの電位を、読み出しパス電圧ＶＲＥＡＤからグランド電圧Ｖｓｓに順次遷移させる。
時刻Ｔ９Ｙにおいて、ソース側セレクトゲート線ＳＧＳに隣り合うワード線ＷＬ０の電位が、グランド電圧Ｖｓｓに設定され、ワード線ＷＬ０が、放電される。
この後、時刻Ｔ９Ｚにおいて、シーケンサ１９は、ソース側セレクトゲート線ＳＧＳ，ＳＧＳＢの電位を、グランド電圧Ｖｓｓに設定する。
このように、時刻Ｔ９Ａから時刻Ｔ９Ｙまでの期間において、時間ｄＴずつずれたタイミングで、ワード線ＷＬの電位が、グランド電圧Ｖｓｓに設定される。
これによって、本実施形態は、第３の実施形態と同様に、半導体ピラー内にトラップされたキャリアを、効率的に引き抜くことができる。
尚、本実施形態において、隣り合う２本のワード線（又は、３本以上のワード線）ＷＬｎ−１，ＷＬｎ−２が同時に放電され、２本のワード線ＷＬｎ−１，ＷＬｎ−２ごとに、時間ｄＴずつずらして放電されてもよい。
以上のように、本実施形態のメモリデバイスは、動作の信頼性を向上できる。
（５） 第５の実施形態
図１１及び図１２を参照して、第５の実施形態のメモリデバイスについて、説明する。
プログラム動作において、ステップアップ書き込みが実行される場合、書き込み電圧ＶＰＧＭの電圧値は、書き込み動作に含まれる書き込みループの回数の増加にしたがって、高くなる。
これに伴って、半導体ピラー７５内にトラップされたキャリアに起因する誤書き込みのリスクも上昇するため、書き込み動作の後半における書き込みループで、半導体ピラーのブースト効率を上げることが好ましい。
書き込みループの回数が少ない場合において、トラップされたキャリアに起因した誤書き込みのリスクは比較的低い。それゆえ、書き込み動作の前半において、ベリファイ動作の期間の短縮のために、ベリファイリード後の半導体ピラー７５からのキャリアの排出は、省略されてもよい。
例えば、本実施形態のフラッシュメモリは、ある判定値を用いた判定処理に基づいて、書き込み動作中に、半導体ピラーのプリチャージ無しのベリファイ動作（リセット動作無しのベリファイ動作）と半導体ピラーのプリチャージ有りのベリファイ動作（リセット動作有りのベリファイ動作）とを選択的に実行する。
例えば、本実施形態のフラッシュメモリにおいて、シーケンサ１９は、書き込み動作から得られるある値と判定値とを比較することによって、半導体ピラー７５のプリチャージを含むベリファイ動作を実行するか否か判定する。
図１１のフローチャート及び図１２のタイミングチャートに示されるように、メモリコントローラ５が、フラッシュメモリ１に書き込みコマンドなどを、送信する（ステップＳ０）。
シーケンサ１９は、時刻Ｔ０において、コマンドに基づいて、書き込み動作を開始する（ステップＳ１）。
シーケンサ１９は、図１２に示されるように、上述の実施形態と同様（図７参照）に、ある電圧値のプログラム電圧を用いて、プログラム動作を実行する（ステップＳ２）。
シーケンサ１９は、プログラム動作の後又はプログラム動作に並行して、現在の書き込みループの回数ＮＮが、判定値ＣＲを超えているか否か、判定する（ステップＳ３）。
書き込みループの回数ＮＮが、判定値ＣＲ以下である場合、シーケンサ１９は、プリチャージ無しのベリファイ動作を実行する（ステップＳ４）。
図１２に示されるように、ベリファイ動作時に半導体ピラー７５のプリチャージが実行されない場合（書き込み動作中の期間Ｚ１）、時刻Ｔ７Ａにおいて、選択ワード線ＷＬｋの電位及びソース線ＣＥＬＳＲＣの電位が上昇されること無しに、各配線の電位が、グランド電圧Ｖｓｓに設定される。
例えば、書き込み動作の前半の期間Ｚ１は、書き込みループの回数が少ないので、プリチャージ無しのベリファイ動作が実行され、半導体ピラーからのキャリアの排出処理は、実行されない。
シーケンサ１９は、ベリファイ動作の結果に基づいて、ベリファイパスであるかどうか判定する（ステップＳ６）。
ベリファイ結果がフェイルであると判定された場合、シーケンサ１９は、次の書き込みループに移行するために、書き込み電圧ＶＰＧＭに、ステップアップ電圧ｄＶを加算する（ステップＳ６Ｚ）。これによって、次の書き込みループに用いられるプログラム電圧は、動作する。ステップアップ電圧が加算されたプログラム電圧ＶＰＧＭを用いて、ステップＳ２，Ｓ３，Ｓ４，Ｓ６に示されるプログラム動作及び半導体ピラーのプリチャージ無しのベリファイ動作が再度実行される。
ベリファイパスせずに書き込み動作の進行に伴って、書き込みループ（プログラム動作）の回数ＮＮが、判定値ＣＲを超えた場合（書き込み動作中の期間Ｚ２）、シーケンサ１９は、プリチャージを含むベリファイ動作を実行する（ステップＳ５）。
この場合、例えば、フラッシュメモリ１の設定情報に基づいて、第１乃至第４の実施形態で説明されたベリファイ動作（図６乃至１０）のうちいずれか１つが、実行される。
例えば、書き込み動作の後半の期間Ｚ２は、書き込みループの回数ＮＮが判定値ＣＲを超えるのため、判定値ＣＲを超えた書き込みループ以降の全ての書き込むループにおいて、半導体ピラー７５のプリチャージを伴うベリファイ動作が実行される。
プリチャージを含むベリファイ動作の結果に基づいて、プログラム動作の正否が、判定される（ステップＳ６）。
ステップＳ５の後のベリファイ結果の判定がフェイルである場合、書き込みループが再度実行される。
ベリファイ結果がパスである場合、シーケンサ１９は、書き込み動作が完了したと判定する。シーケンサ１９は、書き込み動作の完了を、レディ／ビジー信号によってメモリコントローラ５に通知する（ステップＳ７）。
メモリコントローラ５は、フラッシュメモリ１からの通知を受信し、書き込み動作の完了を検知する（Ｓ８）。
これによって、本実施形態のフラッシュメモリにおける書き込み動作が、完了する。
以上のように、本実施形態において、書き込み動作中の書き込みループの回数ＮＮが、判定値ＣＲを超えた場合に、上述の実施形態におけるプリチャージを含むベリファイ動作を実行し、半導体ピラー内にトラップされたキャリアを半導体ピラー内から引き抜く。
この場合、書き込みループの回数ＮＮが判定値ＣＲを超える前の１以上の書き込みループのそれぞれにおいて、プログラム動作の後に、プリチャージ無しのベリファイ動作が実行される。
この結果として、本実施形態のフラッシュメモリは、ある書き込みループにおける半導体ピラーのプリチャージのための期間が削減され、書き込み動作の全体の期間が、短縮される。
以上のように、本実施形態のフラッシュメモリの書き込み動作において、書き込み動作の開始から取得値が判定値以下のｉ回目の書き込みループまでの期間Ｚ１の各書き込みループにおいて、プリチャージ無しのベリファイ動作が実行され、判定値ＣＲを超えた（ｉ＋１）回目の書き込みループから書き込み動作の終了までの期間Ｚ２の各書き込みループにおいて、プリチャージ有りのベリファイ動作が実行される。ｉは、１以上の整数である。
尚、書き込み動作中に実行されるプログラム動作の回数の代わりに、書き込み電圧ＶＰＧＭの電圧値の大きさに応じて、ベリファイリード後に半導体ピラーのプリチャージを行うか否か判定されてもよい。
この場合、シーケンサ１９が、書き込み電圧ＶＰＧＭの電圧値が、あらかじめ設定されたある判定値を超えたか否か判定する。シーケンサ１９が書き込み電圧ＶＰＧＭの電圧値が判定値ＣＲより大きくなったことを検知した場合、シーケンサ１９は、その電圧値を用いたプログラム動作に続くベリファイ動作において、第１乃至第４の実施形態のうちいずれか１つのベリファイ動作を行う。
以上のように、本実施形態のメモリデバイスは、書き込み動作の長期化を抑制しつつ、フラッシュメモリの信頼性を向上できる。
（６） 変形例
図１３及び図１４を参照して、上述の実施形態のメモリデバイスの変形例について、説明する。
図１３に示されるように、本実施形態のメモリデバイスは、１つのＮＡＮＤストリングＮＳが、２つの半導体ピラー７５Ａ，７５Ｂを含んでいてもよい。
例えば、図１３のフラッシュメモリにおいて、ＮＡＮＤストリングＮＳは、第１及び第２の半導体ピラー７５Ａ，７５Ｂと、２つの半導体ピラー７５Ａ，７５Ｂを接続する半導体部７６とを含む。
半導体部７６は、第１の半導体ピラー７５Ａの下端を、第２の半導体ピラー７５Ｂの下端に接続する。
第１の半導体ピラー７５Ａの上端は、ビット線ＢＬに接続され。第２の半導体ピラー７５Ｂの上端は、ソース線ＳＬに接続される。
ドレイン側セレクトトランジスタＳＴＤは、第１の半導体ピラー７５Ａの上部側に、設けられている。ソース側セレクトトランジスタＳＴＳは、第２の半導体ピラー７５Ｂの上部側に設けられている。図１３のＮＡＮＤストリングＮＳにおいて、ソース側セレクトトランジスタＳＴＳは、ドレイン側セレクトトランジスタＳＴＤと同じ高さに位置する。
メモリセルＭＣは、セレクトトランジスタＳＴＤ，ＳＴＳと半導体部７６との間の領域において、第１及び第２の半導体ピラー７５Ａ，７５Ｂの側面上に、それぞれ設けられている。
例えば、半導体部７６は、薄い絶縁膜（図示せず）を介して、基板７００上の配線層７７に対向する。これによって、半導体部７６の部分に、バックゲートトランジスタＢＧＴが設けられる。配線層７７は、バックゲート線ＢＧ及びバックゲートトランジスタＢＧＴのゲート電極として機能する。シーケンサ１９が、バックゲート線ＢＧの電位を制御することによって、バックゲートトランジスタＢＧＴがオン又はオフする。
図１４のタイミングチャートに示されるように、シーケンサ１９は、ベリファイリード中（時刻Ｔ６から時刻Ｔ７までの期間）において、バックゲート線ＢＧに、電圧ＶＢＧを印加する。これによって、バックゲートトランジスタＢＧＴは、オンする。
半導体ピラー７５Ａ，７５Ｂ内にトラップされたキャリアを排出する場合、シーケンサ１９は、時刻Ｔ７において、バックゲート線ＢＧの電位を、グランド電圧Ｖｓｓに設定する。これによって、バックゲートトランジスタＢＧＴは、オフする。シーケンサ１９は、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳの電位を、電圧ＶＳＧに維持する。時刻Ｔ７において、シーケンサ１９は、ビット線ＢＬ及びソース線ＳＬに、電圧ＶＤＤを印加する。
これによって、半導体ピラー７５Ａは、オン状態のドレイン側セレクトトランジスタＳＴＤを介して、ビット線ＢＬに電気的に接続される。半導体ピラー７５Ａは、ビット線ＢＬの電位ＶＤＤ程度に、プリチャージされる。時刻Ｔ７から時刻Ｔ９の期間において、半導体ピラー７５Ａ内にトラップされたキャリアは、ビット線ＢＬに放出される。
また、時刻Ｔ７から時刻Ｔ９の期間において、半導体ピラー７５Ｂは、オン状態のソース側セレクトゲートトランジスタＳＴＳを介して、ソース線ＳＬに電気的に接続される。半導体ピラー７５Ｂは、ソース線ＳＬの電位ＶＤＤ程度にプリチャージされる。半導体ピラー７５Ｂ内にトラップされたキャリアは、ソース線ＳＬに放出される。
以上のように、ＮＡＮＤストリングＮＳが、複数の半導体ピラー７５Ａ，７５Ｂが接続された構造を有している場合であっても、半導体ピラー７５Ａ，７５Ｂの上端側からのプリチャージによって、複数の半導体ピラー７５Ａ，７５Ｂ内にトラップされたキャリアを、半導体ピラー７５Ａ，７５Ｂの外部に放出できる。
尚、本実施形態の別の変形例として、本実施形態における半導体ピラー７５のプリチャージ及び半導体ピラー７５内のキャリアの排出は、読み出し動作におけるビット線のセンス後に、実行されてもよい。
また、３次元構造のメモリセルアレイを含むフラッシュメモリにおいて、複数のワード線のうち、ドレイン側セレクトゲート線ＳＧＤに隣り合うワード線及びソース側セレクトゲート線ＳＧＳに隣り合うワード線は、ダミーワード線として、用いられる場合がある。ダミーワード線に接続されたメモリセルは、データの記憶に用いられないセル（ダミーセル）である。ＮＡＮＤストリングがダミーワード線及びダミーセルを含む場合であっても、本実施形態のメモリデバイスは、上述の各実施形態のように、ワード線に対して実行された制御と実質的に同じ制御を、ベリファイ動作時のダミーワード線の電位の制御に適用することができる。
したがって、本変形例のメモリデバイスは、上述の実施形態と同様の効果が得られる。
（３） その他
本実施形態のメモリシステムに用いられるフラッシュメモリは、多値フラッシュメモリでもよい。
多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。
メモリセルは、４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して半導体ピラーの側面上に配置された電荷蓄積層を、有している。この電荷蓄積層は、２ｎｍ〜３ｎｍの膜厚を有する絶縁膜（例えば、ＳｉＮ又はＳｉＯＮなど）と３ｎｍ〜８ｎｍの膜厚のポリシリコンとの積層構造でもよい。また、ポリシリコンはＲｕのような金属を、含んでいてもよい。
電荷蓄積層上に、絶縁膜を有している。この絶縁膜は、例えば、３ｎｍ〜１０ｎｍの膜厚を有する下層Ｈｉｇｈ−ｋ膜と、３ｎｍ〜１０ｎｍの膜厚を有する上層Ｈｉｇｈ−ｋ膜と、下層及び上層Ｈｉｇｈ−ｋ膜に挟まれた４〜１０ｎｍの膜厚を有するシリコン酸化膜とを、含む。Ｈｉｇｈ−ｋ膜は、ＨｆＯなどの膜が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚より厚くともよい。
絶縁膜上に、３ｎｍ〜１０ｎｍの膜厚の仕事関数調整用の材料を介して、３０ｎｍ〜７０ｎｍの膜厚を有する制御ゲート電極が設けられている。仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御ゲート電極は、Ｗ（タングステン）などの金属でもよい。
メモリセル間に、エアギャップが設けられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：フラッシュメモリ、１０：メモリセルアレイ、７５，７５Ａ，７５Ｂ：半導体ピラー、ＭＣ：メモリセル。

Claims (4)

  1. 半導体基板の表面に対して垂直方向に延在する半導体ピラーの側面上に設けられた第１のメモリセルと、
    前記半導体ピラーの側面上に設けられた第２のメモリセルと、
    前記半導体ピラーの側面上において、前記第１のメモリセルより前記半導体基板側に設けられた第１のセレクトトランジスタと、
    前記半導体ピラーの側面上において、前記第１のメモリセルより前記半導体基板側とは反対側に設けられた第２のセレクトトランジスタと、
    前記第１のメモリセルのゲートに接続された第１のワード線と、
    前記第２のメモリセルのゲートに接続された第２のワード線と、
    前記半導体基板を介して、前記半導体ピラーに接続されたソース線と、
    前記第１のメモリセルに対する書き込み動作を制御するコントローラと、
    を具備し、
    第１のプログラム動作後の第１のベリファイ動作時において、ベリファイのための前記第１のメモリセルに対するデータの読み出しの後に、前記半導体ピラーが充電され、
    前記データの読み出し時において、
    前記第１のワード線に、第１の電圧が印加され、前記第２のワード線に、前記第１の電圧より高い第２の電圧が印加され、
    前記データの読み出しの後において、
    前記第１のセレクトトランジスタがオンされ、前記第２のセレクトトランジスタがオフされ、
    前記第１及び第２のワード線に、前記第２の電圧が印加され、
    前記ソース線の電位が増加され、前記半導体ピラーが充電され、
    前記半導体ピラーの充電の後、前記ソース線及び前記第１及び第２のワード線の電位が、グランド電位に設定される、
    メモリデバイス。
  2. 半導体基板の表面に対して垂直方向に延在する半導体ピラーの側面上に設けられた第１のメモリセルと、
    前記半導体ピラーの側面上に設けられた第２のメモリセルと、
    前記半導体ピラーの側面上において、前記第１のメモリセルより前記半導体基板側に設けられた第１のセレクトトランジスタと、
    前記半導体ピラーの側面上において、前記第１のメモリセルより前記半導体基板側とは反対側に設けられた第２のセレクトトランジスタと、
    前記第１のメモリセルのゲートに接続された第１のワード線と、
    前記第２のメモリセルのゲートに接続された第２のワード線と、
    前記半導体ピラーに接続されたビット線と、
    前記第１のメモリセルに対する書き込み動作を制御するコントローラと、
    を具備し、
    第１のプログラム動作後の第１のベリファイ動作時において、ベリファイのための前記第１のメモリセルに対するデータの読み出しの後に、前記半導体ピラーが充電され、
    前記データの読み出し時において、
    前記第１のメモリセルのゲートに、第１の電圧が印加され、前記第２のメモリセルのゲートに、前記第１の電圧より高い第２の電圧が印加され、
    前記データの読み出し後において、
    前記第１のセレクトトランジスタがオフされ、前記第２のセレクトトランジスタがオンされ、
    前記第１及び第２のワード線に、前記第２の電圧が印加され、
    前記ビット線の電位が増加され、前記半導体ピラーが充電され、
    前記半導体ピラーの充電の後、前記ビット線及び前記第１及び第２のワード線の電位が、グランド電位に設定される、
    メモリデバイス。
  3. 前記半導体ピラーがプリチャージされた後、
    第１の時刻において、前記第１のワード線の電位が、前記グランド電位に設定され、
    前記第１の時刻と異なる第２の時刻において、前記第２のワード線の電位が、前記グランド電位に設定される、
    請求項１又は２に記載のメモリデバイス。
  4. 前記書き込み動作は、複数の書き込みループを含み、
    前記書き込みループの回数が判定値より大きい場合、前記第１のベリファイ動作が、実行され、
    前記書き込みループの回数が前記判定値以下である場合、前記半導体ピラーの充電を含まない第２のベリファイ動作が実行される、
    請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748926B2 (en) 2018-06-29 2020-08-18 Toshiba Memory Corporation Semiconductor memory device

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10629271B2 (en) 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
KR102374103B1 (ko) 2018-01-16 2022-03-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법
US10541037B2 (en) * 2018-06-07 2020-01-21 Sandisk Technologies Llc Non-volatile memory with countermeasure for program disturb including delayed ramp down during program verify
JP2020038930A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体メモリ装置及び半導体メモリ装置の製造方法
US10665300B1 (en) 2018-11-12 2020-05-26 Micron Technology, Inc. Apparatus and methods for discharging control gates after performing an access operation on a memory cell
JP2020149744A (ja) * 2019-03-13 2020-09-17 キオクシア株式会社 半導体記憶装置
JP7102363B2 (ja) * 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
JP2020155577A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20210010210A (ko) * 2019-07-19 2021-01-27 에스케이하이닉스 주식회사 반도체 메모리 소자
US10790003B1 (en) * 2019-07-31 2020-09-29 Sandisk Technologies Llc Maintaining channel pre-charge in program operation
KR20210099657A (ko) * 2019-08-28 2021-08-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 플래시 메모리 디바이스에서의 프로그래밍 방법
JP2021034090A (ja) 2019-08-28 2021-03-01 キオクシア株式会社 不揮発性半導体記憶装置
JP2021039807A (ja) * 2019-09-03 2021-03-11 キオクシア株式会社 半導体記憶装置
US10957394B1 (en) * 2020-02-10 2021-03-23 Sandisk Technologies Llc NAND string pre-charge during programming by injecting holes via substrate
US11081162B1 (en) * 2020-02-24 2021-08-03 Sandisk Technologies Llc Source side precharge and boosting improvement for reverse order program
US11621045B2 (en) * 2020-03-04 2023-04-04 Intel Corporation Non volatile flash memory with improved verification recovery and column seeding
JP7446879B2 (ja) * 2020-03-18 2024-03-11 キオクシア株式会社 半導体記憶装置
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
JP6928698B1 (ja) * 2020-08-05 2021-09-01 ウィンボンド エレクトロニクス コーポレーション 半導体装置および読出し方法
US11205493B1 (en) * 2020-10-26 2021-12-21 Sandisk Technologies Llc Controlling word line voltages to reduce read disturb in a memory device
JP2022122792A (ja) * 2021-02-10 2022-08-23 キオクシア株式会社 半導体記憶装置
US11862249B2 (en) * 2021-11-16 2024-01-02 Sandisk Technologies Llc Non-volatile memory with staggered ramp down at the end of pre-charging

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2537264B2 (ja) * 1988-04-13 1996-09-25 株式会社東芝 半導体記憶装置
JP3930256B2 (ja) * 2001-02-07 2007-06-13 スパンション エルエルシー 半導体装置及びその製造方法
JP4284300B2 (ja) * 2005-05-02 2009-06-24 株式会社東芝 半導体記憶装置
JP4891580B2 (ja) * 2005-08-31 2012-03-07 株式会社東芝 不揮発性半導体記憶装置
JP2007193862A (ja) 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2010102792A (ja) * 2008-10-24 2010-05-06 Toshiba Corp 不揮発性半導体記憶装置
JP4881401B2 (ja) 2009-03-23 2012-02-22 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
JP2011198435A (ja) 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
US8565020B2 (en) * 2010-04-14 2013-10-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2013089272A (ja) * 2011-10-19 2013-05-13 Toshiba Corp 不揮発性半導体記憶装置
JP5898657B2 (ja) 2013-09-02 2016-04-06 株式会社東芝 不揮発性半導体記憶装置
JP2015216179A (ja) 2014-05-08 2015-12-03 株式会社東芝 半導体記憶装置
JP6514450B2 (ja) 2014-07-10 2019-05-15 レック株式会社 排水口用ぬめり取り器
JP5946869B2 (ja) 2014-08-08 2016-07-06 ニチハ株式会社 外壁取付部材及び外壁構造
JP6230512B2 (ja) 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748926B2 (en) 2018-06-29 2020-08-18 Toshiba Memory Corporation Semiconductor memory device
US10998337B2 (en) 2018-06-29 2021-05-04 Toshiba Memory Corporation Semiconductor memory device

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