JP2021039807A - 半導体記憶装置 - Google Patents

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Keita Kimura
啓太 木村
健理 仲井
Takemichi Nakai
健理 仲井
万里生 酒向
Mario Sako
万里生 酒向
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Abstract

【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１〜第３メモリトランジスタを含む第１〜第３メモリストリングと、第１〜第３メモリストリングに接続された第１〜第３ビット線と、第１〜第３メモリトランジスタのゲート電極に接続されたワード線と、第１〜第３メモリトランジスタにプログラム動作を行う制御回路と、を備える。制御回路は、プログラム動作の、第１のタイミングで第１ビット線の電圧を立ち上げ、第１のタイミングより後の第２のタイミングでワード線の電圧を立ち上げ、第１のタイミングより後の第３のタイミングで第２ビット線の電圧を立ち上げ、第２のタイミング及び第３のタイミングより後の第４のタイミングで第３ビット線の電圧を立ち上げ、第４のタイミングより後の第５のタイミングでワード線の電圧を立ち下げる。【選択図】図１６

Description

本実施形態は、半導体記憶装置に関する。
メモリトランジスタを含む複数のメモリストリングを備える半導体記憶装置が知られている。
特開２０１５−１７６３０９号公報
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタを含む第１メモリストリングと、第２メモリトランジスタを含む第２メモリストリングと、第３メモリトランジスタを含む第３メモリストリングと、第１メモリストリングに接続された第１ビット線と、第２メモリストリングに接続された第２ビット線と、第３メモリストリングに接続された第３ビット線と、第１メモリトランジスタ、第２メモリトランジスタ及び第３メモリトランジスタのゲート電極に接続されたワード線と、第１メモリトランジスタ、第２メモリトランジスタ及び第３メモリトランジスタにプログラム動作を行う制御回路と、を備える。制御回路は、プログラム動作の、第１のタイミングで第１ビット線の電圧を立ち上げ、第１のタイミングより後の第２のタイミングでワード線の電圧を立ち上げ、第１のタイミングより後の第３のタイミングで第２ビット線の電圧を立ち上げ、第２のタイミング及び第３のタイミングより後の第４のタイミングで第３ビット線の電圧を立ち上げ、第４のタイミングより後の第５のタイミングでワード線の電圧を立ち下げる。
一の実施形態に係る半導体記憶装置は、メモリトランジスタと、メモリトランジスタのゲート電極に接続されたワード線と、メモリトランジスタにプログラム動作を行う周辺回路と、周辺回路に電源電圧を供給可能な電源電極と、を備える。周辺回路は、プログラム動作の第１のタイミングから第２のタイミングにかけて、ワード線にプログラム電圧を供給する。第１のタイミングと第２のタイミングの間の第３のタイミングにおいて、電源電極に流れる電流が立ち上がり、第３のタイミングと第２のタイミングの間の第４のタイミングにおいて、電源電極に流れる電流が立ち下がる。
一の実施形態に係る半導体記憶装置は、メモリトランジスタを含む複数のメモリストリングと、複数のメモリストリングに接続された複数のビット線と、複数のメモリストリングに含まれる複数のメモリトランジスタのゲート電極に共通に接続されたワード線と、複数のビット線及びワード線に接続された周辺回路と、を備える。周辺回路は、複数のビット線に接続された複数の第１トランジスタと、複数の第１トランジスタに共通に接続された第１電圧供給線と、複数のビット線に接続された複数の第２トランジスタと、複数の第２トランジスタに共通に接続された第２電圧供給線と、複数の第１トランジスタのゲート電極及び複数の第２トランジスタのゲート電極に接続された複数のラッチ回路と、複数のラッチ回路に共通に接続されたラッチ回路制御線と、を備える。メモリトランジスタに対するプログラム動作の、第１のタイミングで、第１電圧供給線に第１電圧が転送され、第２電圧供給線に第２電圧が転送され、第１のタイミングより後の第２のタイミングでワード線の電圧が立ち上がり、第１のタイミングより後の第３のタイミングで、ラッチ回路制御線の立ち上げ又は立ち下げが行われ、第２のタイミング及び第３のタイミングより後の第４のタイミングで、ラッチ回路制御線の立ち上げ又は立ち下げが行われ、第４のタイミングより後の第５のタイミングでワード線の電圧が立ち下がる。
メモリシステム１０の構成を示す模式的なブロック図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリセルアレイＭＣＡの構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的な回路図である。 センスアンプＳＡの構成を示す模式的な回路図である。 メモリダイＭＤの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な断面図である。 メモリセルＭＣの構成を示す模式的な断面図である。 メモリセルＭＣに記録されるデータについて説明するための模式的な図である。 読出動作について説明するための模式的な断面図である。 書込シーケンスについて説明するための模式的なフローチャートである。 プログラム動作について説明するための模式的な断面図である。 ベリファイ動作について説明するための模式的な断面図である。 書込シーケンスに際して選択ワード線ＷＬに供給される電圧を示す模式的なグラフである。 プログラム動作について説明するための模式的なタイミング図である。 ベリファイ動作について説明するための模式的なタイミング図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３〜図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
図２に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、図３に示す様に、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣ］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
センスアンプモジュールＳＡＭは、図４に示す通り、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続されたラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬと、を備える。各センスアンプユニットＳＡＵ内の配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続されている。尚、センスアンプユニットＳＡＵは、配線ＬＢＵＳに接続された更に多くのラッチ回路を備えていても良い。
センスアンプＳＡは、図５に示す通り、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電するセンストランジスタ３１を備える。センストランジスタ３１のソース電極は接地電圧供給端子に接続される。ドレイン電極は、スイッチトランジスタ３２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ３３、ノードＣＯＭ、クランプトランジスタ３４及び耐圧トランジスタ３５を介してビット線ＢＬに接続される。センスノードＳＥＮは充電トランジスタ３６及び充電トランジスタ３７を介して電圧供給線ＶＤＤに接続され、キャパシタ３８を介して内部制御信号ＣＬＫに接続される。ノードＣＯＭは、充電トランジスタ３９及び充電トランジスタ３７を介して電圧供給線ＶＤＤに接続され、放電トランジスタ４０を介して電圧供給線ＶＳＲＣに接続される。
センストランジスタ３１、スイッチトランジスタ３２、放電トランジスタ３３、クランプトランジスタ３４、充電トランジスタ３６、充電トランジスタ３９及び放電トランジスタ４０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ３５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ３７は、例えば、ＰＭＯＳトランジスタである。
スイッチトランジスタ３２のゲート電極は、信号線ＳＴＢに接続されている。放電トランジスタ３３のゲート電極は、信号線ＸＸＬに接続されている。クランプトランジスタ３４のゲート電極は、信号線ＢＬＣに接続されている。耐圧トランジスタ３５のゲート電極は、信号線ＢＬＳに接続されている。充電トランジスタ３６のゲート電極は、信号線ＨＬＬに接続されている。充電トランジスタ３７のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶに接続されている。充電トランジスタ３９のゲート電極は、信号線ＢＬＸに接続されている。放電トランジスタ４０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶに接続されている。信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣに接続されている。
ラッチ回路ＳＤＬは、ノードＬＡＴ及びＩＮＶと、これらノードＬＡＴ及びＩＮＶに並列に接続されたインバータ４１及び４２と、ノードＬＡＴ及び配線ＬＢＵＳに接続されたスイッチトランジスタ４３と、ノードＩＮＶ及び配線ＬＢＵＳに接続されたスイッチトランジスタ４４と、を備える。スイッチトランジスタ４３及び４４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ４３のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続されている。スイッチトランジスタ４４のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続されている。
ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬは、ラッチ回路ＳＤＬとほぼ同様に構成されている。ただし、ラッチ回路ＳＤＬのノードＬＡＴ又はノードＩＮＶはセンスアンプＳＡに接続されているものの、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ中のノードＬＡＴ又はノードＩＮＶに対応する構成は、センスアンプＳＡに接続されていない。
スイッチトランジスタＤＳＷは、例えば図４に示す様に、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続されている。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介してシーケンサＳＱＣに接続されている。
尚、図４に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣ，ＢＬＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、上述の電圧供給線ＶＤＤ及び電圧供給線ＶＳＲＣは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。同様に、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＡＴＩ，ＡＴＬ，ＢＴＩ，ＢＴＬ，ＣＴＩ，ＣＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられている。
また、センスアンプモジュールＳＡＭは、図示しないキャッシュメモリ、デコード回路及びスイッチ回路を備える。キャッシュメモリは、複数の配線ＤＢＵＳにそれぞれ接続された複数のラッチ回路ＸＤＬ（図２）を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路ＸＤＬをバスＤＢと導通させる。
電圧生成回路ＶＧ（図２）は、例えば、チャージポンプ回路等の昇圧回路、レギュレータ等の降圧回路、及び、図示しない複数の電圧供給線を備える。また、上記昇圧回路及び降圧回路は、それぞれ、電源電圧供給端子ＶＣＣ，ＶＳＳに接続されている。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従って電源電圧供給端子ＶＣＣ−ＶＳＳ間の電圧を昇圧又は降圧して、メモリセルアレイＭＣＡに対する読出動作、書込シーケンス及び消去シーケンスに際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＲは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。例えば、書込シーケンス又は消去シーケンスの実行に際して、書込シーケンス又は消去シーケンスが正常に終了したか否かを示す情報をステータスデータとして出力する。
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたＦＩＦＯバッファと、を備える。入出力制御回路Ｉ／Ｏは、論理回路ＣＴＲからの内部制御信号に応じて、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたデータを、センスアンプモジュールＳＡＭ内のラッチ回路ＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力する。また、ラッチ回路ＸＤＬ又はステータスレジスタＳＴＲから入力されたデータを、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力する。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
次に、図６〜図９を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図６は、本実施形態に係る半導体記憶装置の模式的な平面図である。図７は、図６のＡで示した部分の模式的な拡大図である。図８は、図７に示す構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図９は、図８の模式的な拡大図である。尚、図６〜図９は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図６〜図９においては、一部の構成が省略されている。
図６に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられている。また、メモリセルアレイＭＣＡのＸ方向の両端部に沿ってＹ方向に延伸する領域にはロウデコーダＲＤが設けられている。また、メモリセルアレイＭＣＡのＹ方向の端部に沿ってＸ方向に延伸する領域にはセンスアンプモジュールＳＡＭが設けられている。センスアンプモジュールＳＡＭが設けられた領域のＸ方向の両端部近傍の領域には、ロウデコーダＲＤの一部を構成するドライバ回路ＤＲＶが設けられている。また、これらの領域の外側の領域には、電圧生成回路ＶＧ、シーケンサＳＱＣ、入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲが設けられている。
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。メモリブロックＭＢは、図７に示す様に、Ｙ方向に並ぶ２つのサブブロック構造ＳＢを備える。また、Ｙ方向において隣り合う２つのサブブロック構造ＳＢの間には、Ｘ方向に延伸するブロック間構造ＳＴが設けられる。２つのメモリブロックＭＢに含まれるワード線ＷＬは、ブロック間構造ＳＴを介して電気的に絶縁されている。
サブブロック構造ＳＢは、Ｙ方向に並ぶ２つのストリングユニットＳＵと、これら２つのストリングユニットＳＵの間に設けられたサブブロック間絶縁層ＳＨＥと、を備える。
ストリングユニットＳＵは、図８に例示する様に、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図３）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図３）のゲート電極として機能する。
半導体層１２０は、図７に例示する様に、Ｘ方向及びＹ方向に複数配設される。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体層１２０は、例えば図８に例示する様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体層１２０の下端部は、ノンドープの単結晶シリコン等の半導体層１２２を介して半導体基板１００のＰ型ウェルに接続される。半導体層１２２は、酸化シリコン等の絶縁層１２３を介して導電層１１０に対向する。半導体層１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２２は、ソース選択トランジスタＳＴＳの一部のチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図９に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図９には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図８に示す通り、Ｚ方向に延伸する導電層ＬＩと、この導電層ＬＩ及び複数の導電層１１０の間に設けられた絶縁層ＳＷと、を含む。
導電層ＬＩは、Ｚ方向及びＸ方向に延伸する略板状の導電層であり、ソース線ＳＬの一部として機能する。導電層ＬＩは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良いし、シリサイド等を含んでいても良い。絶縁層ＳＷは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
［メモリセルＭＣのしきい値電圧］
次に、図１０を参照して、メモリセルＭＣのしきい値電圧について説明する。図１０（ａ）は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１０（ｂ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。図１０（ｃ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの他の例である。
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込シーケンスが行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。図１０（ａ）には、８通りのステートに制御されたメモリセルＭＣのしきい値電圧の分布を示している。例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、図１０（ａ）の読出電圧ＶＣＧＡＲ及びベリファイ電圧ＶＶＦＹＡより大きく、読出電圧ＶＣＧＢＲ及びベリファイ電圧ＶＶＦＹＢより小さい。また、全てのメモリセルＭＣのしきい値電圧は、図１０（ａ）の読出パス電圧ＶＲＥＡＤより小さい。
本実施形態においては、メモリセルＭＣを８通りのステートに調整することにより、各メモリセルＭＣに３ビットのデータを記録する。
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ａステートに対応するメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｂステートに対応するメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
以下同様に、図中のＣステート〜Ｇステートは、Ｂステート〜Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
尚、図１０（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１−３−３コードと呼ぶ場合がある。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、図１０（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１−２−４コードと呼ぶ場合がある。
［読出動作］
次に、図１０及び図１１を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１１は、読出動作について説明するための模式的な断面図である。尚、以下の説明においては、図１０（ｂ）の１−３−３コードに従ってデータが割り当てられる例について説明する。
下位ビットの読み出しに際しては、例えば図１１に示す様に、選択ページＰに含まれる複数の選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ページＰに対応するドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＮ電圧ＶＯＮを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＮ状態とする。また、それ以外のドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＦＦ電圧ＶＯＦＦを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＦＦ状態とする。また、非選択ページに対応する非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬに接続された全てのメモリセルＭＣをＯＮ状態とする。
また、図１１に示す様に、選択ページＰに対応する選択ワード線ＷＬに読出電圧ＶＣＧＤＲを供給する。これにより、図１０（ａ）のＥｒステート〜Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート〜Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
また、センスアンプＳＡによって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。例えば、図５の配線ＬＢＵＳを充電し、信号線ＳＴＬを“Ｈ”状態として、ラッチ回路ＳＤＬに“Ｈ”を保持させる。また、信号線ＨＬＬ，ＢＬＸ及びＢＬＣを“Ｈ”状態とし、ビット線ＢＬ及びセンスノードＳＥＮの充電を開始する。また、信号線ＨＬＬを“Ｈ”状態から“Ｌ”状態に切り替え、信号線ＸＸＬを“Ｌ”状態から“Ｈ”状態に切り替えて、センスノードＳＥＮの電荷をビット線ＢＬに放出する。ここで、ＯＮ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧は比較的大きく減少する。一方、ＯＦＦ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧はあまり大きく減少しない。従って、所定のタイミングで信号線ＳＴＢを“Ｈ”状態として配線ＬＢＵＳの電荷を放出又は維持し、信号線ＳＴＬを再度“Ｈ”状態とすることにより、ＯＮ状態及びＯＦＦ状態の選択メモリセルＭＣに対応するラッチ回路ＳＤＬには、それぞれ、“Ｌ”及び“Ｈ”がラッチされる。
その後、ラッチ回路ＳＤＬにラッチされたデータを出力する。例えば、ラッチ回路ＳＤＬにラッチされたデータを、配線ＬＢＵＳ、ラッチ回路ＸＤＬ、バスＤＢ及び入出力制御回路Ｉ／Ｏを介して、コントロールダイＣＤに転送する。コントロールダイＣＤはこのデータに対して、ビット誤り検出／訂正等を行った上で、ホストコンピュータ２０に転送する。
中位ビットの読み出しに際しては、例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬに読出電圧ＶＣＧＡＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＡＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＣＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＢＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＦＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＣＤＬに転送する。次に、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ間で排他的論理和等の演算処理を行い、選択メモリセルＭＣの中位ビットのデータを算出する。その後、算出されたデータを出力する。
上位ビットの読み出しに際しては、例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬに読出電圧ＶＣＧＢＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＡＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＥＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＢＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＧＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＣＤＬに転送する。次に、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ間で排他的論理和等の演算処理を行い、選択メモリセルＭＣの上位ビットのデータを算出する。その後、算出されたデータを出力する。
［書込シーケンス］
次に、図１２〜図１５を参照して、半導体記憶装置の書込シーケンスについて説明する。書込シーケンスは、プログラム動作及びベリファイ動作を含む。図１２は、書込シーケンスについて説明するための模式的なフローチャートである。図１３は、プログラム動作について説明するための模式的な断面図である。図１４は、ベリファイ動作について説明するための模式的な断面図である。図１５は、書込シーケンスに際して選択ワード線ＷＬに供給される電圧を示す模式的なグラフである。
ステップＳ１０１では、例えば図１２に示す様に、ループ回数ｎを１に設定する。ループ回数ｎは、レジスタ等に記録される。
ステップＳ１０２では、プログラム動作を行う。
プログラム動作に際しては、例えば、しきい値電圧の調整を行うメモリセルＭＣに接続されたビット線ＢＬと、しきい値電圧の調整を行わないメモリセルＭＣに接続されたビット線ＢＬと、に異なる電圧を供給する。例えば、前者に対応するラッチ回路ＳＤＬ（図５）のノードＬＡＴを“Ｈ”とし、後者に対応するラッチ回路ＳＤＬのノードＬＡＴを“Ｌ”とする。また、信号線ＢＬＸ，ＢＬＣを“Ｈ”とする。前者に対応するビット線ＢＬには、例えば、接地電圧供給端子を介して接地電圧を供給する。後者に対応するビット線ＢＬには、例えば、電圧供給線ＶＤＤを介して所定のプログラム禁止電圧を供給する。
また、図１３に示す様に、しきい値電圧の調整を行うメモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、選択ページＰに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´を供給し、それ以外のドレイン選択線ＳＧＤにＯＦＦ電圧ＶＯＦＦを供給する。ＯＮ電圧ＶＯＮ´は、例えば、図１１のＯＮ電圧ＶＯＮより小さくても良い。これにより、接地電圧が供給されたビット線ＢＬに対応するドレイン選択トランジスタＳＴＤはＯＮ状態となり、プログラム禁止電圧が供給されたビット線ＢＬに対応するドレイン選択トランジスタＳＴＤはＯＦＦ状態となる。また、非選択ページに対応する非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図１１の読出パス電圧ＶＲＥＡＤより大きい。
また、図１３に示す様に、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣの電荷蓄積膜１３２（図９）に電子が蓄積され、メモリセルＭＣのしきい値電圧が増大する。
ステップＳ１０３（図１２）では、ベリファイ動作を行う。ベリファイ動作に際しては、例えば図１４に示す様に、読出動作と同様に、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ，ＶＶＦＹＣ，ＶＶＦＹＤ，ＶＶＦＹＥ，ＶＶＦＹＦ及びＶＶＦＹＧ（図１０（ａ））の少なくとも一つを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＸＤＬに転送する。
尚、例えば図１５に示す様に、１回のベリファイ動作においては、選択ワード線ＷＬに、お互いに異なる大きさの複数のベリファイ電圧を順次供給しても良い。例えば、選択ページＰにＡステート〜Ｃステートに対応する複数のメモリセルＭＣが含まれている場合等には、１回のベリファイ動作において、下記の動作を実行しても良い。例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＡを供給し、Ａステートに対応する選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬのいずれかに転送する。次に、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＢを供給し、Ｂステートに対応する選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬのいずれかに転送する。次に、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＣを供給し、Ｃステートに対応する選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬのいずれかに転送する。その後、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬのいずれかに転送されたデータを、ラッチ回路ＸＤＬに転送する。
ステップＳ１０４（図１２）では、ベリファイ動作の結果を判定する。例えば、ラッチ回路ＸＤＬに保持されたデータに一定以上“Ｌ”が含まれている場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、ラッチ回路ＸＤＬに保持されたデータに一定以上“Ｌ”が含まれていない場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
ステップＳ１０５では、ループ回数ｎが所定の回数Ｎに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
ステップＳ１０６では、ループ回数ｎに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば図１５に示す様に、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。
ステップＳ１０７では、ステータスレジスタＳＴＲ（図２）に、書込シーケンスが正常に終了した旨のステータスデータを格納し、コントロールダイＣＤ（図１）に出力し、書込シーケンスを終了する。
ステップＳ１０８では、ステータスレジスタＳＴＲ（図２）に、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントロールダイＣＤ（図１）に出力し、書込シーケンスを終了する。
［プログラム動作］
次に、図１６を参照して、上記プログラム動作についてより詳しく説明する。図１６は、プログラム動作について説明するための模式的なタイミング図である。
本実施形態に係るプログラム動作においては、ビット線ＢＬの電圧を調整する。これにより、しきい値電圧の調整を行うメモリセルのチャネル（反転層）−ゲート電極間の電圧（以下、「チャネル−ゲート電圧」と呼ぶ。）と、しきい値電圧の調整を行わないメモリセルとの間のチャネル−ゲート電圧とを、異なる大きさとしている。また、しきい値電圧の調整を行うメモリセルのチャネル−ゲート電圧を順次切り替えることにより、各メモリセルＭＣの電荷蓄積膜１３２に蓄積される電子の量を複数段階にわたって調整する。
尚、図１６中の“ＭＣ＿ａ”はしきい値電圧の調整を行わないメモリセルＭＣを示している。また、“ＢＬ＿ａ”はメモリセルＭＣ＿ａに接続されたビット線ＢＬを示しており、“ＬＡＴ＿ａ”はメモリセルＭＣ＿ａに対応するラッチ回路ＳＤＬのノードＬＡＴを示している。また、図１６中の“ＭＣ＿ｂ”はしきい値電圧の調整を行うメモリセルＭＣを示している。また、“ＢＬ＿ｂ”はメモリセルＭＣ＿ｂに接続されたビット線ＢＬを示しており、“ＬＡＴ＿ｂ”はメモリセルＭＣ＿ｂに対応するラッチ回路ＳＤＬのノードＬＡＴを示している。また、図１６中の“ＭＣ＿ｃ”は、メモリセルＭＣ＿ｂよりも強くしきい値電圧の調整を行うメモリセルＭＣを示している。また、“ＢＬ＿ｃ”はメモリセルＭＣ＿ｃに接続されたビット線ＢＬを示しており、“ＬＡＴ＿ｃ”は、メモリセルＭＣ＿ｃに対応するラッチ回路ＳＤＬのノードＬＡＴを示している。また、図１６中の“ＭＣ＿ｄ”は、メモリセルＭＣ＿ｃよりも強くしきい値電圧の調整を行うメモリセルＭＣを示している。また、“ＢＬ＿ｄ”はメモリセルＭＣ＿ｄに接続されたビット線ＢＬを示しており、“ＬＡＴ＿ｄ”はメモリセルＭＣ＿ｄに対応するラッチ回路ＳＤＬのノードＬＡＴを示している。
プログラム動作の開始時において、ワード線ＷＬはフローティング状態であり、ワード線ＷＬの電圧は接地電圧程度である。また、ドレイン選択線ＳＧＤにはＯＦＦ電圧ＶＯＦＦが供給されている。また、ノードＬＡＴ＿ａ，ＬＡＴ＿ｂ，ＬＡＴ＿ｃ，ＬＡＴ＿ｄの状態が、（Ｌ，Ｌ，Ｌ，Ｌ）であり、ビット線ＢＬ＿ａ，ＢＬ＿ｂ，ＢＬ＿ｃ，ＢＬ＿ｄに接続された充電トランジスタ３７（図５）はＯＦＦ状態、放電トランジスタ４０（図５）はＯＮ状態である。また、電圧供給線ＶＤＤにはプログラム禁止電圧が供給され、電圧供給線ＶＳＲＣには接地電圧が供給されている。従って、ビット線ＢＬ＿ａ，ＢＬ＿ｂ，ＢＬ＿ｃ，ＢＬ＿ｄには接地電圧が供給される。
タイミングｔ１０１においては、メモリセルＭＣ＿ａに接続されたラッチ回路ＳＤＬのデータが反転する。例えば、信号線ＳＴＩ又は信号線ＳＴＬの電圧が立ち上がり、ノードＬＡＴ＿ａ，ＬＡＴ＿ｂ，ＬＡＴ＿ｃ，ＬＡＴ＿ｄの状態が、（Ｈ，Ｌ，Ｌ，Ｌ）となり、信号線ＳＴＩ又は信号線ＳＴＬの電圧が立ち下がる。これにより、ビット線ＢＬ＿ａに接続された充電トランジスタ３７（図５）がＯＮ状態となり、ビット線ＢＬ＿ａに接続されたノードＣＯＭにプログラム禁止電圧が供給される。このタイミングにおいて、クランプトランジスタ３４のゲート電極には十分大きい電圧が供給されており、ビット線ＢＬ＿ａにはプログラム禁止電圧が供給される。
尚、タイミングｔ１０１においては、ビット線ＢＬ＿ａ等の充電が開始されるため、電圧供給線ＶＤＤの電圧が一時的に低下する場合がある。また、電圧供給線ＶＤＤの電圧を昇圧すべく、電圧生成回路ＶＧにおいて電力が消費され、電源電圧供給端子ＶＣＣ，ＶＳＳに流れる電流が一時的に増大する場合がある。
タイミングｔ１０２においては、選択ページＰに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´が供給される。これにより、メモリセルＭＣ＿ａに接続されたドレイン選択トランジスタＳＴＤはＯＦＦ状態となり、メモリセルＭＣ＿ｂ，ＭＣ＿ｃ，ＭＣ＿ｄに接続されたドレイン選択トランジスタＳＴＤはＯＮ状態となる。
タイミングｔ１０３においては、ワード線ＷＬに書込パス電圧ＶＰＡＳＳが供給される。ここで、メモリセルＭＣ＿ａに対応するドレイン選択トランジスタＳＴＤはＯＦＦ状態である。従って、メモリセルＭＣ＿ａのチャネル（反転層）の電圧は、ワード線ＷＬとの容量結合によって上昇する。一方、メモリセルＭＣ＿ｂ，ＭＣ＿ｃ，ＭＣ＿ｄに対応するドレイン選択トランジスタＳＴＤはＯＮ状態である。従って、メモリセルＭＣ＿ｂ，ＭＣ＿ｃ，ＭＣ＿ｄのチャネルの電圧は、ビット線ＢＬ＿ｂ，ＢＬ＿ｃ，ＢＬ＿ｄと同様に、接地電圧程度となる。
タイミングｔ１０４においては、選択ワード線ＷＬにプログラム電圧ＶＰＧＭが供給される。ここで、メモリセルＭＣ＿ａのチャネル（反転層）の電圧は、ワード線ＷＬとの容量結合によって上昇している。従って、メモリセルＭＣ＿ａの電荷蓄積膜１３２（図９）には電子が蓄積されない。一方、メモリセルＭＣ＿ｂ，ＭＣ＿ｃ，ＭＣ＿ｄのチャネルの電圧は、接地電圧程度である。従って、メモリセルＭＣ＿ｂ，ＭＣ＿ｃ，ＭＣ＿ｄの電荷蓄積膜１３２（図９）には、電子が蓄積される。
タイミングｔ１０５においては、メモリセルＭＣ＿ｂに接続されたラッチ回路ＳＤＬのデータが反転し、ノードＬＡＴ＿ａ，ＬＡＴ＿ｂ，ＬＡＴ＿ｃ，ＬＡＴ＿ｄの状態が、（Ｈ，Ｈ，Ｌ，Ｌ）となる。これにより、ビット線ＢＬ＿ｂに接続された充電トランジスタ３７（図５）がＯＮ状態となり、ビット線ＢＬ＿ｂに接続されたノードＣＯＭにプログラム禁止電圧が供給される。このタイミングにおいて、クランプトランジスタ３４のゲート電極には比較的小さい電圧が供給されており、ビット線ＢＬ＿ｂ及びメモリセルＭＣ＿ｂのチャネルの電圧は、クランプトランジスタ３４によってクランプされる。即ち、ビット線ＢＬ＿ｂ及びメモリセルＭＣ＿ｂのチャネルには、クランプトランジスタ３４のゲート電圧からクランプトランジスタ３４のしきい値電圧を減じた程度の大きさの電圧ＶＢＬＣ＿ＱＰＷが転送される。これにより、メモリセルＭＣ＿ｂのチャネル−ゲート電極間の電圧が減少して、メモリセルＭＣ＿ｂの電荷蓄積膜１３２に電子が蓄積されるスピードが低下する。
尚、タイミングｔ１０５においては、ビット線ＢＬ＿ｂ等の充電が開始されるため、電圧供給線ＶＤＤの電圧が一時的に低下する場合がある。また、電圧供給線ＶＤＤの電圧を昇圧すべく、電圧生成回路ＶＧにおいて電力が消費され、電源電圧供給端子ＶＣＣ，ＶＳＳに流れる電流が一時的に増大する場合がある。
タイミングｔ１０６においては、メモリセルＭＣ＿ｃに接続されたラッチ回路ＳＤＬのデータが反転し、ノードＬＡＴ＿ａ，ＬＡＴ＿ｂ，ＬＡＴ＿ｃ，ＬＡＴ＿ｄの状態が、（Ｈ，Ｈ，Ｈ，Ｌ）となる。これにより、ビット線ＢＬ＿ｃに接続された充電トランジスタ３７（図５）がＯＮ状態となり、ビット線ＢＬ＿ｃに接続されたノードＣＯＭにプログラム禁止電圧が供給される。このタイミングにおいて、クランプトランジスタ３４のゲート電極には比較的小さい電圧が供給されている。従って、ビット線ＢＬ＿ｃ及びメモリセルＭＣ＿ｃのチャネルの電圧は、ビット線ＢＬ＿ｂ及びメモリセルＭＣ＿ｂのチャネルの電圧と同程度の大きさの電圧ＶＢＬＣ＿ＱＰＷとなる。これにより、メモリセルＭＣ＿ｃのチャネル−ゲート電極間の電圧が減少して、メモリセルＭＣ＿ｃの電荷蓄積膜１３２に電子が蓄積されるスピードが低下する。
尚、タイミングｔ１０６においては、ビット線ＢＬ＿ｃ等の充電が開始されるため、電圧供給線ＶＤＤの電圧が一時的に低下する場合がある。また、電圧供給線ＶＤＤの電圧を昇圧すべく、電圧生成回路ＶＧにおいて電力が消費され、電源電圧供給端子ＶＣＣ，ＶＳＳに流れる電流が一時的に増大する場合がある。
タイミングｔ１０７においては、ワード線ＷＬ、ビット線ＢＬ、ドレイン選択線ＳＧＤ等の放電を開始する。
［ベリファイ動作］
次に、図１７を参照して、上記ベリファイ動作についてより詳しく説明する。図１７は、ベリファイ動作について説明するための模式的なタイミング図である。尚、以下の説明においては、Ａステート、Ｂステート及びＣステートのメモリセルＭＣに対してベリファイ動作を実行する例について説明する。
本実施形態に係るベリファイ動作においては、選択メモリセルＭＣのしきい値電圧に応じて、選択メモリセルＭＣを上述の４つのメモリセルＭＣ＿ａ，ＭＣ＿ｂ，ＭＣ＿ｃ，ＭＣ＿ｄのいずれかに分類する。
尚、図１７中の“ＭＣ＿Ａ”はＡステートに対応する選択メモリセルＭＣを示している。また、“ＢＬ＿Ａ”はメモリセルＭＣ＿Ａに接続されたビット線ＢＬを示している。また、図１７中の“ＭＣ＿Ｂ”はＢステートに対応する選択メモリセルＭＣを示している。また、“ＢＬ＿Ｂ”はメモリセルＭＣ＿Ｂに接続されたビット線ＢＬを示している。また、図１７中の“ＭＣ＿Ｃ”はＣステートに対応する選択メモリセルＭＣを示している。また、“ＢＬ＿Ｃ”はメモリセルＭＣ＿Ｃに接続されたビット線ＢＬを示している。
ベリファイ動作の所定のタイミングにおいて、選択ワード線にはベリファイ電圧ＶＶＦＹＡが供給されている。また、ビット線ＢＬ＿Ａ，ＢＬ＿Ｂ，ＢＬ＿Ｃには接地電圧程度の電圧が供給されている。また、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸ（図５）の状態は、（Ｌ，Ｌ，Ｌ，Ｌ，Ｌ）である。また、メモリセルＭＣ＿Ａ，ＭＣ＿Ｂ，ＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態は、（Ｈ，Ｌ，Ｌ）である。
タイミングｔ２０１においては、信号線ＢＬＣ，ＨＬＬ，ＢＬＸの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｈ，Ｈ）となる。これに伴い、ビット線ＢＬ＿Ａ及びセンスノードＳＥＮ（図５）が充電される。
タイミングｔ２０２においては、信号線ＸＸＬ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｈ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が開始される。
タイミングｔ２０３においては、信号線ＸＸＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が終了する。
タイミングｔ２０４においては、信号線ＳＴＢの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）となる。ここで、センストランジスタ３１は、センスノードＳＥＮの電圧に応じてＯＮ状態又はＯＦＦ状態となっている。従って、信号線ＳＴＢが“Ｈ”状態に切り替わると、配線ＬＢＵＳの電荷は、センスノードＳＥＮの電圧に応じて放電又は維持される。センスアンプモジュールＳＡＭ内のいずれかのラッチ回路は、この状態を取得する。
タイミングｔ２０５においては、信号線ＳＴＢ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｈ，Ｈ）となる。これに伴い、配線ＬＢＵＳの放電が終了する。また、センスノードＳＥＮの充電が開始される。
また、タイミングｔ２０５においては、メモリセルＭＣ＿Ｂに対応するラッチ回路ＳＤＬの状態が反転し、メモリセルＭＣ＿Ａ，ＭＣ＿Ｂ，ＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態は（Ｈ，Ｈ，Ｌ）となる。これに伴い、ビット線ＢＬ＿Ｂが充電される。
タイミングｔ２０６においては、信号線ＸＸＬ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｈ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が開始される。
タイミングｔ２０７においては、信号線ＸＸＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が終了する。
タイミングｔ２０８においては、信号線ＳＴＢの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、配線ＬＢＵＳの電荷が放電又は維持される。センスアンプモジュールＳＡＭ内のいずれかのラッチ回路は、この状態を取得する。
タイミングｔ２０９においては、信号線ＳＴＢ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｈ，Ｈ）となる。これに伴い、配線ＬＢＵＳの放電が終了する。また、センスノードＳＥＮの充電が開始される。
また、タイミングｔ２０９においては、メモリセルＭＣ＿Ａに対応するラッチ回路ＳＤＬの状態が反転し、メモリセルＭＣ＿Ａ，ＭＣ＿Ｂ，ＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態は（Ｌ，Ｈ，Ｌ）となる。これに伴い、ビット線ＢＬ＿Ａが放電される。
タイミングｔ２２１においては、選択ワード線ＷＬの電圧が、ベリファイ電圧ＶＶＦＹＡから、ベリファイ電圧ＶＶＦＹＢに切り替わる。
タイミングｔ２２２においては、信号線ＸＸＬ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｈ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が開始される。
タイミングｔ２２３においては、信号線ＸＸＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が終了する。
タイミングｔ２２４においては、信号線ＳＴＢの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、配線ＬＢＵＳの電荷が放電又は維持される。センスアンプモジュールＳＡＭ内のいずれかのラッチ回路は、この状態を取得する。
タイミングｔ２２５においては、信号線ＳＴＢ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｈ，Ｈ）となる。これに伴い、配線ＬＢＵＳの放電が終了する。また、センスノードＳＥＮの充電が開始される。
また、タイミングｔ２２５においては、メモリセルＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態が反転し、メモリセルＭＣ＿Ａ，ＭＣ＿Ｂ，ＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態は（Ｌ，Ｈ，Ｈ）となる。これに伴い、ビット線ＢＬ＿Ｃが充電される。
タイミングｔ２２６においては、信号線ＸＸＬ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｈ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が開始される。
タイミングｔ２２７においては、信号線ＸＸＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が終了する。
タイミングｔ２２８においては、信号線ＳＴＢの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、配線ＬＢＵＳの電荷が放電又は維持される。センスアンプモジュールＳＡＭ内のいずれかのラッチ回路は、この状態を取得する。
タイミングｔ２２９においては、信号線ＳＴＢ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｈ，Ｈ）となる。これに伴い、配線ＬＢＵＳの放電が終了する。また、センスノードＳＥＮの充電が開始される。
また、タイミングｔ２２９においては、メモリセルＭＣ＿Ｂに対応するラッチ回路ＳＤＬの状態が反転し、メモリセルＭＣ＿Ａ，ＭＣ＿Ｂ，ＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態は（Ｌ，Ｌ，Ｈ）となる。これに伴い、ビット線ＢＬ＿Ｂが放電される。
タイミングｔ２４１においては、選択ワード線ＷＬの電圧が、ベリファイ電圧ＶＶＦＹＢから、ベリファイ電圧ＶＶＦＹＣに切り替わる。
タイミングｔ２４２においては、信号線ＸＸＬ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｈ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が開始される。
タイミングｔ２４３においては、信号線ＸＸＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が終了する。
タイミングｔ２４４においては、信号線ＳＴＢの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、配線ＬＢＵＳの電荷が放電又は維持される。センスアンプモジュールＳＡＭ内のいずれかのラッチ回路は、この状態を取得する。
タイミングｔ２４５においては、信号線ＳＴＢ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｈ，Ｈ）となる。これに伴い、配線ＬＢＵＳの放電が終了する。また、センスノードＳＥＮの充電が開始される。
タイミングｔ２４６においては、信号線ＸＸＬ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｈ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が開始される。
タイミングｔ２４７においては、信号線ＸＸＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、センスノードＳＥＮの放電が終了する。
タイミングｔ２４８においては、信号線ＳＴＢの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）となる。これに伴い、配線ＬＢＵＳの電荷が放電又は維持される。センスアンプモジュールＳＡＭ内のいずれかのラッチ回路は、この状態を取得する。
タイミングｔ２４９においては、信号線ＳＴＢ，ＨＬＬの状態が切り替わり、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＨＬＬ，ＢＬＸの状態は、（Ｌ，Ｌ，Ｈ，Ｈ，Ｈ）となる。これに伴い、配線ＬＢＵＳの放電が終了する。また、センスノードＳＥＮの充電が開始される。
また、タイミングｔ２４９においては、メモリセルＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態が反転し、メモリセルＭＣ＿Ａ，ＭＣ＿Ｂ，ＭＣ＿Ｃに対応するラッチ回路ＳＤＬの状態は（Ｌ，Ｌ，Ｌ）となる。これに伴い、ビット線ＢＬ＿Ｃが放電される。
尚、以下の説明において、上記タイミングｔ２０２からタイミングｔ２０３までの時間ｔＳ１、タイミングｔ２２２からタイミングｔ２２３までの時間ｔＳ１、及び、タイミングｔ２４２からタイミングｔ２４３までの時間ｔＳ１を、センス時間ｔＳ１等と呼ぶ場合がある。また、上記タイミングｔ２０６からタイミングｔ２０７までの時間ｔＳ２、タイミングｔ２２６からタイミングｔ２２７までの時間ｔＳ２、及び、タイミングｔ２４６からタイミングｔ２４７までの時間ｔＳ２を、センス時間ｔＳ２等と呼ぶ場合がある。センス時間ｔＳ１は、センス時間ｔＳ２よりも小さい。
図１７の例では、メモリセルＭＣ＿Ａの状態が２回取得され、メモリセルＭＣ＿Ｂ，ＭＣ＿Ｃの状態が３回ずつ取得される。
メモリセルＭＣ＿Ａのうち、タイミングｔ２０２からタイミングｔ２０３の間に十分な電流が流れたメモリセルＭＣ＿Ａ（タイミングｔ２０４からタイミングｔ２０５の間に対応するラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬのデータが反転したメモリセルＭＣ＿Ａ）は、上記メモリセルＭＣ＿ｃに分類される。それ以外のメモリセルＭＣ＿Ａのうち、タイミングｔ２０６からタイミングｔ２０７の間に十分な電流が流れたメモリセルＭＣ＿Ａは、上記メモリセルＭＣ＿ｂに分類される。それ以外のメモリセルＭＣ＿Ａのうち、タイミングｔ２０６からタイミングｔ２０７の間に十分な電流が流れなかったメモリセルＭＣ＿Ａは、上記メモリセルＭＣ＿ａに分類される。
メモリセルＭＣ＿Ｂのうち、タイミングｔ２０６からタイミングｔ２０７の間に十分な電流が流れたメモリセルＭＣ＿Ｂは、上記メモリセルＭＣ＿ｄに分類される。それ以外のメモリセルＭＣ＿Ｂのうち、タイミングｔ２２２からタイミングｔ２２３の間に十分な電流が流れたメモリセルＭＣ＿Ｂは、上記メモリセルＭＣ＿ｃに分類される。それ以外のメモリセルＭＣ＿Ｂのうち、タイミングｔ２２６からタイミングｔ２２７の間に十分な電流が流れたメモリセルＭＣ＿Ｂは、上記メモリセルＭＣ＿ｂに分類される。それ以外のメモリセルＭＣ＿Ｂのうち、タイミングｔ２２６からタイミングｔ２２７の間に十分な電流が流れなかったメモリセルＭＣ＿Ｂは、上記メモリセルＭＣ＿ａに分類される。
メモリセルＭＣ＿Ｃのうち、タイミングｔ２２６からタイミングｔ２２７の間に十分な電流が流れたメモリセルＭＣ＿Ｃは、上記メモリセルＭＣ＿ｄに分類される。それ以外のメモリセルＭＣ＿Ｃのうち、タイミングｔ２４２からタイミングｔ２４３の間に十分な電流が流れたメモリセルＭＣ＿Ｃは、上記メモリセルＭＣ＿ｃに分類される。それ以外のメモリセルＭＣ＿Ｃのうち、タイミングｔ２４６からタイミングｔ２４７の間に十分な電流が流れたメモリセルＭＣ＿Ｃは、上記メモリセルＭＣ＿ｂに分類される。それ以外のメモリセルＭＣ＿Ｃのうち、タイミングｔ２４６からタイミングｔ２４７の間に十分な電流が流れなかったメモリセルＭＣ＿Ｃは、上記メモリセルＭＣ＿ａに分類される。
［効果］
本実施形態に係る半導体記憶装置によれば、メモリセルＭＣのしきい値電圧に応じて、メモリセルＭＣのチャネル−ゲート電圧を順次切り替えることにより、各メモリセルＭＣの電荷蓄積膜１３２に蓄積される電子の量を複数段階にわたって制御する。これにより、図１０（ａ）参照して説明した様なしきい値電圧の分布の幅を細くして、誤りビット数を低減させることが可能である。
また、例えばメモリセルＭＣの電荷蓄積膜１３２に蓄積される電子の量を複数段階にわたって制御する場合には、ビット線ＢＬを複数の電圧供給線と接続可能に構成することが考えられる。しかしながら、この様な構成を実現しようとすると、センスアンプＳＡのトランジスタ数が増大してしまう。ここで、センスアンプＳＡはビット線ＢＬと同数設けられており、センスアンプＳＡのトランジスタ数が増大すると、回路面積が大きく増大してしまう場合がある。そこで、本実施形態に係る半導体記憶装置によれば、ビット線ＢＬの電圧を複数のタイミングで順次切り替える。この様な方法はセンスアンプＳＡ中のトランジスタ数を増大させることなく実現可能である。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、図１６に例示したプログラム動作では、ビット線ＢＬ＿ｂの電圧が立ち上がるタイミングｔ１０５が、選択ワード線ＷＬにプログラム電圧ＶＰＧＭが供給されるタイミングｔ１０４よりも後のタイミングである。しかしながら、ビット線ＢＬ＿ｂの電圧が立ち上がるタイミングは、選択ページＰに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´が供給されるタイミングｔ１０２よりも後のタイミングであれば、選択ワード線ＷＬにプログラム電圧ＶＰＧＭが供給されるタイミングｔ１０４より前のタイミングであっても良い。
また、例えば図１６の例では、選択メモリセルＭＣを４つのメモリセルＭＣ＿ａ，ＭＣ＿ｂ，ＭＣ＿ｃ，ＭＣ＿ｄのいずれかに分類して、４種類の態様で電圧制御を行っていた。しかしながら、選択メモリセルＭＣを５以上の種類に分類して、５種類以上の態様で電圧制御を行っても良い。
この様な場合には、例えばプログラム動作において、図１６のタイミングｔ１０３からタイミングｔ１０７までの所定のタイミングで、５種類目以降の分類に対応するメモリセルＭＣに接続されたラッチ回路ＳＤＬのデータを反転させることが考えられる。ただし、このタイミングは、タイミングｔ１０５及びタイミングｔ１０６とは異なるタイミングとすることが考えられる。
また、図１７に例示したベリファイ動作では、選択ワード線ＷＬに供給されるベリファイ電圧が切り替わる度に、２種類のセンス時間ｔＳ１，ｔＳ２を使用して２回ずつメモリセルＭＣの状態が取得されている。しかしながら、ベリファイ電圧が切り替わってから３種類以上のセンス時間を使用して３回ずつメモリセルＭＣの状態を取得しても良い。また、ベリファイ電圧が切り替わってから１回ずつメモリセルＭＣの状態を取得しても良い。
また、図１７に例示したベリファイ動作では、Ａステートに対応するベリファイ電圧ＶＶＦＹＡが選択ワード線ＷＬに供給されている間にＢステートに対応するビット線ＢＬ＿Ｂの電圧を立ち上げており、タイミングｔ２０６〜タイミングｔ２０９の間ではＡステートに対応するメモリセルＭＣ＿Ａと、Ｂステートに対応するメモリセルＭＣ＿Ｂと、の双方の状態を取得している。しかしながら、各ビット線ＢＬの電圧を立ち上げるタイミングは、更に早くても良いし、これより遅くても良い。
また、図１７に例示したベリファイ動作では、ＡステートからＧステートに対応する７種類のベリファイ電圧ＶＶＦＹＡ〜ＶＶＦＹＧのいずれかが使用される。しかしながら、例えば、各ステートに対応して２種類以上のベリファイ電圧を設定しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル（メモリトランジスタ）、ＷＬ…ワード線、ＶＰＧＭ…プログラム電圧、ＶＶＦＹ…ベリファイ電圧。

Claims (5)

  1. 第１メモリトランジスタを含む第１メモリストリングと、
    第２メモリトランジスタを含む第２メモリストリングと、
    第３メモリトランジスタを含む第３メモリストリングと、
    前記第１メモリストリングに接続された第１ビット線と、
    前記第２メモリストリングに接続された第２ビット線と、
    前記第３メモリストリングに接続された第３ビット線と、
    前記第１メモリトランジスタ、前記第２メモリトランジスタ及び前記第３メモリトランジスタのゲート電極に接続されたワード線と、
    前記第１メモリトランジスタ、前記第２メモリトランジスタ及び前記第３メモリトランジスタにプログラム動作を行う制御回路と
    を備え、
    前記制御回路は、前記プログラム動作の
    第１のタイミングで前記第１ビット線の電圧を立ち上げ、
    前記第１のタイミングより後の第２のタイミングで前記ワード線の電圧を立ち上げ、
    前記第１のタイミングより後の第３のタイミングで前記第２ビット線の電圧を立ち上げ、
    前記第２のタイミング及び前記第３のタイミングより後の第４のタイミングで前記第３ビット線の電圧を立ち上げ、
    前記第４のタイミングより後の第５のタイミングで前記ワード線の電圧を立ち下げる
    半導体記憶装置。
  2. 前記プログラム動作の第１のタイミングから第４のタイミングにかけて、前記第１メモリトランジスタに対する書込は禁止される
    請求項１記載の半導体記憶装置。
  3. メモリトランジスタと、
    前記メモリトランジスタのゲート電極に接続されたワード線と、
    前記メモリトランジスタにプログラム動作を行う周辺回路と、
    前記周辺回路に電源電圧を供給可能な電源電極と
    を備え、
    前記周辺回路は、前記プログラム動作の第１のタイミングから第２のタイミングにかけて、前記ワード線にプログラム電圧を供給し、
    前記第１のタイミングと前記第２のタイミングの間の第３のタイミングにおいて、前記電源電極に流れる電流が立ち上がり、
    前記第３のタイミングと前記第２のタイミングの間の第４のタイミングにおいて、前記電源電極に流れる電流が立ち下がる
    半導体記憶装置。
  4. メモリトランジスタを含む複数のメモリストリングと、
    前記複数のメモリストリングに接続された複数のビット線と、
    前記複数のメモリストリングに含まれる複数のメモリトランジスタのゲート電極に共通に接続されたワード線と、
    前記複数のビット線及び前記ワード線に接続された周辺回路と
    を備え、
    前記周辺回路は、
    前記複数のビット線に接続された複数の第１トランジスタと、
    前記複数の第１トランジスタに共通に接続された第１電圧供給線と、
    前記複数のビット線に接続された複数の第２トランジスタと、
    前記複数の第２トランジスタに共通に接続された第２電圧供給線と、
    前記複数の第１トランジスタのゲート電極及び前記複数の第２トランジスタのゲート電極に接続された複数のラッチ回路と、
    前記複数のラッチ回路に共通に接続されたラッチ回路制御線と
    を備え、
    前記メモリトランジスタに対するプログラム動作の
    第１のタイミングで、前記第１電圧供給線に第１電圧が転送され、前記第２電圧供給線に第２電圧が転送され、
    前記第１のタイミングより後の第２のタイミングで前記ワード線の電圧が立ち上がり、
    前記第１のタイミングより後の第３のタイミングで、前記ラッチ回路制御線の立ち上げ又は立ち下げが行われ、
    前記第２のタイミング及び前記第３のタイミングより後の第４のタイミングで、前記ラッチ回路制御線の立ち上げ又は立ち下げが行われ、
    前記第４のタイミングより後の第５のタイミングで前記ワード線の電圧が立ち下がる
    半導体記憶装置。
  5. 前記複数のメモリストリングは、
    第１メモリトランジスタを含む第１メモリストリングと、
    第２メモリトランジスタを含む第２メモリストリングと、
    第３メモリトランジスタを含む第３メモリストリングと
    を含み、
    前記複数のラッチ回路は、
    前記第１メモリストリングに対応する第１ラッチ回路と、
    前記第２メモリストリングに対応する第２ラッチ回路と、
    前記第３メモリストリングに対応する第３ラッチ回路と
    を含み、
    前記第１のタイミングで、前記第１ラッチ回路に第１情報が、前記第２ラッチ回路に第２情報が、前記第３ラッチ回路に前記第２情報が保持され、
    前記第３のタイミングで、前記第１ラッチ回路に前記第１情報が、前記第２ラッチ回路に前記第１情報が、前記第３ラッチ回路に前記第２情報が保持され、
    前記第４のタイミングで、前記第１ラッチ回路に前記第１情報が、前記第２ラッチ回路に前記第１情報が、前記第３ラッチ回路に前記第１情報が保持される
    請求項４記載の半導体記憶装置。
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