TWI822237B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可削減動作電流之半導體記憶裝置。 實施形態之半導體記憶裝置之第1讀出動作包含：第1讀出通路電壓供給動作，其對第1導電層供給讀出通路電壓；第1讀出電壓供給動作，其對第1導電層供給小於讀出通路電壓之讀出電壓；及第2讀出通路電壓供給動作，其對第1導電層供給讀出通路電壓。第2讀出動作包含：第2讀出電壓供給動作，其對與第1導電層相同或不同之第2導電層供給讀出電壓；及第3讀出通路電壓供給動作，其對第2導電層供給讀出通路電壓。連續執行第1讀出動作及第2讀出動作，於第2讀出通路電壓供給動作執行中至第3讀出通路電壓供給動作結束之期間，將與第1導電層或第2導電層不同之複數個第1非選擇導電層之電壓維持為讀出通路電壓。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：記憶體串；及複數個第1配線，其等電性連接於記憶體串；且記憶體串具備串聯連接之複數個記憶體電晶體，該等複數個記憶體電晶體之閘極電極連接於上述複數個第1配線。
實施形態提供一種可削減動作電流之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：記憶體串，其具有串聯連接之複數個記憶體電晶體；及複數個導電層，其等連接於複數個記憶體電晶體之閘極電極。根據第1指令集之輸入執行第1讀出動作，根據第2指令集之輸入執行第2讀出動作。第1讀出動作包含：第1讀出通路電壓供給動作，其對複數個導電層中之一個即第1導電層供給讀出通路電壓；第1讀出電壓供給動作，其於執行第1讀出通路電壓供給動作之後，對第1導電層供給小於讀出通路電壓之讀出電壓；及第2讀出通路電壓供給動作，其於執行第1讀出電壓供給動作之後，對第1導電層供給讀出通路電壓。第2讀出動作包含：第2讀出電壓供給動作，其於執行第1讀出動作之後，對複數個導電層中之一者，即與第1導電層同一、或與第1導電層不同之第2導電層，供給讀出電壓；及第3讀出通路電壓供給動作，其於執行第2讀出電壓供給動作之後，對第2導電層供給讀出通路電壓。連續執行第1讀出動作及第2讀出動作，於第2讀出通路電壓供給動作之執行中至第3讀出通路電壓供給動作結束為止之期間，將複數個導電層中與第1導電層不同之第1非選擇導電層及與第2導電層不同之第2非選擇導電層之電壓維持為讀出通路電壓。
接著，參照圖式詳細說明實施形態之半導體記憶裝置。另，以下之實施形態僅為一例，並非意欲限定本發明而示者。又，以下之圖式係模式性者，為方便說明，有省略一部分構成等之情形。又，有對複數個實施形態中共通之部分附註同一符號，省略說明之情形。
又，於本說明書中，言及「半導體記憶裝置」之情形時，有時意指記憶體晶粒，有時意指記憶體晶片、記憶卡、SSD(Solid State Drive：固態驅動機)等包含控制器晶粒之記憶體系統。再者，有時亦意指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，言及「控制電路」之情形時，有時意指設置於記憶體晶粒之序列發生器等之周邊電路，有時意指連接於記憶體晶粒之控制器晶粒或控制器晶片等，有時意指包含該等雙方之構成。
又，於本說明書中，言及第1構成「電性連接於」第2構成之情形時，可使第1構成直接連接於第2構成，亦可使第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於串聯連接3個電晶體之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接於」第3個電晶體。
又，於本說明書中，言及第1構成於第2構成及第3構成「之間連接」之情形時，有意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，於本說明書中，言及電路等使2條配線等「導通」之情形時，有時意指例如該電路等包含電晶體等，該電晶體等設置於2條配線之間之電流路徑，且該電晶體等成為接通(ON)狀態。
又，於本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，於本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，對於某構成言及下表面或下端之情形時，意指該構成之基板側之面或端部，於言及上表面或上端之情形時，意指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施形態] [記憶體系統10] 圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。 記憶體系統10根據自主電腦20發送之信號，進行使用者資料之讀出、寫入、刪去等。記憶體系統10係例如可記憶記憶體晶片、記憶卡、SSD或其他使用者資料之系統。記憶體系統10具備複數個記憶體晶粒MD、與控制器晶粒CD。
記憶體晶粒MD記憶使用者資料。記憶體晶粒MD具備複數個記憶體區塊BLK。記憶體區塊BLK具備複數頁面PG。記憶體區塊BLK可為刪去動作之執行單位。頁面PG亦可為讀出動作及寫入動作之執行單位。
控制器晶粒CD如圖1所示般，連接於複數個記憶體晶粒MD及主電腦20。控制器晶粒CD具備例如邏輯物理轉換表21、FAT(File Allocation Table：檔案分配表)22、刪去次數保持部23、ECC(Error Checking and Correction：錯誤檢查與校正)電路24、及MPU(Micro Processor Unit：微處理單元)25。
邏輯物理轉換表21將自主電腦20接收之邏輯位址、與記憶體晶粒MD中之頁面PG所分配之物理位址建立對應並予以保持。邏輯物理轉換表21藉由例如無圖示之RAM(Random Access Memory：隨機存取記憶體)等實現。
FAT22保持顯示各頁面PG之狀態之FAT資訊。作為此種FAT資訊，例如有顯示「有效」、「無效」、「已刪去」之資訊。例如，「有效」之頁面PG記憶根據來自主電腦20之命令讀出之有效之資料。又，「無效」之頁面PG記憶無法根據來自主電腦20之命令讀出之無效之資料。又，於「已刪去」之頁面PG，執行刪去處理後未記憶資料。FAT22藉由例如無圖示之RAM等實現。
刪去次數保持部23將與記憶體區塊BLK對應之物理位址、與相對於記憶體區塊BLK執行之刪去動作之次數建立對應並予以保持。刪去次數保持部23藉由例如無圖示之RAM等實現。
ECC電路24於可檢測自記憶體晶粒MD讀出之資料之錯誤之情形時進行資料之校正。
MPU25參照邏輯物理轉換表21、FAT22、刪去次數保持部23及ECC電路24，進行邏輯位址與物理位址之轉換、位元錯誤檢測／校正、垃圾回收(壓縮)、耗損平衡等處理。
圖2係顯示本實施形態之記憶體系統10之構成例之模式性側視圖。圖3係顯示同構成例之模式性俯視圖。為方便說明，於圖2及圖3中省略一部分構成。
如圖2所示般，本實施形態之記憶體系統10具備安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD。於安裝基板MSB之上表面中Y方向之端部之區域設置焊墊電極Px。於安裝基板MSB之上表面中Y方向之端部以外之區域經由接著劑等接著於記憶體晶粒MD之下表面。複數個記憶體晶粒MD積層於安裝基板MSB。於記憶體晶粒MD之上表面中Y方向之端部之區域設置焊墊電極Px。於記憶體晶粒MD之上表面中Y方向之端部以外之區域經由接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。控制器晶粒CD積層於記憶體晶粒MD。於控制器晶粒CD之上表面中Y方向之端部之區域設置焊墊電極Px。
如圖3所示般，安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD分別具備並列於X方向之複數個焊墊電極Px。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD之複數個焊墊電極Px分別經由焊接線B相互連接。
另，圖2及圖3所示之構成僅為例示，具體之構成可適當調整。例如，於圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層控制器晶粒CD。又，記憶體晶粒MD及控制器晶粒CD藉由焊接線B連接。又，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝內。然而，控制器片CD可包含於與記憶體晶粒MD不同之封裝。又，複數個記憶體晶粒MD及控制器晶粒CD亦可經由貫通電極等而非焊接線B相互連接。
[記憶體晶粒MD之電路構成] 圖4係顯示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖5～圖11係顯示記憶體晶粒MD之一部分構成之模式性電路圖。
另，圖4中圖示複數個控制端子等。該等複數個控制端子有時表示為與高活性信號(正邏輯信號)對應之控制端子。又，複數個控制端子有時表示為與低活性信號(負邏輯信號)對應之控制端子。又，複數個控制端子有時表示為與高活性信號及低活性信號之兩者對應之控制端子。於圖4中，與低活性信號對應之控制端子之符號包含Overline(上線)。於本說明書中，與低活性信號對應之控制端子之符號包含斜線(“／”)。另，圖4之記載為例示，可適當調整具體之態樣。例如，亦可將一部分或全部之高活性信號設為低活性信號，或將一部分或全部之低活性信號設為高活性信號。
如圖4所示般，記憶體晶粒MD具備記憶胞陣列MCA、與周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、及序列發生器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I／O、與邏輯電路CTR。
[記憶胞陣列MCA之電路構成] 記憶胞陣列MCA如圖5所示般，具備上述複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。汲極側選擇電晶體STD、複數個記憶胞MC、源極側選擇電晶體STS、及源極側選擇電晶體STSb串聯連接於位元線BL及源極線SL之間。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係場效型電晶體。記憶胞MC具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之臨限值電壓根據電荷蓄積膜中之電荷量變化。記憶胞MC記憶1位元或複數位元之資料。另，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極，分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之全部記憶體串MS。
選擇電晶體(STD、STS、STSb)係場效型電晶體。選擇電晶體(STD、STS、STSb)具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSb)之閘極電極，分別連接選擇閘極線(SGD、SGS、SGSb)。1個汲極側選擇閘極線SGD共通連接於1個串單元SU中之全部記憶體串MS。1個源極側選擇閘極線SGS共通連接於1個記憶體區塊BLK中之全部記憶體串MS。1個源極側選擇閘極線SGSb共通連接於1個記憶體區塊BLK中之全部記憶體串MS。
[電壓產生電路VG之電路構成] 電壓產生電路VG(圖4)例如圖6所示般，具備複數個電壓產生單元vg1～vg3。電壓產生單元vg1～vg3於讀出動作、寫入動作及刪去動作中，產生特定大小之電壓，經由電壓供給線L VG(L VG1～L VG3)輸出。例如，電壓產生單元vg1輸出於寫入動作中使用之程式電壓。又，電壓產生單元vg2於讀出動作中，輸出稍後敘述之讀出通路電壓V READ等。又，電壓產生單元vg2輸出於寫入動作中使用之寫入通路電壓。又，電壓產生單元vg3於讀出動作中，輸出稍後敘述之讀出電壓。又，電壓產生單元vg3於寫入動作中，輸出稍後敘述之驗證電壓。電壓產生單元vg1～vg3可為例如電荷泵電路等升壓電路，亦可為穩壓器等降壓電路。該等降壓電路及升壓電路分別連接於電壓供給線L P。對電壓供給線L P供給電源電壓V CC或接地電壓V SS(圖4)。該等電壓供給線L P連接於例如參照圖2、圖3說明之焊墊電極Px。自電壓產生電路VG輸出之動作電壓依照來自序列發生器SQC之控制信號適當調整。
電壓產生電路VG中之電荷泵電路32(圖7)具備電壓輸出電路32a、分壓電路32b、及比較器32c。電壓輸出電路32a對電壓供給線L VG輸出電壓V OUT。分壓電路32b連接於電壓供給線L VG。比較器32c根據自分壓電路32b輸出之電壓V OUT´與參照電壓V REF之大小關係，對電壓輸出電路32a輸出反饋信號FB。
電壓輸出電路32a如圖8所示般，具備複數個電晶體32a2a、32a2b。複數個電晶體32a2a、32a2b交替連接於電壓供給線L VG及電壓供給線L P之間。對圖示之電壓供給線L P，供給電源電壓V CC。串聯連接之複數個電晶體32a2a、32a2b之閘極電極連接於各者之汲極電極及電容器32a3。又，電壓輸出電路32a具備AND電路32a4、位準移位器32a5a、及位準移位器32a5b。AND電路32a4輸出時脈信號CLK及反饋信號FB之邏輯和。位準移位器32a5a將AND電路32a4之輸出信號升壓並輸出。位準移位器32a5a之輸出端子經由電容器32a3連接於電晶體32a2a之閘極電極。位準移位器32a5b將AND電路32a4之輸出信號之反轉信號升壓並輸出。位準移位器32a5b之輸出端子經由電容器32a3連接於電晶體32a2b之閘極電極。
於反饋信號FB為“H”狀態之情形時，自AND電路32a4輸出時脈信號CLK。伴隨於此，電子自電壓供給線L VG移送至電壓供給線L P，且電壓供給線L VG之電壓增大。另一方面，於反饋信號FB為“L”狀態之情形時，不自AND電路32a4輸出時脈信號CLK。因此，電壓供給線L VG之電壓不增大。
分壓電路32b如圖7所示般，具備電阻元件32b2、與可變電阻元件32b4。電阻元件32b2連接於電壓供給線L VG及分壓端子32b1之間。可變電阻元件32b4串聯連接於分壓端子32b1及電壓供給線L P之間。對該電壓供給線L P，供給接地電壓V SS。可變電阻元件32b4之電阻值可根據動作電壓控制信號V CTRL調整。因此，分壓端子32b1之電壓V OUT´之大小可根據動作電壓控制信號V CTRL調整。
可變電阻元件32b4如圖9所示般，具備複數個電流路徑32b5。複數個電流路徑32b5並聯連接於分壓端子32b1及電壓供給線L P之間。複數個電流路徑32b5分別具備串聯連接之電阻元件32b6及電晶體32b7。設置於各電流路徑32b5之電阻元件32b6之電阻值可相互不同。對電晶體32b7之閘極電極分別輸入動作電壓控制信號V CTRL之不同之位元。又，可變電阻元件32b4亦可具有不包含電晶體32b7之電流路徑32b8。
比較器32c如圖7所示般，輸出反饋信號FB。反饋信號FB於例如分壓端子32b1之電壓V OUT´大於參照電壓V REF之情形時成為“L”狀態。又，反饋信號FB於例如電壓V OUT´小於參照電壓V REF之情形時成為“H”狀態。
[列解碼器RD之電路構成] 列解碼器RD例如圖6所示般，具備區塊解碼器BLKD、字元線解碼器WLD、驅動器電路DRV、及無圖示之位址解碼器。
區塊解碼器BLKD具備複數個區塊解碼單元blkd。複數個區塊解碼單元blkd與記憶胞陣列MCA中之複數個記憶體區塊BLK對應。區塊解碼單元blkd具備複數個電晶體T BLK。複數個電晶體T BLK與記憶體區塊BLK中之複數個字元線WL對應。電晶體T BLK係例如場效型NMOS(N-Metal Oxide Semiconductor：N-金屬氧化物半導體)電晶體。電晶體T BLK之汲極電極連接於字元線WL。電晶體T BLK之源極電極連接於配線CG。配線CG連接於區塊解碼器BLKD中之全部區塊解碼單元blkd。電晶體T BLK之閘極電極連接於信號線BLKSEL。信號線BLKSEL與全部區塊解碼單元blkd對應設置有複數個。又，信號線BLKSEL連接於區塊解碼單元blkd中之全部電晶體T BLK。
於讀出動作、寫入動作等中，例如與位址暫存器ADR(圖4)中之區塊位址對應之一條信號線BLKSEL之電壓成為“H”狀態，其他信號線BLKSEL之電壓成為“L”狀態。例如，對一條信號線BLKSEL供給具有正之大小之特定之驅動電壓，對其他信號線BLKSEL供給接地電壓V SS等。藉此，與該區塊位址對應之一個記憶體區塊BLK中之全部字元線WL與全部配線CG導通。又，其他記憶體區塊BLK中之全部字元線WL成為浮動狀態。
字元線解碼器WLD具備複數個字元線解碼單元wld。複數個字元線解碼單元wld與記憶體串MS中之複數個記憶胞MC對應。於圖示之例中，字元線解碼單元wld具備2個電晶體T WLS、T WLU。電晶體T WLS、T WLU係例如場效型NMOS電晶體。電晶體T WLS、T WLU之汲極電極連接於配線CG。電晶體T WLS之源極電極連接於配線CG S。電晶體T WLU之源極電極連接於配線CG U。電晶體T WLS之閘極電極連接於信號線WLSEL S。電晶體T WLU之閘極電極連接於信號線WLSEL U。信號線WLSEL S與全部字元線解碼單元wld所包含之一者之電晶體T WLS對應設置有複數個。信號線WLSEL U與全部字元線解碼單元wld所包含之另一者之電晶體T WLU對應設置有複數個。
於讀出動作、寫入動作等中，例如與位址暫存器ADR(圖4)中之頁面位址對應之一個字元線解碼單元wld所對應之信號線WLSEL S之電壓成為“H”狀態，與其對應之WLSEL U之電壓成為“L”狀態。又，其以外之字元線解碼單元wld所對應之信號線WLSEL S之電壓成為“L”狀態，與其對應之WLSEL U之電壓成為“H”狀態。又，對配線CG S供給與選擇字元線WL S對應之電壓。又，對配線CG U供給與非選擇字元線WL U對應之電壓。藉此，對上述頁面位址所對應之一條字元線WL供給與選擇字元線WL S對應之電壓。又，對其他字元線WL供給與非選擇字元線WL U對應之電壓。
驅動器電路DRV具備例如6個電晶體T DRV1～T DRV6。電晶體T DRV1～T DRV6係例如場效型NMOS電晶體。電晶體T DRV1～T DRV4之汲極電極連接於配線CG S。電晶體T DRV5、T DRV6之汲極電極連接於配線CG U。電晶體T DRV1之源極電極經由電壓供給線L VG1連接於電壓產生單元vg1之輸出端子。電晶體T DRV2、T DRV5之源極電極經由電壓供給線L VG2，連接於電壓產生單元vg2之輸出端子。電晶體T DRV3之源極電極經由電壓供給線L VG3，連接於電壓產生單元vg3之輸出端子。電晶體T DRV4、T DRV6之源極電極經由電壓供給線L P，連接於參照圖2、圖3說明之焊墊電極Px。於電晶體T DRV1～T DRV6之閘極電極分別連接信號線VSEL1～VSEL6。
於讀出動作、寫入動作等中，例如與配線CG S對應之複數個信號線VSEL1～VSEL4中之一個電壓成為“H”狀態，其他電壓成為“L”狀態。又，與配線CG U對應之2條信號線VSEL5、VSEL6中之一者之電壓成為“H”狀態，另一者之電壓成為“L”狀態。
無圖示之位址暫存器依照例如來自序列發生器SQC(圖4)之控制信號依次參照位址暫存器ADR(圖4)之列位址RA。列位址RA包含上述區塊位址及頁面位址。位址解碼器控制上述信號線BLKSEL、WLSEL S、WLSEL U之電壓為“H”狀態或“L”狀態。
另，於圖6之例中，於列解碼器RD，針對1個記憶體區塊BLK逐個設置區塊解碼單元blkd。然而，該構成可適當變更。例如，亦可針對2個以上之記憶體區塊BLK逐個設置區塊解碼單元blkd。
[感測放大器模組SAM之電路構成] 感測放大器模組SAM(圖4)例如圖10所示般，具備複數個感測放大器單元SAU。複數個感測放大器單元SAU與複數個位元線BL對應。感測放大器單元SAU分別具備感測放大器SA、配線LBUS、鎖存電路SDL、DL0～DLn L(n L為自然數)。於配線LBUS，連接預充電用之充電電晶體55(圖11)。配線LBUS經由開關電晶體DSW連接於配線DBUS。
感測放大器SA例如圖11所示般，具備感測電晶體41。感測電晶體41根據流通於位元線BL之電流將配線LBUS之電荷放電。感測電晶體41之源極電極連接於供給接地電壓V SS之電壓供給線。汲極電極經由開關電晶體42連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體43、節點COM、箝位電晶體44及耐壓電晶體45連接於位元線BL。另，感測節點SEN經由電容器48連接於內部控制信號線CLKSA。
又，感測放大器SA具備電壓傳送電路。電壓傳送電路根據鎖存於鎖存電路SDL之資料，使節點COM及感測節點SEN與供給電壓V DD之電壓供給線或供給電壓V SRC之電壓供給線選擇性導通。電壓傳送電路具備節點N1、充電電晶體46、充電電晶體49、充電電晶體47、及放電電晶體50。充電電晶體46連接於節點N1及感測節點SEN之間。充電電晶體49連接於節點N1及節點COM之間。充電電晶體47連接於節點N1及供給電壓V DD之電壓供給線之間。放電電晶體50連接於節點N1及供給電壓V SRC之電壓供給線之間。另，充電電晶體47及放電電晶體50之閘極電極共通連接於鎖存電路SDL之節點INV_S。
另，感測電晶體41、開關電晶體42、放電電晶體43、箝位電晶體44、充電電晶體46、充電電晶體49及放電電晶體50係例如增強型NMOS電晶體。耐壓電晶體45係例如抑制型NMOS電晶體。充電電晶體47係例如PMOS電晶體。
又，開關電晶體42之閘極電極連接於信號線STB。放電電晶體43之閘極電極連接於信號線XXL。箝位電晶體44之閘極電極連接於信號線BLC。耐壓電晶體45之閘極電極連接於信號線BLS。充電電晶體46之閘極電極連接於信號線HLL。充電電晶體49之閘極電極連接於信號線BLX。該等信號線STB、XXL、BLC、BLS、HLL、BLX連接於序列發生器SQC。
鎖存電路SDL具備節點LAT_S、INV_S、反相器51、反相器52、開關電晶體53、及開關電晶體54。反相器51具備連接於節點LAT_S之輸出端子及連接於節點INV_S之輸入端子。反相器52具備連接於節點LAT_S之輸入端子及連接於節點INV_S之輸出端子。開關電晶體53設置於節點LAT_S及配線LBUS之間之電流路徑。開關電晶體54設置於節點INV_S及配線LBUS之間之電流路徑。開關電晶體53、54係例如NMOS電晶體。開關電晶體53之閘極電極經由信號線STL連接於序列發生器SQC。開關電晶體54之閘極電極經由信號線STI連接於序列發生器SQC。
鎖存電路DL0～DLn L與鎖存電路SDL大致同樣構成。其中，如上所述，鎖存電路SDL之節點INV_S與感測放大器SA中之充電電晶體47及放電電晶體50之閘極電極導通。鎖存電路DL0～DLn L於該點中與鎖存電路SDL不同。
開關電晶體DSW係例如NMOS電晶體。開關電晶體DSW連接於配線LBUS及配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS連接於序列發生器SQC。
另，如圖10所例示般，上述信號線STB、HLL、XXL、BLX、BLC、BLS分別共通連接於感測放大器模組SAM所包含之全部感測放大器單元SAU之間。又，供給上述電壓V DD之電壓供給線及供給電壓V SRC之電壓供給線分別共通連接於感測放大器模組SAM所包含之全部感測放大器單元SAU之間。又，鎖存電路SDL之信號線STI及信號線STL分別共通連接於感測放大器模組SAM所包含之全部感測放大器單元SAU之間。同樣，鎖存電路DL0～DLn L中之信號線STI及信號線STL所對應之信號線TI0～TIn L、TL0～TLn L分別共通連接於感測放大器模組SAM所包含之全部感測放大器單元SAU之間。另一方面，上述信號線DBS分別與感測放大器模組SAM所包含之全部感測放大器單元SAU對應設置有複數個。
[快取記憶體CM之電路構成] 快取記憶體CM(圖4)如圖10所示般，具備複數個鎖存電路XDL。複數個鎖存電路XDL經由配線DBUS連接於感測放大器模組SAM內之鎖存電路。該等複數個鎖存電路XDL所包含之資料DAT依次傳送至感測放大器模組SAM或輸入輸出控制電路I／O。
又，於快取記憶體CM，連接無圖示之解碼電路及開關電路。解碼電路解碼保持於位址暫存器ADR之行位址CA。開關電路根據解碼電路之輸出信號，使與行位址CA對應之鎖存電路與匯流排DB(圖4)導通。
[序列發生器SQC之電路構成] 序列發生器SQC(圖4)依照保持於指令暫存器CMR之指令資料D CMD，對列解碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制信號。又，序列發生器SQC將顯示自身之狀態之狀態資料D ST適當輸出至狀態暫存器STR。
又，序列發生器SQC產生就緒／忙碌信號RB，輸出至端子RBn。就緒／忙碌信號RB係對控制器晶粒CD通知可受理來自控制器晶粒CD之指令之就緒狀態、或不受理指令之忙碌狀態之信號。於端子RBn之電壓為“L”狀態之期間(忙碌期間)，基本禁止對記憶體晶粒MD之存取。又，於端子RBn之電壓為“H”狀態之期間(就緒期間)，允許對記憶體晶粒MD之存取。另，端子RBn由例如參照圖2、圖3說明之焊墊電極Px實現。
[輸入輸出控制電路I／O之電路構成] 輸入輸出控制電路I／O具備資料信號輸入輸出端子DQ0～DQ7、觸發信號輸入輸出端子DQS、／DQS、複數個輸入電路、複數個輸出電路、位移暫存器、及緩衝電路。複數個輸入電路、複數個輸出電路、位移暫存器及緩衝電路分別連接於供給電源電壓V CC及接地電壓V SS之端子。
資料信號輸入輸出端子DQ0～DQ7、觸發信號輸入輸出端子DQS、／DQS及供給電源電壓V CC之端子由例如參照圖2、圖3說明之焊墊電極Px實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
複數個輸入電路包含例如連接於資料信號輸入輸出端子DQ0～DQ7中之任一者、或觸發信號輸入輸出端子DQS、／DQS之雙方之比較器。複數個輸出電路包含例如連接於資料信號輸入輸出端子DQ0～DQ7中之任一者、或觸發信號輸入輸出端子DQS、／DQS中之任一者之OCD(Off Chip Driver：片外驅動器)電路。
[邏輯電路CTR之電路構成] 邏輯電路CTR(圖4)經由外部控制端子／CEn、CLE、ALE、／WE、RE、／RE自控制器晶粒CD接收外部控制信號，據此對輸入輸出控制電路I／O輸出內部控制信號。另，外部控制端子／CEn、CLE、ALE、／WE、RE、／RE藉由例如參照圖2、圖3說明之焊墊電極Px實現。
[記憶體晶粒MD之構造] 圖12係顯示本實施形態之半導體記憶裝置之構成例之模式性分解立體圖。如圖12所示，記憶體晶粒MD具備記憶胞陣列MCA側之晶片C M、與周邊電路PC側之晶片C P。
於晶片C M之上表面，設置可連接於無圖示之焊接線之複數個焊墊電極Px。又，於晶片C M之下表面，設置複數個貼合電極P I1。又，於晶片C P之上表面，設置複數個貼合電極P I2。以下，對晶片C M，將設置複數個貼合電極P I1之面稱為表面，將設置複數個焊墊電極Px之面稱為背面。又，對晶片C P，將設置複數個貼合電極P I2之面稱為表面，將表面之相反側之面稱為背面。於圖示之例中，晶片C P之表面較晶片C P之背面設置於更上方，晶片C M之背面較晶片C M之表面設置於更上方。
晶片C M及晶片C P以晶片C M之表面與晶片C P之表面對向之方式配置。複數個貼合電極P I1分別與複數個貼合電極P I2對應設置，配置於可與複數個貼合電極P I2貼合之位置。貼合電極P I1與貼合電極P I2作為用於使晶片C M與晶片C P貼合且電性導通之貼合電極發揮功能。
另，於圖12之例中，晶片C M之角部a1、a2、a3、a4分別與晶片C P之角部b1、b2、b3、b4對應。
圖13係顯示晶片C M之構成例之模式性仰視圖。於圖13中，省略貼合電極P I1等之一部分構成。圖14及圖15係顯示記憶體晶粒MD之一部分構成之模式性剖視圖。圖16係顯示晶片C M之一部分構成之模式性仰視圖。圖17係顯示晶片C M之一部分構成之模式性剖視圖。圖17雖顯示YZ剖面，但於觀察沿半導體層120之中心軸之YZ剖面以外之剖面(例如XZ剖面)之情形時，亦觀察與圖17同樣之構造。
[晶片C M之構造] 於圖13之例中，晶片C M具備並列於X方向之4個記憶體平面MPL0、MPL1、MPL2、MPL3。4個記憶體平面MPL0～MPL3分別與記憶胞陣列MCA(圖5)對應。又，該等4個記憶體平面MPL0～MPL3分別具備並列於Y方向之複數個記憶體區塊BLK。又，於圖13之例中，複數個記憶體區塊BLK分別具備設置於X方向之兩端部之連接區域R HU、與設置於該等之間之記憶體孔區域R MH。又，晶片C M具備設置於較4個記憶體平面MPL0～MPL3更靠Y方向之一端側之周邊區域R P。
另，於圖示之例中，連接區域R HU設置於記憶胞陣列區域R MCA之X方向之兩端部。然而，此種構成僅為例示，可適當調整具體之構成。例如，連接區域R HU亦可設置於X方向之一端部，而非記憶胞陣列區域R MCA之X方向之兩端部。又，連接區域R HU亦可設置於記憶胞陣列區域R MCA之X方向之中央位置或中央附近之位置。
晶片C M例如圖14所示般，具備基體層L SB、設置於基體層L SB之下方之記憶胞陣列層L MCA、及設置於記憶胞陣列層L MCA之下方之複數個配線層CH、M0、M1、MB。
[晶片C M之基體層L SB之構造] 例如圖14所示般，基體層L SB具備設置於記憶胞陣列層L MCA之上表面之導電層100、設置於導電層100之上表面之絕緣層101、設置於絕緣層101之上表面之背面配線層MA、及設置於背面配線層MA之上表面之絕緣層102。
導電層100可包含例如經注入磷(P)等N型雜質或硼(B)等P型雜質之矽(Si)等之半導體層，亦可包含鎢(W)等金屬，或亦可包含矽化鎢(WSi)等矽化物。
導電層100作為源極線SL(圖5)之一部分發揮功能。導電層100與4個記憶體平面MPL0～MPL3(圖13)對應設置4個。於記憶體平面MPL0～MPL3之X方向及Y方向之端部，設置有不包含導電層100之區域VZ。
絕緣層101包含例如氧化矽(SiO 2)等。
背面配線層MA包含複數個配線ma。該等複數個配線ma亦可包含例如鋁(Al)等。
複數個配線ma中之一部分作為源極線SL(圖5)之一部分發揮功能。該配線ma與4個記憶體平面MPL0～MPL3(圖13)對應設置4個。該配線ma分別電性連接於導電層100。
又，複數個配線ma中之一部分作為焊墊電極Px發揮功能。該配線ma設置於周邊區域R P。該配線ma於不包含導電層100之區域VZ中連接於記憶胞陣列層L MCA中之通道接觸電極CC。又，配線ma之一部分經由設置於絕緣層102之開口TV露出於記憶體晶粒MD之外部。
絕緣層102係例如包含聚醯亞胺等絕緣材料之鈍化層。
[晶片C M之記憶胞陣列層L MCA之記憶體孔區域R MH之構造] 如參照圖13說明般，於記憶胞陣列層L MCA，設置有排列於Y方向之複數個記憶體區塊BLK。如圖14所示般，於Y方向上相鄰之2個記憶體區塊BLK之間，設置氧化矽(SiO 2)等之區塊間絕緣層ST。
記憶體區塊BLK例如圖14所示般，具備於Z方向之複數個導電層110、與於Z方向延伸之複數個半導體層120。又，如圖17所示般，於複數個導電層110及複數個半導體層120之間，分別設置閘極絕緣膜130。
導電層110具備於X方向延伸之大致板狀之形狀。導電層110可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。於並列於Z方向之複數個導電層110之間，設置氧化矽(SiO 2)等之層間絕緣層111。
複數個導電層110中，位於最上層之一個或複數個導電層110作為源極側選擇電晶體STS(圖5)之閘極電極及源極側選擇閘極線SGS發揮功能(參照圖14)。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較其更下方之複數個導電層110作為記憶胞MC(圖5)之閘極電極及字元線WL發揮功能。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
又，位於較其更下方之一個或複數個導電層110作為汲極側選擇電晶體STD之閘極電極及汲極側選擇閘極線SGD發揮功能。例如圖16所示般，該等複數個導電層110之Y方向之寬度Y SGD小於作為字元線WL發揮功能之導電層110之Y方向之寬度Y WL。又，於Y方向上相鄰之2個導電層110之間，設置氧化矽(SiO 2)等之絕緣層SHE。
半導體層120例如圖16所示般，以特定之圖案並列於X方向及Y方向。半導體層120分別作為1個記憶體串MS(圖12)所包含之複數個記憶胞MC及選擇電晶體(STD、STS)之通道區域發揮功能。半導體層120包含例如多晶矽(Si)等。半導體層120具有大致圓筒狀之形狀，於中心部分設置氧化矽等之絕緣層125。半導體層120之外周面分別藉由複數個導電層110包圍，與該等複數個導電層110對向。
又，於半導體層120之上端，設置無圖示之雜質區域。該雜質區域連接於上述導電層100(參照圖14)。該雜質區域包含例如磷(P)等N型雜質或硼(B)等P型雜質。
又，於半導體層120之下端，設置無圖示之雜質區域。該雜質區域經由通道接觸電極ch及通道接觸電極Vy連接於位元線BL。該雜質區域包含例如磷(P)等N型雜質。
閘極絕緣膜130例如圖16所示般，具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。閘極絕緣膜130例如圖17所示般，具備積層於半導體層120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133包含例如氧化矽(SiO 2)等。電荷蓄積膜132包含例如氮化矽(Si 3N 4)等可蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132、及、阻擋絕緣膜133具有大致圓筒狀之形狀，沿除半導體層120與導電層100之接觸部外之半導體層120之外周面於Z方向延伸。
另，圖17顯示閘極絕緣膜130具備氮化矽等之電荷蓄積膜132之例。然而，閘極絕緣膜130亦可具備例如包含N型或P型雜質之多晶矽等之浮動閘極。
[晶片C M之記憶胞陣列層L MCA之連接區域R HU之構造] 如圖15所示般，於連接區域R HU，設置複數個通道接觸電極CC。該等複數個通道接觸電極CC分別於Z方向延伸，於上端中連接於導電層110。
[晶片C M之記憶胞陣列層L MCA之周邊區域R P之構造] 例如圖14所示般，於周邊區域R P，與焊墊電極Px對應設置複數個通道接觸電極CC。該等複數個通道接觸電極CC於上端中連接於焊墊電極Px。
[晶片C M之配線層CH、M0、M1、MB之構造] 配線層CH、M0、M1、MB所包含之複數個配線電性連接於例如記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
配線層CH包含複數個通道接觸電極ch作為複數個配線。該等複數個通道接觸電極ch亦可包含例如氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。通道接觸電極ch與複數個半導體層120對應設置，連接於複數個半導體層120之下端。
配線層M0包含複數個配線m0。該等複數個配線m0亦可包含例如氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。另，複數個配線m0中之一部分作為位元線BL發揮功能。位元線BL例如圖16所示般，並列於X方向且於Y方向延伸。
配線層M1例如圖14所示般，包含複數個配線m1。該等複數個配線m1亦可包含例如氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
配線層MB包含複數個貼合電極P I1。該等複數個貼合電極P I1亦可包含例如氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。
[晶片C P之構造] 晶片C P例如圖14所示般，具備半導體基板200、設置於半導體基板200之上方之電極層GC、及設置於電極層GC之上方之配線層D0、D1、D2、D3、D4、DB。
[晶片C P之半導體基板200之構造] 半導體基板200包含例如含有硼(B)等P型雜質之P型矽(Si)。於半導體基板200之表面例如設置有：N型井區域200N，其包含磷(P)等N型雜質；P型井區域200P，其包含硼(B)等P型雜質；半導體基板區域200S，其未設置N型井區域200N及P型井區域200P；及絕緣區域200I。N型井區域200N、P型井區域200P及半導體基板區域200S分別作為構成周邊電路PC之複數個電晶體Tr、及複數個電容器等之一部分發揮功能。
[晶片C P之電極層GC之構造] 於半導體基板200之上表面，介隔絕緣層200G設置電極層GC。電極層GC包含與半導體基板200之表面對向之複數個電極gc。又，半導體基板200之各區域及電極層GC所包含之複數個電極gc分別連接於通道接觸電極CS。
半導體基板200之N型井區域200N、P型井區域200P及半導體基板區域200S分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之一者之電極等發揮功能。
電極層GC所包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一者之電極等發揮功能。
通道接觸電極CS於Z方向延伸，於下端中連接於半導體基板200或電極gc之上表面。於通道接觸電極CS與半導體基板200之連接部分，設置包含N型雜質或P型雜質之雜質區域。通道接觸電極CS亦可包含例如氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
[晶片C P之配線層D0、D1、D2、D3、D4、DB之構造] 例如圖14所示般，D0、D1、D2、D3、D4、DB所包含之複數個配線電性連接於例如記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者。
配線層D0、D1、D2分別包含複數個配線d0、d1、d2。該等複數個配線d0、d1、d2亦可包含例如氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
配線層D3、D4分別包含複數個配線d3、d4。該等複數個配線d3、d4亦可包含例如氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。
配線層DB包含複數個貼合電極P I2。該等複數個貼合電極P I2亦可包含例如氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。
[記憶胞MC之臨限值電壓] 接著，參照圖18，對記憶胞MC之臨限值電壓進行說明。圖18(a)係用於對記憶胞MC之臨限值電壓進行說明之模式性柱狀圖。橫軸顯示字元線WL之電壓，縱軸顯示記憶胞MC之數。圖18(b)係記憶胞MC之臨限值電壓及記錄於記憶胞MC之資料之一例。
如上所述，記憶胞陣列MCA具備複數個記憶胞MC。於對該等複數個記憶胞MC進行寫入動作之情形時，將該等記憶胞MC之臨限值電壓控制為複數個狀態。於圖18(a)顯示被控制為8個狀態之記憶胞MC之臨限值電壓之分佈。例如，被控制為A狀態之記憶胞MC之臨限值電壓大於圖18(a)之讀出電壓V CGAR，小於讀出電壓V CGBR。又，所有記憶胞MC之臨限值電壓小於圖18(a)之複數個讀出通路電壓V READ、V READK、V READL。
另，複數個讀出通路電壓V READ、V READK、V READL係執行讀出動作時施加於非選擇字元線WL U之複數個電壓值之範圍內之電壓(參照圖21)。於圖18(a)之例中，讀出通路電壓V READK大於讀出通路電壓V READ，且讀出通路電壓V READ大於讀出通路電壓V READL。然而，該等讀出通路電壓V READ、V READK、V READL之電壓值之大小關係為一例，並非限定於此種電壓值。
於本實施形態中，藉由將記憶胞MC調整為8個狀態，而於各記憶胞MC記錄3位元之資料。
例如，Er狀態對應於最低之臨限值電壓(刪去狀態之記憶胞MC之臨限值電壓)。於與Er狀態對應之記憶胞MC，分配例如資料“111”。
又，A狀態對應於較上述Er狀態所對應之臨限值電壓更高之臨限值電壓。於與A狀態對應之記憶胞MC，分配例如資料“110”。
又，B狀態對應於較上述A狀態所對應之臨限值電壓更高之臨限值電壓。於與B狀態對應之記憶胞MC，分配例如資料“100”。
以下同樣，圖中之C狀態～G狀態對應於較B狀態～F狀態所對應之臨限值電壓更高之臨限值電壓。於與該等分佈對應之記憶胞MC，分配例如資料“000”、“010”、“011”、“001”、“101”。
另，於圖18(b)所例示之分配之情形時，下級位元(下級頁面：LP：Lower Page)之資料可藉由2個讀出電壓V CGAR、V CGER判別，中級位元(中級頁面：MP：Middle Page)之資料可藉由3個讀出電壓V CGBR、V CGDR、V CGFR判別，上級位元(上級頁面：UP：Upper Page)之資料可藉由2個讀出電壓V CGCR、V CGGR判別。有將此種資料之分配稱為2-3-2代碼之情形。
另，記錄於記憶胞MC之資料之位元數、狀態之數、及與各狀態相對之資料之分配等可適當變更。
[讀出動作之模式之種類] 接著，對本實施形態之讀出動作之模式之種類進行說明。作為本實施形態之讀出動作之模式之種類，有正常讀取之模式、快取讀取之模式、及連接讀取之模式。
[正常讀取之模式] 正常讀取之模式係執行正常讀取之讀出動作之模式。於正常讀取中，將就緒／忙碌信號RB控制為“H”狀態(就緒狀態)時，若自控制器晶粒CD輸入指示正常讀取之指令集(參照稍後敘述之圖30之指令集CS R3)，則開始讀出動作，且將就緒／忙碌信號RB控制為“L”狀態(忙碌狀態)。
若正常讀取之讀出動作結束，則就緒／忙碌信號RB自“L”狀態(就緒狀態)控制為“H”狀態(忙碌狀態)，且成為可受理指示正常讀取之指令集之狀態。於正常讀取之模式中，就緒／忙碌信號RB之狀態與“真實忙碌(True busy)”一致。“真實忙碌”顯示禁止對感測放大器模組SAM之存取，或對記憶胞陣列MCA之寫入動作、讀出動作、刪去動作等為執行中之狀態。
[快取讀取之模式] 快取讀取之模式係執行快取讀取之讀出動作之模式。於快取讀取中，將就緒／忙碌信號RB控制為“H”狀態(就緒狀態)時，若受理指示快取讀取之指令集(參照稍後敘述之圖19之指令集CS R1)，則開始讀出動作，且就緒／忙碌信號RB暫時自“H”狀態(就緒狀態)控制為“L”狀態(忙碌狀態)，而立即自“L”狀態(忙碌狀態)控制為“H”狀態(就緒狀態)。藉由如此就緒／忙碌信號RB以“H”狀態、“L”狀態、“H”狀態之順序變化，而對控制器晶粒CD通知記憶體晶粒MD為快取讀取之模式。
於將就緒／忙碌信號RB控制為“H”狀態(就緒狀態)之情形時，即使於快取讀取之讀出動作未結束之情形時，作為接下來之讀出動作亦可受理指示快取讀取之指令集。於快取讀取之讀出動作連續之情形時，於第i個(例如i為1以上之整數)快取讀取之讀出動作結束之後，開始第i+1個快取讀取之讀出動作。於該情形時，於受理指示第i+1個快取讀取之指令集之後，就緒／忙碌信號RB自“H”狀態(就緒狀態)成為“L”狀態(忙碌狀態)。若開始第i+1個快取讀取之讀出動作，則就緒／忙碌信號RB返回至“H”狀態(就緒狀態)。於快取讀取之模式中，就緒／忙碌信號RB之狀態未與“真實忙碌”一致。
[連接讀取之模式] 連接讀取之模式係執行連接讀取之讀出動作之模式。本實施形態之半導體記憶裝置構成為除正常讀取及快取讀取之模式以外，可執行連接讀取之模式。連接讀取基本上與快取讀取同樣執行。其中，於連接讀取中，除就緒／忙碌信號RB控制為“H”狀態(就緒狀態)之情形外，於就緒／忙碌信號RB控制為“L”狀態(忙碌狀態)之情形時，亦有受理指示連接讀取之指令集(參照稍後敘述之圖20之指令集CS R2、圖30之指令集CS R4)之情形。又，於連接讀取之讀出動作連續之情形時，不中斷地連續執行第i個(例如i為1以上之整數)讀出動作、與第i+1個讀出動作(參照稍後敘述之圖24)。
[讀出動作用之指令集] 接著，對接收讀出動作用之指令集時之動作進行說明。圖19係用於對接收指令集CS R1時之動作進行說明之時序圖。圖20係用於對接收指令集CS R2時之動作進行說明之時序圖。
另，於以下之說明中，有使用2位數之16進數表現輸入至8個資料信號輸入輸出端子DQ0～DQ7之8位元之資料之情形。例如，於對8個資料信號輸入輸出端子DQ0～DQ7輸入“0、0、0、0、0、0、0、0”之情形時，有將該資料表現為資料00h等之情形。又，於輸入“1、1、1、1、1、1、1、1”之情形時，有將該資料表現為資料FFh等之情形。
[接收指令集CS R1時之動作] 於圖19例示於快取讀取之讀出動作時輸入至記憶體晶粒MD之指令集CS R1。有將與該指令集CS R1對應之動作稱為“第1讀出動作”之情形。第1讀出動作如稍後敘述般包含第1讀出通路電壓供給動作、第1讀出電壓供給動作、及第2讀出通路電壓供給動作。該指令集CS R1係指示上述快取讀取之指令集。但，除快取讀取之讀出動作外，於連接讀取之讀出動作時，亦將指令集CS R1輸入至記憶體晶粒MD(參照圖23)。
指令集CS R1包含資料00h、A101、A102、A103、A104、A105、31h。有將於該指令集CS R1所包含之資料中資料A101、A102、A103、A104、A105之部分稱為資料Add之情形。該資料Add係輸入至位址暫存器ADR之資料。
於時序t101中，控制器晶粒CD將資料00h作為指令資料D CMD(圖4)輸入至記憶體晶粒MD。即，根據資料00h之各位元將資料信號輸入輸出端子DQ0～DQ7之電壓設定為“H”或“L”，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”。於該狀態下，外部控制端子／WE自“L”上升至“H”。資料00h為讀出動作之開始時輸入之指令。
於時序t102中，控制器晶粒CD將資料A101作為位址資料D ADD(圖4)輸入至記憶體晶粒MD。即，根據資料A101之各位元將資料信號輸入輸出端子DQ0～DQ7之電壓設定為“H”或“L”，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”。於該狀態下，外部控制端子／WE自“L”上升至“H”。資料A101為行位址CA之一部分。
於時序t103中，控制器晶粒CD將資料A102作為位址資料D ADD(圖4)輸入至記憶體晶粒MD。資料A102為行位址CA之一部分。
於時序t104中，控制器晶粒CD將資料A103作為位址資料D ADD(圖4)輸入至記憶體晶粒MD。資料A103為列位址RA之一部分。資料A103包含例如區塊位址、與頁面位址。區塊位址為特定記憶體區塊BLK之資料。頁面位址為特定串單元SU及字元線WL之資料。
於時序t105中，控制器晶粒CD將資料A104作為位址資料D ADD(圖4)輸入至記憶體晶粒MD。資料A104為列位址RA之一部分。資料A104包含例如區塊位址及頁面位址。
於時序t106中，控制器晶粒CD將資料A105作為位址資料D ADD(圖4)輸入至記憶體晶粒MD。資料A105包含晶片位址及平面位址。晶片位址為自藉由控制器晶粒CD控制之複數個記憶體晶粒MD特定一個記憶體晶粒MD之資料。平面位址為自藉由控制器晶粒CD控制之複數個記憶體平面MPL0～MPL3特定一個記憶體平面之資料。
於時序t107中，控制器晶粒CD將資料31h作為指令資料D CMD(圖4)輸入至記憶體晶粒MD。資料31h為顯示讀出動作相關之指令集CS R1之輸入結束之指令。
於時序t108中，端子RBn之電壓(就緒／忙碌信號RB)自“H”狀態成為“L”狀態，禁止對記憶體晶粒MD之存取。又，於記憶體晶粒MD中執行讀出動作。
[接收指令集CS R2時之動作] 於圖20例示連接讀取之讀出動作時輸入至記憶體晶粒MD之指令集CS R2。有將與該指令集CS R2對應之動作稱為“第2讀出動作”之情形。第2讀出動作如稍後所述，包含第2讀出電壓供給動作及第3讀出通路電壓供給動作。該指令集CS R2係指示上述連接讀取之指令集。該指令集CS R2包含資料XXh、00h、A101、A102、A103、A104、A105、31h。指令集CS R2之資料XXh以外之部分與指令集CS R1同樣。即，對指令集CS R1之開頭附加資料XXh之指令集為指令集CS R2。資料XXh為前序指令。圖中，將前序指令記述為“Pre”。
另，構成資料XXh之8位元之資料可分別為“0”亦可為“1”。又，於構成資料XXh之8位元之資料中第1位元至第4位元之資料、與第5位元至第8位元之資料可一致亦可不同。
另，於圖19及圖20之例中，指令集CS R1及指令集CS R2之資料Add均設為資料A101、A102、A103、A104、A105。然而，該資料Add並非意指同一位址，亦可為不同之位址。
於時序t200中，控制器晶粒CD將資料XXh作為指令資料D CMD(圖4)輸入至記憶體晶粒MD。即，根據資料XXh之各位元將資料信號輸入輸出端子DQ0～DQ7之電壓設定為“H”或“L”，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”。於該狀態下，外部控制端子／WE自“L”上升至“H”。資料XXh為對記憶體晶粒MD通知連接讀取之讀出動作之指令。
時序t201～時序t207之資料A101、A102、A103、A104、A105、31h之接收時之動作與圖19說明之時序t101～時序t107之動作同樣。因此，省略重複之說明。
[讀出電壓供給動作] 接著，對正常讀取、快取讀取及連接讀取之讀出電壓供給動作(第1讀出電壓供給動作及第2讀出電壓供給動作)進行說明。
圖21係用於對讀出電壓供給動作進行說明之模式性剖視圖。另，以下說明之讀出電壓供給動作於正常讀取、快取讀取及連接讀取中之任一者之情形時亦共通。
另，於以下之說明中，有將成為動作之對象之字元線WL稱為選擇字元線WL S，將其以外之字元線WL稱為非選擇字元線WL U之情形。又，於以下之說明中，對相對於成為動作之對象之串單元SU所包含之複數個記憶胞MC中連接於選擇字元線WL S者(以下，有稱為「選擇記憶胞MC」之情形)執行讀出電壓供給動作之例進行說明。又，於以下之說明中，有將包含此種複數個選擇記憶胞MC之構成稱為選擇頁面PG之情形。
於讀出電壓供給動作中，例如對位元線BL供給電壓V DD。例如，使圖11之鎖存電路DL0鎖存“H”，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、H、H”。藉此，對位元線BL及感測節點SEN供給電壓V DD。又，對源極線SL供給電壓V SRC。電壓V SRC可大於接地電壓V SS，亦可與接地電壓V SS相等。電壓V DD大於電壓V SRC。
又，於讀出電壓供給動作中，對汲極側選擇閘極線SGD供給電壓V SG。電壓V SG大於電壓V DD。又，電壓V SG與電壓V DD之電壓差大於汲極側選擇電晶體STD之臨限值電壓。因此，於汲極側選擇電晶體STD之通道區域形成電子之通道，傳送電壓V DD。
又，於讀出電壓供給動作中，對源極側選擇閘極線SGS、SGSb供給電壓V SG。電壓V SG大於電壓V SRC。又，電壓V SG與電壓V SRC之電壓差大於源極側選擇電晶體STS、STSb之臨限值電壓。因此，於源極側選擇電晶體STS、STSb之通道區域形成電子之通道，傳送電壓V SRC。
又，於讀出電壓供給動作中，對Z方向上與選擇字元線WL S相鄰之2條非選擇字元線WL U(以下，有稱為非選擇字元線WL U1之情形)供給讀出通路電壓V READK。又，對較非選擇字元線WL U1更靠源極線SL側之非選擇字元線WL U(以下，有稱為非選擇字元線WL U2之情形)供給讀出通路電壓V READL。又，對較非選擇字元線WL U1更靠位元線BL側之非選擇字元線WL U(以下，有稱為非選擇字元線WL U3之情形)供給讀出通路電壓V READ。讀出通路電壓V READ、V READK、V READL均大於電壓V DD、V SRC。又，讀出通路電壓V READ、V READK、V READL與電壓V DD、V SRC之電壓差無關記錄於記憶胞MC之資料，大於記憶胞MC之臨限值電壓。因此，於非選擇記憶胞MC之通道區域形成電子之通道，對選擇記憶胞MC傳送電壓V DD、V SRC。
又，於讀出電壓供給動作中，對選擇字元線WL S供給讀出電壓V CGR。讀出電壓V CGR小於讀出通路電壓V READ、V READK、V READL。讀出電壓V CGR為參照圖18說明之讀出電壓V CGAR～V CGGR中之任一者。讀出電壓V CGR與電壓V SRC之電壓差大於記錄一部分資料之記憶胞MC之臨限值電壓。因此，記錄一部分資料之記憶胞MC成為接通狀態。因此，於連接於此種記憶胞MC之位元線BL流通電流。另一方面，讀出電壓V CGR與電壓V SRC之電壓差小於記錄一部分資料之記憶胞MC之臨限值電壓。因此，記錄一部分資料之記憶胞MC成為斷開狀態。因此，不於連接於此種記憶胞MC之位元線BL流通電流。
又，於讀出電壓供給動作中，藉由感測放大器SA(圖11)，檢測是否於位元線BL流通電流，藉此檢測記憶胞MC之接通狀態／斷開狀態。以下，將此種動作稱為「感測動作」。於感測動作中，於例如對位元線BL供給電壓V DD之狀態下，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、H、H、H、L、L”。藉此，使感測放大器SA(圖11)之感測節點SEN與位元線BL導通。又，經過特定期間後，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、L”。藉此，將感測放大器SA(圖11)之感測節點SEN自位元線BL電性切斷。於執行感測動作後，將信號線STB之狀態暫時設為“H”。藉此，感測電晶體41與配線LBUS(圖11)導通，放電或維持配線LBUS之電荷。又，感測放大器單元SAU內之任一者之鎖存電路與配線LBUS導通，藉由該鎖存電路鎖存配線LBUS之資料。
又，於讀出電壓供給動作中，根據需要，對顯示上述記憶胞MC之狀態之資料執行AND、OR等之運算處理，藉此算出記錄於記憶胞MC之資料。又，該資料經由配線LBUS(圖11)、開關電晶體DSW及配線DBUS傳送至快取記憶體CM(圖4)內之鎖存電路。
[快取讀取之讀出動作] 接著，對快取讀取之讀出動作進行說明。
圖22係用於對快取讀取之讀出動作進行說明之時序圖。圖23係顯示快取讀取之讀出動作之保持於指令暫存器CMR及位址暫存器ADR之指令資料D CMD及位址資料D ADD之例之圖。另，於以下之說明中，對於以參照圖18(b)說明之各方法，對各記憶胞MC分配資料，讀出下級頁面(LP)及中級頁面(MP)之資料之例進行說明。
於開始快取讀取之讀出動作時，控制器晶粒CD將指示快取讀取之讀出動作之指令集CS R1(1)經由資料信號輸入輸出端子DQ0～DQ7輸出至記憶體晶粒MD。指令集CS R1(1)如圖22所示包含資料00h、Add、31h。另，為區別複數個指令集CS R1，對指令集CS R1附加數字。
於時序t401中，若輸入指令集CS R1(1)，則指令集CS R1(1)之資料00h及31h作為指令資料D CMD保持於指令暫存器CMR，指令集CS R1(1)之資料Add作為位址資料D ADD保持於位址暫存器ADR(圖23)。
序列發生器SQC根據指令集CS R1(1)之輸入，將端子RBn(就緒／忙碌信號RB)自“H”狀態控制為“L”狀態。伴隨於此，禁止對記憶體晶粒MD之存取。又，於記憶體晶粒MD中執行讀出動作。又，於開始讀出動作之時點，“真實忙碌”自“H”狀態成為“L”狀態。
於時序t402～時序t404中，將選擇之記憶體區塊BLK所包含之選擇字元線WL S之電壓自接地電壓V SS充電至讀出通路電壓V READ。又，將選擇之記憶體區塊BLK所包含之非選擇字元線WL U1、WL U2、WL U3之電壓分別自接地電壓V SS充電至讀出通路電壓V READK、V READL、V READ。又，對選擇之記憶體區塊BLK所包含之位元線BL及源極線SL供給電壓V SRC。
此處，於將選擇之記憶體區塊BLK所包含之所有字元線WL充電為複數個讀出通路電壓V READK、V READL、V READ時，作為電壓產生單元vg2(圖6)發揮功能，或將正電荷供給至對電壓產生單元vg2(圖6)供給電壓之電荷泵電路32。藉此，如圖22所示，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
於時序t403中，序列發生器SQC將端子RBn自“L”狀態控制為“H”狀態。如此端子RBn以“H”狀態、“L”狀態、“H”狀態之順序變化，藉此對控制器晶粒CD通知記憶體晶粒MD為快取讀取之模式。
圖22之時序t402～時序t404之動作相當於第1讀出通路電壓供給動作。
又，於時序t404中，將位元線BL充電為電壓V DD。於將位元線BL充電為電壓V DD時，將正電荷供給至對位元線BL供給電壓之無圖示之電荷泵電路32。藉此，如圖22所示，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
又，於時序t404中，於對選擇字元線WL S供給低於讀出電壓V CGER之電壓之後，供給讀出電壓V CGER。藉此，圖18(a)之與Er狀態～D狀態對應之記憶胞MC成為接通狀態，與E狀態～G狀態對應之記憶胞MC成為斷開狀態。以下，「對選擇字元線WL S供給讀出電壓V CGR」之說明意指「對選擇字元線WL S供給低於讀出電壓V CGR之電壓之後，供給讀出電壓V CGR」。
於時序t405中，執行感測動作(圖22中之“感測”)。藉此，感測放大器SA取得與讀出電壓V CGER對應之讀出資料。於執行感測動作時，感測節點SEN等之充電所需之電荷量增加。且，如圖22所示，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
接著，對選擇字元線WL S供給讀出電壓V CGAR。藉此，圖18(a)之與Er狀態對應之記憶胞MC成為接通狀態，與A狀態～G狀態對應之記憶胞MC成為斷開狀態。
於時序t406中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGAR對應之讀出資料。此時，亦如圖22所示，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
時序t404～時序t407之動作相當於參照圖21說明之讀出電壓供給動作(第1讀出電壓供給動作)。如圖21及圖22所示，於讀出電壓供給動作中，對非選擇字元線WL U1供給讀出通路電壓V READK。又，對非選擇字元線WL U2供給讀出通路電壓V READL。又，對非選擇字元線WL U3供給讀出通路電壓V READ。
於時序t407至時序t408之期間，對選擇字元線WL S供給讀出通路電壓V READ。有將時序t407至時序t408之期間稱為通道清理期間(Channel Clean)之情形。通道清理期間係將相對於選擇字元線WL S下降至讀出電壓V CGR之電壓上升至讀出通路電壓V READ之期間。另，於通道清理期間，亦可對選擇字元線WL S供給讀出通路電壓V READK或V READL而非讀出通路電壓V READ。又，於通道清理期間，對非選擇字元線WL U1、WL U2、WL U3分別供給讀出通路電壓V READK、V READL、V READ。
又，於時序t407中，將供給至位元線BL之電壓自電壓V DD變更為電壓V SRC。
另，如圖22所示，於通道清理期間產生動作電流I CC。其原因在於，於通道清理期間，對選擇字元線WL S充電讀出通路電壓V READ。
圖22之時序t407～時序t408之動作相當於第2讀出通路電壓供給動作。
於時序t408中，對選擇字元線WL S供給接地電壓V SS。又，對非選擇字元線WL U1、WL U2、WL U3供給接地電壓V SS。
序列發生器SQC根據來自控制器晶粒CD之指令集CS R1(2)之輸入(時序t409)，將端子RBn自“H”狀態控制為“L”狀態。另，如圖23所示，時序t401～時序t409之動作係與指令集CS R1(1)對應之讀出動作(第1讀出動作)。之後，執行與指令集CS R1(2)對應之讀出動作。
於時序t410～時序t412，將選擇之記憶體區塊BLK所包含之選擇字元線WL S之電壓自接地電壓V SS充電至讀出通路電壓V READ。又，將選擇之記憶體區塊BLK所包含之非選擇字元線WL U1、WL U2、WL U3之電壓分別自接地電壓V SS充電至讀出通路電壓V READK、V READL、V READ。藉此，如圖22所示，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
於時序t411中，序列發生器SQC將端子RBn自“L”狀態控制為“H”狀態。
圖22之時序t410～時序t412之動作相當於第1讀出通路電壓供給動作。
於時序t412中，對位元線BL供給電壓V DD。又，對選擇字元線WL S供給讀出電壓V CGFR。藉此，圖18(a)之與Er狀態～E狀態對應之記憶胞MC成為接通狀態，與F狀態～G狀態對應之記憶胞MC成為斷開狀態。
於時序t413中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGFR對應之讀出資料。如上所述，於執行感測動作時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
接著，對選擇字元線WL S供給讀出電壓V CGDR。藉此，圖18(a)之與Er狀態～C狀態對應之記憶胞MC成為接通狀態，與D狀態～G狀態對應之記憶胞MC成為斷開狀態。
又，於時序t414中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGDR對應之讀出資料。此時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC亦增加。
接著，對選擇字元線WL S供給讀出電壓V CGBR。藉此，圖18(a)之與Er狀態～A狀態對應之記憶胞MC成為接通狀態，與B狀態～G狀態對應之記憶胞MC成為斷開狀態。
又，於時序t415中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGBR對應之讀出資料。此時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC亦增加。
時序t412～時序t416之動作相當於參照圖21說明之讀出電壓供給動作(第1讀出電壓供給動作)。如圖21及圖22所示，於讀出電壓動作中，對非選擇字元線WL U1、WL U2、WL U3分別供給電壓V READK、V READL、V READ。
於時序t416至時序t417之通道清理期間，對選擇字元線WL S供給讀出通路電壓V READ。另，於通道清理期間，對非選擇字元線WL U1、WL U2、WL U3分別供給電壓V READK、V READL、V READ。
又，於時序t416中，將供給至位元線BL之電壓自電壓V DD變更為電壓V SRC。
圖22之時序t416～時序t417之動作相當於第2讀出通路電壓供給動作。
於時序t417中，對選擇字元線WL S供給接地電壓V SS。又，對非選擇字元線WL U1、WL U2、WL U3供給接地電壓V SS。
序列發生器SQC根據來自控制器晶粒CD之指令集CS R1(3)之輸入(時序t418)，將端子RBn自“H”狀態控制為“L”狀態。另，如圖23所示，時序t409～時序t418之動作係與指令集CS R1(2)對應之讀出動作(第1讀出動作)。之後，執行與指令集CS R1(3)對應之讀出動作。
另，於圖22之例中，雖例示下級位元及中級位元之讀出動作，但亦可執行上級位元之讀出動作。上級位元之讀出動作基本上與下級位元及中級位元之讀出動作同樣執行。其中，於上級位元之讀出動作中，首先，對選擇字元線WL S供給讀出電壓V CGGR，進行感測動作。接著，對選擇字元線WL S供給讀出電壓V CGCR，進行感測動作。
[連接讀取之讀出動作] 接著，對第1實施形態之連接讀取之讀出動作進行說明。
圖24係用於對第1實施形態之連接讀取之讀出動作進行說明之時序圖。圖25係顯示第1實施形態之連接讀取之讀出動作中、被保持於指令暫存器CMR及位址暫存器ADR之指令資料D CMD及位址資料D ADD之例之圖。另，於以下之說明中，與圖22說明之情形同樣，說明以參照圖18(b)說明之各種方法對各記憶胞MC分配資料讀出下級頁面(LP)、中級頁面(MP)、及上級頁面(UP)之資料之例。
於開始進行連接讀取之讀出動作時，控制器晶粒CD將指示快取讀取之讀出動作之指令集CS R1經由資料信號輸入輸出端子DQ0～DQ7輸出至記憶體晶粒MD。指令集CS R1如圖24所示，包含資料00h、Add、31h。
資料Add係例如設為特定出動作對象之下級頁面(LP)、記憶體平面MPLx、記憶體區塊BLKy、字元線WLm、及記憶體串MSn之資料者。
於時序t301中，若輸入指令集CS R1，則將指令集CS R1之資料00h及31h作為指令資料D CMD保持於指令暫存器CMR，將指令集CS R1(1)之資料Add作為位址資料D ADD保持於位址暫存器ADR。如圖25所示，指令暫存器CMR及位址暫存器ADR具備「當前執行中之動作之暫存器」、與「接著執行之動作之暫存器」。將指令集CS R1之資料00h、Add及31h保持於「當前執行中之動作之暫存器」。
序列發生器SQC根據指令集CS R1之輸入，將端子RBn(就緒／忙碌信號RB)自“H”狀態控制為“L”狀態。伴隨於此，禁止對記憶體晶粒MD之存取。又，於記憶體晶粒MD中執行讀出動作。又，於開始讀出動作之時點，“真實忙碌”自“H”狀態成為“L”狀態。
於時序t302～時序t304期間，將選擇之記憶體區塊BLK所包含之選擇字元線WL S之電壓自接地電壓V SS充電至讀出通路電壓V READ。又，將選擇之記憶體區塊BLK所包含之非選擇字元線WL U1、WL U2、WL U3之電壓，分別自接地電壓V SS充電至讀出通路電壓V READK、V READL、V READ。又，對選擇之記憶體區塊BLK所包含之位元線BL及源極線SL供給電壓V SRC。
與圖22之時序t402中說明之情形同樣，於圖24之時序t302中，被供給電源電壓V CC之焊墊電極Px中流通之動作電流I CC亦增加。
於時序t303中，序列發生器SQC將端子RBn自“L”狀態控制為“H”狀態。
圖24之時序t302～時序t304之動作相當於第1讀出通路電壓供給動作。
又，於時序t304中，將位元線BL充電為電壓V DD。與圖22之時序t404中說明之情形同樣，被供給電源電壓V CC之焊墊電極Px中流通之動作電流I CC增加。
又，於時序t304中，於對選擇字元線WL S供給低於讀出電壓V CGER之電壓之後，供給讀出電壓V CGER。藉此，圖18(a)之與Er狀態～D狀態對應之記憶胞MC成為接通狀態，與E狀態～G狀態對應之記憶胞MC成為斷開狀態。以下，「對選擇字元線WL S供給讀出電壓V CGR」之說明意指「對選擇字元線WL S供給低於讀出電壓V CGR之電壓之後，供給讀出電壓V CGR」。
序列發生器SQC根據指示連接讀取之讀出動作之指令集CS R2(1)之輸入(時序t305)，將端子RBn自“H”狀態控制為“L”狀態。另，為區別複數個指令集CS R2，對指令集CS R2附加數字。
指令集CS R2(1)如圖24所示，包含資料XXh(Pre)、00h、Add、31h。序列發生器SQC藉由對指令集CS R2(1)附加資料Pre(XXh)，而辨識連接讀取之模式。
若輸入指令集CS R2(1)，則指令集CS R2(1)之資料XXh(Pre)、00h及31h作為指令資料D CMD保持於指令暫存器CMR，指令集CS R2(1)之資料Add作為位址資料D ADD保持於位址暫存器ADR。如圖25所示，指令集CS R2(1)之資料XXh(Pre)、00h、Add及31h保持於「接著執行之動作之暫存器」。
指令集CS R2(1)所包含之資料Add係例如特定動作對象之中級頁面(MP)、記憶體平面MPLx、記憶體區塊BLKy、字元線WLm、及記憶體串MSn之資料者。
指令集CS R1所包含之位址資料D ADD、指令集CS R2(1)所包含之位址資料D ADD係記憶體平面(MPx)、記憶體區塊(BLKy)、字元線(WLm)及記憶體串(MSn)共通。
於時序t306中，執行感測動作(圖24中之“感測”)。藉此，感測放大器SA取得與讀出電壓V CGER對應之讀出資料。此時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
接著，對選擇字元線WL S供給讀出電壓V CGAR。藉此，圖18(a)之與Er狀態對應之記憶胞MC成為接通狀態，與A狀態～G狀態對應之記憶胞MC成為斷開狀態。
於時序t307中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGAR對應之讀出資料。此時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC亦增加。感測放大器模組SAM將藉由感測動作取得之讀出資料傳送至快取記憶體CM。快取記憶體CM若將自感測放大器模組SAM傳送之讀出資料儲存於鎖存電路XDL，則將顯示其主旨之信號輸出至序列發生器SQC。
時序t304～時序t308之動作相當於參照圖21說明之讀出電壓供給動作(第1讀出電壓供給動作)。如圖21及圖24所示，於讀出電壓供給動作中，對非選擇字元線WL U1供給讀出通路電壓V READK。又，對非選擇字元線WL U2供給讀出通路電壓V READL。又，對非選擇字元線WL U3供給讀出通路電壓V READ。
於時序t308至時序t309之期間，對選擇字元線WL S供給讀出通路電壓V READ。時序t308至時序t309之期間與圖22之時序t407至時序t408之期間同樣，為通道清理期間(Channel Clean)。另，於通道清理期間，對非選擇字元線WL U1、WL U2、WL U3分別供給讀出通路電壓V READK、V READL、V READ。
又，於通道清理期間，對源極線SL供給電壓V DD。藉此，位元線BL及源極線SL成為同電位。於通道清理期間，因對區塊BLKy之所有字元線WL供給複數個讀出通路電壓V READK、V READL、V READ，故連接於該等字元線WL之所有記憶胞MC成為接通狀態。因此，若於位元線BL及源極線SL間有電位差，則於位元線BL及源極線SL間流通貫通電流。因此，藉由將位元線BL及源極線SL設為相同之電壓V DD，而防止貫通電流流通。
於連接讀取中，讀出通路電壓V READK、V READL、V READ相對於通道清理期間之字元線WL(選擇字元線WL S及非選擇字元線WL U1、WL U2、WL U3)之供給兼讀出通路電壓電圧V READ相對於下一個讀出動作之字元線WL(尤其非選擇字元線WL U)之充電。即，於連接讀取中，不使相對於通道清理期間之字元線WL供給之讀出通路電壓V READK、V READL、V READ放電，作為讀出通路電壓V READK、V READL、V READ相對於下一個讀出動作之字元線WL之充電用之電壓再利用。因此，不產生字元線WL所對之讀出通路電壓V READK、V READL、V READ之充電時之動作電流I CC。
另，如圖24所示，於通道清理期間產生動作電流I CC。其原因在於，於通道清理期間，對選擇字元線WL S充電讀出通路電壓V READ。然而，通道清理期間之動作電流I CC小於複數個讀出通路電壓V READK、V READL、V READ相對於所有字元線WL充電時之動作電流I CC(時序t302至時序t304之期間之動作電流I CC)。其原因在於，於時序t302至時序t304之期間，將選擇之記憶體區塊BLK內之所有字元線WL自接地電壓V SS充電至讀出通路電壓V READK、V READL、V READ，對此於通道清理期間(時序t308至時序t309之期間)，僅將選擇字元線WL S自讀出電壓V CGAR充電至讀出通路電壓V READ。
又，於連接讀取中，以與前一個執行之讀出動作(例如時序t301～時序t309之第1讀出動作)，記憶體平面MPL及記憶體區塊BLK同一為條件，可省略於連接讀取中執行之讀出動作之讀出通路電壓V READ相對於選擇字元線WL S之充電。於連續執行第1讀出動作(例如時序t301～時序t309之動作)及第2讀出動作(例如時序t309～時序t316之動作)之情形時，若動作對象之記憶體平面MPL及記憶體區塊BLK同一，則對第1讀出動作之對象即記憶體區塊BLK內之所有字元線WL供給讀出通路電壓V READK、V READL、V READ。於該情形時，即使選擇記憶體區塊BLK內之複數個字元線WL中之任一者作為選擇字元線WL S，亦可於第2讀出動作，省略第1次讀出通路電壓供給動作。
另，於輸入指令集CS R2(1)時，由其指令集CS R2(1)之資料Add特定之記憶體平面MPL或記憶體區塊BLK與之前之讀出動作之記憶體平面MPL或記憶體區塊BLK不同之情形時，執行快取讀取之讀出動作(第1讀出動作)(參照圖22)。
圖24之時序t308～時序t310之動作相當於第2讀出通路電壓供給。
於時序t309中，對選擇字元線WL S供給讀出電壓V CGFR。藉此，圖18(a)之與Er狀態～E狀態對應之記憶胞MC成為接通狀態，與F狀態～G狀態對應之記憶胞MC成為斷開狀態。如此，於連接讀取之讀出動作(第2讀出動作)中，省略快取讀取之讀出動作(第1讀出動作)之第1讀出通路電壓供給動作所相當之動作。又，對源極線SL供給電壓V SRC。此時，位元線BL之電壓維持為電壓V DD。
於時序t310中，序列發生器SQC根據輸入來自快取記憶體CM之信號(顯示讀出資料儲存於鎖存電路XDL之信號)，將端子RBn自“L”狀態控制為“H”狀態。又，於時序t311中，序列發生器SQC根據指令集CS R2(2)之輸入(時序t311)，將端子RBn自“H”狀態控制為“L”狀態。另，如圖25所示，時序t301～時序t310之動作為與指令集CS R1對應之讀出動作(第1讀出動作)。之後，執行與指令集CS R2(1)對應之讀出動作。
序列發生器SQC藉由對指令集CS R2(2)附加資料Pre(XXh)，而辨識連接讀取之模式。
若輸入指令集CS R2(2)，則指令集CS R2(2)之資料XXh(Pre)、00h及31h作為指令資料D CMD保持於指令暫存器CMR，指令集CS R2(2)之資料Add作為位址資料D ADD保持於位址暫存器ADR。如圖25所示，指令集CS R2(2)之資料XXh(Pre)、00h、Add及31h保持於「接著執行之動作之暫存器」。
指令集CS R2(2)所包含之資料Add係例如特定動作對象之上級頁面(UP)、記憶體平面MPLx、記憶體區塊BLKy、字元線WLm、及記憶體串MSn之資料者。
指令集CS R2(1)所包含之位址資料D ADD、指令集CS R2(2)所包含之位址資料D ADD之記憶體平面(MPx)、記憶體區塊(BLKy)、字元線(WLm)及記憶體串(MSn)共通。
於時序t312中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGFR對應之讀出資料。如上所述，於執行感測動作時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
接著，對選擇字元線WL S供給讀出電壓V CGDR。藉此，圖18(a)之與Er狀態～C狀態對應之記憶胞MC成為接通狀態，與D狀態～G狀態對應之記憶胞MC成為斷開狀態。
又，於時序t313中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGDR對應之讀出資料。此時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC亦增加。
接著，對選擇字元線WL S供給讀出電壓V CGBR。藉此，圖18(a)之與Er狀態～A狀態對應之記憶胞MC成為接通狀態，與B狀態～G狀態對應之記憶胞MC成為斷開狀態。
又，於時序t314中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGBR對應之讀出資料。此時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC亦增加。感測放大器模組SAM將藉由感測動作取得之讀出資料傳送至快取記憶體CM。快取記憶體CM若將自感測放大器模組SAM傳送之讀出資料儲存於鎖存電路XDL，則將顯示其主旨之信號輸出至序列發生器SQC。
時序t309～時序t315之動作相當於參照圖21說明之讀出電壓供給動作(第2讀出電壓供給動作)。如圖21及圖24所示，於讀出電壓動作中，對非選擇字元線WL U1、WL U2、WL U3分別供給電壓V READK、V READL、V READ。
時序t315至時序t316之通道清理期間執行與時序t308至時序t309之通道清理期間同樣之動作。即，於通道清理期間，對選擇字元線WL S供給讀出通路電壓V READ。另，於通道清理期間，對非選擇字元線WL U1、WL U2、WL U3分別供給電壓V READK、V READL、V READ。
又，於通道清理期間，對源極線SL供給電壓V DD。藉此，位元線BL及源極線SL成為同電位，防止貫通電流流通。又，於通道清理期間，不使對所有字元線WL供給之複數個讀出通路電壓V READK、V READL、V READ放電，作為讀出通路電壓V READ相對於下一個讀出動作之選擇字元線WL S之充電用之電壓再利用。
又，於接著執行之連接讀取之讀出動作(例如時序t316～時序t322之第2讀出動作)中，以與前一個執行之連接讀取之讀出動作(例如時序t309～時序t316之第2讀出動作)，記憶體平面MPL及記憶體區塊BLK同一為條件，可省略讀出通路電壓V READ相對於選擇字元線WL S之充電。於連續2次執行第2讀出動作之情形時，若動作對象之記憶體平面MPL及記憶體區塊BLK同一，則對前一個執行之第2讀出動作之對象即記憶體區塊BLK內之所有字元線WL供給讀出通路電壓V READK、V READL、V READ。於該情形時，即使選擇記憶體區塊BLK內之複數個字元線WL中之任一者作為選擇字元線WL S，亦可於下一個第2讀出動作中，省略第1次讀出通路電壓供給動作。
圖24之時序t315～時序t316之動作相當於第3讀出通路電壓供給。
於時序t316中，對選擇字元線WL S供給讀出電壓V CGGR。藉此，圖18(a)之與Er狀態～F狀態對應之記憶胞MC成為接通狀態，與G狀態對應之記憶胞MC成為斷開狀態。又，對源極線SL供給電壓V SRC。此時，位元線BL之電壓維持為電壓V DD。
於時序t317中，序列發生器SQC根據輸入來自快取記憶體CM之信號(顯示讀出資料儲存於鎖存電路XDL之信號)，將端子RBn自“L”狀態控制為“H”狀態。又，序列發生器SQC根據指令集CS R2(3)之輸入(時序t318)，將端子RBn自“H”狀態控制為“L”狀態。另，如圖25所示，時序t310～時序t317之動作為與指令集CS R2(1)對應之讀出動作(第2讀出動作)。之後，執行與指令集CS R2(2)對應之讀出動作(時序t317～時序t323之動作)。
序列發生器SQC藉由對指令集CS R2(3)附加資料Pre(XXh)，而辨識連接讀取之模式。
若輸入指令集CS R2(3)，則指令集CS R2(3)之資料XXh(Pre)、00h及31h作為指令資料D CMD保持於指令暫存器CMR，指令集CS R2(3)之資料Add作為位址資料D ADD保持於位址暫存器ADR。如圖25所示，指令集CS R2(3)之資料XXh(Pre)、00h、Add及31h保持於「接著執行之動作之暫存器」。
雖於圖24未顯示，但指令集CS R2(3)所包含之資料Add係例如特定動作對象之上級頁面(UP)、記憶體平面MPLx、記憶體區塊BLKy、字元線WLm、及記憶體串MSn之資料者。
於時序t319中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGGR對應之讀出資料。如上所述，於執行感測動作時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC增加。
接著，對選擇字元線WL S供給讀出電壓V CGCR。藉此，圖18(a)之與Er狀態～B狀態對應之記憶胞MC成為接通狀態，與C狀態～G狀態對應之記憶胞MC成為斷開狀態。
又，於時序t320中，執行感測動作。藉此，感測放大器SA取得與讀出電壓V CGCR對應之讀出資料。此時，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC亦增加。感測放大器模組SAM將藉由感測動作取得之讀出資料傳送至快取記憶體CM。快取記憶體CM若將自感測放大器模組SAM傳送之讀出資料儲存於鎖存電路XDL，則將顯示其主旨之信號輸出至序列發生器SQC。
時序t316～時序t321之動作相當於參照圖21說明之讀出電壓供給動作(第2讀出電壓供給動作)。如圖21及圖24所示，於讀出電壓動作中，對非選擇字元線WL U1、WL U2、WL U3分別供給電壓V READK、V READL、V READ。
時序t321至時序t322之通道清理期間執行與時序t308至時序t309之通道清理期間及時序t315至時序t316之通道清理期間同樣之動作。
圖24之時序t321～時序t322之動作相當於第3讀出通路電壓供給動作。
於時序t323中，序列發生器SQC根據輸入來自快取記憶體CM之信號(顯示讀出資料儲存於鎖存電路XDL之信號)，將端子RBn自“L”狀態控制為“H”狀態。藉此，可受理指令集。
[效果] 隨著半導體記憶裝置之高積體化，積層於Z方向之導電層110(圖14、圖15)之數量正增大。伴隨於此，字元線WL(尤其非選擇字元線WL)之充電所需之電荷量增大，供給電源電壓V CC之焊墊電極Px所流通之動作電流I CC正增大。伴隨於此，有消耗電力及發熱量增大之情形。為削減此種動作電流I CC，而例如亦可延長圖22之時序t410～時序t412之時間，削減每單位時間移動之電荷量。然而，於此種情形時，有複數個頁面之讀出動作所需之時間變長之情形。
於本實施形態中，不使通道清理期間之相對於字元線WL供給之讀出通路電壓V READK、V READL、V READ放電，作為讀出通路電壓V READK、V READL、V READ相對於下一個讀出動作之字元線WL之充電用之電壓再利用。因此，可削減讀出通路電壓V READK、V READL、V READ相對於字元線WL(尤其係非選擇字元線WL U)充電時之動作電流I CC。
又，於本實施形態中，以記憶體平面MPL及記憶體區塊BLK同一為條件，可省略讀出動作之讀出通路電壓V READ相對於選擇字元線WL S之充電。因此，可縮短複數個頁面之讀出動作所需之時間。
另，於圖25所示之「接著執行之動作之暫存器」，除保持指示連接讀取之指令集CS R2之資料外，亦有保持指示快取讀取之指令集CS R1之資料之情形。例如，有當前執行中之第1讀出動作或第2讀出動作之平面位址或區塊位址、與接著執行之讀出動作之平面位址或區塊位址不同之情形。於該情形時，如上所述，因無法執行連接讀取之讀出動作(第2讀出動作)，故輸入指示快取讀取之指令集CS R1。且，將其指令集CS R1保持於「接著執行之動作之暫存器」。其中，「接著執行之動作之暫存器」亦可為僅保持指令集CS R2之專用暫存器。
另，於圖23之「當前執行中之動作之暫存器」即位址暫存器ADR及指令暫存器CMR無空缺之情形時，無論何種指令集，記憶體晶粒MD皆無法受理，亦不執行基於該指令集之動作。又，於圖25之「當前執行中之動作之暫存器」及「接著執行之動作之暫存器」即2組位址暫存器ADR及指令暫存器CMR無空缺之情形時，無論何種指令集，記憶體晶粒MD皆無法受理，亦不執行基於該指令集之動作。
[第2實施形態] 於第2實施形態之連接讀取中，根據通道清理期間之前供給至選擇字元線WL S之讀出電壓V CGR之位準，變更通道清理期間之長度。
如上述圖24所示，於通道清理期間(時序t308～時序t309)之前，供給至選擇字元線WL S之讀出電壓V CGR係與A狀態對應之讀出電壓V CGAR。於該情形時，通道清理期間(時序t308～時序t309)之長度為時間T1。又，於通道清理期間(時序t315～時序t316)之前，供給至選擇字元線WL S之讀出電壓V CGR係與B狀態對應之讀出電壓V CGBR。於該情形時，通道清理期間(時序t315～時序t316)之長度為時間T2。又，於通道清理期間(時序t321～時序t322)之前，供給至選擇字元線WL S之讀出電壓V CGR係與C狀態對應之讀出電壓V CGCR。於該情形時，通道清理期間(時序t321～時序t322)之長度為時間T3。
使供給至選擇字元線WL S之電壓自讀出電壓V CGAR上升至讀出通路電壓V READ所需之時間、自讀出電壓V CGBR上升至讀出通路電壓V READ所需之時間、及自讀出電壓V CGCR上升至讀出通路電壓V READ所需之時間分別不同。因此，於第2實施形態，根據於通道清理期間之前供給至選擇字元線WL S之讀出電壓V CGR之位準，變更通道清理期間之長度。
於圖24之例中，讀出電壓V CGAR小於讀出電壓V CGBR。因此，自讀出電壓V CGAR上升至讀出通路電壓V READ之時間長於自讀出電壓V CGBR上升至讀出通路電壓V READ之時間。因此，通道清理期間之時間T1長於時間T2。
又，讀出電壓V CGBR小於讀出電壓V CGCR。因此，自讀出電壓V CGBR上升至讀出通路電壓V READ之時間長於自讀出電壓V CGCR上升至讀出通路電壓V READ之時間。因此，通道清理期間之時間T2長於時間T3。
根據第2實施形態之構成，可根據讀出電壓V CGR之位準適當調整通道清理期間之長度。
[第3實施形態] 於第3實施形態之連接讀取中，輸入指令集CS R2之後輸入其他指令集CS R2´之情形時，將指令集CS R2置換為其他指令集CS R2´。
圖26係用於對第3實施形態之連接讀取之讀出動作進行說明之時序圖。圖27係顯示第3實施形態之連接讀取之讀出動作之保持於指令暫存器CMR及位址暫存器ADR之指令資料D CMD及位址資料D ADD之例之圖。另，因圖26之時序t301～時序t323(除時序t30X以外)之動作與參照圖24說明之動作同樣，故省略重複之說明。
與上述第1實施形態同樣，輸入指示連接讀取之指令集CS R2(1)。於第3實施形態中，於輸入指令集CS R2(1)之後，於圖26之時序t30X中重新輸入指令集CS R2(1)´之情形時，已輸入之指令集CS R2(1)置換為重新輸入之指令集CS R2(1)´。例如圖27所示，保持於「接著執行之動作之暫存器」之指令集CS R2(1)之資料覆蓋於指令集CS R2(1)´之資料。於該情形時，如圖27所示，時序t310～時序t311及時序t311～時序t317之動作執行由指令集CS R2(1)´之資料指定之動作。
端子RBn之狀態(就緒／忙碌信號RB)顯示是否可受理指令集。如上所述，原先顯示端子RBn於“H”狀態時(就緒期間)可受理指令集，端子RBn於“H”狀態時(忙碌期間)不可受理指令集。然而，資料Pre(XXh)意指顯示即使於忙碌期間記憶體晶粒MD亦可受理之特殊指令。記憶體晶粒MD藉由對指令集CS R2附加前序指令(資料XXh(Pre))，而辨識為特別之指令集，即使於忙碌期間亦例外輸入、受理此種指令集。
但，記憶體晶粒MD於端子RBn(就緒／忙碌信號RB)為“L”狀態(忙碌狀態)時，即使輸入未附加前序指令(資料XXh(Pre))之指令集，亦可基於該指令集執行動作。
可輸入置換之指令集CS R2(1)´之期間係至第1讀出電壓供給動作結束之時序(開始通道清理期間之時序：t308)之期間。其原因在於，於開始通道清理期間之後，即使輸入指令集CS R2(1)´，亦無法執行連接讀取之讀出動作。
另，於圖27所示之「接著執行之動作之暫存器」，除指示連接讀取之指令集CS R2之資料外，亦有保持指示快取讀取之指令集CS R1之資料之情形。其中，「接著執行之動作之暫存器」亦可為僅保持指令集CS R2之專用之暫存器。
根據第3實施形態之構成，於控制器晶粒CD輸出指令集CS R2(1)之後，即使於例如需率先讀出與指令集CS R2(1)所指定之位址不同之位址之資料之情形等時，亦輸出其他指令集CS R2(1)´，藉此可將保持於暫存器之指令集CS R2(1)之資料置換為其他指令集CS R2(1)´之資料。
[第4實施形態] 於上述第1實施形態之連接讀取中，將供給至選擇字元線WL S之讀出電壓V CGR自高位準之讀出電壓切換為低位準之讀出電壓。對此，於第4實施形態之連接讀取中，將供給至選擇字元線WL S之讀出電壓V CGR自低位準之讀出電壓切換為高位準之讀出電壓。
圖28係用於對第4實施形態之連接讀取之讀出動作進行說明之時序圖。
於上述第1實施形態之連接讀取之讀出電壓供給動作中，如圖24所示，對選擇字元線WL S依序供給讀出電壓V CGER、V CGAR，對選擇字元線WL S依序供給讀出電壓V CGFR、V CGDR、V CGBR，對選擇字元線WL S依序供給讀出電壓V CGGR、V CGCR。對此，於第4實施形態之連接讀取之讀出電壓供給動作中，如圖28所示，對選擇字元線WL S依序供給讀出電壓V CGAR、V CGER，對選擇字元線WL S依序供給讀出電壓V CGBR、V CGDR、V CGFR，對選擇字元線WL S依序供給讀出電壓V CGCR、V CGGR。對其以外之構成，因與參照圖24說明之內容同樣，故省略重複之說明。
於此種構成中，可削減讀出通路電壓V READK、V READL、V READ相對於字元線WL(尤其非選擇字元線WL U)充電時之動作電流I CC，且可縮短複數個頁面之讀出動作所需之時間。
[第5實施形態] 接著，參照圖29，對第5實施形態之複數個記憶體平面MPL之連接讀取進行說明。圖29係用於對第5實施形態之連接讀取之讀出動作進行說明之模式性時序圖。
如參照圖13說明般，記憶體晶粒MD(晶片C M)具備4個記憶體平面MPL0～MPL3。第5實施形態之半導體記憶裝置可相對於彼此不同之記憶體平面MPL0～MPL3所包含之複數個選擇頁面PG，同時執行連接讀取之讀出動作，或於獨立之時序並列執行連接讀取之讀出動作。有將此種功能稱為AIPR功能(Asynchronous Independent Plane Read：異步獨立平面讀取)之情形。
另，於圖29中，“讀取作業(Read Operation)”與例如圖24之時序t304～時序t308、時序t309～時序t315、及時序t316～時序t321之動作對應。又，“通道清理(Ch-Clean)”與例如圖24之時序t308～時序t309、時序t315～時序t316、及時序t3321～時序t322之通道清理期間對應。
4個記憶體平面MPL0～MPL3分別於讀出動作之執行中，使“真實忙碌”成為“L”狀態。又，4個記憶體平面MPL0～MPL3分別自端子RBn輸出就緒／忙碌信號RB。又，4個記憶體平面MPL0～MPL3分別輸入指令集CS R1、CS R2，執行與指令集CS R1、CS R2對應之動作。分別產生與4個記憶體平面MPL0～MPL3之動作對應之動作電流I CC。
輸出記憶體晶粒MD之就緒／忙碌信號RB作為各記憶體平面MPL0～MPL3之就緒／忙碌信號RB之OR條件。又，控制器晶粒CD無法同時輸出複數個指令集CS R1、CS R2。因此，控制器晶粒CD如指令集CS R1、CS R2對於各記憶體平面MPL0～MPL3之輸出時序不重疊般，對各記憶體平面MPL0～MPL3輸出指令集CS R1、CS R2。又，記憶體晶粒MD之動作電流I CC係添加各記憶體平面MPL0～MPL3之動作電流I CC者。
根據第5實施形態之構成，於各記憶體平面MPL0～MPL3中，可削減讀出通路電壓V READK、V READL、V READ相對於字元線WL(尤其係非選擇字元線WL U)充電時之動作電流I CC，其結果，可進一步削減記憶體晶粒MD之動作電流I CC。
[第6實施形態] 接著，參照圖30，對第6實施形態之正常讀取後之連接讀取進行說明。圖30係用於對第6實施形態之連接讀取之讀出動作進行說明之時序圖。
於第1實施形態(圖24)中，於時序t303中，端子RBn自“L”狀態控制為“H”狀態，於時序t305中，端子RBn自“H”狀態控制為“L”狀態。對此，於第6實施形態(圖30)中，於時序t303～時序t305中，端子RBn維持為“L”狀態。
又，於第1實施形態(圖24)中，記憶體晶粒MD自控制器晶粒CD最初輸入指示快取讀取之指令集CS R1，之後，自控制器晶粒CD輸入指示連接讀取之指令集CS R2。對此，於第6實施形態(圖30)中，自控制器晶粒CD最初輸入指示正常讀取之指令集CS R3，之後，自控制器晶粒CD輸入指示連接讀取之指令集CS R4。
有將與指令集CS R3對應之讀出動作稱為第1讀出動作，將與指令集CS R4對應之讀出動作稱為第2讀出動作之情形。指令集CS R3如圖30所示包含資料00h、Add、30h。指令集CS R4如圖30所示包含資料Pre(XXh)、00h、Add、30h。
如上所述，資料Pre(XXh)意指顯示即使於忙碌期間記憶體晶粒MD亦可受理之特殊指令。記憶體晶粒MD藉由對指令集CS R4附加前序指令(資料XXh(Pre))，而辨識為特別之指令集，即使於忙碌期間亦例外輸入、受理此種指令集。
但，記憶體晶粒MD於端子RBn(就緒／忙碌信號RB)為“L”狀態(忙碌狀態)時，即使輸入未附加前序指令(資料XXh(Pre))之指令集，亦不執行基於該指令集之動作。
可輸入指令集CS R4(1)之期間係至第1讀出電壓供給動作結束之時序(開始通道清理期間之時序：t308)之期間。其原因在於，於開始通道清理期間之後，即使輸入指令集CS R4(1)，亦無法執行連接讀取之讀出動作。於圖30之例中，於時序t30Y中，輸入指令集CS R4(1)。
另，圖30之指令集CS R4(2)、CS R4(3)與圖24等之指令集CS R2(2)、CS R2(3)於就緒期間中之相同時序輸入。然而，圖30之指令集CS R4(2)、CS R4(3)亦可於忙碌期間中輸入。於該情形時，可輸入指令集CS R4(2)、CS R4(3)之期間係至第1讀出電壓供給動作結束之時序(開始通道清理期間之時序)之期間。
於此種構成中，可削減讀出通路電壓V READK、V READL、V READ相對於字元線WL(尤其非選擇字元線WL U)充電時之動作電流I CC，且可縮短複數個頁面之讀出動作所需之時間。
[其他實施形態] 以上，已對第1實施形態～第6實施形態之半導體記憶裝置進行說明。然而，以上說明之半導體記憶裝置僅為例示，可適當調整動作、構成等。
例如，於第1實施形態～第6實施形態之半導體記憶裝置中，例如參照圖16說明般，於各記憶胞MC記錄3位元之資料。然而，記錄於記憶胞MC之資料可為1位元，亦可為2位元，又可為4位元以上。
又，例如於圖24等中，於通道清理期間(時序t308～時序t309等)對源極線SL供給電壓V DD。然而，亦可於通道清理期間(時序t308～時序t309等)對位元線BL供給電壓V SRC。即使為此種構成，亦可於通道清理期間將位元線BL及源極線SL設為同電位。
又，控制器晶粒CD於可輸出指示連接讀取之指令集CS R2之期間無法輸出之情形時，亦可輸出指示快取讀取之指令集CS R1。
又，可任意之次數輸入指示連接讀取之指令集CS R2。又，與指令集CS R2對應之第2讀出動作可連續執行任意之次數。
[其他] 雖已說明本發明之若干實施形態，但該等實施形態係作為例而例示者，並非意圖限定發明之範圍。該等新穎之實施形態可由其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨，且包含於申請專利範圍所記載之發明與其均等之範圍內。 [相關申請案]
本申請案享受以日本專利申請案2022-47942號(申請日：2022年3月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
00h:資料 10:記憶體系統 20:主電腦 21:邏輯物理轉換表 22:FAT 23:刪去次數保持部 24:ECC電路 25:MPU 31h:資料 32:電荷泵電路 32a:電壓輸出電路 32a2a:電晶體 32a2b:電晶體 32a3:電容器 32a4:AND電路 32a5a:位準移位器 32a5b:位準移位器 32b:分壓電路 32b1:分壓端子 32b2:電阻元件 32b4:可變電阻元件 32b5:電流路徑 32b6:電阻元件 32b7:電晶體 32b8:電流路徑 32c:比較器 41:感測電晶體 42:開關電晶體 43:放電電晶體 44:箝位電晶體 45:耐壓電晶體 46:充電電晶體 47:充電電晶體 48:電容器 49:充電電晶體 50:放電電晶體 51:反相器 52:反相器 53:開關電晶體 54:開關電晶體 55:充電電晶體 100:導電層 101:絕緣層 102:絕緣層 110:導電層 111:層間絕緣層 120:半導體層 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 200:半導體基板 200G:絕緣層 200I:絕緣區域 200N:N型井區域 200P:P型井區域 200S:半導體基板區域 A:狀態 A101:資料 A102:資料 A103:資料 A104:資料 A105:資料 a1:角部 a2:角部 a3:角部 a4:角部 Add:資料 ADR:位址暫存器 ALE:外部控制端子 B:狀態 b1:角部 b2:角部 b3:角部 b4:角部 BL:位元線 BLC:信號線 BLK:記憶體區塊 BLKD:區塊解碼器 blkd:區塊解碼單元 BLKSEL:信號線 BLKy:記憶體區塊 BLS:信號線 BLX:信號線 C:狀態 CA:行位址 CC:通道接觸電極 CD:控制器晶粒 CG:配線 CG S:配線 CG U:配線 CH:配線層 ch:通道接觸電極 CLE:外部控制端子 CLK:時脈信號 CLKSA:內部控制信號線 CM:快取記憶體 C M:晶片 CMR:指令暫存器 COM:節點 C P:晶片 CS:通道接觸電極 CS R1:指令集 CS R1(1):指令集 CS R1(2):指令集 CS R1(3):指令集 CS R2:指令集 CS R2(1):指令集 CS R2(1)´:指令集 CS R2(2):指令集 CS R2(3):指令集 CS R3:指令集 CS R4(1):指令集 CS R4(2):指令集 CS R4(3):指令集 CTR:邏輯電路 D:狀態 D0:配線層 d0:配線 D1:配線層 d1:配線 D2:配線層 d2:配線 D3:配線層 d3:配線 D4:配線層 d4:配線 D ADD:位址資料 DAT:資料 DB:配線層 DBS:信號線 DBUS:配線 D CMD:指令資料 DL0～DLn L:鎖存電路 DQ0～DQ7:資料信號輸入輸出端子 DQS:觸發信號輸入輸出端子 DRV:驅動器電路 D ST:狀態資料 DSW:開關電晶體 E:狀態 F:狀態 FB:反饋信號 G:狀態 GC:電極層 gc:電極 HLL:信號線 I CC:動作電流 INV_S:節點 LAT_S:節點 LBUS:配線 L MCA:記憶胞陣列層 LP:下級位元 L P:電壓供給線 L SB:基體層 L VG:電壓供給線 L VG1～L VG3:電壓供給線 M0:配線層 m0:配線 M1:配線層 m1:配線 MA:背面配線層 ma:配線 MB:配線層 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MP:中級位元 MPL:記憶體平面 MPx:記憶體平面 MPL0～MPL3:記憶體平面 MS:記憶體串 MSB:安裝基板 MSn:記憶體串 N1:節點 PC:周邊電路 PG:頁面 P I1:第1貼合電極 P I2:第2貼合電極 Pre:資料 Px:焊墊電極 RA:列位址 RB:就緒／忙碌信號 RBn:端子 RD:列解碼器 RE:外部控制端子 R HU:連接區域 R MH:記憶體孔區域 R P:周邊區域 SA:感測放大器 SAM:感測放大器模組 SAU:感測放大器單元 SDL:鎖存電路 SEN:感測節點 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SHE:絕緣層 SL:源極線 SQC:序列發生器 ST:區塊間絕緣層 STB:信號線 STD:汲極側選擇電晶體 STI:信號線 STL:信號線 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 T1～T3:時間 t101～t108:時序 t200～t207:時序 t301～t323:時序 t401～t418:時序 T BLK:電晶體 T DRV1～T DRV6:電晶體 TI0～TIn L:信號線 TL0～TLn L:信號線 Tr:電晶體 TV:開口 T WLS:電晶體 T WLU:電晶體 UP:上級位元 V CC:電源電壓 V CGAR:讀出電壓 V CGBR:讀出電壓 V CGCR:讀出電壓 V CGDR:讀出電壓 V CGER:讀出電壓 V CGFR:讀出電壓 V CGGR:讀出電壓 V CGR:讀出電壓 V CTRL:動作電壓控制信號 V DD:供給電壓 VG:電壓產生電路 vg1～vg3:電壓產生單元 V OUT:電壓 V OUT´:電壓 V READ:讀出通路電壓 V READK:讀出通路電壓 V READL:讀出通路電壓 V REF:參照電壓 VSEL1～VSEL6:信號線 V SG:電壓 V SRC:供給電壓 V SS:接地電壓 Vy:通道接觸電極 VZ:區域 WL:字元線 WLD:字元線解碼器 wld:字元線解碼單元 WLm:字元線 WL S:選擇字元線(第1導電層、第2導電層、第3導電層) WLSEL S:信號線 WLSEL U:信號線 WL U: 非選擇字元線(第1非選擇字元線、第2非選擇字元線、第3非選擇字元線) WL U1:非選擇字元線 WL U2:非選擇字元線 WL U3:非選擇字元線 XDL:鎖存電路 XXh:資料 XXL:信號線 Y SGD:寬度 Y WL:寬度 ／CEn:外部控制端子 ／DQS:觸發信號輸入輸出端子 ／RE:外部控制端子 ／WE:外部控制端子
圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。 圖2係顯示記憶體系統10之構成例之模式性側視圖。 圖3係顯示記憶體系統10之構成例之模式性俯視圖。 圖4係顯示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。 圖5係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖6係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖7係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖8係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖9係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖10係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖11係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖12係顯示本實施形態之半導體記憶裝置之構成例之模式性分解立體圖。 圖13係顯示晶片C M之構成例之模式性仰視圖。 圖14係顯示記憶體晶粒MD之一部分構成之模式性剖視圖。 圖15係顯示記憶體晶粒MD之一部分構成之模式性剖視圖。 圖16係顯示晶片C M之一部分構成之模式性仰視圖。 圖17係顯示晶片C M之一部分構成之模式性剖視圖。 圖18(a)、(b)係用於對記錄於記憶胞MC之資料進行說明之模式圖。 圖19係用於對接收指令集CS R1時之動作進行說明之時序圖。 圖20係用於對接收指令集CS R2時之動作進行說明之時序圖。 圖21係用於對讀出電壓供給動作進行說明之模式性剖視圖。 圖22係用於對快取讀取之讀出動作進行說明之時序圖。 圖23係顯示快取讀取之讀出動作之保持於指令暫存器CMR及位址暫存器ADR之指令資料D CMD及位址資料D ADD之例之圖。 圖24係用於對第1實施形態之連接讀取之讀出動作進行說明之時序圖。 圖25係顯示第1實施形態之連接讀取之讀出動作之保持於指令暫存器CMR及位址暫存器ADR之指令資料D CMD及位址資料D ADD之例之圖。 圖26係用於對第3實施形態之連接讀取之讀出動作進行說明之時序圖。 圖27係顯示第3實施形態之連接讀取之讀出動作之保持於指令暫存器CMR及位址暫存器ADR之指令資料D CMD及位址資料D ADD之例之圖。 圖28係用於對第4實施形態之連接讀取之讀出動作進行說明之時序圖。 圖29係用於對第5實施形態之連接讀取之讀出動作進行說明之模式性時序圖。 圖30係用於對第6實施形態之連接讀取之讀出動作進行說明之時序圖。
Add:資料 BL:位元線 BLKy:記憶體區塊 CS R1:指令集 CS R2(1):指令集 CS R2(2):指令集 CS R2(3):指令集 I CC:動作電流 LP:下級位元 MP:中級位元 MPx:記憶體平面 MSn:記憶體串 Pre:資料 RBn:端子 SL:源極線 T1:時間 T2:時間 T3:時間 t301～t323:時序 UP:上級位元 V CGAR:讀出電壓 V CGBR:讀出電壓 V CGCR:讀出電壓 V CGDR:讀出電壓 V CGER:讀出電壓 V CGFR:讀出電壓 V CGGR:讀出電壓 V DD:供給電壓 V READ:讀出通路電壓 V READK:讀出通路電壓 V READL:讀出通路電壓 V SS:接地電壓 V SRC:供給電壓 WLm:字元線 WL S:選擇字元線(第1導電層、第2導電層、第3導電層) WL U1:非選擇字元線 WL U2:非選擇字元線 WL U3:非選擇字元線

Claims (17)

  1. 一種半導體記憶裝置，其具備： 記憶體串，其具有串聯連接之複數個記憶體電晶體；及 複數個導電層，其等連接於上述複數個記憶體電晶體之閘極電極；且 根據第1指令集之輸入執行第1讀出動作； 根據第2指令集之輸入執行第2讀出動作；且 上述第1讀出動作包含： 第1讀出通路電壓供給動作，其對上述複數個導電層中之一者即第1導電層供給讀出通路電壓； 第1讀出電壓供給動作，其於執行上述第1讀出通路電壓供給動作之後，對上述第1導電層供給小於上述讀出通路電壓之讀出電壓；及 第2讀出通路電壓供給動作，其於執行上述第1讀出電壓供給動作之後，對上述第1導電層供給上述讀出通路電壓；且 上述第2讀出動作包含： 第2讀出電壓供給動作，其於執行上述第1讀出動作之後，對上述複數個導電層中之一者，且為與上述第1導電層相同或與上述第1導電層不同之第2導電層，供給上述讀出電壓；及 第3讀出通路電壓供給動作，其於執行上述第2讀出電壓供給動作之後，對上述第2導電層供給上述讀出通路電壓；且 連續執行上述第1讀出動作及上述第2讀出動作，且於上述第2讀出通路電壓供給動作執行中至上述第3讀出通路電壓供給動作結束為止之期間，將上述複數個導電層中與上述第1導電層不同之第1非選擇導電層及與上述第2導電層不同之第2非選擇導電層之電壓維持為上述讀出通路電壓。
  2. 如請求項1之半導體記憶裝置，其中根據第2次上述第2指令集之輸入，執行上述第2讀出動作之後，連續執行第2次上述第2讀出動作； 第2次上述第2讀出電壓供給動作係於執行上述第2讀出動作之後，對上述複數個導電層中之一者，且為與上述第2導電層相同或與上述第2導電層不同之第3導電層供給上述讀出電壓； 第2次上述第3讀出通路電壓供給動作係於執行上述第2次第2讀出電壓供給動作之後，對上述第3導電層供給上述讀出通路電壓； 於上述第2讀出電壓供給動作執行中至上述第2次第3讀出通路電壓供給動作結束為止之期間，將上述複數個導電層中之上述第2非選擇導電層及與上述第3導電層不同之第3非選擇導電層之電壓維持為上述讀出通路電壓。
  3. 如請求項1之半導體記憶裝置，其中於即將執行上述第2讀出通路電壓供給動作之前，將上述第1讀出電壓供給動作中供給之上述讀出電壓設為第1讀出電壓； 於即將執行上述第3讀出通路電壓供給動作之前，將上述第2讀出電壓供給動作中供給之上述讀出電壓設為第2讀出電壓時， 上述第1讀出電壓低於上述第2讀出電壓； 上述第2讀出通路電壓供給動作之執行時間長於上述第3讀出通路電壓供給動作之執行時間。
  4. 如請求項1之半導體記憶裝置，其中上述第2指令集之輸入係於上述第2讀出通路電壓供給動作開始前完成。
  5. 如請求項1之半導體記憶裝置，其中第2次上述第2指令集之輸入係於上述第3讀出通路電壓供給動作開始前結束；於第1次上述第2讀出電壓供給動作執行中至第2次上述第3讀出通路電壓供給動作結束之期間，將複數個上述第2非選擇導電層之電壓維持為上述讀出通路電壓。
  6. 如請求項1之半導體記憶裝置，其中上述第2指令集可被輸入任意次數。
  7. 如請求項1之半導體記憶裝置，其中第2次第2指令集之輸入係於第1次上述第3讀出通路電壓供給動作開始後結束； 於根據上述第2次第2指令集之輸入，執行上述第1次上述第3讀出通路電壓供給動作之後，執行上述第1讀出動作。
  8. 如請求項1至7中任一項之半導體記憶裝置，其中上述讀出通路電壓係於執行上述第1讀出動作或上述第2讀出動作時施加於非選擇導電層之複數個電壓值之範圍內之電壓。
  9. 一種半導體記憶裝置，其具備： 複數個記憶體區塊；及 電源供給端子；且 根據第1指令集之輸入執行第1讀出動作； 根據第2指令集之輸入執行第2讀出動作； 連續執行上述第1讀出動作及上述第2讀出動作； 上述第2指令集之輸入係於執行上述第1讀出動作之期間內即特定之期間內結束； 若將上述第1讀出動作執行中流通於上述電源供給端子之電流之最大值設為第1電流值，且 將上述第2讀出動作執行中流通於上述電源供給端子之電流之最大值設為第2電流值，則 上述第2電流值小於上述第1電流值。
  10. 如請求項9之半導體記憶裝置，其根據第2次上述第2指令集之輸入，執行上述第2讀出動作之後，連續執行第2次上述第2讀出動作； 上述第2次第2指令集之輸入係於執行上述第2讀出動作之期間內即特定之期間內結束； 若將上述第2次上述第2讀出動作執行中流通於上述電源供給端子之電流之最大值設為第3電流值， 則上述第3電流值小於上述第1電流值。
  11. 如請求項9之半導體記憶裝置，其中上述第1指令集包含第1位址資料； 上述第2指令集包含第2位址資料； 上述第1位址資料及上述第2位址資料包含指定上述複數個記憶體區塊中之同一記憶體區塊之資料。
  12. 如請求項9之半導體記憶裝置，其構成為可輸出表示是否可受理指令集之就緒／忙碌信號；且 上述第2指令集構成為當上述就緒／忙碌信號為無法受理上述指令集之忙碌狀態時可受理。
  13. 如請求項9之半導體記憶裝置，其構成為可輸出表示是否可受理指令集之就緒／忙碌信號； 上述第2指令集於上述就緒／忙碌信號為可受理上述指令集之就緒狀態時被輸入。
  14. 如請求項12或13之半導體記憶裝置，其中上述就緒／忙碌信號根據上述指令集之輸入成為忙碌狀態，根據上述忙碌狀態中之讀出動作之完成而返回至就緒狀態。
  15. 如請求項9至13中任一項之半導體記憶裝置，其中若將上述第1讀出動作開始至結束之時間設為第1時間， 將上述第2讀出動作開始至結束之時間設為第2時間， 則上述第2時間短於上述第1時間。
  16. 如請求項9至13中任一項之半導體記憶裝置，其中上述第1指令集及上述第2指令集包含： 第1指令資料； 位址資料，其較上述第1指令資料更晚輸入；及 第2指令資料，其較上述位址資料更晚輸入；且 上述第2指令集包含較上述第1指令資料更早輸入之前序資料； 上述第1指令集不包含上述前序資料。
  17. 如請求項9至13中任一項之半導體記憶裝置，其具備複數個平面；且 上述複數個平面各自具備： 上述複數個記憶體區塊；且 上述複數個平面各自 根據上述第1指令集之輸入執行上述第1讀出動作； 根據上述第2指令集之輸入執行上述第2讀出動作； 在上述複數個平面執行之上述第2讀出動作之動作期間一部分重疊。
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