JP2024014452A - 半導体記憶装置及び選択ゲート線に対するプログラム動作方法 - Google Patents

半導体記憶装置及び選択ゲート線に対するプログラム動作方法 Download PDF

Info

Publication number
JP2024014452A
JP2024014452A JP2022117284A JP2022117284A JP2024014452A JP 2024014452 A JP2024014452 A JP 2024014452A JP 2022117284 A JP2022117284 A JP 2022117284A JP 2022117284 A JP2022117284 A JP 2022117284A JP 2024014452 A JP2024014452 A JP 2024014452A
Authority
JP
Japan
Prior art keywords
transistor
voltage
bit line
sense amplifier
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022117284A
Other languages
English (en)
Inventor
雄貴 犬塚
Yuki Inuzuka
克明 磯部
Katsuaki Isobe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022117284A priority Critical patent/JP2024014452A/ja
Priority to TW111144622A priority patent/TW202405815A/zh
Priority to CN202310013769.6A priority patent/CN117437950A/zh
Priority to US18/176,443 priority patent/US20240029807A1/en
Publication of JP2024014452A publication Critical patent/JP2024014452A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ビット線と、選択ゲート線と、センスアンプユニットと、電圧生成回路とを備える。センスアンプユニットは、センスアンプ回路と、ビット線及びセンスアンプ回路を電気的に接続する第１トランジスタと、第１トランジスタを介さずに第１ビット線及び電圧生成回路を電気的に接続する第２トランジスタとを含む。プログラム動作の第１の期間において、第１トランジスタがＯＦＦ状態となり、第２トランジスタがＯＮ状態となり、第１ビット線の電圧が第１電圧となり、選択ゲート線の電圧が第２電圧となる。プログラム動作の第２の期間において、第１トランジスタがＯＮ状態となり、第２トランジスタがＯＦＦ状態となり、第１ビット線の電圧が第１電圧よりも小さい第３電圧となり、選択ゲート線の電圧が第２電圧よりも大きい第４電圧となる。【選択図】図２０

Description

本実施形態は、半導体記憶装置及び選択ゲート線に対するプログラム動作方法に関する。
複数のメモリセル及び複数のメモリセルに接続された複数のビット線を備えるメモリセルアレイと、複数のビット線にそれぞれ接続された複数のセンスアンプユニットと、を備える半導体記憶装置が知られている。
特開２０１４－００２８１０号公報 米国特許出願公開第２０１１／０２４９５０３号明細書
高集積化が可能な半導体記憶装置及び選択ゲート線に対するプログラム動作方法を提供する。
一の実施形態に係る半導体記憶装置は、直列に接続された第１選択トランジスタ及び複数の第１メモリセルトランジスタを有する第１メモリストリングと、第１メモリストリングに接続された第１ビット線と、第１選択トランジスタのゲート電極に接続された選択ゲート線と、複数の第１メモリセルトランジスタのゲート電極に接続された複数のワード線と、第１ビット線に接続された第１センスアンプユニットと、選択ゲート線のプログラム動作を実行可能な制御回路と、電圧を生成する電圧生成回路と、を備える。第１センスアンプユニットは、第１センスアンプ回路と、第１ビット線及び第１センスアンプ回路を電気的に接続する第１トランジスタと、第１トランジスタを介さずに第１ビット線及び電圧生成回路を電気的に接続する第２トランジスタとを含む。プログラム動作における第１の期間において、第１トランジスタのゲート電極に第１トランジスタをＯＦＦ状態とする電圧が供給され、第２トランジスタのゲート電極に第２トランジスタをＯＮ状態とする電圧が供給された状態で、第１ビット線の電圧が第１電圧となり、選択ゲート線の電圧が第２電圧となる。プログラム動作における第１の期間後の第２の期間において、第１トランジスタのゲート電極に第１トランジスタをＯＮ状態とする電圧が供給され、第２トランジスタのゲート電極に第２トランジスタをＯＦＦ状態とする電圧が供給された状態で、第１ビット線の電圧が第１電圧よりも小さい第３電圧となり、選択ゲート線の電圧が第２電圧よりも大きい第４電圧となる。
メモリシステム１０の構成を示す模式的なブロック図である。 メモリシステム１０の構成例を示す模式的な側面図である。 メモリシステム１０の構成例を示す模式的な平面図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。 センスアンプユニットＳＡＵの構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な斜視図である。 メモリダイＭＤの一部の構成を示す模式的な断面図である。 メモリダイＭＤの一部の構成を示す模式的な断面図である。 図１０に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 Ｎ型の高電圧トランジスタＴｒＮＨの構成を示す模式的な断面図である。 Ｐ型の高電圧トランジスタＴｒＰＨの構成を示す模式的な断面図である。 Ｎ型の低電圧トランジスタＴｒＮＬの構成を示す模式的な断面図である。 Ｐ型の低電圧トランジスタＴｒＰＬの構成を示す模式的な断面図である。 Ｎ型の超低電圧トランジスタＴｒＮＶＬの構成を示す模式的な断面図である。 Ｐ型の超低電圧トランジスタＴｒＰＶＬの構成を示す模式的な断面図である。 プログラム動作について説明するための模式的な断面図である。 図５のストリングユニットＳＵの構成を示す模式的な回路図である。 第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するための模式的な波形図である。 第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するための模式的な波形図である。 比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。 比較例に係るセンスアンプユニットＳＡＵを構成するトランジスタの種類を示す模式的な回路図である。 第１実施形態に係るセンスアンプユニットＳＡＵを構成するトランジスタの種類を示す模式的な回路図である。 第２実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作及びベリファイ動作を説明するための模式的な波形図である。 第３実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するための模式的な波形図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［メモリシステム１０］
図１は、メモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、メモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの構成］
図４は、メモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。図７は、センスアンプユニットＳＡＵの構成を示す模式的な回路図である。説明の都合上、図４～図７では一部の構成を省略する。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳＢを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳＢを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳＢ）、又は選択トランジスタ（ＳＴＤ、ＳＴＳ）、と呼ぶ事がある。
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳＢ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳＢ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、及び、ソース側選択ゲート線ＳＧＳＢが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳＢは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、及び、ソース側選択ゲート線ＳＧＳＢを、単に選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳＢ）、又は、選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。
［周辺回路ＰＣの構成］
周辺回路ＰＣは、図４に示す様に、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡＤＤ（図４）をデコードするアドレスデコーダ２２を備える。また、ロウデコーダＲＤ（図４）は、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ、及び複数の電圧選択線３３に接続される。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照する。
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択回路３４を備える。ブロック選択回路３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。
ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ブロック選択トランジスタ３５のソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ブロック選択トランジスタ３５のゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
［センスアンプモジュールＳＡＭの回路構成］
センスアンプモジュールＳＡＭ（図４）は、例えば図６に示す様に、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１を備える。複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１は、複数のビット線ＢＬ０～ＢＬｍ－１に対応する。ｍは１以上の整数である。
１番目～ｍ番目のセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１のうち、奇数番目のビット線ＢＬ０，ＢＬ２，・・・，ＢＬｍ－２に対応するセンスアンプユニットを、奇数番目のセンスアンプユニットＳＡＵ０，ＳＡＵ２，・・・，ＳＡＵｍ－２と呼ぶ場合がある。また、奇数番目のセンスアンプユニットＳＡＵ０，ＳＡＵ２，・・・，ＳＡＵｍ－２を、奇数番目のセンスアンプユニットＳＡＵ＿Ｏと呼ぶ場合がある。
１番目～ｍ番目のセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１のうち、偶数番目のビット線ＢＬ１，ＢＬ３，・・・，ＢＬｍ－３，ＢＬｍ－１に対応するセンスアンプユニットを、偶数番目のセンスアンプユニットＳＡＵ１，ＳＡＵ３，・・・，ＳＡＵｍ－３，ＳＡＵｍ－１と呼ぶ場合がある。また、偶数番目のセンスアンプユニットＳＡＵ１，ＳＡＵ３，・・・，ＳＡＵｍ－３，ＳＡＵｍ－１を、偶数番目のセンスアンプユニットＳＡＵ＿Ｅと呼ぶ場合がある。
センスアンプユニットＳＡＵ０～ＳＡＵｍ－１は、例えば図７に示す様に、それぞれ、センスアンプ回路ＳＡと、耐圧トランジスタ４５と、高耐圧トランジスタ６０と、配線ＬＢＵＳと、ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｎＬ（ｎＬは自然数）と、を備える。配線ＬＢＵＳには、プリチャージ用の充電トランジスタ５５（図７）が接続される。配線ＬＢＵＳは、スイッチトランジスタＤＳＷ及び配線ＤＢＵＳを介して、キャッシュメモリＣＭ中のラッチ回路ＸＤＬに接続される。
センスアンプ回路ＳＡは、図７に示す様に、センストランジスタ４１を備える。センストランジスタ４１は、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電する。センストランジスタ４１のソース電極は接地電圧ＶＳＳが供給される電圧供給線に接続される。ドレイン電極は、スイッチトランジスタ４２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ４３、ノードＣＯＭ、クランプトランジスタ４４及び耐圧トランジスタ４５を介してビット線ＢＬに接続される。尚、センスノードＳＥＮは、キャパシタ４８を介して内部制御信号線ＣＬＫＳＡに接続される。
高耐圧トランジスタ６０は、ゲート電極が信号線ＢＩＡＳに接続され、ソース端子は電圧ＶＥＲＡ，Ｖｉｎｈｉｂｉｔが供給される電圧供給線へ接続され、ドレイン端子はビット線ＢＬに接続される。
消去動作において、電圧生成回路ＶＧが消去動作に必要な電圧ＶＥＲＡを生成する。電圧ＶＥＲＡは、電圧供給線及び高耐圧トランジスタ６０を介して、ビット線ＢＬに供給される。尚、この際、耐圧トランジスタ４５はＯＦＦ状態となる。
また、後述するドレイン側選択ゲート線ＳＧＤに対するプログラム動作において、電圧生成回路ＶＧがプログラム動作に必要な電圧Ｖｉｎｈｉｂｉｔを生成する。電圧Ｖｉｎｈｉｂｉｔは、電圧供給線及び高耐圧トランジスタ６０を介して、ビット線ＢＬに供給される。
センスアンプ回路ＳＡは、電圧転送回路を備える。電圧転送回路は、ラッチ回路ＳＤＬにラッチされたデータに応じて、ノードＣＯＭ及びセンスノードＳＥＮを、電圧ＶＤＤが供給される電圧供給線又は電圧ＶＳＲＣが供給される電圧供給線と選択的に導通させる。電圧転送回路は、ノードＮ１と、充電トランジスタ４６と、充電トランジスタ４９と、充電トランジスタ４７及び放電トランジスタ５０を含むインバータと、を備える。充電トランジスタ４６は、ノードＮ１及びセンスノードＳＥＮの間に接続される。充電トランジスタ４９は、ノードＮ１及びノードＣＯＭの間に接続される。充電トランジスタ４７は、ノードＮ１及び電圧ＶＤＤが供給される電圧供給線の間に接続される。放電トランジスタ５０は、ノードＮ１及び電圧ＶＳＲＣが供給される電圧供給線の間に接続される。尚、充電トランジスタ４７及び放電トランジスタ５０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに共通に接続される。即ち、充電トランジスタ４７及び放電トランジスタ５０を含むインバータの出力端子は、ノードＮ１に接続される。また、このインバータの入力端子は、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに接続される。
尚、センストランジスタ４１、スイッチトランジスタ４２、放電トランジスタ４３、クランプトランジスタ４４、充電トランジスタ４６、充電トランジスタ４９及び放電トランジスタ５０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ４５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ４７は、例えば、ＰＭＯＳトランジスタである。
また、スイッチトランジスタ４２のゲート電極は、信号線ＳＴＢに接続される。放電トランジスタ４３のゲート電極は、信号線ＸＸＬに接続される。クランプトランジスタ４４のゲート電極は、信号線ＢＬＣに接続される。耐圧トランジスタ４５のゲート電極は、信号線ＢＬＳに接続される。充電トランジスタ４６のゲート電極は、信号線ＨＬＬに接続される。充電トランジスタ４９のゲート電極は、信号線ＢＬＸに接続される。これらの信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、シーケンサＳＱＣに接続される。
ラッチ回路ＳＤＬは、ノードＬＡＴ＿Ｓ，ＩＮＶ＿Ｓと、インバータ５１と、インバータ５２と、スイッチトランジスタ５３と、スイッチトランジスタ５４と、を備える。インバータ５１は、ノードＬＡＴ＿Ｓに接続された出力端子及びノードＩＮＶ＿Ｓに接続された入力端子を備える。インバータ５２は、ノードＬＡＴ＿Ｓに接続された入力端子及びノードＩＮＶ＿Ｓに接続された出力端子を備える。スイッチトランジスタ５３は、ノードＬＡＴ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５４は、ノードＩＮＶ＿Ｓ及び配線ＬＢＵＳの間の電流経路に設けられる。スイッチトランジスタ５３，５４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ５３のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続される。スイッチトランジスタ５４のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続される。
ラッチ回路ＤＬ０～ＤＬｎＬは、ラッチ回路ＳＤＬとほぼ同様に構成される。ただし、上述の通り、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓはセンスアンプ回路ＳＡ中の充電トランジスタ４７及び放電トランジスタ５０のゲート電極と導通している。ラッチ回路ＤＬ０～ＤＬｎＬは、この点においてラッチ回路ＳＤＬと異なる。
スイッチトランジスタＤＳＷは、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷは、配線ＬＢＵＳ及び配線ＤＢＵＳの間に接続される。スイッチトランジスタＤＳＷのゲート電極は、信号線ＤＢＳを介してシーケンサＳＱＣに接続される。
図６に例示する様に、上述の信号線ＳＴＢ，ＨＬＬ，ＸＸＬ，ＢＬＸ，ＢＬＣは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１の間で共通に接続される。また、上述の電圧ＶＤＤが供給される電圧供給線及び電圧ＶＳＲＣが供給される電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１の間で共通に接続される。また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１の間で共通に接続される。同様に、ラッチ回路ＤＬ０～ＤＬｎＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＴＩ０～ＴＩｎＬ，ＴＬ０～ＴＬｎＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵ０～ＳＡＵｍ－１の間で共通に接続される。
一方、上述の信号線ＢＬＳ，ＢＩＡＳは、奇数番目のセンスアンプユニットＳＡＵ０，ＳＡＵ２，・・・，ＳＡＵｍ－２に接続される信号線ＢＬＳ＿Ｏ，ＢＩＡＳ＿Ｏと、偶数番目のセンスアンプユニットＳＡＵ１，ＳＡＵ３，・・・，ＳＡＵｍ－３，ＳＡＵｍ－１に接続される信号線ＢＬＳ＿Ｅ，ＢＩＡＳ＿Ｅと、に分けられる。信号線ＢＬＳ＿Ｏ，ＢＩＡＳ＿Ｏは、センスアンプモジュールＳＡＭに含まれる奇数番目のセンスアンプユニットＳＡＵ０，ＳＡＵ２，・・・，ＳＡＵｍ－２の間で共通に接続される。信号線ＢＬＳ＿Ｅ，ＢＩＡＳ＿Ｅは、センスアンプモジュールＳＡＭに含まれる偶数番目のセンスアンプユニットＳＡＵ１，ＳＡＵ３，・・・，ＳＡＵｍ－３，ＳＡＵｍ－１の間で共通に接続される。
また、上述の信号線ＤＢＳは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに対応して複数設けられる。
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。
電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読み出し動作、プログラム動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳＢ）に印加される複数通りの動作電圧を生成する。
また、電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、ドレイン側選択ゲート線ＳＧＤに対するプログラム動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳＢ）に印加される複数通りの動作電圧を生成する。
電圧生成回路ＶＧは、生成した電圧を複数の電圧供給線３１に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号ＲＢを生成し、端子ＲＢｎに出力する。端子ＲＢｎが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＢｎが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＢｎは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡＤＤを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、プログラム動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡＤＤを保持する。
尚、アドレスデータＡＤＤは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣＭＤを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣＭＤが格納されると、シーケンサＳＱＣに制御信号が送信される。
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読み出し動作、プログラム動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡのレディ／ビジー情報を保持する。
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。
データ信号入出力端子ＤＱ０～ＤＱ７、及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータＤＡＴは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータＤＡＴは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［メモリダイＭＤの構造］
次に、図８～図１１を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図８は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図９及び図１０は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図１１は、図１０に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１２は、Ｎ型の高電圧トランジスタＴｒＮＨの構成を示す模式的な断面図である。図１３は、Ｐ型の高電圧トランジスタＴｒＰＨの構成を示す模式的な断面図である。図１４は、Ｎ型の低電圧トランジスタＴｒＮＬの構成を示す模式的な断面図である。図１５は、Ｐ型の低電圧トランジスタＴｒＰＬの構成を示す模式的な断面図である。図１６は、Ｎ型の超低電圧トランジスタＴｒＮＶＬの構成を示す模式的な断面図である。図１７は、Ｐ型の超低電圧トランジスタＴｒＰＶＬの構成を示す模式的な断面図である。尚、図８～図１７は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図８～図１７においては、一部の構成が省略されている。
図８に示す通り、メモリダイＭＤは、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
［メモリセルアレイ層ＬＭＣＡの構造］
メモリセルアレイ層ＬＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、例えば図８及び図１０に示す様に、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。Ｙ方向において隣り合う２つのブロック間絶縁層ＳＴの間には、複数のストリングユニットＳＵが設けられる。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
尚、以下の説明では、例えば図１０及び図１１に例示した様に、メモリブロックＢＬＫ中の複数のストリングユニットＳＵを、それぞれ、ストリングユニットＳＵａ，ＳＵｂ，ＳＵｃ，ＳＵｄ，ＳＵｅと呼ぶ場合がある。
メモリブロックＢＬＫは、例えば図８に示す様に、Ｚ方向に交互に並ぶ複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
また、複数の導電層１１０のうち、最下層に位置する２以上の導電層１１０は、例えば図１１に示す様に、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢ（図５）、及びこれに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳＢのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）、及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ、及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
半導体柱１２０は、例えば図８及び図１０に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳＢ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図８に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙを介してビット線ＢＬに接続される。半導体柱１２０の下端部は、上記半導体層１１２に接続される。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳ，ＳＴＳＢのチャネル領域として機能する。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図９に示す様に、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、電荷を蓄積可能な膜であり、例えば、窒化シリコン（ＳｉＮ）等である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。即ち、ゲート絶縁膜１３０は、メモリセルＭＣに対応する高さ位置においても、ドレイン側選択トランジスタＳＴＤに対応する高さ位置においても、同様の構成を備える。
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
複数の導電層１１０のＸ方向における端部には、図８に示す様に、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣに接続されている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜と、タングステン（Ｗ）等の金属膜と、を含む積層膜等を含んでいても良い。
［半導体基板１００及びトランジスタ層ＬＴＲの構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物が注入されたＮ型ウェルが設けられている。また、半導体基板１００の表面の一部には、ホウ素（Ｂ）等のＰ型の不純物が注入されたＰ型ウェルが設けられている。また、半導体基板１００の表面の一部には、Ｎ型ウェルもＰ型ウェルも設けられていない、半導体基板領域が設けられている。また、半導体基板１００の表面の一部には、絶縁領域１００Ｉが設けられている。
トランジスタ層ＬＴＲには、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。トランジスタＴｒのソース領域、ドレイン領域及びチャネル領域は、半導体基板１００の表面に設けられている。トランジスタＴｒのゲート電極ｇｃは、トランジスタ層ＬＴＲ中に設けられている。これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極ｇｃには、コンタクトＣＳが設けられている。これら複数のコンタクトＣＳは、トランジスタ層ＬＴＲ中の配線Ｄ０，Ｄ１，Ｄ２を介して、他のトランジスタＴｒ、メモリセルアレイ層ＬＭＣＡ中の構成等に接続されている。
トランジスタＴｒとして、例えば、Ｎ型の高電圧トランジスタＴｒＮＨ、Ｐ型の高電圧トランジスタＴｒＰＨ、Ｎ型の低電圧トランジスタＴｒＮＬ、Ｐ型の低電圧トランジスタＴｒＰＬ、Ｎ型の超低電圧トランジスタＴｒＮＶＬ、及びＰ型の超低電圧トランジスタＴｒＰＶＬが設けられている。
［Ｎ型の高電圧トランジスタＴｒＮＨの構造］
Ｎ型の高電圧トランジスタＴｒＮＨは、例えば図１２に示す様に、半導体基板１００の半導体基板領域１００Ｓに設けられている。高電圧トランジスタＴｒＮＨは、半導体基板領域１００Ｓの一部と、半導体基板１００の表面に設けられた酸化シリコン（ＳｉＯ２）等のゲート絶縁層１４１と、ゲート絶縁層１４１の上面に設けられた多結晶シリコン（Ｓｉ）等のゲート電極部材１４２と、ゲート電極部材１４２の上面に設けられたタングステン（Ｗ）等のゲート電極部材１４３と、ゲート電極部材１４３の上面に設けられた酸化シリコン（ＳｉＯ２）又は窒化シリコン（Ｓｉ３Ｎ４）等のキャップ絶縁層１４４と、ゲート電極部材１４２、ゲート電極部材１４３及びキャップ絶縁層１４４のＸ方向又はＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）又は窒化シリコン（Ｓｉ３Ｎ４）等の側壁絶縁層１４５と、を備える。尚、ゲート電極部材１４２は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む。
尚、図示の例において、厚みＴ１４１は、ゲート絶縁層１４１のＺ方向における厚みと一致する。
また、Ｎ型の高電圧トランジスタＴｒＮＨは、半導体基板１００の表面、ゲート絶縁層１４１のＸ方向又はＹ方向の側面、側壁絶縁層１４５のＸ方向又はＹ方向の側面、及び、キャップ絶縁層１４４の上面に積層された、酸化シリコン（ＳｉＯ２）等のライナ絶縁層１４６及び窒化シリコン（Ｓｉ３Ｎ４）等のライナ絶縁層１４７を備える。
また、Ｎ型の高電圧トランジスタＴｒＮＨには、Ｚ方向に延伸する３つのコンタクトＣＳＨが接続されている。コンタクトＣＳＨは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。３つのコンタクトＣＳＨのうちの一つは、ライナ絶縁層１４７、ライナ絶縁層１４６及びキャップ絶縁層１４４を貫通してゲート電極部材１４３の上面に接続されており、高電圧トランジスタＴｒＮＨのゲート電極の一部として機能する。３つのコンタクトＣＳＨのうちの二つは、ライナ絶縁層１４７及びライナ絶縁層１４６を貫通して半導体基板１００の表面に接続されており、高電圧トランジスタＴｒＮＨのソース電極又はドレイン電極として機能する。
尚、図示の例において、距離ＲＣＳＨは、ゲート電極の一部として機能するコンタクトＣＳＨの中心軸からドレイン電極の一部として機能するコンタクトＣＳＨの中心軸までのＸ方向又はＹ方向における距離と一致する。また、距離ＲＣＳＨは、ゲート電極の一部として機能するコンタクトＣＳＨの中心軸からソース電極の一部として機能するコンタクトＣＳＨの中心軸までのＸ方向又はＹ方向における距離と一致する。
また、Ｎ型の高電圧トランジスタＴｒＮＨは、半導体基板１００の表面の、ゲート電極部材１４２との対向面をチャネル領域としている。また、半導体基板１００の表面の、コンタクトＣＳＨとの接続部分には、高不純物濃度領域１４８が設けられている。また、半導体基板１００の表面の、チャネル領域と高不純物濃度領域１４８との間の領域（ゲート電極部材１４２と対向しない領域）には、低不純物濃度領域１４９が設けられている。高不純物濃度領域１４８及び低不純物濃度領域１４９は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。また、高不純物濃度領域１４８におけるＮ型の不純物の不純物濃度は、低不純物濃度領域１４９におけるＮ型の不純物の不純物濃度よりも大きい。
Ｎ型の高電圧トランジスタＴｒＮＨのゲート電極のＹ方向の長さ（ゲート長）はＷＨであり、ゲート電極のＸ方向の幅（ゲート幅）はＬＨである。
［Ｐ型の高電圧トランジスタＴｒＰＨの構造］
Ｐ型の高電圧トランジスタＴｒＰＨは、例えば図１３に示す様に、基本的にはＮ型の高電圧トランジスタＴｒＮＨと同様に構成されている。ただし、Ｐ型の高電圧トランジスタＴｒＰＨは、半導体基板領域１００Ｓではなく、Ｎ型ウェル領域１００Ｎに設けられている。また、半導体基板１００の表面の、コンタクトＣＳＨとの接続部分には、高不純物濃度領域１４８のかわりに、高不純物濃度領域１５８が設けられている。また、半導体基板１００の表面の、チャネル領域と高不純物濃度領域１５８との間の領域（ゲート電極部材１４２と対向しない領域）には、低不純物濃度領域１４９のかわりに、低不純物濃度領域１５９が設けられている。高不純物濃度領域１５８及び低不純物濃度領域１５９は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。また、高不純物濃度領域１５８におけるＰ型の不純物の不純物濃度は、低不純物濃度領域１５９におけるＰ型の不純物の不純物濃度よりも大きい。
Ｐ型の高電圧トランジスタＴｒＰＨのゲート電極のＹ方向の長さ及びＸ方向の幅は、Ｎ型の高電圧トランジスタＴｒＮＨのゲート電極のＹ方向の長さ及びＸ方向の幅と同じ又は略同じである。
［Ｎ型の低電圧トランジスタＴｒＮＬの構造］
Ｎ型の低電圧トランジスタＴｒＮＬは、例えば図１４に示す様に、半導体基板１００のＰ型ウェル領域１００Ｐに設けられている。低電圧トランジスタＴｒＮＬは、Ｐ型ウェル領域１００Ｐの一部と、半導体基板１００の表面に設けられた酸化シリコン（ＳｉＯ２）等のゲート絶縁層２４１と、ゲート絶縁層２４１の上面に設けられた多結晶シリコン（Ｓｉ）等のゲート電極部材２４２と、ゲート電極部材２４２の上面に設けられたタングステン（Ｗ）等のゲート電極部材２４３と、ゲート電極部材２４３の上面に設けられた窒化シリコン（Ｓｉ３Ｎ４）等のキャップ絶縁層２４４と、ゲート電極部材２４２、ゲート電極部材２４３及びキャップ絶縁層２４４のＸ方向又はＹ方向の側面に設けられた窒化シリコン（Ｓｉ３Ｎ４）等の側壁絶縁層２４５と、を備える。
尚、図示の例において、厚みＴ２４１は、ゲート絶縁層２４１のＺ方向における厚みと一致する。厚みＴ２４１は、厚みＴ１４１（図１２）よりも小さい。
また、Ｎ型の低電圧トランジスタＴｒＮＬは、半導体基板１００の表面、ゲート絶縁層２４１のＸ方向又はＹ方向の側面、側壁絶縁層２４５のＸ方向又はＹ方向の側面、及び、キャップ絶縁層２４４の上面に積層された、酸化シリコン（ＳｉＯ２）等のライナ絶縁層２４６及び窒化シリコン（Ｓｉ３Ｎ４）等のライナ絶縁層２４７を備える。
また、Ｎ型の低電圧トランジスタＴｒＮＬには、Ｚ方向に延伸する３つのコンタクトＣＳＬが接続されている。コンタクトＣＳＬは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。３つのコンタクトＣＳＬのうちの一つは、ライナ絶縁層２４７、ライナ絶縁層２４６及びキャップ絶縁層２４４を貫通してゲート電極部材２４３の上面に接続されており、低電圧トランジスタＴｒＮＬのゲート電極の一部として機能する。３つのコンタクトＣＳＬのうちの二つは、ライナ絶縁層２４７及びライナ絶縁層２４６を貫通して半導体基板１００の表面に接続されており、低電圧トランジスタＴｒＮＬのソース電極又はドレイン電極として機能する。
尚、図示の例において、距離ＲＣＳＬは、ゲート電極の一部として機能するコンタクトＣＳＬの中心軸からドレイン電極の一部として機能するコンタクトＣＳＬの中心軸までのＸ方向又はＹ方向における距離と一致する。また、距離ＲＣＳＬは、ゲート電極の一部として機能するコンタクトＣＳＬの中心軸からソース電極の一部として機能するコンタクトＣＳＬの中心軸までのＸ方向又はＹ方向における距離と一致する。距離ＲＣＳＬは、距離ＲＣＳＨ（図１２）よりも小さい。
また、Ｎ型の低電圧トランジスタＴｒＮＬは、半導体基板１００の表面の、ゲート電極部材２４２との対向面の一部をチャネル領域としている。半導体基板１００の表面の、コンタクトＣＳＬとの接続部分からゲート電極部材２４２との対向面までの領域には、高不純物濃度領域２４８が設けられている。高不純物濃度領域２４８は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。
Ｎ型の低電圧トランジスタＴｒＮＬのゲート電極のＹ方向の長さはＷＬであり、ゲート電極のＸ方向の幅はＬＬである。ゲート電極のＹ方向の長さＷＬは、ゲート電極のＹ方向の長さＷＨ（図１２）よりも小さく、ゲート電極のＸ方向の幅ＬＬは、ゲート電極のＸ方向の幅ＬＨよりも小さい。
［Ｐ型の低電圧トランジスタＴｒＰＬの構造］
Ｐ型の低電圧トランジスタＴｒＰＬは、例えば図１５に示す様に、基本的にはＮ型の低電圧トランジスタＴｒＮＬと同様に構成されている。ただし、Ｐ型の低電圧トランジスタＴｒＰＬは、Ｐ型ウェル領域１００Ｐではなく、Ｎ型ウェル領域１００Ｎに設けられている。半導体基板１００の表面の、コンタクトＣＳＬとの接続部分からゲート電極部材２４２との対向面までの領域には、高不純物濃度領域２４８のかわりに、高不純物濃度領域２５８が設けられている。高不純物濃度領域２５８は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。
Ｐ型の低電圧トランジスタＴｒＰＬのゲート電極のＹ方向の長さ及びＸ方向の幅は、Ｎ型の低電圧トランジスタＴｒＮＬのゲート電極のＹ方向の長さ及びＸ方向の幅と同じ又は略同じである。
［Ｎ型の超低電圧トランジスタＴｒＮＶＬの構造］
Ｎ型の超低電圧トランジスタＴｒＮＶＬは、例えば図１６に示す様に、基本的には図１４に示したＮ型の低電圧トランジスタＴｒＮＬと同様に構成されている。超低電圧トランジスタＴｒＮＶＬにおけるゲート絶縁層３４１、ゲート電極部材３４２、ゲート電極部材３４３、キャップ絶縁層３４４、及び側壁絶縁層３４５は、低電圧トランジスタＴｒＮＬにおけるゲート絶縁層２４１、ゲート電極部材２４２、ゲート電極部材２４３、キャップ絶縁層２４４、及び側壁絶縁層２４５に対応する。超低電圧トランジスタＴｒＮＶＬにおけるライナ絶縁層３４６及びライナ絶縁層３４７は、低電圧トランジスタＴｒＮＬにおけるライナ絶縁層２４６及びライナ絶縁層２４７に対応する。
ただし、Ｎ型の超低電圧トランジスタＴｒＮＶＬは、半導体基板１００の表面の、コンタクトＣＳＬとの接続部分からゲート電極部材３４２との対向面までの領域には、高不純物濃度領域３４８が設けられている。高不純物濃度領域３４８とチャネル領域との間であって、半導体基板１００の表面のゲート電極部材３４２との対向面の一部の領域には、第１低不純物濃度領域３４９が設けられている。半導体基板１００の表面付近の、第１低不純物濃度領域３４９よりも半導体基板１００の裏面側の領域には、第２低不純物濃度領域３５０が設けられている。高不純物濃度領域３４８および第１低不純物濃度領域３４９は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。第１低不純物濃度領域３４９における不純物濃度は、高不純物濃度領域３４８の不純物濃度より、低い。第２低不純物濃度領域３５０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。尚、第２低不純物濃度領域３５０は、省略しても良い。
尚、図示の例において、厚みＴ３４１は、ゲート絶縁層３４１のＺ方向における厚みと一致する。厚みＴ３４１は、厚みＴ２４１（図１４）よりも小さい。
尚、図示の例において、距離ＲＣＳＶＬは、ゲート電極の一部として機能するコンタクトＣＳＬの中心軸からドレイン電極の一部として機能するコンタクトＣＳＬの中心軸までのＸ方向又はＹ方向における距離と一致する。また、距離ＲＣＳＶＬは、ゲート電極の一部として機能するコンタクトＣＳＬの中心軸からソース電極の一部として機能するコンタクトＣＳＬの中心軸までのＸ方向又はＹ方向における距離と一致する。距離ＲＣＳＶＬは、距離ＲＣＳＬ（図１４）よりも小さい。
Ｎ型の超低電圧トランジスタＴｒＮＶＬのゲート電極のＹ方向の長さはＷＶＬであり、ゲート電極のＸ方向の幅はＬＶＬである。ゲート電極のＹ方向の長さＷＶＬは、ゲート電極のＹ方向の長さＷＬ（図１４）よりも小さく、ゲート電極のＸ方向の幅ＬＶＬは、ゲート電極のＸ方向の幅ＬＬよりも小さい。
［Ｐ型の超低電圧トランジスタＴｒＰＶＬの構造］
Ｐ型の超低電圧トランジスタＴｒＰＶＬは、例えば図１７に示す様に、基本的にはＮ型の超低電圧トランジスタＴｒＮＶＬと同様に構成されている。ただし、Ｐ型の超低電圧トランジスタＴｒＰＶＬは、Ｐ型ウェル領域１００Ｐではなく、Ｎ型ウェル領域１００Ｎに設けられている。半導体基板１００の表面の、コンタクトＣＳＬとの接続部分からゲート電極部材３４２との対向面までの領域には、高不純物濃度領域３４８のかわりに、高不純物濃度領域３５８が設けられている。高不純物濃度領域３５８とチャネル領域との間であって、半導体基板１００の表面のゲート電極部材３４２との対向面の一部の領域には、第１低不純物濃度領域３４９のかわりに、第１低不純物濃度領域３５９が設けられている。半導体基板１００の表面付近の、第１低不純物濃度領域３５９よりも半導体基板１００の裏面側の領域には、第２低不純物濃度領域３５０のかわりに、第２低不純物濃度領域３６０が設けられている。高不純物濃度領域３５８および第１低不純物濃度領域３５９は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含んでいる。第１低不純物濃度領域３５９における不純物濃度は、高不純物濃度領域３５８の不純物濃度より、低い。第２低不純物濃度領域３６０は、例えば、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を含んでいる。尚、第２低不純物濃度領域３６０は、省略しても良い。
Ｐ型の超低電圧トランジスタＴｒＰＶＬのゲート電極のＹ方向の長さ及びＸ方向の幅は、Ｎ型の超低電圧トランジスタＴｒＮＶＬのゲート電極のＹ方向の長さ及びＸ方向の幅と同じ又は略同じである。
超低電圧トランジスタＴｒＮＶＬ，ＴｒＰＶＬ（図１６及び図１７）は、低電圧トランジスタＴｒＮＬ，ＴｒＰＬ（図１４及び図１５）と比較して、ゲート絶縁層（２４１，３４１）の厚みが小さいこと、ゲート長が小さいこと、及びウェル領域の不純物濃度が低いこと、の少なくとも一つを有する。
［動作］
［プログラム動作］
次に、メモリセルＭＣに対するプログラム動作について説明する。図１８は、プログラム動作について説明するための模式的な断面図である。尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。また、それ以外のメモリセルＭＣを、「非選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページ部ＰＧと呼ぶ場合がある。
プログラム動作において、プログラム（書き込み）を行う選択メモリセルＭＣ（以下、書き込みメモリセルＭＣと呼ぶ。）に接続されたビット線ＢＬ（以下、選択ビット線ＢＬＷと呼ぶ。）に電圧ＶＳＲＣが供給される。また、プログラムを行わない選択メモリセルＭＣ（以下、禁止メモリセルＭＣと呼ぶ。）に接続されたビット線ＢＬ（以下、非選択ビット線ＢＬＰと呼ぶ。）に、電圧ＶＳＲＣよりも高い電圧ＶＤＤが供給される。また、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤが供給される。例えば、選択ビット線ＢＬＷに対応するラッチ回路ＳＤＬ（図７）に“Ｌ”をラッチさせ、非選択ビット線ＢＬＰに対応するラッチ回路ＳＤＬ（図７）に“Ｈ”をラッチさせる。また、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｈ”とする。
電圧ＶＳＧＤは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧＤと電圧ＶＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、選択ビット線ＢＬＷに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。一方、電圧ＶＳＧＤと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、非選択ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。
また、プログラム動作において、ソース線ＳＬに電圧ＶＳＲＣが供給され、ソース側選択ゲート線ＳＧＳ，ＳＧＳＢに接地電圧ＶＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳＢはＯＦＦ状態となる。
また、プログラム動作においては、非選択ワード線ＷＬＵに書き込みパス電圧ＶＰＡＳＳが供給される。書き込みパス電圧ＶＰＡＳＳと電圧ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、書き込みメモリセルＭＣに、電圧ＶＳＲＣが転送される。
また、プログラム動作においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭが供給される。プログラム電圧ＶＰＧＭは、書き込みパス電圧ＶＰＡＳＳよりも大きい。
ここで、選択ビット線ＢＬＷに接続された半導体柱１２０（メモリストリングＭＳ）のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の電子がトンネル絶縁膜１３１（図９）を介して電荷蓄積膜１３２（図９）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。
また、非選択ビット線ＢＬＰに接続された半導体柱１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書き込みパス電圧ＶＰＡＳＳ程度まで上昇（ブースト）している。この様な半導体柱１２０と選択ワード線ＷＬＳとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体柱１２０のチャネル中の電子は、電荷蓄積膜１３２（図９）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
［ドレイン側選択トランジスタＳＴＤのしきい値電圧の調整］
上述した様に、メモリセルＭＣの書き込み／禁止の選択は、ドレイン側選択トランジスタＳＴＤのＯＮ／ＯＦＦによって実行される。しかしながら、メモリダイＭＤを製造した時点では、ドレイン側選択トランジスタＳＴＤのしきい値電圧にバラツキがある。従って、ドレイン側選択トランジスタＳＴＤのＯＮ／ＯＦＦが、期待通りに実行されないおそれがある。そこで、メモリダイＭＤの出荷前に、ドレイン側選択トランジスタＳＴＤのしきい値電圧が調整される。以下の説明において、ドレイン側選択トランジスタＳＴＤのしきい値電圧の調整を、ドレイン側選択ゲート線ＳＧＤに対するプログラム動作と呼ぶ場合がある。
［選択ビット線ＢＬＷ及び非選択ビット線ＢＬＰ］
次に、本実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作について説明する。まず、図１９を参照して、プログラム動作が行われる選択ビット線ＢＬＷ、及びプログラム動作が禁止される非選択ビット線ＢＬＰについて説明する。図１９は、図５のストリングユニットＳＵの構成を示す模式的な回路図である。尚、プログラム動作が行われるメモリブロックＢＬＫを、選択メモリブロックＢＬＫと呼ぶ場合がある。また、プログラム動作が禁止されているメモリブロックＢＬＫを、非選択メモリブロックＢＬＫと呼ぶ場合がある。
本実施形態に係るストリングユニットＳＵは、図１９に示す様に、ｎ本のワード線ＷＬ０～ＷＬｎ－１に接続されている。ｎは１以上の整数である。ｎ本のワード線ＷＬ０～ＷＬｎ－１は、ソース側選択ゲート線ＳＧＳからドレイン側選択ゲート線ＳＧＤの方向に数えて１番目～ｎ番目のワード線ＷＬである。また、ｎ本のワード線ＷＬ０～ＷＬｎ－１は、それぞれ、メモリストリングＭＳ中の、１番目～ｎ番目のメモリセルＭＣ０～ＭＣｎ－１のゲート電極に接続されている。
本実施形態に係るストリングユニットＳＵは、図１９に示す様に、ｍ本のビット線ＢＬ０～ＢＬｍ－１に接続されている。ｍは１以上の整数である。ｍ本のビット線ＢＬ０～ＢＬｍ－１は、それぞれ、ストリングユニットＳＵ中の、１番目～ｍ番目のメモリストリングＭＳ０～ＭＳｍ－１と接続されている。
ｍ本のビット線ＢＬ０～ＢＬｍ－１のうち、奇数番目のビット線ＢＬ０，ＢＬ２，・・・，ＢＬｍ－４，ＢＬｍ－２を、ビット線ＢＬ＿Ｏと呼ぶ事がある。奇数番目のビット線ＢＬ０，ＢＬ２，・・・，ＢＬｍ－４，ＢＬｍ－２に接続された奇数番目のメモリストリングＭＳ０，ＭＳ２，・・・，ＭＳｍ－４，ＭＳｍ－２を、メモリストリングＭＳ＿Ｏと呼ぶ事がある。
また、ｍ本のビット線ＢＬ０～ＢＬｍ－１のうち、偶数番目のビット線ＢＬ１，ＢＬ３，・・・，ＢＬｍ－３，ＢＬｍ－１を、ビット線ＢＬ＿Ｅと呼ぶ事がある。偶数番目のビット線ＢＬ１，ＢＬ３，・・・，ＢＬｍ－３，ＢＬｍ－１に接続された偶数番目のメモリストリングＭＳ１，ＭＳ３，・・・，ＭＳｍ－３，ＭＳｍ－１を、メモリストリングＭＳ＿Ｅと呼ぶ事がある。
例えば図１９に示す様に、偶数番目のビット線ＢＬｍ－３（ＢＬ＿Ｅ）が選択ビット線ＢＬＷであり、偶数番目のビット線ＢＬｍ－１（ＢＬ＿Ｅ）が非選択ビット線ＢＬＰであるものとする。尚、図１９には示していないが、偶数番目のビット線ＢＬｍ－５（ＢＬ＿Ｅ）も非選択ビット線ＢＬＰであるものとする。偶数番目のビット線ＢＬｍ－３（ＢＬ＿Ｅ）のプログラム動作が行われているとき、そのビット線ＢＬｍ－３（ＢＬ＿Ｅ）に隣り合う２つの奇数番目のビット線ＢＬｍ－４（ＢＬ＿Ｏ），ＢＬｍ－２（ＢＬ＿Ｏ）は、プログラム動作が禁止される。
また、奇数番目のビット線ＢＬｍ－２（ＢＬ＿Ｏ）が選択ビット線ＢＬＷであり、奇数番目のビット線ＢＬｍ－４（ＢＬ＿Ｏ）が非選択ビット線ＢＬＰであるものとする。奇数番目のビット線ＢＬｍ－２（ＢＬ＿Ｏ）のプログラム動作が行われているとき、そのビット線ＢＬｍ－２（ＢＬ＿Ｏ）に隣り合う２つの偶数番目のビット線ＢＬｍ－３（ＢＬ＿Ｅ），ＢＬｍ－１（ＢＬ＿Ｅ）は、プログラム動作が禁止される。
本実施形態では、偶数番目のビット線ＢＬｍ－３（ＢＬ＿Ｅ）に接続されたドレイン側選択トランジスタＳＴＤのプログラム動作が行われた後、奇数番目のビット線ＢＬｍ－２（ＢＬ＿Ｏ）に接続されたドレイン側選択トランジスタＳＴＤのプログラム動作が行われる。ただし、奇数番目のビット線ＢＬｍ－２（ＢＬ＿Ｏ）に接続されたドレイン側選択トランジスタＳＴＤのプログラム動作が行われた後、偶数番目のビット線ＢＬｍ－３（ＢＬ＿Ｅ）に接続されたドレイン側選択トランジスタＳＴＤのプログラム動作が行われても良い。
［ドレイン側選択ゲート線ＳＧＤに対するプログラム動作］
次に、ドレイン側選択ゲート線ＳＧＤに対するプログラム動作について説明する。図２０は、第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するための模式的な波形図である。図２１～図２６は、第１実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。
尚、図２１は、図２０のタイミングｔ１０１～ｔ１０２における、プログラム動作の対象のビット線ＢＬ＿Ｅ（ＢＬｍ－３）に接続されたセンスアンプユニットＳＡＵ＿Ｅの模式的な回路図である。図２２は、図２０のタイミングｔ１０１～ｔ１０２における、プログラム動作が禁止されているビット線ＢＬ＿Ｏ（ＢＬｍ－４）に接続されたセンスアンプユニットＳＡＵ＿Ｏの模式的な回路図である。図２３は、図２０のタイミングｔ１０１～ｔ１０２における、プログラム動作が禁止されているビット線ＢＬ＿Ｅ（ＢＬｍ－１）に接続されたセンスアンプユニットＳＡＵ＿Ｅの模式的な回路図である。図２４は、図２０のタイミングｔ１０１～ｔ１０２における、プログラム動作の対象のビット線ＢＬ＿Ｏ（ＢＬｍ－２）に接続されたセンスアンプユニットＳＡＵ＿Ｏの模式的な回路図である。
図２５は、図２０のタイミングｔ１０２～ｔ１０３における、プログラム動作の対象のビット線ＢＬ＿Ｅ（ＢＬｍ－３）に接続されたセンスアンプユニットＳＡＵ＿Ｅの模式的な回路図である。図２６は、図２０のタイミングｔ１０２～ｔ１０３における、プログラム動作が禁止されているビット線ＢＬ＿Ｅ（ＢＬｍ－１）に接続されたセンスアンプユニットＳＡＵ＿Ｅの模式的な回路図である。
尚、タイミングｔ１０２～ｔ１０３における、プログラム動作が禁止されているビット線ＢＬ＿Ｏ（ＢＬｍ－４）に接続されたセンスアンプユニットＳＡＵ＿Ｏの模式的な回路図は、図２２と同様である。また、タイミングｔ１０１～ｔ１０２における、プログラム動作の対象のビット線ＢＬ＿Ｏ（ＢＬｍ－２）に接続されたセンスアンプユニットＳＡＵ＿Ｏの模式的な回路図は、図２４と同様である。従って、これらの図を省略している。
図２０のタイミングｔ１０１～ｔ１０３において、電圧ＶＤＤが電圧生成回路ＶＧ（図４）からセンスアンプユニットＳＡＵの電圧入力端子に供給される。尚、電圧ＶＤＤは、例えば１．５Ｖである。
また、タイミングｔ１０１においては、ビット線ＢＬ＿Ｅ（ＢＬｍ－３，ＢＬｍ－１）に対応するセンスアンプユニットＳＡＵ＿Ｅの信号線ＢＩＡＳ＿Ｅが“Ｌ”レベルから“Ｈ”レベルとなることによって、図２１及び図２３に示す様に、高耐圧トランジスタ６０がＯＮ状態となる。高耐圧トランジスタ６０のＯＮ状態は、タイミングｔ１０１～ｔ１０２の期間、継続される。尚、図中の“〇”はＯＮ状態であることを示している。また、タイミングｔ１０１において、信号線ＢＬＳ＿Ｅは“Ｌ”レベルであり、図２１及び図２３に示す様に、耐圧トランジスタ４５がＯＦＦ状態である。耐圧トランジスタ４５のＯＦＦ状態は、タイミングｔ１０１～ｔ１０２の期間、継続される。尚、図中の“×”はＯＦＦ状態を示している。タイミングｔ１０１～ｔ１０２では、高耐圧トランジスタ６０がＯＮ状態となることによって、ビット線ＢＬ＿Ｅ（ＢＬｍ－３，ＢＬｍ－１）及び電圧供給線が導通される。これにより、タイミングｔ１０１～ｔ１０２において、電圧生成回路ＶＧからの電圧Ｖｉｎｈｉｂｉｔがビット線ＢＬ＿Ｅ（ＢＬｍ－３，ＢＬｍ－１）に供給される。電圧Ｖｉｎｈｉｂｉｔは、例えば８Ｖである。
この様に、ビット線ＢＬｍ－３，ＢＬｍ－１は、電圧Ｖｉｎｈｉｂｉｔが高耐圧トランジスタ６０を介して供給されることで、充電される。
尚、図２１のビット線ＢＬｍ－３に接続されたセンスアンプユニットＳＡＵ＿Ｅは、ラッチ回路ＳＤＬに“Ｌ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｈ”である。一方、図２３のビット線ＢＬｍ－１に接続されたセンスアンプユニットＳＡＵ＿Ｅは、ラッチ回路ＳＤＬに“Ｈ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｌ”である。
また、タイミングｔ１０１においては、ビット線ＢＬ＿Ｏ（ＢＬｍ－４，ＢＬｍ－２）に対応するセンスアンプユニットＳＡＵ＿Ｅの信号線ＢＩＡＳ＿Ｏが“Ｌ”レベルから“Ｈ”レベルとなることによって、図２２及び図２４に示す様に、高耐圧トランジスタ６０がＯＮ状態となる。高耐圧トランジスタ６０のＯＮ状態は、タイミングｔ１０１～ｔ１０２の期間、継続される。また、タイミングｔ１０１において、信号線ＢＬＳ＿Ｏは“Ｌ”レベルであり、図２２及び図２４に示す様に、耐圧トランジスタ４５がＯＦＦ状態である。耐圧トランジスタ４５のＯＦＦ状態は、タイミングｔ１０１～ｔ１０２の期間、継続される。タイミングｔ１０１～ｔ１０２では、高耐圧トランジスタ６０がＯＮ状態となることによって、ビット線ＢＬ＿Ｏ（ＢＬｍ－４，ＢＬｍ－２）及び電圧供給線が導通される。これにより、タイミングｔ１０１～ｔ１０２において電圧生成回路ＶＧからの電圧Ｖｉｎｈｉｂｉｔがビット線ＢＬ＿Ｏ（ＢＬｍ－４，ＢＬｍ－２）に供給される。
この様に、ビット線ＢＬｍ－４，ＢＬｍ－２は、電圧Ｖｉｎｈｉｂｉｔが高耐圧トランジスタ６０を介して供給されることで、充電される。
尚、図２２のビット線ＢＬｍ－４に接続されたセンスアンプユニットＳＡＵ＿Ｏは、ラッチ回路ＳＤＬに“Ｈ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｌ”である。一方、図２４のビット線ＢＬｍ－２に接続されたセンスアンプユニットＳＡＵ＿Ｏは、ラッチ回路ＳＤＬに“Ｌ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｈ”である。
また、図２０に示す様に、タイミングｔ１０１～ｔ１０２において、信号線ＢＬＣは“Ｌ”レベルであり、クランプトランジスタ４４はＯＦＦ状態である。
また、タイミングｔ１０１～ｔ１０２において、選択メモリブロックＢＬＫのドレイン側選択ゲート線ＳＧＤ（図２０中、「ＳＧＤｓｅｌ」と記す。）には、電圧Ｖｓｇが供給される。電圧Ｖｓｇは、接地電圧Ｖｓｓよりも高く、書き込みパス電圧ＶＰＡＳＳよりも低い電圧である。
また、タイミングｔ１０１～ｔ１０２において、非選択メモリブロックＢＬＫのドレイン側選択ゲート線ＳＧＤ（図２０中、「ＳＧＤｕｓｅｌ」と記す。）及びワード線ＷＬにも、電圧Ｖｓｇが供給される。また、ソース側選択ゲート線ＳＧＳには、接地電圧Ｖｓｓが供給される。
タイミングｔ１０２においては、ビット線ＢＬ＿Ｅ（ＢＬｍ－３）に対応するセンスアンプユニットＳＡＵ＿Ｅの信号線ＢＩＡＳ＿Ｅが“Ｈ”レベルから“Ｌ”レベルとなることによって、図２５に示す様に、高耐圧トランジスタ６０がＯＦＦ状態となる。高耐圧トランジスタ６０のＯＦＦ状態は、タイミングｔ１０２～ｔ１０３の期間継続される。また、信号線ＢＬＳ＿Ｅが“Ｌ”レベルから“Ｈ”レベルとなることによって、図２５に示す様に、耐圧トランジスタ４５がＯＮ状態となる。耐圧トランジスタ４５のＯＮ状態は、タイミングｔ１０２～ｔ１０３の期間、継続される。また、タイミングｔ１０２において、信号線ＢＬＣは“Ｌ”レベルから“Ｈ”レベルとなる。
ここで、図２５に示す様に、ビット線ＢＬｍ－３に対応するラッチ回路ＳＤＬには“Ｌ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｈ”であるので、充電トランジスタ４７はＯＦＦ状態となり、放電トランジスタ５０はＯＮ状態となる。また、充電トランジスタ４９はＯＮ状態である。また、クランプトランジスタ４４のゲート電極には、“Ｈ”レベルの電圧が印加され、クランプトランジスタ４４のソース端子には、放電トランジスタ５０及び充電トランジスタ４９を介して電圧ＶＳＲＣが印加される。この場合、クランプトランジスタ４４においては、ゲート電極－ソース端子間の電圧がクランプトランジスタ４４のしきい値電圧よりも高いので、クランプトランジスタ４４がＯＮ状態となる。その結果、電圧ＶＳＲＣが供給される電圧供給線及びビット線ＢＬ＿Ｅ（ＢＬｍ－３）が導通され、電圧ＶＳＲＣがビット線ＢＬ＿Ｅ（ＢＬｍ－３）に供給される。電圧ＶＳＲＣは、例えば０Ｖである。
また、タイミングｔ１０２においては、ビット線ＢＬ＿Ｅ（ＢＬｍ－１）に対応するセンスアンプユニットＳＡＵ＿Ｅの信号線ＢＩＡＳ＿Ｅが“Ｈ”レベルから“Ｌ”レベルとなることによって、図２６に示す様に、高耐圧トランジスタ６０がＯＦＦ状態となる。高耐圧トランジスタ６０のＯＦＦ状態は、タイミングｔ１０２～ｔ１０３の期間継続される。また、信号線ＢＬＳ＿Ｅが“Ｌ”レベルから“Ｈ”レベルとなることによって、図２６に示す様に、耐圧トランジスタ４５がＯＮ状態となる。耐圧トランジスタ４５のＯＮ状態は、タイミングｔ１０２～ｔ１０３の期間、継続される。また、タイミングｔ１０２において、信号線ＢＬＣは“Ｌ”レベルから“Ｈ”レベルとなる。
ここで、図２６に示す様に、ビット線ＢＬｍ－１に対応するラッチ回路ＳＤＬに“Ｈ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｌ”であるので、充電トランジスタ４７はＯＮ状態となり、放電トランジスタ５０はＯＦＦ状態となる。また、充電トランジスタ４９はＯＮ状態である。また、クランプトランジスタ４４のゲート電極には、“Ｈ”レベルの信号線ＢＬＣの電圧が印加され、クランプトランジスタ４４のソース端子／ドレイン端子には、充電トランジスタ４７，４９を介して電圧ＶＤＤが印加される。この場合、クランプトランジスタ４４においては、ゲート電極－ソース端子間の電圧がクランプトランジスタ４４のしきい値電圧よりも低いので、クランプトランジスタ４４がＯＦＦ状態となる。その結果、ビット線ＢＬ＿Ｅ（ＢＬｍ－１）はフローティング状態となる。このとき、ビット線ＢＬ＿Ｅ（ＢＬｍ－１）の電位は、ビット線ＢＬ＿Ｏ（ＢＬｍ－２）との容量結合によって、電圧Ｖｉｎｈｉｂｉｔと電圧ＶＳＲＣとの間の電位まで上昇する（図２０）。
この様に、ビット線ＢＬ＿Ｅ（ＢＬｍ－１）は、高い電位に維持されるので、ビット線ＢＬ＿Ｏ（ＢＬｍ－１）に接続されたドレイン側選択トランジスタＳＴＤのゲート電極と、半導体柱１２０と、の間に電位差が小さくなる。これにより、そのドレイン側選択トランジスタＳＴＤに対するプログラム動作が禁止される。
尚、図２０に示す様に、タイミングｔ１０２～ｔ１０３において、選択メモリブロックＢＬＫのドレイン側選択ゲート線ＳＧＤｓｅｌには、プログラム電圧Ｖｓｇ＿ｐｒｏｇが供給される。プログラム電圧Ｖｓｇ＿ｐｒｏｇは、電圧Ｖｓｇよりも高い電圧である。
また、タイミングｔ１０２～ｔ１０３において、非選択メモリブロックＢＬＫのドレイン側選択ゲート線ＳＧＤｕｓｅｌ及びワード線ＷＬには、電圧Ｖｓｇが供給される。また、ソース側選択ゲート線ＳＧＳには、接地電圧Ｖｓｓが供給される。
この様な制御により、選択メモリブロックＢＬＫ内の選択ビット線ＢＬＷ（ＢＬｍ－３）に接続されたドレイン側選択トランジスタＳＴＤのゲート電極と、半導体柱１２０と、の間に大きな電位差が生じる。これにより、そのドレイン側選択トランジスタＳＴＤに対するプログラム動作が実行される。
また、ビット線ＢＬｍ－４，ＢＬｍ－２（ＢＬ＿Ｏ）には、タイミングｔ１０１～ｔ１０３の期間に亘って、電圧Ｖｉｎｈｉｂｉｔが高耐圧トランジスタ６０を介して供給されている（図２２及び図２４参照）。これにより、ビット線ＢＬｍ－４，ＢＬｍ－２（ＢＬ＿Ｏ）は、ビット線ＢＬｍ－３（ＢＬ＿Ｅ）をシールドする役割を果たす。
［比較例］
次に、比較例に係る半導体記憶装置について説明する。
第１実施形態に係る半導体記憶装置においては、図６を参照して説明した様に、信号線ＢＬＳのうち、奇数番目のセンスアンプユニットＳＡＵ＿Ｏに対応するもの（信号線ＢＬＳ＿Ｏ）と、偶数番目のセンスアンプユニットＳＡＵ＿Ｅに対応するもの（信号線ＢＬＳ＿Ｅ）と、が独立して制御可能に構成されている。同様に、信号線ＢＩＡＳのうち、奇数番目のセンスアンプユニットＳＡＵ＿Ｏに対応するもの（信号線ＢＩＡＳ＿Ｏ）と、偶数番目のセンスアンプユニットＳＡＵ＿Ｅに対応するもの（信号線ＢＩＡＳ＿Ｅ）と、が独立して制御可能に構成されている。一方、比較例に係る半導体記憶装置においては、信号線ＢＬＳが、電気的に、全て共通である。同様に、信号線ＢＩＡＳが、電気的に、全て共通である。
また、第１実施形態に係る半導体記憶装置においては、図７を参照して説明したラッチ回路ＳＤＬが、図１６及び図１７を参照して説明した超低電圧トランジスタＴｒＰＶＬ，ＴｒＮＶＬによって構成されている。一方、比較例に係る半導体記憶装置においては、ラッチ回路ＳＤＬが、図１６及び図１７を参照して説明した低電圧トランジスタＴｒＰＬ，ＴｒＮＬによって構成されている。
次に、比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明する。図２７は、比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するための模式的な波形図である。図２８及び図２９は、比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するためのセンスアンプユニットＳＡＵの模式的な回路図である。尚、図２８のセンスアンプユニットＳＡＵは、選択ビット線ＢＬＷに接続されている。また、図２９のセンスアンプユニットＳＡＵは、非選択ビット線ＢＬＰに接続されている。センスアンプユニットＳＡＵの構成は、基本的に図７を参照して説明した構成と同様である。
図２７のタイミングｔ２０１～ｔ２０２においては、電圧ＶＤＤが電圧生成回路ＶＧからセンスアンプユニットＳＡＵの電圧入力端子に供給される。この電圧ＶＤＤは、例えば３Ｖである。
また、タイミングｔ２０１においては、図２８のセンスアンプユニットＳＡＵの信号線ＢＩＡＳが“Ｌ”レベルであり、高耐圧トランジスタ６０はＯＦＦ状態となっている。また、信号線ＢＬＳが“Ｌ”レベルから“Ｈ”レベルとなることによって、耐圧トランジスタ４５がＯＮ状態となる。また、信号線ＢＬＣが“Ｌ”レベルから“Ｈ”レベルとなることによって、クランプトランジスタ４４がＯＮ状態となる。図２８に示す様に、選択ビット線ＢＬＷに対応するラッチ回路ＳＤＬには“Ｌ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｈ”であるので、充電トランジスタ４７はＯＦＦ状態となり、放電トランジスタ５０はＯＮ状態となる。また、充電トランジスタ４９はＯＮ状態である。従って、電圧ＶＳＲＣが、放電トランジスタ５０、充電トランジスタ４９、クランプトランジスタ４４、及び耐圧トランジスタ４５を介して、選択ビット線ＢＬＷに供給される。
また、タイミングｔ２０１においては、図２９のセンスアンプユニットＳＡＵの信号線ＢＩＡＳが“Ｌ”レベルであり、高耐圧トランジスタ６０はＯＦＦ状態となっている。また、信号線ＢＬＳが“Ｌ”レベルから“Ｈ”レベルとなることによって、耐圧トランジスタ４５がＯＮ状態となる。また、信号線ＢＬＣが“Ｌ”レベルから“Ｈ”レベルとなることによって、クランプトランジスタ４４がＯＮ状態となる。図２９に示す様に、非選択ビット線ＢＬＰに対応するラッチ回路ＳＤＬには“Ｈ”がラッチされており、ノードＩＮＶ＿Ｓは“Ｌ”であるので、充電トランジスタ４７はＯＮ状態となり、放電トランジスタ５０はＯＦＦ状態となる。また、充電トランジスタ４９はＯＮ状態である。従って、電圧ＶＤＤが、充電トランジスタ４７、充電トランジスタ４９、クランプトランジスタ４４、及び耐圧トランジスタ４５を介して、非選択ビット線ＢＬＰに供給される。
［効果］
図１８を参照して説明した通り、メモリセルＭＣに対するプログラム動作においては、非選択ビット線に電圧ＶＳＲＣを供給し、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧＤを供給することにより、非選択ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤをＯＦＦ状態とする（カットオフする）。また、非選択ワード線ＷＬＵに書き込みパス電圧ＶＰＡＳＳを供給することにより、非選択ビット線ＢＬＰに接続された半導体柱１２０のチャネルの電位を、書き込みパス電圧ＶＰＡＳＳ程度まで上昇（ブースト）させて、プログラム電圧ＶＰＧＭとの電位差を低減している。これにより、禁止メモリセルＭＣのしきい値電圧の変動を抑制する。
一方、ドレイン側選択ゲート線ＳＧＤは、ワード線ＷＬの上方に設けられている。従って、ドレイン側選択ゲート線ＳＧＤに対するプログラム動作においては、非選択ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤをカットオフして、半導体柱１２０のチャネルの電位を上昇（ブースト）させることができない。
そこで、比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作においては、例えば、電圧ＶＤＤを比較的高い電圧（例えば３Ｖ程度）にすることで、非選択ビット線ＢＬＰに高い電圧を供給することが考えられる。これにより、非選択ビット線ＢＬＰの電圧ＶＤＤと、ドレイン側選択ゲート線ＳＧＤに供給されるプログラム電圧と、の電位差が小さくなり、プログラム禁止の状態にすることができる。
しかしながら、比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作では、上述した様に、充電トランジスタ４７のソース端子に、電圧ＶＤＤとして、比較的高い電圧（例えば３Ｖ）が供給される。従って、図２８を参照して説明した様に、選択ビット線ＢＬＷに対応するセンスアンプ回路ＳＡにおいて、充電トランジスタ４７をＯＦＦ状態とするためには、充電トランジスタ４７のゲート電極にも、比較的高い電圧を供給する必要がある。このためには、充電トランジスタ４７のゲート電極に接続されたラッチ回路ＳＤＬから、この比較的高い電圧を供給する必要がある。このため、比較例に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を採用する場合、センスアンプユニットＳＡＵのラッチ回路ＳＤＬは、超低電圧トランジスタＴｒＮＶＬ，ＴｒＰＶＬ（図１６、図１７）で構成することができず、低電圧トランジスタＴｒＮＬ，ＴｒＰＬ（図１４、図１５）で構成される。
例えば、図３０は、比較例に係るセンスアンプユニットＳＡＵを構成するトランジスタの種類を示す模式的な回路図である。図３０に示す様に、ラッチ回路ＳＤＬは、低電圧トランジスタＴｒＮＬ，ＴｒＰＬ（図１４、図１５）で構成される。ラッチ回路ＳＤＬ以外のラッチ回路ＤＬ０～ＤＬｎＬは、超低電圧トランジスタＴｒＮＶＬ，ＴｒＰＶＬ（図１６、図１７）から構成される。センスアンプ回路ＳＡは、低電圧トランジスタＴｒＮＬ，ＴｒＰＬ（図１４、図１５）から構成される。耐圧トランジスタ４５及び高耐圧トランジスタ６０は、高電圧トランジスタＴｒＮＨ，ＴｒＰＨ（図１２、図１３）から構成される。
周辺回路ＰＣの面積を縮小することは、以前より強く要望されている。特に、センスアンプユニットＳＡＵは、ビット線ＢＬに対応して設けられることから、それらの数が非常に多い。多数のセンスアンプユニットＳＡＵが占有する面積が大きいので、センスアンプユニットＳＡＵの面積を少しでも縮小することができれば、センスアンプモジュールＳＡＭの面積も縮小することが可能である。
そこで、本実施形態では、ドレイン側選択ゲート線ＳＧＤに対するプログラム動作において、図２１及び図２２を参照して説明した様に、高耐圧トランジスタ６０を経由して、電圧生成回路ＶＧからの電圧Ｖｉｎｈｉｂｉｔを非選択ビット線ＢＬＰに供給する。また、図２５及び図２６を参照して説明した様に、選択ビット線ＢＬＷにクランプトランジスタ４４を介して電圧ＶＳＲＣを供給すると共に、非選択ビット線ＢＬＰはクランプトランジスタ４４をカットオフして、比較的高い電圧に維持している。この様な方法によれば、充電トランジスタ４７のゲート電極に比較的高い電圧を供給する必要がないため、センスアンプユニットＳＡＵのラッチ回路ＳＤＬを、超低電圧トランジスタＴｒＮＶＬ，ＴｒＰＶＬ（図１６、図１７）から構成することができる。従って、センスアンプユニットＳＡＵの面積を縮小することができる。
例えば、図３１は、第１実施形態に係るセンスアンプユニットＳＡＵを構成するトランジスタの種類を示す模式的な回路図である。図３１に示す様に、ラッチ回路ＳＤＬは、超低電圧トランジスタＴｒＮＶＬ，ＴｒＰＶＬ（図１６、図１７）で構成される。ラッチ回路ＳＤＬ以外のラッチ回路ＤＬ０～ＤＬｎＬについても、超低電圧トランジスタＴｒＮＶＬ，ＴｒＰＶＬから構成される。センスアンプ回路ＳＡは、低電圧トランジスタＴｒＮＬ，ＴｒＰＬ（図１４、図１５）から構成される。耐圧トランジスタ４５及び高耐圧トランジスタ６０は、高電圧トランジスタＴｒＮＨ，ＴｒＰＨ（図１２、図１３）から構成される。図３１に示したトランジスタの構成は一例であって、この様な構成に限定されない。
また、第１実施形態では、ドレイン側選択トランジスタに対するプログラム動作において、非選択ビット線ＢＬＰが、フローティング状態となる。従って、例えば、選択ビット線ＢＬＷと、フローティング状態の非選択ビット線ＢＬＰとがＸ方向において隣り合ってしまうと、この非選択ビット線ＢＬＰの電圧が、選択ビット線ＢＬＷとの容量結合によって、低下してしまう可能性がある。そこで、第１実施形態においては、図２１を参照して説明した様に、ビット線ＢＬ＿Ｏ及びビット線ＢＬ＿Ｅの一方に対応するドレイン側選択トランジスタに対してプログラム動作を実行する場合に、他方に固定電圧を供給し、シールドとして利用する。この様な方法によれば、非選択ビット線ＢＬＰの電圧の変動を抑制し、クランプトランジスタ４４のカットオフ状態を好適に維持して、誤書込を抑制可能である。
［第２実施形態］
第２実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作では、偶数番目のビット線ＢＬ＿Ｅを選択ビット線ＢＬＷ及び非選択ビット線ＢＬＰとしてプログラム動作（図２０：第１実施形態）を実行し、奇数番目のビット線ＢＬ＿Ｏを選択ビット線ＢＬＷ及び非選択ビット線ＢＬＰとしてプログラム動作を実行し、その後、ベリファイ動作を実行する。
図３２は、第２実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作及びベリファイ動作を説明するための模式的な波形図である。図３２のタイミングｔ１０１～ｔ１０３の動作（Ｅｖｅｎ Ｐｒｏｇ）は、図２０のタイミングｔ１０１～ｔ１０３の動作と同様である。従って、重複する説明を省略する。
図３２のタイミングｔ１０４～ｔ１０６の動作（Ｏｄｄ Ｐｒｏｇ）は、図２０のタイミングｔ１０１～ｔ１０３の動作における、“Ｅｖｅｎ”と“Ｏｄｄ”を入れ替えた動作である。即ち、図２０のタイミングｔ１０１～ｔ１０３の動作では、ビット線ＢＬｍ－３（ＢＬ＿Ｅ）を選択ビット線ＢＬＷとし、ビット線ＢＬｍ－１（ＢＬ＿Ｅ）を非選択ビット線ＢＬＰとし、ビット線ＢＬｍ－４，ＢＬｍ－２（ＢＬ＿Ｏ）をシールドとしていた。これに対し、図３２のタイミングｔ１０４～ｔ１０６の動作では、ビット線ＢＬｍ－２（ＢＬ＿Ｏ）を選択ビット線ＢＬＷとし、ビット線ＢＬｍ－４（ＢＬ＿Ｏ）を非選択ビット線ＢＬＰとし、ビット線ＢＬｍ－３，ＢＬｍ－１（ＢＬ＿Ｅ）をシールドとする（図１９）。
図３２のタイミングｔ１０７～ｔ１１１の動作がベリファイ動作である。タイミングｔ１０７においては、選択ビット線ＢＬＷ（ＢＬｍ－３）に対応する信号線ＢＬＳ＿Ｅが“Ｌ”レベルから“Ｈ”レベルとなることによって、耐圧トランジスタ４５がＯＮ状態となる。また、選択ビット線ＢＬＷ（ＢＬｍ－２）に対応する信号線ＢＬＳ＿Ｏが“Ｌ”レベルから“Ｈ”レベルとなることによって、耐圧トランジスタ４５がＯＮ状態となる。
尚、図示は省略するものの、図３２のタイミングｔ１０７～ｔ１１０では、ドレイン側選択ゲート線ＳＧＤに、ベリファイ電圧を供給する。ベリファイ電圧は、ドレイン側選択ゲート線ＳＧＤのしきい値電圧が目標値に達したか否かを確認するための電圧である。ベリファイ電圧は、例えば、電圧Ｖｓｇ（図２０）程度の大きさの電圧であっても良いし、電圧ＶＳＧＤ（図１８）程度の大きさの電圧であっても良い。ベリファイ電圧は、少なくとも、接地電圧ＶＳＳ及び電圧ＶＳＲＣより大きく、プログラム電圧Ｖｓｇ＿ｐｒｏｇ（図２０）よりも小さい。
タイミングｔ１０７において、選択ビット線ＢＬＷ（ＢＬｍ－３，ＢＬｍ－２）に対応する信号線ＢＬＸ，ＢＬＣが“Ｌ”レベルから“Ｈ”レベルとなることによって、充電トランジスタ４９及びクランプトランジスタ４４がＯＮ状態となる。このとき、ラッチ回路ＳＤＬに“Ｌ”がラッチされ、ノードＩＮＶ＿Ｓは“Ｈ”であるので、電圧ＶＤＤが選択ビット線ＢＬＷに供給されて充電される。
タイミングｔ１０８において、選択ビット線ＢＬＷ（ＢＬｍ－３，ＢＬｍ－２）に対応する信号線ＨＬＬが“Ｌ”レベルから“Ｈ”レベルとなることによって、充電トランジスタ４６がＯＮ状態となる。このとき、電圧ＶＤＤとセンスノードＳＥＮとが電気的に接続され、電圧ＶＤＤからの電荷がセンスノードＳＥＮに蓄積される。
また、タイミングｔ１０９において、選択ビット線ＢＬＷ（ＢＬｍ－３，ＢＬｍ－２）に対応する信号線ＸＸＬが“Ｌ”レベルから“Ｈ”レベルとなることによって、放電トランジスタ４３がＯＮ状態となる。このとき、センスノードＳＥＮと選択ビット線ＢＬＷが電気的に接続される。センスノードＳＥＮに蓄積された電荷が選択ビット線ＢＬＷに流れるか否かに応じて、センストランジスタ４１がＯＮ状態又はＯＦＦ状態となり、選択ビット線ＢＬＷに接続されたドレイン側選択トランジスタＳＴＤのＯＮ状態／ＯＦＦ状態が判定される。
また、タイミングｔ１１０において、選択ビット線ＢＬＷ（ＢＬｍ－３，ＢＬｍ－２）に対応する信号線ＳＴＢが“Ｌ”レベルから“Ｈ”レベルとなることによって、スイッチトランジスタ４２がＯＮ状態となる。センストランジスタ４１がＯＮ状態であるか否かに応じて、配線ＬＢＵＳ中の電荷が放電される。その後、配線ＬＢＵＳの状態を、ラッチ回路ＳＤＬにセットする。
この様な方法によれば、偶数番目の選択ビット線ＢＬＷに対するプログラム動作と、奇数番目の選択ビット線ＢＬＷに対するプログラム動作と、が終了した後に、それらの選択ビット線ＢＬＷに対するベリファイ動作を一括して行うことができる。その結果、プログラム動作及びベリファイ動作を効率化することができる。
［第３実施形態］
図３３は、第３実施形態に係るドレイン側選択ゲート線ＳＧＤに対するプログラム動作を説明するための模式的な波形図である。上述した第１実施形態では、信号線ＢＩＡＳ＿Ｏが、図２０のタイミングｔ１０１において“Ｌ”レベルから“Ｈ”レベルとなることによって、電圧生成回路ＶＧからの電圧Ｖｉｎｈｉｂｉｔをビット線ＢＬ＿Ｏに供給し、ビット線ＢＬ＿Ｏの電圧を電圧Ｖｉｎｈｉｂｉｔに上昇させていた。これに対し、第３実施形態では、信号線ＢＩＡＳ＿Ｏが、タイミングｔ１０２よりも後のタイミングｔ１２０において“Ｌ”レベルから“Ｈ”レベルとなることによって、電圧生成回路ＶＧからの電圧Ｖｉｎｈｉｂｉｔをビット線ＢＬ＿Ｏに供給し、ビット線ＢＬ＿Ｏの電圧を電圧Ｖｉｎｈｉｂｉｔに上昇させている。これにより、フローティング状態のビット線ＢＬ＿Ｅ（ＢＬｍ－１）の電位が、ビット線ＢＬ＿Ｏとの容量結合によって上昇する。尚、図３３のタイミングｔ１０１～ｔ１０３の動作は、図２０のタイミングｔ１０１～ｔ１０３の動作と同様であるので、重複する説明を省略する。
この様な方法によれば、フローティング状態のビット線ＢＬ＿Ｅ（ＢＬｍ－１）の電位を上昇させることができるため、非選択ビット線ＢＬＰに接続されたドレイン側選択トランジスタＳＴＤのチャネル電位を上昇させて、より確実に、誤書込を抑制可能である。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、第２実施形態では、偶数番目のビット線ＢＬ＿Ｅに対するプログラム動作を実行した後に、奇数番目のビット線ＢＬ＿Ｏに対するプログラム動作を実行していた。しかしながら、奇数番目のビット線ＢＬ＿Ｏに対するプログラム動作を実行した後に、偶数番目のビット線ＢＬ＿Ｅに対するプログラム動作を実行しても良い。
また、第１実施形態～第３実施形態では、タイミングｔ１０１～タイミングｔ１１１において、シーケンサＳＱＣは、複数の信号線に対して同時に信号を切り替えることにより、トランジスタのＯＮ状態／ＯＦＦ状態を同時に切り替えていた。しかしながら、シーケンサＳＱＣは、複数の信号線に対して、それぞれ異なるタイミングで信号を切り替えることにより、トランジスタのＯＮ状態／ＯＦＦ状態を、それぞれ異なるタイミングで切り替えても良い。例えば、高耐圧トランジスタ６０がＯＮ状態からＯＦＦ状態に切り替わるタイミングと、耐圧トランジスタ４５がＯＦＦ状態からＯＮ状態に切り替わるタイミングと、がずれていても良い。
また、上記の各実施形態では、３次元構造のＮＡＮＤフラッシュメモリを例示したが、３次元構造を持たないＮＡＮＤフラッシュメモリにも本発明は適用可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＳ…メモリストリング、ＢＬ…ビット線、ＷＬ…ワード線、ＳＡＭ…センスアンプモジュール、ＳＡＵ…センスアンプユニット、ＳＡ…センスアンプ回路、ＳＴＤ…ドレイン側選択トランジスタ、ＳＧＤ…ドレイン側選択ゲート線、ＳＤＬ…ラッチ回路、ＳＱＣ…シーケンサ（制御回路）、ＶＧ…電圧生成回路。

Claims (12)

  1. 直列に接続された第１選択トランジスタ及び複数の第１メモリセルトランジスタを有する第１メモリストリングと、
    前記第１メモリストリングに接続された第１ビット線と、
    前記第１選択トランジスタのゲート電極に接続された選択ゲート線と、
    前記複数の第１メモリセルトランジスタのゲート電極に接続された複数のワード線と、
    前記第１ビット線に接続された第１センスアンプユニットと、
    前記選択ゲート線のプログラム動作を実行可能な制御回路と、
    電圧を生成する電圧生成回路と
    を備え、
    前記第１センスアンプユニットは、
    第１センスアンプ回路と、
    前記第１ビット線及び前記第１センスアンプ回路を電気的に接続する第１トランジスタと、
    前記第１トランジスタを介さずに前記第１ビット線及び前記電圧生成回路を電気的に接続する第２トランジスタと
    を含み、
    前記プログラム動作における第１の期間において、
    前記第１トランジスタのゲート電極に前記第１トランジスタをＯＦＦ状態とする電圧が供給され、前記第２トランジスタのゲート電極に前記第２トランジスタをＯＮ状態とする電圧が供給された状態で、前記第１ビット線の電圧が第１電圧となり、前記選択ゲート線の電圧が第２電圧となり、
    前記プログラム動作における前記第１の期間後の第２の期間において、
    前記第１トランジスタのゲート電極に前記第１トランジスタをＯＮ状態とする電圧が供給され、前記第２トランジスタのゲート電極に前記第２トランジスタをＯＦＦ状態とする電圧が供給された状態で、前記第１ビット線の電圧が前記第１電圧よりも小さい第３電圧となり、前記選択ゲート線の電圧が前記第２電圧よりも大きい第４電圧となる
    半導体記憶装置。
  2. 前記第１センスアンプ回路は、
    前記第１トランジスタを介して前記第１ビット線に電気的に接続されたゲート電極を備える第１センストランジスタと、
    前記第１センストランジスタと前記第１トランジスタとの間の電流経路に設けられた第１クランプトランジスタと、
    前記第１センストランジスタと前記第１クランプトランジスタとの間の電流経路に設けられた第１スイッチトランジスタと、
    前記第１クランプトランジスタ及び前記第１スイッチトランジスタの間の電流経路に電気的に接続された出力端子を備える第１インバータ回路と
    を備え、
    前記第１センスアンプユニットは第１ラッチ回路を含み、
    前記第１ラッチ回路は、
    前記第１インバータ回路の入力端子に接続された出力端子を備える第２インバータ回路と、
    前記第２インバータ回路の入力端子に接続された出力端子と、前記第２インバータ回路の出力端子に接続された入力端子と、を備える第３インバータ回路と
    を備え、
    前記第１ラッチ回路は、前記第１センストランジスタ、前記第１クランプトランジスタ及び前記第１スイッチトランジスタの少なくとも一つと比較して、ゲート酸化膜が小さいこと、ゲート長が小さいこと、及びウェル領域の不純物濃度が低いこと、の少なくとも一つを有するトランジスタを含む
    請求項１記載の半導体記憶装置。
  3. 直列に接続された第２選択トランジスタ及び複数の第２メモリセルトランジスタを有する第２メモリストリングと、
    直列に接続された第３選択トランジスタ及び複数の第３メモリセルトランジスタを有する第３メモリストリングと、
    前記第２メモリストリングに接続された第２ビット線と、
    前記第３メモリストリングに接続された第３ビット線と、
    前記第２ビット線に接続された第２センスアンプユニットと、
    前記第３ビット線に接続された第３センスアンプユニットと
    を備え、
    前記選択ゲート線は、前記第２選択トランジスタのゲート電極、及び、前記第３選択トランジスタのゲート電極に接続され、
    前記複数のワード線は、前記複数の第２メモリセルトランジスタのゲート電極、及び、前記複数の第３メモリセルトランジスタのゲート電極に接続され、
    前記第１ビット線は、前記第２ビット線及び前記第３ビット線の間に設けられ、
    前記第２センスアンプユニットは、
    第２センスアンプ回路と、
    前記第２ビット線及び前記第２センスアンプ回路を電気的に接続する第３トランジスタと、
    前記第３トランジスタを介さずに前記第２ビット線及び前記電圧生成回路を電気的に接続する第４トランジスタと
    を含み、
    前記第３センスアンプユニットは、
    第３センスアンプ回路と、
    前記第３ビット線及び前記第３センスアンプ回路を電気的に接続する第５トランジスタと、
    前記第５トランジスタを介さずに前記第３ビット線及び前記電圧生成回路を電気的に接続する第６トランジスタと
    を含み、
    前記第１の期間及び前記第２の期間において、
    前記第３トランジスタのゲート電極に前記第３トランジスタをＯＦＦ状態とする電圧が供給され、前記第４トランジスタのゲート電極に前記第４トランジスタをＯＮ状態とする電圧が供給された状態で、前記第２ビット線の電圧が前記第１電圧となり、
    前記第５トランジスタのゲート電極に前記第５トランジスタをＯＦＦ状態とする電圧が供給され、前記第６トランジスタのゲート電極に前記第６トランジスタをＯＮ状態とする電圧が供給された状態で、前記第３ビット線の電圧が前記第１電圧となる
    請求項１記載の半導体記憶装置。
  4. 前記プログラム動作における前記第２の期間後の第３の期間において、
    前記第１トランジスタのゲート電極に前記第１トランジスタをＯＦＦ状態とする電圧が供給され、前記第２トランジスタのゲート電極に前記第２トランジスタをＯＮ状態とする電圧が供給された状態で、前記第１ビット線の電圧が前記第１電圧となり、
    前記第３トランジスタのゲート電極に前記第３トランジスタをＯＦＦ状態とする電圧が供給され、前記第４トランジスタのゲート電極に前記第４トランジスタをＯＮ状態とする電圧が供給された状態で、前記第２ビット線の電圧が前記第１電圧となり、
    前記第２電圧が前記選択ゲート線に供給され、
    前記プログラム動作における前記第３の期間後の第４の期間において、
    前記第１トランジスタのゲート電極に前記第１トランジスタをＯＦＦ状態とする電圧が供給され、前記第２トランジスタのゲート電極に前記第２トランジスタをＯＮ状態とする電圧が供給された状態で、前記第１ビット線の電圧が前記第１電圧となり、
    前記第３トランジスタのゲート電極に前記第３トランジスタをＯＮ状態とする電圧が供給され、前記第４トランジスタのゲート電極に前記第４トランジスタをＯＦＦ状態とする電圧が供給された状態で、前記第２ビット線の電圧が前記第３電圧となり、
    前記第４電圧が前記選択ゲート線に供給される
    請求項３記載の半導体記憶装置。
  5. 前記第１センスアンプ回路は、
    前記第１トランジスタを介して前記第１ビット線に電気的に接続されたゲート電極を備える第１センストランジスタと、
    前記第１センストランジスタと前記第１トランジスタとの間の電流経路に設けられた第１スイッチトランジスタと
    を備え、
    前記第２センスアンプ回路は、
    前記第３トランジスタを介して前記第２ビット線に電気的に接続されたゲート電極を備える第２センストランジスタと、
    前記第２センストランジスタと前記第２トランジスタとの間の電流経路に設けられた第２スイッチトランジスタと
    を備え、
    前記第３センスアンプ回路は、
    前記第５トランジスタを介して前記第３ビット線に電気的に接続されたゲート電極を備える第３センストランジスタと、
    前記第３センストランジスタと前記第３トランジスタとの間の電流経路に設けられた第３スイッチトランジスタと
    を備え、
    前記プログラム動作における前記第４の期間後の第５の期間において、
    前記選択ゲート線に、前記第４電圧よりも小さいベリファイ電圧が供給され、
    前記第１スイッチトランジスタのゲート電極、前記第２スイッチトランジスタのゲート電極、及び、前記第３スイッチトランジスタのゲート電極に、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、及び、前記第３スイッチトランジスタをＯＮ状態とする電圧が供給される
    請求項４記載の半導体記憶装置。
  6. 直列に接続された第４選択トランジスタ及び複数の第４メモリセルトランジスタを有する第４メモリストリングと、
    前記第４メモリストリングに接続された第４ビット線と、
    前記第４ビット線に接続された第４センスアンプユニットと
    を備え、
    前記選択ゲート線は、前記第４選択トランジスタのゲート電極に接続され、
    前記複数のワード線は、前記複数の第４メモリセルトランジスタのゲート電極に接続され、
    前記第２ビット線又は前記第３ビット線は、前記第１ビット線及び前記第４ビット線の間に設けられ、
    前記第４センスアンプユニットは、
    第４センスアンプ回路と、
    前記第４ビット線及び前記第４センスアンプ回路を電気的に接続する第７トランジスタと、
    前記第７トランジスタを介さずに前記第４ビット線及び前記電圧生成回路を電気的に接続する第８トランジスタと
    を含み、
    前記第１トランジスタのゲート電極及び前記第７トランジスタのゲート電極は、電気的に共通であり、
    前記第２トランジスタのゲート電極及び前記第８トランジスタのゲート電極は、電気的に共通であり、
    前記第１の期間において、
    前記第４ビット線の電圧が前記第１電圧となり、
    前記第２の期間において、
    前記第４ビット線の電圧が、前記第３電圧よりも大きい
    請求項３記載の半導体記憶装置。
  7. 前記第３の期間において、
    前記第３ビット線の電圧が前記第１電圧となり、
    前記第２の期間において、
    前記第３ビット線の電圧が、前記第３電圧よりも大きい
    請求項４記載の半導体記憶装置。
  8. 前記第２の期間において、
    前記第４ビット線の電圧が、前記第１電圧よりも大きい
    請求項６記載の半導体記憶装置。
  9. 前記第１の期間の終了後、前記第２の期間の開始前に、前記第１トランジスタのゲート電極の電圧が、前記第１トランジスタをＯＦＦ状態とする電圧から、前記第１トランジスタをＯＮ状態とする電圧に切り替わる
    請求項１記載の半導体記憶装置。
  10. 前記第３の期間の終了後、前記第４の期間の開始前に、前記第３トランジスタのゲート電極の電圧が、前記第３トランジスタをＯＦＦ状態とする電圧から、前記第３トランジスタをＯＮ状態とする電圧に切り替わる
    請求項４記載の半導体記憶装置。
  11. 直列に接続された第１選択トランジスタ及び複数の第１メモリセルトランジスタを有する第１メモリストリングと、
    直列に接続された第２選択トランジスタ及び複数の第２メモリセルトランジスタを有する第２メモリストリングと、
    直列に接続された第３選択トランジスタ及び複数の第３メモリセルトランジスタを有する第３メモリストリングと、
    前記第１メモリストリング、前記第２メモリストリング、及び前記第３メモリストリングにそれぞれ接続された第１ビット線、第２ビット線、及び第３ビット線と、
    前記第１ビット線、前記第２ビット線、及び前記第３ビット線にそれぞれ接続された第１センスアンプ回路、第２センスアンプ回路、及び第３センスアンプ回路と、
    前記第１選択トランジスタ、前記第２選択トランジスタ、及び前記第３選択トランジスタのゲート電極に共通に接続された選択ゲート線と、を備え、
    前記第１選択トランジスタ、前記第２選択トランジスタ、及び前記第３選択トランジスタに対するプログラム動作方法であって、
    前記第１ビット線は、前記第２ビット線及び前記第３ビット線の間に設けられ、
    第１の期間において、
    電圧生成回路からの第１電圧が第１電圧供給線を介して前記第１ビット線、前記第２ビット線、及び前記第３ビット線に供給され、
    前記電圧生成回路からの第２電圧が前記選択ゲート線に供給され、
    前記第１の期間後の第２の期間において、
    前記電圧生成回路からの前記第１電圧よりも小さい第３電圧が第１電圧供給配線を介さずに、前記第１センスアンプ回路に接続された第２電圧供給線を介して前記第１ビット線に供給され、
    前記第１電圧が前記第１電圧供給線を介して前記第２ビット線及び前記第３ビット線に供給され、
    前記電圧生成回路からの前記第２電圧よりも大きい第４電圧が前記選択ゲート線に供給される
    選択ゲート線に対するプログラム動作方法。
  12. 直列に接続された第１選択トランジスタ及び複数の第１メモリセルトランジスタを有する第１メモリストリングと、
    直列に接続された第２選択トランジスタ及び複数の第２メモリセルトランジスタを有する第２メモリストリングと、
    直列に接続された第３選択トランジスタ及び複数の第３メモリセルトランジスタを有する第３メモリストリングと、
    直列に接続された第４選択トランジスタ及び複数の第４メモリセルトランジスタを有する第４メモリストリングと、
    前記第１メモリストリング、前記第２メモリストリング、前記第３メモリストリング、及び前記第４メモリストリングにそれぞれ接続された第１ビット線、第２ビット線、第３ビット線、及び第４ビット線と、
    前記第１ビット線、前記第２ビット線、前記第３ビット線、及び前記第４ビット線にそれぞれ接続された第１センスアンプユニット、第２センスアンプユニット、第３センスアンプユニット、及び第４センスアンプユニットと、
    前記第１センスアンプユニット、前記第２センスアンプユニット、前記第３センスアンプユニット、及び前記第４センスアンプユニットに接続された複数の信号線と、
    電圧を生成する電圧生成回路と
    を備え、
    前記第１ビット線は、前記第２ビット線及び前記第３ビット線の間に設けられ、
    前記第２ビット線又は前記第３ビット線は、前記第１ビット線及び前記第４ビット線の間に設けられ、
    を備え、
    前記第１センスアンプユニット、前記第２センスアンプユニット、前記第３センスアンプユニット、及び前記第４センスアンプユニットは、それぞれ、
    センスアンプ回路と、
    前記第１ビット線、前記第２ビット線、前記第３ビット線、又は前記第４ビット線を、前記センスアンプ回路に電気的に接続する第１トランジスタと、
    前記第１トランジスタを介さずに、前記第１ビット線、前記第２ビット線、前記第３ビット線、又は前記第４ビット線を、前記電圧生成回路に電気的に接続する第２トランジスタと
    を含み、
    前記複数の信号線は、
    前記第１センスアンプユニット中の前記第１トランジスタのゲート電極と、前記第４センスアンプユニット中の前記第１トランジスタのゲート電極と、を電気的に導通させる第１信号線と、
    前記第２センスアンプユニット中の前記第１トランジスタのゲート電極と、前記第３センスアンプユニット中の前記第１トランジスタのゲート電極と、を電気的に導通させる第２信号線と、
    前記第１センスアンプユニット中の前記第２トランジスタのゲート電極と、前記第４センスアンプユニット中の前記第２トランジスタのゲート電極と、を電気的に導通させる第３信号線と、
    前記第２センスアンプユニット中の前記第２トランジスタのゲート電極と、前記第３センスアンプユニット中の前記第２トランジスタのゲート電極と、を電気的に導通させる第４信号線と
    を更に備え、
    前記第１信号線及び前記第２信号線には、お互いに異なる電圧を入力可能であり、
    前記第３信号線及び前記第４信号線には、お互いに異なる電圧を入力可能である
    半導体記憶装置。
JP2022117284A 2022-07-22 2022-07-22 半導体記憶装置及び選択ゲート線に対するプログラム動作方法 Pending JP2024014452A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022117284A JP2024014452A (ja) 2022-07-22 2022-07-22 半導体記憶装置及び選択ゲート線に対するプログラム動作方法
TW111144622A TW202405815A (zh) 2022-07-22 2022-11-22 半導體記憶裝置及對選擇閘極線之編程動作方法
CN202310013769.6A CN117437950A (zh) 2022-07-22 2023-01-05 半导体存储装置及对于选择栅极线的编程动作方法
US18/176,443 US20240029807A1 (en) 2022-07-22 2023-02-28 Semiconductor storage device and program operation method for a select gate line of the semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022117284A JP2024014452A (ja) 2022-07-22 2022-07-22 半導体記憶装置及び選択ゲート線に対するプログラム動作方法

Publications (1)

Publication Number Publication Date
JP2024014452A true JP2024014452A (ja) 2024-02-01

Family

ID=89546863

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022117284A Pending JP2024014452A (ja) 2022-07-22 2022-07-22 半導体記憶装置及び選択ゲート線に対するプログラム動作方法

Country Status (4)

Country Link
US (1) US20240029807A1 (ja)
JP (1) JP2024014452A (ja)
CN (1) CN117437950A (ja)
TW (1) TW202405815A (ja)

Also Published As

Publication number Publication date
TW202405815A (zh) 2024-02-01
US20240029807A1 (en) 2024-01-25
CN117437950A (zh) 2024-01-23

Similar Documents

Publication Publication Date Title
US11568936B2 (en) Semiconductor memory device
US10276242B2 (en) Semiconductor memory device
JP5626812B2 (ja) 半導体記憶装置
JP5883494B1 (ja) 不揮発性半導体記憶装置
CN112530482B (zh) 半导体存储器装置
US11437109B2 (en) Semiconductor storage device
JP2021039807A (ja) 半導体記憶装置
TWI743901B (zh) 半導體記憶裝置
CN115117087A (zh) 半导体存储装置
JP2024014452A (ja) 半導体記憶装置及び選択ゲート線に対するプログラム動作方法
TW202111713A (zh) 半導體記憶裝置
WO2023002644A1 (ja) 半導体記憶装置
JP5792878B2 (ja) 半導体記憶装置
TWI810780B (zh) 半導體記憶裝置
US20240096413A1 (en) Semiconductor memory device
JP2022050043A (ja) 半導体記憶装置
JP2024132118A (ja) 半導体記憶装置
CN116844603A (zh) 半导体存储装置
JP2022091503A (ja) 半導体記憶装置
JP2024129878A (ja) メモリシステム
CN114944182A (zh) 半导体存储装置
CN115713957A (zh) 半导体存储装置