CN112530482B - 半导体存储器装置 - Google Patents

半导体存储器装置 Download PDF

Info

Publication number
CN112530482B
CN112530482B CN202010147001.4A CN202010147001A CN112530482B CN 112530482 B CN112530482 B CN 112530482B CN 202010147001 A CN202010147001 A CN 202010147001A CN 112530482 B CN112530482 B CN 112530482B
Authority
CN
China
Prior art keywords
wiring
memory device
bit line
semiconductor memory
portions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010147001.4A
Other languages
English (en)
Other versions
CN112530482A (zh
Inventor
安彦尚文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112530482A publication Critical patent/CN112530482A/zh
Application granted granted Critical
Publication of CN112530482B publication Critical patent/CN112530482B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Abstract

一种半导体存储器装置包含：第一和第二存储块，其沿第一方向布置；第一位线，其在所述第一方向上延伸，且包含第一和第二部分，所述第一和第二存储块分别通过所述第一和第二部分连接到所述第一位线；第一感测放大器，其连接到所述第一位线；第一布线，其在与所述第一方向相交的第二方向上延伸，且当在与所述第一和第二方向相交的第三方向上看时，与所述第一位线的所述第二部分重叠；以及控制器，其在读取操作期间，将第一电压施加到所述第一位线，且将第二电压施加到所述第一布线。所述第一感测放大器与所述第一部分之间的第一距离短于所述第一感测放大器与所述第二部分之间的第二距离。

Description

半导体存储器装置
相关申请案的交叉参考
本申请是基于且要求来自2019年9月19日提交的日本专利申请第2019-170558号的优先权益，所述申请的全部内容以引用的方式并入本文中。
技术领域
本文中描述的实施例大体上涉及一种半导体存储器装置。
背景技术
包含沿第一方向布置的多个存储块和在所述第一方向上延伸且沿与所述第一方向相交的第二方向布置的多个位线的半导体存储器装置是已知的。
发明内容
实施例提供一种能够高速操作的半导体存储器装置。
一般来说，根据一个实施例，提供一种半导体存储器装置，其包含半导体存储器装置，所述半导体存储器装置包含沿第一方向布置的第一和第二存储块；在所述第一方向上延伸且包含第一部分和第二部分的第一位线，所述第一存储块穿过所述第一部分连接到所述第一位线，且所述第二存储器块穿过所述第二部分连接到所述第一位线；第一感测放大器，其连接到所述第一位线；第一布线，其在与所述第一方向相交的第二方向上延伸，且当在与所述第一方向和所述第二方向相交的第三方向上看时，与所述第一位线的所述第二部分重叠；以及控制器，其在读取操作期间将第一电压施加到所述第一位线，且将第二电压施加到所述第一布线。所述第一感测放大器与所述第一部分之间的第一距离短于所述第一感测放大器与所述第二部分之间的第二距离。
附图说明
图1是说明根据第一实施例的半导体存储器装置的配置实例的示意性框图；
图2是说明与图1相同的配置实例的示意性电路图；
图3是说明与图1相同的配置实例的示意性电路图；
图4是说明与图1相同的配置实例的示意性电路图；
图5是说明与图1相同的配置实例的示意性平面图；
图6是说明与图1相同的配置实例的示意性透视图；
图7是对应于图5中由A指示的部分的示意性透视图；
图8是对应于图5中由B指示的部分的示意性透视图；
图9是说明与图1相同的配置实例的示意性平面图；
图10是说明与图1相同的半导体存储器装置的第一读取操作的示意性波形图；
图11是说明与图1相同的半导体存储器装置的第二读取操作的示意性波形图；
图12是说明根据第一实施例的半导体存储器装置的第一配置实例的示意性俯视图；
图13是说明根据第一实施例的半导体存储器装置的第二配置实例的示意性俯视图；
图14是说明根据第一实施例的半导体存储器装置的第三配置实例的示意性俯视图；以及
图15是说明根据第一实施例的半导体存储器装置的第四配置实例的示意性俯视图。
具体实施方式
接下来，将参考附图详细描述根据实施例的半导体存储器装置。以下实施例仅为实例，且无意限制本公开。
在本说明书中，平行于半导体衬底的上表面的预定方向被称作X方向，平行于所述半导体衬底的上表面且垂直于X方向的方向被称作Y方向，且垂直于所述半导体衬底的上表面的方向被称作Z方向。
在本说明书中沿预定平面的方向可被称为第一方向，沿所述预定平面与所述第一方向相交的方向是第二方向，且与所述预定平面相交的方向可被称为第三方向。第一方向、第二方向和第三方向可或可不对应于X方向、Y方向和Z方向中的任一者。
在本说明书中，例如“上”和“下”的表达是基于半导体衬底。举例来说，沿Z方向远离半导体衬底的方向被称作“上”，且沿Z方向接近半导体衬底的方向被称作“下”。当提到某一配置的下表面或下端部分时，其表示此配置的半导体衬底侧上的表面或端部部分，且到提到上表面或上端部分时，其表示与此配置的半导体衬底侧相对的一侧上的表面或端部部分。与X方向或Y方向相交的表面被称作侧表面和类似术语。
在本说明书中，当将第一配置描述为“电连接”到第二配置时，所述第一配置与所述第二配置直接连接，或者，所述第一配置经由布线、半导体部件、晶体管等连接到第二配置。举例来说，当三个晶体管串联时，即使第二晶体管处于断开状态，第一晶体管也“电连接”到第三电晶体。
在本说明书中，当将第一配置描述为“连接于”第二配置与第三配置“之间”时，这意味着第一配置、第二配置和第三配置串联，且第一配置提供于第二配置和第三配置的电流路径中。
在本说明书中，举例来说，当将电路或类似者描述为“传导”两个布线或类似者时，这意味着所述电路或类似者包含晶体管或类似者，且所述晶体管或类似者提供于两个布线之间的电流路径中，且所述晶体管或类似者进入接通状态。
第一实施例
下文将参看图式描述根据第一实施例的半导体存储器装置的配置。以下图式是示意性的，且为了解释的方便起见，可省略所述配置的一部分。
图1是说明根根据此实施例的半导体存储器装置的配置实例的示意性框图。图2是说明根据此实施例的半导体存储器装置的配置实例的示意性电路图。
举例来说，根据此实施例的半导体存储器装置包含如图1中所说明的存储器裸片MD。存储器裸片MD包含存储数据的存储器单元阵列MCA，以及连接到所述存储器单元阵列MCA的外围电路PC。
存储器单元阵列MCA的电路配置
存储器单元阵列MCA包含如图2中所说明的多个存储块BLK。
所述多个存储块BLK中的每一者包含多个串单元SU。所述多个串单元SU中的每一者包含多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL连接到外围电路PC。所述多个存储器串MS的另一端分别经由共用下部布线SC和源极线SL连接到外围电路PC。
存储器串MS包含串联连接在位线BL与源极线SL之间的漏极选择晶体管STD、多个存储器单元MC和源极选择晶体管STS。在下文，漏极选择晶体管STD和源极选择晶体管STS可简称为选择晶体管(STD和STS)。
存储单元MC是场效应晶体管，其包含充当沟道区的半导体层、包含电荷储存膜的栅极绝缘膜，以及栅电极。存储单元MC的阈值电压根据储存在电荷储存膜中的电荷的量而改变。存储单元MC存储1位或多位数据。字线WL中的每一者连接到对应于一个存储器串MS的所述多个存储器单元MC的栅电极中的每一者。所述字线WL中的每一者共同地连接到一个存储块BLK中的所有存储器串MS。
选择晶体管(STD和STS)是场效应晶体管，其包含充当沟道区的半导体层、栅极绝缘膜和栅电极。选择栅极线(SGD和SGS)分别连接到选择晶体管(STD和STS)的栅电极。对应于串单元SU提供漏极选择线SGD，且所述漏极选择线SGD共同地连接到一个串单元SU中的所有存储器串MS。源极选择线SGS共同地连接到一个存储块BLK中的所有存储器串MS。
图2示出面向多个位线BL的局部区的上表面的位线-反冲线BKK。所述位线-反冲线BKK面向存储器单元阵列MCA中的所有位线BL的所述局部区的上表面。所述位线-反冲线BKK和所述多个位线BL形成多个电容器盖。也就是说，所述位线BL的一部分分别充当所述电容器盖的一个电极。所述位线-反冲线BKK充当所述多个电容器盖的其它电极。
外围电路PC的电路配置
如图1所示，外围电路PC包含行解码器RD、感测放大器模块SAM、反冲线驱动器12(图2)、电压产生电路VG和定序器SQC。外围电路PC包含地址寄存器ADR、命令寄存器CMR和状态寄存器STR。外围电路PC包含输入/输出控制电路I/O和逻辑电路CTR。
行解码器RD包含(例如)解码电路和切换电路。解码电路对锁存在地址寄存器ADR中的行地址RA进行解码。切换电路使对应于行地址RA的字线WL和选择栅极线(SGD和SGS)根据解码电路的输出信号与对应电压供应线导通。
如图3所示，感测放大器模块SAM包含对应于所述多个位线BL的多个感测放大器单元SAU。感测放大器单元SAU包含：连接到位线BL的感测放大器SA；数据锁存器SDL、ADL、BDL、CDL和XDL；逻辑电路OP；以及连接到这些元件的布线LBUS。
如图4所示，感测放大器SA包含击穿电压晶体管31、箝位晶体管11、节点COM，以及串联连接在位线BL与感测节点SEN之间的放电晶体管33。感测放大器SA包含切换晶体管34和感测晶体管35，其串联连接在布线LBUS与接地电压电源线VSS之间。
击穿电压晶体管31是NMOS击穿电压晶体管。举例来说，当相对较大的电压供应到源极线SL(图2)时，击穿电压晶体管31保护感测放大器SA。来自定序器SQC的控制信号经由信号线BLS供应到击穿电压晶体管31的栅电极。
箝位晶体管11是NMOS晶体管。箝位晶体管11控制位线BL的电压。来自定序器SQC的控制信号经由信号线BLC供应到箝位晶体管11的栅电极。
节点COM经由充电晶体管36和充电晶体管37连接到电压供应线VDD。节点COM经由放电晶体管38连接到电压供应线VSRC。充电晶体管36和放电晶体管38是NMOS晶体管。充电晶体管37是PMOS晶体管。来自定序器SQC的控制信号经由信号线BLX供应到充电晶体管36的栅电极。充电晶体管37和放电晶体管38的栅电极分别连接到数据锁存器SDL的节点INV。
放电晶体管33是NMOS晶体管。放电晶体管33在读取操作或类似者期间，使感测节点SEN的电荷放电。来自定序器SQC的控制信号经由信号线XXL供应到放电晶体管33的栅电极。
感测节点SEN经由充电晶体管39和充电晶体管37连接到电压供应线VDD。感测节点SEN经由电容器40连接到信号线CLK。控制信号从定序器SQC供应到信号线CLK。充电晶体管39是NMOS晶体管。来自定序器SQC的控制信号经由信号线HHL供应到充电晶体管39的栅电极。
开关晶体管34是NMOS晶体管。开关晶体管34使布线LBUS和感测晶体管35在读取操作或类似者期间导通。来自定序器SQC的控制信号经由信号线STB供应到开关晶体管34的栅电极。
感测晶体管35是NMOS晶体管。感测晶体管35根据感测节点SEN的电压，在布线LBUS中释放或保持电荷。感测晶体管35的栅电极连接到感测节点SEN。
如图3所示，在此实施例中，上文所述的信号线BLS、BLC、BLX、XXL、HHL和STB共同连接在感测放大器模块SAM中的所有感测放大器单元SAU之间。在此实施例中，上文所述的电压供应线VDD和VSRC共同跨感测放大器模块SAM中的所有感测放大器单元SAU连接。
如图4所示，数据锁存器SDL包含节点LAT和节点INV；并联连接在节点LAT与节点INV之间的逆变器41和42；连接在节点LAT与布线LBUS之间的开关晶体管43；连接在节点INV与布线LBUS之间的开关晶体管44。逆变器41的输出端子和逆变器42的输入端子连接到节点LAT。逆变器41的输入端子和逆变器42的输出端子连接到节点INV。尽管未说明，但数据锁存器ADL、BDL、CDL和XDL具有与数据锁存器SDL相同的配置。
举例来说，锁存在数据锁存器SDL中的数据适当地传送到数据锁存器ADL、BDL和CDL。逻辑电路OP(图3)对数据锁存器ADL、BDL和CDL中的数据执行逻辑操作，例如“与”、“或”和“异或”，并计算记录在存储器单元MC中的数据。
数据锁存器XDL连接到布线LBUS和构成总线DB(图3)的布线db。在数据锁存器XDL中，举例来说，存储写入到存储器单元MC的数据或从存储器单元MC读取的数据。
感测放大器模块SAM包含解码电路和开关电路(未示出)。解码电路对锁存在地址寄存器ADR(图1)中的列地址CA进行解码。开关电路根据解码电路的输出信号，使对应于列地址CA的数据锁存器XDL与总线DB导通。
如图2所示，反冲线驱动器12包含连接于位线-反冲线BKK与电压供应线(未示出)之间的开关晶体管13。来自定序器SQC的控制信号经由信号线BLCPL供应到开关晶体管13的栅电极。反冲线驱动器12的配置可酌情改变。
电压产生电路VG(图1)包含(例如)：步升电路，例如连接到电力供应电压供应线VCC和接地电压供应线VSS的电荷泵电路；步降电路，例如稳压器；以及多个电压供应线(未示出)。根据来自定序器SQC的内部控制信号，电压产生电路VG产生多个操作电压，其将在相对于存储器单元阵列MCA的读取操作、写入操作和擦除操作中供应到位线BL、源极线SL、字线WL、选择栅极线(SGD和SGS)和位线-反冲线BKK，且同时从所述多个电压供应线输出多个操作电压。
定序器SQC(图1)循序地对锁存在命令寄存器CMR中的命令数据CMD进行解码，从多个信号线输出命令数据CMD，且将内部控制信号输出到行解码器RD、感测放大器模块SAM、反冲线驱动器12和电压产生电路VG。定序器SQC适当地将指示其自身的状态的状态数据输出到状态寄存器STR。举例来说，当执行写入操作或擦除操作时，输出指示写入操作或擦除操作是否正常完成的信息作为状态数据。
输入/输出控制电路I/O(图1)包含数据输入/输出端子I/O0到I/O7，连接到数据输入/输出端子I/O0到I/O7的移位寄存器，以及连接到所述移位寄存器的FIFO缓冲器。根据来自逻辑电路CTR的内部控制信号，输入/输出控制电路I/O将已输入到数据输入/输出端子I/O0到I/O7的数据输出到感测放大器模块SAM中的数据锁存器XDL、地址寄存器ADR或命令寄存器CMR。输入/输出控制电路I/O还将已从数据锁存器XDL或状态寄存器STR输入的数据输出到数据输入/输出端子I/O0到I/O7。
逻辑电路CTR(图1)经由外部控制端/CEn、CLE、ALE、/WE和/RE从外部控制器接收外部控制信号，且响应于所述外部控制信号，逻辑电路CTR将内部控制信号输出到输入/输出控制电路I/O。
存储器裸片MD
接下来，将参考图5到9描述根据第一实施例的半导体存储器装置的配置实例。图5是说明根据此实施例的半导体存储器装置的配置实例的示意性平面图。图6是说明根据此实施例的半导体存储器装置的配置实例的示意性透视图。图7是对应于图5中由A指示的部分的示意性透视图。图8是对应于图5中由B指示的部分的示意性透视图。图9是说明根据此实施例的半导体存储器装置的配置实例的示意性平面图。图5到9说明示意性配置，且可酌情改变特定配置。在图5到9中，省略所述配置的一部分。
如图5所示，根据此实施例的存储器裸片MD包含在X方向和Y方向上对准的四个存储器平面区MP，以及在Y方向上在存储器裸片MD的一端提供的垫区PAD。存储器平面区MP中的每一者包含存储器单元阵列MCA。垫区PAD包含多个外部垫电极。所述多个外部垫电极经由接合线连接到，例如控制器、另一存储器裸片MD或类似者。这些多个外部垫电极充当数据输入/输出端子I/O0到I/O7、外部控制端/CEn、CLE、ALE、/WE和/RE，以及连接到电力供应电压供应线VCC和接地电压电源线VSS的电压供应端子。
存储器平面区MP
举例来说，如图6中所说明，存储器平面区MP包含存储器层ML、提供于存储器层ML下方的电路层CL，以及提供于存储器层ML上方的上部布线层WLL。
存储器层ML
存储器层ML包含在X方向上交替布置的多个存储器单元阵列区R1和贯通-触点区R2，以及所述多个存储器单元阵列区R1和贯通-触点区R2(图6和7)的在X方向上提供在两端的字线触点区R3。
存储器单元阵列区R1包含存储器单元阵列MCA。如图5所示，存储器单元阵列MCA包含布置在Y方向上的多个存储块BLK。在Y方向上邻近的两个存储块BLK之间，提供在X方向上延伸的块间绝缘层ST，例如如图7中所说明。
如图7所说明，存储块BLK包含在Z方向上延伸的多个存储器结构110、覆盖所述多个存储器结构110的外部外围表面且在Z方向上延伸的多个导电层120、安置于所述多个导电层120之间的多个绝缘层130、连接到存储器结构110的上端的多个布线140，以及连接到存储器结构110的下端的下部布线层150(图7)。
存储器结构110以预定模式布置在X和Y方向上。每一存储器结构110包含在Z方向上延伸的半导体层111、提供于半导体层111与导电层120之间的栅极绝缘层112、连接到半导体层111的上端的半导体层113，以及提供于存储器结构110的中心部分的绝缘层114。
举例来说，半导体层111充当多个存储器单元MC的沟道区，以及一个存储器串MS中的漏极选择晶体管STD(图2)。半导体层111具有大体上圆柱形形状，且例如氧化硅(SiO2)等绝缘层114嵌入于其中心部分中。半导体层111是由例如未掺杂的多晶硅(Si)制成的半导体层。
栅极绝缘层112在Z方向上沿半导体层111的外部外围表面延伸。栅极绝缘层112包含隧穿绝缘层、电荷储存层，以及堆叠在半导体层111与导电层120之间的块绝缘层。举例来说，隧穿绝缘层和块绝缘层是例如氧化硅(SiO2)的绝缘层。电荷储存层是能够储存电荷的层，例如氮化硅(SiN)。电荷储存层可形成布置在Z方向上的多个浮动栅极。举例来说，此类浮动栅极含有多晶硅(Si)，其含有例如磷(P)等N型杂质。
半导体层113是例如含有例如磷(P)等N型杂质的多晶硅(Si)的半导体层。
多个导电层120布置在Z方向上，其中绝缘层130插入其间，且每一导电层120是在X方向和Y方向上延伸的大体上板状导电层。这些导电层120具有形成于预定模式的多个通孔，且存储器结构110分别提供于所述通孔中。导电层120包含(例如)氮化钛(TiN)、钨(W)或其堆叠膜。
导电层120a中的一些分别充当字线WL(图2)以及连接到所述字线WL的多个存储器单元MC(图2)的栅电极。提供在多个导电层120a上方的导电层120b充当漏极选择线SGD(图2)的栅电极，以及连接到漏极选择线SGD的多个漏极选择晶体管STD(图2)。提供于多个导电层120a下方的导电层120c充当源极选择线SGS(图2)，以及连接所述源极选择线SGS的多个源极选择晶体管STS的栅电极。
绝缘层130中的每一者提供于布置在Z方向上的两个导电层120之间。绝缘层130是例如氧化硅(SiO2)的绝缘膜。
布线140充当位线BL。多个布线140布置在X方向上，且在Y方向上延伸。每一布线140经由触点141和半导体层113连接到半导体层111。举例来说，如图6中所说明，Y方向上的布线140的一端经由位线触点BL'连接到电路层CL中的元件。
举例来说，如图7中所说明，下部布线层150包含连接到半导体层111的导电层151，以及设置于导电层151的下表面上的导电层152。下部布线层150充当下部布线SC(图2)。导电层151包含(例如)导电膜，例如含有例如磷(P)等N型杂质的多晶硅(Si)。导电层152包含(例如)导电膜，例如包含例如钨(W)或磷(P)等金属的N型杂质的多晶硅(Si)或硅化物。
举例来说，如图8中所说明，贯通-触点区R2包含多个导电层120和多个绝缘层130的一部分，以及穿通所述多个导电层120和所述多个绝缘层130且在Z方向上延伸的多个贯通-触点200。所述多个贯通-触点200连接存储器单元阵列MCA上方提供的上部布线层WLL中的布线和存储器单元阵列MCA下方提供的电路层CL中的布线。每一贯通-触点200包含(例如)氮化钛(TiN)、钨(W)或其堆叠膜。所述多个贯通-触点200经由例如氧化硅(SiO2)等绝缘层201从多个导电层120绝缘。存储器结构110和布线140不提供于贯通-触点区R2中。尽管图8中仅示出一个贯通-触点200，但多个贯通-触点200可提供于贯通-触点区R2中。
举例来说，如图7中所说明，字线触点区R3包含所述多个导电层120和所述多个绝缘层130的一部分，以及连接到所述多个导电层120的多个触点160。每一触点160在Z方向上延伸，且其下端连接到在所述多个导电层120的X方向上提供于端部的触点部分161中的每一者。每一触点160包含(例如)氮化钛(TiN)、钨(W)或其堆叠膜。
电路层CL
举例来说，如图6中所说明，电路层CL包含外围电路区PERI。行解码器RD提供于在外围电路区PERI的X方向上的两端处在Y方向上延伸的区中。感测放大器模块SAM提供于Y方向上的一侧上的区中，在行解码器RD之间的这些区之间。在行解码器RD之间的区之间，外围电路PC(图1)中的例如反冲线驱动器12的另一电路提供于Y方向上的另一侧上的区中。
当沿Z方向看时，其中提供电路层CL的行解码器RD的区与存储器层ML的字线触点区R3重叠。当沿Z方向看时，行解码器RD之间的区与存储器单元阵列区R1和贯通-触点区R2重叠。
如图7所说明，举例来说，电路层CL包含衬底S、外围电路PC的多个晶体管Tr，以及连接到所述多个晶体管Tr的多个布线和触点。
衬底S是由例如单晶硅(Si)制成的半导体衬底。衬底S具有例如双井结构，其在半导体衬底的前表面上具有例如磷(P)的N型杂质层，且在N型杂质层中进一步具有例如硼(B)的P型杂质层。
举例来说，如图8中所说明，每一晶体管Tr经由贯通-触点区R2中提供的贯通-触点200，连接到存储器层ML上方提供的上部布线层WLL中的每一布线。
上部布线层WLL
图9是用于说明上部布线层WLL的示意性平面图。如图9所示，上部布线层WLL包含多个布线部件210、220和230，其在X方向上延伸且布置在Y方向上。所述多个布线部件210、220和230紧接在位线BL上方提供，且面向位线BL的上表面。布线部件210、220和230包含例如铝(Al)或铜(Cu)等导电材料。
布线部件210充当例如连接到电压产生电路VG的输出端子的电力供应电压供应线VCC、接地电压供应线VSS或另一电压供应线。所述多个布线部件210在X方向上延伸，且连接到布置在X方向上的贯通-触点区R2中的每一者中的贯通-触点200。布线部件210经由上部布线层WLL上方提供的布线连接到电压产生电路VG的外部垫电极或输出端子。X方向上的布线部件210的长度小于X方向上的存储器单元阵列MCA的长度TMCA。因此，布线部件210并不面向存储器单元阵列区R1的一部分中的位线BL的上表面。
举例来说，布线部件220充当上文所述的信号线中的任一者。所述多个布线部件220在X方向上延伸，且连接到布置在X方向上的贯通-触点区R2中的每一者中的贯通-触点200。布线部件220经由提供于上部布线层WLL上方的布线连接到定序器SQC和类似者。X方向上的布线部件220的长度小于X方向上的存储器单元阵列MCA的长度TMCA。因此，布线部件220并不面向存储器单元阵列区R1的一部分中的位线BL的上表面。
布线部件230充当位线-反冲线BKK(图2)。布线部件230仅连接到一个贯通-触点200。在所说明实例中，布线部件230不连接到上部布线层WLL上方提供的任何布线。布线部件230面向存储器单元阵列MCA中的所有位线BL的上表面的局部区。因此，布线部件230在X方向上的长度大于或等于存储器单元阵列MCA在X方向上的长度TMCA。存储器单元阵列MCA在X方向上的长度TMCA可为从在存储器单元阵列MCA中的多个位线BL之间，在最接近于X方向上的一个端侧提供的位线BL的X方向上的一个端侧上的侧表面，到最接近于X方向上的另一端侧提供的位线BL上的X方向上的另一端侧上的侧表面的距离。
存储器单元阵列MCA中的所述多个位线BL连接到Y方向上的其一个端部分处的触点BL'(图6)，且面向另一端部分处的位线-反冲线BKK(布线部件230)。在下文中，包含位线BL的一个端部分的区可被称为区R近。包含位线BL的另一端部分的区可被称为区R远。
在图9的实例中，布线部件210的布线宽度T210和布线部件230的布线宽度T230大于贯通-触点区R2在X方向上的长度TR2。贯通-触点区R2在X方向上的长度TR2大于布线部件220的布线宽度T220。“布线宽度”此处是指垂直于布线的延伸方向(例如X方向)和布线的膜厚度方向(例如Z方向)的方向(例如Y方向)上的布线宽度。举例来说，当注意一个贯通-触点区R2时，贯通-触点区R2在X方向上的长度TR2表示从在相对于贯通-触点区R2提供于X方向上的一侧上的多个位线BL之间，最接近于贯通-触点区R2的位线BL，到在相对于贯通-触点区R2提供于X方向上的另一侧上的多个位线BL之间，最接近于贯通-触点区R2的位线BL的距离。
第一读取操作
接下来，将参考图10和类似者描述根据此实施例的半导体存储器装置的第一读取操作。
在第一读取操作中，从定序器SQC(图1)输出控制信号，且将“1”锁存在感测放大器单元SAU(图4)的数据锁存器SDL的节点LAT处，以使充电晶体管37转变到接通状态，且使放电晶体管38转变到断开状态(图4)。
在时序T101，从定序器SQC(图1)输出控制信号，并将预定接通电压供应到对应于地址数据的选择栅极线(SGD和SGS)，且将预定读取通过电压VREAD供应到非选定字线WL，以使选择晶体管(STD和STS)和非选定存储器单元MC转变为接通状态。对于此配置，选定存储器单元MC变为与位线BL和源极线SL导通。
在时序T101，从定序器SQC(图1)输出控制信号，且将预定读取电压VWL供应到选定字线WL。对于此配置，举例来说，其中记录数据“0”的存储器单元MC进入断开状态，且其中记录数据“1”的存储器单元MC进入接通状态。
在时序T102，从定序器SQC(图1)输出控制信号，且使图4中的信号线BLX、信号线HHL、信号线BLC和信号线BLS的电压升高，以使感测放大器单元SAU中的充电晶体管36、充电晶体管39、箝位晶体管11和击穿电压晶体管31转变为接通状态。对于此配置，开始位线BL和感测节点SEN的充电。源极线SL变为经由源极线驱动器与上文所述的电压供应线VSRC导通。
在时序T102，从定序器SQC(图1)输出控制信号，且将预定电压VBKK供应到位线-反冲线BKK。
在时序T103，从定序器SQC(图1)输出控制信号，且降低信号线HHL的电压，以使充电晶体管39转变为断开状态，且使信号线XXL的电压升高，以使放电晶体管33转变为接通状态。对于此配置，感测节点SEN变为经由位线BL与选定存储器单元MC导通，且根据存储于存储器单元MC中的数据开始感测节点SEN的放电。
也就是说，所述多个感测放大器单元SAU中的感测节点SEN中的若干感测节点变为经由处于接通状态的选定存储器单元MC与源极线SL导通。因此，感测节点SEN处的电荷经由位线BL流到源极线SL，且感测节点SEN处的电压大大减小。另一方面，感测节点SEN中的若干感测节点变为与处于断开状态的选定存储器单元MC导通，且不会变为与源极线SL导通。因此，感测节点SEN处的电压并不大大减小。
在时序T104，从定序器SQC(图1)输出控制信号，且使信号线XXL的电压升高，以使放电晶体管33转变为断开状态。对于此配置，完成感测节点SEN的放电。
在时序T105，从定序器SQC(图1)输出控制信号，且使信号线STB和信号线STL的电压升高，以使开关晶体管34和开关晶体管43转变为接通状态。对于此配置，将指示存储器单元MC是否处于接通状态或断开状态的数据锁存在数据锁存器SDL的节点LAT处。在下文中，经由总线DB、输入/输出控制电路I/O和类似者输出所获取的数据。
在时序T105，从定序器SQC(图1)输出控制信号，且通过均衡器电路(未示出)使所有位线BL导通，以使所有位线BL的电压接近恒定电压。
在时序T106，从定序器SQC(图1)输出控制信号，且将“0”锁存在感测放大器单元SAU(图4)的数据锁存器SDL的节点LAT处，以使充电晶体管37转变为断开状态，且使放电晶体管38转变为接通状态(图4)。对于此配置，开始位线BL的放电。
在时序T106，从定序器SQC(图1)输出控制信号，且使位线-反冲线BKK与接地电压供应线VSS导通。对于此配置，开始位线-反冲线BKK的放电。
在时序T107，从定序器SQC(图1)输出控制信号，且使选择栅极线(SGD和SGS)、非选定字线WL和选定字线WL与接地电压供应线VSS导通。对于此配置，开始选择栅极线(SGD和SGS)、非选定字线WL和选定字线WL的放电。
第二读取操作
接下来，为了与第一读取操作比较，将参考图11描述根据此实施例的半导体存储器装置的第二读取操作。
如图11所说明，以与第一读取操作相同的方式执行第二读取操作。然而，在第二读取操作中，位线-反冲线BKK总是与接地电压供应线VSS导通。
作用
举例来说，如图6中所说明，位线BL的区R近中提供的部分具有距感测放大器单元SAU的短布线距离。因此，当为位线BL充电时，在相对较短的时间内达到目标电压VBL。另一方面，位线BL的区R远(图6)中所提供的部分具有距感测放大器单元SAU的长布线距离。因此，充电花费相对较长的时间。因此，在第二读取操作中，如由图11中的实线(R近)和点线(R远)指示，位线BL的区R近中所提供的部分与区R远中所提供的部分之间达到预定目标电压VBL所需的时间可存在差异。类似地，当使位线BL放电时，位线BL的区R近中所提供的部分与区R远中所提供的部分之间达到预定电压所需的时间存在差异。
因此，根据图10中说明的第一实施例的半导体存储器装置包含位线-反冲线BKK，其面向区R远中的位线BL的端部部分的上表面。根据此配置，有可能执行可比第二读取操作执行得快的第一读取操作。
也就是说，如图10中所说明，举例来说，在第一读取操作中，当开始位线BL的充电时，在时序T102，使位线-反冲线BKK的电压升高。此处，如上文所描述，由于位线-反冲线BKK和所述多个位线BL构成电容器盖，因此当位线-反冲线BKK的电压升高时，归因于电容耦合，位线BL的区R远中所提供的部分的电压也上升。对于此配置，可以高速为所有位线BL充电。在第一读取操作中，当开始位线BL的放电时，在时序T106，使位线-反冲线BKK的电压降低。对于此配置，可以高速来使所有位线BL放电。因此，可以比第二读取操作高的速度执行第一读取操作。
位线-反冲线BKK的配置实例
接下来，将参考图12到15描述位线-反冲线BKK的配置。图12到15是说明位线-反冲线BKK的配置实例的示意性平面图。
第一配置实例
如图12所说明，根据第一配置实例的位线-反冲线BKK1具有在X方向上延伸的矩形形状。
第二配置实例
如图13所说明，根据第二配置实例的位线-反冲线BKK2包含：布置在X方向上的多个第一部分bkk21；以及提供于所述多个第一部分bkk21之间的多个第二部分bkk22。所述多个第一部分bkk21分别提供于存储器单元阵列区R1中，且面向存储器单元阵列区R1中所提供的所述多个位线BL的局部区的上表面。所述多个第二部分bkk22与所述多个第一部分bkk21电导通。在所说明的实例中，第一部分bkk21的Y方向上的宽度T2_1大于第二部分bkk22的Y方向上的宽度T2_2。在所说明的实例中，沿在X方向上延伸的直线提供在第一部分bkk21的Y方向上的一侧上的侧表面，以及在第二部分bkk2的Y方向上的一侧上的侧表面。
第三配置实例
如图14所说明，根据第三配置实例的位线-反冲线BKK3包含：布置在X方向上的多个第一部分bkk31；以及提供于所述多个第一部分bkk31之间的多个第二部分bkk32。所述多个第一部分bkk31分别提供于存储器单元阵列区R1中，且面向存储器单元阵列区R1中所提供的所述多个位线BL的局部区的上表面。所述多个第二部分bkk32与所述多个第一部分bkk31电导通。在所说明的实例中，第一部分bkk31的Y方向上的宽度T3_1大于第二部分bkk32的Y方向上的宽度T3_2。在所说明的实例中，第一部分bkk31在Y方向上的中心位置和第二部分bkk32在Y方向上的中心位置大体上彼此重合。
第四配置实例
如图15所示，根据第四配置实例的位线-反冲线BKK4包含：布置在X方向上的多个第一部分bkk41；以及提供于所述多个第一部分bkk41之间的多个第二部分bkk42。布置在X方向上的多个第一部分bkk41经由布置在Y方向上的多个第二部分bkk42彼此连接。所述多个第一部分bkk41分别提供于存储器单元阵列区R1中，且面向存储器单元阵列区R1中所提供的多个位线BL的局部区的上表面。所述多个第二部分bkk42与所述多个第一部分bkk41电导通。在所说明的实例中，第一部分bkk41的Y方向上的宽度T4_1大于布置在Y方向上的所述多个第二部分bkk42的Y方向上的宽度T4_2a、T4_2b和T4_2c的总和。
位线-反冲线BKK的电压
在读取操作或类似者中供应到每一布线的电压可归因于温度或类似者的影响而变化。举例来说，电压供应线VSRC的电压可归因于温度或类似者的影响而变化。此处，为了防止错误读取或类似者，优选响应于电压供应线VSRC的变化而调整供应到位线BL的电压和供应到位线-反冲线BKK的电压。为了调整位线BL的电压，例如可设想调整信号线BLC的电压和电压供应线VDD的电压中的至少一者。为了调整位线-反冲线BKK的电压，例如可设想调整信号线BLCPL的电压和连接到位线-反冲线BKK的电压供应线的电压中的至少一者。举例来说，可通过调整输入到电压产生电路VG中的电荷泵电路的信号来执行此类电压调整。举例来说，上文所述的电压中的任一者可由电荷泵电路产生，且另一电压可通过使用稳压器或类似者逐步降低电荷泵电路的输出电压来产生。
其它实施例
已如上文描述了根据实施例的半导体存储器装置。然而，如上的描述仅为实例，且可酌情调整上文所述的配置、方法和类似者。
举例来说，如参考图6、图7和类似者所描述，在根据第一实施例的半导体存储器装置中，提供与衬底S分开的存储器单元阵列MCA，且在存储器单元阵列MCA下方提供包含多个晶体管Tr的电路层CL。然而，举例来说，存储器单元阵列MCA可提供于衬底S的表面上。在此情况下，举例来说，存储器结构110可连接到衬底S的表面。可省略下部布线层150。
举例来说，如参考图6和类似者所描述，在根据第一实施例的半导体存储器装置中，反冲线驱动器12提供于外围电路区PERI中。然而，反冲线驱动器12可提供于其它区中。举例来说，反冲线驱动器12可提供于除存储器平面区MP之外的区中。在此情况下，贯通-触点200可不连接到充当位线-反冲线BKK的布线部件230。布线部件230可改为经由上部布线层WLL上方提供的布线连接到反冲线驱动器12。
举例来说，在图9的实例中，位线-反冲线BKK经由贯通-触点区R2(例如贯通-触点200)中提供的多个贯通触点中的一者连接到电路层CL中的元件。然而，例如，位线-反冲线BKK可通过两个或更多个贯通-触点200连接到电路层CL中的元件。此类贯通-触点200的数目可与存储器平面区MP中的贯通-触点区R2的数目相同，或小于存储器平面区MP中的贯通-触点区R2的数目。
举例来说，在图9的实例中，位线-反冲线BKK的布线宽度T230大于贯通-触点区R2在X方向上的长度TR2。然而，位线-反冲线BKK的布线宽度T230可小于贯通-触点区R2在X方向上的长度TR2。在此情况下，举例来说，击穿电压晶体管可连接到位线-反冲线BKK，且位线-反冲线BKK在第一读取操作中的电压VBKK可被设置成10V或更多的电压。
举例来说，在图10的实例中，将正常读取操作说明为第一读取操作。然而，如参考图10所描述的方法可应用于其它读取操作。其它读取操作的实例包含当执行写入序列时的检验操作、当执行擦除序列时的擦除检验操作，和类似者。
举例来说，在图10的实例中，其中选定字线WL的读取电压VWL为一，且感测节点SEN的充电/放电仅执行一次。举例来说，此方法例示存储1位数据的存储器单元MC的读取操作、向其指派1-3-3代码的存储器单元MC的下页面的读取操作，和类似者。然而，如参考图10所描述的方法可应用于其它读取操作。
举例来说，在向其分配例如2位、3位、4位和类似者的多个位的数据的存储器单元MC的读取操作中，在一些情况下，可从对应于图10中的时序T102的时序到对应于时序T106的时序反复地执行选定字线WL的电压的调整和感测节点SEN的充电/放电。在此情况下，举例来说，当选定字线WL的电压增加时，进入接通状态的存储器单元MC的数目可增加，且位线BL的一部分的电压可减小，且因此归因于位线BL之间的电容耦合，所有位线BL的电压可减小。在此情况下，举例来说，位线-反冲线BKK的电压可仅在时序T102升高。位线-反冲线BKK的电压可在时序T102升高一个步长，且接着位线-反冲线BKK的电压可在选定字线WL的电压每次增加时一点一点地升高。
举例来说，在图10的实例中，信号线BLC的电压和位线-反冲线BKK的电压在时序T102同时升高。然而，信号线BLC的电压和位线-反冲线BKK的电压可在不同时序升高。举例来说，位线-反冲线BKK的电压可迟于信号线BLC的电压而升高，或可早于信号线BLC的电压而升高。然而，信号线BLC的电压和位线-反冲线BKK的电压可在不同时序降低。
在第一实施例中，位线-反冲线BKK面向位线BL的上表面上的局部区。然而，位线-反冲线BKK可面向位线BL的下表面上的局部区，或可面向位线BL的上表面上的局部区和下表面上的局部区。
在第一实施例中，位线-反冲线BKK由上部布线层WLL中的一个布线部件230实施。然而，位线-反冲线BKK也可由布置在X方向上的多个布线部件实施。在此情况下，举例来说，在参考图13到图15描述的位线-反冲线BKK2到BKK4中，也有可能使用具有其中第二部分bkk22到bkk24的一部分或全部省略的布线部件。
其它
虽然已描述了某些实施例，但这些实施例仅作为实例而呈现，且无意限制本发明的范围。实际上，本文中所描述的新颖实施例可以多种其它形式体现；此外，可在不脱离本发明的精神的情况下，对本文中所描述的实施例的形式进行各种省略、替代和改变。所附权利要求书及其等效物意在涵盖将处于本发明的范围和精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
第一存储块；
第二存储块，其与所述第一存储块一起沿第一方向布置；
第一位线，其在所述第一方向上延伸，且包含第一部分和第二部分，通过所述第一部分，所述第一存储块连接到所述第一位线，且通过所述第二部分，所述第二存储块连接到所述第一位线；
第一感测放大器，其连接到所述第一位线；
第一布线，其在与所述第一方向相交的第二方向上延伸，且在与所述第一方向和所述第二方向相交的第三方向上看时，与所述第一位线的所述第二部分重叠；以及
控制器，其在读取操作期间，将第一电压施加到所述第一位线，且将第二电压施加到所述第一布线；
其中，所述第一感测放大器与所述第一部分之间的第一距离短于所述第一感测放大器与所述第二部分之间的第二距离。
2.根据权利要求1所述的半导体存储器装置，其中所述第一存储块和所述第二存储块包含
半导体衬底上的多个晶体管，其在与所述第一方向相交的第三方向上，安置在与所述存储块不同的位置，
布线层，其安置于所述第一位线上方，且包含所述第一布线和多个第二布线，以及
多个触点，其在所述第三方向上延伸，且连接所述多个晶体管的至少一部分与所述第二布线的至少一部分。
3.根据权利要求2所述的半导体存储器装置，其中所述第一布线在所述第一方向上的宽度大于或等于所述第二布线在所述第一方向上的宽度。
4.根据权利要求2所述的半导体存储器装置，其中所述第一布线在所述第一方向上的宽度大于在所述第二方向上邻近的两个位线之间的距离，所述两个位线在所述第二方向上在所述多个触点中的一者的任一侧上。
5.根据权利要求2所述的半导体存储器装置，其中所述第一存储块及所述第二存储块包含布置在所述第二方向上的多个存储器单元阵列区，以及提供于所述多个存储器单元阵列区之间的包含不连接到所述第一布线的所述多个触点的多个接触区。
6.根据权利要求2所述的半导体存储器装置，其中
所述第一存储块及所述第二存储块包含布置在所述第二方向上的多个存储器单元阵列区，以及包含所述多个触点的多个接触区，且
连接到所述第一布线的所述触点的数目小于布置在所述第二方向上的所述接触区的数目。
7.根据权利要求1所述的半导体存储器装置，其中所述第一布线包含布置在所述第二方向上的多个第一部分，且在沿所述第三方向看时，与位线重叠；以及连接到所述第一部分中在所述第二方向上邻近的两者的多个第二部分。
8.根据权利要求7所述的半导体存储器装置，其中所述多个第一部分在所述第一方向上的宽度大于所述多个第二部分在所述第一方向上的宽度。
9.根据权利要求7所述的半导体存储器装置，其中所述多个第二部分包含至少一个狭缝。
10.一种半导体存储器装置，其包括：
多个存储块，其包含布置在第一方向上的第一和第二存储块；
多个位线，其在所述第一方向上延伸，且布置在与所述第一方向相交的第二方向上；
外围电路，其连接到所述多个位线在所述第一方向上的一端；以及
第一布线，其在所述第二方向上延伸；当沿与所述第一和第二方向相交的第三方向看时，与所述多个位线在所述第一方向上的另一端重叠；当对所述存储器单元中的任一者执行数据读取操作时，向其施加预定电压。
11.根据权利要求10所述的半导体存储器装置，其中所述多个存储块包含
半导体衬底上的多个晶体管，其在与所述第一方向相交的第三方向上，安置在与所述存储块不同的位置，
布线层，其提供于所述多个晶体管相对于所述多个存储块的相对侧上，且包含所述第一布线，以及
多个触点，其在所述第三方向上延伸，且连接所述半导体衬底上所提供的所述多个晶体管的至少一部分与所述布线层中的布线的至少一部分。
12.根据权利要求11所述的半导体存储器装置，其中所述第一布线在所述第一方向上的宽度大于所述布线层中的信号线中的任一者在所述第一方向上的宽度。
13.根据权利要求11所述的半导体存储器装置，其中所述第一布线在所述第一方向上的宽度大于在所述第二方向上邻近的两个位线之间的距离，所述两个位线在所述第二方向上在所述多个触点中的一者的任一侧上。
14.根据权利要求13所述的半导体存储器装置，其中所述多个存储块包含布置在所述第二方向上的多个存储器单元阵列区，以及在所述多个存储器单元阵列区之间包含所述多个触点的多个接触区，且所述第一布线不连接到所述触点中的任一者。
15.根据权利要求13所述的半导体存储器装置，其中所述多个存储块包含布置在所述第二方向上的多个存储器单元阵列区，以及所述多个存储器单元阵列区之间包含所述多个触点的多个接触区，且连接到所述第一布线的所述触点的数目小于布置在所述第二方向上的所述接触区的数目。
16.根据权利要求10所述的半导体存储器装置，其中所述第一布线包含布置在所述第二方向上且面向所述位线的上表面的第一部分，以及使所述第一部分中的两者互连且并不面向所述位线的所述上表面的多个第二部分。
17.根据权利要求16所述的半导体存储器装置，其中所述多个第一部分在所述第一方向上的宽度大于所述多个第二部分在所述第一方向上的宽度。
18.根据权利要求17所述的半导体存储器装置，其中
所述第一部分在所述第一方向上的第一端和所述第二部分在所述第一方向上的第一端不沿所述第一方向对准，
所述第一部分在所述第一方向上的第二端和所述第二部分在所述第一方向上的第二端沿所述第一方向对准，且
所述第二部分中的一者与在所述第三方向上延伸的触点直接接触，且所述第一部分和其它第二部分中无一者与在所述第三方向上延伸的触点直接接触。
19.根据权利要求17所述的半导体存储器装置，其中
所述第一部分在所述第一方向上的第一端和所述第二部分在所述第一方向上的第一端不沿所述第一方向对准，
所述第一部分在所述第一方向上的第二端和所述第二部分在所述第一方向上的第二端不沿所述第一方向对准，且
所述第二部分中的一者与在所述第三方向上延伸的触点直接接触，且所述第一部分和其它第二部分中无一者与在所述第三方向上延伸的触点直接接触。
20.根据权利要求16所述的半导体存储器装置，其中
所述第二部分中的每一者沿所述第一方向具有切口，且
所述第二部分中的一者与在所述第三方向上延伸的触点直接接触，且所述第一部分和其它第二部分中无一者与在所述第三方向上延伸的触点直接接触。
CN202010147001.4A 2019-09-19 2020-03-05 半导体存储器装置 Active CN112530482B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-170558 2019-09-19
JP2019170558A JP2021047960A (ja) 2019-09-19 2019-09-19 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN112530482A CN112530482A (zh) 2021-03-19
CN112530482B true CN112530482B (zh) 2024-04-12

Family

ID=74878622

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010147001.4A Active CN112530482B (zh) 2019-09-19 2020-03-05 半导体存储器装置

Country Status (4)

Country Link
US (1) US11328776B2 (zh)
JP (1) JP2021047960A (zh)
CN (1) CN112530482B (zh)
TW (1) TWI785314B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7206533B2 (ja) 2021-03-22 2023-01-18 ダイキン工業株式会社 検査システム及び検査方法
JP2023140604A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1472812A (zh) * 2002-07-08 2004-02-04 ��ʿͨ��ʽ���� 具有在存储单元上方形成的信号布线线路的半导体存储器件
JP2011258712A (ja) * 2010-06-08 2011-12-22 Panasonic Corp 半導体集積回路
CN108172251A (zh) * 2016-12-07 2018-06-15 三星电子株式会社 半导体存储器装置和操作半导体存储器装置的方法
CN110098193A (zh) * 2018-01-29 2019-08-06 爱思开海力士有限公司 三维结构的半导体存储器装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3996267B2 (ja) * 1998-05-12 2007-10-24 エルピーダメモリ株式会社 半導体記憶装置
JP5197477B2 (ja) * 2009-04-30 2013-05-15 株式会社東芝 半導体記憶装置
JP2011199186A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性記憶装置およびその製造方法
TWI489464B (zh) * 2012-01-17 2015-06-21 Macronix Int Co Ltd 具有讀取位元線屏蔽之三維記憶體陣列
KR20130118173A (ko) * 2012-04-19 2013-10-29 삼성전자주식회사 반도체 메모리 장치
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
JP2015176309A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
IT201700034719A1 (it) 2017-03-29 2018-09-29 Sk Hynix Inc Metodo per controllare le operazioni di verifica di programmazione di una memoria non volatile e relativo circuito
JP2020065022A (ja) * 2018-10-19 2020-04-23 キオクシア株式会社 半導体装置及び半導体記憶装置
US11532580B2 (en) * 2019-08-29 2022-12-20 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure, semiconductor structure including interconnect structure and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1472812A (zh) * 2002-07-08 2004-02-04 ��ʿͨ��ʽ���� 具有在存储单元上方形成的信号布线线路的半导体存储器件
JP2011258712A (ja) * 2010-06-08 2011-12-22 Panasonic Corp 半導体集積回路
CN108172251A (zh) * 2016-12-07 2018-06-15 三星电子株式会社 半导体存储器装置和操作半导体存储器装置的方法
CN110098193A (zh) * 2018-01-29 2019-08-06 爱思开海力士有限公司 三维结构的半导体存储器装置

Also Published As

Publication number Publication date
TW202113816A (zh) 2021-04-01
JP2021047960A (ja) 2021-03-25
CN112530482A (zh) 2021-03-19
TWI785314B (zh) 2022-12-01
US20210090655A1 (en) 2021-03-25
US11328776B2 (en) 2022-05-10

Similar Documents

Publication Publication Date Title
US11393545B2 (en) Semiconductor memory device
US10008269B2 (en) Semiconductor memory device
US11894070B2 (en) Semiconductor memory device
US9543022B2 (en) Semiconductor memory device
US11282568B2 (en) Semiconductor storage device having a memory unit bonded to a circuit unit and connected to each other by a plurality of bonding metals
TWI713038B (zh) 半導體記憶裝置
JP2016162475A (ja) 半導体記憶装置
CN112563276B (zh) 半导体存储装置
US20230122500A1 (en) Semiconductor memory device
JP2021153080A (ja) 半導体記憶装置
US20030021167A1 (en) Non-volatile semiconductor memory device
CN112530482B (zh) 半导体存储器装置
US7312503B2 (en) Semiconductor memory device including MOS transistors each having a floating gate and a control gate
JP2002151601A (ja) 半導体記憶装置
CN111696998B (zh) 半导体存储装置
US10622033B2 (en) Semiconductor storage device
TWI731521B (zh) 半導體記憶裝置
JP3985689B2 (ja) 不揮発性半導体記憶装置
TWI780812B (zh) 半導體記憶裝置
US20230307016A1 (en) Memory device
US20230116928A1 (en) Non-volatile memory device
JP2024014452A (ja) 半導体記憶装置及び選択ゲート線に対するプログラム動作方法
TW202405815A (zh) 半導體記憶裝置及對選擇閘極線之編程動作方法
CN115116522A (zh) 非易失性半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant