TWI489464B - 具有讀取位元線屏蔽之三維記憶體陣列 - Google Patents

Description

具有讀取位元線屏蔽之三維記憶體陣列

本發明之技術係關於高密度記憶裝置，特別是關於記憶裝置中具有多階層記憶胞以提供三維記憶體陣列的安排。

當積體電路中的裝置之臨界尺寸縮減至通常記憶胞技術的極限時，設計者則轉而尋求記憶胞的多重堆疊平面技術以達成更高的儲存密度，以及每一個位元較低的成本。舉例而言，薄膜電晶體技術已經應用在電荷捕捉記憶體之中，可參閱如賴等人的論文"A multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory",IEEE Int'l Electron Device Meeting,2006年12月11~13日；及Jung等人的論文"Three Dimensionally Stack NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS structure for Beyond 30nm Node",IEEE Int'l Electron Device Meeting,2006年12月11~13日。

此外，交會點陣列技術也已經應用在反熔絲記憶體之中，可參閱如Johnson等人的論文"512-Mb PROM with a Three Dimensional Array of Diode/Anti-fuse Memory Cells",IEEE J. of Solid-state Circuits,vol. 38,no. 11,2003年11月。在Johnson等人所描述的設計中，多層字元線及位元線被使用，其具有記憶元件於交會點。此記憶元件包含p+多晶矽陽極與字元線連接，及n+多晶矽陰極與位元線連接，而陰極與陽極之間由反熔絲材料分隔。

此處所描述之技術係減少介於相鄰整體位元線與相鄰位元線結構間的電容性耦合負載。

本發明記憶裝置之第一範例包括記憶胞區塊具有複數個階層。每一階層包括複數個記憶胞長條係延伸於記憶胞區塊的第一端與第二端間之一第一方向。每一階層中的第一位元線結構是位於記憶胞區塊的第一端。每一第一位元線結構操作上是與在第一方向上延伸的第一記憶胞長條耦接。每一階層中的第二位元線結構是位於記憶胞區塊的第二端。每一第二位元線結構操作上是與在第二方向上延伸的第二記憶胞長條耦接。複數個位元線對於第一方向上延伸，其至少包括串聯的一第一、第二及一第三位元線對，每一位元線對包括一偶數位元線及一奇數位元線。奇數位元線連接器將奇數位元線與第二位元線結構連接，而偶數位元線連接器將偶數位元線與第一位元線結構連接。一串聯位元線對中的每一位元線由鄰接位元線對中的一位元線分隔。

在某些範例中的第一記憶胞，第二位元線對中的奇數位元線位於第一位元線對中的奇數位元線與偶數位元線之間，第一位元線對中的偶數位元線位於第二位元線對中的奇數位元線與偶數位元線之間，及第二位元線對中的偶數位元線位於第一位元線對中的偶數位元線與第三位元線對中的奇數位元線之間，其中當奇數位元線對與偶數位元線對在讀取時被分隔介於位元線間的電容性耦合可以被減少。在某些範例中，在一系列奇數位元線連接器中的間隔奇數位元線連接器包含一橫向轉向部分，且在一系列偶數位元線連接器中的間隔偶數位元線連接器包含一橫向轉向部分。

在某些範例中的第一記憶胞，該第一位元線結構及該第二位元線結構操作上由串列選擇切換開關與該第一及該第二記憶胞串列耦接。某些範例中包括複數條字元線及第一串列選擇線與第二串列選擇線組；複數條字元線中的字元線安排成選取複數個階層中一個與該記憶胞串列正交之對應記憶胞平面，該組第一串列選擇線安排成選取串列選擇切換開關將對應的記憶胞串列與複數個階層中的第一位元線結構連接，該組第二串列選擇線安排成選取串列選擇切換開關將對應的記憶胞串列與複數個階層中的第二位元線結構連接。

本發明記憶裝置之第二範例包括記憶胞區塊具有複數個階層。每一階層包括複數個記憶胞長條係延伸於記憶胞區塊的第一端與第二端間之一第一方向。每一階層中的位元線結構是位於記憶胞區塊的第一端及第二端。每一位元線結構操作上是與記憶胞長條耦接。複數個位元線對於第一方向上延伸，其至少包括串聯的一第一、第二、一第三及一第四位元線對。位元線對具有端點於記憶胞區塊的第一端及第二端的位元線結構之上。位元線連接器於該記憶胞區塊的該第一端之上，以將該第二及第四位元線對與該第一位元線結構連接；該第二位元線對的一位元線連接器具有一橫向轉向區域大致延伸於該第一位元線對的下方；以及該第四位元線對的一位元線連接器具有一橫向轉向區域大致延伸於該第三位元線對的下方。

在某些範例中的第二記憶胞，位元線連接器於該記憶胞區塊的該第二端將該第一及該第三位元線對與該第二位元線結構連接。某些範例中更包含該第一位元線對的一位元線連接器位於該記憶胞區塊的該第二端具有一橫向轉向區域大致延伸於該第二位元線對的下方；以及該第三位元線對的一位元線連接器位於該記憶胞區塊的該第二端具有一橫向轉向區域大致延伸於該第四位元線對的下方。某些範例中，該第二及該第四位元線對的位元線連接器是在不同階層與該位元線結構連接。

本發明之另一目的係關於一種選取一記憶裝置中區域位元線的方法。該區域位元線包含一組偶數區域位元線操作上將複數個階層中的第一位元線結構與該記憶裝置的一第一端耦接，及一組奇數區域位元線操作上將該複數個階層中的第二位元線結構與該記憶裝置的一第二端耦接。根據該方法包含選取一偶數區域位元線；選取一奇數區域位元線；以及該些選取步驟係以該選取的區域位元線並不互相鄰接的方式進行。在某些範例中，該偶數區域位元線選取步驟包含自以下排列的偶數區域位元線至少一者選取：BL0、BL2、BL4、BL6、BL8、BL10、BL12、BL14；該奇數區域位元線選取步驟包含自以下排列的奇數區域位元線至少一者選取：BL1、BL3、BL5、BL7、BL9、BL11、BL13、BL15；以及該些區位位元線以以下的順序排列：BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11、BL12、BL13、BL14、BL15。在某些範例中，該些選取步驟係選取偶數區域位元線BL0及奇數區域位元線BL9。本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

本發明之某些實施例，會在下列實施方式的章節中搭配圖式被描述，其中僅顯示某些而並非全部的實施例。然而，本發明不同的實施例可以具有不同的型態且不應視為限制本發明；而是這些實施例之提供係為使本說明書之揭露滿足專利法之要求。

第1及第2圖一個三維記憶裝置10的示意圖，其包括記憶胞的區塊12，並未顯示出個別的記憶胞。三維記憶裝置10係與2011年4月1日申請之美國專利案13/078311的"Memory Architecture of Third Array with Alternating Memory String Orientation and string Select Structure"所揭露的結構類似。記憶胞的區塊12包括複數個記憶胞階層13，第一圖中顯示8個階層13。每一個階層13包括複數個記憶胞串列。記憶裝置10也包括一系列的字元線14。這些字元線14平行地於一第一方向16上延伸，且記憶胞串列於一第二方向18上延伸。串列選擇線20於第一方向16上延伸且經由位於串列終端的串列選擇切換開關21與所選取的記憶胞串列電性耦接。串列選擇線20組態為與串列選擇切換開關21堆疊連接，每一個階層中有一個串列選擇切換開關21，使得一條串列選擇線20選取不只一條的信號線堆疊。串列選擇切換開關21通常是顯示於第2圖中的電晶體。記憶裝置10也包括整體位元線22，某些時候於圖示中標示為金屬位元線MBL，於第二方向18上延伸，且與第一及第二位元線結構24、26藉由位元線栓塞28在每一階層13中耦接，其在某些時候稱為位元線墊。第一及第二位元線結構24、26在一第三方向30上堆疊且位於記憶胞區塊12的兩端。因此，每一階層13中的記憶胞具有第一位元線結構24與記憶胞的第一端連接，及第二位元線結構26與記憶胞的第二端連接。如圖中所示，8條整體位元線22用於8層13的位元線結構24、26。

如第2圖中所示，記憶裝置10也包括區域位元線32於記憶胞區塊12內，其也是於第二方向18上延伸。圖中顯示每一條整體位元線22具有2條區域位元線32。記憶裝置10也包括其他的特徵於第一方向16上延伸，例如源極線34、奇數部分的接地選擇線36、偶數部分的接地選擇線38及字元線40。

第3圖顯示一個三維反及閘快閃記憶體陣列一部分的範例示意圖，其具有三層是一個可以包括多層記憶胞區塊的代表性示意圖。

包括字元線WLn-1、WLn、WLn+1的複數條字元線平行地於第一方向16上延伸，這些字元線與列解碼器261電性耦接。這些字元線與記憶胞的閘極連接，其串聯安排成反及閘串列。字元線WLn是代表性的字元線。如第2圖中所示，字元線是在每一層平面中與其下的記憶胞的閘極垂直連接。

複數條區域位元線沿著行方向上排列以構成記憶胞陣列不同階層中的反及閘串列。如第2圖中所示，陣列包括在第三階層上的區域位元線BL31，在第二階層上的區域位元線BL21，及在第一階層上的區域位元線BL11。記憶胞具有介電電荷捕捉結構於對應的字元線與區域位元線之間。在此例示中，為了簡化起見，每一個反及閘串列中僅顯示三個記憶胞。舉例而言，由第三階層上的區域位元線BL31所構成的反及閘串列包含記憶胞220、222、224。在一典型的應用中，一反及閘串列可以包含16、32或更多個記憶胞。

包括SSLn-1、SSLn、SSLn+1的複數條串列選擇線與群組解碼器258(其可以是列解碼器261的一部份)電性耦接，而進行串列之一個群組的選擇。這些串列選擇線與串列選擇電晶體的閘極連接，其安排於這些記憶胞反及閘串列的第一端。如第2圖中所示，每一條串列選擇線是在每一層平面中與串列選擇電晶體的閘極垂直連接。舉例而言，串列選擇線SSLn+1分別在三個階層平面中與串列選擇電晶體210、212、214(21)的閘極連接。在一特定階層中的區域位元線選擇性地藉由對應的選擇電晶體而與一特定階層中的延伸線耦接。舉例而言，在第三階層中的區域位元線選擇性地藉由此階層中的選擇電晶體而與延伸線240耦接。類似地，在第二階層中的區域位元線選擇性地與延伸線242耦接，而在第一階層中的區域位元線選擇性地與延伸線244耦接。

每一階層中的延伸線包括一對應的接觸墊，其與和對應的整體位元線耦接之垂直連接器連接。舉例而言，在第三階層中的延伸線240經由接觸墊230及垂直連接器200而與整體位元線GBLn-1耦接。在第二階層中的延伸線242經由接觸墊232及垂直連接器202而與整體位元線GBLn耦接。在第一階層中的延伸線244與整體位元線GBLn+1耦接。

整體位元線GBLn-1、GBLn和GBLn+1與陣列中額外的區塊(未示)耦接且延伸至頁面緩衝器263。在此方式下可以建立三維解碼網路，其中一被選取記憶胞使用一條字元線、所有或某些位元線及一串列選擇線SSL進行存取。

區塊選擇電晶體安排於這些記憶胞反及閘串列的第二端。舉例而言，區塊選擇電晶體260安排於由記憶胞220、222、224構成之反及閘串列的第二端。接地選擇線GSL與區塊選擇電晶體的閘極連接。接地選擇線GSL與列解碼器261電性耦接以於此處所描述的操作時接收偏壓電壓。

區塊選擇電晶體係用來選擇性地將此區塊中的反及閘串列之第二端與共同源極線CSL上的一參考電壓耦接。此共同源極線CSL以於此處所描述的操作時接收偏壓電壓。在某些操作時，此共同源極線CSL被偏壓至一個較此反及閘串列相對側的位元線上更高的參考電壓，而不是像傳統的"源極"角色般接地或是靠近地電位。

例如第1、2圖之裝置10的某些三維記憶體裝置的主要位元線負載問題的缺點顯示於第4圖中。即，主要位元線負載是來自鄰接整體位元線及鄰接位元線墊兩者。來自鄰接整體位元線22的記憶胞導致整體位元線電容性耦合，第4圖中標示為C_MBL ，而位元線結構(某些時候稱為位元線墊)的電容性耦合，第4圖中標示為C_PAD 。估計在第1、2圖所示之範例中大約2/3的電容性耦合負載來自鄰接整體位元線22，而大約1/3的電容性耦合負載來自鄰接位元線結構24、26(位元線墊)。如此的耦合會導致讀取干擾。

傳統技術之三維記憶體結構的缺點是因為需要將鄰接位元線耦合效應遮蔽而降低了讀取速率。在每一次讀取時，需要讀取奇數或偶數整體位元線。鄰接的整體位元線則作為屏蔽之用。在如此的記憶體結構中，在一次讀取操作時僅有1/4的位元線被存取。

第5圖顯示一個範例三維記憶體裝置10一部分的示意圖，其用來減少具有第1、2及4圖結構中所產生的電容性耦合負載而改善了讀取速率。在一次讀取操作時可以有1/2的位元線被存取。類似的元件則使用類似的參考標號。

在此範例中具有16個堆疊的區域位元線，所以有16條區域位元線32，在第5圖中標示為BL0-BL15。此外有8層與8個位元線栓塞28對應。第一位元線結構24是頂層位元線結構；圖中顯示8個頂層位元線結構，每一層有一個。每一個位元線栓塞28在不同層的第一端與第一位元線結構24連接。類似地，每一個位元線栓塞28在不同層的第二端與第二位元線結構26連接。第5圖所示的範例與第1、2及4圖中之三維記憶體裝置10類似，但是具有16條整體位元線而不是如第1、2及4圖一般具有8條整體位元線。在此範例中，具有8對42的整體位元線22。必須注意的是一特定結構中的系列，例如此處之8對42的整體位元線22，可以標示為連續的整數例如第42.1對、42.2對等。為了減少電容性耦合，每一層中使用一對42整體位元線22。在圖中兩條整體位元線標示為MBL 1O(金屬/整體位元線1之奇數條)、MBL 1E(金屬/整體位元線1之偶數條)、MBL 2O、MBL 2E等，且會被稱為第一位元線(偶數)44及第二位元線(奇數)45。此第一位元線44藉由位元線栓塞28與第一位元線結構24連接，且因為其與標示為SSL0、SSL2到SSL14之偶數的串列切換選擇開關21連接而被稱為偶數。類似地，第二位元線45與第二位元線結構26連接，且因為其與標示為SSL1、SSL3到SSL15之奇數的串列切換選擇開關21連接而被稱為奇數。雖然此結構可以解決整體位元線嚴重的電容性耦合C_MBL 問題，但是無法降低位元線墊(位元線結構)的電容性耦合C_PAD 。

為了改善讀取效率及屏蔽來自鄰接位元線及鄰接位元線墊兩者的耦合效應，提出一種新的三維記憶體結構。第6、7及8圖所示的範例與第1、2及4圖中之三維記憶體裝置10類似，但是具有16條整體位元線而不是如第1、2及4圖一般具有8條整體位元線，且可以同時解決整體位元線的電容性耦合C_MBL 及位元線結構的電容性耦合C_PAD 。如第5圖中的範例所示，每一位元線對42的奇數整體位元線45與第二位元線結構26連接，且每一位元線對42的偶數整體位元線44與第一位元線結構24連接，且第一位元線結構24與第二位元線結構26是在相同層。然而，每一位元線對42的奇數整體位元線45與偶數整體位元線44由鄰接位元線對42的一位元線分隔。舉例而言，第一位元線對42.1的奇數整體位元線45.1與偶數整體位元線44.1由第二位元線對42.2的奇數位元線45.2分隔；第二位元線對42.2的奇數整體位元線45.2與偶數整體位元線44.2由第一位元線對42.1的偶數位元線44.1分隔等等。

第8圖顯示沿著第7圖中的線8-8之剖面示意圖。在此圖中假設第二位元線對42.2、第四位元線對42.4、第六位元線對42.6及第八位元線對42.8被，大致同時地，平行地讀取及存取，由圖中虛線所示。如此平行讀取能力，可以被想像成頁面讀取模式，可以達成非常快速的讀取時間。由此位元線對進行存取的第二位元線結構26層次亦可以交錯且標示為第二位元線結構26.2、26.4、26.6及26.8。必須注意的是每一個位元線結構26可以由奇數或偶數位元線45、44存取。然而，每一位元線對42的奇數整體位元線45與偶數整體位元線44由鄰接位元線對42的一位元線分隔可以幫助減少位元線耦合效應而有效地允許同時存取在每一個位元線結構堆疊中的其他位元線結構。類似地，存取在每一個位元線結構堆疊中的其他位元線結構允許位元線結構的交錯以減少電容性耦合效應。

第9圖為顯示使用不同對之鄰接串列選擇切換開關來施加讀取信號至其他整體位元線的16種不同群組或方式的表格。在第9圖中，R代表"讀取狀態"，其是具有電流於導線中流動所以其狀態是開啟的，而S代表"遮蔽狀態"，其是不具有電流於導線中流動所以其狀態是關閉的。舉例而言，群組1使用SSL0和SSL1為偶數與奇數的串列選擇線21；群組3使用SSL2和SSL3為偶數與奇數的串列選擇線21；等等。如此奇數的群組例如群組1和群組3之結果是相同的而偶數的群組例之結果也是相同的，但是會和另一種群組的結果相反。第10圖是與第9圖類似的表格但是其中的串列選擇切換開關對並不是和第8圖一樣是鄰接的而是分得很開而達成相同讀取信號施加的圖案。

第9圖與第10圖的表格特定了用來選擇行的串列選擇線SSL與準位解碼之邏輯應用方式。使用不同串列選擇切換開關21對的能力給了會於以下第12圖討論之解碼器161、166之佈局設計的彈性。此彈性可以用來幫助一特定三維佈局的最佳表現。在第10圖的範例中，此解碼使得不會有鄰接的串列選擇SSL電晶體堆疊於平行讀取時被選取。第12圖中的行解碼器區塊166最好是安排成具有允許使用例如是第9圖與第10圖的範例之較大範圍的串列選擇線SSL之彈性。

第11圖顯示另一種可以同時解決整體位元線的電容性耦合C_MBL 及位元線結構的電容性耦合C_PAD 的替代實施例。在第11圖中的範例與第6、7和8圖的類似，但是具有位元線栓塞28直接向下延伸至位元線結構24、26且額外的導電層50位於整體位元線22之下以用來為每一個位元線對42橫向地轉接至兩個位元線栓塞28之一。

在第11圖所示的範例中，一個上方位元線栓塞28A直接向下延伸至偶數位元線44.1，其與轉向額外的導電層50A區段交會。而一個下方轉向位元線栓塞28C區段自轉向額外的導電層50A區段直接向下延伸而與第一位元線結構24.1連接。此由轉向區段50A提供之橫向偏移將轉向位元線栓塞28C區段向右轉至奇數位元線45.2的下方。類似地，上方轉向位元線栓塞28A區段、轉向區段50A及轉向位元線栓塞28C區段自偶數位元線44.3、44.5、44.7延伸。一個上方位元線栓塞28B直接向下延伸至偶數位元線44.2以與對準之額外的導電層50B區段連接。一個下方對準之位元線栓塞28D區段直接自對準導電層50B區段向下延伸而與第二位元線結構24.2連接。類似的上方轉向位元線栓塞28D區段、對準區段50A及對準位元線栓塞28D區段自偶數位元線44.4、44.6、44.8延伸。類似的安排對準與轉向栓塞結構自奇數位元線45延伸至結構的另一端。

第11圖中的安排利用了奇數/偶數安排以及位元線栓塞於位元線結構交錯位置上的優點。即，在此結構的一端位元線栓塞自間隔的偶數位元線44延伸至第一位元線結構24以轉向至鄰接奇數位元線45的下方。如此當建構下方位元線栓塞28C、28D時允許使用較大的介層孔、或是於介層孔間較大的距離、或是兩者皆有。類似地，在此結構的另一端位元線栓塞自間隔的奇數位元線45延伸至第二位元線結構26以轉向至鄰接偶數位元線44的下方而獲得相同之優點。

如第8圖中所示，其是假設第二位元線對42.2、第四位元線對42.4、第六位元線對42.6、第八位元線對42.8被，大致同時地，平行地讀取及存取，由圖中虛線所示。但是與第5圖中的範例不同，第11圖中的範例，不僅減少整體位元線的電容性耦合C_MBL ，也可以同時減少位元線結構的電容性耦合C_PAD 。

第12圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路175包括通常稱為記憶陣列160的記憶胞區塊12，其係具有此處所描述的功能。如上述，一個陣列160包括多階層記憶胞。一列解碼器161與沿著記憶陣列160(列)第一方向16安排之複數條字元線162(14)耦接。方塊166中的行解碼器在此範例中經過資料匯流排167與一組頁面緩衝器163耦接。整體位元線164(22)與沿著行方向其係為記憶陣列160第二方向18安排的區域位元線(未示)耦接。位址係由匯流排165提供給行解碼器(方塊166)及列解碼器(方塊161)。資料由積體電路上的其他電路174(此範例包括輸入/輸出埠)提供給資料輸入線173，積體電路175可為例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由記憶體陣列160所支援的系統單晶片功能。資料經由資料輸出線173，提供至輸入/輸出埠或是積體電路175內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用了狀態機構169，提供控制信號以控制由電壓供應源或是方塊168產生或提供之偏壓調整供應電壓的應用，以進行此處所描述之許多操作。這些操作可以包括抹除、程式化及陣列160中每一階層具有不同讀取條件之階層相關的讀取操作。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

為了清楚的目的，此名詞"程式化"係用來表示一個增加記憶胞臨界電壓的操作。儲存於已程式化記憶胞中的資料可由邏輯"0"或邏輯"1"代表。此名詞"抹除"係用來表示一個減少記憶胞臨界電壓的操作。儲存於已抹除記憶胞中的資料可以由程式化狀態的反相代表，例如邏輯"1"或邏輯"0"。此外，多階記憶胞可以被成市程式化至許多不同的臨界準位，且根據設計所需被抹除至一個單一的最高或最低臨界準位。此外，此名詞"寫入"係用來表示一個改變記憶胞臨界電壓的操作，可以是用來表示程式化或抹除。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

10．．．三維記憶裝置

12．．．記憶胞區塊

13．．．記憶胞階層

14．．．字元線

16．．．第一方向

18．．．第二方向

20．．．串列選擇線

21．．．串列選擇切換開關

22．．．整體位元線

24、26．．．第一及第二位元線結構

28．．．位元線栓塞

30．．．第三方向

32．．．區域位元線

34．．．源極線

36．．．奇數接地選擇線

38．．．偶數接地選擇線

40．．．字元線

42．．．整體位元線對

44．．．第一(偶數)位元線

45．．．第二(奇數)位元線

175．．．積體電路

160．．．記憶體陣列

161、261．．．列解碼器

162．．．字元線

166．．．行解碼器

164．．．整體位元線

163、263．．．頁面緩衝器

164．．．整體位元線

165．．．匯流排

167．．．資料匯流排

174．．．其他電路

169、269．．．程式化、抹除及階層相關讀取操作之狀態機構

168．．．偏壓調整供應電壓

173．．．資料輸入/輸出線

258．．．群組解碼器

200、202、204．．．垂直連接器

210、212、214．．．串列選擇電晶體

220、222、224．．．記憶胞

230、232、234．．．接觸墊

240、242、244．．．延伸線

第1圖顯示一個三維記憶裝置的簡化三維示意圖。

第2圖顯示第1圖中結構一部分的示意圖。

第3圖顯示一個三維反及閘快閃記憶體陣列一部分的範例示意圖，其具有三層是一個可以包括多層記憶胞區塊的代表性示意圖。

第4圖顯示一個沿著第2圖中4-4線的一部分的範例剖面示意圖。

第5圖顯示一個類似於第2圖中範例三維記憶體裝置一部分的示意圖，其係將第1圖中的結構修改以解決整體位元線電容性耦合負載的問題。

第6圖顯示一個類似於第1圖中範例三維記憶體裝置一部分的示意圖，其係將第1圖中的結構修改以解決整體位元線與位元線結構電容性耦合負載的問題。

第7圖顯示第6圖中結構一部分的示意圖。

第8圖顯示沿著第7圖中的線8-8之剖面示意圖。

第9圖為顯示使用不同對之鄰接串列選擇切換開關來施加讀取信號至其他整體位元線的16種不同群組或方式的表格。

第10圖是與第9圖類似的表格但是其中的串列選擇切換開關對並不是和第8圖一樣是鄰接的而是分得很開而達成相同讀取信號施加的圖案。

第11圖顯示另一種可以同時解決整體位元線的電容性耦合C_MBL 及位元線結構的電容性耦合C_PAD 的三維記憶裝置的替代實施例。

第12圖顯示根據本發明一實施例之積體電路的簡化示意圖，其包括通常稱為記憶陣列的記憶胞區塊。

10．．．三維記憶裝置

12．．．記憶胞區塊

14．．．字元線

16．．．第一方向

18．．．第二方向

20．．．串列選擇線

22．．．整體位元線

24、26．．．第一及第二位元線結構

28．．．位元線栓塞

30．．．第三方向

32．．．區域位元線

34．．．源極線

36．．．奇數接地選擇線

38．．．偶數接地選擇線

40．．．字元線

42．．．整體位元線對

44．．．第一(偶數)位元線

45．．．第二(奇數)位元線

Claims (20)

1. 一種記憶裝置，包含：一記憶胞區塊包括複數個階層，每一階層包括複數個記憶胞長條，每一個串列包括一串列選擇切換開關；第一(偶數)及第二(奇數)位元線結構於每一個階層，該第一及第二位元線結構放置於該對應階層的相反端，且其中在該階層中之一串列(偶數)的該串列選擇切換開關安排成將該串列與該階層的該第一(偶數)位元線結構連接，及在該階層中之另一串列(奇數)的該串列選擇切換開關安排成將該串列與該階層的該第二(奇數)位元線結構連接；複數個位元線對，每一位元線對包括一第一(偶數)位元線及一第二(奇數)位元線，每一位元線對安排成與該複數個階層的一對應階層連接，在一位元線對中的該第一位元線與該對應階層中之該第一位元線結構連接，及在一位元線對中的該第二位元線與該對應階層中之該第二位元線結構連接；其中該位元線對放置成交錯的方式，使得於每一位元線對中的該第一位元線與該第二位元線由在不同位元線對中的該第一位元線與該第二位元線之一分隔。
2. 如申請專利範圍第1項之記憶裝置，包括：複數條字元線，該些字元線安排成選取該複數個階層中與該複數個記憶胞串列垂直之一對應的記憶胞平面；一第一組串列選擇線安排成選取串列選擇切換開關以將該複數個記憶胞串列中之對應的串列與該複數個階層中的該第一位元線結構連接；一第二組串列選擇線安排成選取串列選擇切換開關以將該複數個記憶胞串列中之對應的串列與該複數個階層中的該第二 位元線結構連接。
3. 如申請專利範圍第2項之記憶裝置，包括：解碼電路，安排成選取在平行之該複數個階層之每一層的一記憶胞，藉由施加信號至該複數條字元線中的一選取字元線、至該第一組串列選擇線中的一選取第一串列選擇線、至該第二組串列選擇線中的一選取第二串列選擇線、及至該複數個位元線對之交錯位元線對(奇數對或偶數對)中的該第一位元線與該第二位元線。
4. 如申請專利範圍第3項之記憶裝置，其中：該位元線對包括第一、第二、第三、第四位元線對依序排列且分別與第一、第二、第三、第四位元線結構連接；以及該解碼電路安排成選擇性地選取該第一及該第三位元線對；其中當選取該第一及該第三位元線對時，該第二及該第預位元線對提供介於該第一及該第三位元線對間的屏蔽且該第二位元線結構提供介於該第一及第三位元線結構間的屏蔽，以減少任何電容性耦合效應。
5. 如申請專利範圍第3項之記憶裝置，其中該選取的第一串列選擇線及該選取的第二串列選擇線為鄰接串列選取串列選擇切換開關。
6. 如申請專利範圍第3項之記憶裝置，其中該選取的第一串列選擇線及該選取的第二串列選擇線為非鄰接串列選取串列選擇切換開關。
7. 一種記憶裝置，包含：一記憶胞區塊包括複數個階層，每一階層包括複數個記憶胞長條於介於該記憶胞區塊的一第一端與一第二端之間的一第二方向延伸；一第一位元線結構於每一個階層的該記憶胞區塊的該第一端，每一第一位元線結構操作上與自該第一端延伸的一第一記憶胞串列耦接；一第二位元線結構於每一個階層的該記憶胞區塊的該第二端，每一第二位元線結構操作上與自該第二端延伸的一第二記憶胞串列耦接；複數個位元線對在該第二方向上延伸，至少包括第一、第二、第三位元線對，每一位元線對包括一奇數位元線及一偶數位元線；奇數位元線連接器將該奇數位元線與該第二位元線結構連接；偶數位元線連接器將該偶數位元線與該第一位元線結構連接；以及一系列位元線對中的每一位元線藉由鄰接位元線對中的一位元線分隔，其中當奇數位元線與偶數位元線分開讀取時位元線間的電容性耦合會減少。
8. 如申請專利範圍第7項之記憶裝置，其中：該第二位元線對的該奇數位元線係位於該第一位元線對的該奇數位元線與該偶數位元線之間；該第一位元線對的該偶數位元線係位於該第二位元線對的該奇數位元線與該偶數位元線之間；以及該第二位元線對的該偶數位元線係位於該第一位元線對的該偶數位元線與該第三位元線對的該奇數位元線之間。
9. 如申請專利範圍第8項之記憶裝置，其中該第一位元線對的該偶數位元線之該偶數位元線連接器與該第二位元線對的該偶數位元線之該偶數位元線連接器是在不同階層與該第一位元線結構連接。
10. 如申請專利範圍第9項之記憶裝置，其中該不同階層是相鄰的階層。
11. 如申請專利範圍第8項之記憶裝置，其中與該奇數位元線連接器連接的該第二位元線結構，是和與該偶數位元線連接器連接的該第一位元線結構交錯地位於不同階層中，其中當奇數位元線與偶數位元線分開讀取時位元線結構間的電容性耦合會減少。
12. 如申請專利範圍第7項之記憶裝置，其中在一系列奇數位元線連接器中的間隔奇數位元線連接器包含一橫向轉向部分，且在一系列偶數位元線連接器中的間隔偶數位元線連接器包含一橫向轉向部分。
13. 如申請專利範圍第7項之記憶裝置，其中該第一位元線結構及該第二位元線結構操作上由串列選擇切換開關與該第一及該第二記憶胞串列耦接。
14. 一種記憶裝置，包含：一記憶胞區塊包括複數個階層，每一階層包括複數個記憶胞串列於介於該記憶胞區塊的一第一端與一第二端之間的一第二方向延伸； 位元線結構於每一個階層的該記憶胞區塊的該第一端及該第二端，每一位元線結構操作上與一記憶胞串列耦接；複數個位元線對在該第二方向上延伸，至少包括一串聯之第一、第二、第三、及第四位元線對；該位元線具有端點於該記憶胞區塊的該第一端與該第二端的該位元線結構之上；位元線連接器於該記憶胞區塊的該第一端之上，以將該第二及第四位元線對與該第一位元線結構連接；該第二位元線對的一位元線連接器具有一橫向轉向區域大致延伸於該第一位元線對的下方；以及該第四位元線對的一位元線連接器具有一橫向轉向區域大致延伸於該第三位元線對的下方。
15. 如申請專利範圍第14項之記憶裝置，更包含位元線連接器於該記憶胞區塊的該第二端將該第一及該第三位元線對與該位元線結構連接。
16. 如申請專利範圍第14項之記憶裝置，更包含：該第一位元線對的一位元線連接器位於該記憶胞區塊的該第二端具有一橫向轉向區域大致延伸於該第二位元線對的下方；以及該第三位元線對的一位元線連接器位於該記憶胞區塊的該第二端具有一橫向轉向區域大致延伸於該第四位元線對的下方。
17. 如申請專利範圍第14項之記憶裝置，其中該第二及該第四位元線對的位元線連接器是在不同階層與該位元線結構連接。
18. 一種選取一記憶裝置中區域位元線的方法，該區域位元線包含一組偶數區域位元線操作上將複數個階層中的第一位元線結構與該記憶裝置的一第一端耦接，及一組奇數區域位元線操作上將該複數個階層中的第二位元線結構與該記憶裝置的一第二端耦接，該等偶數區域位元線及該等奇數區域位元線在每一階層中交錯，該方法包含：於一讀取操作時，選取從該第一端延伸的複數個偶數區域位元線；或選取從該第二端延伸的複數個奇數區域位元線；藉此，該選取的區域位元線並不互相鄰接。
19. 如申請專利範圍第18項之方法，其中該偶數區域位元線選取步驟包含自以下排列的偶數區域位元線至少一者選取：BL0、BL2、BL4、BL6、BL8、BL10、BL12、BL14；該奇數區域位元線選取步驟包含自以下排列的奇數區域位元線至少一者選取：BL1、BL3、BL5、BL7、BL9、BL11、BL13、BL15；以及該些區位位元線以以下的順序排列：BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11、BL12、BL13、BL14、BL15。
20. 如申請專利範圍第19項之方法，其中該些選取步驟係選取偶數區域位元線BL0及奇數區域位元線BL9。