TW202017152A - 半導體裝置及半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種高積體度之半導體裝置及半導體記憶裝置。  實施形態之半導體記憶裝置具備：半導體基板、設置於半導體基板表面之複數個電晶體、及電性連接於複數個電晶體之閘極電極之第1電路。複數個電晶體包含：於第1方向上隔著絕緣區域相鄰之第1及第2電晶體、於與第1方向交叉之第2方向上隔著絕緣區域而與第1及第2電晶體相鄰之第3電晶體、及於第2方向上隔著絕緣區域而與第1及第2電晶體相鄰之第4電晶體。第1電路根據第1信號而使第1～第4電晶體設為導通狀態。

Description

半導體裝置及半導體記憶裝置
本實施形態係關於一種半導體裝置及半導體記憶裝置。
已知一種半導體記憶裝置，其具備：基板、排列於與基板表面交叉之第1方向上之複數個導電層、於第1方向延伸且與複數個導電層對向之半導體柱、及設置於複數個導電層及半導體柱之間之絕緣膜。
實施形態提供一種高積體度之半導體裝置及半導體記憶裝置。
一實施形態之半導體裝置具備：半導體基板；複數個電晶體，其設置於半導體基板之表面；及第1電路，其電性連接於複數個電晶體之閘極電極。複數個電晶體包含：第1及第2電晶體，其等於第1方向上隔著絕緣區域相鄰；第3電晶體，其於與第1方向交叉之第2方向上隔著絕緣區域而與第1及第2電晶體相鄰；及第4電晶體，其於第2方向上隔著絕緣區域而與第1及第2電晶體相鄰。第1電路根據第1信號而使第1～第4電晶體設為導通狀態。
一實施形態之半導體記憶裝置具備：半導體基板；第1～第4導電層，其等排列於與半導體基板之表面交叉之第1方向上；第1半導體柱，其於第1方向延伸且與第1～第4導電層對向；第1絕緣膜，其設置於第1～第4導電層及第1半導體柱之間；及複數個電晶體，其等設置於半導體基板之表面。複數個電晶體具備：第1電晶體，其電性連接於第1導電層；第2電晶體，其電性連接於第2導電層，且於與第1方向交叉之第2方向上隔著絕緣區域而與第1電晶體相鄰；第3電晶體，其電性連接於第3導電層，且於與第1方向及第2方向交叉之第3方向上隔著絕緣區域而與第1及第2電晶體相鄰；及第4電晶體，其電性連接於第4導電層，且於第3方向上隔著絕緣區域而與第1及第2電晶體相鄰。
一實施形態之半導體記憶裝置具備：半導體基板；第1記憶體塊及第2記憶體塊，其等於與半導體基板之表面交叉之第1方向上與半導體基板分開而設置，且排列於與第1方向交叉之第2方向上；及複數個電晶體，其等設置於半導體基板之表面，且排列於與第1方向及第2方向交叉之第3方向上。第1記憶體塊具備：複數個第1導電層，其等排列於第1方向；第1半導體柱，其於第1方向延伸且與複數個第1導電層對向；及第1絕緣膜，其設置於複數個第1導電層及第1半導體柱之間。第2記憶體塊具備：複數個第2導電層，其等排列於第1方向；第2半導體柱，其於第1方向延伸且與複數個第2導電層對向；及第2絕緣膜，其設置於複數個第2導電層及第2半導體柱之間。複數個電晶體包含：第1電晶體，其電性連接於複數個第1導電層中之一者；第2電晶體，其電性連接於複數個第2導電層中之一者；第3電晶體，其電性連接於複數個第1導電層中之一者，且設置於第1及第2電晶體之間；及第4電晶體，其電性連接於複數個第2導電層中之一者，且設置於第1及第3電晶體之間。
其次，參照圖式詳細地說明實施形態之半導體裝置及半導體記憶裝置。再者，以下實施形態僅為一例，並非意圖限定本發明而表示。
又，本說明書中，將相對於半導體基板表面平行之特定方向稱為X方向，將相對於半導體基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於半導體基板表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定平面之方向稱為第1方向，將沿著該特定平面且與第1方向交叉之方向稱為第2方向，將與該特定平面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一方向對應，亦可不對應。
又，本說明書中，「上」或「下」等表達係以半導體基板為基準。例如，於上述第1方向與半導體基板之表面交叉之情形時，將沿著該第1方向離開半導體基板之方向稱為上，將沿著第1方向靠近半導體基板之方向稱為下。又，於對某構成敍述下表面或下端部之情形時，係指該構成之半導體基板側之面或端部，於敍述上表面或上端部之情形時，係指該構成之與半導體基板為相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，本說明書中，於敍述將第1構成「電性連接」於第2構成之情形時，可為將第1構成直接連接於第2構成，亦可為將第1構成經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將三個電晶體串聯連接之情形時，即便第二個電晶體設為斷開狀態，亦可將第一個電晶體「電性連接」於第三個電晶體。
又，本說明書中，於敍述第1構成與第2構成「電性絕緣」之情形時，例如係指於第1構成與第2構成之間設置有絕緣膜等，而未設置連接第1構成與第2構成之接觸件或配線等之狀態。
又，本說明書中，於敍述「場效型電晶體」或「場效電晶體」之情形時，係指具備作為通道區域發揮功能之半導體層、閘極絕緣膜、及閘極電極之電晶體。
[第1實施形態]
[整體構成]  以下，參照圖式，對第1實施形態之半導體記憶裝置之構成進行說明。再者，以下圖式係模式性圖式，為方便說明而省略一部分構成。
圖1係表示第1實施形態之半導體記憶裝置之構成之模式性等效電路圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MA、及控制記憶胞陣列MA之周邊電路PC。
記憶胞陣列MA具備複數個記憶體塊MB。該等複數個記憶體塊MB分別具備複數個記憶體指MF。該等複數個記憶體指MF分別具備複數個記憶體單位MU。該等複數個記憶體單位MU之一端分別經由位線BL而連接於周邊電路PC。又，該等複數個記憶體單位MU之另一端分別經由共通之源極線SL而連接於周邊電路PC。
記憶體單位MU具備於位線BL及源極線SL之間串聯連接之汲極選擇電晶體STD、記憶體串MS、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶體串MS具備串聯連接之複數個記憶胞MC。本實施形態之記憶胞MC係閘極絕緣膜中包含電荷儲存膜之場效型電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。再者，對與一個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字線WL。該等字線WL分別共通連接於一個記憶體塊MB中之所有記憶體單位MU。
選擇電晶體(STD、STS)係場效型電晶體。對選擇電晶體(STD、STS)之閘極電極分別連接選擇閘極線(SGD、SGS)。汲極選擇線SGD對應於記憶體指MF而設置，且共通連接於一個記憶體指MF中之所有記憶體單位MU。源極選擇線SGS共通連接於一個記憶體塊MB中之所有記憶體單位MU。
周邊電路PC具備：產生動作電壓之動作電壓產生電路21、對位址資料進行解碼之位址解碼器22、根據位址解碼器22之輸出信號而將動作電壓傳送至記憶胞陣列MA之塊選擇電路23及電壓選擇電路24、連接於位線BL之感測放大器25、及控制該等之定序器26。
動作電壓產生電路21具備複數個動作電壓輸出端子31。動作電壓產生電路21例如包含降壓電路及充電泵電路等升壓電路。動作電壓產生電路21例如根據來自定序器26之控制信號，產生於對記憶胞陣列MA之讀取動作、寫入動作及刪除動作時施加至位線BL、源極線SL、字線WL及選擇閘極線(SGD、SGS)之多種動作電壓，且同時輸出至複數個動作電壓輸出端子31。自動作電壓輸出端子31輸出之動作電壓可根據來自定序器26之控制信號而適當調整。
動作電壓產生電路21於讀取動作時，產生讀取電壓及讀取通過電壓作為動作電壓。讀取電壓係用於判別記憶於選擇記憶胞MC中之資料之電壓。於將讀取電壓施加至字線WL之情形時，連接於該字線WL之複數個記憶胞MC中之一部分成為導通狀態，除此以外之記憶胞MC成為斷開狀態。讀取通過電壓係用以使記憶胞MC為導通狀態之電壓，相較讀取電壓大。於將讀取通過電壓施加至字線WL之情形時，連接於該字線WL之複數個記憶胞MC全部成為導通狀態。
又，動作電壓產生電路21於寫入動作時，產生寫入通過電壓及編程電壓作為動作電壓。寫入通過電壓係用以使記憶胞MC為導通狀態之電壓，具有讀取電壓以上之大小。於將寫入通過電壓施加至字線WL之情形時，連接於該字線WL之複數個記憶胞MC全部成為導通狀態。編程電壓係用以使電荷儲存於記憶胞MC之電荷儲存膜中之電壓，相較寫入通過電壓大。於將寫入通過電壓施加至字線WL之情形時，複數個記憶胞MC中之一部分電荷儲存膜中儲存電子。
位址解碼器22具備複數個塊選擇線BLKSEL及複數個電壓選擇線33。位址解碼器22例如根據來自定序器26之控制信號而依次參照位址寄存器之位址資料，將該位址資料進行解碼，使與位址資料對應之特定之塊選擇電晶體35及電壓選擇電晶體37為導通狀態，且使除此以外之塊選擇電晶體35及電壓選擇電晶體37為斷開狀態。例如，使特定之塊選擇線BLKSEL及電壓選擇線33之電壓為「H」狀態，且使除此以外之電壓為「L」狀態。再者，於使用P通道型而非N通道型之電晶體之情形時，對該等配線施加相反之電壓。
再者，於圖示之例中，於位址解碼器22中，針對每一個記憶體塊MB各設置一條塊選擇線BLKSEL。然而，該構成可適當變更。例如，亦可使每2個以上之記憶體塊MB各具備一條塊選擇線BLKSEL。
塊選擇電路23具備與記憶體塊MB對應之複數個塊選擇部34。該等複數個塊選擇部34分別具備與字線WL及選擇閘極線(SGD、SGS)對應之複數個塊選擇電晶體35。塊選擇電晶體35例如係場效型耐壓電晶體。塊選擇電晶體35之汲極電極分別電性連接於對應之字線WL或選擇閘極線(SGD、SGS)。源極電極分別經由配線CG及電壓選擇電路24而電性連接於動作電壓輸出端子31。閘極電極共通連接於對應之塊選擇線BLKSEL。
再者，於圖示之例中，於塊選擇電路23中，針對每一條字線WL各設置一個塊選擇電晶體35，針對每一條選擇閘極線(SGD、SGS)各設置一個塊選擇電晶體35。然而，該構成可適當變更。例如，亦可針對每一條選擇閘極線(SGD、SGS)各設置2個塊選擇電晶體35。
電壓選擇電路24具備與字線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如係場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及塊選擇電路23而電性連接於對應之字線WL或選擇閘極線(SGD、SGS)。源極端子分別電性連接於對應之動作電壓輸出端子31。閘極電極分別連接於對應之電壓選擇線33。
感測放大器25連接於複數條位線BL。感測放大器25例如具備與位線BL對應之複數個感測放大器單位。感測放大器單位分別具備：箝位電晶體，其根據於動作電壓產生電路21中產生之電壓而對位線BL進行充電；感測電路，其感測位線BL之電壓或電流；複數個鎖存器，其等保存該感測電路之輸出信號或寫入資料、驗證通過標誌等；及邏輯電路。邏輯電路例如於讀取動作時，參照保存於鎖存器中之下位頁之資料而特定出保存於記憶胞MC中之資料。又，例如於寫入動作時，參照保存於鎖存器中之下位頁之資料而控制位線BL之電壓。
定序器26根據所輸入之命令及半導體記憶裝置之狀態，將控制信號輸出至動作電壓產生電路21、位址解碼器22及感測放大器25。例如，定序器26根據時鐘信號而依次參照指令寄存器之指令資料，對該指令資料進行解碼，並輸出至動作電壓產生電路21、位址解碼器22及感測放大器25。
其次，參照圖2對本實施形態之半導體記憶裝置之構成進行說明。圖2係本實施形態之半導體記憶裝置之模式性俯視圖。再者，圖2係表示模式性構成之圖，具體構成可適當變更。又，圖2中省略一部分構成。
如圖2所示，本實施形態之半導體記憶裝置具備半導體基板100。於圖示之例中，於半導體基板100上設置有排列於X方向之2個記憶胞陣列MA。又，於沿著記憶胞陣列MA之X方向之兩端部且於Y方向延伸之區域，以距記憶胞陣列MA由近至遠之順序設置有塊選擇電路部231及位址解碼器22。又，於沿著記憶胞陣列MA之Y方向之端部且於X方向延伸之區域，設置有感測放大器25。於設置有感測放大器25之區域之X方向之兩端部附近之區域，設置有動作電壓產生電路21。又，於該等區域之外側區域設置有定序器26。
[記憶胞陣列MA]  其次，參照圖2～圖7對記憶胞陣列MA之構成進行說明。圖3係圖2中A所示之部分之模式性放大圖。圖4係將圖2所示之構造沿著A-A'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。圖5係圖4之一部分之模式性放大圖。圖6係將圖2所示之構造沿著B-B'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。圖7係將圖2所示之構造沿著C-C'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。再者，圖3～圖7係表示模式性構成之圖，具體構成可適當變更。又，圖3～圖7中省略一部分構成。
如圖2所示，記憶胞陣列MA具備排列於Y方向之複數個記憶體塊MB。於Y方向上相鄰之2個記憶體塊MB之間，如圖3所示設置有於X方向延伸之塊間絕緣層ST。該等2個記憶體塊MB中包含之字線WL經由塊間絕緣層ST而電性絕緣。
記憶體塊MB具備：排列於Y方向之2個子塊SB、設置於該等2個子塊SB之間之子塊間絕緣層ST'、及連接於該等2個子塊SB之接線部HU。
子塊SB具備：排列於Y方向之2個記憶體指MF、及設置於該等記憶體指之間之指間絕緣層SHE。如圖4所例示，記憶體指MF具備：設置於半導體基板100上之複數個導電層110、複數個半導體柱120、及分別設置於複數個導電層110及複數個半導體柱120之間之複數個閘極絕緣膜130。
半導體基板100例如係包含P型雜質之單晶矽(Si)等半導體基板。於半導體基板100表面之一部分，設置有包含磷(P)等N型雜質之N型井101。又，於N型井101表面之一部分，設置有包含硼(B)等P型雜質之P型井102。又，於半導體基板100表面之一部分，設置有SiO2 等絕緣區域STI(圖6、圖7)。以下，有時將半導體基板100表面中之未設置絕緣區域STI之區域稱為半導體區域。
導電層110係於X方向延伸之大致板狀之導電層，且於Z方向排列複數個。導電層110例如可包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可包含含有磷或硼等雜質之多晶矽等。又，於導電層110之間設置有氧化矽(SiO2 )等絕緣層111。
複數個導電層110中，位於最下層之一個或複數個導電層110作為源極選擇線SGS(圖1)及連接於該源極選擇線之複數個源極選擇電晶體STS之閘極電極而發揮功能。又，位於相較上述最下層之導電層110更靠上方之複數個導電層110作為字線WL(圖1)及連接於該字線之複數個記憶胞MC(圖1)之閘極電極而發揮功能。又，位於相較作為字線WL(圖1)及連接於該字線之複數個記憶胞MC(圖1)之閘極電極發揮功能之上述導電層110更靠上方之一個或複數個導電層110作為汲極選擇線SGD及連接於該汲極選擇線之複數個汲極選擇電晶體STD(圖1)之閘極電極而發揮功能。再者，圖3之例中，作為字線WL及源極選擇線SGS發揮功能之導電層110具備：與子塊SB對應而設置且於X方向延伸之2個第1部分wl1、及連接於該2個第1部分wl1之第2部分wl2。又，作為汲極選擇線SGD等發揮功能之導電層110相較其他導電層110之第1部分wl1之Y方向之寬度窄，與記憶體指MF對應而於Y方向排列複數個。
半導體柱120於X方向及Y方向配設複數個。半導體柱120例如係非摻雜之多晶矽(Si)等半導體膜。如圖4所示，半導體柱120例如具有大致圓筒狀之形狀，於中心部分設置有氧化矽等絕緣膜121。又，半導體柱120之外周面分別由導電層110包圍。半導體柱120之下端部經由非摻雜之單晶矽等半導體層122而連接於半導體基板100之P型井102。半導體層122隔著氧化矽等絕緣層123而與導電層110對向。半導體柱120之上端部經由包含磷(P)等N型雜質之半導體層124、接觸件Ch及Cb而連接於位線BL。半導體柱120分別作為包含於一個記憶體單位MU(圖1)之複數個記憶胞MC及汲極選擇電晶體STD之通道區域而發揮功能。半導體層122作為源極選擇電晶體STS之通道區域發揮功能。
例如圖5所示，閘極絕緣膜130具備積層於半導體柱120及導電層110之間之隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如係氧化矽等絕緣膜。電荷儲存膜132例如係氮化矽(SiN)等能夠儲存電荷之膜。
再者，圖5中示出閘極絕緣膜130具備氮化矽等電荷儲存膜132之例，但閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
接線部HU(圖3)具備：複數個導電層110之X方向之端部、連接於該等端部之接觸件CC、設置於接觸件CC周圍之虛設構造HR、及設置於該等虛設構造HR上方之配線層M0、M1(圖6)。如圖3所例示，複數個導電層110之X方向之端部於X方向及Y方向排列成矩陣狀。如圖6及圖7所例示，該等端部係排列於Z方向之複數個導電層110之一部分，Z方向之位置互不相同。該等複數個導電層110經由於Z方向延伸之接觸件CC、包含於配線層M0、M1之複數條配線m0、m1、及於Z方向延伸之接觸件CS而連接於塊選擇電晶體35之汲極區域。
[塊選擇電路部231]  其次，參照圖8～圖11對本實施形態之塊選擇電路部231之構成例進行說明。圖8係圖2中B所示之部分之模式性放大圖。圖9A、圖9B係圖2之一部分放大圖。圖10及圖11係圖9A之一部分放大圖。其中，圖10及圖11中圖示有配線之一部分。再者，圖10中之配線CG3～CG9、CG11係圖1所示之複數條配線CG中之一部分。又，圖11中之塊選擇線BLKSELA ～BLKSELD 係圖1所示之複數個塊選擇線BLKSEL中之一部分。再者，圖8～圖11係表示模式性構成之圖，具體構成可適當變更。又，圖8～圖11中，省略一部分構成。
如圖6等中所例示，本實施形態中，於半導體基板100之表面設置有複數個電晶體。該等複數個電晶體之一部分例如作為構成塊選擇電路部231之塊選擇電晶體35(圖1)而發揮功能。
塊選擇電路部231係用以實現圖1之塊選擇電路23之構成，如圖8所例示具備複數個塊選擇電晶體35。圖中示出具有共通之源極區域之4個塊選擇電晶體35。以下，將此種4個塊選擇電晶體35稱為「電晶體群TG1」。又，於圖示之例中，4個塊選擇電晶體35之汲極區域隔著絕緣區域STI而接近。以下，將此種4個塊選擇電晶體35稱為「電晶體群TG2」。
電晶體群TG1具備：於X方向延伸之第1半導體區域103、及於Y方向延伸且與第1半導體區域103交叉之第2半導體區域104。又，於第1半導體區域103之X方向之一端部及另一端部、及第2半導體區域104之Y方向之一端部及另一端部，分別設置有作為塊選擇電晶體35之汲極端子發揮功能之接觸件CS。又，於第1半導體區域103及第2半導體區域104交叉之部分，分別設置有作為4個塊選擇電晶體35之共通之源極端子發揮功能之接觸件CS。又，於該接觸件CS與其他接觸件CS之間，分別設置有閘極絕緣膜105(圖6及圖7)及閘極電極106。
電晶體群TG2具備：於X方向上相鄰之2個塊選擇電晶體35、及與該2個塊選擇電晶體35自Y方向之一側及另一側相鄰之2個塊選擇電晶體35。再者，連接於該4個塊選擇電晶體35之汲極區域之4個接觸件CS設置於在X方向上相鄰之2個塊選擇電晶體35之閘極電極106之間。又，該4個接觸件CS設置於剩餘之2個塊選擇電晶體35之閘極電極106之間。
圖9A表示塊選擇電路部231與記憶體塊MB之關係。圖9A中，例示有於Y方向連續設置之8個記憶體塊MBE 、MBA 、MBF 、MBB 、MBG 、MBC 、MBH 、MBD 。如參照圖2所說明，塊選擇電路部231於記憶胞陣列MA之X方向之一側及另一側各設置一個。圖9A所例示之塊選擇電路部231對應於記憶體塊MBA 、MBB 、MBC 、MBD 。未圖示之另一個塊選擇電路部231對應於記憶體塊MBE 、MBF 、MBG 、MBH 。
電晶體群TG1中包含之4個塊選擇電晶體35之汲極區域經由接觸件CS等而分別電性連接於4個記憶體塊MB之對應之字線WL。例如，於圖9B之例中，電晶體群TG17 中包含之4個塊選擇電晶體35之汲極區域經由接觸件CS等而分別電性連接於記憶體塊MBA 、MBB 、MBC 、MBD 中包含之4條字線WL7。字線WL7例如係記憶體塊MB所包含之n(n為自然數)條字線WL中之距半導體基板100第8近之字線WL。又，如圖10所例示，該4個塊選擇電晶體35之源極區域經由接觸件CS等而電性連接於配線CG(例如配線CG7)。以下，有時將與距半導體基板100第k＋1(k為n－1以下之自然數)近之字線WLk對應之電晶體群TG1記作「電晶體群TG1k 」。
電晶體群TG2所包含之4個塊選擇電晶體35分別電性連接於同一記憶體塊MB之不同之字線WL。例如，圖9B所例示之電晶體群TG2B 中之一者所包含之4個塊選擇電晶體35分別連接於記憶體塊MBB 所包含之4條字線WL1、WL3、WL4、WL5。又，如圖11所例示，該4個塊選擇電晶體35之閘極電極106全部連接於共通之塊選擇線BLKSEL。因此，例如若塊選擇線BLKSELA 為「H」狀態，則該4個塊選擇電晶體35成為導通狀態。另一方面，例如若塊選擇線BLKSELA 為「L」狀態，則該4個塊選擇電晶體35成為斷開狀態。以下，有時將對應於記憶體塊MBP (P例如為A～H)之電晶體群TG2記作「電晶體群TG2P 」。
例如圖9A所例示之佈局圖案中，將對應於記憶體塊MBA 、MBB 之複數個電晶體群TG2A 、TG2B 交替排列於X方向上。同樣地，將對應於記憶體塊MBC 、MBD 之複數個電晶體群TG2C 、TG2D 交替排列於X方向上。
再者，圖9B之「DS0」、「DS1」、「DD0」及「DD1」分別表示虛設字線。虛設字線具有與字線WL相同之構成。然而，相對於字線WL連接於用作記憶體之記憶胞MC，而虛設字線連接於未用作記憶體之虛設單元。再者，虛設單元具備與記憶胞MC相同之構成。
又，圖9B之「dummy」表示為了緩和接近之塊選擇電晶體35間之電壓差而設置之虛設電晶體。例如，圖中例示有與電晶體群TG10 對應且對記憶體塊MBC 傳送電壓時成為導通狀態之虛設電晶體。
又，如圖9B所示，亦可於塊選擇電路部231之X方向之端部，設置包含具有共通之源極區域之3個塊選擇電晶體35之電晶體群TG1'。此種電晶體群TG1'可設置於塊選擇電路部231之Y方向之端部，亦可設置於塊選擇電路部231之端部以外之區域。
又，參照圖8～圖11所說明之佈局圖案僅為例示，能夠採用各種佈局圖案。例如，電晶體群TG2亦可具備隔著絕緣區域STI於Y方向相鄰之2個塊選擇電晶體35、及與該2個塊選擇電晶體35自X方向之一側及另一側相鄰之2個塊選擇電晶體35。
[效果]  其次，對本實施形態之半導體記憶裝置之效果進行說明。
例如，於圖1所例示之構成中進行寫入動作或讀取動作等之情形時，根據位址解碼器22之輸出信號，一個塊選擇部34所包含之塊選擇電晶體35成為導通狀態，其他塊選擇部34所包含之塊選擇電晶體35成為斷開狀態。又，自動作電壓產生電路21輸出之動作電壓經由配線CG等被傳送至一個記憶體塊MB所包含之複數條字線WL。於此期間，其他記憶體塊MB所包含之複數條字線WL成為浮動狀態。
此處，於如圖8所例示之佈局中，電晶體群TG2所包含之4個塊選擇電晶體35隔著絕緣區域STI而接近設置。例如，於對該4個塊選擇電晶體35中之一者傳送20 V左右之編程電壓，且其他3個汲極區域之電壓為接地電壓附近之情形時，有對該等之間之絕緣區域STI施加較大電壓而導致絕緣區域STI產生絕緣破壞之情形。若為了抑制此現象而將絕緣區域STI之面積擴大設置，則會導致電路面積增大。
因此，本實施形態中，使電晶體群TG2所包含之4個塊選擇電晶體35全部對應於相同之記憶體塊MB。根據此種構成，能夠抑制接近之4個塊選擇電晶體35之間之電壓差，能夠削減絕緣區域STI之面積，且能夠抑制電路面積之增大。
又，本實施形態中，於Y方向上相鄰之記憶體塊MB對應於不同之電晶體群TG1。根據此種構成，能夠對於Y方向上相鄰之2個記憶體塊MB所包含之字線WL同時傳送不同之電壓。因此，能夠執行記憶體塊MB間之耐壓試驗、或洩漏電流之檢測等。
[變化例]  圖11之例中，對電晶體群TG2所包含之4個塊選擇電晶體35之閘極電極106分別連接有接觸件CS。然而，亦可例如圖12所例示，於形成閘極電極106時，同時形成電性連接於2個以上之閘極電極106之連接部107，並將接觸件CS連接於經由連接部107連接之複數個閘極電極106中之一者。
又，於圖2、圖9A及圖9B之例中，不僅於記憶胞陣列MA之X方向之一側，而且於另一側亦設置有塊選擇電路部231。然而，亦可僅於記憶胞陣列MA之X方向之一側設置塊選擇電路部231。即便於此種情形時，例如圖13所例示，亦可使於Y方向上相鄰之記憶體塊MB對應於不同之電晶體群TG1。同時，如圖14所例示，亦可使於Y方向上相鄰之記憶體塊MB對應於同一電晶體群TG1。
又，例如於NAND型之快閃記憶體中進行寫入動作之情形時，將編程電壓傳送至選擇字線WL，將寫入通過電壓傳送至複數條非選擇字線之至少一部分。此時，對複數條非選擇字線WL中位於選擇字線WL與汲極選擇線SGD之間之非選擇字線全部傳送寫入通過電壓。另一方面，對位於選擇字線WL與源極選擇線SGS之間之非選擇字線能夠以各種形態傳送電壓。例如，亦可對此種非選擇字線WL全部傳送寫入通過電壓。又，例如，亦可於電晶體群TG2所包含之4個塊選擇電晶體35中之一者對應於選擇字線WL之情形時，對與其他3個對應之非選擇字線WL傳送寫入通過電壓。又，對於除此以外之非選擇字線WL亦可傳送接地電壓或接近於接地電壓之電壓。
[第2實施形態]  [整體構成]
其次，對第2實施形態之半導體記憶裝置之構成進行說明。再者，於以下之說明中，對於與第1實施形態相同之部分標註相同之符號，省略說明。
圖15係用以對本實施形態之半導體記憶裝置之構成進行說明之剖視圖。
如圖6等所例示，於第1實施形態中，將記憶胞陣列MA設置於半導體基板100之表面。即，將半導體柱120之下端部經由半導體層122而連接於半導體基板100之表面。相對於此，如圖15所例示，本實施形態之記憶胞陣列MA'於Z方向上自半導體基板100之表面離開而設置。即，於半導體基板100之上方設置有作為源極線SL發揮功能之導電層210，且半導體柱120之下端部連接於此。導電層210例如包含氮化鈦及鎢之積層膜、注入有雜質之多晶矽或矽化物、或含有該等多晶矽或矽化物之積層膜。再者，如圖16所例示，本實施形態之記憶體塊MB'不具備子塊間絕緣層ST'(圖3)。
又，如圖15所例示，本實施形態之接線部HU'具備：設置複數個導電層110之X方向之端部之第1區域ACC 、於該第1區域ACC 連接於複數個導電層110之接觸件CC、於複數個導電層110設置貫通孔之第2區域AC4 、設置於該貫通孔內部之接觸件C4、及設置於該等之上方之配線層M0、M1。該等複數個導電層110經由於Z方向延伸之接觸件CC、及配線層M0、M1所包含之複數個配線m0、m1而電性連接於在Z方向延伸之接觸件C4。
又，第2實施形態中，於半導體基板100之表面中設置記憶胞陣列MA'之區域及設置接線部HU'之區域設置有複數個電晶體。該等複數個電晶體中，設置於與記憶胞陣列MA'相同區域之電晶體例如構成感測放大器25等之一部分。設置於與接線部HU'相同區域之電晶體例如作為塊選擇電晶體35而發揮功能。又，於該等複數個電晶體之上方，設置有配線層D0、D1、D2。塊選擇電晶體35之源極區域及汲極區域經由於Z方向延伸之複數個接觸件CS、及配線層D0、D1、D2所包含之複數個配線d0、d1、d2而電性連接於接觸件C4。
[塊選擇電路部232]  其次，參照圖17～圖20對本實施形態之塊選擇電路部232之構成例進行說明。圖17係表示接線部HU'之一部分之模式性俯視圖。圖18係塊選擇電路部232之模式性俯視圖。再者，圖18中，為了說明與接線部HU'之對應關係而示出表示記憶體塊MB等之邊界之虛線。又，圖19及圖20係與圖17及圖18對應之圖。圖19及圖20中，圖示有配線d0、d1、d2、m1、m2等。再者，圖17～圖20係表示模式性構成之圖，具體構成可適當變更。又，圖17～圖20中，省略一部分構成。
圖17中，例示有連續設置於Y方向之8個記憶體塊MBA 、MBE 、MBB 、MBF 、MBC 、MBG 、MBD 、MBH 。又，於圖17中，示出設置於記憶胞陣列MA'之X方向之一端側之接線部HU'。於第1區域ACC ，設置有於X方向及Y方向排列成矩陣狀之複數個接觸件CC。於第2區域AC4 ，設置有於X方向及Y方向排列成矩陣狀之複數個接觸件C4。
圖18中，表示塊選擇電路部232之與圖17所示之構造對應之部分。塊選擇電路部232係用以實現圖1之塊選擇電路23之構成，如圖18所例示，具備複數個塊選擇電晶體35。圖中，表示具有共通之源極區域之2個塊選擇電晶體35。以下，將此種2個塊選擇電晶體35稱為「電晶體群TG3」。又，該等複數個電晶體群TG3形成與接線部HU'之第1區域ACC 對應之複數個群。以下，將此種複數個電晶體群TG3稱為「電晶體群TG4」。複數個電晶體群TG4排列於X方向上。
電晶體群TG3具備於Y方向延伸之半導體區域203。又，於半導體區域203之Y方向之兩端部，分別設置有作為塊選擇電晶體35之汲極端子發揮功能之接觸件CS。又，於該等接觸件CS之間，設置有作為2個塊選擇電晶體35之共通之源極端子發揮功能之接觸件CS。又，於作為汲極端子發揮功能之接觸件CS、與作為源極端子發揮功能之接觸件CS之間，分別設置有閘極絕緣膜205(圖15)及閘極電極206。
電晶體群TG4包含於X方向及Y方向排列成矩陣狀之複數個電晶體群TG3。即，電晶體群TG4包含複數個由排列於X方向之複數個電晶體群TG3所組成之行。該等行中之第1行所包含之電晶體群TG3經由接觸件CS等而分別連接於記憶體塊MBA 、MBB 之對應之字線WL。第3行所包含之電晶體群TG3經由接觸件CS等而分別連接於記憶體塊MBC 、MBD 之對應之字線WL。
第2行包含與記憶體塊MBA 、MBC 對應之電晶體群TG3、及與記憶體塊MBB 、MBD 對應之電晶體群TG3，且各包含複數個(圖示之例中為2個)。與記憶體塊MBA 、MBC 對應之複數個電晶體群TG3於X方向上連續設置。同樣地，與記憶體塊MBB 、MBD 對應之複數個電晶體群TG3亦於X方向上連續設置。
以下，有時將與記憶體塊MBP 、MBQ (P、Q例如為A～H)對應之電晶體群TG3記作「電晶體群TG3PQ 」。
圖19及圖20中表示配線d0～d2、m0、m1之構成例。於圖示之例中，配線層D0～D2、M0、M1包含複數個同一配線圖案WP。該等複數個配線圖案WP分別對應於電晶體群TG4及接線部HU'之第1區域ACC 而設置。該配線圖案中，將塊選擇電晶體35之汲極區域經由接觸件CS、配線d0～d2、接觸件C4、配線m0、m1、及接觸件CC而電性連接於對應之字線WL。又，將塊選擇電晶體35之源極區域經由接觸件CS、配線d0～d2、及接觸件C4而電性連接於未圖示之配線CG。配線CG例如亦可設置於相較配線層M0、M1更靠上方。
[效果]  其次，對本實施形態之半導體記憶裝置之效果進行說明。
為了半導體記憶裝置之高積體化，較理想為縮小記憶胞陣列MA中之構成。另一方面，自耐壓等之觀點而言，有用以實現塊選擇電路23等之構成難以高積體化之情形。其結果，例如圖18所示，有產生如排列於Y方向之3個電晶體群TG3對應於排列於Y方向之8個記憶體塊MB般之不規則圖案之情形。
此種情形時，例如於圖21所例示之態樣下，亦可考慮調整記憶體塊MB及電晶體群TG3之對應關係。即，圖21所例示之塊選擇電路部230與塊選擇電路部232(圖18)同樣地，包含複數個由排列於X方向之複數個電晶體群TG3所組成之行。該等行中，第1行設置有電晶體群TG3AB ，第2行設置有電晶體群TG3AC 、TG3BD ，第3行設置有電晶體群TG3CD 。此處，圖21之例中，於第2行，所有電晶體群TG3AC 於X方向上連續設置。又，所有電晶體群TG3BD 於X方向上連續設置。
此種形態下，於上述第2行，能夠抑制於X方向相鄰之塊選擇電晶體35間之電壓差。然而，有如下情形，即，一部分接觸件CC與對應於其之塊選擇電晶體35於X方向上之距離變得過大，從而導致配線圖案複雜化。進而，例如於記憶體塊MB所包含之導電層110之數量較多之情形時，除配線層D0～D2、M0、M1外，亦有可能需要新的配線層，從而亦有導致製造成本增大之情形。
根據本實施形態之半導體記憶裝置，藉由將與各記憶體塊MB對應之塊選擇電晶體35於X方向上分散設置而能夠抑制此種配線之複雜化。
又，本實施形態中，於Y方向上相鄰之2個記憶體塊MB對應於不同之電晶體群TG3。因此，與第1實施形態同樣地，能夠執行記憶體塊MB間之耐壓試驗、或洩漏電流之檢測等。
[變化例]  圖17～圖20所示之構成僅為例示，可適當變更。
例如，圖18之例中，將塊選擇電路部232中包含之複數個電晶體群TG3以固定間隔排列於X方向及Y方向。然而，電晶體群TG3間之間隔(絕緣區域STI之寬度)根據耐壓等而可適當變更。例如圖22所示，亦可使電晶體群TG3AB 及電晶體群TG3CD 之間之間隔大於電晶體群TG3AB 及電晶體群TG3AB 之間之間隔。圖22之例中，藉由省略排列成矩陣狀之複數個電晶體群TG3中之包含於上述第2行之電晶體群之一部分而實現此種構成。根據此種構成，能夠改善上述第2行中對應於不同之記憶體塊MB之電晶體群TG3間之耐壓。
又，例如圖23所例示，上述第2行亦可包含電晶體群TG3AB 及電晶體群TG3CD 。
又，例如圖24所例示，亦可使電晶體群TG4所包含之所有塊選擇電晶體35於X方向及Y方向之兩方向上，與對應於同一記憶體塊MB之塊選擇電晶體相鄰。根據此種構成，能夠抑制於X方向及Y方向上相鄰之複數個塊選擇電晶體35之間之電壓差，能夠削減絕緣區域STI之面積，從而能夠抑制電路面積之增大。
再者，圖24之例中，電晶體群TG4包含排列於X方向之電晶體群TG5、TG6。電晶體群TG5之第1行包含複數個電晶體群TG3AB ，第2行包含複數個電晶體群TG3BC ，第3行包含複數個電晶體群TG3CD 。電晶體群TG6之第1行包含複數個電晶體群TG3CD ，第2行包含複數個電晶體群TG3DA ，第3行包含複數個電晶體群TG3AB 。
又，如圖25所例示，亦可設為使一部分電晶體群TG3跨及於Y方向上相鄰之2個電晶體群TG4之構成。根據此種構成，能夠抑制於Y方向上相鄰之2個電晶體群TG4間之電壓，能夠削減絕緣區域STI之面積，從而能夠抑制電路面積之增大。
圖25之例中，與圖24之例同樣地，電晶體群TG4所包含之所有塊選擇電晶體35於X方向及Y方向之兩方向上，與對應於同一記憶體塊MB之塊選擇電晶體相鄰。
又，圖25之例中，電晶體群TG4包含排列於X方向之3個電晶體群TG7、TG8、TG9。此處，若將對應於記憶體塊MBX (X例如為A～H)之塊選擇電晶體35記作「塊選擇電晶體35X 」，則電晶體群TG7自Y方向之一側至另一側包含複數個塊選擇電晶體35A 、35B 、35A 之行，且各包含2行。又，電晶體群TG8包含複數個塊選擇電晶體35B 、35C 、35D 之行，且各包含2行。又，電晶體群TG9包含複數個塊選擇電晶體35A 、35D 、35C 之行各2行。
又，第2實施形態中亦與第1實施形態同樣地，可設置連接對應於同一記憶體塊MB之塊選擇電晶體35之閘極電極206之連接部。又，亦可將接觸件CS連接於經由該連接部連接之複數個閘極電極206中之一者。
又，第2實施形態中亦與第1實施形態同樣地，可於記憶胞陣列MA'之X方向之一側及另一側設置塊選擇電路部232，亦可僅於一側設置塊選擇電路部232。任一情形時，均可使於Y方向上相鄰之記憶體塊MB對應於不同之電晶體群TG3，亦可對應於同一電晶體群TG3。
又，第2實施形態中亦與第1實施形態同樣地，於寫入動作時施加至非選擇字線WL之電壓可適當變更。例如，亦可對複數個非選擇字線WL中之位於選擇字線WL與源極選擇線SGS之間之所有非選擇字線傳送寫入通過電壓。又，例如於圖24及圖25之例中，將對應於同一記憶體塊MB之複數個塊選擇電晶體35彼此接近而設置。例如，亦可於對此種複數個塊選擇電晶體35中之一者傳送編程電壓之情形時，對其餘之塊選擇電晶體35傳送寫入通過電壓。又，對於除此以外之非選擇字線WL亦可傳送接地電壓或接近於接地電壓之電壓。
[其他實施形態]  以上，對第1及第2實施形態進行了說明，但該等構成僅為例示，具體構成可適當變更。
例如，於第1實施形態中，將記憶胞陣列MA設置於半導體基板100之表面。然而，於使用第1實施形態之塊選擇電路部231之情形時，例如圖26所例示，與第2實施形態同樣地亦能夠採用於Z方向上自半導體基板100之表面離開設置之記憶胞陣列MA'。同樣地，於第1實施形態中，亦能夠採用第2實施形態之接線部HU'。
又，例如於第2實施形態中，如參照圖17～圖20所說明，接線部HU'之接觸件CC、C4之佈局、電晶體群TG3之佈局、配線層D0～D2、M0、M1之佈局全部由週期性圖案而構成。然而，該等中之一部分或全部亦可不具有週期性圖案。
又，第1及第2實施形態中，於一個半導體基板100上設置有記憶胞陣列MA及塊選擇電路23之兩者。然而，於第1及第2實施形態中，如圖27所例示，亦可與設置記憶胞陣列MA之基板分開而另外設置供塊選擇電路23設置之半導體基板300。
作為設置記憶胞陣列MA之基板，能使用各種基板。例如於圖27之例中，使用與第1及第2實施形態相同之半導體基板100作為此種基板。然而，作為設置記憶胞陣列MA之基板，亦可使用玻璃基板等除半導體基板以外之基板。此種情形時，例如亦可使用圖15所例示之導電層210。如上所述，導電層210作為源極線SL而發揮功能，且連接於半導體柱120之下端部(以半導體基板300為基準之情形時，為上端部)。
半導體基板300例如係包含P型雜質之單晶矽等半導體基板。於半導體基板300之表面之一部分，設置有包含磷等N型雜質之N型井301。又，於N型井301之表面之一部分，設置有包含硼等P型雜質之P型井302。又，於半導體基板300之表面之一部分，設置有SiO2 等絕緣區域STI。將半導體基板300表面中之未設置絕緣區域STI之區域稱為半導體區域。
於圖27之例中，將設置於半導體基板100上之複數個導電層110經由接觸件CC、配線m0、m1而電性連接於配線層M2所包含之配線m2。又，於半導體基板300之表面，設置有複數個塊選擇電晶體35。該等複數個塊選擇電晶體35之汲極區域經由於Z方向延伸之接觸件、配線層M2'所包含之配線m2'等而連接於複數個導電層110。
又，如上所述，於第1及第2實施形態中，於Y方向上相鄰之記憶體塊MB對應於不同之電晶體群TG1、TG3。因此，能夠執行記憶體塊MB間之耐壓試驗、或洩漏電流之檢測等。此種構成於與第1及第2實施形態不同之形態下亦能夠實現。例如，圖28中，例示有排列於Y方向之4個記憶體塊MBA 、MBB 、MBC 、MBD 。
又，於圖28之例中，排列於Y方向之8個塊選擇電晶體35之行相對於該4個記憶體塊MBA 、MBB 、MBC 、MBD 對應。圖28中，例示有包含複數個塊選擇電晶體35C 、35A 、35D 、35B 之行各2行之構成。又，圖28中，例示有一部分電晶體群TG3跨及於Y方向上相鄰之2個電晶體群TG4之構成。
又，第1及第2實施形態中，對具備NAND型快閃記憶體之半導體記憶裝置進行了說明。然而，本發明亦可應用於除NAND型快閃記憶體以外之記憶體，還可應用於除記憶體以外之半導體裝置。
[其他]  雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並未意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]  本申請案享有以日本專利申請案2018-197545號(申請日：2018年10月19日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
21:動作電壓產生電路22:位址解碼器23:塊選擇電路24:電壓選擇電路25:感測放大器26:定序器31:動作電壓輸出端子33:電壓選擇線34:塊選擇部35:塊選擇電晶體36:電壓選擇部37:電壓選擇電晶體100:半導體基板101:N型井102:P型井103:第1半導體區域104:第2半導體區域105:閘極絕緣膜106:閘極電極110:導電層111:絕緣層120:半導體柱121:絕緣膜122:半導體層124:半導體層130:閘極絕緣膜131:隧道絕緣膜132:電荷儲存膜133:阻擋絕緣膜205:閘極絕緣膜206:閘極電極231:塊選擇電路部232:塊選擇電路部300:半導體基板301:N型井302:P型井 ACC:第1區域 AC4:第2區域 BL:位線BLKSEL:塊選擇線C4:接觸件CC:接觸件CG:配線CS:接觸件D0:配線層D1:配線層D2:配線層d0:配線d1:配線d2:配線DS0:虛設字線DS1:虛設字線DD0:虛設字線DD1:虛設字線HR:虛設構造HU:接線部HU':接線部M0:配線層M1:配線層m0:配線m1:配線m2:配線MA:記憶胞陣列MA':記憶胞陣列MB:記憶體塊MC:記憶胞MF:記憶體指MS:記憶體串MU:記憶體單位PC:周邊電路SHE:指間絕緣層SGD:選擇閘極線SGS:選擇閘極線SB:子塊SBSL:源極線ST:塊間絕緣層ST':子塊間絕緣層STD:汲極選擇電晶體STI:絕緣區域STS:源極選擇電晶體TG1:電晶體群TG2:電晶體群TG3:電晶體群TG4:電晶體群TG5:電晶體群WL:字線wl1:第1部分wl2:第2部分
圖1係表示第1實施形態之半導體記憶裝置之模式性構成之等效電路圖。  圖2係該半導體記憶裝置之模式性俯視圖。  圖3係圖2中A所示之部分之模式性放大圖。  圖4係將圖2所示之構造沿著A-A'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。  圖5係圖4之一部分模式性放大圖。  圖6係將圖2所示之構造沿著B-B'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。  圖7係將圖2所示之構造沿著C-C'線切斷並沿箭頭方向觀察之情形時之模式性剖視圖。  圖8係圖2中B所示之部分之模式性放大圖。  圖9A係圖2之一部分放大圖。  圖9B係圖2之一部分放大圖。  圖10係圖9A之一部分放大圖。  圖11係圖9A之一部分放大圖。  圖12係用以對第1實施形態之變化例進行說明之模式性俯視圖。  圖13係用以對第1實施形態之變化例進行說明之模式性俯視圖。  圖14係用以對第1實施形態之變化例進行說明之模式性俯視圖。  圖15係表示第2實施形態之半導體記憶裝置之模式性構成之剖視圖。  圖16係該半導體記憶裝置之模式性俯視圖。  圖17係該半導體記憶裝置之模式性俯視圖。  圖18係該半導體記憶裝置之模式性俯視圖。  圖19係該半導體記憶裝置之模式性俯視圖。  圖20係該半導體記憶裝置之模式性俯視圖。  圖21係比較例之半導體記憶裝置之模式性俯視圖。  圖22係用以對第2實施形態之變化例進行說明之模式性俯視圖。  圖23係用以對第2實施形態之變化例進行說明之模式性俯視圖。  圖24係用以對第2實施形態之變化例進行說明之模式性俯視圖。  圖25係用以對第2實施形態之變化例進行說明之模式性俯視圖。  圖26係用以對其他實施形態進行說明之模式性剖視圖。  圖27係用以對其他實施形態進行說明之模式性剖視圖。  圖28係用以對其他實施形態進行說明之模式性俯視圖。
231:塊選擇電路部
MA:記憶胞陣列

Claims (8)

  1. 一種半導體裝置，其具備：  半導體基板；  複數個電晶體，其等設置於上述半導體基板之表面；及  第1電路，其電性連接於上述複數個電晶體之閘極電極；且  上述複數個電晶體包含：  第1及第2電晶體，其等於第1方向上隔著絕緣區域相鄰；  第3電晶體，其於與上述第1方向交叉之第2方向上隔著上述絕緣區域而與上述第1及第2電晶體相鄰；及  第4電晶體，其於上述第2方向上隔著上述絕緣區域而與上述第1及第2電晶體相鄰；且  上述第1電路  根據第1信號而使上述第1～第4電晶體設為導通狀態。
  2. 如請求項1之半導體裝置，其中  上述複數個電晶體包含：  第5電晶體，其具備與上述第2電晶體共通之區域；  第6電晶體，其於上述第1方向上隔著上述絕緣區域而與上述第5電晶體相鄰；  第7電晶體，其於上述第2方向上隔著上述絕緣區域而與上述第5及第6電晶體相鄰；及  第8電晶體，其於上述第2方向上隔著上述絕緣區域而與上述第5及第6電晶體相鄰；且  上述第1電路  根據上述第1信號而使上述第5～第8電晶體設為斷開狀態，  根據第2信號而使上述第5～第8電晶體設為導通狀態。
  3. 一種半導體記憶裝置，其具備：  半導體基板；  第1～第4導電層，其等排列於與上述半導體基板表面交叉之第1方向上；  第1半導體柱，其於上述第1方向延伸且與上述第1～第4導電層對向；  第1絕緣膜，其設置於上述第1～第4導電層及上述第1半導體柱之間；及  複數個電晶體，其等設置於上述半導體基板之表面；且  上述複數個電晶體具備：  第1電晶體，其電性連接於上述第1導電層；  第2電晶體，其電性連接於上述第2導電層，且於與上述第1方向交叉之第2方向上隔著絕緣區域而與上述第1電晶體相鄰；  第3電晶體，其電性連接於上述第3導電層，且於與上述第1方向及第2方向交叉之第3方向上隔著上述絕緣區域而與上述第1及第2電晶體相鄰；及  第4電晶體，其電性連接於上述第4導電層，且於上述第3方向上隔著上述絕緣區域而與上述第1及第2電晶體相鄰。
  4. 如請求項3之半導體記憶裝置，其進而具備：  第5～第8導電層，其等排列於上述第1方向，且於上述第2方向或上述第3方向上與上述第1～第4導電層分開而設置；  第2半導體柱，其於上述第1方向延伸且與上述第5～第8導電層對向；及  第2絕緣膜，其設置於上述第5～第8導電層及上述第2半導體柱之間；且  上述複數個電晶體具備：  第5電晶體，其電性連接於上述第5導電層，且具備與上述第2電晶體共通之區域；  第6電晶體，其電性連接於上述第6導電層，且於上述第2方向上隔著上述絕緣區域而與上述第5電晶體相鄰；  第7電晶體，其電性連接於上述第7導電層，且於上述第3方向上隔著上述絕緣區域而與上述第5及第6電晶體相鄰；及  第8電晶體，其電性連接於上述第8導電層，且於上述第3方向上隔著上述絕緣區域而與上述第5及第6電晶體相鄰。
  5. 如請求項3或4之半導體記憶裝置，其具備連接於上述第1～第4電晶體之第1～第4接觸件，  上述第1～第4接觸件  於上述第2方向上設置於上述第1及第2電晶體之閘極電極之間，  於上述第3方向上設置於上述第3及第4電晶體之閘極電極之間。
  6. 如請求項3或4之半導體記憶裝置，其中  上述半導體基板之表面具備：  第1半導體區域，其於上述第2方向延伸；及  第2半導體區域，其於上述第3方向延伸且與上述第1半導體區域交叉；且該半導體記憶裝置具備：  第5接觸件，其設置於上述第2方向之上述第1半導體區域之一端部及另一端部；  第6接觸件，其設置於上述第3方向之上述第2半導體區域之一端部及另一端部；  第7接觸件，其設置於上述第1半導體區域及上述第2半導體區域交叉之部分；  第1閘極電極，其分別設置於上述第5及第7接觸件之間；及  第2閘極電極，其分別設置於上述第6及第7接觸件之間。
  7. 一種半導體記憶裝置，其具備：  半導體基板；  第1記憶體塊及第2記憶體塊，其等於與上述半導體基板之表面交叉之第1方向上與上述半導體基板分開而設置，且排列於與上述第1方向交叉之第2方向上；及  複數個電晶體，其等設置於上述半導體基板之表面，排列於與上述第1方向及上述第2方向交叉之第3方向上；且  上述第1記憶體塊具備：  複數個第1導電層，其等排列於上述第1方向上；  第1半導體柱，其於上述第1方向延伸且與上述複數個第1導電層對向；及  第1絕緣膜，其設置於上述複數個第1導電層及上述第1半導體柱之間；且  上述第2記憶體塊具備：  複數個第2導電層，其等排列於上述第1方向上；  第2半導體柱，其於上述第1方向延伸且與上述複數個第2導電層對向；及  第2絕緣膜，其設置於上述複數個第2導電層及上述第2半導體柱之間；且  上述複數個電晶體包含：  第1電晶體，其電性連接於上述複數個第1導電層中之一者；  第2電晶體，其電性連接於上述複數個第2導電層中之一者；  第3電晶體，其電性連接於上述複數個第1導電層中之一者，且設置於上述第1及第2電晶體之間；及  第4電晶體，其電性連接於上述複數個第2導電層中之一者，且設置於上述第1及第3電晶體之間。
  8. 如請求項7之半導體記憶裝置，其中上述複數個電晶體包含：  第5電晶體，其電性連接於上述複數個第1導電層中之一者，且與上述第1電晶體相鄰；  第6電晶體，其電性連接於上述複數個第2導電層中之一者，且與上述第2電晶體相鄰；  第7電晶體，其電性連接於上述複數個第1導電層中之一者，且與上述第3電晶體相鄰；及  第8電晶體，其電性連接於上述複數個第2導電層中之一者，且與上述第4電晶體相鄰。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI777642B (zh) * 2020-11-13 2022-09-11 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020144961A (ja) * 2019-03-07 2020-09-10 キオクシア株式会社 半導体記憶装置
JP2021047960A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021052084A (ja) * 2019-09-25 2021-04-01 キオクシア株式会社 半導体記憶装置
KR20210108016A (ko) * 2020-02-25 2021-09-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP2021150408A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150600A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021176157A (ja) 2020-05-01 2021-11-04 キオクシア株式会社 半導体記憶装置
KR20220009527A (ko) * 2020-07-15 2022-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
JP2022048489A (ja) * 2020-09-15 2022-03-28 キオクシア株式会社 半導体記憶装置
JP2022113999A (ja) * 2021-01-26 2022-08-05 キオクシア株式会社 半導体記憶装置
KR20220108627A (ko) * 2021-01-27 2022-08-03 삼성전자주식회사 열전 소자를 구비한 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법
US11715522B2 (en) * 2021-06-25 2023-08-01 Micron Technology, Inc. Semiconductor device equipped with column decoder circuit

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039016A (ja) * 2003-07-18 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置、電子カード及び電子装置
JP2009141278A (ja) 2007-12-10 2009-06-25 Toshiba Corp 不揮発性半導体記憶装置
US7876618B2 (en) * 2009-03-23 2011-01-25 Sandisk Corporation Non-volatile memory with reduced leakage current for unselected blocks and method for operating same
KR101702060B1 (ko) 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
JP2012199292A (ja) * 2011-03-18 2012-10-18 Toshiba Corp 半導体記憶装置
US9208826B2 (en) * 2012-03-30 2015-12-08 Sharp Kabushiki Kaisha Semiconductor storage device with two control lines
JP2014063556A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
WO2014119537A1 (ja) * 2013-01-29 2014-08-07 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2014225566A (ja) * 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2014236078A (ja) * 2013-05-31 2014-12-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
CN108369787B (zh) * 2015-12-11 2021-02-09 株式会社半导体能源研究所 显示装置
SG11201802573UA (en) 2016-01-13 2018-04-27 Toshiba Memory Corp Semiconductor memory device
JP6688698B2 (ja) * 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018026518A (ja) 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
KR102682890B1 (ko) * 2017-02-27 2024-07-05 삼성전자주식회사 수직형 메모리 장치
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI777642B (zh) * 2020-11-13 2022-09-11 日商鎧俠股份有限公司 半導體記憶裝置

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Publication number Publication date
JP2020065022A (ja) 2020-04-23
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US10832776B2 (en) 2020-11-10
US20200126622A1 (en) 2020-04-23
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