TWI764522B - 半導體記憶裝置 - Google Patents
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Abstract
實施方式之半導體記憶裝置具備:半導體基板;複數個記憶體區塊,其等在與半導體基板之表面交叉之第1方向上與半導體基板分離,且沿著與第1方向交叉之第2方向排列;第1配線,其較複數個記憶體區塊更為遠離半導體基板;第2配線,其較複數個記憶體區塊更為靠近半導體基板;第1接點,其電性連接於第1配線與第2配線之間;第1電晶體,其設置於半導體基板,電性連接於上述複數個記憶體區塊中之第1記憶體區塊與第2配線之間;以及第2電晶體,其設置於半導體基板,電性連接於上述複數個記憶體區塊中之第2記憶體區塊與第2配線之間。第1接點於第2方向上設置於第1電晶體與第2電晶體之間。
Description
本實施方式涉及一種半導體記憶裝置。
已知一種半導體記憶裝置,其具備:半導體基板;複數個記憶體區塊,其等於與該半導體基板之表面交叉之第1方向上與半導體基板分離,且沿著與第1方向交叉之第2方向排列;以及複數個電晶體,其等設置於半導體基板,經由複數條配線連接於複數個記憶體區塊。
實施方式提供一種配線電阻之差異較小之半導體記憶裝置。
一實施方式之半導體記憶裝置具備:半導體基板;複數個記憶體區塊,其等於與半導體基板之表面交叉之第1方向上與半導體基板分離,且沿著與第1方向交叉之第2方向排列;第1配線,其於第1方向上較複數個記憶體區塊更為遠離半導體基板;第2配線,其於第1方向上複數個記憶體區塊更為靠近半導體基板;第1接點,其電性連接於第1配線與第2配線之間;第1電晶體,其設置於半導體基板,電性連接於上述複數個記憶體區塊中之第1記憶體區塊與第2配線之間;以及第2電晶體,其設置於半導體基板,電性連接於上述複數個記憶體區塊中之第2記憶體區塊與第2配線之間。第1接點於第2方向上設置於第1電晶體與第2電晶體之間。
接下來,參照圖式對實施方式之半導體記憶裝置進行說明。再者,以下實施方式僅為一例,並非為了限定本發明而示出。又,以下圖式係模式性之圖,為便於說明,有時省略一部分構成等。又,關於複數個實施方式,有時對共通之部分標註相同符號,省略說明。
又,於本說明書中,當記為「半導體記憶裝置」時,可能指記憶體裸晶,亦可能指記憶體晶片、記憶卡、SSD(Solid State Drive,固態磁碟機)等包含控制裸晶之記憶體系統。進而,亦可能指智慧型手機、平板終端、個人電腦等包含主機之構成。
又,於本說明書中,當記為第1構成「電性連接」於第2構成時,可為第1構成直接連接於第2構成,亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如於將3個電晶體串聯連接之情形時,即便第2個電晶體為斷開(OFF)狀態,第1個電晶體亦「電性連接」於第3個電晶體。
又,於本說明書中,當記為第1構成「連接於」第2構成與第3構成「之間」時,可能指第1構成、第2構成及第3構成串聯連接,且第2構成經由第1構成連接於第3構成。
又,於本說明書中,當記為電路等使2條配線等「導通」時,例如可能指該電路等包含電晶體等,該電晶體等設置於2條配線間之電流路徑上,該電晶體等成為接通(ON)狀態。
又,於本說明書中,將與基板上表面平行之特定方向稱為X方向,將與基板上表面平行且與X方向垂直之方向稱為Y方向,將與基板上表面垂直之方向稱為Z方向。
又,於本說明書中,有時將沿特定面之方向稱為第1方向,將沿著該特定面且與第1方向交叉之方向稱為第2方向,將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中任一方向對應,亦可不對應。
又,於本說明書中,「上」或「下」等表述係以基板為基準。例如,將沿著上述Z方向離開基板之方向稱為上,將沿著Z方向靠近基板之方向稱為下。又,當對某構成稱下表面或下端時,係指該構成之基板側之面或端部,當稱上表面或上端時,係指該構成之與基板為相反側之面或端部。又,將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式]
圖1係表示第1實施方式之半導體記憶裝置之一部分構成之模式性電路圖。
如圖1所示,記憶體裸晶MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又,該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下,有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係場效型電晶體,具備作為通道區域發揮功能之半導體層、包含電荷蓄積膜之閘極絕緣膜及閘極電極。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而發生變化。記憶胞MC記憶1位元或複數位元資料。再者,於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型電晶體。於選擇電晶體(STD、STS、STSb)之閘極電極分別連接有選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串單元SU對應設置,共通連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於複數個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGSb共通連接於複數個串單元SU中之所有記憶體串MS。
周邊電路PC具備電壓產生電路VG、位址解碼器22、根據位址解碼器22之輸出信號向記憶胞陣列MCA傳輸動作電壓之區塊選擇電路23及電壓選擇電路24、感測放大器模塊SAM、以及定序器SQC。
電壓產生電路VG連接於複數條電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別被供給電源電壓及接地電壓。電壓產生電路VG例如根據來自定序器SQC之控制信號產生多種動作電壓,將其等同時輸出至複數條電壓供給線31,上述多種動作電壓係對記憶胞陣列MCA進行讀出動作、寫入動作及抹除動作時施加到位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)之電壓。從電壓供給線31輸出之動作電壓根據來自定序器SQC之控制信號適當進行調整。
位址解碼器22具備複數條區塊選擇線BLKSEL及複數條電壓選擇線33。位址解碼器22例如按照來自定序器SQC之控制信號依序參照位址暫存器之列位址,對該列位址進行解碼,將與列位址對應之特定區塊選擇電晶體35及電壓選擇電晶體37設為接通狀態,將除此以外之區塊選擇電晶體35及電壓選擇電晶體37設為斷開狀態。例如,將特定區塊選擇線BLKSEL及電壓選擇線33之電壓設為“H”狀態,將除此以外之電壓設為“L”狀態。再者,於使用P通道型電晶體而並非N通道型電晶體之情形時,對該等配線施加相反電壓。
再者,圖示之例中,於位址解碼器22中,對每1個記憶體區塊BLK各設置1條區塊選擇線BLKSEL。但,可適當變更該構成。例如亦可為每2個以上之記憶體區塊BLK具備1條區塊選擇線BLKSEL。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇部34。該等複數個區塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為場效型耐壓電晶體。區塊選擇電晶體35之源極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。汲極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。閘極電極共通連接於對應之區塊選擇線BLKSEL。
再者,區塊選擇電路23還具備未圖示之複數個電晶體。該等複數個電晶體係電性連接於選擇閘極線(SGD、SGS、SGSb)與被供給接地電壓之電壓供給線之間之場效型耐壓電晶體。該等複數個電晶體對非選擇記憶體區塊BLK所包含之選擇閘極線(SGD、SGS、SGSb)供給接地電壓。再者,非選擇記憶體區塊BLK所包含之複數條字元線WL成為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之源極端子分別經由配線CG及區塊選擇電路23電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。汲極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
再者,圖示之例中,示出配線CG經由一個電壓選擇電晶體37連接於電壓供給線31之例。但,此種構成僅為例示,可適當調整具體構成。例如,配線CG亦可經由2個以上電壓選擇電晶體37連接於電壓供給線31。
感測放大器模塊SAM例如具備與複數條位元線BL對應之複數個感測放大器單元。感測放大器單元分別具備連接於位元線BL之感測放大器。感測放大器具備連接於位元線BL之感測電路、連接於位元線BL之電壓傳輸電路、以及連接於感測電路及電壓傳輸電路之閂鎖電路。感測電路具備根據位元線BL之電壓或電流而成為接通狀態之感應電晶體、及根據感應電晶體之接通/斷開狀態而被充電或放電之配線。閂鎖電路根據該配線之電壓閂鎖資料“1”或“0”。電壓傳輸電路根據閂鎖在該閂鎖電路中之資料使位元線BL與2條電壓供給線中之任一條導通。
定序器SQC按照保存在指令暫存器中之指令資料,輸出對電壓產生電路VG、位址解碼器22、區塊選擇電路23、電壓選擇電路24及感測放大器模塊SAM進行控制之內部控制信號。
[記憶體裸晶MD之構造]
圖2係記憶體裸晶MD之模式性俯視圖。圖3係表示記憶體裸晶MD之一部分構成之模式性立體圖。圖4係圖2之A所示部分之模式性放大圖。圖5係沿B-B'線切割圖4所示之構造,沿箭頭方向觀察時之模式性剖視圖。圖6係圖5之C所示部分之模式性放大圖。圖7係圖2之D所示部分之模式性放大圖。
再者,圖3~圖7係用以對記憶體裸晶MD之模式性構成進行說明之圖,不表示具體之構成數量、形狀、配置等。例如於圖3之例中,各記憶體區塊BLK具備沿Z方向排列之8個導電層110。然而,例如如圖5中例示,記憶體區塊BLK亦可具備8個以上之導電層110。又,例如於圖4之例中,僅於下述記憶體孔區域RMH
之一部分區域設置有位元線BL。然而,位元線BL亦可設置於整個記憶體孔區域RMH
。
例如如圖2所示,記憶體裸晶MD具備半導體基板100。圖示之例中,於半導體基板100設置有沿X方向及Y方向排列之4個記憶胞陣列區域RMCA
。又,記憶胞陣列區域RMCA
具備沿X方向排列之複數個記憶體孔區域RMH
、及設置於該等記憶體孔區域RMH
之間之複數個接點連接區域RC4T
。又,於記憶胞陣列區域RMCA
之X方向兩端部設置有沿X方向排列之接線區域RHU
。該等區域沿Y方向延伸。又,於記憶胞陣列區域RMCA
之Y方向一端部,與沿X方向排列之複數個記憶體孔區域RMH
對應設置有沿X方向排列之複數個接點連接區域RBLT
。又,於半導體基板100之Y方向端部設置有周邊區域RP
。周邊區域RP
沿著半導體基板100之Y方向端部於X方向上延伸。
再者,圖示之例中,接線區域RHU
設置於記憶胞陣列區域RMCA
之X方向兩端部。然而,此種構成僅為例示,可適當調整具體構成。例如,接線區域RHU
亦可設置於記憶胞陣列區域RMCA
之X方向一端部,而並非設置於X方向兩端部。又,接線區域RHU
亦可設置於記憶胞陣列區域RMCA
之X方向之中央位置或中央附近位置。
例如如圖3所示,記憶體裸晶MD具備半導體基板100、設置於半導體基板100上之電晶體層LTR
、設置於電晶體層LTR
上方之配線層D0、設置於配線層D0上方之配線層D1、設置於配線層D1上方之配線層D2、設置於配線層D2上方之記憶胞陣列層LMCA
、設置於記憶胞陣列層LMCA
上方之配線層M0、設置於配線層M0上方之配線層M1、及設置於配線層M1上方之配線層M2。
[半導體基板100之構造]
半導體基板100例如係包含P型矽(Si)之半導體基板,P型矽(Si)含有硼(B)等P型雜質。例如如圖3所示,於半導體基板100之表面設置有複數個工作區域100A及絕緣層STI,該絕緣層STI設置於在X方向或Y方向上相鄰之2個工作區域100A之間。工作區域100A例如包含磷(P)等N型雜質或硼(B)等P型雜質。該等複數個工作區域100A分別作為構成周邊電路PC之複數個電晶體Tr等之一部分發揮功能。
[電晶體層LTR
之構造]
例如如圖3所示,於半導體基板100之上表面設置有複數個閘極絕緣膜gi。又,於該等複數個閘極絕緣膜gi之上表面設置有閘極電極gc。又,半導體基板100之各區域及複數個閘極電極gc分別連接於接點CS。
複數個閘極電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極等發揮功能。閘極電極gc例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。
接點CS沿Z方向延伸,於下端連接於半導體基板100或閘極電極gc之上表面。於接點CS與半導體基板100之連接部分設置有包含N型雜質或P型雜質之雜質區域。接點CS例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。
[配線層D0、D1、D2之構造]
例如如圖3所示,配線層D0、D1、D2中所包含之複數條配線電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。
配線層D0、D1、D2各自包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等金屬膜之積層膜等。
於配線d0與配線d1之間設置有沿Z方向延伸之接點C1。又,於配線d1與配線d2之間設置有沿Z方向延伸之接點C2。接點C1、C2例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等金屬膜之積層膜等。
[記憶胞陣列層LMCA
之記憶體孔區域RMH
中之構造]
例如如圖3所示,於記憶胞陣列層LMCA
設置有沿Y方向排列之複數個記憶體區塊BLK。例如如圖4所示,記憶體區塊BLK具備沿Y方向排列之複數個串單元SU。於Y方向上相鄰之2個記憶體區塊BLK之間設置有氧化矽(SiO2
)等區塊間絕緣層ST。於Y方向上相鄰之2個串單元SU之間,設置有氧化矽(SiO2
)等串單元間絕緣層SHE。
例如如圖5所示,記憶體區塊BLK具備沿Z方向排列之複數個導電層110、沿Z方向延伸之複數個半導體層120、以及分別設置於複數個導電層110與複數個半導體層120之間之複數個閘極絕緣膜130。
導電層110係沿X方向延伸之大致板狀導電層。導電層110可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。又,導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿Z方向排列之複數個導電層110之間設置有氧化矽(SiO2
)等之絕緣層101。
於導電層110之下方設置有導電層111。導電層111例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。又,於導電層111與導電層110之間設置有氧化矽(SiO2
)等之絕緣層101。
於導電層111之下方設置有導電層112。導電層112具備連接於半導體層120下端之半導體層113、及連接於半導體層113下表面之導電層114。半導體層113例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。導電層114例如可包含鎢(W)等金屬、鎢矽化物等之導電層或其他導電層。又,於導電層112與導電層111之間設置有氧化矽(SiO2
)等之絕緣層101。
導電層112作為源極線SL(圖1)發揮功能。源極線SL例如對記憶胞陣列區域RMCA
(圖2)中所包含之所有記憶體區塊BLK共通設置。
導電層111作為源極側選擇閘極線SGSb(圖1)及與其連接之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111於每個記憶體區塊BLK中電性獨立。
又,複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖1)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又,位於比其更上方之複數個導電層110作為字元線WL(圖1)及與其連接之複數個記憶胞MC(圖1)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
又,位於比其更上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖1)之閘極電極發揮功能。該等複數個導電層110與其他導電層110相比Y方向之寬度較小。又,於Y方向上相鄰之2個導電層110之間設置有串單元間絕緣層SHE。該等複數個導電層110分別於每個串單元SU中電性獨立。
例如如圖4所示,半導體層120沿X方向及Y方向以特定圖案排列。半導體層120作為1個記憶體串MS(圖1)所包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等之半導體層。例如如圖5所示,半導體層120具有大致有底圓筒狀之形狀,於中心部分設置有氧化矽等之絕緣層125。又,半導體層120之外周面分別由導電層110包圍,與導電層110對向。
於半導體層120之上端部設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Vy(圖4)連接於位元線BL。
於半導體層120之下端部設置有包含磷(P)等N型雜質之雜質區域122。雜質區域122連接於上述導電層112之半導體層113。半導體層120中位於雜質區域122正上方之部分作為源極側選擇電晶體STSb之通道區域發揮功能。雜質區域122之外周面由導電層111包圍,與導電層111對向。
閘極絕緣膜130具有覆蓋半導體層120外周面之大致有底圓筒狀之形狀。例如如圖6所示,閘極絕緣膜130具備於半導體層120與導電層110之間積層之隧道絕緣膜131、電荷蓄積膜132及區塊絕緣膜133。隧道絕緣膜131及區塊絕緣膜133例如為氧化矽(SiO2
)等之絕緣膜。電荷蓄積膜132例如為氮化矽(Si3
N4
)等之能夠蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132、及區塊絕緣膜133具有大致圓筒狀之形狀,沿著半導體層120之外周面沿Z方向延伸。
再者,圖6中示出閘極絕緣膜130具備氮化矽等之電荷蓄積膜132之例。然而,閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等之浮動閘極。
[記憶胞陣列層LMCA
之接點連接區域RC4T
中之構造]
例如如圖7所示,於接點連接區域RC4T
中,於沿Y方向排列之2個區塊間絕緣層ST之間設置有沿Y方向排列之2個絕緣層STO
。絕緣層STO
例如包含氧化矽(SiO2
)。又,於該等2個絕緣層STO
之間設置有接點連接小區域rC4T
。又,於區塊間絕緣層ST與絕緣層STO
之間設置有導電層連接小區域r110
。該等區域沿著區塊間絕緣層ST沿X方向延伸。
接點連接小區域rC4T
具備沿X方向排列之複數個接點C4、及覆蓋該等複數個接點C4外周面之絕緣層110A。接點C4可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。接點C4沿Z方向延伸,於上端與配線層M0中之配線m0連接,於下端與配線層D2中之配線d2連接。絕緣層110A例如可包含氮化矽(SiN)等之絕緣層。
導電層連接小區域r110
具備導電層110之窄寬部110C4T
。於X方向上相鄰之2個記憶體孔區域RMH
中所包含之複數個導電層110經由該窄寬部110C4T
相互導通。圖示之例中,於與1個記憶體區塊BLK對應之2個導電層連接小區域r110
中之一個設置有作為汲極側選擇閘極線SGD發揮功能之3個導電層110之窄寬部110C4T
。又,於該等2個導電層連接小區域r110
中之另一個設置有作為汲極側選擇閘極線SGD發揮功能之2個導電層110之窄寬部110C4T
。
[記憶胞陣列層LMCA
之接線區域RHU
中之構造]
如圖3所示,於接線區域RHU
設置有分別與複數個記憶體區塊BLK對應設置且沿X方向排列之複數個接點CC、及與該等複數個接點CC對應設置且沿X方向排列之複數個接點C4。
於接點CC之附近區域設置有複數個導電層110於X方向上之端部。該等複數個端部於X方向上之位置互不相同。由此,於接線區域RHU
形成與記憶體區塊BLK對應設置之大致階梯狀構造。又,複數個接點CC沿Z方向延伸,於下端與導電層110之X方向上之端部連接。接點CC例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。
再者,圖示之例中,與1個記憶體區塊BLK對應之複數個接點CC沿X方向排成1列。然而,此種構成僅為例示,可適當調整具體構成。例如,與1個記憶體區塊BLK對應之複數個接點CC可沿X方向排成2行,亦可排成3行以上之行。
於接點C4之附近區域,與參照圖7所說明之接點連接小區域rC4T
相同,設置有沿X方向排列之複數個接點C4、及覆蓋該等複數個接點C4外周面之未圖示之絕緣層。如圖3所示,接點C4沿Z方向延伸,於上端與配線層M0中之配線m0連接,於下端與配線層D2中之配線d2連接。
[記憶胞陣列層LMCA
之接點連接區域RBLT
中之構造]
於接點連接區域RBLT
(圖2)設置有複數個接點。該等複數個接點沿Z方向延伸,於上端與配線層M0內之配線m0中作為位元線BL發揮功能之配線連接,於下端與配線層D2中之配線d2連接。
[配線層M0、M1、M2之構造]
例如如圖3所示,配線層M0、M1、M2中所包含之複數條配線例如電性連接於記憶胞陣列層LMCA
中之構成及電晶體層LTR
中之構成之至少一個構成。
配線層M0分別包含複數條配線m0。該等複數條配線m0例如可包含氮化鈦(TiN)等之阻擋導電膜及銅(Cu)等之金屬膜之積層膜等。再者,複數條配線m0中之一部分作為位元線BL(圖1)發揮功能。例如如圖4所示,位元線BL沿X方向排列,沿Y方向延伸。又,該等複數條位元線BL分別連接於各串單元SU中所包含之1個半導體層120。
配線層M1分別包含複數條配線m1。該等複數條配線m1例如可包含氮化鈦(TiN)等之阻擋導電膜及銅(Cu)等之金屬膜之積層膜等。
例如如圖3所示,配線層M2分別包含複數條配線m2。該等複數條配線m2例如可包含氮化鈦(TiN)等之阻擋導電膜及鋁(Al)等之金屬膜之積層膜等。
於配線m0與配線m1之間設置有沿Z方向延伸之接點V0。又,於配線m1與配線m2之間設置有沿Z方向延伸之接點V1。接點V0、V1例如可包含氮化鈦(TiN)等之阻擋導電膜及銅(Cu)或鋁(Al)等之金屬膜之積層膜等。
[配線層D0、D1、D2、M0、M1、M2中之佈局圖案]
如參照圖3所說明,於各記憶體區塊BLK設置有沿Z方向排列之複數個導電層110,該等複數個導電層110分別連接於沿Z方向延伸之接點CC之下端部。又,該等接點CC之上端部分別連接於上述複數條配線m0中之一部分。以下,有時將該等配線m0稱為「配線m0a」。該等複數條配線m0a與接點CC對應地沿X方向及Y方向排列,且分別沿Y方向延伸。又,該等複數條配線m0a分別連接於設置於接線區域RHU
之接點C4。
如圖8所示,該等複數個接點C4經由複數條配線d0、d1、d2及接點CS、C1、C2連接於設置於接線區域RHU
之複數個電晶體Tr之源極區域。該等複數個電晶體Tr分別作為區塊選擇電晶體35(圖1)發揮功能。
如圖9所示,該等複數個電晶體Tr(區塊選擇電晶體35)之汲極區域經由複數條配線d0、d1、d2、m0、m1、m2及複數個接點CS、C1、C2、C4、V0、V1連接於作為電壓選擇電晶體37(圖1)發揮功能之另一電晶體Tr。以下,有時將電性連接於該等2個電晶體Tr之間之複數條配線m2稱為「配線m2a」。又,有時將電性連接於區塊選擇電晶體35與配線m2a之間之複數條配線d1、d2及接點C1、C2、C4分別稱為「配線d1a」、「配線d2a」、「接點C1a」、「接點C2a」及「接點C4a」。該等複數條配線d1a、d2a、m2a及接點C1a、C2a、C4a分別作為配線CG(圖1)之一部分發揮功能。
配線d1a沿Y方向延伸,沿X方向排列。配線d1a之數量例如可與記憶體區塊BLK中所包含之導電層110之數量相同。再者,圖示之例中,配線d1a設置於接線區域RHU
。
配線d1a之下表面連接於沿Y方向排列之複數個接點C1a之上端。接點C1a分別沿Z方向延伸。接點C1a之數量例如可與連接於配線d1a之電晶體Tr之數量相同,亦可少於電晶體Tr之數量。例如圖示之例中,接點C1a之數量為電晶體Tr數量之一半。亦就係說,圖示之例中,沿Y方向排列之2個電晶體共用汲極區域,與該汲極區域對應設置有一個接點C1a。配線d1a分別經由複數個接點C1a連接於複數個電晶體Tr之汲極區域。
配線d1a之上表面連接於一個接點C2a之下端或沿Y方向排列之複數個接點C2a之下端。接點C2a分別沿Z方向延伸,設置於配線d1a與配線d2a之交叉部分。接點C4a之數量例如可與配線d2a之數量相同。
接點C2a之上端連接於配線d2a。配線d2a沿X方向延伸,沿Y方向排列。配線d2a之數量例如可與配線m2a之數量相同,亦可為配線m2a數量之整數倍。例如,當配線d1a之數量與配線m2a之數量相同,配線d2a之數量係配線m2a數量之N倍(N為自然數)時,於配線d1a與配線m2a之間並聯連接N條配線d2a。圖示之例中,配線d2a設置於接線區域RHU
到記憶胞陣列區域RMCA
(圖2)之外之區域。
配線d2a之上表面連接於一個接點C4a之下端。接點C4a沿Z方向延伸,設置於配線d2a與配線m2a之交叉部分。接點C4a之數量例如可與配線d2a之數量相同。再者,圖示之例中,接點C4a設置於記憶胞陣列區域RMCA
(圖2)之外之區域。
接點C4a之上端經由配線m0、m1及接點V0、V1連接於配線m2a。配線m2a沿Y方向延伸,沿X方向排列。配線m2a之數量例如可與記憶體區塊BLK中所包含之導電層110之數量相同。再者,圖示之例中,配線m2a設置於記憶胞陣列區域RMCA
(圖2)之外之區域。
再者,配線d2a、接點C2a及接點C4a於Y方向上之位置可適當進行調整。
例如,配線d2a、接點C2a及接點C4a於Y方向上之位置可於Y方向上與配線d1a之Y方向端部及配線m2a之Y方向端部分離。例如,可於比配線d2a、接點C2a及接點C4a更靠Y方向一側之區域設置一個或複數個接點C1a及一個或複數個電晶體Tr(區塊選擇電晶體35)。又,可於比配線d2a、接點C2a及接點C4a更靠Y方向另一側之區域亦設置一個或複數個接點C1a及一個或複數個電晶體Tr(區塊選擇電晶體35)。
又,例如如圖10中例示,於配線d2a之數量與配線m2a之數量相同之情形時,可於記憶胞陣列區域RMCA
於Y方向上之中央附近區域(包含中央位置之區域)設置數量與配線m2a之數量相同之配線d2a、接點C2a及接點C4a。
又,例如如圖11中例示,於配線d2a之數量為配線m2a數量之2倍之情形時,可於Y方向上將記憶胞陣列區域RMCA
二等分成2個區域RMCA2
,於該等2個區域RMCA2
於Y方向上之中央附近區域(包含中央位置之區域)分別設置數量與配線m2a之數量相同之配線d2a、接點C2a及接點C4a。
又,例如如圖12中例示,於配線d2a之數量為配線m2a數量之3倍之情形時,可於Y方向上將記憶胞陣列區域RMCA
三等分成3個區域RMCA3
,於這3個區域RMCA3
之Y方向上之中央附近區域(包含中央位置之區域)分別設置數量與配線m2a之數量相同之配線d2a、接點C2a及接點C4a。
同樣,於配線d2a之數量為配線m2a數量之N(N為自然數)倍之情形時,可於Y方向上將記憶胞陣列區域RMCA
N等分成N個區域RMCAN
,於該等N個區域RMCAN
之Y方向上之中央附近區域(包含中央位置之區域)分別設置數量與配線m2a之數量相同之配線d2a、接點C2a及接點C4a。再者,該等N個區域RMCAN
亦可分別包含沿Y方向排列之複數個記憶體區塊BLK。
[比較例]
圖13表示第1比較例之構成。第1比較例之構成不具有如參照圖9所說明之配線d1a。又,於第1比較例之構成中,配線d2a、接點C2a及接點C4a之數量設置為與接點C1a相同。又,於第1比較例之構成中,與1個接點C1a對應設置有1條配線d1,各區塊選擇電晶體35經由該配線d1、配線d2a、接點C2a及接點C4a連接於配線m2a。配線m2a於Y方向一端部連接於未圖示之電壓選擇電晶體37。
此種構成例如與如圖10~圖12所示之構成相比,配線數較多,導致配線圖案複雜化,有可能難以實現微細化。
圖14表示第2比較例中之構成。第2比較例之構成不具有如參照圖9所說明之配線m2a及接點C4a。又,於第2比較例之構成中,僅經由位於比記憶胞陣列層LMCA
更下方之構成來連接區塊選擇電晶體35與電壓選擇電晶體37。即,配線d1a於Y方向上之一端部與配線d2a於X方向上之一端部連接,配線d2a於X方向上之另一端部位於電壓選擇電晶體37附近,配線d2a經由未圖示之配線d0、d1、d2連接於電壓選擇電晶體37。
於此種構成中,例如與如圖13所示之構成相比,配線數較少。因此,相對容易實現微細化。
再者,參照圖10~圖12所說明之構成例如與如圖13所示之構成相比,配線數亦較少。因此,相對容易實現微細化。
[配線CG中之配線電阻]
圖15係用以對配線CG中之配線電阻進行說明之曲線圖。橫軸表示複數個記憶體區塊BLK於Y方向上之位置。縱軸表示配線CG中之配線電阻。再者,配線CG中之配線電阻例如可為各記憶體區塊BLK所包含之複數個導電層110(圖3)與電壓選擇電晶體37(圖1)之間之配線電阻。
圖中實線A所示之特性表示第1比較例(圖13)中之特性。於第1比較例中,與沿Y方向排列之複數個區塊選擇電晶體35對應設置有沿Y方向排列之複數條配線d2a。又,該等複數條配線d2a之X方向一端部連接於沿Y方向延伸之配線m2a,配線m2a與配線d2a之連接部分沿Y方向分散配置。又,配線m2a經由Y方向一端部連接於電壓選擇電晶體37。於此種構成中,複數個區塊選擇電晶體35中越靠近Y方向一端側之區塊選擇電晶體,其配線m2a中之電壓下降越小,越靠近Y方向另一端側之區塊選擇電晶體,其配線m2a中之電壓下降越大。因此如圖15所示,於第1比較例中,配線CG中之配線電阻相對於與Y方向一端部之距離成正比增大。惟,配線m2a由電阻率相對較低之鋁(Al)形成,配線m2a中之配線電阻相對較小。因此,於第1比較例中,記憶體區塊BLK間之配線電阻差異相對較小。然而,如上所述,存在第1比較例之構成難以實現微細化之情況。
圖中實線B所示之特性表示第2比較例(圖14)之特性。於第2比較例中,沿Y方向排列之複數個區塊選擇電晶體35經由複數個接點C1a共通連接於沿Y方向延伸之配線d1a。又,配線d1a經由Y方向一端部而連接於電壓選擇電晶體37。於此種構成中,複數個區塊選擇電晶體35中越靠近Y方向一端側之區塊選擇電晶體,其配線d1a中之電壓下降越小,越靠近Y方向另一端側之區塊選擇電晶體,其配線d1a中之電壓下降越大。因此如圖15所示,於第2比較例中,配線CG中之配線電阻相對於與Y方向一端部之距離成正比增大。此處,配線d1a由電阻率相對較高之鎢(W)形成,配線d1a中之配線電阻相對較大。因此,於第2比較例中,記憶體區塊BLK間之配線電阻差異相對較大。
圖中實線C所示之特性表示第1實施方式之半導體記憶裝置之圖10中例示之構成之特性。於該構成中,沿Y方向排列之複數個區塊選擇電晶體35經由複數個接點C1a共通連接於沿Y方向延伸之配線d1a。又,配線d1a於記憶胞陣列區域RMCA
之Y方向上之中央附近位置連接於配線d2a。又,配線d2a之X方向一端部連接於沿Y方向延伸之配線m2a,經由該配線m2a連接於電壓選擇電晶體37。於此種構成中,複數個區塊選擇電晶體35中越靠近上述記憶胞陣列區域RMCA
於Y方向上之中央附近位置之區塊選擇電晶體,配線d1a中之電壓下降越小,距Y方向上之中央位置附近越遠之區塊選擇電晶體,配線d1a中之電壓下降越大。因此如圖15所示,於該構成中,配線CG中之配線電阻與和記憶胞陣列區域RMCA
於Y方向上之中央附近之距離成正比增大。
於此種構成中,例如與第2比較例(圖14)相比,能夠縮小區塊選擇電晶體35到配線d2a於Y方向上之距離差異,從而縮小配線d1a中之配線電阻差異。因此,於該構成中,與第2比較例相比,能夠縮小記憶體區塊BLK間之配線電阻差異。
圖中虛線D所示之特性表示第1實施方式之半導體記憶裝置之圖11中例示之構成之特性。於該構成中,沿Y方向排列之複數個區塊選擇電晶體35經由複數個接點C1a共通連接於沿Y方向延伸之配線d1a。又,配線d1a於上述區域RMCA2
之Y方向上之中央附近位置連接於配線d2a。又,配線d2a之X方向一端部連接於沿Y方向延伸之配線m2a,經由該配線m2a連接於電壓選擇電晶體37。於此種構成中,複數個區塊選擇電晶體35中越靠近上述區域RMCA2
於Y方向上之中央附近位置之區塊選擇電晶體,配線d1a中之電壓下降越小,距Y方向上之中央位置附近越遠之區塊選擇電晶體,配線d1a中之電壓下降越大。因此如圖15所示,於該構成中,配線CG中之配線電阻於上述區域RMCA2
之Y方向上之中央附近位置成為最小值或極小值。又,與該中央附近位置之距離越大,則配線CG中之配線電阻增大越緩慢。
於此種構成中,例如與如圖10中例示之構成相比,能夠縮小區塊選擇電晶體35到配線d2a於Y方向上之距離差異,從而縮小配線d1a中之配線電阻差異。因此,於該構成中,與圖10中例示之構成相比,能夠縮小記憶體區塊BLK間之配線電阻差異。又,於此種構成中,沿Y方向延伸之配線d1a共通連接於沿Y方向排列之複數個區塊選擇電晶體35,於配線d1a與配線m2a之間並聯連接有Y方向之位置不同之2條配線d2a。因此,於2條配線d2之間設置之複數個區塊選擇電晶體35中距一配線d2越遠之區塊選擇電晶體,越靠近另一配線d2。即,到一配線d2之配線電阻越大之區塊選擇電晶體,到另一配線d2之配線電阻越小。因此,能夠更有效地縮小記憶體區塊BLK間之配線電阻差異。
圖中單點鏈線E所示之特性表示第1實施方式之半導體記憶裝置之圖12中例示之構成之特性。於該構成中,沿Y方向排列之複數個區塊選擇電晶體35經由複數個接點C1a共通連接於沿Y方向延伸之配線d1a。又,配線d1a於上述區域RMCA3
之Y方向上之中央附近位置連接於配線d2a。又,配線d2a之X方向一端部連接於沿Y方向延伸之配線m2a,經由該配線m2a連接於電壓選擇電晶體37。於此種構成中,複數個區塊選擇電晶體35中越靠近上述區域RMCA3
於Y方向上之中央附近位置之區塊選擇電晶體,配線d1a中之電壓下降越小,距Y方向上之中央位置附近越遠之區塊選擇電晶體,配線d1a中之電壓下降越大。因此如圖15所示,於該構成中,配線CG中之配線電阻於上述區域RMCA3
之Y方向上之中央附近位置成為最小值或極小值。又,與該中央附近位置之距離越大,則配線CG中之配線電阻增大越緩慢。
於此種構成中,例如與如圖11中例示之構成相比,能夠縮小區塊選擇電晶體35到配線d2a於Y方向上之距離差異,從而縮小配線d1a中之配線電阻差異。因此,於該構成中,與圖11中例示之構成相比,能夠縮小記憶體區塊BLK間之配線電阻差異。又,於此種構成中,沿Y方向延伸之配線d1a共通連接於沿Y方向排列之複數個區塊選擇電晶體35,於配線d1a與配線m2a之間並聯連接有Y方向位置不同之3條配線d2a。因此,設置於2條配線d2之間之複數個區塊選擇電晶體35中距一配線d2越遠之區塊選擇電晶體,越靠近另一配線d2。即,到一配線d2之配線電阻越大之區塊選擇電晶體,到另一配線d2之配線電阻越小。因此,能夠更有效地縮小記憶體區塊BLK間之配線電阻差異。
[第2實施方式]
圖16係表示第2實施方式之半導體記憶裝置之一部分構成之模式性立體圖。圖17係從圖16所示之構成中將一部分構成省略而示出之模式性立體圖。再者,於圖17中,對沿X方向排列之複數條配線m2b中之一條、以及與該配線m2b電性導通之複數條配線及接點標註斜線。
第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。但,第2實施方式之半導體記憶裝置不具備配線層D1、D2、M0、M1、M2,取而代之,具備配線層D1'、D2'、M0'、M1'、M2'。配線層D1'、D2'、M0'、M1'、M2'基本上與第1實施方式之配線層D1、D2、M0、M1、M2同樣地構成。但,第2實施方式之配線層D1'、D2'、M0'、M1'、M2'中之佈局圖案與第1實施方式之配線層D1、D2、M0、M1、M2中之佈局圖案不同。
如圖16所示,作為區塊選擇電晶體35(圖1)發揮功能之複數個電晶體Tr之汲極區域經由複數條配線d0、d1、d2、m0、m1、m2及複數個接點CS、C1、C2、C4、V0、V1電性連接於作為電壓選擇電晶體37(圖1)發揮功能之另一電晶體Tr。以下,有時將電性連接於該等2個電晶體Tr之間之複數條配線m2稱為「配線m2b」。又,有時將電性連接於區塊選擇電晶體35與配線m2b之間之複數條配線d1、m0、m1及接點C1、C4、V1分別稱為「配線d1b」、「配線m0b」(圖17)、「配線m1b」、「接點C1b」(圖17)、「接點C4b」(圖17)及「接點V1b」。該等複數條配線d1b、m0b、m1b、m2b及接點C1b、C4b、V1b分別作為配線CG(圖1)之一部分發揮功能。再者,圖示之例中,作為電壓選擇電晶體37(圖1)發揮功能之電晶體Tr、及電性連接於電壓選擇電晶體37與配線m2b之間之接點C4設置於接點連接區域RC4T
(圖2)。
配線d1b沿Y方向延伸,沿X方向排列。配線d1b之數量例如可與記憶體區塊BLK中所包含之導電層110之數量相同。再者,圖示之例中,配線d1b設置於接線區域RHU
。
配線d1b之下表面連接於沿Y方向排列之複數個接點C1b(圖17)之上端。接點C1b分別沿Z方向延伸。接點C1b之數量例如可與連接於配線d1b之電晶體Tr之數量相同,亦可少於電晶體Tr之數量。例如圖示之例中,接點C1b之數量為電晶體Tr數量之一半。配線d1b分別經由複數個接點C1b連接於複數個電晶體Tr之汲極區域。
配線d1b之上表面經由配線d2等連接於一個接點C4b之下端或沿Y方向排列之複數個接點C4b之下端。接點C4b分別沿Z方向延伸,設置於配線d1b與配線m0b之交叉部分。又,圖示之例中,接點C4b設置於沿X方向排列之2個接點C4之間。該等2個接點C4分別在上端連接於配線m0a。接點C4b之數量例如與配線m0b之數量相同。再者,圖示之例中,接點C4b設置於接線區域RHU
(圖2)。
接點C4b之上端連接於配線m0b。配線m0b沿Y方向延伸,沿X方向排列。又,圖示之例中,配線m0b設置於沿X方向排列之2條配線m0a之間。配線m0b之數量例如可與配線m1b之數量相同。圖示之例中,配線m0b設置於接線區域RHU
。
配線m0b之上表面經由接點V0連接於配線m1b。配線m1b沿X方向延伸,沿Y方向排列。配線m1b之數量例如可與配線m2b之數量相同,亦可為配線m2b數量之整數倍。例如,當配線d1b之數量與配線m2b之數量相同,配線m1b之數量係配線m2b數量之N倍(N為自然數)時,於配線d1b與配線m2b之間並聯連接N條配線m1b。圖示之例中,配線m1b設置於接線區域RHU
到記憶胞陣列區域RMCA
(圖2)。
配線m1b之上表面連接於一個接點V1b之下端。接點V1b沿Z方向延伸,設置於配線m1b與配線m2b之交叉部分。接點V1b之數量例如可與配線m1b之數量相同。再者,圖示之例中,接點V1b設置於記憶胞陣列區域RMCA
。
接點V1b之上端連接於配線m2b。配線m2b沿Y方向延伸,沿X方向排列。配線m2b之數量例如可與記憶體區塊BLK所包含之導電層110之數量相同。再者,圖示之例中,配線m2b設置於記憶胞陣列區域RMCA
(圖2)。
再者,配線m0b、配線m1b、接點C4b及接點V1b於Y方向上之位置可適當進行調整。
例如,配線m0b、配線m1b、接點C4b及接點V1b於Y方向上之位置可於Y方向上與配線d1b之Y方向端部及配線m2b之Y方向端部分離。
又,例如於配線m1b之數量為配線m2b數量之N(N為自然數)倍之情形時,可於Y方向上將記憶胞陣列區域RMCA
N等分成N個區域RMCAN
,於該等N個區域RMCAN
之Y方向上之中央附近區域(包含中央位置之區域)分別設置數量與配線m2b之數量相同之配線m0b、配線m1b、接點C4b及接點V1b。
[第3實施方式]
圖18係表示第3實施方式之半導體記憶裝置之一部分構成之模式性立體圖。圖19係從圖18所示之構成中將一部分構成省略而示出之模式性立體圖。再者,於圖19中,對與圖18中例示之複數條配線m2c中之一條電性導通之複數條配線及接點標註斜線。
第3實施方式之半導體記憶裝置基本上與第2實施方式之半導體記憶裝置同樣地構成。但,第3實施方式之半導體記憶裝置不具備配線層M0'、M1'、M2',取而代之,具備配線層M0"、M1"、M2"。配線層M0"、M1"、M2"基本上與第2實施方式之配線層M0'、M1'、M2'同樣地構成。但,第3實施方式之配線層M0"、M1"、M2"中之佈局圖案與第2實施方式之配線層M0'、M1'、M2'中之佈局圖案不同。
如圖18所示,作為區塊選擇電晶體35(圖1)發揮功能之複數個電晶體Tr之汲極區域經由複數條配線d0、d1、d2、m0、m1、m2及複數個接點C1、C4、V1(圖19)電性連接於作為電壓選擇電晶體37(圖1)發揮功能之另一電晶體Tr(圖18)。以下,有時將電性連接於該等2個電晶體Tr之間之複數條配線m2稱為「配線m2c」。又,有時將電性連接於區塊選擇電晶體35與配線m2c之間之複數條配線m1及接點V1分別稱為「配線m1c」(圖19)及「接點V1c」(圖19)。該等複數條配線m1c、m2c及接點V1c分別作為配線CG(圖1)之一部分發揮功能。再者,圖示之例中,作為電壓選擇電晶體37(圖1)發揮功能之電晶體Tr、及電性連接於電壓選擇電晶體37與配線m2c之間之接點C4設置於接點連接區域RC4T
(圖2)。
第3實施方式之接點C4b之上端經由配線m0、m1c(圖19)等連接於接點V1c。接點V1c沿Z方向延伸,設置於與配線d1b及配線m2c(圖18)對應之位置。接點V1c之數量例如可與配線m2c之數量相同,亦可為配線m2c數量之整數倍。例如,當配線d1b之數量與配線m2c之數量相同,接點V1c之數量係配線m2c數量之N倍(N為自然數)時,於配線d1b與配線m2c之間並聯連接N條接點C4b、V1c。圖示之例中,接點V1c設置於接線區域RHU
。
接點V1c之上端連接於配線m2c(圖18)。配線m2c沿Y方向延伸,沿X方向排列。配線m2c之數量例如可與記憶體區塊BLK所包含之導電層110之數量相同。再者,圖示之例中,配線m2c設置於接線區域RHU
(圖2)。
再者,配線m1c、接點C4b及接點V1c於Y方向上之位置可適當進行調整。
例如,配線m1c、接點C4b及接點V1c於Y方向上之位置可於Y方向上與配線d1b之Y方向端部及配線m2c之Y方向端部分離。
又,例如於配線m1c、接點C4b及接點V1c之數量為配線d1b數量之N(N為自然數)倍之情形時,可於Y方向上將記憶胞陣列區域RMCA
N等分成N個區域RMCAN
,並於該等N個區域RMCAN
之Y方向上之中央附近區域(包含中央位置之區域)分別設置數量與配線d1b之數量相同之配線m1c、接點C4b及接點V1c。
[其他實施方式]
以上,對第1實施方式~第3實施方式之半導體記憶裝置進行了說明。然而,該等實施方式之半導體記憶裝置僅為例示,可適當調整具體之構成、動作等。
例如,於第1實施方式~第3實施方式中,配線d1a、d1b、m2a、m2b、m2c均朝著一個方向從記憶胞陣列區域RMCA
之Y方向一端延伸到另一端。然而,此種構成僅為一例,可適當調整具體構成。例如,配線d1a、d1b、m2a、m2b、m2c亦可包含沿X方向延伸之部分。又,配線d1a、d1b、m2a、m2b、m2c亦可經由另一配線層之配線等形成為大致直線狀。
又,例如於第1實施方式~第3實施方式中,配線d1a、d1b均由連續形成之一條配線形成。然而,此種構成僅為一例,可適當調整具體構成。例如,於第1實施方式中配線d2a之數量為配線m2a數量之N倍之情形時,如圖20或圖21中例示,可於Y方向上將配線d1a分斷成N個以下之配線d1a'。即,可設置沿Y方向排列之N個以下之配線d1a'來代替配線d1a。該等配線d1a'分別電性連接於配線m2a與區塊選擇電晶體35之間。同樣,於第2實施方式中配線m1b之數量為配線m2b之N倍之情形時,或者於第3實施方式中接點V1c之數量為配線m2c之N倍時,可於Y方向上將配線d1b分斷成N個以下之配線。
[其他]
已對本發明之若干實施方式進行了說明,但該等實施方式係作為例而提出者,並非意圖限定發明範圍。該等新穎之實施方式能以其他各種方式實施,可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明範圍或主旨內,同時包含在申請專利範圍所記載之發明及其同等範圍內。
[相關申請案]
本申請案享有以日本專利申請案2020-80978號(申請日:2020年5月1日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
22:位址解碼器
23:區塊選擇電路
24:電壓選擇電路
31:電壓供給線
32:電荷泵電路
33:電壓選擇線
34:區塊選擇部
35:區塊選擇電晶體
36:電壓選擇部
37:電壓選擇電晶體
100:半導體基板
100A:工作區域
101:絕緣層
110:導電層
110A:絕緣層
110C4T
:窄寬部
111:導電層
112:導電層
113:半導體層
114:導電層
120:半導體層
121:雜質區域
122:雜質區域
125:絕緣層
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷蓄積膜
133:區塊絕緣膜
BL:位元線
BLK:記憶體區塊
BLKSEL:區塊選擇線
C1:接點
C1a:接點
C1b:接點
C2:接點
C2a:接點
C4:接點
C4a:接點
C4b:接點
CC:接點
CG:配線
Ch:接點
CS:接點
d0:配線
D0:配線層
d1:配線
D1:配線層
D1':配線層
d1a:配線
d1a':配線
d1b:配線
d2:配線
D2:配線層
D2':配線層
d2a:配線
gc:閘極電極
gi:閘極絕緣膜
LMCA
:記憶胞陣列層
LTR
:電晶體層
M0":配線層
m0:配線
M0:配線層
M0':配線層
m0a:配線
m0b:配線
M1":配線層
m1:配線
M1:配線層
M1':配線層
m1b:配線
m1c:配線
M2":配線層
m2:配線
M2:配線層
M2':配線層
m2a:配線
m2b:配線
m2c:配線
MC:記憶胞
MCA:記憶胞陣列
MD:記憶體裸晶
MS:記憶體串
PC:周邊電路
r110
:導電層連接小區域
RBLT
:接點連接區域
rC4T
:接點連接小區域
RC4T
:接點連接區域
RHU
:接線區域
RMCA
:記憶胞陣列區域
RMCAN
:區域
RMH
:記憶體孔區域
RP
:周邊區域
SAM:感測放大器模塊
SGD:選擇閘極線
SGS:選擇閘極線
SGSb:選擇閘極線
SHE:串單元間絕緣層
SL:源極線
SQC:定序器
ST:區塊間絕緣層
STD:汲極側選擇電晶體
STI:絕緣層
STO
:絕緣層
STS:源極側選擇電晶體
STSb:源極側選擇電晶體
SU:串單元
Tr:電晶體
V0:接點
V1:接點
V1b:接點
V1c:接點
VG:電壓產生電路
Vy:接點
WL:字元線
圖1係表示第1實施方式之半導體記憶裝置之構成之模式性電路圖。
圖2係表示該實施方式之記憶體裸晶MD之模式性俯視圖。
圖3係記憶體裸晶MD之模式性立體圖。
圖4係圖2之A所示部分之模式性放大圖。
圖5係沿B-B'線切割圖4所示之構造,沿箭頭方向觀察時之模式性剖視圖。
圖6係圖5之C所示部分之模式性放大圖。
圖7係圖2之D所示部分之模式性放大圖。
圖8係從圖3所示之構造中將一部分構成省略後之模式性立體圖。
圖9係從圖3所示之構造中將一部分構成省略後之模式性立體圖。
圖10係表示記憶體裸晶MD之第1構成例之模式性俯視圖。
圖11係表示記憶體裸晶MD之第2構成例之模式性俯視圖。
圖12係表示記憶體裸晶MD之第3構成例之模式性俯視圖。
圖13係表示第1比較例之半導體記憶裝置之構成之模式性俯視圖。
圖14係表示第2比較例之半導體記憶裝置之構成之模式性俯視圖。
圖15係用以對配線電阻進行說明之模式性曲線圖。
圖16係表示第2實施方式之半導體記憶裝置之構成之模式性立體圖。
圖17係從圖16所示之構造中將一部分構成省略後之模式性立體圖。
圖18係表示第3實施方式之半導體記憶裝置之構成之模式性立體圖。
圖19係從圖18所示之構造中將一部分構成省略後之模式性立體圖。
圖20係表示另一實施方式之半導體記憶裝置之構成之模式性俯視圖。
圖21係表示另一實施方式之半導體記憶裝置之構成之模式性俯視圖。
35:區塊選擇電晶體
37:電壓選擇電晶體
100:半導體基板
100A:工作區域
110:導電層
BL:位元線
BLK:記憶體區塊
C1:接點
C1a:接點
C2:接點
C2a:接點
C4:接點
C4a:接點
CC:接點
CS:接點
d0:配線
D0:配線層
d1:配線
D1:配線層
d1a:配線
d2:配線
D2:配線層
d2a:配線
gc:閘極電極
gi:閘極絕緣膜
LMCA
:記憶胞陣列層
LTR
:電晶體層
m0:配線
M0:配線層
m0a:配線
m1:配線
M1:配線層
m2:配線
M2:配線層
m2a:配線
MCA:記憶胞陣列
MD:記憶體裸晶
RHU
:接線區域
RMH
:記憶體孔區域
STI:絕緣層
Tr:電晶體
V0:接點
V1:接點
Claims (17)
- 一種半導體記憶裝置,其具備:半導體基板;複數個記憶體區塊,其等於與上述半導體基板之表面交叉之第1方向上與上述半導體基板分離,且沿著與上述第1方向交叉之第2方向排列;第1配線,其於上述第1方向上較上述複數個記憶體區塊更為遠離上述半導體基板;第2配線,其於上述第1方向上較上述複數個記憶體區塊更為靠近上述半導體基板;第1接點,其電性連接於上述第1配線與上述第2配線之間;第1電晶體,其設置於上述半導體基板,電性連接於上述複數個記憶體區塊中之第1記憶體區塊與上述第2配線之間;以及第2電晶體,其設置於上述半導體基板,電性連接於上述複數個記憶體區塊中之第2記憶體區塊與上述第2配線之間;且上述第1接點於上述第2方向上設置於上述第1電晶體與上述第2電晶體之間。
- 如請求項1之半導體記憶裝置,其具備:第3電晶體,其設置於上述半導體基板,電性連接於上述複數個記憶體區塊中之第3記憶體區塊與上述第2配線之間;以及第4電晶體,其設置於上述半導體基板,電性連接於上述複數個記憶體區塊中之第4記憶體區塊與上述第2配線之間;且 上述第1接點於上述第2方向上設置於上述第3電晶體與上述第4電晶體之間。
- 如請求項1之半導體記憶裝置,其具備:第2接點,其電性連接於上述第1配線與上述第2配線之間,且上述第2方向上之位置與上述第1接點不同;以及第5電晶體,其設置於上述半導體基板,電性連接於上述複數個記憶體區塊中之第5記憶體區塊與上述第2配線之間;且上述第2接點於上述第2方向上設置於上述第2電晶體與上述第5電晶體之間,上述第2電晶體於上述第2方向上設置於上述第1接點與上述第2接點之間。
- 如請求項1之半導體記憶裝置,其具備:第3配線,其於上述第1方向上較上述複數個記憶體區塊更為靠近上述半導體基板,且上述第2方向上之位置與上述第2配線不同;第3接點,其電性連接於上述第1配線與上述第3配線之間,且上述第2方向上之位置與上述第1接點不同;第6電晶體,其設置於上述半導體基板,電性連接於上述複數個記憶體區塊中之第6記憶體區塊與上述第3配線之間;以及第7電晶體,其設置於上述半導體基板,電性連接於上述複數個記憶體區塊中之第7記憶體區塊與上述第3配線之間;且上述第3接點於上述第2方向上設置於上述第6電晶體與上述第7電晶 體之間。
- 如請求項4之半導體記憶裝置,其中上述第2配線及上述第3配線沿上述第2方向排列。
- 如請求項1之半導體記憶裝置,其中上述記憶體區塊具備:複數個導電層,其等沿上述第1方向排列;複數個半導體層,其等沿上述第1方向延伸,與上述複數個導電層對向;以及閘極絕緣層,其設置於上述複數個導電層與上述複數個半導體層之間。
- 如請求項1之半導體記憶裝置,其具備N個(N為2以上之整數)上述第1接點,若將於上述第2方向上將上述第1配線N等分而成之各區域設為第1區域,則於沿上述第2方向排列之N個上述第1區域,分別設置有上述第1接點。
- 如請求項7之半導體記憶裝置,其中上述第1配線與上述第1接點之連接部分經由一條或複數條配線連接於上述第1接點。
- 如請求項1之半導體記憶裝置,其具備M個(M為2以上之整數)上述第1接點,若將於上述第2方向上將上述第2配線M等分而成之各區域設為第2區域,則於沿上述第2方向排列之M個上述第2區域,分別設置有上述第1接點。
- 如請求項9之半導體記憶裝置,其中上述第2配線與上述第1接點之連接部分經由一條或複數條配線而連接於上述第1接點。
- 如請求項1之半導體記憶裝置,其中上述第1配線每單位長度之電阻值小於上述第2配線之每單位長度之電阻值。
- 一種半導體記憶裝置,其具備:半導體基板;複數個記憶體區塊,其等於與上述半導體基板之表面交叉之第1方向上與上述半導體基板分離,且沿著與上述第1方向交叉之第2方向排列;第1配線,其於上述第1方向上較上述複數個記憶體區塊更為遠離上述半導體基板;第2配線,其於上述第1方向上較上述複數個記憶體區塊更為靠近上述 半導體基板;以及N個(N為2以上之整數)第1接點,其等電性連接於上述第1配線與上述第2配線之間;且若將於上述第2方向上將上述第1配線N等分而成之各區域設為第1區域,則於沿上述第2方向排列之N個上述第1區域,分別設置有上述第1接點。
- 如請求項12之半導體記憶裝置,其中上述第1配線與上述第1接點之連接部分經由一條或複數條配線而連接於上述第1接點。
- 如請求項12之半導體記憶裝置,其中上述記憶體區塊具備:複數個導電層,其等沿上述第1方向排列;複數個半導體層,其等沿上述第1方向延伸,與上述複數個導電層對向;以及閘極絕緣層,其等設置於上述複數個導電層與上述複數個半導體層之間。
- 一種半導體記憶裝置,其具備:半導體基板;複數個記憶體區塊,其等於與上述半導體基板之表面交叉之第1方向 上與上述半導體基板分離,且沿著與上述第1方向交叉之第2方向排列;第1配線,其於上述第1方向上較上述複數個記憶體區塊更為遠離上述半導體基板;第2配線,其於上述第1方向上較上述複數個記憶體區塊更為靠近上述半導體基板;以及M個(M為2以上之整數)第1接點,其等電性連接於上述第1配線與上述第2配線之間;且若將於上述第2方向上將上述第2配線M等分而成之各區域設為第2區域,則於沿上述第2方向排列之M個上述第2區域,分別設置有上述第1接點。
- 如請求項15之半導體記憶裝置,其中上述第2配線與上述第1接點之連接部分經由一條或複數條配線而連接於上述第1接點。
- 如請求項15之半導體記憶裝置,其中上述記憶體區塊具備:複數個導電層,其等沿上述第1方向排列;複數個半導體層,其等沿上述第1方向延伸,與上述複數個導電層對向;以及閘極絕緣層,其設置於上述複數個導電層與上述複數個半導體層之間。
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI801130B (zh) * | 2022-02-10 | 2023-05-01 | 旺宏電子股份有限公司 | 記憶體元件及其製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160293624A1 (en) * | 2015-03-31 | 2016-10-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US20170301684A1 (en) * | 2016-04-18 | 2017-10-19 | Jong-Kook Park | Semiconductor memory device and semiconductor device |
US20190378857A1 (en) * | 2018-06-11 | 2019-12-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and manufacturing methods of the same |
WO2020031265A1 (ja) * | 2018-08-07 | 2020-02-13 | キオクシア株式会社 | 半導体記憶装置 |
US20200082855A1 (en) * | 2018-09-06 | 2020-03-12 | Toshiba Memory Corporation | Semiconductor memory device |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6329681B1 (en) * | 1997-12-18 | 2001-12-11 | Yoshitaka Nakamura | Semiconductor integrated circuit device and method of manufacturing the same |
KR20150122369A (ko) * | 2014-04-22 | 2015-11-02 | 삼성전자주식회사 | 반도체 장치 |
JP6545587B2 (ja) * | 2015-09-15 | 2019-07-17 | 東芝メモリ株式会社 | 半導体装置 |
US10276585B2 (en) | 2016-08-12 | 2019-04-30 | Toshiba Memory Corporation | Semiconductor memory device |
JP2018026518A (ja) | 2016-08-12 | 2018-02-15 | 東芝メモリ株式会社 | 半導体記憶装置 |
US11211328B2 (en) * | 2017-10-16 | 2021-12-28 | SK Hynix Inc. | Semiconductor memory device of three-dimensional structure |
KR102469334B1 (ko) * | 2017-11-08 | 2022-11-23 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US20190043868A1 (en) | 2018-06-18 | 2019-02-07 | Intel Corporation | Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers |
US10651153B2 (en) | 2018-06-18 | 2020-05-12 | Intel Corporation | Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding |
JP2020035921A (ja) * | 2018-08-30 | 2020-03-05 | キオクシア株式会社 | 半導体記憶装置 |
JP2020065022A (ja) * | 2018-10-19 | 2020-04-23 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
-
2020
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2021
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- 2021-01-27 US US17/159,426 patent/US11728267B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160293624A1 (en) * | 2015-03-31 | 2016-10-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US20170301684A1 (en) * | 2016-04-18 | 2017-10-19 | Jong-Kook Park | Semiconductor memory device and semiconductor device |
US20190378857A1 (en) * | 2018-06-11 | 2019-12-12 | Samsung Electronics Co., Ltd. | Semiconductor devices and manufacturing methods of the same |
WO2020031265A1 (ja) * | 2018-08-07 | 2020-02-13 | キオクシア株式会社 | 半導体記憶装置 |
US20200082855A1 (en) * | 2018-09-06 | 2020-03-12 | Toshiba Memory Corporation | Semiconductor memory device |
Also Published As
Publication number | Publication date |
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