CN117641911A

CN117641911A - 半导体存储装置

Info

Publication number: CN117641911A
Application number: CN202310926672.4A
Authority: CN
Inventors: 冈田信彬; 千叶明彦; 的场贤一; 杉浦春菜
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-08-25
Filing date: 2023-07-26
Publication date: 2024-03-01

Abstract

本发明提供一种能高集成化的半导体存储装置。半导体存储装置具备：多个晶体管，设置于半导体衬底，在第1方向上排列，且在与第1方向交叉的第2方向上排列；及第1配线层，设置在半导体衬底与多根电压供给配线之间。多个晶体管各自包含源极区域、及与源极区域在第2方向上排列的漏极区域。第1配线层包含：多个第1连接部，设置在从与第1方向及第2方向交叉的第3方向观察时与多个源极区域重叠的位置，且电连接于多个源极区域及多根电压供给配线；多个第2连接部，设置在从第3方向观察时与多个源极区域重叠的位置，且电连接于多个漏极区域及多个导电层；及通过配线区域，设置在沿第2方向排列的一对第2连接部之间。通过配线区域包含沿第1方向延伸的一个或多根通过配线。

Description

半导体存储装置

相关申请案

本申请案享受以日本专利申请案2022-134523号(申请日：2022年8月25日)及日本专利申请案2023-047179号(申请日：2023年3月23日)为基础申请案的优先权。本申请案通过参考所述基础申请案而包含基础申请案的所有内容。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

已知有一种半导体存储装置，具备：衬底；多个导电层，在与所述衬底的正面交叉的方向上积层；半导体层，与所述多个导电层对向；及栅极绝缘层，设置在导电层及半导体层之间。栅极绝缘层例如具备氮化硅(SiN)等绝缘性的电荷存储层或浮栅等导电性的电荷存储层等的能存储数据的存储器部。

发明内容

本发明提供一种能高集成化的半导体存储装置。

一实施方式的半导体存储装置具备：半导体衬底；多根电压供给配线；多个晶体管，设置于半导体衬底，在第1方向上排列，且在与第1方向交叉的第2方向上排列；及第1配线层，设置在半导体衬底与多根电压供给配线之间。多个晶体管各自包含源极区域、及与源极区域在第2方向上排列的漏极区域。第1配线层包含：多个第1连接部，设置在从与第1方向及第2方向交叉的第3方向观察时与多个源极区域重叠的位置，且电连接于多个源极区域及多根电压供给配线；多个第2连接部，设置在从第3方向观察时与多个源极区域重叠的位置，且电连接于多个漏极区域及多个导电层；及通过配线区域，设置在沿第2方向排列的一对第2连接部之间。通过配线区域包含沿第1方向延伸的一根或多根通过配线。

附图说明

图1是表示存储器裸片MD的构成的示意性框图。

图2是表示存储器裸片MD的一部分构成的示意性电路图。

图3是表示电压产生电路VG、驱动器电路DRV及行解码器RD的构成的示意性电路图。

图4是表示外围电路PC的一部分构成的示意性电路图。

图5是表示第1实施方式的半导体存储装置的构成例的示意性分解立体图。

图6是表示芯片C_M的构成例的示意性仰视图。

图7是表示存储器裸片MD的一部分构成的示意性剖视图。

图8是表示存储器裸片MD的一部分构成的示意性剖视图。

图9是表示芯片C_M的一部分构成的示意性仰视图。

图10是表示芯片C_M的一部分构成的示意性剖视图。

图11是表示连接区域R_HU的构成例的示意性俯视图。

图12是表示芯片C_P的构成例的示意性俯视图。

图13是图12的以A所示的部分的示意性放大图。

图14是表示控制电路SYN及通过配线TW的示意性俯视图。

图15是表示字线开关WLSW的构成例的示意性俯视图。

图16是表示字线开关WLSW及存储器块BLK的位置关系的示意图。

图17是表示字线开关WLSW、连接部及通孔接触电极的构造的示意性剖视图。

图18是表示导电层110与字线开关WLSW及选择栅极线开关SGSW之间的路径的示意性剖视图。

图19是表示连接区域R_HU中的贴合电极P_I2的位置的示意性俯视图。

图20是表示设置在配线层D4的配线CGI及连接部d42的位置的示意性俯视图。

图21是表示设置在配线层D3的连接部d31、d32的位置的示意性俯视图。

图22是表示设置在配线层D3的屏蔽配线s3及通过配线区域R_TW3的位置的示意性俯视图。

图23是表示配线层D3中的配线图案的一例的示意性俯视图。

图24是表示设置在配线层D2的屏蔽配线s2及通过配线区域R_TW2的位置的示意性俯视图。

图25是表示配线层D2中的配线图案的一例的示意性俯视图。

图26是表示配线层D1中的配线图案的一例的示意性俯视图。

图27是表示配线层D0中的配线图案的一例的示意性俯视图。

图28是表示连接部d02及连接配线W0的宽度的示意性俯视图。

图29是表示连接配线W3的宽度的示意性俯视图。

图30是表示连接配线W2的宽度的示意性俯视图。

图31是表示第2实施方式的存储器裸片MD2的构成例的示意性俯视图。

图32是表示存储器裸片MD2的构成例的示意性剖视图。

图33是图31的以E所示的部分的示意性放大图。

图34是表示第2实施方式的半导体衬底500的构成例的示意性俯视图。

图35是图34的以G所示的部分的示意性放大图。

图36是表示第2实施方式的字线开关WLSW、连接部及通孔接触电极的构造的示意性剖视图。

图37是表示第3实施方式的设置在配线层D3的连接部d31、d32的位置的示意性俯视图。

图38是表示第4实施方式的设置在配线层D3的连接部d31、d32的位置的示意性俯视图。

图39是表示第5实施方式的字线开关WLSW及存储器块BLK的位置关系的示意图。

图40是表示第5实施方式的设置在配线层D3的连接部d31、d32的位置的示意性俯视图。

图41是表示第5实施方式的设置在配线层D3的连接部d31、d32的其它位置的示意性俯视图。

图42是表示第5实施方式的字线开关WLSW及存储器块BLK的配线连接关系的示意图。

图43是表示第6实施方式的配线层D3中的配线图案的一例的示意性俯视图。

图44是表示第6实施方式的配线层D2中的配线图案的一例的示意性俯视图。

图45是表示第6实施方式的配线层D1中的配线图案的一例的示意性俯视图。

图46是表示第6实施方式的配线层D0中的配线图案的一例的示意性俯视图。

图47是表示第7实施方式的配线层D2中的配线图案的一例的示意性俯视图。

图48是表示第7实施方式的配线层D1中的配线图案的一例的示意性俯视图。

图49是表示第7实施方式的配线层D0中的配线图案的一例的示意性俯视图。

图50是表示通孔接触电极CC的变化例的示意性剖视图。

图51是表示第8实施方式的连接配线W0～W3的配线电阻R_WR的图。

图52是表示图51的等效电路的电路图。

图53是表示第8实施方式的连接配线W0的配线长度的概略的图。

图54是表示连接配线W0的密度的求法的图。

图55是表示连接配线W1的密度的求法的图。

图56是表示连接配线W2的密度的求法的图。

图57是表示第8实施方式的连接配线W0的Y方向的宽度w_a、W_b的图。

图58是表示第8实施方式的配线层D0的配线图案的一例的示意性俯视图。

图59是表示第9实施方式的连接配线W0的密度的求法的图。

图60是表示第9实施方式的配线层D0的配线图案的一例的示意性俯视图。

图61是表示第10实施方式的连接配线W0的图。

图62是表示第11实施方式的连接配线W0的密度的求法的图。

图63是表示第12实施方式的配线层D0的配线图案的一例的示意性俯视图。

图64是表示第13实施方式的配线层D0的配线图案的一例的示意性俯视图。

具体实施方式

接着，参考附图详细说明实施方式的半导体存储装置。另外，以下实施方式只是一例，并非是意图限定本发明而表示的。另外，以下附图是示意性的，为了便于说明，有省略一部分构成等的情况。另外，有对多个实施方式中共通的部分标注相同的符号，省略说明的情况。

另外，在本说明书中提到“半导体存储装置”的情况下，有时意指存储器裸片，有时意指存储器芯片、存储卡、SSD(Solid State Drive：固态驱动器)等包含控制器裸片的存储器系统。此外，有时也意指智能手机、平板终端、个人计算机等包含主机算机的构成。

另外，本说明书中，在提到第1构成与第2构成“电连接”的情况下，第1构成可直接连接于第2构成，也可将第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也与第3个晶体管“电连接”。

另外，本说明书中，在提到第1构成“连接”在第2构成及第3构成之间的情况下，有时意指将第1构成、第2构成及第3构成串联连接，且，将第2构成经由第1构成连接于第3构成。

另外，本说明书中，在提到电路等使2根配线等“导通”情况下，例如，有时意指所述电路等包含晶体管等，所述晶体管等设置在2根配线之间的电流路径上，所述晶体管等成为接通(ON)状态。

另外，本说明书中，将与衬底的上表面平行的指定方向称为X方向，将与衬底的上表面平行且与X方向垂直的方向称为Y方向，将与衬底的上表面垂直的方向称为Z方向。

另外，本说明书中，有时将沿着指定面的方向称为第1方向，将沿着所述指定面与第1方向交叉的方向称为第2方向，将与所述指定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一个对应，也可不对应。

另外，本说明书中，“上”或“下”等表现以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，在针对某构成提到下表面或下端的情况下，意指所述构成的衬底侧的面或端部，在提到上表面或上端的情况下，意指所述构成的与衬底相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。

另外，本说明书中，在针对构成、部件等提到指定方向的“宽度”、“长度”或“厚度”等情况下，有时意指通过SEM(Scanning electron microscopy：扫描电子显微术)或TEM(Transmission electron microscopy：透射电子显微术)等观察到的剖面等中的宽度、长度或厚度等。

另外，本说明书中，在提到“配线”的情况下，有包含配线、通孔接触电极、用来连接配线及通孔接触电极的连接部、贴合电极等的情况。

[第1实施方式]

[存储器裸片MD的电路构成]

图1是表示第1实施方式的存储器裸片MD的构成的示意性框图。图2是表示存储器裸片MD的一部分构成的示意性电路图。图3是表示电压产生电路VG、驱动器电路DRV及行解码器RD的构成的示意性电路图。图4是表示行控制电路RowC及块解码器BLKD的构成的示意性框图。

另外，图1中图示出多个控制端子等。所述多个控制端子有表示为与高有效信号(正逻辑信号)对应的控制端子的情况。另外，多个控制端子有表示为与低有效信号(负逻辑信号)对应的控制端子的情况。另外，多个控制端子有表示为与高有效信号及低有效信号这两个对应的控制端子的情况。图1中，与低有效信号对应的控制端子的符号包含上划线(上线)。本说明书中，与低有效信号对应的控制端子的符号包含斜杠(“/”)。另外，图1的记载为例示，具体方式能适当调整。例如，也能将一部分或全部的高有效信号设为低有效信号，或将一部分或全部的低有效信号设为高有效信号。

如图1所示，存储器裸片MD具备存储单元阵列MCA、及外围电路PC。外围电路PC具备电压产生电路VG、行解码器RD、感测放大器模块SAM、及序列发生器SQC。外围电路PC还具备快取存储器CM、地址寄存器ADR、命令寄存器CMR、及状态寄存器STR。外围电路PC还具备输入输出控制电路I/O、及逻辑电路CTR。

[存储单元阵列MCA的电路构成]

如图2所示，存储单元阵列MCA具备所述多个存储器块BLK。所述多个存储器块BLK各自具备多个串单元SU。所述多个串单元SU各自具备多个存储串MS。所述多个存储串MS的一端分别经由位线BL连接于外围电路PC。另外，所述多个存储串MS的另一端分别经由共通的源极线SL连接于外围电路PC。

存储串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、及源极侧选择晶体管STS。漏极侧选择晶体管STD、多个存储单元MC、及源极侧选择晶体管STS串联连接在位线BL及源极线SL之间。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。

存储单元MC是场效应型晶体管。存储单元MC具备半导体层、栅极绝缘膜及栅极电极。半导体层作为沟道区域发挥功能。栅极绝缘膜包含电荷存储膜。存储单元MC的阈值电压根据电荷存储膜中的电荷量而变化。存储单元MC存储1位或多位数据。另外，在与1个存储串MS对应的多个存储单元MC的栅极电极分别连接字线WL。所述字线WL分别共通连接到1个存储器块BLK中的所有存储串MS。

选择晶体管(STD、STS)是场效应型晶体管。选择晶体管(STD、STS)具备半导体层、栅极绝缘膜及栅极电极。半导体层作为沟道区域发挥功能。栅极绝缘膜可包含电荷存储层。在选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。1个漏极侧选择栅极线SGD共通连接于1个串单元SU中的所有存储串MS。1个源极侧选择栅极线SGS共通连接于1个存储器块BLK中的所有存储串MS。另外，有将漏极侧选择栅极线SGD及源极侧选择栅极线SGS分别称为选择栅极线SG的情况。

[电压产生电路VG的电路构成]

例如如图3所示，电压产生电路VG(图1)具备多个电压产生单元vg1～vg3。电压产生单元vg1～vg3在读出动作、写入动作及抹除动作中，产生指定大小的电压，并经由电压供给线L_VG输出。例如，电压产生单元vg1在写入动作中输出程序电压。另外，电压产生单元vg2在读出动作中输出读出通路电压。另外，电压产生单元vg2在写入动作中输出写入通路电压。另外，电压产生单元vg3在读出动作中输出读出电压。另外，电压产生单元vg3在写入动作中输出验证电压。电压产生单元vg1～vg3例如可为电荷泵电路等升压电路，也可为调节器等降压电路。所述降压电路及升压电路分别连接于电压供给线L_P。对电压供给线L_P供给电源电压V_CC或接地电压V_SS(图1)。所述电压供给线L_P例如连接于焊盘电极P。依照来自序列发生器SQC的控制信号，适当调整从电压产生电路VG输出的动作电压。

另外，参考所述图3所说明的电压产生电路VG(图1)为产生经由配线CGI施加到字线WL的程序电压、读出通路电压、写入通路电压、读出电压及验证电压的构成。然而，电压产生电路VG不仅可产生施加到字线WL的动作电压，还可产生在针对存储单元阵列MCA的读出动作、写入动作及抹除动作时施加到位线BL、源极线SL及选择栅极线(SGD、SGS)的多个动作电压，并将其输出到多根电压供给线。依照来自序列发生器SQC的控制信号，适当调整所述动作电压。

[行解码器RD的电路构成]

例如如图3所示，行解码器RD具备行控制电路RowC、字线解码器WLD、驱动器电路DRV、及未图示的地址解码器。例如如图4所示，行控制电路RowC具备多个块解码器单元blkd、及块解码器BLKD。

多个块解码器单元blkd与存储单元阵列MCA中的多个存储器块BLK对应。块解码器单元blkd具备多个字线开关WLSW、及多个选择栅极线开关SGSW。多个字线开关WLSW与存储器块BLK中的多根字线WL对应。多个选择栅极线开关SGSW与存储器块BLK中的漏极侧选择栅极线SGD及源极侧选择栅极线SGS对应。

字线开关WLSW及选择栅极线开关SGSW例如为场效应型NMOS(N-type Metal OxideSemiconductor：N型金属氧化物半导体)晶体管。字线开关WLSW的漏极电极连接于字线WL。选择栅极线开关SGSW的漏极电极连接于漏极侧选择栅极线SGD及源极侧选择栅极线SGS。字线开关WLSW及选择栅极线开关SGSW的源极电极连接于配线CGI。配线CGI连接于行控制电路RowC中的所有块解码器单元blkd。字线开关WLSW及选择栅极线开关SGSW的栅极电极连接于信号供给线BLKSEL。与所有块解码器单元blkd对应，设置多个信号供给线BLKSEL。另外，信号供给线BLKSEL连接于块解码器单元blkd中的所有字线开关WLSW及选择栅极线开关SGSW。

块解码器BLKD在读出动作、写入动作等时将块地址解码。在读出动作、写入动作等中，例如，与地址寄存器ADR(图1)中的块地址对应的一根信号线BLKSEL成为“H”状态，其它信号线BLKSEL成为“L”状态。例如，对一根信号线BLKSEL供给具有正的大小的指定驱动电压，对其它信号线BLKSEL供给接地电压V_SS等。由此，与所述块地址对应的一个存储器块BLK中的所有字线WL及选择栅极线SG与所有配线CGI导通。另外，其它存储器块BLK中的所有字线WL及选择栅极线SG成为浮动状态。

字线解码器WLD具备多个字线解码单元wld。多个字线解码单元wld与存储串MS中的多个存储单元MC对应。在图3的示例中，字线解码单元wld具备2个晶体管T_WLS、T_WLU。晶体管T_WLS、T_WLU例如为场效应型NMOS晶体管。晶体管T_WLS、T_WLU的漏极电极连接于配线CGI。晶体管T_WLS的源极电极连接于配线CGI_S。晶体管T_WLU的源极电极连接于配线CGI_U。晶体管T_WLS的栅极电极连接于信号线WLSEL_S。晶体管T_WLU的栅极电极连接于信号线WLSEL_U。与所有字线解码单元wld中包含的一个晶体管T_WLS对应，设置多根信号线WLSEL_S。与所有字线解码单元wld中包含的另一个晶体管T_WLU对应，设置多根信号线WLSEL_U。

在读出动作、写入动作等中，例如，与地址寄存器ADR(图1)中的页地址所对应的一个字线解码单元wld对应的信号线WLSEL_S成为“H”状态，与它对应的WLSEL_U成为“L”状态。另外，与除此以外的字线解码单元wld对应的信号线WLSEL_S成为“L”状态，与它对应的WLSEL_U成为“H”状态。另外，对配线CGI_S供给与选择字线WL对应的电压。另外，对配线CGI_U供给与非选择字线WL对应的电压。由此，对与所述页地址对应的一根字线WL供给与选择字线WL对应的电压。另外，对其它字线WL供给与非选择字线WL对应的电压。

驱动器电路DRV例如具备6个晶体管T_DRV1～T_DRV6。晶体管T_DRV1～T_DRV6例如为场效应型NMOS晶体管。晶体管T_DRV1～T_DRV4的漏极电极连接于配线CGI_S。晶体管T_DRV5、T_DRV6的漏极电极连接于配线CGI_U。晶体管T_DRV1的源极电极经由电压供给线L_VG1，连接于电压产生单元vg1的输出端子。晶体管T_DRV2、T_DRV5的源极电极经由电压供给线L_VG2，连接于电压产生单元vg2的输出端子。晶体管T_DRV3的源极电极经由电压供给线L_VG3，连接于电压产生单元vg3的输出端子。晶体管T_DRV4、T_DRV6的源极电极经由电压供给线L_P，连接于焊盘电极P。在晶体管T_DRV1～T_DRV6的栅极电极，分别连接信号线VSEL1～VSEL6。

在读出动作、写入动作等中，例如，与配线CGI_S对应的多根信号线VSEL1～VSEL4中的一根成为“H”状态，其它成为“L”状态。另外，与配线CGI_U对应的2根信号线VSEL5、VSEL6中的一根成为“H”状态，另一根成为“L”状态。

未图示的地址解码器例如依照来自序列发生器SQC(图1)的控制信号依序参考地址寄存器ADR(图1)的行地址RA。行地址RA包含所述块地址及页地址。地址解码器将所述信号线BLKSEL、WLSEL_S、WLSEL_U的电压控制为“H”状态或“L”状态。

另外，在图3的示例中，在行解码器RD中，针对1个存储器块BLK各设置1个块解码器单元blkd。然而，所述构成能进行适当变更。例如，也可对2个以上的存储器块BLK各设置1个块解码器单元blkd。

[感测放大器模块SAM的电路构成]

感测放大器模块SAM(图1)检测存储单元MC的接通状态/断开状态，取得表示所述存储单元MC的状态的数据。有时将这种动作称为感测动作。感测放大器模块SAM具备多个感测放大器单元。多个感测放大器单元与多根位线BL对应。多个感测放大器单元各自具备感测放大器电路、及锁存电路。

[快取存储器CM的电路构成]

快取存储器CM(图1)具备多个锁存电路。多个锁存电路经由配线DBUS连接于感测放大器模块SAM内的锁存电路。所述多个锁存电路中包含的数据DAT依序传送到感测放大器模块SAM或输入输出控制电路I/O。

另外，在快取存储器CM连接未图示的解码电路及开关电路。解码电路将保存在地址寄存器ADR的列地址CA解码。开关电路根据解码电路的输出信号，使与列地址CA对应的锁存电路与总线BUS(图1)导通。

[序列发生器SQC的电路构成]

序列发生器SQC(图1)依照保存在命令寄存器CMR的命令数据D_CMD，将内部控制信号输出到行解码器RD、感测放大器模块SAM、及电压产生电路VG。另外，序列发生器SQC将适当表示自身状态的状态数据D_ST输出到状态寄存器STR。

另外，序列发生器SQC产生就绪/忙碌信号，并将其输出到端子RY//BY。在端子RY//BY为“L”状态的期间(忙碌期间)，基本上禁止对存储器裸片MD的存取。另外，在端子RY//BY为“H”状态的期间(就绪期间)，允许对存储器裸片MD的存取。

[输入输出控制电路I/O的电路构成]

输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、切换信号输入输出端子DQS、/DQS、多个输入电路、多个输出电路、移位寄存器、及缓冲电路。多个输入电路、多个输出电路、移位寄存器及缓冲电路分别连接于被供给电源电压V_CCQ及接地电压V_SS的端子。

经由数据信号输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲电路输出到快取存储器CM、地址寄存器ADR或命令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输出的数据根据来自逻辑电路CTR的内部控制信号，从快取存储器CM或状态寄存器STR输入到缓冲电路。

多个输入电路例如包含连接于数据信号输入输出端子DQ0～DQ7中的任一个、或切换信号输入输出端子DQS、/DQS这两个的比较器。多个输出电路例如包含连接于数据信号输入输出端子DQ0～DQ7中的任一个、或切换信号输入输出端子DQS、/DQS中的任一个的OCD(Off Chip Driver：片外驱动器)电路。

[逻辑电路CTR的电路构成]

逻辑电路CTR(图1)经由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE从控制器裸片CD接收外部控制信号，且与此相应地将内部控制信号输出到输入输出控制电路I/O。

[存储器裸片MD的构造]

图5是表示第1实施方式的半导体存储装置的构成例的示意性分解立体图。如图5所示，存储器裸片MD具备存储单元阵列MCA侧的芯片C_M、及外围电路PC侧的芯片C_P。

在芯片C_M的上表面，设置着能连接于未图示的接合线的多个外部焊盘电极P_X。另外，在芯片C_M的下表面设置着多个贴合电极P_I1。另外，在芯片C_P的上表面设置着多个贴合电极P_I2。以下，关于芯片C_M，将设置着多个贴合电极P_I1的面称为正面，将设置着多个外部焊盘电极P_X的面称为背面。另外，关于芯片C_P，将设置着多个贴合电极P_I2的面称为正面，将正面的相反侧的面称为背面。在图示的示例中，芯片C_P的正面设置在比芯片C_P的背面上方，芯片C_M的背面设置在比芯片C_M的正面上方。

芯片C_M及芯片C_P以芯片C_M的正面与芯片C_P的正面对向的方式配置。多个贴合电极P_I1分别与多个贴合电极P_I2对应而设置，配置在能贴合于多个贴合电极P_I2的位置。贴合电极P_I1与贴合电极P_I2作为用来将芯片C_M与芯片C_P贴合，且使之电导通的贴合电极发挥功能。

另外，在图5的示例中，芯片C_M的角部a1、a2、a3、a4分别与芯片C_P的角部b1、b2、b3、b4对应。

图6是表示芯片C_M的构成例的示意性仰视图。图6省略贴合电极P_I1等的一部分的构成。图7及图8是表示存储器裸片MD的一部分构成的示意性剖视图。图9是表示芯片C_M的一部分构成的示意性仰视图。图9中，在左侧区域表示字线WL的位置的XY剖面，在右侧区域表示漏极侧选择栅极线SGD的位置的XY剖面。另外，在图9的右侧区域中，为了表示半导体层120与位线BL的连接部分，还表示出通孔接触电极ch、Vy、及位线BL。在图9的左侧区域，也设置着通孔接触电极ch、Vy、及位线BL。图10是表示芯片C_M的一部分构成的示意性剖视图。虽然图10表示出YZ剖面，但是在观察沿着半导体层120的中心轴的YZ剖面以外的剖面(例如，XZ剖面)的情况下，也观察到与图10同样的构造。图11是表示连接区域R_HU的构成例的示意性俯视图。图12是表示芯片C_P的构成例的示意性俯视图。图12中省略贴合电极P_I2等的一部分的构成。图13是图12的以A所示的部分的示意性放大图。图13还表示出与芯片C_P的构成(图12的以A所示的XY平面的部分)对应的芯片C_M的构成(XZ剖面的部分)。

[芯片C_M的构造]

在图6的示例中，芯片C_M具备沿X方向排列的4个存储器平面MP0～MP3。另外，有将4个存储器平面MP0～MP3分别简称为存储器平面MP的情况。另外，所述4个存储器平面MP0～MP3各自具备沿Y方向排列的多个存储器块BLK。另外，在图6的示例中，所述4个存储器平面MP0～MP3各自具备设置在X方向的两端部的连接区域R_HU、及设置在它们之间的存储孔区域R_MH(存储器区域)。另外，在图6的示例中，存储孔区域R_MH在X方向上被分割成4个区域R_MHU。所述4个区域R_MHU的X方向上的宽度可全部相同，也可不同。另外，芯片C_M具备设置在比4个存储器平面MP0～MP3靠Y方向的一端侧的外围区域R_P。

另外，在图示的示例中，连接区域R_HU设置在存储器平面MP的X方向的两端部。然而，这种构成只是例示，能适当调整具体构成。例如，连接区域R_HU也可不设置在存储器平面MP的X方向的两端部，而设置在X方向的一端部。另外，连接区域R_HU也可设置在存储器平面MP的X方向的中央位置或中央附近的位置。

例如如图7所示，芯片C_M具备基体层L_SB、设置在基体层L_SB的下方的存储单元阵列层L_MCA、设置在存储单元阵列层L_MCA的下方的通孔接触电极层CH、设置在通孔接触电极层CH的下方的多个配线层M0、M1、及设置在配线层M0、M1的下方的芯片贴合电极层MB。

[芯片C_M的基体层L_SB的构造]

例如如图7所示，基体层L_SB具备设置在存储单元阵列层L_MCA的上表面的导电层100、设置在导电层100的上表面的绝缘层101、设置在绝缘层101的上表面的背面配线层MA、及设置在背面配线层MA的上表面的绝缘层102。

导电层100例如可包含注入有磷(P)等N型杂质或硼(B)等P型杂质的硅(Si)等半导体层，也可包含钨(W)等金属，还可包含硅化钨(WSi)等硅化物。

导电层100作为源极线SL(图1)的一部分发挥功能。导电层100对应于4个存储器平面MP0～MP3(图6)而设置着4个。在存储器平面MP的X方向及Y方向的端部，设置着不包含导电层100的区域VZ。

绝缘层101例如包含氧化硅(SiO₂)等。

背面配线层MA包含多根配线ma。所述多根配线ma例如可包含铝(Al)等。

多根配线ma中的一部分作为源极线SL(图2)的一部分发挥功能。所述配线ma对应于4个存储器平面MP0～MP3(图6)而设置着4个。所述配线ma分别电连接于导电层100。

另外，多根配线ma中的一部分作为外部焊盘电极P_X发挥功能。所述配线ma设置在外围区域R_P。所述配线ma在不包含导电层100的区域VZ中连接在存储单元阵列层L_MCA中的通孔接触电极CC。另外，配线ma的一部分经由设置在绝缘层102的开口TV，而在存储器裸片MD的外部露出。

绝缘层120例如是包含聚酰亚胺等绝缘材料的钝化层。

[芯片C_M的存储单元阵列层L_MCA的存储孔区域R_MH中的构造]

如参考图6所说明，在存储单元阵列层L_MCA设置着沿Y方向排列的多个存储器块BLK。如图7所示，在Y方向上相邻的2个存储器块BLK之间，设置氧化硅(SiO₂)等块间绝缘层ST。包含沿Z方向排列的多个导电层110，且沿Y方向排列的多个积层构造与多个存储器块BLK对应。

例如如图7所示，存储器块BLK具备沿Z方向排列的多个导电层110、及沿Z方向延伸的多个半导体层120。另外，如图10所示，在多个导电层110及多个半导体层120之间分别设置着栅极绝缘膜130。

导电层110具备沿X方向延伸的大致板状的形状。导电层110可包含氮化钛(TiN)等势垒导电膜、及钨(W)、钼(Mo)等金属膜的积层膜等。另外，导电层110例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。在沿Z方向排列的多个导电层110之间，设置着氧化硅(SiO₂)等的层间绝缘层111。

多个导电层110中位于最上层的一个或多个导电层110作为源极侧选择晶体管STS(图2)的栅极电极及源极侧选择栅极线SGS发挥功能(参考图7)。所述多个导电层110按照每个存储器块BLK电独立。

另外，位于比它下方的多个导电层110作为存储单元MC(图2)的栅极电极及字线WL发挥功能。所述多个导电层110分别按照每个存储器块BLK电独立。

另外，位于比它下方的一个或多个导电层110作为漏极侧选择晶体管STD的栅极电极及漏极侧选择栅极线SGD发挥功能。例如如图9所示，所述多个导电层110的Y方向的宽度Y_SGD小于作为字线WL发挥功能的导电层110的Y方向的宽度Y_WL。另外，在Y方向上相邻的2个导电层110之间，设置着氧化硅(SiO₂)等的串单元间绝缘层SHE。

例如如图9所示，半导体层120在X方向及Y方向上以规定的图案排列。半导体层120分别作为1个存储串MS(图2)中包含的多个存储单元MC及选择晶体管(STD、STS)的沟道区域发挥功能。半导体层120例如包含多晶硅(Si)等。半导体层120具有大致圆筒状的形状，在中心部分设置着氧化硅等绝缘层125。半导体层120的外周面分别由多个导电层110包围，且与所述多个导电层110对向。

另外，在半导体层120的上端设置着未图示的杂质区域。所述杂质区域连接于所述导电层100(参考图7)。所述杂质区域例如包含磷(P)等N型杂质或硼(B)等P型杂质。

另外，在半导体层120的下端设置着未图示的杂质区域。所述杂质区域经由通孔接触电极ch及通孔接触电极Vy连接于位线BL。所述杂质区域例如包含磷(P)等N型杂质。

例如如图9所示，栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。例如如图10所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷存储膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如包含氧化硅(SiO₂)、氮氧化硅(SiON)等。电荷存储膜132例如包含氮化硅(SiN)等能存储电荷的膜。隧道绝缘膜131、电荷存储膜132及阻挡绝缘膜133具有大致圆筒状的形状，沿着除了半导体层120与导电层100的接触部外的半导体层120的外周面在Z方向延伸。

另外，图10表示出栅极绝缘膜130具备氮化硅等电荷存储膜132的示例。然而，栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮栅。

[芯片C_M的存储单元阵列层L_MCA的连接区域R_HU中的构造]

如图8所示，在连接区域R_HU设置着多个通孔接触电极CC。所述多个通孔接触电极CC分别沿Z方向延伸，在上端与导电层110(WL、SGD、SGS)连接。

如图11所示，连接区域R_HU设置在存储器平面MP的X方向负侧及X方向正侧，且在2个连接区域R_HU之间设置着存储孔区域R_MH。在存储孔区域R_MH中，将从Y方向正侧数起第1个～第8个存储器块设为存储器块BLK(1)～BLK(8)。X方向负侧的连接区域R_HU与存储器块BLK(1)～BLK(8)对应，分为连接区域R_HU(N1)～R_HU(N8)。另外，X方向正侧的连接区域R_HU与存储器块BLK(1)～BLK(8)对应，分为连接区域R_HU(P1)～R_HU(P8)。

在连接区域R_HU(N1)、R_HU(N4)、R_HU(N5)、R_HU(N8)、R_HU(P2)、R_HU(P3)、R_HU(P6)、R_HU(P7)中，沿X方向排列着多个沿Y方向排列的3个通孔接触电极CC的列。

连接区域R_HU(N1)的多个通孔接触电极CC与存储器块BLK(1)中的各层的导电层110连接。连接区域R_HU(P2)的多个通孔接触电极CC与存储器块BLK(2)中的各层的导电层110连接。连接区域R_HU(P3)的多个通孔接触电极CC与存储器块BLK(3)中的各层的导电层110连接。连接区域R_HU(N4)的多个通孔接触电极CC与存储器块BLK(4)中的各层的导电层110连接。连接区域R_HU(N5)的多个通孔接触电极CC与存储器块BLK(5)中的各层的导电层110连接。连接区域R_HU(P6)的多个通孔接触电极CC与存储器块BLK(6)中的各层的导电层110连接。连接区域R_HU(P7)的多个通孔接触电极CC与存储器块BLK(7)中的各层的导电层110连接。连接区域R_HU(N8)的多个通孔接触电极CC与存储器块BLK(8)中的各层的导电层110连接。

[芯片C_M的存储单元阵列层L_MCA的外围区域R_P中的构造]

例如如图7所示，在外围区域R_P中，与外部焊盘电极P_X对应而设置着多个通孔接触电极CC。所述多个通孔接触电极CC在上端连接于外部焊盘电极P_X。

[通孔接触电极层CH的构造]

通孔接触电极层CH中包含的多个通孔接触电极ch例如电连接于存储单元阵列层L_MCA中的构成及芯片C_P中的构成中的至少一个。

通孔接触电极层CH包含多个通孔接触电极ch，作为多根配线。所述多个通孔接触电极ch例如可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。通孔接触电极ch与多个半导体层120对应而设置，连接在多个半导体层120的下端。

[芯片C_M的配线层M0、M1的构造]

配线层M0、M1中包含的多根配线例如电连接于存储单元阵列层L_MCA中的构成及芯片C_P中的构成中的至少一个。

配线层M0包含多根配线m0。所述多根配线m0例如可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等势垒导电膜及铜(Cu)等金属膜的积层膜等。另外，多根配线m0中的一部分作为位线BL发挥功能。例如如图9所示，位线BL沿X方向排列且沿Y方向延伸。

例如如图7所示，配线层M1包含多根配线m1。所述多根配线m1例如可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。另外，稍后叙述配线层M1中的配线图案。

[芯片贴合电极层MB的构造]

芯片贴合电极层MB中包含的多根配线例如电连接于存储单元阵列层L_MCA中的构成及芯片C_P中的构成中的至少一个。

芯片贴合电极层MB包含多个贴合电极P_I1(贴合焊盘)。所述多个贴合电极P_I1例如可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等势垒导电膜P_I1B及铜(Cu)等金属膜P_I1M的积层膜等。

[芯片C_P的构造]

例如如图12所示，芯片C_P具备与沿X方向排列的4个存储器平面MP0～MP3重叠的区域MP0’～MP3’。在所述4个区域MP0’～MP3’的X方向上的两端部，分别设置着行控制电路区域R_RC。另外，在所述2个行控制电路区域R_RC之间，设置着沿X方向排列的2个块解码器区域R_BD。另外，在所述2个块解码器区域R_BD之间，设置着外围电路区域R_PC。在外围电路区域R_PC，设置着沿X方向及Y方向排列的4个列控制电路区域R_CC。另外，虽然省略图示，但是在外围电路区域R_PC中的其它区域也配置着电路。另外，在与芯片C_M的外围区域R_P(图6)对向的芯片C_P的区域，设置着电路区域R_C。

在行控制电路区域R_RC中，设置着参考图3及图4所说明的多个块解码器单元blkd。也就是说，在行控制电路区域R_RC中，设置着构成多个块解码器单元blkd的多个字线开关WLSW及多个选择栅极线开关SGSW。在块解码器区域R_BD中，设置着参考图4所说明的块解码器BLKD。在列控制电路区域R_CC中，设置着参考图1所说明的感测放大器模块SAM。在电路区域R_C中设置着未图示的输入输出电路。所述输入输出电路经由参考图7所说明的通孔接触电极CC等，连接于外部焊盘电极P_X。

另外，在图12及图13中，以虚线表示出从Z方向观察时与连接区域R_HU(图6)重叠的区域。在图12及图13的示例中，行控制电路区域R_RC的一部分设置在从Z方向观察时与连接区域R_HU(图6)重叠的区域。另外，行控制电路区域R_RC的一部分设置在从Z方向观察时与存储孔区域R_MH(图6)重叠的区域。另外，在图12及图13的示例中，行控制电路区域R_RC的X方向上的宽度大于连接区域R_HU(图6)的X方向上的宽度。这样，行控制电路区域R_RC的多个字线开关WLSW及选择栅极线开关设置在从Z方向观察时与连接区域R_HU及存储孔区域R_MH的一部分重叠的位置。

另外，在图12的示例中，列控制电路区域R_CC的X方向上的中央位置与从X方向负侧数起第1个及第2个区域R_MHU的边界、或者从X方向负侧数起第3个及第4个区域R_MHU的边界一致。另外，列控制电路区域R_CC的X方向上的中央位置也可与从X方向负侧数起第1个及第2个区域R_MHU的边界、或者从X方向负侧数起第3个及第4个区域R_MHU的边界不一致。

另外，例如如图7所示，芯片C_P具备半导体衬底200、设置在半导体衬底200的上方的电极层GC、设置在电极层GC的上方的配线层D0、D1、D2、D3、D4、及设置在配线层D0、D1、D2、D3、D4的上方的芯片贴合电极层DB。

[芯片C_P的半导体衬底200的构造]

半导体衬底200例如包含含有硼(B)等P型杂质的P型硅(Si)。在半导体衬底200的正面，例如设置着包含磷(P)等N型杂质的N型井区域200N、包含硼(B)等P型杂质的P型井区域200P、未设置N型井区域200N及P型井区域200P的半导体衬底区域200S、及绝缘区域STI。P型井区域200P的一部分设置在半导体衬底区域200S，P型井区域200P的一部分设置在N型井区域200N。N型井区域200N、设置在N型井区域200N及半导体衬底区域200S的P型井区域200P、以及半导体衬底区域200S分别作为构成外围电路PC的多个晶体管Tr、及多个电容器等的一部分发挥功能。另外，多个晶体管Tr的一部分作为字线开关WLSW及选择栅极线开关SGSW发挥功能。

[芯片C_P的电极层GC的构造]

在半导体衬底200的上表面，介隔绝缘层200G设置着电极层GC。电极层GC包含与半导体衬底200的正面对向的多个电极gc。另外，半导体衬底200的各区域及电极层GC中包含的多个电极gc分别连接于通孔接触电极CS。

半导体衬底200的N型井区域200N、设置在N型井区域200N及半导体衬底区域200S的P型井区域200P、以及半导体衬底区域200S分别作为构成外围电路PC的多个晶体管Tr的沟道区域、及多个电容器的一个电极等发挥功能。

电极层GC中包含的多个电极gc分别作为构成外围电路PC的多个晶体管Tr的栅极电极、及多个电容器的另一个电极等发挥功能。

通孔接触电极CS沿Z方向延伸，在下端与半导体衬底200或电极gc的上表面连接。在通孔接触电极CS与半导体衬底200的连接部分，设置着包含N型杂质或P型杂质的杂质区域。通孔接触电极CS例如可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。

[芯片C_P的配线层D0、D1、D2、D3、D4的构造]

例如如图7所示，D0、D1、D2、D3、D4中包含的多个连接部及多根配线例如电连接于存储单元阵列层L_MCA中的构成及芯片C_P中的构成中的至少一个。

配线层D0、D1、D2分别包含多个连接部d0、d1、d2及多根配线(例如，后述图27的连接配线W0、图26的连接配线W1及图25的连接配线W2，通过配线TW2，屏蔽配线s2)。所述多个连接部d0、d1、d2及多根配线例如可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。

配线层D3、D4分别包含多个连接部d3、d4及多根配线(例如，后述图23的连接配线W3，通过配线TW3，屏蔽配线s3、图20的配线CGI)。所述多个连接部d3、d4及多根配线例如可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等的势垒导电膜及铜(Cu)等金属膜的积层膜等。

稍后叙述配线层D0、D1、D2、D3、D4中的连接部d0、d1、d2、d3、d4及多根配线的构成(参考图17～图27)。

[芯片贴合电极层DB的构造]

芯片贴合电极层DB中包含的多根配线例如电连接于存储单元阵列层L_MCA中的构成及芯片C_P中的构成中的至少一个。

芯片贴合电极层DB包含多个贴合电极P_I2。所述多个贴合电极P_I2例如可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等势垒导电膜P_I2B及铜(Cu)等金属膜P_I2M的积层膜等。

另外，当对贴合电极P_I1与贴合电极P_I2中使用铜(Cu)等金属膜p_I1M、p_I2M时，金属膜p_I1M与金属膜p_I2M一体化，难以确认彼此的边界。但是，能通过因贴合的位置偏移引起的将贴合电极P_I1与贴合电极P_I2贴合后的形状的变形、势垒导电膜p_I1B、p_I2B的位置偏移(侧面中产生不连续部位)，确认贴合构造。另外，在通过镶嵌法形成贴合电极P_I1及贴合电极P_I2的情况下，各自的侧面具有锥形状。因此，将贴合电极P_I1与贴合电极P_I2贴合的贴合部分中沿着Z方向的剖面的形状中，侧壁非直线状，而是非矩形形状。另外，在将贴合电极P_I1与贴合电极P_I2贴合的情况下，成为由势垒金属覆盖形成它们的各Cu的底面、侧面及上表面的构造。相对于此，在使用一般的Cu的配线层中，在Cu的上表面设置着具有抗Cu的氧化功能的绝缘层(SiN或SiCN等)，而未设置势垒金属。因此，即便未发生贴合的位置偏移，也能与一般的配线层区分。

[配线层M1中的配线图案]

如参考图4等所说明，在字线WL分别连接字线开关WLSW。另外，在选择栅极线SG分别连接选择栅极线开关SGSW。这里，由于有对字线WL及选择栅极线SG供给相对较大的电压的情况，所以作为字线开关WLSW及选择栅极线开关SGSW，使用高耐压的晶体管。这里，高耐压的晶体管有相对变大的情况。基于所述关系，参考图12所说明的行控制电路区域R_RC的面积相对变大的情况。

这里，在行控制电路区域R_RC的面积大于连接区域R_HU的面积的情况下，还考虑将行控制电路区域R_RC的一部分设置在从Z方向观察时与连接区域R_HU重叠的区域，将剩余的一部分设置在从Z方向观察时不与区域MP’重叠的区域。然而，所述情况下，有区域MP’全体的面积变大，存储器裸片MD的电路面积增大的情况。

因此，本实施方式中，如参考图12所说明，将行控制电路区域R_RC的一部分设置在从Z方向观察时与连接区域R_HU重叠的区域，将剩余的一部分设置在从Z方向观察时与存储孔区域R_MH重叠的区域。

在采用这种构造的情况下，一部分位线BL从Z方向观察时，设置在与行控制电路区域R_RC或块解码器区域R_BD而非列控制电路区域R_CC重叠的位置。

因此，本实施方式中，在配线层M1设置沿X方向延伸的配线m1a，经由所述配线m1a，将一部分位线BL与列控制电路区域R_CC中的构成电连接。根据这种构成，能够提供一种抑制存储器裸片MD的电路面积伴随行控制电路区域R_RC的面积的增大而增大，且能高集成化的半导体存储装置。

另外，也可为行控制电路区域R_RC的面积与连接区域R_HU的面积相同的情况、或比连接区域R_HU的面积小的情况。所述情况下，配线层M1中无需设置用来将一部分位线BL与列控制电路区域R_CC中的构成电连接的配线m1a。

[控制电路SYN及通过配线TW]

图14是表示控制电路SYN及通过配线TW的示意性俯视图。另外，在图14中，对与图12的构成相同的构成标注相同的符号，省略重复的说明。

控制电路SYN是基于输入信号，输出芯片C_P内的各种外围电路PC的控制信号的模块。控制电路SYN有包含参考图1所说明的序列发生器SQC等的情况。另外，从控制电路SYN输出的控制信号有包含电压控制信号(输入到电荷泵电路、调节器等)、地址信号等的情况。在图14的示例中，控制电路SYN设置在区域MP3’的外围电路区域R_PC中的Y方向负侧的区域。另外，控制电路SYN也可设置在与图14所示的位置不同的位置。

多根通过配线TW将多个区域MP’的外围电路PC之间连接。如图14所示，沿X方向及Y方向延伸的多根通过配线TW遍及多个区域MP’而设置。多根通过配线TW传递包含控制信号的各种信号。多根通过配线TW的一部分连接于控制电路SYN，传递来自控制电路SYN的控制信号。所述多根通过配线TW例如形成在芯片C_P的配线层D2、D3、D4上。

如图14所示，遍及多个区域MP’而设置的多根通过配线TW通过半导体衬底200中的行控制电路区域R_RC及块解码器区域R_BD的上方。

[字线开关WLSW及选择栅极线开关SGSW的构造]

图15是表示字线开关WLSW的构成例的示意性俯视图。另外，图15例如与图14的以B所示的部分对应。图16是表示字线开关WLSW及存储器块BLK的位置关系的示意图。另外，在图15及图16中，为了说明字线开关WLSW与存储器块BLK的对应关系，而表示出表示存储器块BLK的边界的虚线。

图15表示出具有共通的源极区域的2个字线开关WLSW(晶体管)。以下，将这种2个字线开关WLSW(晶体管)称为“晶体管组TG3”。

如图15所示，晶体管组TG3具备沿Y方向延伸的半导体区域(扩散区域)203。半导体区域203在Y方向上排列，且在X方向上排列。在半导体区域203的周围形成着绝缘区域STI。另外，在半导体区域203的Y方向的两端部，分别设置着作为字线开关WLSW的漏极端子发挥功能的通孔接触电极CS2。另外，在所述通孔接触电极CS2之间，设置着作为2个字线开关WLSW的共通的源极端子发挥功能的通孔接触电极CS1。另外，在作为漏极端子发挥功能的通孔接触电极CS2、与作为源极端子发挥功能的通孔接触电极CS1之间，分别设置着栅极绝缘膜205(参考图17)及栅极电极206。

如图15所示，在沿Y方向排列的一对半导体区域203中，距离一个半导体区域203的Y方向负侧的端部及另一个半导体区域203的Y方向正侧的端部等距离的中间线的位置，从Z方向观察时与块间绝缘层ST(图7、图9)的位置一致。另外，半导体区域203的Y方向上的中心线的位置从Z方向观察时与块间绝缘层ST(图7、图9)的位置一致。沿Y方向排列的块间绝缘层ST的间隔是字线开关WLSW的Y方向上的间距(图15的Y间距(Ypitch))。也就是说，在本实施方式中，字线开关WLSW的Y方向上的间距与存储器块BLK的Y方向上的间距相同。有将字线开关WLSW及存储器块BLK的Y方向上的间距相同的情况表记为1Tr/1BLK的情况。

另外，图15表示出字线开关WLSW的构造，但是选择栅极线开关SGSW的构造也可设为与字线开关WLSW的构造相同。

图16的存储器块BLK(1)中的各层的导电层110经由连接区域R_HU(N1)的多个通孔接触电极CC(图1)、贴合电极P_I1、P_I2及配线层D0～D4，与X方向负侧的行控制电路区域R_RC中的字线开关WLSW(1L)、WLSW(2L)的通孔接触电极CS2电连接。

存储器块BLK(2)中的各层的导电层110经由连接区域R_HU(P2)的多个通孔接触电极CC(图1)、贴合电极P_I1、P_I2及配线层D0～D4，与X方向正侧的行控制电路区域R_RC中的字线开关WLSW(1R)、WLSW(2R)的通孔接触电极CS2电连接。

存储器块BLK(3)中的各层的导电层110经由连接区域R_HU(P3)的多个通孔接触电极CC(图1)、贴合电极P_I1、P_I2及配线层D0～D4，与X方向正侧的行控制电路区域R_RC中的字线开关WLSW(3R)、WLSW(4R)的通孔接触电极CS2电连接。

存储器块BLK(4)中的各层的导电层110经由连接区域R_HU(N4)的多个通孔接触电极CC(图1)、贴合电极P_I1、P_I2及配线层D0～D4，与X方向负侧的行控制电路区域R_RC中的字线开关WLSW(3L)、WLSW(4L)的通孔接触电极CS2电连接。

关于存储器块BLK(5)～BLK(6)中的各层的导电层110与多个字线开关WLSW的连接，也与存储器块BLK(1)～BLK(4)中的各层的导电层110与多个字线开关WLSW的连接同样。这样，设置在一对存储器块BLK的宽度的一对字线开关WLSW连接在相同的存储器块BLK的导电层110(字线WL)。另外，关于选择栅极线SG与选择栅极线开关SGSW的连接也同样。

[导电层10与字线开关WLSW及选择栅极线开关SGSW之间的路径]

图17是表示字线开关WLSW、连接部及通孔接触电极的构造的示意性剖视图。另外，图17是沿图15所示的C-C’线切断，且沿箭头方向观察时的图。图18是表示导电层110与字线开关WLSW及选择栅极线开关SGSW之间的路径的示意性剖视图。

如图17所示，在半导体衬底200形成着构成2个字线开关WLSW的半导体区域203。在半导体区域203的上表面，设置着沿X方向延伸的2个电极gc。电极gc具备设置在半导体区域203的上表面的栅极绝缘层204、设置在栅极绝缘层204的上表面的栅极电极206、及设置在栅极绝缘层204及栅极电极206的Y方向的两侧面的栅极绝缘膜205。

栅极绝缘层204例如可包含氧化硅(SiO₂)及氮化硅(SiN)中的至少一个，也可包含氧化铝(AlO)、氧化铪(HfO)或其它绝缘性金属氧化膜。栅极电极206例如可包含含有N型或P型杂质的多晶硅(Si)、钨(W)等金属、硅化镍(NiSi)、硅化镍铂(NiPtSi)、及硅化钴(CoSi)、硅化钨(WSi)等硅化物、或将它们中的2种以上组合的积层膜等。栅极绝缘膜205例如可包含氧化硅(SiO₂)及氮化硅(SiN)中的至少一个。

半导体区域203的源极区域R_SO是2个电极gc之间的区域。半导体区域203的漏极区域R_DR是Y方向正侧的电极gc与Y方向正侧的绝缘区域STI之间的区域、及Y方向负侧的电极gc与Y方向负侧的绝缘区域STI之间的区域。

通孔接触电极C41、C31、C21、C11、CS1及连接部d31、d21、d11、d01是用来将配线CGI与半导体区域203的源极区域R_SO连接的通孔接触电极及连接部。连接配线CGI用的通孔接触电极C41、C31、C21、C11、CS1及连接部d31、d21、d11、d01从Z方向观察时，设置在与横跨沿X方向排列的多个源极区域R_SO的区域重叠的第1区域R_CGI。

如图17所示，在配线层D4中，配线CGI沿Y方向延伸。通孔接触电极C41在上端与配线CGI连接，在下端与配线层D3的连接部d31连接。图17中，由于配线CGI及通孔接触电极C41在X方向上的位置与连接部d31或通孔接触电极C31等错开，所以用虚线表示配线CGI及通孔接触电极C41。通孔接触电极C31在上端与连接部d31连接，在下端与配线层D2的连接部d21连接。通孔接触电极C21在上端与连接部d21连接，在下端与配线层D1的连接部d11连接。通孔接触电极C11在上端与连接部d11连接，在下端与配线层D0的连接部d01连接。通孔接触电极CS1在上端与连接部d01连接，在下端与半导体区域203的源极区域R_SO连接。

这样，通孔接触电极C41、C31、C21、C11、CS1及连接部d31、d21、d11、d01从配线CGI朝正下方或大致正下方连接到半导体区域203的源极区域R_SO。

通孔接触电极C42、C32、C22、C12(C12b)、CS2及连接部d42、d32、d22、d12(d12b)、d02(d02b)是用来将贴合电极P_I2与半导体区域203的漏极区域R_DR连接的通孔接触电极及连接部。连接贴合电极P_I2用的通孔接触电极C42、C32、C22、C12及连接部d42、d32、d22、d12、d02设置在从Z方向观察时与半导体区域203的源极区域R_SO重叠的第1区域R_CGI附近的一对第2区域R_WLHU1。第2区域R_WLHU1是在Y方向的两侧与第1区域R_CGI接近的区域。另外，在图17的示例中，未设置通孔接触电极C12。在后述图18等中表示出通孔接触电极C12。连接贴合电极P_I2用的通孔接触电极C12b、CS2及连接部d12b、d02b设置在从Z方向观察时与半导体区域203的一对漏极区域R_DR重叠的第3区域R_WLHU2。

如图17所示，芯片贴合电极层DB的贴合电极P_I2连接在配线层D4的连接部d42。在图17中，贴合电极P_I2的X方向的位置与连接部d42等一致，但是X方向的位置也可错开。通孔接触电极C42在上端与连接部d42连接，在下端与配线层D3的连接部d32连接。通孔接触电极C32在上端与连接部d32连接，在下端与配线层D2的连接部d22连接。通孔接触电极C22在上端与连接部d22连接，在下端与配线层D1的连接部d12连接。配线层D1的连接部d12及连接部d12b在图17中以未图示的配线(后述图26的连接配线W1)连接。通孔接触电极C12b在上端与连接部d12b连接，在下端与配线层D0的连接部d02b连接。通孔接触电极CS2在上端与连接部d02b连接，在下端与半导体区域203的漏极区域R_DR连接。

图17中，配线层D1的连接部d12及连接部d12b以连接配线(后述图26的连接配线W1)连接。所述情况下，不设置通孔接触电极C12。配线层D0的连接部d02是未与配线层D1的连接部d12电连接的虚拟连接部(配线)。也就是说，连接部d02电绝缘，且为浮动。基于光刻的观点，将虚拟连接部d02形成于配线层D0。另外，为了减少因灰尘影响引起的与相邻配线的短路风险，连接部d02不与连接部d12连接。但是，有配线层D0的连接部d02及连接部d02b以连接配线(后述图27的连接配线W0)连接的情况。所述情况下，设置通孔接触电极C12，而不设置通孔接触电极C12b。所述情况下，配线层D1的连接部d12b也是未与配线层D0的连接部d02b电连接的虚拟连接部(配线)。也就是说，所述情况下，连接部d12b电绝缘，且为浮动。

这样，使用设置在第2区域R_WLHU1的通孔接触电极及连接部、与设置在第3区域R_WLHU2的通孔接触电极及连接部，将贴合电极P_I2与半导体区域203的漏极区域R_DR连接。所述情况下，第2区域R_WLHU1的连接部d12与第3区域R_WLHU2的连接部d12b以配线层D1的连接配线(后述图26的连接配线W1)连接，或者，第2区域R_WLHU1的连接部d02与第3区域R_WLHU2的连接部d02b以配线层D0的连接配线(后述图27的连接配线W0)连接。

另外，图17中，配线层D4的连接部d42与图7及图8的连接部d4对应。配线层D3的连接部d31、d32与图7及图8的连接部d3对应。配线层D2的连接部d21、d22与图7及图8的连接部d2对应。配线层D1的连接部d11、d12(d12b)与图7及图8的连接部d1对应。配线层D0的连接部d01、d02(d02b)与图7及图8的连接部d0对应。

如图18所示，芯片C_M的存储单元阵列层L_MCA中的字线WL及选择栅极线SG(SGD、SGS)经由通孔接触电极CC、贴合电极P_I1、P_I2、配线层D4的连接部d42、通孔接触电极C42、配线层D3的连接部d32、通孔接触电极C32、配线层D2的连接部d22、通孔接触电极C22、配线层D1的连接部d12、通孔接触电极C12、及配线层D0的连接部d02，与作为字线开关WLSW及选择栅极线开关SGSW的漏极端子发挥功能的通孔接触电极CS2电连接。另外，图18省略通孔接触电极层CH。在图18中，将从如上所述的字线WL及选择栅极线SG到字线开关WLSW及选择栅极线开关SGSW的路径记为路径RT。

如图18所示，存储单元阵列层L_MCA中的最上层的源极侧选择栅极线SGS经由路径RT1，连接于行控制电路区域R_RC中的X方向负侧的端部的选择栅极线开关SGSW(将所述选择栅极线开关SGSW设为SGSW(1))。源极侧选择栅极线SGS的下方的字线WL(2)经由路径RT2，连接于比选择栅极线开关SGSW(1)靠X方向正侧的字线开关WLSW(将所述字线开关WLSW设为WLSW(2))。字线WL(2)的下方的字线WL(3)经由路径RT3，连接于比字线开关WLSW(2)靠X方向正侧的字线开关WLSW(将所述字线开关WLSW设为WLSW(3))。

在所述路径RT1、RT2、RT3中，虽然未在图18中图示，但是配线层D0的连接部d02及连接部d02b以连接配线(后述图27的连接配线W0)连接，连接部d02b连接于通孔接触电极CS2。

字线WL(3)的下方的字线WL(4)经由路径RT4，连接于比字线开关WLSW(3)靠X方向正侧的字线开关WLSW(将所述字线开关WLSW设为WLSW(4))。

在所述路径RT4中，虽然未在图18中图示，但是配线层D1的连接部d12及连接部d12b以连接配线(后述图26的连接配线W1)连接，连接部d12b经由通孔接触电极C12b连接于连接部d02b，连接部d02b连接于通孔接触电极CS2。

字线WL(4)的下方的字线WL(5)经由路径RT5，连接于比字线开关WLSW(4)靠X方向正侧的字线开关WLSW(将所述字线开关WLSW设为WLSW(5))。

在所述路径RT5中，虽然未在图18中图示，但是配线层D2的连接部d22、与比所述连接部d22靠X方向正侧的位置的连接部d22以连接配线(后述图25的连接配线W2)连接。而且，连接部d22经由通孔接触电极C22连接于连接部d12，连接部d12及连接部d12b以连接配线(后述图26的连接配线W1)连接，连接部d12b经由通孔接触电极C12b连接于连接部d02b，连接部d02b连接于通孔接触电极CS2。

字线WL(5)的下方的漏极侧选择栅极线SGD经由路径RT6，连接于比字线开关WLSW(5)靠X方向正侧的选择栅极线开关SGSW(6)。

在所述路径RT6中，虽然未在图18中图示，但是配线层D3的连接部d32、与比所述连接部d32靠X方向正侧的位置的连接部d32以连接配线(后述图23的连接配线W3)连接。而且，连接部d32经由通孔接触电极C32连接于连接部d22，连接部d22经由通孔接触电极C22连接于连接部d12，连接部d12经由通孔接触电极C12连接于连接部d02。连接部d02及连接部d02b以连接配线(后述图27的连接配线W0)连接，连接部d02b连接于通孔接触电极CS2。

如图18所示，多个连接部d42、d32、d22、d12、d02各自不论是否与通孔接触电极及配线连接，都在X方向及Y方向上隔开而形成。未与通孔接触电极及配线连接的连接部d42、d32、d22、d12、d02是未构成电连接路径的虚拟连接部。另外，虽然在图18中未图示，但是多个连接部d12b、d02b各自不论是否与通孔接触电极及配线连接，都在X方向及Y方向上隔开而形成。未与通孔接触电极及配线连接的连接部d12b、d02b是未构成电连接路径的虚拟连接部。但是，也可不形成虚拟连接部。

另外，经由通孔接触电极CC连接于字线WL及选择栅极线SG的多个贴合电极P_I1、P_I2设置在连接区域R_HU。所述多个贴合电极P_I1、P_I2的数量根据字线WL及选择栅极线SG的根数而决定。也可设置多个贴合电极P_I1、P_I2中，不与字线WL及选择栅极线SG连接的虚拟贴合电极P_I1、P_I2。

另外，图18中，选择栅极线开关SGSW(1)、字线开关WLSW(2)、(3)、(4)、(5)、及选择栅极线开关SGSW(6)依序配置在X方向正侧。然而，这种选择栅极线开关SGSW(1)、(6)及字线开关WLSW(2)、(3)、(4)、(5)的配置是一例，不限定于图18所示的配置。

另外，在图18的路径RT1～RT6中，相较于X方向负侧的路径(例如路径RT1、RT2)，X方向正侧的路径(例如RT5、RT6)使用上方的配线层的连接配线将连接部彼此电连接。然而，这种路径RT1～RT6是一例，不限定于图18所示的路径。

例如，在所述路径RT5中，配线层D2的连接部d22、与比所述连接部d22靠X方向正侧的位置的连接部d22以连接配线(后述图25的连接配线W2)连接。而且，连接部d22经由通孔接触电极C22连接于配线层D1的连接部d12，连接部d12经由通孔接触电极C12连接于配线层D0的连接部d02。而且，连接部d02及连接部d02b可以连接配线(后述图27的连接配线W0)连接，连接部d02b可连接于通孔接触电极CS2。

另外，例如，在所述路径RT6中，配线层D2的连接部d22、与比所述连接部d22靠X方向正侧的位置的连接部d22以连接配线(后述图25的连接配线W2)连接。而且，连接部d22经由通孔接触电极C22连接于连接部d12，连接部d12经由通孔接触电极C12连接于连接部d02。连接部d02及连接部d02b可以连接配线(后述图27的连接配线W0)连接，连接部d02b可连接于通孔接触电极CS2。

另外，例如，在所述路径RT6中，配线层D2的连接部d22经由通孔接触电极C22连接于连接部d12，连接部d12及连接部d12b以连接配线(后述图26的连接配线W1)连接，连接部d12b经由通孔接触电极C12连接于连接部d02b。连接部d02b也可连接于通孔接触电极CS2。

[芯片贴合电极层DB的贴合电极P_I2的位置]

图19是表示连接区域R_HU中的贴合电极P_I2的位置的示意性俯视图。另外，在图19中，以虚线表示出半导体区域203及栅极电极206。另外，在图19中，将字线开关WLSW的X方向上的间距表记为X间距(Xpitch)，将字线开关WLSW的Y方向上的间距表记为Y间距。另外，图19表示出区域MP’中的X方向负侧的行控制电路区域R_RC(与图15的D所示的区域对应的上方的区域)。

如图19所示，多个贴合电极P_I2在X方向上以等间隔或规定间隔排列。沿X方向排列的多个贴合电极P_I2的行在1个字线开关WLSW的Y方向的每个宽度(Y间距)排列着2行。另外，在1个字线开关WLSW的X方向及Y方向的每个区域(X间距、Y间距)中，设置着3个贴合电极P_I2。

[配线层D4的配线CGI及连接部d42的位置]

图20是表示设置在配线层D4的配线CGI及连接部d42的位置的示意性俯视图。另外，在图20中，以虚线表示出半导体区域203及栅极电极206。另外，在图20中，以虚线表示出图19所示的贴合电极P_I2的位置。另外，在图20中，将字线开关WLSW的X方向上的间距表记为X间距，将字线开关WLSW的Y方向上的间距表记为Y间距。另外，图20表示出区域MP’中的X方向负侧的行控制电路区域R_RC(与图15的D所示的区域对应的上方的区域)。

如图20所示，在1个字线开关WLSW的X方向的每个宽度(X间距)，排列着沿Y方向延伸的2根配线CGI。将2根配线CGI中X方向负侧的配线设为配线CGI(1)，将X方向正侧的配线设为配线CGI(2)。在2根配线CGI(1)、CGI(2)之间，设置着沿Y方向延伸的2个连接部d42。2个连接部d42中的一个从Z方向观察时与源极区域R_SO的上方(Y方向正侧)的贴合电极P_I2重叠，另一个从Z方向观察时与漏极区域R_DR的上方(Y方向负侧)的贴合电极P_I2重叠。另外，在设置在相邻的2个字线开关WLSW的区域中的一个区域的配线CGI(2)、与设置于另一个区域的配线CGI(1)之间，设置着沿Y方向延伸的1个连接部d42。所述连接部d42从Z方向观察时与栅极电极206的Y方向正侧或栅极电极206的Y方向负侧的贴合电极P_I2重叠。

这样，在1个字线开关WLSW的每个区域，设置着3个连接部d42。如上所述，3个连接部d42分别与3个贴合电极P_I2连接。

[配线层D3的连接部d31、d32的位置、及配线层D3中的配线图案]

图21是表示设置在配线层D3的连接部d31、d32的位置的示意性俯视图。图22是表示设置在配线层D3的屏蔽配线s3及通过配线区域R_TW3的位置的示意性俯视图。图23是表示配线层D3中的配线图案的一例的示意性俯视图。另外，在图21中，以虚线表示出半导体区域203及栅极电极206。另外，在图21中，将字线开关WLSW的X方向上的间距表记为X间距，将字线开关WLSW的Y方向上的间距表记为Y间距。另外，图21～图23表示出区域MP’中的X方向负侧的行控制电路区域R_RC(图21及图22是与图15的以D所示的区域对应的上方的区域)。

如图21所示，在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的1个连接部d31。也就是说，连接部d31按照每个X间距等间隔或以规定间隔排列。连接部d31设置在与半导体区域203的源极区域R_SO重叠的第1区域R_CGI。连接部d31经由通孔接触电极C41连接于配线CGI。

另外，在1个字线开关WLSW的X方向上的每个间距X间距中，设置着沿X方向延伸的3个连接部d32。也就是说，连接部d32按照每个X间距等间隔或以规定间隔各排列着3个。连接部d32设置于在Y方向的两侧与第1区域R_CGI并排的第2区域R_WLHU1。3个连接部d32分别经由通孔接触电极C42连接于连接部d42。

如图22所示，在Y方向的正侧及负侧隔开配置的一对字线开关WLSW中，在一个字线开关WLSW侧的多个连接部d32的列、与另一个字线开关WLSW侧的连接部d32的列之间，沿X方向延伸的一对屏蔽配线s3设置于配线层D3。一对屏蔽配线s3(至少一对连接部d32)之间的区域是配线层D3的通过配线区域R_TW3。另外，屏蔽配线s3与多个连接部d32的列之间的区域是配线层D3的配线区域R_W3。

在通过配线区域R_TW3中，如图23所示，设置着多根通过配线TW3。通过配线TW3与参考图14所说明的通过配线TW对应。多根通过配线TW3沿X方向延伸，且在Y方向上排列。另外，在配线区域R_W3设置着多根连接配线W3。多根连接配线W3沿X方向延伸，且在Y方向上排列。连接配线W3将一个连接部d32、及X方向的位置与所述连接部d32不同的其它连接部d32连接。在图23的示例中，连接配线W3将一个连接部d32、与比所述连接部d32靠X方向正侧的位置的其他连接部d32连接。

连接着连接配线W3的一个连接部d32经由通孔接触电极C42与配线层D4的连接部d42连接，但是不与通孔接触电极C32连接。连接着连接配线W3的其它连接部d32经由通孔接触电极C32与配线层D2的连接部d22连接，但是不与通孔接触电极C42连接。未连接连接配线W3的连接部d32经由通孔接触电极C42、C32与配线层D4、D2的连接部d42、d22连接。另外，还设置着不与连接配线W3及通孔接触电极C42、C32中的任一个连接的虚拟连接部d32。虚拟连接部d32电绝缘，且为浮动。

在配线区域R_W3中，期望在光刻等曝光时，以大致恒定的间距形成连接配线W3。另外，在形成多个配线层时进行CMP(Chemical Mechanical Polishing：化学机械抛光)，但是优选为在进行CMP时配线层D3的配置密度较为均匀。因此，如图23所示，在配线区域R_W3中，为了大致恒定地配置连接配线W3，而设置着不与任何连接部d32连接的虚拟配线，作为连接配线W3。

另外，在通过配线区域R_TW3中，也优选为以大致恒定的间距形成通过配线TW3。因此，在通过配线区域R_TW3中，也可设置虚拟的通过配线。

另外，在图21～图23的示例中，设置着配线区域R_W3，但是也可能有不设置配线区域R_W3的情况。所述情况下，能将通过配线区域R_TW3扩大消除配线区域R_W3的部分。

屏蔽配线s3是用来屏蔽连接配线W3与通过配线TW3的配线。在读出动作、写入动作、抹除动作等时，对连接配线W3施加读出通路电压V_READ或写入电压V_PGM、抹除电压V_ERA等高电压，相对于此，对通过配线TW3的多根配线施加从接地电压V_SS到电源电压V_CC左右的相对较低的电压。与被施加高电压的配线相邻的配线的电压容易因电容耦合而意外上升。为了抑制通过配线TW3的电压变动，屏蔽配线s3设置在配线区域R_W3与通过配线区域R_TW3之间，将连接配线W3与通过配线TW3屏蔽。例如，对屏蔽配线s3施加接地电压V_SS。但是，也可对屏蔽配线s3施加由电压产生电路VG产生的电压V_DD。所述情况下，电压V_DD也可作为指定配线的电源电压使用。

在配线层D3中，有对连接部d31、连接部d32及连接配线W3施加高电压的情况。假设如果将连接部d31、连接部d32及连接配线W3设置在各种部位，那么需在所述每个部位，将连接部d31、连接部d32及连接配线W3屏蔽。本实施方式中，连接部d31、连接部d32及连接配线W3分别设置在沿Y方向排列的第1区域R_CGI、第2区域R_WLHU1、配线区域R_W3，且所述第1区域R_CGI、第2区域R_WLHU1及配线区域R_W3设置在1个字线开关WLSW的Y方向的两端部。另外，在一个第1区域R_CGI、第2区域R_WLHU1、配线区域R_W3与另一个第1区域R_CGI、第2区域R_WLHU1、配线区域R_W3之间设置着通过配线区域R_TW3，且在配线区域R_W3与通过配线区域R_TW3之间设置着屏蔽配线s3。根据这种构成，能屏蔽被施加高电压的连接部d31、d32及连接配线W3、及被施加各种电压的通过配线TW3，且能抑制屏蔽配线s3的根数增加，确保较大的通过配线区域R_TW3。

[配线层D2的连接部d21、d22的位置、及配线层D2中的配线图案]

图24是表示设置在配线层D2的屏蔽配线s2及通过配线区域R_TW2的位置的示意性俯视图。图25是表示配线层D2中的配线图案的一例的示意性俯视图。另外，在图24中，将字线开关WLSW的X方向上的间距表记为X间距，将字线开关WLSW的Y方向上的间距表记为Y间距。另外，图24及图25表示出区域MP’中的X方向负侧的行控制电路区域R_RC(图24是与图15的以D所示的区域对应的上方的区域)。

如图24所示，在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的1个连接部d21。也就是说，连接部d21在每个X间距等间隔或以规定间隔排列。连接部d21设置在第1区域R_CGI，且从Z方向观察时与连接部d31重叠的位置。连接部d21经由通孔接触电极C31连接于连接部d31，且经由通孔接触电极C21连接于连接部d11。

另外，在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的3个连接部d22。也就是说，连接部d22在每个X间距等间隔或以规定间隔各排列着3个。连接部d22设置在第2区域R_WLHU1，且从Z方向观察时与连接部d32重叠的位置。3个连接部d22分别经由通孔接触电极C32连接于连接部d32，且经由通孔接触电极C22连接于连接部d12。但是，连接部d22有不经由通孔接触电极C22连接于连接部d12，而以连接配线(图25的连接配线W2)与不同的X方向的位置的连接部d22连接的情况。

如图24所示，在沿Y方向排列的一对字线开关WLSW中的一个字线开关WLSW侧的多个连接部d22的行、与另一个字线开关WLSW侧的多个连接部d22的行之间，沿X方向延伸的一对屏蔽配线s2设置于配线层D2。一对屏蔽配线s2(至少连接部d22)之间的区域是配线层D2的通过配线区域R_TW2。另外，屏蔽配线s2与多个连接部d22的行之间的区域是配线层D2的配线区域R_W2。

在图22及图24的示例中，通过配线区域R_TW2比通过配线区域R_TW3窄，配线区域R_W2比配线区域R_W3宽。但是，能适当调整通过配线区域及配线区域的大小。

在通过配线区域R_TW2中，如图25所示，设置着多根通过配线TW2。多根通过配线TW2沿X方向延伸，且在Y方向上排列。通过配线TW2与参考图14所说明的通过配线TW对应。另外，在配线区域R_W2设置着多根连接配线W2。多根连接配线W2沿X方向延伸，且在Y方向上排列。连接配线W2将一个连接部d22、与X方向的位置与所述连接部d22不同的其它连接部d22连接。在图25的示例中，连接配线W2将一个连接部d22、与比所述连接部d22靠X方向正侧的位置的其它连接部d22连接。

连接着连接配线W2的一个连接部d22经由通孔接触电极C32与配线层D3的连接部d32连接，但是不与通孔接触电极C22连接。连接着连接配线W2的其它连接部d22经由通孔接触电极C22与配线层D1的连接部d12连接，但是不与通孔接触电极C32连接。未连接连接配线W2的连接部d22经由通孔接触电极C32、C22与配线层D3、D1的连接部d32、d12连接。另外，还设置着不与连接配线W2及通孔接触电极C32、C22中的任一个连接的虚拟连接部d22。虚拟连接部d22电绝缘，且为浮动。

在配线区域R_W2中，与配线区域R_W3同样，为了以大致恒定的间距形成连接配线W2，而设置着不与任何连接部d22连接的虚拟配线，作为连接配线W2。

另外，在通过配线区域R_TW2中，也优选为以大致恒定的间距形成通过配线TW2。因此，在通过配线区域R_TW2中，也可设置虚拟通过配线。

另外，在图24及图25的示例中，设置着配线区域R_W2，但是也可能会有不设置配线区域R_W2的情况。所述情况下，能将通过配线区域R_TW2扩大消除配线区域R_W2的部分。

屏蔽配线s2是用来屏蔽连接配线W2与通过配线TW2的配线。屏蔽配线s2例如被施加接地电压V_SS。但是，也可对屏蔽配线s2施加由电压生成电路VG产生的电压V_DD。所述情况下，电压V_DD也可作为指定配线的电源电压使用。

本实施方式中，连接部d21、连接部d22及连接配线W2分别设置在沿Y方向排列的第1区域R_CGI、第2区域R_WLHU1及配线区域R_W2，且所述第1区域R_CGI、第2区域R_WLHU1及配线区域R_W2设置在1个字线开关WLSW的Y方向的两端部。另外，在一个第1区域R_CGI、第2区域R_WLHU1、配线区域R_W2与另一个第1区域R_CGI、第2区域R_WLHU1、配线区域R_W2之间设置着通过配线区域R_TW2，且在配线区域R_W2与通过配线区域R_TW2之间设置着屏蔽配线s2。根据这种构成，能屏蔽被施加高电压的连接部d21、d22及连接配线W2、与被施加各种电压的通过配线TW2，且能抑制屏蔽配线s2的根数增加，确保较宽的通过配线区域R_TW2。

[配线层D1的连接部d11、d12、d12b的位置、及配线层D1中的配线图案]

图26是表示配线层D1中的配线图案的一例的示意性俯视图。另外，图26表示出区域MP’中的X方向负侧的行控制电路区域R_RC。

在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的1个连接部d11。也就是说，连接部d11在每个X间距等间隔或以规定间隔排列。连接部d11设置在第1区域R_CGI，且从Z方向观察时与连接部d21重叠的位置(图17)。连接部d11经由通孔接触电极C21连接于连接部d21，且经由通孔接触电极C11连接于连接部d01(图17)。

另外，在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的3个连接部d12。也就是说，连接部d12在每个X间距等间隔或以规定间隔各排列着3个。连接部d12设置在第2区域R_WLHU1，且从Z方向观察时与连接部d22重叠的位置(图17)。3个连接部d12分别经由通孔接触电极C22连接于连接部d22，且经由通孔接触电极C12连接于连接部d02(图17)。

另外，在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的1个连接部d12b。也就是说，连接部d12b在每个X间距等间隔或以规定间隔各排列着1个。如图26所示，连接部d12b设置在第3区域R_WLHU2。但是，在第3区域R_WLHU2中，存在未设置连接部d12b的区域。连接部d12b经由通孔接触电极C12b连接于连接部d02b(图17)。

如图26所示，在沿Y方向排列的一对字线开关WLSW中的一个字线开关WLSW侧的多个连接部d12的行、与另一个字线开关WLSW侧的多个连接部d12的行之间设置着配线层D1的配线区域R_W1。这样，在配线层D1中未设置屏蔽配线及通过配线区域。但是，也可在配线层D1中设置屏蔽配线及通过配线区域。

在配线区域R_W1设置着多根连接配线W1。多根连接配线W1沿X方向延伸，且在Y方向上排列。连接配线W1将连接部d12、与X方向的位置与所述连接部d12不同的连接部d12b连接。在图26的示例中，连接配线W1将连接部d12、与比所述连接部d12靠X方向正侧的位置的连接部d12b连接。如图26所示，在配线区域R_W1中的一部分区域中，连接配线W1沿X方向延伸，且每隔规定间隔弯折为曲柄形状。另外，在配线区域R_W1中的另一部分区域中，不折弯而沿X方向直线状延伸。

连接着连接配线W1的连接部d12经由通孔接触电极C22与配线层D2的连接部d22连接，但是不与通孔接触电极C12连接。连接着连接配线W1的连接部d12b经由通孔接触电极C12b与配线层D0的连接部d02b连接。未连接连接配线W1的连接部d12经由通孔接触电极C22、C12与配线层D2、D0的连接部d22、d02连接。另外，还设置着不与连接配线W1及通孔接触电极C22、C12中的任一个连接的虚拟连接部d12。虚拟连接部d12电绝缘，且为浮动。

在配线区域R_W1中，与配线区域R_W3及配线区域R_W2同样，为了以大致恒定的间距形成连接配线W1，而设置着不与任何连接部d12、d12b连接的虚拟配线，作为连接配线W1。

[配线层D0的连接部d01、d02、d02b的位置、及配线层D0中的配线图案]

图27是表示配线层D0中的配线图案的一例的示意性俯视图。另外，图27表示出区域MP’中的X方向负侧的行控制电路区域R_RC。

在1个字线开关WLSW的X方向上的每个间距X间距中，设置着沿X方向延伸的1个连接部d01。也就是说，连接部d01在每个X间距等间隔或以规定间隔排列。连接部d01设置在第1区域R_CGI，且从Z方向观察时与连接部d11重叠的位置(图17)。连接部d01经由通孔接触电极C11连接于连接部d11，且经由通孔接触电极CS1连接于半导体区域203的源极区域R_SO(图17)。

另外，在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的3个连接部d02。也就是说，连接部d02在每个X间距等间隔或以规定间隔各排列着3个。连接部d02设置在第2区域R_WLHU1，且从Z方向观察时与连接部d12重叠的位置(图17)。3个连接部d02分别经由通孔接触电极C12连接于连接部d12。

另外，在1个字线开关WLSW的X方向上的每个间距X间距，设置着沿X方向延伸的1个连接部d02b。也就是说，连接部d02b在每个X间距等间隔或以规定间隔各排列着1个。连接部d02b经由通孔接触电极CS2连接于半导体区域203的漏极区域R_DR。如图27所示，连接部d02b设置在第3区域R_WLHU2。

如图27所示，在沿Y方向排列的一对字线开关WLSW中的一个字线开关WLSW侧的多个连接部d02的行、与另一个字线开关WLSW侧的多个连接部d02的行之间设置着配线层D0的配线区域R_W0。这样，在配线层D0中未设置屏蔽配线及通过配线区域。

在配线区域R_W0设置着多根连接配线W0。多根连接配线W0沿X方向延伸，且在Y方向上排列。连接配线W0将连接部d02、与X方向的位置与所述连接部d02不同的连接部d02b连接。在图27的示例中，连接配线W0将连接部d02、与比所述连接部d02靠X方向正侧的位置的连接部d02b连接。如图27所示，在配线区域R_W0中的一部分区域中，连接配线W0沿X方向延伸，且每隔规定间隔弯折为曲柄形状。另外，在配线区域R_W0中的其它部分区域，不折弯而沿X方向直线状延伸。

连接着连接配线W0的连接部d02经由通孔接触电极C12与配线层D1的连接部d12连接。连接着连接配线W0的连接部d02b经由通孔接触电极CS2与漏极区域R_DR连接。另外，还设置着不与连接配线W0及通孔接触电极C12中的任一个连接的虚拟连接部d02。虚拟连接部d02电绝缘，且为浮动。

配线区域R_W0中，与配线区域R_W3～配线区域R_W1同样，为了不形成未设置连接配线W0的空间，设置着不与任何连接部d02、d02b连接的虚拟配线，作为连接配线W0。

在图19～图27中，已对配线CGI与字线开关WLSW的连接、及字线WL与字线开关WLSW的连接进行说明。然而，关于配线CGI与选择栅极线开关SGSW的连接、及选择栅极线SG与选择栅极线开关SGSW的连接，也以同样的构成实现。

在图23、图25、图26及图27中，连接配线W3、W2、W1、W0将连接部、与位于比所述连接部靠X方向正侧的连接部连接。然而，连接配线W3、W2、W1、W0有将连接部、与位于比所述连接部靠X方向负侧的连接部连接的情况。

[配线宽度]

图28是表示连接部d02及连接配线W0的宽度的示意性俯视图。如图28所示，连接部d02的Y方向的宽度为“w₁”，连接配线W0的宽度为“w₂”。宽度w₂小于宽度w₁。例如，宽度w₂为宽度w₁的一半以下。但是，能适当调整宽度w₁及宽度w₂。另外，图28所示的连接部d02及连接配线W0的Y方向的宽度的关系，对于配线层D1的连接部d12及连接配线W1的Y方向的宽度的关系、及配线层D2的连接部d22及连接配线W2的Y方向的宽度的关系也同样。

连接部d01的Y方向的宽度可与图28的连接部d02的宽度w₁相同，也可不同。另外，连接部d11、d12、d21、d22、d31、d32、d42的Y方向的宽度可与连接部d02的宽度w₁相同，也可不同。连接部d11、d21、d31的Y方向的宽度可分别与连接部d12、d22、d32的Y方向的宽度相同，也可不同。另外，在图23的示例中，连接配线W3的Y方向的宽度大于连接配线W0、W1、W2的宽度，但是连接配线W1、W2、W3的Y方向的宽度可与连接配线W0的宽度w2相同，也可不同。能适当调整所述连接部及配线的Y方向的宽度。一般而言，配线的Y方向的宽度小于连接部的宽度。

参考图22及图23所说明的屏蔽配线s3的Y方向的宽度与通过配线TW3的Y方向的宽度的比例如可为1：0.6～6左右。也就是说，通过配线TW3的宽度可小于屏蔽配线s3的宽度，也可大于屏蔽配线s3的宽度。参考图24及图25所说明的屏蔽配线s2的Y方向的宽度与通过配线TW2的Y方向的宽度的比例如可为1：0.8～10。也就是说，通过配线TW2的Y方向的宽度可小于屏蔽配线s2的Y方向的宽度，也可大于屏蔽配线s2的Y方向的宽度。另外，屏蔽配线s2、s3可为相同宽度，也可为不同宽度。

在图23、图25、图26及图27中，配线区域R_W3、R_W2、R_W1、R_W0的连接配线W3、W2、W1、W0的Y方向的宽度及Y方向的间距、以及通过配线TW3、TW2的Y方向的宽度及Y方向的间距分别表示为相同或大致相同的宽度及间距。然而，配线区域R_W3、R_W2、R_W1、R_W0的连接配线W3、W2、W1、W0的Y方向的宽度也可小于通过配线TW3、TW2的Y方向的宽度。另外，配线区域R_W3、R_W2、R_W1、R_W0的连接配线W3、W2、W1、W0的Y方向的间距也可小于通过配线TW3、TW2的间距。但是，所述连接配线W3～W0及通过配线TW3、TW2的Y方向的宽度为一例，能适当进行调整。例如，配线区域R_W2、R_W1、R_W0的连接配线W2、W1、W0的Y方向的宽度或间距可小于通过配线TW3、TW2的Y方向的宽度或间距。另外，配线区域R_W3的连接配线W3的Y方向的宽度或间距可小于或大于通过配线TW3的宽度或间距。

如图29所示，例如，在Y方向上距离连接部d32规定距离的区域R_W31中，连接配线W3的Y方向的宽度为“w₃₁”。在Y方向上距离连接部d32规定距离以上的区域R_W32中，连接配线W3的Y方向的宽度为“w₃₂”。Y方向的宽度w₃₂大于Y方向的宽度w₃₁。由此，能避免配线的Y方向的宽度在连接配线W3与通过配线TW3的边界部分急剧变化。

另外，如图30所示，例如，将Y方向上距离连接部d22规定距离的区域设为区域R_W21，将Y方向上距离连接部d22规定距离以上的区域设为区域R_W22。区域R_W22中的连接配线W2的Y方向的宽度大于区域R_W21中的连接配线W2的Y方向的宽度。由此，能避免配线的Y方向的宽度在连接配线W2与通过配线TW2的边界部分急剧变化。另外，连接配线W2的宽度可随着Y方向上距离连接部d22的规定距离变大(越靠近屏蔽配线s2)而变大。

一般而言，靠近控制电路SYN的部位的通过配线区域R_TW3、R_TW2与远离控制电路SYN的部位的通过配线区域R_TW3、R_TW2相比，设置着更多的通过配线TW3、TW2。

在通过配线区域R_TW3、R_TW2的通过配线TW3、TW2的数量较少的情况下，例如设置虚拟通过配线TW3、TW2。另外，增大通过配线TW3、TW2的Y方向的宽度。另外，以2根或2根以上的通过配线传递相同的信号。由此，避免产生未设置以大致恒定的间距形成的通过配线的空间。

[效果]

如参考图14所说明，在遍及多个区域MP’设置多根通过配线TW的情况下，在设置着字线开关WLSW及选择栅极线开关SGSW的行控制电路区域R_RC的上方设置多根通过配线TW。所述情况下，需在行控制电路区域R_RC的上方，设置将多根字线WL(及选择栅极线SG)与多个字线开关WLSW(及选择栅极线开关SGSW)连接的多根连接配线W3～W0、及多根通过配线TW。

本实施方式中，将连接配线CGI与字线开关WLSW等的连接部d31、d21、d11、d01、及连接字线WL等与字线开关WLSW等的连接部d32、d22、d12、d02设置于字线开关WLSW等的Y方向端部的第1区域R_CGI、第2区域R_WLHU1，且在沿Y方向排列的一个第1区域R_CGI、第2区域R_WLHU1与另一个第1区域R_CGI、第2区域R_WLHU1之间设置通过配线区域R_TW。而且，在第1区域R_CGI、第2区域R_WLHU1与通过配线区域R_TW之间设置着屏蔽配线。根据这种构成，能确保较大的配线区域及通过配线区域。

另外，根据如上所述的构成，能以较少的屏蔽配线数，屏蔽被施加高电压的连接部及配线、与被施加各种电压的通过配线。

连接配线W3～W0分别为同等的Y方向的宽度，且有使用窄间距配线的倾向。本实施方式中，由于连接配线W3～W0设置在配线区域R_W3～R_W0，通过配线TW3、TW2设置在通过配线区域R_TW3、R_TW2，所以能集中配置Y方向的宽度相同或接近的配线。

另外，由于能确保较大的区域作为通过配线区域R_TW，所以能根据传递的信号使通过配线的Y方向的宽度适当变化。例如，能增大传递电压的通过配线(所谓电源线)的Y方向的宽度，且缩小传递控制信号的通过配线(所谓信号线)的Y方向的宽度。结果，能由通过配线确实地传递信号，且能谋求外围电路PC的动作的稳定。

另外，在配线层D0～D2的连接部d0、d1、d2及配线为钨(W)等金属膜的积层膜等，配线层D3、D4的连接部d3、d4及配线为铜(Cu)等金属膜的积层膜等的情况下，配线层D3、D4的电阻比配线层D0～D2小。所述情况下，传递电压的通过配线可设置在电阻相对较小的配线层D3，传递控制信号的通过配线可设置在电阻相对较大的配线层D2。

[第2实施方式]

[存储器裸片MD2的构造]

图31是表示第2实施方式的存储器裸片MD2的构成例的示意性俯视图。图32是表示存储器裸片MD2的构成例的示意性剖视图。另外，图32是用来说明存储器裸片MD2的示意性构成的图，不表示具体构成的数量、形状、配置等。图33是图31的以E所示的部分的示意性放大图。但是，在图33中，省略图31的一部分构成(后述第1连接区域R_HU21)。

例如如图31所示，存储器裸片MD2具备半导体衬底500。在图示的示例中，在半导体衬底500设置沿X方向及Y方向排列的4个存储器平面MP20～MP23。另外，存储器平面MP20～MP23的存储单元阵列区域R_MCA具备沿X方向排列的2个存储孔区域R_MH2(存储器区域)、在它们之间沿X方向排列的2个第1连接区域R_HU21、及设置在它们之间的第2连接区域R_HU22。有将第1连接区域R_HU21及第2连接区域R_HU22称为连接区域R_HU2的情况。

例如如图32所示，存储器裸片MD2具备半导体衬底500、设置在半导体衬底500上的晶体管层L_TR、设置在晶体管层L_TR的上方的配线层D100、设置在配线层D100的上方的配线层D101、设置在配线层D101的上方的配线层D102、设置在配线层D102的上方的配线层D103、设置在存储单元阵列层L_MCA的上方的配线层M100、及设置在配线层M100的上方的未图示的配线层。

[半导体衬底500的构造]

半导体衬底500例如是包含含有硼(B)等P型杂质的P型硅(Si)的半导体衬底。在半导体衬底500的正面，设置着包含磷(P)等N型杂质的N型井区域、包含硼(B)等P型杂质的P型井区域、未设置N型井区域及P型井区域的半导体衬底区域、及绝缘区域STI。

[晶体管层L_TR的构造]

例如如图32所示，在半导体衬底500的上表面，介隔未图示的绝缘层设置着电极层GC。电极层GC包含与半导体衬底500的正面对向的多个电极gc。另外，半导体衬底500的各区域及电极层GC中包含的多个电极gc分别连接于通孔接触电极CS。另外，图32的电极层GC、电极gc及通孔接触电极CS与图7等所示的电极层GC、电极gc及通孔接触电极CS对应。

半导体衬底500的N型井区域、P型井区域及半导体衬底区域分别作为构成外围电路PC的多个晶体管Tr的沟道区域、及多个电容器的一个电极等发挥功能。

通孔接触电极CS沿Z方向延伸，在下端与半导体衬底500或电极gc的上表面连接。在通孔接触电极CS与半导体衬底500的连接部分，设置着包含N型杂质或P型杂质的杂质区域。通孔接触电极CS例如可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。

[配线层D100、D101、D102、D103的构造]

例如如图32所示，配线层D100、D101、D102、D103中包含的多个连接部及多根配线与存储单元阵列MCA中的构成及外围电路PC中的构成中的至少一个电连接。

配线层D100、D101、D102、D103分别包含多个连接部d100、d101、d102、d103及多根配线。所述多个连接部d100、d101、d102、d103及多根配线例如可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。

稍后叙述配线层D100、D101、D102、D103、D104中的连接部d100、d101、d102、d103及多根配线的构成(参考图36)。

[存储单元阵列层L_MCA的存储孔区域R_MH2中的构造]

例如如图32所示，在存储单元阵列层L_MCA中设置着沿Y方向排列的多个存储器块BLK。存储器块BLK的构成基本上与所述第1实施方式的构成同样。这里，第1实施方式中的多个导电层110及多个绝缘层111与第2实施方式中的多个导电层510及多个绝缘层510A对应。第1实施方式中的多个半导体层120与第2实施方式中的多个半导体层520对应。在第1实施方式中，导电层100作为源极线SL发挥功能，而在第2实施方式中，导电层512作为源极线SL发挥功能。在第1实施方式中，多根位线BL连接在多个半导体层120的下端，而在第2实施方式中，多根位线BL连接在多个半导体层520的上端。

例如如图32所示，存储器块BLK具备沿Z方向排列的多个导电层510、及沿Z方向延伸的多个半导体层520。多个存储器块BLK与多个积层构造对应。

例如如图32所示，在导电层510的下方设置着导电层511。导电层511例如可包含含有磷(P)或硼(B)等杂质的多晶硅等。另外，在导电层511及导电层510之间设置着氧化硅(SiO₂)等绝缘层。

导电层511作为源极侧选择栅极线SGS及与它连接的多个源极侧选择晶体管STS的栅极电极发挥功能。另外，多个导电层510中位于最下层的一个或多个导电层510作为源极侧选择栅极线SGS及与它连接的多个源极侧选择晶体管STS的栅极电极发挥功能。

另外，位于比所述导电层510上方的多个导电层510作为字线WL的一部分及与它连接的多个存储单元MC的栅极电极发挥功能。

另外，位于比所述导电层510上方的一个或多个导电层510作为漏极侧选择栅极线SGD及与它连接的多个漏极侧选择晶体管STD的栅极电极发挥功能。

半导体层520的上端经由通孔接触电极ch、Vy连接于位线BL。

[存储单元阵列层L_MCA的第2连接区域R_HU22中的构造]

如图33所示，在第2连接区域R_HU22中，与多个存储器块BLK对应设置着多个接触连接小区域r_CC2、及多个所述接触连接区域R_C4T。

在接触连接小区域r_CC2中，设置着作为字线WL或源极侧选择栅极线SGS发挥功能的多个导电层510的一部分。另外，在接触连接小区域r_CC2中，设置着从Z方向观察时沿X方向排列的多个通孔接触电极CC。所述多个通孔接触电极CC分别连接于导电层510。

通孔接触电极C400在X方向上排列着多个。例如如图32所示，通孔接触电极C400沿Z方向延伸，在上端与配线层M100中的配线m100连接，在下端与配线层D103中的连接部d103连接。

所述多个通孔接触电极CC经由配线层M100等的配线m100等、通孔接触电极C400、配线层D100、D101、D102、D103中的连接部d100(d1002)、d101(d1012)、d102(d1022)、d103(d1032)及通孔接触电极CS(CS2)，连接于晶体管Tr的漏极电极。

另外，虽然未图示，但是在存储单元阵列层L_MCA的第1连接区域R_HU21中，设置着作为漏极侧选择栅极线SGD发挥功能的多个导电层510的X方向上的端部。另外，在第1连接区域R_HU21中，设置着从Z方向观察时矩阵状排列的多个通孔接触电极CC。所述多个通孔接触电极CC沿Z方向延伸，在下端与导电层510连接。

所述多个通孔接触电极CC经由配线层M100等的配线m100等、通孔接触电极C400、配线层D100、D101、D102、D103中的连接部d100(d1002)、d101(d1012)、d102(d1022)、d103(d1032)及通孔接触电极CS(CS2)，连接于字线开关WLSW或选择栅极线开关SGSW(晶体管Tr)的漏极区域R_DR。

[配线层M100等的构造]

如图32所示，配线层M100中包含的多根配线例如与存储单元阵列层L_MCA中的构成及晶体管层L_TR中的构成中的至少一个电连接。

配线层M100包含多根配线m100。所述多根配线m100例如可包含氮化钛(TiN)、氮化钽(TaN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。

多根配线m100中的一部分作为位线BL发挥功能。位线BL沿X方向排列且沿Y方向延伸。另外，所述多根位线BL分别连接于各串单元SU中包含的1个半导体层520。

另外，如上所述，在配线层M100的上方还设置着配线层。所述配线层各自包含多根配线。所述多根配线例如可包含氮化钛(TiN)、氮化钽(TaN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。

[控制电路SYN及通过配线TW]

图34是表示第2实施方式的半导体衬底500的构成例的示意性俯视图。图35是图34的以E所示的部分的示意性放大图。图35还表示出与半导体衬底500的构成(图34的以E所示的XY平面的部分)对应的存储单元阵列MCA的构成(XZ剖面的部分)。

如图34所示，半导体衬底500具备沿X方向及Y方向排列的4个存储器平面MP20～MP23。在所述4个存储器平面MP20～MP23的中央部，分别设置着沿X方向排列的2个行控制电路区域R_RC。另外，设置着沿所述2个行控制电路区域R_RC的X方向的负侧及正侧排列的2个块解码器区域R_BD。另外，设置着沿所述2个块解码器区域R_BD的X方向的负侧及正侧排列的2个外围电路区域R_PC。另外，在2个外围电路区域R_PC中，分别设置着沿X方向排列的2个列控制电路区域R_CC。

在图34及图35的示例中，行控制电路区域R_RC设置在连接区域R_HU2。外围电路区域R_PC设置在存储孔区域R_MH2。

在图34的示例中，控制电路SYN设置在4个存储器平面MP20～MP23的中央部。另外，控制电路SYN中，多根通过配线TW将存储器平面MP内部的外围电路PC之间连接，且将多个存储器平面MP的外围电路PC之间连接。如图34所示，沿X方向及Y方向延伸的多根通过配线TW遍及存储器平面MP的内部及多个存储器平面MP设置。所述多根通过配线TW例如形成在配线层D102。

[通孔接触电极C400与字线开关WLSW的连接、及配线CGI与字线开关WLSW的连接]

图33的存储器块BLK(1)中的各层的导电层510经由与存储器块BLK(1)对应的接触连接小区域r_CC2的多个通孔接触电极CC、与存储器块BLK(1)对应的接触连接区域R_C4T的多个通孔接触电极C400、配线层D103～D100，与设置在从Z方向观察时与存储器块BLK(1)、(2)重叠的位置的多个字线开关WLSW(1)、(2)的通孔接触电极CS2连接。

存储器块BLK(2)中的各层的导电层510经由与存储器块BLK(2)对应的接触连接小区域r_CC2的多个通孔接触电极CC、与存储器块BLK(2)对应的接触连接区域R_C4T的多个通孔接触电极C400、配线层D103～D100，与设置在从Z方向观察时与存储器块BLK(1)、(2)重叠的位置的多个字线开关WLSW(1)、(2)的通孔接触电极CS2连接。

关于存储器块BLK(3)～BLK(8)中的导电层510与字线开关WLSW的连接，也与存储器块BLK(1)、BLK(2)中的导电层510与字线开关WLSW的连接相同。这样，存储器块BLK(1)～(8)中的导电层510分别与设置在从Z方向观察时与存储器块BLK(1)～(8)重叠的位置的字线开关WLSW(1)～WLSW(8)连接。因此，在Y方向上相邻的2个字线开关WLSW与不同的存储器块BLK(在Y方向上相邻的存储器块BLK)中的导电层510连接。另外，在Y方向上相邻的2个配线区域的配线与不同的存储器块BLK中的导电层510连接。另外，关于选择栅极线SG与选择栅极线开关SGSW的连接也同样。

图36是表示第2实施方式的字线开关WLSW、连接部及通孔接触电极的构造的示意性剖视图。图36是与第1实施方式中的图17对应的图。在图36中，对与图17的构成相同的构成标注相同的符号，省略重复的说明。

第1实施方式中，作为配线层设置着5个配线层D0～D4(图17)。相对于此，在第2实施方式中，作为配线层设置着4个配线层D100、D101、D102、D103。另外，在第1实施方式中，贴合电极P_I2与配线层D4的连接部d42连接(图17)。相对于此，在第2实施方式中，通孔接触电极C400的下端与配线层D103的连接部d1032连接。另外，在第1实施方式中，配线CGI设置在配线层D4(图17)。相对于此，在第2实施方式中，配线CGI例如设置在配线层D103。但是，所述差异以外的构成基本上与第1实施方式的构成及第2实施方式的构成相同。

通孔接触电极C1031、C1021、C1011、CS1及连接部d1021、d1011、d1001是用来将配线CGI与半导体区域203的源极区域R_SO连接的通孔接触电极及连接部。

例如，图36的通孔接触电极C1031与图17的通孔接触电极C41对应，图36的连接部d1021及通孔接触电极C1021与图17的连接部d21及通孔接触电极C21对应，图36的连接部d1011及通孔接触电极C1011与图17的连接部d11及通孔接触电极C11对应，图36的连接部d1001及通孔接触电极CS1与图17的连接部d01及通孔接触电极CS1对应。所述情况下，删除图17的连接部d31及通孔接触电极C31。另外，可删除图17的连接部d21及通孔接触电极C21，也可删除图17的连接部d11及通孔接触电极C11。

根据这种构成，第2实施方式的构成也与第1实施方式的构成同样，能将配线CGI与字线开关WLSW的源极区域R_SO电连接。例如，配线层D103成为图20所示的构成，配线层D102成为图24及图25所示的构成，配线层D101成为图26所示的构成，配线层D100成为图27所示的构成。

通孔接触电极C1032、C1022、C1012(C1012b)、CS2及连接部d1032、d1022、d1012(d1012b)、d1002(d1002b)是用来将通孔接触电极C400与半导体区域203的漏极区域R_DR连接的通孔接触电极及连接部。

例如，图36的连接部d1032及通孔接触电极C1032与图17的连接部d42及通孔接触电极C42对应，图36的连接部d1022及通孔接触电极C1022与图17的连接部22及通孔接触电极C22对应，图36的连接部d1012、d1012b及通孔接触电极C1012b与图17的连接部d12、d12b及通孔接触电极C12b对应，图36的连接部d1002、d1002b及通孔接触电极CS2与图17的连接部d02、d02b及通孔接触电极CS2对应。所述情况下，删除图17的连接部d32及通孔接触电极C32。

根据这种构成，第2实施方式的构成也与第1实施方式的构成同样，能将通孔接触电极C400与字线开关WLSW的源极区域R_SO电连接。例如，配线层D103成为图20所示的构成，配线层D102成为图24及图25所示的构成，配线层D101成为图26所示的构成，配线层D100成为图27所示的构成。另外，在所述构成的情况下，通过配线区域R_TW只设置在配线层D102。

另外，在图36中，配线层D103的连接部d1031、d1032与图32的连接部d103对应。配线层D102的连接部d1021、d1022与图32的连接部d102对应。配线层D101的连接部d1011、d1012(d1012b)与图32的连接部d101对应。配线层D100的连接部d1001、d1002(d1002b)与图32的连接部d100对应。

另外，图36表示出字线开关WLSW的构成，但是选择栅极线开关SGSW的构成也同样。

通过如上所述的构成，也能以较少的屏蔽配线数，屏蔽被施加高电压的连接部及配线、与被施加各种电压的通过配线，且能确保较大的配线区域及通过配线区域。

[第3实施方式]

图37是表示设置在第3实施方式的配线层D3的连接部d31、d32的位置的示意性俯视图。图37中，对与图21及图22相同的构成标注相同的符号，省略重复的说明。

在第1实施方式的构成中，连接部d31设置在第1区域R_CGI，连接部d32设置在第2区域R_WLHU1(图21及图22)。相对于此，在第3实施方式的构成中，连接部d31、d32都设置在第1区域R_CGI(图37)。在图37的示例中，连接部d31、d32在X方向上排列成一行，且将连接部d31设置在2个连接部d32之间。根据这种构成，能删除第2区域R_WLHUI，且能相应地扩大配线区域R_W3及通过配线区域R_TW3中的任一个或两个。

另外，在图37中，已对配线层D3的连接部d31、d32进行说明，但是对于配线层D2的连接部d21、d22、配线层D1的连接部d11、d12、及配线层D0的连接部d01、d02也能使用相同的图案。所述情况下，从Z方向观察时连接部d31、d21、d11、d01重叠，且从Z方向观察时连接部d32、d22、d12、d02重叠。

[第4实施方式]

图38是表示设置在第4实施方式的配线层D3的连接部d31、d32的位置的示意性俯视图。图38中，对与图21及图22相同的构成标注相同的符号，省略重复的说明。

在第4实施方式的构成中，连接部d31设置在第1区域R_CGI，连接部d32设置在第2区域R_WLHU1。在第1实施方式的构成中，第1区域R_CGI及第2区域R_WLHU1在Y方向上位于隔开必要的配线间距离程度的位置。相对于此，在第4实施方式的构成中，第1区域R_CGI及第2区域R_WLHU1在Y方向上彼此相接、或者在Y方向上具有未达必要的配线间距离的距离。在图38的示例中，第1区域R_CGI的连接部d31、及在与第1区域R_CGI相邻的第2区域R_WLHU1于X方向隔开规定距离而排列的2个连接部d32在X方向上交替排列。连接部d31与连接部d32在Y方向上不重叠。根据这种构成，能缩小或消除位于第1区域R_CGI、第2区域R_WLHU1之间的空白区域，且能相应地扩大配线区域R_W3及通过配线区域R_TW3中的任一个或两个。另外，第1区域R_CGI及第2区域R_WLHU1也可在Y方向上一部分重复。

另外，在图38中，已对配线层D3的连接部d31、d32进行说明，但是对于配线层D2的连接部d21、d22、配线层D1的连接部d11、d12、及配线层D0的连接部d01、d02也能使用相同的图案。所述情况下，从Z方向观察时连接部d31、d21、d11、d01重叠，且从Z方向观察时连接部d32、d22、d12、d02重叠。

[第5实施方式]

图39是表示第5实施方式的字线开关WLSW及存储器块BLK的位置关系的示意图。在图39中，对与图16相同的构成标注相同的符号，省略重复的说明。

在第1实施方式中，字线开关WLSW的Y方向上的间距与存储器块BLK的Y方向上的间距相同(图16)。也就是说，在第1实施方式中，为1Tr/1BLK。相对于此，在第5实施方式中，如图39所示，字线开关WLSW的Y方向的间距的3倍与存储器块BLK的Y方向的间距的2倍相同。也就是说，在第5实施方式中，为3Tr/2BLK。

图40是表示设置在第5实施方式的配线层D3的连接部d31、d32的位置的示意性俯视图。如图40所示，在半导体区域203的源极区域R_SO中的Y方向中心位置的上方设置着连接部d31，且在连接部d31的Y方向负侧及正侧设置着连接部d32。另外，在连接部d32的Y方向负侧及正侧设置着屏蔽配线s3。另外，在屏蔽配线s3之间设置着通过配线区域R_TW3。这种构成基本上与第1实施方式(图21及图22)的构成同样。

另外，在图40中，与第1实施方式的构成的不同点在于未设置配线区域R_W3。另外，在第1实施方式(图21及图22)中，对字线开关WLSW的X间距设置着3个连接部d32，而在图40中，对字线开关WLSW的X间距设置着1个连接部d32。另外，在图40中，也可在连接部d32与屏蔽配线s3之间设置配线区域R_W3。另外，在图40中，也可对字线开关WLSW的X间距设置3个连接部d32。

图41是表示设置在第5实施方式的配线层D3的连接部d31、d32的其它位置的示意性俯视图。图41中，在连接部d31(2)、d31(3)的Y方向的负侧及正侧设置着连接部d32，但是在连接部d31(1)、d31(4)的Y方向的负侧及正侧未设置连接部d32。所述情况下，能使通过配线区域R_TW3(1)、R_TW3(3)大于通过配线区域R_TW3(2)。

图42是表示第5实施方式的字线开关WLSW及存储器块BLK的配线连接的关系的示意图。如图42所示，存储器块BLK(1)的字线WL经由图11的连接区域R_HU(N1)的通孔接触电极CC，连接于X方向负侧的行控制电路区域R_RC中的字线开关WLSW(1)、WLSW(2)、WLSW(4)的漏极区域R_DR。存储器块BLK(4)的字线WL经由图11的连接区域R_HU(N4)的通孔接触电极CC，连接于X方向负侧的行控制电路区域R_RC中的字线开关WLSW(3)、WLSW(5)、WLSW(6)的漏极区域R_DR。

存储器块BLK(2)的字线WL经由图11的连接区域R_HU(P2)的通孔接触电极CC，连接于X方向正侧的行控制电路区域R_RC中的字线开关(例如图42的WLSW(1)、WLSW(2)、WLSW(4))的漏极区域R_DR。存储器块BLK(3)的字线WL经由图11的连接区域R_HU(N4)的通孔接触电极CC，连接于X方向正侧的行控制电路区域R_RC中的字线开关(例如图42的WLSW(3)、WLSW(5)、WLSW(6))的漏极区域R_DR。

另外，图42所示的字线开关WLSW及存储器块BLK的配线连接关系也能应用于第2实施方式(图31～图36)。

通过这种构成，也能以较少的屏蔽配线数，屏蔽被施加高电压的连接部及配线、与被施加各种电压的通过配线，且能确保较宽大的配线区域及通过配线区域。

另外，不限定于1Tr/1BLK或3Tr/2BLK，例如也可为2Tr/1BLK或4Tr/3BLK。

[第6实施方式]

图43是表示第6实施方式的配线层D3中的配线图案的一例的示意性俯视图。图44是表示第6实施方式的配线层D2中的配线图案的一例的示意性俯视图。图45是表示第6实施方式的配线层D1中的配线图案的一例的示意性俯视图。图46是表示第6实施方式的配线层D0中的配线图案的一例的示意性俯视图。

另外，图43是与图23对应的图，图44是与图25对应的图，图45是与图26对应的图，图46是与图27对应的图。

[配线层D3的连接部d31、d32的位置、及配线层D3中的配线图案]

图43中，由于连接部d31、d32及屏蔽配线s3的位置与图23所示的位置同样，所以省略重复的说明。

在通过配线区域R_TW3中，如图43所示，设置着多根通过配线TW3a、TW3b。多根通过配线TW3a、TW3b沿X方向延伸，且在Y方向上排列。通过配线TW3a、TW3b的Y方向的宽度大于图23所示的通过配线TW3的Y方向的宽度。通过配线TW3a的Y方向的宽度大于通过配线TW3b的Y方向的宽度。例如，多根通过配线TW3a为电源线，多根通过配线TW3b为信号线。能利用通过配线TW3a、TW3b确实地传递信号，且能谋求外围电路PC的动作的稳定。

另外，在配线区域R_W3设置着多根连接配线W3a。多根连接配线W3a沿X方向延伸，且在Y方向上排列。连接配线W3a的Y方向的宽度小于图23所示的连接配线W3的Y方向的宽度。

在配线区域R_W3中，期望在光刻等曝光时，以大致恒定的间距形成连接配线W3a。另外，在形成多个配线层时进行CMP(Chemical Mechanical Polishing)，但是优选为在进行CMP时配线层D3的配置密度较为均匀。因此，如图43所示，在配线区域R_W3中，为了大致恒定地连接配线W3a，设置着梳形的配线，作为连接配线W3a。

[配线层D2的连接部d21、d22的位置、及配线层D2中的配线图案]

图44中，由于连接部d21、d22及屏蔽配线s2的位置与图25所示的位置同样，所以省略重复的说明。另外，在图44中，由于通过配线区域R_TW2的多根通过配线TW2也与图25所示的位置同样，所以省略重复的说明。

在配线区域R_W2设置着多根连接配线W2a。多根连接配线W2a沿X方向延伸，且在Y方向上排列。

如图44所示，在配线区域R_W2中，为了大致恒定地配置连接配线W2a，设置着梳形的配线，作为连接配线W2a。

图45中，由于连接部d11、d12、d12b的位置与图26所示的位置同样，所以省略重复的说明。

在配线区域R_W1设置着多根连接配线W1a。多根连接配线W1a沿X方向延伸，且在Y方向上排列。

如图45所示，在配线区域R_W1中，为了以大致恒定的间距形成连接配线W1a，设置着梳形的配线，作为连接配线W1a。

图46中，由于连接部d01、d02、d02b的位置与图27所示的位置同样，所以省略重复的说明。

在配线区域R_W0设置着多根连接配线W0a。多根连接配线W0a沿X方向延伸，且在Y方向上排列。

在配线区域R_W0中，为了以大致恒定的间距形成连接配线W0a，设置着梳形的配线，作为连接配线W0a。

[第7实施方式]

图47是表示第7实施方式的配线层D2中的配线图案的一例的示意性俯视图。图48是表示第7实施方式的配线层D1中的配线图案的一例的示意性俯视图。图49是表示第7实施方式的配线层D0中的配线图案的一例的示意性俯视图。

另外，图47是与图25对应的图，图48是与图26对应的图，图49是与图27对应的图。

[配线层D2的连接部d21、d22的位置、及配线层D2中的配线图案]

图47中，由于连接部d21、d22及屏蔽配线s2的位置与图25所示的位置同样，所以省略重复的说明。另外，在图47中，由于通过配线区域R_TW2的多根通过配线TW2也与图25所示的位置同样，所以省略重复的说明。

在配线区域R_W2设置着多根连接配线W2b。多根连接配线W2b的一部分沿相对于X方向成规定角度的方向延伸，多根连接配线W2b的其它部分沿X方向延伸。多根连接配线W2b在Y方向上排列。

在配线区域R_W2中，为了以大致恒定的间距形成连接配线W2b，设置着X方向的虚拟配线、及相对于X方向成规定角度的方向的虚拟配线，作为连接配线W2b。

图48中，由于连接部d11、d12的位置与图26所示的位置同样，所以省略重复的说明。另外，在图48中，连接部d12b的位置与图25所示的连接部d12b的位置不同，设置在配线区域R_W1的中央附近。所述情况下，图48的连接部d12b经由通孔接触电极C12b，连接于从Z方向观察时与连接部d12b重叠的位置的配线层D0的连接部d02c(参考图49)，且所述连接部d02c经由连接配线W0b连接于连接部d02b。

在配线区域R_W1设置着多根连接配线W1b。多根连接配线W1b的一部分沿相对于X方向成规定角度的方向延伸，多根连接配线W1b的其它部分沿X方向延伸。多根连接配线W1b在Y方向上排列。

在配线区域R_W1中，为了以大致恒定的间距形成连接配线W1b，设置着X方向的虚拟配线、及相对于X方向成规定角度的方向的虚拟配线，作为连接配线W1b。

图49中，由于连接部d01、d02b的位置与图27所示的位置同样，所以省略重复的说明。另外，在图49的第2区域R_WLHU1中，在X方向的区域R_X2中设置着连接部d02，但是在X方向的区域R_X1中未设置连接部d02。在与所述区域R_X1对应的配线区域R_W0a中，在第2区域R_WLHU1中也设置着多根连接配线W0b。因此，与区域R_X1对应的配线区域R_W0a的Y方向的宽度大于图27所示的配线区域R_W0的Y方向的宽度。另一方面，与区域R_X2对应的配线区域R_W0b的Y方向的宽度与图27所示的配线区域R_W0的Y方向的宽度相同。

如图49所示，在配线区域R_W0a、R_W0b中设置着多根连接配线W0b。多根连接配线W0b的一部分沿相对于X方向成规定角度的方向延伸，多根连接配线W0b的其它部分沿X方向延伸。多根连接配线W0b在Y方向上排列。

另外，在配线区域R_W0a中设置着所述多个连接部d02c。多个连接部d02c设置在从Z方向观察时与图48的多个连接部d12b重叠的位置。多个连接部d02c分别经由通孔接触电极C12b电连接于多个连接部d12b。另外，多个连接部d02c分别经由连接配线W0b电连接于多个连接部d02b的一部分或全部。

在配线区域R_W0a、R_W0b中，为了以大致恒定的间距形成连接配线W0b，而设置着X方向的虚拟配线、及相对于X方向成规定角度的方向的虚拟配线，作为连接配线W0b。虚拟配线电绝缘，且为浮动。

另外，在图47～图49中，连接配线W2b、W1b、W0b的一部分沿相对于X方向成规定角度的方向延伸。所述规定角度在图47～图49中为30度左右，但是不限定于这种角度，能适当进行调整。例如，规定角度也可为30度以下、或45度左右。

[第8实施方式]

在第8实施方式中，根据连接配线W0～W3的配线电阻及连接配线W0～W3的密度(拥挤情况)，使连接配线W0～W3的粗细(Y方向的宽度)变化。另外，第8实施方式的构成例如被附加到第1实施方式的构成中。

图51是表示第8实施方式的连接配线W0～W3的配线电阻R_WR的图。如图51所示，字线WL经由连接配线W0～W3连接于字线开关WLSW。另外，图51省略通孔接触电极CC、贴合电极P_I1、P_I2等。

有将读出动作及写入动作的执行单位称为页的情况。如图51所示，字线WL具有页长部分的字线WL之间的静电电容(以下称为电容)、及字线WL与半导体层120(存储孔MH)之间的电容。另外，字线WL本身具有电阻。字线WL之间的距离有缩小的倾向，且字线WL的电阻与电容变大。

图52是表示图51的等效电路的电路图。图52的电阻R₀与图51的连接配线W0～W3的配线电阻R_WR对应。延迟时间tpd由以下埃尔莫延迟(Elmore Delay)公式求出。

tpd＝R₀C₀+(R₀+R₁)C₁+(R₀+R₁+R₂)C₂+…+(R₀+R₁+R₂+…+R_n)C_n…埃尔莫延迟

在埃尔莫延迟公式中，R₀相当于连接配线W0～W3的配线电阻R_WR，C₀相当于连接配线W0～W3的配线之间的电容C_WR，电阻R₁、R₂、……R_n相当于字线WL的电阻，C₁、C₂、……C_n相当于字线WL之间的电容、以及字线WL及半导体层120之间的电容。相当于连接配线W0～W3的配线电阻R_WR的R₀会对埃尔莫延迟公式中的所有项造成影响。因此，当字线WL的电阻与电容增大时，连接配线W0～W3的配线电阻R_WR会对延迟时间tpd造成相对较大的影响。尤其，在页长为16k字节等般较大，且字线WL的电容较大的情况下会成为问题。

图53是表示第8实施方式的连接配线W0的配线长度的概略的图。另外，连接配线W0的配线长度越长，连接配线W0的配线电阻R_WR越大。图53中，箭头线表示出配线层D0的连接配线W0中的X方向的长度。虚线表示出连接区域R_HU与存储孔区域R_MH的边界。

如所述第1实施方式所说明般，字线WL及字线开关WLSW经由通孔接触电极CC、配线层M0、M1的配线m0、m1、贴合电极P_I1、P_I2、配线层D4～D0的连接部d42、d32、d22、d12、d12b、d02、d02b、及通孔接触电极CS2而连接。另外，虽然未在图53中图示，但是配线层D0的连接部d02在连接区域R_HU中沿X方向等间隔地设置。另外，虽然未在图53中图示，但是配线层D0的连接部d02b在行控制电路区域R_RC中沿X方向等间隔地设置。另外，有将连接部d42、d32、d22、d12、d12b、d02、d02b、及通孔接触电极CS2称为节点的情况。

在以连接配线W0将连接部d02与连接部d02b连接的情况下，如图53所示，越是X方向负侧的连接部d02b(也就是字线开关WLSW)，连接配线W0的X方向的长度越短，越是X方向正侧的连接部d02b(也就是字线开关WLSW)，连接配线W0的X方向的长度越长。所述情况下，根据X方向的位置，产生连接配线W0变密的部分与变稀疏的部分。在图53的示例中，连接区域R_HU与存储孔区域R_MH之间的边界部分中，连接配线W0最密。有将所述部分称为最密部分PD的情况。

图54是表示连接配线W0的密度的求法的图。图54中，以实线表示出配线层D0的连接配线W0。另外，在图54中，为了便于理解连接配线W0的密度，以直线表示连接配线W0的X方向，但是如图27及图46等般，连接配线W0也可弯折为曲柄形状。

参考图54，对连接配线W0的最密部分PD的求法进行说明。图54中，在4个位置求出连接配线W0的密度。这里，连接配线W0的密度是在X方向的规定位置中横穿沿Y方向延伸的直线的连接配线W0的数量。A是位于比求出连接配线W0的密度的X方向的位置靠X方向正侧的连接部d02b(也就是字线开关WLSW)的数量。B是位于比求出连接配线W0的密度的X方向的位置靠X方向正侧的连接部d02的数量。

在从X方向正侧数起的第1个位置中，A为5，B为0，所述位置处的连接配线W0的密度(A-B)为5。在从X方向正侧数起的第2个位置中，A为9，B为0，所述位置处的连接配线W0的密度(A-B)为9。在从X方向正侧数起的第3个位置中，A为10，B为3，所述位置处的连接配线W0的密度(A-B)为7。在从X方向正侧数起的第4个位置中，A为13，B为10，所述位置处的连接配线W0的密度(A-B)为3。因此，从X方向正侧数起的第2个位置，也就是连接区域R_HU与存储孔区域R_MH的边界部分为最密部分PD。

图55是表示连接配线W1的密度的求法的图。图55中，以实线表示出配线层D1的连接配线W1。另外，在图55中，为了便于理解连接配线W1的密度，而以直线表示连接配线W1的X方向，但是如图26及图45等般，连接配线W1也可弯折为曲柄形状。另外，图55所示的连接配线W1与图54所示的连接配线W0不一致。在图55所示的连接配线W1形成于配线层D1的情况下，图54所示的连接配线W0不形成于配线层D0。

参考图55，对连接配线W1的最密部分PD的求法进行说明。图55中，在4个位置求出连接配线W1的密度。与连接配线W0的密度同样，连接配线W1的密度是在X方向的规定位置中横穿沿Y方向延伸的直线的连接配线W1的数量。A是位于比求出连接配线W1的密度的X方向的位置靠X方向正侧的连接部d02b(也就是字线开关WLSW)的数量。B是位于比求出连接配线W1的密度的X方向的位置靠X方向正侧的连接部d02的数量。

在从X方向正侧数起的第1个位置中，A为5，B为0，所述位置处的连接配线W1的密度(A-B)为5。在从X方向正侧数起的第2个位置中，A为9，B为0，所述位置处的连接配线W1的密度(A-B)为9。在从X方向正侧数起的第3个位置中，A为10，B为3，所述位置处的连接配线W1的密度(A-B)为7。在从X方向正侧数起的第4个位置中，A为13，B为10，所述位置处的连接配线W1的密度(A-B)为3。因此，从X方向正侧数起的第2个位置，也就是连接区域R_HU与存储孔区域R_MH的边界部分为最密部分PD。

图56是表示连接配线W2的密度的求法的图。图56中，以实线表示出配线层D2的连接配线W2。另外，图56所示的连接配线W2与图54及图55所示的连接配线W0、W1不一致。关于在配线层D2形成图56所示的连接配线W2的连接部d22，在配线层D0、D1中形成图54及图55所示的连接配线W0、W1。

参考图56，对连接配线W2的最密部分PD的求法进行说明。图56中，在3个位置求出连接配线W2的密度。与连接配线W0、W1的密度同样，连接配线W2的密度是在X方向的规定位置中横穿沿Y方向延伸的直线的连接配线W2的数量。

从X方向正侧数起的第1个位置处的连接配线W2的密度为4。从X方向正侧数起的第2个位置处的连接配线W2的密度为4。从X方向正侧数起的第3个位置处的连接配线W2的密度为1。因此，从X方向正侧数起的第1个及第2个位置为最密部分PD。另外，如图56所示，最密部分PD是包含从X方向正侧数起的第1个及第2个位置的具有规定的X方向的宽度的范围。

图57是表示第8实施方式的连接配线W0的Y方向的宽度w_a、W_b的图。另外，在图54～图56中，已求出连接配线W0～W2的最密部分PD，而在图57中，对与连接配线W0的最密部分PD相关的配线宽度及配线根数进行说明。

图57中的最密部分PD比连接配线W0在连接部d02终止的位置靠X方向正侧，且比连接配线W0在连接部d02b终止的位置靠Ⅹ方向负侧。图57中的最密部分PD以外的部分是比连接配线W0在连接部d02终止的位置靠X方向负侧的部分。图57中的最密部分PD以外的部分是比连接配线W0在连接部d02b终止的位置靠X方向正侧的部分。

如图57所示，关于最密部分PD以外的部分，将连接配线W0的Y方向的宽度设为w_b。关于最密部分PD，将连接配线W0的Y方向的宽度设为比w_b窄的w_a。

如图57所示，在最密部分PD以外的部分，在连接部d02与连接部d02b之间通过8根配线，相对于此，在最密部分PD，在连接部d02与连接部d02b之间通过9根配线。

如以上说明般，在最密部分PD中，能在Y方向上的较窄范围内形成大量的连接配线W0。另外，图57中已对连接配线W0进行说明，但是关于连接配线W1、W2也同样。

图58是表示第8实施方式的配线层D0中的配线图案的一例的示意性俯视图。图58是与图27对应的图。

图27中，在X方向负侧的区域中，设置着分别连接于连接配线W0的5个连接部d02沿X方向排列的集合、及不连接于连接配线W0的多个连接部d02沿X方向排列的集合。相对于此，在图58中，在X方向负侧的区域R(-X)中，分别连接于连接配线W0的多个连接部d02每隔一个沿X方向等间隔地排列。换句话说，连接于连接配线W0的连接部d02、与不连接于连接配线W0的连接部d02交替设置在X方向上。另外，换句话说，在图58中，将沿X方向等间隔地排列的多个连接部d02分为2个连接部d02的集合。而且，在2个连接部d02中的一个(X方向正侧或负侧)连接部d02连接着连接配线W0。另外，也可将沿X方向等间隔地排列的多个连接部d02分为m个连接部d02的集合，并在m个连接部d02中从X方向正侧或负侧数起的第n个连接部d02连接连接配线W0。

另外，图27中，连接配线W0的Y方向的宽度均等。相对于此，在图58中，形成着连接配线W0的Y方向的宽度不同的连接配线W0(1)、W0(2)、W0(3)。连接配线W0(1)的Y方向的宽度小于连接配线W0(2)的Y方向的宽度，连接配线W0(2)的Y方向的宽度小于连接配线W0(3)的Y方向的宽度。

在连接配线W0的密度较高的X方向的位置中，由于连接配线W0的根数变多，所以缩小连接配线W0的Y方向的宽度。在连接配线W0的密度较低的X方向的位置中，由于连接配线W0的根数变少，所以增大连接配线W0的Y方向的宽度。通过增大连接配线W0的Y方向的宽度，能减小连接配线W0的配线电阻R_WR。

另外，图58已对连接配线W0进行说明，但是对于连接配线W1也同样。

[效果]

通过在存储孔区域R_MH(存储单元阵列MCA的下方)配置大量的字线开关WLSW，能缩小芯片C_M、C_P的尺寸。另一方面，如果在存储孔区域R_MH配置大量的字线开关WLSW，那么将字线开关WLSW配置在远离连接区域R_HU与存储孔区域R_MH的边界的X方向的位置。所述情况下，连接配线的配线长度变长，配线电阻R_WR也变大。结果，延迟时间tpd也变大。

根据第8实施方式的构成，尽可能以线与间隔(L/S)较细的配线对包含连接配线的最密部分的配线部分进行布局，并将除此以外的部分加粗。因此，能增加存储孔区域R_MH(存储单元阵列MCA的下方)中的字线开关WLSW的数量，且能极力避免连接配线的配线电阻R_WR增加。结果，能减小连接配线的配线电阻R_WR，且也能减少延迟时间tpd。

另外，在图57中，连接配线W0的粗细(Y方向的宽度)能切换2种宽度w_a、w_b，在图58中，连接配线W0的粗细(Y方向的宽度)切换3种宽度。然而，不限定于这种构成，也可切换4种以上的宽度。另外，配线长度越长的连接配线，Y方向的宽度越大，配线长度越短的连接配线，Y方向的宽度越小。由此，能进一步减少配线电阻R_WR。

[第9实施方式]

图59是表示第9实施方式的连接配线W0的密度的求法的图。图54中，连接部d02沿X方向等间隔地排列。然而，在图59中，配置着1个连接部d02、5个连接部d02沿X方向排列的集合、未设置3个连接部d02的空间、及3个连接部d02沿X方向排列的集合。在这种构成的情况下，与图54中的连接配线W0的最密部分PD不同的部分可能成为最密部分PD。

在图59的示例中，在从X方向正侧数起的第1个位置中，A为5，B为0，所述位置处的连接配线W0的密度(A-B)为5。在从X方向正侧数起的第2个位置中，A为9，B为0，所述位置处的连接配线W0的密度(A-B)为9。在从X方向正侧数起的第3个位置中，A为10，B为1，所述位置处的连接配线W0的密度(A-B)为9。在从X方向正侧数起的第4个位置中，A为11，B为2，所述位置处的连接配线W0的密度(A-B)为9。在从X方向正侧数起的第5个位置中，A为13，B为6，所述位置处的连接配线W0的密度(A-B)为7。因此，从X方向正侧数起的第2个、第3个及第4个位置为最密部分PD。

在这种构成中，关于包含2个最密部分PD的配线部分，也缩小连接配线W0的Y方向的宽度，且增大除此以外的部分。因此，能增加存储孔区域R_MH(存储单元阵列MCA的下方)中的字线开关WLSW的数量，且能极力避免连接配线的配线电阻R_WR增加。结果，能减小连接配线的配线电阻R_WR，且也能减少延迟时间tpd。另外，图59已对连接配线W0进行说明，但是关于连接配线W1、W2也同样。

图60是表示第9实施方式的配线层D0中的配线图案的一例的示意性俯视图。图60是与图27对应的图。

图60与图27同样，在X方向负侧的区域中，设置着分别连接于连接配线W0的5个连接部d02沿X方向排列的集合、及不连接于连接配线W0的多个连接部d02沿X方向排列的集合。另外，也可将沿X方向等间隔地排列的多个连接部d02分为m个连接部d02的集合，并在m个连接部d02中从X方向正侧或负侧数起的第n个连接部d02连接连接配线W0。

图27中，连接配线W0的Y方向的宽度均等。相对于此，在图60中，形成着连接配线W0的Y方向的宽度不同的连接配线W0(1)、W0(2)、W0(3)。连接配线W0(1)的Y方向的宽度小于连接配线W0(2)的Y方向的宽度，连接配线W0(2)的Y方向的宽度小于连接配线W0(3)的Y方向的宽度。

图60中，多个连接部d02沿X方向等间隔地排列，设置在X方向负侧的区域R(-X)的多个连接部d02各自连接着连接配线W0。也就是说，图60的区域R(-X)与图27的区域R(-X)同样。

另外，在图59中，未图示不与连接配线W0连接的连接部d02。也可代替未设置图59所示的连接部d02的空间，如图60所示，设置不与连接配线W0连接的5个连接部d02。

另外，在图60中，反复配置着与连接配线W0连接的5个连接部d02的集合、及不与连接配线W0连接的5个连接部d02的集合。然而，不限于5个连接部d02，也可反复配置与连接配线W0连接的多个连接部d02的集合、及不与连接配线W0连接的多个连接部d02的集合。

另外，图60已对连接配线W0进行说明，但是关于连接配线W1也同样。

[第10实施方式]

图61是表示第10实施方式的连接配线W0的图。图57中，在最密部分PD与除此以外的部分中，使连接配线W0的Y方向的宽度变化。相对于此，在图61中，将最密部分PD设为1根连接配线W0，在除此以外的部分中并联连接2根连接配线W0。另外，1根连接配线W0的Y方向的宽度例如是与图57相同的w_a。

图61中的最密部分PD比连接配线W0在连接部d02终止的位置靠X方向正侧，且比连接配线W0在连接部d02b终止的位置靠Ⅹ方向负侧。图61中的最密部分PD以外的部分是比连接配线W0在连接部d02终止的位置靠X方向负侧的部分。图61中的最密部分PD以外的部分是比连接配线W0在连接部d02b终止的位置靠X方向正侧的部分。

如图61所示，关于最密部分PD以外的部分，1根连接配线W0分支为2根连接配线W0(图61中表记为“2轨迹(Tracks)”)。关于最密部分PD，设置着1根连接配线W0。

这样，关于最密部分PD以外的部分，能通过将1根连接配线W0分支为2根连接配线W0，而获得与增大连接配线W0的Y方向的宽度同样的效果。因此，在连接配线W0的密度较低的X方向的位置中，能通过增大连接配线W0的Y方向的宽度而减小配线电阻R_WR。

如以上说明般，在最密部分PD中，能在Y方向上的较窄范围内形成大量的连接配线W0。另外，图61中已对连接配线W0进行说明，但是关于连接配线W1、W2也同样。

根据这种构成，也与图57所说明的情况同样，能增加存储孔区域R_MH(存储单元阵列MCA的下方)中的字线开关WLSW的数量，且能极力避免连接配线的配线电阻R_WR增加。结果，能减小连接配线的配线电阻R_WR，且也能减少延迟时间tpd。另外，图61已对连接配线W0进行说明，但是关于连接配线W1、W2也同样。

[第11实施方式]

图62是表示第11实施方式的连接配线W0的密度的求法的图。另外，在图62中，反复配置着4个连接部d02沿X方向排列的集合、及未设置4个连接部d02的空间。

例如，如图27等所示，在能形成连接配线W0的区域(也就是字线开关WLSW的Y方向上的间距Y间距)中，有时在比设置着连接部d02b的第3区域R_WLHU2靠Y方向负侧的区域中形成连接配线W0。图62中，将比第3区域R_WLHU2靠Y方向负侧的区域设为区域R_WLHUY。可考虑形成在所述区域R_WLHUY的连接配线W0，而求出连接配线W0的密度。在图62的示例中，连接区域R_HU与存储孔区域R_MH之间的边界部分中，连接配线W0成为最密部分PD。

另外，连接选择栅极线开关SGSW与选择栅极线(SGD、SGS)的连接配线W0也可形成在区域R_WLHUY。图62已对连接配线W0进行说明，但是关于连接配线W1也同样。

另外，在所述第8实施方式～第11实施方式中，已对连接字线WL与字线开关WLSW的连接配线进行说明。然而，也可应用于连接选择栅极线(SGD、SGS)与选择栅极线开关SGSW的连接配线。

另外，如图51所示，动作的执行单位也就是页为16k字节，但是也可为16k字节以上。另外，也可为16k字节以下。

[第12实施方式]

图63是表示第12实施方式的配线层D0的配线图案的一例的示意性俯视图。图63是与图58对应的图。

图63中，与图58同样，在X方向负侧的区域R(-X)中，分别连接于连接配线W0的多个连接部d02每隔一个沿X方向等间隔地排列。换句话说，连接于连接配线W0的连接部d02、与不连接于连接配线W0的连接部d02交替设置在X方向上。另一方面，图63中，与图58不同，连接于连接部d02的连接配线W0从所述连接部d02朝Y方向延伸，在接近所述连接部d02的位置弯折为曲柄形状。另外，也可将沿X方向等间隔地排列的多个连接部d02分为m个连接部d02的集合，并在m个连接部d02中从X方向正侧或负侧数起的第n个连接部d02连接连接配线W0。

另外，图63中，与图58同样，形成着连接配线W0的Y方向的宽度不同的连接配线W0(1)、W0(2)、W0(3)。连接配线W0(1)的Y方向的宽度小于连接配线W0(2)的Y方向的宽度，连接配线W0(2)的Y方向的宽度小于连接配线W0(3)的Y方向的宽度。

另外，图63已对连接配线W0进行说明，但是关于图25～图27及图44～图46中的连接配线(W0～W2、W0a～W2a)，也可为同样的构成。也就是说，也可在连接配线的密度较高的X方向的位置中，缩小连接配线W0的Y方向的宽度，在连接配线W0的密度较低的X方向的位置中，增大连接配线的Y方向的宽度。

[第13实施方式]

图64是表示第13实施方式的配线层D0的配线图案的一例的示意性俯视图。图64是与图60对应的图。

图64中，与图60同样，在X方向负侧的区域中，设置着分别连接于连接配线W0的5个连接部d02沿X方向排列的集合、及不连接于连接配线W0的多个连接部d02沿X方向排列的集合。另一方面，图64中，与图60不同，连接于连接部d02的连接配线W0从所述连接部d02朝Y方向延伸，在接近所述连接部d02的位置弯折为曲柄形状。另外，也可将沿X方向等间隔地排列的多个连接部d02分为m个连接部d02的集合，并在m个连接部d02中从X方向正侧或负侧数起的第n个连接部d02连接连接配线W0。

图64中，与图60同样，形成着连接配线W0的Y方向的宽度不同的连接配线W0(1)、W0(2)、W0(3)。连接配线W0(1)的Y方向的宽度小于连接配线W0(2)的Y方向的宽度，连接配线W0(2)的Y方向的宽度小于连接配线W0(3)的Y方向的宽度。

另外，在图64中，反复配置着与连接配线W0连接的5个连接部d02的集合、及不与连接配线W0连接的5个连接部d02的集合。然而，不限于5个连接部d02，也可反复配置与连接配线W0连接的多个连接部d02的集合、及不与连接配线W0连接的多个连接部d02的集合。

另外，图64已对连接配线W0进行说明，但是关于图25～图27及图44～图46中的连接配线(W0～W2、W0a～W2a)，也可为同样的构成。也就是说，也可在连接配线的密度较高的X方向的位置中，缩小连接配线W0的Y方向的宽度，在连接配线W0的密度较低的X方向的位置中，增大连接配线的Y方向的宽度。

本说明书中揭示出以下发明。

在第1方向(X方向)的第1位置处横穿沿第2方向(Y方向)延伸的直线的连接配线的数量比在所述第1方向(X方向)的第2位置处横穿所述直线的所述连接配线(W0～W2)的数量多的情况下，使包含所述第1位置的所述连接配线的第1部分中的所述第2方向的宽度小于所述第1部分以外的第2部分中的所述第2方向的宽度。

所述第1部分包含所述存储器区域(R_MH)与所述连接区域(R_HU)的边界部分。

所述第1部分包含横穿所述直线的所述连接配线(W0～W2)的数量最多的所述第1方向的位置。

在横穿所述直线的所述连接配线(W0～W2)的数量最多的所述第1方向的位置处，与位于比所述位置靠所述第1方向的所述存储器区域侧的晶体管连接的节点的数量(A)、和位于比所述位置靠所述第1方向的所述存储器区域侧的经由所述连接配线与所述节点连接的节点的数量(B)的差量(A-B)最大。

配线长度越长的所述连接配线，所述第2方向(Y方向)的宽度越大，配线长度越短的所述连接配线，所述第2方向(Y方向)的宽度越小。

本发明具备：多个积层构造(存储器块BLK)，包含沿所述第3方向(Z方向)排列的所述多个导电层(510、WL、SG)，且所述多个导电层沿所述第2方向(Y方向)排列；存储器区域(R_MH)，与所述多个积层构造对应而设置，沿所述第3方向延伸，包含与所述多个导电层对向的多个半导体柱(520、MH)；及连接区域(R_HU)，与所述多个积层构造对应而设置，沿所述第3方向延伸，包含与所述多个导电层电连接的多个第1通孔接触电极(CC)；且所述连接区域(R_HU)设置在存储器平面(MP)的所述第1方向(X方向)的中央位置或大致中央位置、或者所述第1方向的端部。

包含所述第1位置的所述连接配线的第1部分由1根配线形成，所述第1部分以外的第2部分由2根(或2根以上)配线形成。

[其它实施方式]

以上，已对第1实施方式～第10实施方式的半导体存储装置进行说明。然而，以上所说明的构成只是例示，能适当调整具体构成。

例如，图18所例示的多个贴合电极P_I1、P_I2设置在连接区域R_HU的全域。然而，多个贴合电极P_I1、P_I2也可设置在连接区域R_HU的一部分区域或连接区域R_HU以外的区域(例如存储孔区域R_MH)。所述情况下，多个通孔接触电极CC的一部分连接于配线层M0、M1的配线m0、m1，且经由配线m0、m1，连接于连接区域R_HU的一部分区域或连接区域R_HU以外的区域的贴合电极P_I1。

另外，例如，在图21～图23的配线层D3中设置着配线区域R_W3，但是也可不设置配线区域R_W3。另外，在图24及图25的配线层D2中设置着配线区域R_W2，但是也可不设置配线区域R_W2。另外，在图26的配线层D1中未设置通过配线区域，但是也可设置通过配线区域(例如R_TW1)。

另外，在连接区域R_HU、R_HU2中，将各层的导电层110(字线WL及选择栅极线SG)形成为阶梯状，且将通孔接触电极CC的下端或上端连接于各层的导电层110。然而，在连接区域R_HU、R_HU2中，也可通过以下步骤形成通孔接触电极CC。例如，形成到达各层的导电层110的多个接触孔。在多个接触孔的外周面形成氧化硅(SiO₂)等绝缘层。在多个接触孔的外周面的内部形成氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。图50是表示通过所述步骤形成的通孔接触电极CC的示意性剖视图。如图50所示，设置在连接区域R_HU的多个通孔接触电极CC沿Z方向延伸，在上端与导电层100连接。通孔接触电极CC例如可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。另外，在通孔接触电极CC的外周面设置着氧化硅(SiO₂)等绝缘层103。

另外，例如，如参考图15等所说明，2个字线开关WLSW为共用源极区域R_SO的构成。然而，2个字线开关WLSW也可为不共用源极区域R_SO的构成，也就是半导体区域203的源极区域R_SO分离的构成(单指(Single Finger)构造)。同样地，选择栅极线开关SGSW也可为半导体区域203的源极区域R_SO分离的构成(单指构造)。

另外，字线开关WLSW及选择栅极线开关SGSW设置在行控制电路区域R_RC，但是也可为字线开关WLSW设置在行控制电路区域R_RC，选择栅极线开关SGSW设置在块解码器区域R_BD。

另外，在图34及图35中，行控制电路区域R_RC及块解码器区域R_BD的X方向的宽度、与连接区域R_HU2的X方向的宽度相同。然而，行控制电路区域R_RC及块解码器区域R_BD的X方向的宽度也可大于连接区域R_HU2的X方向的宽度。所述情况下，如参考图12所说明，可经由配线层M1中的配线m1a将位线BL连接于列控制电路区域R_CC。

另外，在图7、图8及图17中，贴合电极P_I2与连接部d42不经由通孔接触电极而连接，但是也可经由通孔接触电极而连接。

另外，也可构成为：如参考图12所说明，将行控制电路区域R_RC的一部分设置在从Z方向观察时与连接区域R_HU重叠的区域，将剩余的一部分设置在从Z方向观察时与存储孔区域R_MH重叠的区域，且，如参考图34所说明，将行控制电路区域R_RC设置在区域MP0’～MP3’的中央部。所述情况下，连接区域R_HU也设置在区域MP0’～MP3’的中央部。另外，设置在连接区域R_HU的多个通孔接触电极CC也可为图50所示的构成。

另外，在所述各实施方式的半导体存储装置中揭示出以下构成。所述半导体存储装置具备：2个配线层(例如配线层D0、D1、配线层D1、D2或配线层D2、D3)，设置在半导体衬底(例如，图7的半导体衬底200、图32的半导体衬底500)与多根配线CGI(电压供给配线)之间，且在Z方向上相邻而排列；设置在2个配线层的多根配线(连接配线、屏蔽配线、通过配线)中，以X方向为长度方向的配线比以Y方向为长度方向的配线多。

另外，在所述各实施方式的半导体存储装置中揭示出以下构成。所述半导体存储装置具备：3个配线层(例如配线层D0、D1、D2、或配线层D1、D2、D3)，设置在半导体衬底(例如，图7的半导体衬底200、图32的半导体衬底500)与多根配线CGI(电压供给配线)之间，且在Z方向上相邻而排列；设置在3个配线层的多根配线(连接配线、屏蔽配线、通过配线)中，以X方向为长度方向的配线比以Y方向为长度方向的配线多。

另外，在所述各实施方式的半导体存储装置中揭示出以下构成。所述半导体存储装置具备：多个配线层(例如D0～D3)，设置在半导体衬底(例如，图7的半导体衬底200、图32的半导体衬底500)与多根配线CGI(电压供给配线)之间，且在Z方向上相邻而排列。多个配线层(例如D0～D3)各自具备多个连接部(例如d02～d32)，所述多个连接部设置在从Z方向观察时与多个源极区域R_SO重叠的位置，且与多个漏极区域R_DR及多个导电层110电连接。多个配线层(例如D0～D3)中的多个连接部(d02～d32)分别设置在从Z方向观察时重叠的位置(例如参考图17)。多个连接部(例如d02～d32)中连接着连接配线(例如连接配线W3～W0中的任一个)的连接部(例如d02～d32中的任一个)经由通孔接触电极(例如C12～C42)，与相邻的电压供给配线侧的配线层中的连接部连接，且多个连接部(例如d02～d32)中与连接着连接配线(例如连接配线W3～W0中的任一个)的连接部(例如d02～d32中的任一个)相邻的半导体衬底侧的配线层中的连接部电绝缘。

另外，在以上实施方式中，已对应用于NAND(Not And：与非)闪存的示例进行说明。然而，本说明书中说明的技术例如也能应用于三维型的NOR(Not Or：或非)闪存等NAND闪存以外的构成。另外，本说明书中说明的技术例如也能应用于三维型的DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)等闪存以外的构成。

[其它]

虽已说明本发明的若干个实施方式，但是所述实施方式是作为示例而提示的，并未意欲限定发明的范围。所述新颖的实施方式能用其它各种方式实施，且在不脱离发明的主旨的范围内，能进行各种省略、置换、变更。所述实施方式或其变化包含在发明的范围或主旨中，且包含在权利要求范围所记载的发明及其均等的范围内。

[符号说明]

110 导电层

120 半导体层(半导体柱)

200,500 半导体衬底

CM 芯片(第1芯片)

CP 芯片(第2芯片)

BL 位线

WL 字线

SG 选择栅极线

CC,C400 通孔接触电极(第1通孔接触电极)

CS1 通孔接触电极(第2通孔接触电极)

CS2 通孔接触电极(第3通孔接触电极)

C11,C12,C12b,C21,C22,C31,C32,C41,C42,C1011,C1012,C1012b,C1021,C1022,C1031,C1032 通孔接触电极

d01,d02,d02b,d11,d12,d12b,d21,d22,d31,d32,d42,d1001,d1002,d1002b,d1011,d1012,d1012b,d1021,d1022,d1032 连接部

CGI 配线(电压供给配线)

MC 存储单元

M0,M1,D0,D1,D2,D3,D4,D100,D101,D102,D103 配线层

MB,DB 芯片贴合电极层

W0,W1,W2,W3 连接配线

s2,s3 屏蔽配线

TW2,TW3 通过配线(第1配线)

WLSW 字线开关(晶体管)

SGSW 选择栅极线开关(晶体管)

PI1,PI2 贴合电极

RMH,RMH2 存储孔区域(存储器区域)

RHU,RHU2,RHU21,RHU22 连接区域

RTW2,RTW3 通过配线区域(第1配线区域)

RW0,RW1,RW2,RW3 配线区域(第2配线区域)

RCGI 第1区域

RWLHU1 第2区域

RWLHU2 第3区域。

Claims

1.一种半导体存储装置，具备：

半导体衬底；

多根电压供给配线；

多个晶体管，设置于所述半导体衬底，在第1方向上排列，且在与所述第1方向交叉的第2方向上排列；及

第1配线层，设置在所述半导体衬底与所述多根电压供给配线之间；且

所述多个晶体管各自包含源极区域、及与所述源极区域在所述第2方向上排列的漏极区域；

所述第1配线层包含：

多个第1连接部，设置在从与所述第1方向及所述第2方向交叉的第3方向观察时与所述多个源极区域重叠的位置，且电连接于所述多个源极区域及所述多根电压供给配线；

多个第2连接部，设置在从所述第3方向观察时与所述多个源极区域重叠的位置，且电连接于所述多个漏极区域及多个导电层；及

通过配线区域，设置在沿所述第2方向排列的一对所述第2连接部之间；且

所述通过配线区域包含沿所述第1方向延伸的一根或多根通过配线。

2.根据权利要求1所述的半导体存储装置，其中具备：

第2配线层，设置在所述半导体衬底与所述第1配线层之间；且

所述第2配线层包含：

多个第3连接部，设置在从所述第3方向观察时与所述多个源极区域重叠的位置，且电连接于所述多个第1连接部及所述多个源极区域；

多个第4连接部，设置在从所述第3方向观察时与所述多个源极区域重叠的位置，且电连接于所述多个第2连接部；及

多个第5连接部，设置在从所述第3方向观察时与所述多个漏极区域重叠的位置，且电连接于所述多个第4连接部及所述多个漏极区域。

3.根据权利要求2所述的半导体存储装置，其中

所述多个第4连接部在所述第1方向上的位置、与所述多个第5连接部在所述第1方向上的位置相同或不同。

4.根据权利要求1所述的半导体存储装置，其中

在所述第2连接部与所述通过配线区域之间，设置沿所述第1方向延伸的屏蔽配线。

5.根据权利要求1所述的半导体存储装置，其中具备：

多个积层构造，包含沿所述第3方向排列的所述多个导电层，且所述多个导电层沿所述第2方向排列；

存储器区域，与所述多个积层构造对应而设置，沿所述第3方向延伸，包含与所述多个导电层对向的多个半导体柱；及

挂钩区域，与所述多个积层构造对应而设置，沿所述第3方向延伸，包含与所述多个导电层电连接的多个第1通孔接触电极。

6.根据权利要求5所述的半导体存储装置，其中

所述多个晶体管设置在从所述第3方向观察时与所述挂钩区域及所述存储器区域的一部分重叠的位置。

7.根据权利要求1所述的半导体存储装置，其中

所述多根电压供给配线沿所述第2方向延伸，且在所述第3方向上排列。

8.根据权利要求1所述的半导体存储装置，其中具备：

挂钩配线区域，设置在所述第2连接部与所述屏蔽配线之间；且

所述挂钩配线区域设置着多根将在所述第1方向上隔开的2个所述第2连接部连接的挂钩配线。

9.根据权利要求8所述的半导体存储装置，其中

所述挂钩配线在所述第2方向上的宽度为靠近所述屏蔽配线的所述挂钩配线大于靠近所述第2连接部的所述挂钩配线。

10.根据权利要求1所述的半导体存储装置，其中

所述通过配线包含传递电压的第1通过配线、及传递控制信号的第2通过配线；

所述第1通过配线的所述第2方向的宽度大于所述第2通过配线的所述第2方向的宽度。

11.根据权利要求8所述的半导体存储装置，其中

在所述第1方向的第1位置处横穿沿第2方向延伸的直线的挂钩配线的数量，比在所述第1方向的第2位置处横穿所述直线的所述挂钩配线的数量多，且包含所述第1位置的所述挂钩配线的第1部分中的所述第2方向的宽度小于所述第1部分以外的第2部分中的所述第2方向的宽度。

12.根据权利要求2所述的半导体存储装置，其中

所述多个第1连接部及所述多个第3连接部从所述第3方向观察时分别重叠；

所述多个第2连接部及所述多个第4连接部从所述第3方向观察时分别重叠。

13.根据权利要求1所述的半导体存储装置，其中

所述多个第1连接部在从所述第3方向观察时，与横跨沿所述第1方向排列的所述多个源极区域的区域重叠的第1区域中，沿所述第1方向排列；

所述多个第2连接部于在所述第2方向的两侧与所述第1区域接近的第2区域中，沿所述第1方向排列。

14.根据权利要求1所述的半导体存储装置，其中

所述多个第1连接部及所述多个第2连接部在从所述第3方向观察时，与横跨沿所述第1方向排列的所述多个源极区域的区域重叠的第1区域中，沿所述第1方向排列；

将所述第1连接部设置在2个所述第2连接部之间。

15.根据权利要求1所述的半导体存储装置，其中具备：

第1芯片及第2芯片，沿所述第3方向排列，经由多个贴合电极贴合；且

所述第1芯片具备：

多个积层构造，包含沿所述第3方向排列的所述多个导电层，且沿所述第2方向排列；

挂钩区域，与所述多个积层构造对应而设置，沿所述第3方向延伸，包含与所述多个导电层及所述多个贴合电极电连接的多个第1通孔接触电极；且

所述第2芯片具备：

所述半导体衬底；

所述多根电压供给配线；

所述多个晶体管；及

所述第1配线层。

16.根据权利要求1所述的半导体存储装置，其中具备：

多个积层构造，包含沿所述第3方向排列的多个导电层，且沿所述第2方向排列；

挂钩区域，与所述多个积层构造对应而设置，沿所述第3方向延伸，包含与所述多个导电层电连接的多个第1通孔接触电极；且

所述多个积层构造与所述半导体衬底沿所述第3方向排列；

在所述多个积层构造与所述半导体衬底之间，设置所述多个晶体管、所述第1配线层、及所述多根电压供给配线。

17.根据权利要求5所述的半导体存储装置，其中

所述晶体管的所述第2方向的间距与所述积层构造的所述第2方向的间距相同。

18.根据权利要求5所述的半导体存储装置，其中

所述晶体管的所述第2方向的间距的3倍与所述积层构造的所述第2方向的间距的2倍相同。

19.根据权利要求1所述的半导体存储装置，其中具备：

2个配线层，设置在所述半导体衬底与所述多根电压供给配线之间，且在所述第3方向上相邻而排列；且

设置在所述2个配线层的多根配线中，以所述第1方向为长度方向的配线比以所述第2方向为长度方向的配线多。

20.根据权利要求1所述的半导体存储装置，其中具备：

多个配线层，设置在所述半导体衬底与所述多根电压供给配线之间，且在所述第3方向上相邻而排列；且

所述多个配线层各自具备多个连接部，所述多个连接部设置在从所述第3方向观察时与所述多个源极区域重叠的位置，且电连接于所述多个漏极区域及多个导电层；

所述多个配线层中的所述多个连接部分别设置在从所述第3方向观察时重叠的位置；

所述多个连接部中连接着挂钩配线的所述连接部经由通孔接触电极，与相邻的所述电压供给配线侧的配线层中的所述连接部连接；

所述多个连接部中与连接着所述挂钩配线的所述连接部相邻的所述半导体衬底侧的配线层中的所述连接部电绝缘。