CN112397124B - 具有页缓冲器的半导体存储器装置 - Google Patents

具有页缓冲器的半导体存储器装置 Download PDF

Info

Publication number
CN112397124B
CN112397124B CN202010190508.8A CN202010190508A CN112397124B CN 112397124 B CN112397124 B CN 112397124B CN 202010190508 A CN202010190508 A CN 202010190508A CN 112397124 B CN112397124 B CN 112397124B
Authority
CN
China
Prior art keywords
cache
coupled
latches
bit line
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010190508.8A
Other languages
English (en)
Other versions
CN112397124A (zh
Inventor
吴星来
金东赫
朴泰成
丁寿男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112397124A publication Critical patent/CN112397124A/zh
Application granted granted Critical
Publication of CN112397124B publication Critical patent/CN112397124B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/702—Masking faults in memories by using spares or by reconfiguring by replacing auxiliary circuits, e.g. spare voltage generators, decoders or sense amplifiers, to be used instead of defective ones
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5643—Multilevel memory comprising cache storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/024—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

具有页缓冲器的半导体存储器装置。公开了一种半导体存储器装置。该半导体存储器装置可包括：存储器单元阵列；以及高速缓存锁存器电路，其被配置为通过在与第一方向交叉的第二方向上延伸的多条位线来与存储器单元阵列交换数据，并且包括布置成第一方向上的多列和第二方向上的多行的多个高速缓存锁存器。各个高速缓存锁存器可联接到多个输入/输出IO引脚中的任一个。同时联接到IO引脚的高速缓存锁存器可构成一个IO高速缓存锁存器单元。包括在一个IO高速缓存锁存器单元中的高速缓存锁存器可按2×2阵列单元布置。

Description

具有页缓冲器的半导体存储器装置
技术领域
示例性实施方式涉及半导体存储器装置，更具体地，涉及一种具有页缓冲器的半导体存储器装置。
背景技术
易失性存储器装置可高速写入和读取数据，但当移除电源时丢失存储在其中的数据。非易失性存储器装置可相对低速地写入和读取数据，但即使移除电源也保持存储在其中的数据。因此，为了存储不管是否供电均需要保持的数据，使用非易失性存储器装置。非易失性存储器装置的示例包括ROM(只读存储器)、MROM(掩模ROM)、PROM(可编程ROM)、EPROM(可擦除可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变随机存取存储器)、MRAM(磁性RAM)、RRAM(电阻RAM)、FRAM(铁电RAM)等。闪存可被分为NOR闪存和NAND闪存。
NAND闪存装置广泛用作数据存储装置。NAND闪存装置可使用多个页缓冲器来执行读取并输出存储在存储器单元中的数据所需的操作。
发明内容
在实施方式中，一种半导体存储器装置可包括：存储器单元阵列；以及高速缓存锁存器电路，其被配置为通过在与第一方向交叉的第二方向上延伸的多条位线来与存储器单元阵列交换数据。高速缓存锁存器电路可包括布置成第一方向上的多列和第二方向上的多行的多个高速缓存锁存器。多个高速缓存锁存器中的每一个可联接到多个输入/输出(IO)引脚中的任一个。同时联接到IO引脚的高速缓存锁存器可构成一个IO高速缓存锁存器单元。包括在一个IO高速缓存锁存器单元中的高速缓存锁存器可按2×2阵列单元布置。
在实施方式中，一种半导体存储器装置可包括：存储器单元阵列；多条位线，其在与第一方向交叉的第二方向上延伸，并且包括在第一方向上交替地布置的多条偶数位线和多条奇数位线；以及高速缓存锁存器电路，其被配置为通过所述多条位线与存储器单元阵列交换数据，并且包括布置成第一方向上的多列和第二方向上的多行的多个高速缓存锁存器。高速缓存锁存器可联接到2N个IO引脚中的任一个。N是正整数。同时联接到偶数位线并且联接到2N个IO引脚的2N个高速缓存锁存器可构成一个第一IO高速缓存锁存器单元，同时联接到奇数位线并且联接到2N个IO引脚的2N个高速缓存锁存器可构成一个第二IO高速缓存锁存器单元。一个第一IO高速缓存锁存器单元和一个第二IO高速缓存锁存器单元可构成一个高速缓存锁存器单元。包括在第一IO高速缓存锁存器单元和第二IO高速缓存锁存器单元中的每一个中的高速缓存锁存器可按2×2阵列单元布置。
在实施方式中，一种半导体存储器装置可包括：多个高速缓存锁存器，其布置在与第一方向交叉的第二方向上限定的多个区段中，并且被配置为在第一方向和第二方向上形成多列和多行；多个感测锁存器，其联接到相应高速缓存锁存器，并且布置在第二方向上位于各个区段的两侧的多个区域中；以及多个位线选择晶体管，其布置在所述多个区域中并且联接在感测锁存器与在第二方向上延伸的多条位线之间。各个高速缓存锁存器可联接到多个IO引脚中的任一个。同时联接到IO引脚的高速缓存锁存器可构成一个IO高速缓存锁存器单元。包括在一个IO高速缓存锁存器单元中的高速缓存锁存器可构成多个2×2阵列，并且构成多个2×2阵列之一的高速缓存锁存器可布置在同一区段中。
附图说明
图1是示出根据本公开的实施方式的存储器装置的框图。
图2是示出根据本公开的实施方式的图1的页缓冲器(PB)电路的框图。
图3是示出根据本公开的实施方式的PB电路的示意性布局的平面图。
图4是示出根据本公开的实施方式的图3的部分A的平面图。
图5是用于描述根据本公开的实施方式的半导体存储器装置中的高速缓存锁存器的输入/输出(IO)路径分配和列选择编码的图。
图6是用于描述根据本公开的实施方式的感测锁存器和位线选择晶体管的列选择编码的图。
图7是示出根据本公开的实施方式的联接到位线选择晶体管的位线触点的布局的示例的图。
图8是示出根据本公开的实施方式的联接到位线选择晶体管的位线触点的布局的另一示例的图。
图9是示出根据本公开的实施方式的位线触点的布局的图。
图10是示出根据本公开的实施方式的半导体存储器装置中的列解码器的布局的图。
图11是示出与本公开的实施方式有关的半导体存储器装置中的高速缓存锁存器的IO路径分配和列选择编码的图。
图12是用于描述根据本公开的实施方式的根据图11中的高速缓存锁存器单元的布局的位线选择晶体管和感测锁存器的列选择编码的图。
图13是示出根据本公开的实施方式的联接到图12的位线选择晶体管的位线触点的布局的示例的图。
图14是用于描述与本公开的实施方式有关的半导体存储器装置的列解码器的布局的图。
图15和图16是示出根据本公开的实施方式的半导体存储器装置的一部分的横截面图。
图17是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的框图。
图18是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的而非限制性的。贯穿说明书，相似的标号表示相似的元件。在描述本公开时，当确定已知现有技术的详细描述可能模糊本公开的主旨或清晰程度时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后所列的手段。在涉及单数名词(例如，“一个”、“一种”、“该”)时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则冠词可包括该名词的复数。
在本公开的实施方式中即使没有明确说明也应该解释为包括误差容限。
另外，在描述本公开的元件时，可存在类似第一、第二、A、B、(a)和(b)使用的术语。这些仅是为了将一个元件与另一元件相区别，而非暗指或暗示元件的实质、次序、顺序或数量。另外，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，如本文所使用的，在本公开的技术精神内，第一元件可以是第二元件。
如果元件被描述为“连接”、“联接”或“链接”到另一元件，则该元件可直接“连接”、“联接”或“链接”，但它们之间仍可插入另一元件，或者相应元件可经由第三元件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则另一元件C可设置在元件A和B之间。当描述位置关系时，例如当描述两个元件之间的位置关系(例如，“在…上”、“在…上方”、“在…下方”或“在…旁边”)时，只要不使用诸如“直接”或“紧挨”的术语，一个或更多个其它元件可位于两个元件之间。
另外，本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上各种交互和操作是可能的。各种示例性实施方式可单独地实现或组合实现。
以下，将参照附图详细描述本公开的实施方式。
图1是示出根据本公开的实施方式的存储器装置的框图。
参照图1，根据本实施方式的半导体存储器装置可包括存储器单元阵列100和外围电路200。外围电路200可包括控制逻辑210、电压发生器220、行解码器230、页缓冲器(PB)电路240和输入/输出(IO)电路250。
存储器单元阵列100可包括多个存储块BLK。尽管未示出，各个存储块BLK可包括多个单元串。各个单元串可包括一个或更多个漏极选择晶体管、多个存储器单元和一个或更多个源极选择晶体管，它们全部串联联接在一起。存储器单元可以是易失性存储器单元或非易失性存储器单元。
存储器单元阵列100可通过字线WL和选择线DSL和SSL联接到行解码器230。选择线DSL和SSL可包括漏极选择线DSL和源极选择线SSL。存储器单元阵列100可通过位线BL联接到PB电路240。存储器单元阵列100可在编程操作期间存储通过PB电路240接收的数据，并在读操作期间将存储在其中的数据发送到PB电路240。
控制逻辑210可响应于通过IO电路250输入的命令CMD而输出用于控制PB电路240的页缓冲器控制信号PBCON。控制逻辑210可响应于通过IO电路250输入的命令CMD而输出用于生成半导体存储器装置所需的电压的电压控制信号VCON。控制逻辑210可响应于通过IO电路250输入的地址信号ADD而输出行地址信号RADD和列地址信号CADD。
电压发生器220可响应于控制逻辑210的电压控制信号VCON而生成用于编程操作、读操作或擦除操作的各种操作电压Vop。例如，操作电压Vop可包括编程电压、通过电压、读电压和擦除电压。
行解码器230可响应于来自控制逻辑210的行地址信号RADD而选择存储器单元阵列100的存储块BLK之一。行解码器230可将来自电压发生器220的操作电压Vop传送到联接到所选存储块BLK的字线WL以及选择线DSL和SSL。
PB电路240可从控制逻辑210接收页缓冲器控制信号PBCON，并将数据信号DATA发送到IO电路250/从IO电路250接收数据信号DATA。PB电路240可响应于页缓冲器控制信号PBCON来控制布置在存储器单元阵列100中的位线。例如，PB电路240可通过响应于页缓冲器控制信号PBCON而感测存储器单元阵列100的位线BL的信号来检测存储在存储器单元阵列100的存储器单元中的数据，并根据所检测的数据将数据信号DATA发送到IO电路250。PB电路240可响应于页缓冲器控制信号PBCON基于从IO电路250接收的数据信号DATA对位线BL施加信号，并因此将数据写到存储器单元阵列100的存储器单元。PB电路240可将数据写到联接到由行解码器230启用的字线的存储器单元，或者可从存储器单元读取数据。
IO电路250可将从外部输入的命令CMD或地址ADD传送到控制逻辑210，或者通过数据线DL与PB电路240交换数据。IO电路250可包括被配置为通过放大数据线DL的电压来生成数据的多个IO感测放大器，并且可将所生成的数据输出到IO路径IO。IO路径IO可包括2N个数据IO引脚，其中N是等于或大于2的自然数。通常，N为3(N＝3)。在这种情况下，IO路径IO可包括定义为IO<0>至IO<7>的八个数据IO引脚。
图2是示出图1的PB电路的框图。
参照图2，页缓冲器电路可包括位线选择电路241、感测锁存器电路242、高速缓存锁存器电路243和列解码器电路244。
位线选择电路241可包括各自联接到相应位线BL的多个位线选择晶体管(HVN)241a。各个位线选择晶体管241a可联接在对应位线BL与线L1之间，并且可响应于位线选择信号BLSEL来操作。当位线选择信号BLSEL被启用时，位线选择晶体管241a可将位线BL和线L1彼此联接。当位线选择信号BLSEL被禁用时，位线选择晶体管241a可将位线BL和线L1彼此隔离。
感测锁存器电路242可包括分别通过线L1联接到位线选择晶体管241a的多个感测锁存器(LVN)242a。各个感测锁存器242a可基于存储在其中的数据对线L1施加电压。施加到线L1的电压可通过位线选择晶体管241a传送到位线BL。感测锁存器242a可基于线L1的电压来执行锁存。感测锁存器242a可基于从位线BL通过位线选择晶体管241a传送到线L1的电压来执行锁存。
高速缓存锁存器电路243可包括分别通过页线PL联接到感测锁存器242a的多个高速缓存锁存器243a。各个高速缓存锁存器243a可通过页线PL与对应感测锁存器242a交换数据。高速缓存锁存器243a可通过图1的数据线DL来与图1的IO电路250交换数据。高速缓存锁存器243a可存储从感测锁存器242a接收的数据，并响应于从列解码器电路244输入的列选择信号CS来通过数据线将存储在其中的数据传送到IO电路250。高速缓存锁存器电路243可响应于从图1的控制逻辑210接收的页缓冲器控制信号PBCON来与感测锁存器电路242或IO电路250交换数据。
列解码器电路244可响应于从图1的控制逻辑210输入的列地址信号CADD来生成列选择信号CS。例如，当使用八个数据IO引脚时，可响应于列选择信号CS从高速缓存锁存器电路243的高速缓存锁存器243a当中选择八个高速缓存锁存器243a，并且存储在所选的八个高速缓存锁存器243a中的数据可通过数据线DL发送到IO电路。
以下，附图中位线的布置方向将被定义为第一方向FD，位线的延伸方向将被定义为第二方向SD。第一方向FD和第二方向SD可基本上以大致直角彼此交叉。第三方向TD可对应于与第一方向FD和第二方向SD垂直的方向。在本说明书的以下描述中，“垂直”或“垂直方向”将用作与第三方向TD基本上相同的含义。在附图中，箭头所指示的方向及其相反方向表示相同的方向。
图3是示出根据本公开的实施方式的PB电路的示意性布局的平面图，图4是更详细地示出图3的部分A的平面图。
参照图3，可在第二方向SD上定义多个区段ST1至ST3。在区段ST1至ST3中的每一个中，可布置多个高速缓存锁存器243a和一个列解码器组CSDEC Group。
在区段ST1至ST3中的每一个中，高速缓存锁存器243a可在第二方向SD上布置成四行，各行在第一方向FD上对齐。各个高速缓存锁存器243a可联接到偶数位线或奇数位线。在区段ST1至ST3中的每一个内，两行高速缓存锁存器243a联接到偶数位线，另两行高速缓存锁存器243a联接到奇数位线。在附图中，Cache Even表示联接到偶数位线的高速缓存锁存器，Cache Odd表示联接到奇数位线的高速缓存锁存器。
列解码器组CSDEC Group可包括多个列解码器(未示出)。列解码器可联接到与列解码器布置在同一区段(即，区段ST1至ST3之一)中的高速缓存锁存器243a，并向高速缓存锁存器243a提供列选择信号。
在第二方向SD上，可提供三个区段ST1至ST3。在这种情况下，对于区段ST1至ST3中的每一个，高速缓存锁存器243a可布置成四行，即，总共十二(12)行。包括布置成十二行的高速缓存锁存器243a的高速缓存锁存器电路可被描述为包括十二级。高速缓存锁存器电路的级数可由布置在列方向(即，与位线的延伸方向对应的第二方向SD)上的高速缓存锁存器243a的数量限定。
在第二方向SD上区段ST1至ST3中的每一个的任一侧，可布置一个感测锁存器组LVN Group和一个位线选择组HVN Group。感测锁存器组LVN Group可比位线选择组HVNGroup更靠近对应ST区段(例如，区段ST1至ST3之一)设置。感测锁存器组LVN Group可设置在ST区段与位线选择组HVN Group之间。ST区段的任一侧的感测锁存器组可被描述为一对感测锁存器组LVN Group。同一ST区段的任一侧的位线选择组可被描述为一对位线选择组HVN group。
参照图4，各个感测锁存器组LVN Group可包括多个感测锁存器242a。一对感测锁存器组LVN Group可分别通过页线联接到位于相应ST区段中的高速缓存锁存器243a。
各个位线选择组HVN组可包括多个位线选择晶体管241a。一对位线选择组HVNGroup可分别通过线联接到布置在相应ST区段中的感测锁存器242a。
在擦除操作期间，擦除电压可被施加到位线并通过位线传送到位线选择晶体管241a。在擦除操作期间施加到位线的擦除电压可被位线选择晶体管241a阻断，以不传送到感测锁存器242a。为此，位线选择晶体管241a可被配置成能够承受高压的高压元件，感测锁存器242a可被配置成低压元件。
感测锁存器242a可在第一方向FD上具有第一尺寸P1作为间距。第一尺寸P1可基本上等于高速缓存锁存器243a在第一方向FD上的间距。布置在第一方向FD上的感测锁存器242a的数量可基本上等于布置在第一方向FD上的高速缓存锁存器243a的数量。在各个感测锁存器组LVN Group中，感测锁存器242a可布置成两行。
位线选择晶体管241a可在第一方向FD上具有第二尺寸P2作为间距。第二尺寸P2可大于高速缓存锁存器243a在第一方向FD上的间距P1。布置在第一方向FD上的位线选择晶体管241a的数量可小于布置在第一方向FD上的高速缓存锁存器243a的数量。例如，位线选择晶体管241a在第一方向FD上的间距P2可以是高速缓存锁存器243a在第一方向FD上的间距P1的两倍大。因此，布置在第一方向FD上的位线选择晶体管241a的数量可以是布置在第一方向FD上的高速缓存锁存器243a的数量的一半。在各个位线选择组HVN Group中，位线选择晶体管241a可布置成四行。
图5是用于描述根据本公开的实施方式的半导体存储器装置中的高速缓存锁存器的IO路径分配和列选择编码的图。
参照图5，构成高速缓存锁存器电路的高速缓存锁存器243a可在第二方向SD上布置成12行。当高速缓存锁存器243a在第二方向SD上布置成12行时，可在第一方向FD上重复地布置各自包括48个高速缓存锁存器243a的单元高速缓存块CB。在本说明书中，高速缓存锁存器243a布置的行数和包括在单元高速缓存块CB中的高速缓存锁存器243a的数量仅是用于促进理解的示例，通过本公开可以想到的实施方式不限于本说明书中用于例示的数和量。
IO路径可包括八个IO引脚IO<0>至IO<7>。各个高速缓存锁存器243a可通过IO电路250联接到IO引脚IO<0>至IO<7>之一。同时联接到IO引脚IO<0>至IO<7>的高速缓存锁存器243a可构成一个IO高速缓存锁存器单元。
图5示出包括在IO高速缓存锁存器单元中的高速缓存锁存器243a。假定联接到偶数位线的偶数高速缓存锁存器由“Cache#Even”表示，则具有相同编号#的偶数高速缓存锁存器可包括在同一IO高速缓存锁存器单元中。具有不同编号#的偶数高速缓存锁存器可包括在不同的IO高速缓存锁存器单元中。类似地，假定联接到奇数位线的奇数高速缓存锁存器由“Cache#Odd”表示，则具有相同编号#的奇数高速缓存锁存器可包括在同一IO高速缓存锁存器单元中，而具有不同编号#的奇数高速缓存锁存器可包括在不同的IO高速缓存锁存器单元中。
例如，可通过列选择信号同时选择包括在一个IO高速缓存锁存器单元中的八个高速缓存锁存器243a(例如，八个Cache1 Even缓存器)。因此，包括在一个IO高速缓存锁存器单元中的八个高速缓存锁存器243a中所存储的数据可通过IO引脚IO<0>至IO<7>并行输出。IO高速缓存锁存器单元可对应于数据IO单元。
具有相同编号#的偶数高速缓存锁存器Cache#Even(例如，Cache2 Even)和具有相同编号#的奇数高速缓存锁存器Cache#Odd(例如，Cache2 Odd)可构成一个高速缓存锁存器单元。高速缓存锁存器单元可对应于列修复单元。一个高速缓存锁存器单元内的八个偶数高速缓存锁存器Cache#Even可构成第一IO高速缓存锁存器单元。一个高速缓存锁存器单元内的八个奇数高速缓存锁存器Cache#Odd可构成第二IO高速缓存锁存器单元。一个高速缓存锁存器单元可包括两个IO高速缓存锁存器单元。
包括在一个高速缓存锁存器单元中的高速缓存锁存器243a可布置成多个4×2阵列。当一个高速缓存锁存器单元包括16个高速缓存锁存器243a时，16个高速缓存锁存器243a可布置成两个4×2阵列。在图5中，由粗虚线指示的框分别表示4×2阵列。包括在一个高速缓存锁存器单元中的高速缓存锁存器243a可布置成两个单独的4×2阵列单元。构成高速缓存锁存器单元的多个4×2阵列中的一个(即，图5中由粗虚线指示的框)的高速缓存锁存器243a可布置成第一方向FD上的两个连续列和第二方向SD上的四个连续行。
构成高速缓存锁存器单元的多个4×2阵列中的一个(即，图5中由粗虚线指示的框)的高速缓存锁存器243a可布置在同一区段(区段ST1至ST3之一)中。包括在一个高速缓存锁存器单元中的高速缓存锁存器243a布置的行数可小于包括在高速缓存锁存器电路中的全部高速缓存锁存器243a布置的行数。例如，包括在高速缓存锁存器电路中的所有高速缓存锁存器243a布置的行数可为12，而编号Cache#为1的高速缓存锁存器243a(例如，一个高速缓存锁存器单元中的高速缓存锁存器243a)布置的行数可为八。
构成高速缓存锁存器单元的多个4×2阵列中的一个(即，图5中由粗虚线指示的框)的高速缓存锁存器243a可包括四个偶数高速缓存锁存器和四个奇数高速缓存锁存器。包括在高速缓存锁存器单元的多个4×2阵列中的一个(即，由图5的粗虚线指示的框)中的四个偶数高速缓存锁存器可包括在一个IO高速缓存锁存器单元中，并且可布置成2×2阵列。包括在高速缓存锁存器单元的多个4×2阵列中的一个(即，由图5的粗虚线指示的框)中的四个奇数高速缓存锁存器可包括在一个IO高速缓存锁存器单元中，并布置成2×2阵列。
包括在一个IO高速缓存锁存器单元中的高速缓存锁存器243a可布置成两个2×2阵列。例如，由各个角处具有点的粗体矩形指示的编号#为1的八个偶数高速缓存锁存器Cache1 Even可布置成两个2×2阵列。即，包括在一个IO高速缓存锁存器单元中的高速缓存锁存器243a可按2×2阵列单元布置。构成IO高速缓存锁存器单元的多个2×2阵列中的一个的高速缓存锁存器243a可在第一方向FD上布置成两个连续列。构成IO高速缓存锁存器单元的多个2×2阵列中的一个的高速缓存锁存器243a可不在第二方向SD上布置成连续行。
构成IO高速缓存锁存器单元的多个2×2阵列中的一个的高速缓存锁存器243a可布置在区段ST1至ST3中的一个区段中。包括在一个IO高速缓存锁存器单元中的两个2×2阵列可布置在不同的区段中。例如，由各个角处具有点的粗体矩形所指示的编号#为1的八个偶数高速缓存锁存器Cache1 Even组成的两个2×2阵列中的一个可设置在第一区段ST1中，两个2×2阵列中的另一个可设置在第三区段ST3中。
图6是用于描述根据本公开的实施方式的感测锁存器和位线选择晶体管的列选择编码的图。
参照图6，在区段ST1至ST3中的每一个中高速缓存锁存器243a可布置成四行。在ST区段(例如，区段ST1至ST3之一)的任一侧，可布置两行感测锁存器242a和四行位线选择晶体管241a。图6示出联接到感测锁存器242a和位线选择晶体管241a的高速缓存锁存器单元。假定各个感测锁存器242a由“LVN#”表示，则具有相同编号#的感测锁存器242a可联接到同一高速缓存锁存器单元，具有不同编号#的感测锁存器242a可联接到不同的高速缓存锁存器单元。具有相同编号#的感测锁存器242a可构成一个感测锁存器单元。
为了简化用于联接感测锁存器242a和高速缓存锁存器243a的页线的结构，彼此联接的感测锁存器242a和高速缓存锁存器243a可在第二方向SD上布置成一行。因此，感测锁存器242a的布局可由高速缓存锁存器243a的布局决定。图6的右侧的扩展部分示出高速缓存锁存器243a和联接到高速缓存锁存器243a的感测锁存器242a的布局。如图6所示，联接到高速缓存锁存器243a的4×2阵列的八个感测锁存器242a可按2×2阵列单元分成两个组，每组在第二方向SD上布置在高速缓存锁存器243a的4×2阵列的相对侧。
位线选择晶体管241a可通过感测锁存器242a联接到高速缓存锁存器243a。图6示出联接到高速缓存锁存器单元的位线选择晶体管241a。假定各个位线选择晶体管241a由“HVN#”表示，则具有相同编号#的位线选择晶体管241a可联接到同一高速缓存锁存器单元，具有不同编号#的位线选择晶体管241a可联接到不同的高速缓存锁存器单元。具有相同编号#的位线选择晶体管241a可构成一个位线选择单元。位线选择单元可对应于列修复单元。
为了简化用于联接位线选择晶体管241a和感测锁存器242a的线的结构，彼此联接的位线选择晶体管241a和感测锁存器242a可在第二方向SD上布置成一行。因此，位线选择晶体管241a的布局可根据构成感测锁存器单元的感测锁存器242a的布局来决定。图6的右侧的扩展部分示出高速缓存锁存器243a和联接到高速缓存锁存器243a的位线选择晶体管241a的布局。如图6所示，联接到高速缓存锁存器243a的4×2阵列的八个位线选择晶体管241a可按4×1阵列单元分成两个组，并且在第二方向SD上布置在高速缓存锁存器243a的4×2阵列的两侧。
图7是示出联接到位线选择晶体管的位线触点的布局的示例的图。
参照图7，位线选择晶体管241a可分别通过位线触点BLC联接到位线BL。位线触点BLC可在位线选择晶体管241a的列单元内按对角线形状布置。例如，在位线选择晶体管241a的各列中，位线触点BLC可被布置在随着位线选择晶体管241a的位置在第一方向FD上向下移动而在第二方向SD上远离移动的位置处。位线触点BLC的这种布局可被定义为基于列的单向对角线布局。
根据位线触点BLC的基于列的单向对角线布局，同一行中的位线触点BLC可被布置为彼此不相邻。随着存储器装置的集成度增加，位线BL之间的空间已逐渐减小。在这种情况下，当在同一行中位线触点BLC彼此相邻布置时，极有可能发生缺陷。例如，位线触点BLC可能彼此短路。当位线触点BLC如图7所示按基于列的单向对角线布局布置时，可减少位线触点BLC彼此短路的缺陷。作为参考，图7示出位线选择晶体管241a在第一方向FD上的长度大于在第二方向SD上的长度，但图7所示的长度未按比例绘制。事实上，位线选择晶体管241a在第一方向FD上的长度可等于或小于位线选择晶体管241a在第二方向SD上的宽度。
参照图6和图7，包括在一个高速缓存锁存器单元中的高速缓存锁存器243a按4×2阵列单元布置，并且包括在一个位线选择单元中的位线选择晶体管241a相对于高速缓存锁存器243a的布局按4×1阵列单元布置。因此，包括在一个位线选择单元中的位线选择晶体管241a，即，具有相同编号#的位线选择晶体管241a(HVN#)可不在列方向上连续布置。因此，当位线触点BLC按基于列的单向对角线布局布置时，联接到一个位线选择单元中所包括的16个位线选择晶体管241a的位线未必在第二方向上连续布置。
在存储器装置中，在特定位线中可能发生工艺缺陷，这是由于制造工艺等中的缺陷颗粒P而产生的。在这种情况下，当执行读操作时，错误数据可被发送到高速缓存锁存器，并因此导致读错误。因此，为了防止这种读错误，存储器装置中可包括用于修复加载缺陷数据的高速缓存锁存器的高速缓存锁存器，即，用于缺陷修复的高速缓存锁存器。在读操作期间，加载缺陷数据的缺陷高速缓存锁存器可由用于缺陷修复的高速缓存锁存器替换，以便输出存储在用于缺陷修复的高速缓存锁存器中的数据，而不输出存储在缺陷高速缓存锁存器中的数据。这种操作被称为列修复。此外，随着装置继续缩小，靠近缺陷位线的位线可能变得有缺陷。因此，为了增加缺陷修复效率，可同时在多个高速缓存锁存器上执行上述列修复。
在列修复期间，当联接到一个高速缓存锁存器单元的16条位线中的任一条中发生缺陷时，整个高速缓存锁存器单元被作为缺陷高速缓存锁存器单元处理，并且缺陷高速缓存锁存器单元由正常高速缓存锁存器单元替换。当横跨联接到两个不同的高速缓存锁存器单元的位线发生缺陷颗粒时，这两个高速缓存锁存器单元需要被作为缺陷高速缓存锁存器单元处理，导致缺陷修复效率较低。因此，为了增加缺陷修复效率，联接到一个高速缓存锁存器单元的位线(即，联接到一个位线选择单元的位线)需要连续地布置。
当位线按基于列的单向对角线布局布置时，联接到一个位线选择单元的位线未连续地布置，导致缺陷修复效率较低。作为示例，联接到位线BL<7>和BL<8>的位线选择晶体管241a上标记的“HVN#”的编号#为1，联接到位线BL<9>至BL<11>的位线选择晶体管241a上标记的“HVN#”的编号#为2。这指示位线BL<7>和BL<8>以及位线BL<9>至BL<11>联接到不同的高速缓存锁存器单元。因此，当如图7所示横跨位线BL<7>至BL<11>发生缺陷颗粒P时，联接到两个位线选择单元的两个高速缓存锁存器单元需要被作为缺陷高速缓存锁存器单元处理。因此，缺陷修复效率可能降低。
图8是示出联接到位线选择晶体管的位线触点的布局的另一示例的图。
参照图8，位线选择晶体管241a按与图7相同的布局布置。然而，图8与图7的不同之处在于，位线触点BLC的位置改变。例如，位线触点BLC的位置改变，使得位线BL<9>至BL<16>分别联接到第一列的第17至第24行的位线选择晶体管241a，并且位线BL<17>至BL<24>分别联接到第一列的第9至第16行的位线选择晶体管241a。在这种情况下，由于联接到一个位线选择单元中所包括的16个位线选择晶体管241a的位线BL在第一方向上连续地布置，所以修复由缺陷颗粒导致的列缺陷的列修复的效率可改进。
随着半导体存储器装置的集成度增加，位线之间的空间已逐渐减小。因此，极有可能发生相邻位线触点BLC彼此短路的缺陷。当彼此短路的两个位线触点BLC所联接至的位线联接到一个高速缓存锁存器单元时，可仅在这一个高速缓存锁存器单元上执行列修复。然而，当彼此短路的两个位线触点BLC所联接至的位线联接到不同的高速缓存锁存器单元时，这两个高速缓存锁存器单元均需要被作为缺陷高速缓存锁存器单元处理。因此，列修复效率可能降低。
例如，联接到位线BL<32>的位线选择晶体管241a上标记的“HVN#”的编号#为2，并且联接到位线BL<33>的位线选择晶体管241a上标记的“HVN#”的编号#为3。即，编号彼此不同。这指示位线BL<32>和位线BL<33>联接到不同的高速缓存锁存器单元。由于联接到位线BL<32>的位线触点BLC和联接到位线BL<33>的位线触点BLC彼此相邻设置，所以当存在缺陷时位线触点BLC极有可能彼此短路。当联接到位线BL<32>的位线触点BLC和联接到位线BL<33>的位线触点BLC彼此短路时，两个高速缓存锁存器单元均需要被作为缺陷高速缓存锁存器单元处理。因此，列修复效率可能降低。
尽管可增加位线BL<32>和BL<33>之间的空间以增加位线触点BLC之间的空间以改进列修复效率，但半导体存储器装置的尺寸也将增加。
图9是示出根据本公开的实施方式的位线触点的布局的图。
参照图9，位线选择晶体管241a按与图8相同的布局布置，但图9与图8的不同之处在于，位线触点BLC的位置改变，使得联接到不同高速缓存锁存器单元并且联接到彼此相邻的两条位线的两个位线触点BLC被彼此分离并且不相邻。
例如，位线触点BLC的位置被设置为使得位线BL<33>不联接到第二列的第9行的位线选择晶体管241a，而是联接到第二列的第17行的位线选择晶体管241a。在这种情况下，可增加联接到位线BL<32>的位线触点BLC与联接到位线BL<33>的位线触点BLC之间的空间，而不增加位线BL<32>和BL<33>之间的空间。因此，列修复效率可改进，而不会增加半导体存储器装置的尺寸。
图10是示出根据本公开的实施方式的半导体存储器装置中的列解码器的布局的图。
参照图10，在区段ST1至ST3中的每一个中布置多个列解码器244a。列解码器244a可联接到与列解码器244a布置在同一区段中的高速缓存锁存器243a。
图10示出联接到IO高速缓存锁存器单元的列解码器244a的高速缓存锁存器243a。假定联接到偶数高速缓存锁存器Cache#Even的列解码器244a由“CSDEC#Even”表示，并且联接到奇数高速缓存锁存器Cache#Odd的列解码器244a由“CSDEC#Odd”表示，则具有相同编号#和编号#之后的相同符号Even或Odd的列解码器244a联接到同一IO高速缓存锁存器单元。编号#和编号#之后的符号Even或Odd中的任一个不同的列解码器244a联接到不同的IO高速缓存锁存器单元。
为了简化用于联接列解码器244a和高速缓存锁存器243a的布线的结构，彼此联接的列解码器244a和高速缓存锁存器243a可在第二方向SD上布置成一行或一列。
在区段ST1至ST3中的每一个中，包括在一个高速缓存锁存器单元中的四个偶数高速缓存和四个奇数高速缓存可按2×2阵列单元布置。包括在一个高速缓存锁存器单元中的四个偶数高速缓存可共享一个列解码器，并且包括在一个高速缓存锁存器单元中的四个奇数高速缓存可共享一个列解码器。因此，列解码器244a的数量可减少至高速缓存锁存器243a的数量的四分之一(1/4)。例如，在区段ST1至ST3中的每一个中，列解码器244a可布置成两行，这是高速缓存锁存器243a布置的行数的一半。
图11是示出在与本公开的实施方式有关的半导体存储器装置中高速缓存锁存器的IO路径分配和列选择编码的图。
参照图11，可在列方向上按升序向高速缓存锁存器243a分配IO路径。例如，布置在一对连续列中的高速缓存锁存器243a可包括在不同的高速缓存锁存器单元中。例如，布置在第一区段ST1和第二区段ST2的第三列中的高速缓存锁存器243a可包括在第二高速缓存锁存器单元中(“Cache#even”和“Cache#Odd”的编号#为2)，而布置在第一区段ST1和第二区段ST2的第四列中的高速缓存锁存器243a可包括在第三高速缓存锁存器单元中(“Cache#even”和“Cache#Odd”的编号#为3)。
图12是用于描述根据图11中的高速缓存锁存器单元的布局的位线选择晶体管和感测锁存器的列选择编码的图。
参照图12，布置在一对连续列中的高速缓存锁存器243a可包括在不同的高速缓存锁存器单元中。例如，包括在一个感测锁存器单元中的感测锁存器242a(即，“LVN#”的编号#相同的感测锁存器242a)可按1×2阵列单元布置，并且包括在一个位线选择单元中的位线选择晶体管241a(即，“HVN#”的编号#相同的位线选择晶体管241a)可按2×1阵列单元布置。
图13是示出联接到图12的位线选择晶体管的位线触点的布局的示例的图。
参照图13，位线触点BLC可被布置为使得联接到一个位线选择单元中所包括的16个位线选择晶体管241a的位线被连续地布置。例如，联接到位于奇数行的位线选择晶体管241a的位线触点BLC可被布置在随着位线选择晶体管241a的位置在第二方向SD上向下移动而在第一方向和第二方向上远离移动的位置处。此外，联接到位于偶数行的位线选择晶体管241a的位线触点BLC可被布置在随着位线选择晶体管241a的位置在第二方向SD上向上移动而在第一方向和第二方向上远离移动的位置处。在此示例中，位线触点BLC可形成V形布局。
在位线触点BLC的V形布局中，联接到一个位线选择单元中所包括的16个位线选择电路241的位线可在第一方向上连续地布置，这使得可改进用于修复由缺陷颗粒P导致的列缺陷的列修复的效率。然而，根据V形布局，联接到两个不同位线选择单元的位线触点BLC(即，联接到与两个不同高速缓存锁存器单元对应的位线的位线触点BLC)之间的距离可减小。在图13中，由虚线椭圆表示的部分指示联接到与两个不同高速缓存锁存器单元对应的两条位线的两个位线触点BLC靠近彼此布置。在这种情况下，这两个位线触点BLC极有可能彼此短路。这指示两个高速缓存锁存器单元均极有可能被作为缺陷高速缓存锁存器单元处理。因此，列修复效率可能降低。尽管增加与两个高速缓存锁存器单元对应的位线之间的空间以及位线触点BLC之间的空间可改进列修复效率，但布局面积也将增加。
根据上面参照图9描述的实施方式，可确保联接到与不同高速缓存锁存器单元对应的位线的位线触点BLC之间的空间，而不会增加布局面积。因此，列修复效率可改进，而不会增加半导体存储器装置的尺寸。
图14是用于描述与本公开的实施方式有关的半导体存储器装置的列解码器的布局的图。
参照图14，布置在一对连续列中的高速缓存锁存器243a可包括在不同的高速缓存锁存器单元中。在此示例中，区段ST1至ST3中的一个区段中布置在一对列中的四个偶数高速缓存和四个奇数高速缓存当中，每两个偶数高速缓存和两个奇数高速缓存需要联接到不同的列解码器。因此，列解码器244a的数量可减少至高速缓存锁存器243a的数量的一半，并且区段ST1至ST3中的每一个中的列解码器244a需要布置成四行，这等于高速缓存锁存器243a布置的行数。
根据上面参照图10描述的实施方式，所需列解码器244a的数量、列解码器244a布置的行数以及用于联接列解码器244a和高速缓存锁存器243a的布线的数量可减少至参照图14描述的示例的一半。因此，可提供一种通过减小列解码器244a和布线所占据的面积而减小了尺寸的半导体存储器装置。
图15是根据本公开的实施方式的半导体存储器装置的一部分的横截面图。
参照图15，半导体存储器装置可具有PUC(单元下外围)结构。半导体存储器装置可包括设置在存储器结构CS下方的逻辑结构LS。
逻辑结构LS可设置在基板10上。存储器结构CS可设置在源极板11上，并且基板10可包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中的一个或更多个。源极板11可由多晶硅层形成。与可由单晶硅层形成的基板10不同，源极板11可由多晶硅层形成，因为源极板11需要形成在逻辑结构LS上。
逻辑结构LS可包括逻辑电路20、布线M1和M2以及介电层30。
逻辑电路20可包括设置在基板10的有源区域中的晶体管TR，有源区域由隔离层10A限定。尽管未示出，逻辑电路20还可包括电容器、电感器等。逻辑电路20可包括根据上述实施方式的图1的PB电路240。
介电层30可设置在基板10上以覆盖逻辑电路20。介电层30可包括氧化硅，例如HDP(高密度等离子体)氧化物或TEOS(正硅酸乙酯)氧化物。介电层30可包括设置在其中的多条布线M1和M2。布线M1和M2可包括设置在逻辑电路20上方的第一布线层中的第一布线M1以及设置在第一布线层上方的第二布线层中的第二布线M2。第一布线M1可通过第一触点CNT1联接到逻辑电路20。第二布线M2可通过第二触点CNT2联接到第一布线M1。
存储器结构CS可包括设置在源极板11上方的垂直沟道CH以及沿着垂直沟道CH交替地层叠的多个电极层40和多个层间介电层42。
在电极层40当中，最下层可构成源极选择线，最上层可构成漏极选择线。源极选择线与漏极选择线之间的电极层40可构成字线。电极层40可包括导电材料。例如，电极层40可包括选自掺杂半导体(例如，掺杂硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)或过渡金属(例如，钛，钽等)中的一个或更多个。层间介电层42可包括氧化硅。
垂直沟道CH可通过电极层40和层间介电层42连接到源极板11。各个垂直沟道CH可包括沟道层50和栅极介电层52。沟道层50可包括多晶硅或单晶硅，并且在其一些区域中包括诸如硼(B)的P型杂质。栅极介电层52可包括从沟道层50的外壁在向内方向上依次层叠的隧道介电层、电荷存储层和阻挡层。隧道介电层可包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层可包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡层可包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆或氧化钽的单个层或其层叠层。在一些实施方式中，栅极介电层52可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物、氮化物和氧化物依次层叠。在电极层40围绕垂直沟道CH的部分中，可形成源极选择晶体管、存储器单元和漏极选择晶体管。
位线BL可通过位线触点BLC联接到垂直沟道CH的沟道层50。通过触点CNT3连接到位线BL的布线M3可布置在位线BL上方。布线M3可通过触点CNT4联接到逻辑结构LS的布线M2。这样，可构造电路径，其将位线BL和逻辑结构LS的PB电路连接。
图16是示出根据本公开的实施方式的半导体存储器装置的横截面图。
参照图16，半导体存储器装置可具有POC(单元上外围)结构。即，半导体存储器装置可包括设置在存储器结构CS上方的逻辑结构LS。
存储器结构CS和逻辑结构LS可分开制造，然后彼此结合。存储器结构CS可在源极板11上制造。逻辑结构LS可在基板10上制造。基板10和源极板11可由相同的材料形成。基板10和源极板11可包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层以及形成在介电层上的多晶硅层的组中的一个或更多个。
逻辑结构LS可具有设置在其一个表面上的第一焊盘PAD1。存储器结构CS可具有设置在其一个表面上的第二焊盘PAD2。各个第一焊盘PAD1可通过触点CNT5、第二布线M2、触点CNT2、第一布线M1和触点CNT1联接到逻辑电路20。一些第二焊盘PAD2可通过触点CNT5联接到位线BL。尽管未示出，其它第二焊盘PAD2可连接到电极层40。逻辑结构LS的顶表面和存储器结构CS的顶表面可彼此结合，使得逻辑结构LS的第一焊盘PAD1联接到存储器结构CS的第二焊盘PAD2。这样，可构造电路径，其将存储器结构CS的存储器单元联接到逻辑结构LS的逻辑电路20。
图17是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的示例的框图。
参照图17，根据本公开的实施方式的存储器系统600可包括非易失性存储器装置610和存储控制器620。
非易失性存储器装置610可由上述半导体存储器装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元622的工作存储器。主机接口623包括与存储器系统600联接的主机的数据交换协议。
纠错码块624检测并纠正包括在从非易失性存储器装置610读取的数据中的错误。
存储器接口625与本实施方式的非易失性存储器装置610接口。处理单元622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，其存储用于与主机接口的代码数据。非易失性存储器装置610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性存储介质来提供。具体地，本实施方式的非易失性存储器装置可包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图18是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的示例的框图。
参照图18，根据本公开的实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2019年8月19日提交于韩国知识产权局的韩国专利申请No.10-2019-0100858的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列；
高速缓存锁存器电路，该高速缓存锁存器电路被配置为通过在与第一方向交叉的第二方向上延伸的多条位线来与所述存储器单元阵列交换数据；以及
列解码器电路，该列解码器电路包括多个列解码器，
其中，所述高速缓存锁存器电路包括布置成所述第一方向上的多列和所述第二方向上的多行的多个高速缓存锁存器，
其中，所述多个高速缓存锁存器中的每一个联接到多个输入/输出IO引脚中的任一个，
其中，同时联接到所述IO引脚的多个所述高速缓存锁存器构成一个IO高速缓存锁存器单元，
其中，所述一个IO高速缓存锁存器单元中的多个所述高速缓存锁存器按2×2阵列单元布置，
其中，一个2×2阵列单元中包括的四个高速缓存锁存器共同联接到所述多个列解码器当中的一个列解码器，
其中，一个2×2阵列单元中包括的所述四个高速缓存锁存器全部同时联接到偶数位线和奇数位线中的一者，并且
其中，所述一个列解码器被设置在所述一个2×2阵列单元中包括的所述四个高速缓存锁存器的两行之间。
2.根据权利要求1所述的半导体存储器装置，其中，所述一个IO高速缓存锁存器单元中的布置成2×2阵列的多个所述高速缓存锁存器在所述第一方向上布置成两个连续列。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括列解码器，该列解码器联接到所述一个IO高速缓存锁存器单元中的按2×2阵列单元布置的多个所述高速缓存锁存器，并且被配置为将列选择信号提供给多个所述高速缓存锁存器。
4.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列；
多条位线，所述多条位线在与第一方向交叉的第二方向上延伸，并且包括在所述第一方向上交替地布置的多条偶数位线和多条奇数位线；
高速缓存锁存器电路，该高速缓存锁存器电路被配置为通过所述多条位线与所述存储器单元阵列交换数据，并且该高速缓存锁存器电路包括布置成所述第一方向上的多列和所述第二方向上的多行的多个高速缓存锁存器；以及
列解码器电路，该列解码器电路包括多个列解码器，
其中，所述高速缓存锁存器联接到2N个IO引脚中的任一个，其中N是正整数，
其中，同时联接到所述偶数位线并且联接到所述2N个IO引脚的2N个高速缓存锁存器构成一个第一IO高速缓存锁存器单元，
其中，同时联接到所述奇数位线并且联接到所述2N个IO引脚的2N个高速缓存锁存器构成一个第二IO高速缓存锁存器单元，
其中，所述一个第一IO高速缓存锁存器单元和所述一个第二IO高速缓存锁存器单元构成一个高速缓存锁存器单元，
其中，包括在所述第一IO高速缓存锁存器单元和所述第二IO高速缓存锁存器单元中的每一个中的多个所述高速缓存锁存器按2×2阵列单元布置，
其中，一个2×2阵列单元中包括的四个高速缓存锁存器共同联接到所述多个列解码器当中的一个列解码器，并且
其中，所述一个列解码器被设置在所述一个2×2阵列单元中包括的所述四个高速缓存锁存器的两行之间。
5.根据权利要求4所述的半导体存储器装置，其中，联接到所述第一IO高速缓存锁存器单元的所述高速缓存锁存器的所述多条偶数位线和联接到所述第二IO高速缓存锁存器单元的所述高速缓存锁存器的所述多条奇数位线交替地布置并且彼此相邻。
6.根据权利要求4所述的半导体存储器装置，其中，构成所述一个高速缓存锁存器单元的多个所述高速缓存锁存器布置的行数小于构成所述高速缓存锁存器电路的所有所述高速缓存锁存器布置的行数。
7.根据权利要求4所述的半导体存储器装置，其中，当包括在所述一个高速缓存锁存器单元中的多个所述高速缓存锁存器中的至少一个是缺陷高速缓存锁存器时，包括在所述一个高速缓存锁存器单元中的所有高速缓存锁存器同时被修复。
8.根据权利要求4所述的半导体存储器装置，其中，包括在所述一个高速缓存锁存器单元中的多个所述高速缓存锁存器按4×2阵列单元布置。
9.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括联接到所述高速缓存锁存器的多个感测锁存器，
其中，联接到构成4×2阵列的多个所述高速缓存锁存器的所述多个感测锁存器被分成两个2×2阵列，并且在所述第二方向上布置在构成4×2阵列的多个所述高速缓存锁存器的两侧。
10.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括在所述第二方向上通过所述感测锁存器联接到所述高速缓存锁存器的多个位线选择晶体管，
其中，联接到构成4×2阵列的多个所述高速缓存锁存器的所述多个位线选择晶体管被分成在所述第二方向上布置在构成4×2阵列的多个所述高速缓存锁存器的两侧的两个4×1阵列。
11.根据权利要求10所述的半导体存储器装置，其中，所述多条位线通过多个位线触点联接到相应的所述多个位线选择晶体管，
其中，在所述多个位线选择晶体管当中，联接到所述一个高速缓存锁存器单元的位线选择晶体管构成一个位线选择单元，
其中，所述多个位线触点被连续地布置以将所述多条位线联接到包括在所述一个位线选择单元中的所述位线选择晶体管。
12.根据权利要求10所述的半导体存储器装置，其中，所述多条位线通过所述多个位线触点联接到相应的所述多个位线选择晶体管，
其中，在所述多个位线选择晶体管当中，联接到所述一个高速缓存锁存器单元的位线选择晶体管构成一个位线选择单元，
其中，所述多个位线触点被布置为使得与包括在不同位线选择单元中的所述多个位线选择晶体管联接的所述多条位线彼此不相邻。
13.一种半导体存储器装置，该半导体存储器装置包括：
多个高速缓存锁存器，所述多个高速缓存锁存器布置在与第一方向交叉的第二方向上限定的多个区段中，并且被配置为在所述第一方向和所述第二方向上形成多列和多行；
多个感测锁存器，所述多个感测锁存器联接到相应的所述高速缓存锁存器，并且被布置在沿所述第二方向位于各个所述区段的两侧的多个区域中；
多个位线选择晶体管，所述多个位线选择晶体管布置在所述多个区域中并且联接在所述感测锁存器与在所述第二方向上延伸的多条位线之间；以及
列解码器电路，该列解码器电路包括多个列解码器，
其中，各个所述高速缓存锁存器联接到多个IO引脚中的任一个，
其中，同时联接到所述IO引脚的多个所述高速缓存锁存器构成一个IO高速缓存锁存器单元，
其中，包括在所述一个IO高速缓存锁存器单元中的多个所述高速缓存锁存器构成多个2×2阵列，并且构成多个所述2×2阵列之一的多个所述高速缓存锁存器布置在同一区段中，
其中，一个2×2阵列单元中包括的四个高速缓存锁存器共同联接到所述多个列解码器当中的一个列解码器，
其中，一个2×2阵列单元中包括的所述四个高速缓存锁存器全部同时联接到偶数位线和奇数位线中的一者，并且
其中，所述一个列解码器被设置在所述一个2×2阵列单元中包括的所述四个高速缓存锁存器的两行之间。
14.根据权利要求13所述的半导体存储器装置，其中，构成多个所述2×2阵列之一的多个所述高速缓存锁存器在所述第一方向上布置成两个连续列。
15.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括列解码器，该列解码器联接到共同构成多个所述2×2阵列之一的多个所述高速缓存锁存器，并且被配置为将列选择信号提供给多个所述高速缓存锁存器，
其中，所述列解码器与构成所述2×2阵列的多个所述高速缓存锁存器设置在同一区段中。
16.根据权利要求13所述的半导体存储器装置，其中，多条所述位线包括在所述第一方向上交替地布置的多条偶数位线和多条奇数位线，
其中，同时联接到所述偶数位线并且联接到所述IO引脚的多个所述高速缓存锁存器构成第一IO高速缓存锁存器单元，同时联接到所述奇数位线并且联接到所述IO引脚的多个所述高速缓存锁存器构成第二IO高速缓存锁存器单元，
其中，所述第一IO高速缓存锁存器单元和所述第二IO高速缓存锁存器单元构成一个高速缓存锁存器单元，并且联接到所述第一IO高速缓存锁存器单元的所述高速缓存锁存器的多条所述偶数位线和联接到所述第二IO高速缓存锁存器单元的所述高速缓存锁存器的多条所述奇数位线在彼此相邻的同时交替地布置。
17.根据权利要求16所述的半导体存储器装置，其中，包括在所述一个高速缓存锁存器单元中的多个所述高速缓存锁存器布置的行数小于构成高速缓存锁存器电路的全部所述高速缓存锁存器布置的行数。
18.根据权利要求16所述的半导体存储器装置，其中，包括在所述一个高速缓存锁存器单元中的多个所述高速缓存锁存器构成多个4×2阵列，并且构成多个所述4×2阵列之一的多个所述高速缓存锁存器布置在同一区段中。
19.根据权利要求18所述的半导体存储器装置，其中，联接到构成所述4×2阵列的所述高速缓存锁存器的多个所述感测锁存器被分成两个2×2阵列，并且在所述第二方向上布置在构成所述4×2阵列的所述高速缓存锁存器的两侧区域中。
20.根据权利要求18所述的半导体存储器装置，其中，联接到构成所述4×2阵列的所述高速缓存锁存器的多个所述位线选择晶体管被分成两个4×1阵列，并且在所述第二方向上布置在构成所述4×2阵列的所述高速缓存锁存器的两侧区域中。
CN202010190508.8A 2019-08-19 2020-03-18 具有页缓冲器的半导体存储器装置 Active CN112397124B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190100858A KR20210021676A (ko) 2019-08-19 2019-08-19 페이지 버퍼를 구비하는 반도체 메모리 장치
KR10-2019-0100858 2019-08-19

Publications (2)

Publication Number Publication Date
CN112397124A CN112397124A (zh) 2021-02-23
CN112397124B true CN112397124B (zh) 2024-01-05

Family

ID=74603803

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010190508.8A Active CN112397124B (zh) 2019-08-19 2020-03-18 具有页缓冲器的半导体存储器装置

Country Status (3)

Country Link
US (1) US11107521B2 (zh)
KR (1) KR20210021676A (zh)
CN (1) CN112397124B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11705177B2 (en) * 2021-03-12 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
KR20230171131A (ko) 2022-06-13 2023-12-20 에스케이하이닉스 주식회사 4 개의 페이지 버퍼 쌍들을 가진 유닛 페이지 버퍼 블록들을 포함하는 반도체 메모리 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892909A (zh) * 2005-06-30 2007-01-10 海力士半导体有限公司 非易失存储器件及其多页编程、读取和复制编程的方法
JP2015005316A (ja) * 2013-06-20 2015-01-08 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体記憶装置
CN104979002A (zh) * 2014-04-07 2015-10-14 爱思开海力士有限公司 在单元之下具有页缓冲器单元的非易失性存储器件
US9460793B1 (en) * 2015-06-12 2016-10-04 SK Hynix Inc. Semiconductor memory device
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置
CN109215703A (zh) * 2017-07-05 2019-01-15 爱思开海力士有限公司 包括页缓冲器的存储装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895487A (en) * 1996-11-13 1999-04-20 International Business Machines Corporation Integrated processing and L2 DRAM cache
US8463996B2 (en) * 2003-08-19 2013-06-11 Oracle America, Inc. Multi-core multi-thread processor crossbar architecture
US7366841B2 (en) * 2005-02-10 2008-04-29 International Business Machines Corporation L2 cache array topology for large cache with different latency domains
US7469318B2 (en) * 2005-02-10 2008-12-23 International Business Machines Corporation System bus structure for large L2 cache array topology with different latency domains
JP2012133840A (ja) * 2010-12-20 2012-07-12 Samsung Yokohama Research Institute Co Ltd 半導体記憶装置、及び記憶方法
US20140208005A1 (en) * 2013-01-22 2014-07-24 Lsi Corporation System, Method and Computer-Readable Medium for Providing Selective Protection and Endurance Improvements in Flash-Based Cache
KR20140134797A (ko) * 2013-05-14 2014-11-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102507342B1 (ko) * 2016-05-20 2023-03-08 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892909A (zh) * 2005-06-30 2007-01-10 海力士半导体有限公司 非易失存储器件及其多页编程、读取和复制编程的方法
JP2015005316A (ja) * 2013-06-20 2015-01-08 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体記憶装置
CN104979002A (zh) * 2014-04-07 2015-10-14 爱思开海力士有限公司 在单元之下具有页缓冲器单元的非易失性存储器件
US9460793B1 (en) * 2015-06-12 2016-10-04 SK Hynix Inc. Semiconductor memory device
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置
CN109215703A (zh) * 2017-07-05 2019-01-15 爱思开海力士有限公司 包括页缓冲器的存储装置

Also Published As

Publication number Publication date
US11107521B2 (en) 2021-08-31
KR20210021676A (ko) 2021-03-02
US20210057019A1 (en) 2021-02-25
CN112397124A (zh) 2021-02-23

Similar Documents

Publication Publication Date Title
CN111968690B (zh) 半导体存储器装置
US11398443B2 (en) Memory device having logic circuit distributed across two peripheral wafer
US11315895B2 (en) Semiconductor memory device having wafer-to-wafer bonding structure
CN112397124B (zh) 具有页缓冲器的半导体存储器装置
US20210242175A1 (en) Semiconductor memory device
US20240178172A1 (en) Semiconductor device including resistor element
US11183246B1 (en) Memory device
US10134450B2 (en) Semiconductor memory device having power mesh structure
US11710728B2 (en) Memory device having wafer-to-wafer bonding structure
US11785771B2 (en) Semiconductor memory device having cell units and via regions with a different width
US11101002B2 (en) Semiconductor memory device including cache latch circuit
US11094382B2 (en) Semiconductor memory device including page buffers
US11374016B2 (en) Semiconductor memory device with chip-to-chip bonding structure
US11239166B2 (en) Three-dimensional semiconductor memory device
CN112310106B (zh) 包括页缓冲器的半导体存储器装置
US11770933B2 (en) Memory device including row decoder
CN113129970B (zh) 包括页缓冲器的半导体存储器装置
CN117641911A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant