KR20210021676A - 페이지 버퍼를 구비하는 반도체 메모리 장치 - Google Patents

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KR20210021676A
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김동혁
박태성
정수남
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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는 메모리 셀 어레이; 및 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 상기 메모리 셀 어레이와 데이터를 주고 받으며 상기 제1 방향을 따라서 복수의 열들 및 상기 제2 방향을 따라서 복수의 행들로 배치되는 복수의 캐시 래치들을 포함하는 캐시 래치 회로;를 포함할 수 있다. 상기 캐시 래치들 각각은 복수의 입출력 핀들 중 어느 하나에 연결될 수 있다. 상기 입출력 핀들에 동시에 연결되는 캐시 래치들은 하나의 입출력 캐시 래치 유닛을 구성할 수 있다. 상기 하나의 입출력 캐시 래치 유닛에 포함되는 캐시 래치들은 2Ⅹ2 어레이의 단위로 배치될 수 있다.

Description

페이지 버퍼를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING PAGE BUFFER}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 페이지 버퍼를 구비하는 반도체 메모리 장치에 관한 것이다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실될 수 있다. 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서, 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 비휘발성 메모리 장치가 사용되고 있다. 비휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분될 수 있다.
비휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치가 데이터 저장 장치로 많이 사용되고 있다. 낸드 플래시 메모리 장치는 복수의 페이지 버퍼들을 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행할 수 있다.
본 발명의 실시예들은 감소된 사이즈를 갖는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 실시예들은 레이아웃 증가 없이 칼럼 불량 구제의 효율을 향상시킬 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이; 및 제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 상기 메모리 셀 어레이와 데이터를 주고 받으며 상기 제1 방향을 따라서 복수의 열들 및 상기 제2 방향을 따라서 복수의 행들로 배치되는 복수의 캐시 래치들을 포함하는 캐시 래치 회로;를 포함할 수 있다. 상기 캐시 래치들 각각은 복수의 입출력 핀들 중 어느 하나에 연결될 수 있다. 상기 입출력 핀들에 동시에 연결되는 캐시 래치들은 하나의 입출력 캐시 래치 유닛을 구성할 수 있다. 상기 하나의 입출력 캐시 래치 유닛에 포함되는 캐시 래치들은 2Ⅹ2 어레이의 단위로 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이; 제1 방향과 교차되는 제2 방향으로 신장되며 상기 제1 방향을 따라서 교대로 배치되는 복수의 이븐 비트 라인들 및 복수의 오드 비트 라인들을 포함하는 복수의 비트 라인들; 및 상기 비트 라인들을 통해서 상기 메모리 셀 어레이와 데이터를 주고 받으며 상기 제1 방향으로 복수의 열들 및 상기 제2 방향으로 복수의 행들로 배치되는 복수의 캐시 래치들을 포함 캐시 래치 회로;를 포함할 수 있다. 상기 캐시 래치들은 2N개의 입출력 핀들 중 어느 하나에 연결될 수 있다. 상기 이븐 비트 라인들에 연결되고 상기 2N개의 입출력 핀들에 동시에 연결되는 2N개의 캐시 래치들이 하나의 제 1 입출력 캐시 래치 유닛을 구성하고, 상기 오드 비트 라인들에 연결되고 상기 2N개의 입출력 핀들에 동시에 연결되는 2N개의 캐시 래치들이 하나의 제2 입출력 캐시 래치 유닛을 구성할 수 있다. 상기 하나의 제 1 입출력 캐시 래치 유닛과 상기 하나의 제2 입출력 캐시 래치 유닛이 하나의 캐시 래치 유닛을 구성할 수 있다. 상기 제1,제2 입출력 캐시 래치 유닛 각각에 포함된 캐시 래치들은 2Ⅹ2 어레이 단위로 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향과 교차되는 제2 방향을 따라서 정의된 복수의 구간들에 배치되며 상기 제1 방향 및 상기 제2 방향을 따라서 복수의 열들 및 복수의 행들을 이루는 복수의 캐시 래치들; 상기 캐시 래치들에 각각 연결되며 상기 구간들 각각의 상기 제2 방향 양측에 위치하는 복수의 영역들에 배치되는 복수의 센싱 래치들;및 상기 센싱 래치들과 상기 제2 방향을 따라서 신장되는 복수의 비트 라인들 사이에 연결되며 상기 영역들에 배치되는 복수의 비트 라인 선택 트랜지스터들;을 포함할 수 있다. 상기 캐시 래치들 각각은 복수의 입출력 핀들 중 어느 하나에 연결될 수 있다. 상기 입출력 핀들에 동시에 연결되는 캐시 래치들은 하나의 입출력 캐시 래치 유닛을 구성할 수 있다. 상기 하나의 입출력 캐시 래치 유닛에 포함되는 캐시 래치들이 복수의 2Ⅹ2 어레이들을 구성하되, 상기 2Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들이 같은 구간에 배치될 수 있다.
본 발명의 실시예들에 의하면, 칼럼 디코더들의 개수 및 칼럼 디코더들과 캐시 래치들 간 연결에 사용되는 배선들의 개수를 줄일 수 있으므로 칼럼 디코더들 및 배선들이 점유하는 면적을 줄이어 반도체 메모리 장치의 사이즈를 줄일 수 있다.
본 발명의 실시예들에 의하면, 레이아웃 면적의 증가 없이 서로 다른 칼럼 구제 단위에 해당하는 비트 라인들에 연결되는 비트 라인 컨택들 간 간격을 충분히 확보할 수 있으므로 반도체 메모리 장치의 사이즈 증가 없이 칼럼 구제 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 도 1의 페이지 버퍼 회로를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼 회로의 개략적인 배치를 나타낸 평면도이다.
도 4는 도 3의 A 부분을 보다 구체적으로 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 캐시 래치들의 입출력 패스 할당 및 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 센싱 래치들 및 비트 라인 선택 트랜지스터들의 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 7은 비트 라인 선택 트랜지스터들에 연결되는 비트 라인 컨택들의 배치의 일 예를 나타낸 도면이다.
도 8은 비트 라인 선택 트랜지스터들에 연결되는 비트 라인 컨택들의 배치의 다른 예를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 비트 라인 컨택들의 배치의 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 칼럼 디코더들의 배치를 나타낸 도면이다.
도 11은 본 발명과 관련된 반도체 메모리 장치에서 캐시 래치들의 입출력 패스 할당 및 칼럼 선택 코딩을 나타낸 도면이다.
도 12는 도 11의 캐시 래치 유닛 배치에 따른 비트 라인 선택 트랜지스터들 및 센싱 래치들의 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 13은 도 12의 비트 라인 선택 트랜지스터들에 연결되는 비트 라인 컨택들의 배치의 일 예를 나타낸 도면이다.
도 14는 본 발명과 관련된 반도체 메모리 장치의 칼럼 디코더들의 배치를 설명하기 위한 도면이다.
도 15 내지 도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도들이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 제어 로직(210), 전압 발생기(220), 로우 디코더(230), 페이지 버퍼 회로(240) 및 입출력 회로(250)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다.
메모리 셀 어레이(100)는 워드 라인들(WL) 및 선택 라인들(DSL, SSL)을 통해서 로우 디코더(230)에 연결될 수 있다. 선택 라인들(DSL, SSL)은 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(240)에 연결될 수 있다. 메모리 셀 어레이(100)는 프로그램 동작시 페이지 버퍼 회로(240)를 통해서 입력 받은 데이터를 저장하고, 리드 동작시 저장된 데이터를 페이지 버퍼 회로(240)로 전송할 수 있다.
제어 로직(210)은 입출력 회로(250)를 통해서 입력되는 커맨드(CMD)에 응답하여 페이지 버퍼 회로(240)를 제어하기 위한 페이지 버퍼 제어 신호(PBCON)를 출력할 수 있다. 제어 로직(210)은 입출력 회로(250)를 통해서 입력되는 커맨드(CMD)에 응답하여 반도체 메모리 장치에서 요구되는 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력할 수 있다. 제어 로직(210)은 입출력 회로(250)를 통해서 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 출력할 수 있다.
전압 발생기(220)는 제어 로직(210)의 전압 제어 신호(VCON)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 전압(Vop)을 생성할 수 있다. 예컨대, 전압(Vop)은 프로그램 전압, 패스 전압, 리드 전압 및 소거 전압을 포함할 수 있다.
로우 디코더(230)는 제어 로직(210)으로부터의 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들(BLK) 중 하나를 선택할 수 있다. 로우 디코더(230)는 선택된 메모리 블록(BLK)에 연결된 워드 라인들(WL) 및 선택 라인들(DSL, SSL)에 전압 발생기(220)로부터의 동작 전압(Vop)을 전달할 수 있다.
페이지 버퍼 회로(240)는 제어 로직(210)으로부터 페이지 버퍼 제어 신호(PBCON)을 수신할 수 있고, 데이터 신호(DATA)를 입출력 회로(250)와 송수신할 수 있다. 페이지 버퍼 회로(240)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 메모리 셀 어레이(100)에 배열된 비트 라인들을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(240)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 메모리 셀 어레이(100)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(100)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 입출력 회로(250)로 전송할 수 있다. 페이지 버퍼 회로(240)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 입출력 회로(250)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(100)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(240)는 로우 디코더(230)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
입출력 회로(250)는 외부로부터 입력되는 커맨드(CMD)나 어드레스(ADD)를 제어 로직(210)에 전달하거나, 데이터 라인들(DL)을 통해서 페이지 버퍼 회로(240)와 데이터를 주고 받을 수 있다. 입출력 회로(250)는 데이터 라인들(DL)의 전압을 증폭하여 데이터를 생성하고, 생성된 데이터를 입출력 패스(IO)로 출력하는 다수의 입출력 센스 앰프들을 포함할 수 있다. 입출력 패스(IO)는 2N(N은 2 이상의 자연수)개의 데이터 입출력 핀들을 포함할 수 있다. 통상적으로, N=3이다. 이러한 경우, 입출력 패스(IO)는 IO<0> 내지 IO<7>로 정의되는 8개의 데이터 입출력 핀들을 포함할 수 있다.
도 2는 도 1의 페이지 버퍼 회로를 나타낸 블록도이다.
도 2를 참조하면, 페이지 버퍼 회로는 비트 라인 선택 회로(241), 센싱 래치 회로(242), 캐시 래치 회로(243) 및 칼럼 디코더 회로(244)를 포함할 수 있다.
비트 라인 선택 회로(241)는 비트 라인들(BL)에 각각 연결되는 복수의 비트 라인 선택 트랜지스터들(HVN, 241a)을 포함할 수 있다. 비트 라인 선택 트랜지스터(241a)는 비트 라인(BL)과 라인(L1) 사이에 연결되며, 비트 라인 선택 신호(BLSEL)에 응답하여 동작할 수 있다. 비트 라인 선택 신호(BLSEL)가 활성화되면 비트 라인 선택 트랜지스터(241a)는 비트 라인(BL)과 라인(L1)을 연결할 수 있다. 비트 라인 선택 신호(BLSEL)가 비활성화되면 비트 라인 선택 트랜지스터(241a)는 비트 라인(BL)과 라인(L1)을 분리할 수 있다.
센싱 래치 회로(242)는 라인들(L1)을 통해서 비트 라인 선택 트랜지스터들(241a)에 각각 연결되는 복수의 샌싱 래치들(LVN, 242a)을 포함할 수 있다. 센싱 래치(242a)는 저장된 데이터에 기반하여 라인(L1)에 전압을 인가할 수 있다. 라인(L1)에 인가되는 전압은 비트 라인 선택 트랜지스터(241a)를 통해서 비트 라인(BL)으로 전달될 수 있다. 센싱 래치(242a)는 라인(L1)의 전압에 기반하여 래치를 수행할 수 있다. 센싱 래치(242a)는 비트 라인(BL)으로부터 비트 라인 선택 트랜지스터(241a)를 통해서 라인(L1)에 전달되는 전압에 기반하여 래치를 수행할 수 있다.
캐시 래치 회로(243)는 페이지 라인들(PL)을 통해서 센싱 래치들(242a)에 각각 연결되는 캐시 래치들(Cache, 243a)을 포함할 수 있다. 캐시 래치(243a)는 페이지 라인(PL)을 통해서 센싱 래치(242a)와 데이터를 주고 받을 수 있다. 캐시 래치(243a)는 데이터 라인(도 1의 DL)을 통해서 입출력 회로(도 1의 250)와 데이터를 주고 받을 수 있다. 캐시 래치(243a)는 센싱 래치(242a)으로부터 수신한 데이터를 저장할 수 있고, 칼럼 디코더 회로(244)로부터 입력되는 칼럼 선택 신호(CS)에 응답하여 저장된 데이터를 데이터 라인을 통해서 입출력 회로에 전달할 수 있다. 캐시 래치 회로(243)는 제어 로직(도 1의 210)으로부터 수신되는 페이지 버퍼 제어 신호(도 1의 PBCON)에 응답하여 센싱 래치 회로(242) 또는 입출력 회로와 데이터를 주고 받을 수 있다.
칼럼 디코더 회로(244)는 제어 로직(도 1의 210)으로부터 입력되는 칼럼 어드레스(도 1의 CADD)에 응답하여 칼럼 선택 신호(CS)를 생성할 수 있다. 예시적으로, 8개의 데이터 입출력 핀이 사용되는 경우, 칼럼 선택 신호(CS)에 응답하여 캐시 래치 회로(243)의 캐시 래치들(243a) 중에서 8개의 캐시 래치들(243a)이 선택될 수 있고, 선택된 8개의 캐시 래치들(243a)에 저장된 데이터가 데이터 라인(DL)을 통해서 입출력 회로로 전송될 수 있다.
이하, 첨부된 도면들에서 비트 라인들의 배열 방향을 제1 방향(FD)으로 정의하고, 비트 라인들의 신장 방향을 제2 방향(SD)으로 정의할 것이다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'을 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼 회로의 개략적인 배치를 나타낸 평면도이고, 도 4는 도 3의 A 부분을 보다 구체적으로 나타낸 평면도이다.
도 3을 참조하면, 제2 방향(SD)을 따라서 복수의 구간들(ST1 내지 ST3)이 정의될 수 있다. 구간들(ST1 내지 ST3) 각각에는 복수의 캐시 래치들(243a) 및 하나의 칼럼 디코더 그룹(CSDEC group)이 배치될 수 있다.
구간들(ST1 내지 ST3) 각각에서 캐시 래치들(243a)이 4개의 행으로 배치될 수 있다. 캐시 래치들(243a) 각각은 이븐 비트 라인 또는 오드 비트 라인에 연결될 수 있다. 구간들(ST1 내지 ST3) 각각에 배치된 캐시 래치들(243a)의 4개의 행들 중 2개에는 이븐 비트 라인들에 연결되는 캐시 래치들이 배치될 수 있고, 나머지 다른 2개에는 오드 비트 라인들에 연결되는 캐시 래치들이 배치될 수 있다. 도면 부호 Cache Even은 이븐 비트 라인에 연결되는 캐시 래치를 나타내고, 도면부호 Cache Odd는 오드 비트 라인에 연결되는 캐시 래치를 나타낸다.
칼럼 디코더 그룹(CSDEC group)은 복수의 칼럼 디코더들(미도시)을 포함할 수 있다. 칼럼 디코더들은 자신과 동일한 구간(ST1 내지 ST3의 하나)에 배치된 캐시 래치들(243a)에 연결되어, 캐시 래치들(243a)에 칼럼 선택 신호를 제공할 수 있다.
제2 방향(SD)을 따라서 3개의 구간들(ST1 내지 ST3)이 제공될 수 있다. 이러한 경우, 캐시 래치들(243a)은 구간들(ST1 내지 ST3) 마다 4개의 행씩 총 12개의 행으로 배치될 수 있다. 캐시 래치 회로(도 2의 243)를 구성하는 캐시 래치들(243a)이 12개의 행으로 배치될 수 있다. 12개의 행으로 배치된 캐시 래치들(243a)로 이루어진 캐시 래치 회로는 12개의 스테이지(stage)로 구성된 것으로 정의될 수 있다. 캐시 래치 회로의 스테이지의 수는 열 방향, 즉 비트 라인의 신장 방향인 제2 방향(SD)을 따라 배열되는 캐시 래치들(243a)의 개수로 정의될 수 있다.
구간들(ST1 내지 ST3) 각각의 제2 방향(SD) 양측 영역들 각각에 하나의 센싱 래치 그룹(LVN Group) 및 하나의 비트 라인 선택 그룹(HVN Group)이 배치될 수 있다. 구간들(ST1 내지 ST3) 각각의 제2 방향(SD) 양측에 한 쌍의 센싱 래치 그룹들(LVN Group) 및 한 쌍의 비트 라인 선택 그룹들(HVN Group)이 배치될 수 있다. 센싱 래치 그룹(LVN Group)은 비트 라인 선택 그룹(HVN Group)보다 구간(ST1 내지 ST3의 하나)에 더 가깝게 배치될 수 있다. 센싱 래치 그룹(LVN Group)은 구간(ST1 내지 ST3의 하나)과 비트 라인 선택 그룹(HVN Group) 사이에 배치될 수 있다.
도 4를 참조하면, 센싱 래치 그룹들(LVN Group) 각각은 복수의 센싱 래치들(242a)을 포함할 수 있다. 한 쌍의 센싱 래치 그룹들(LVN Group)에 포함된 센싱 래치들(242a)은 페이지 라인들을 통해서 그들 사이에 위치하는 캐시 래치들(243a)에 각각 연결될 수 있다.
비트 라인 선택 그룹들(HVN Group) 각각은 복수의 비트 라인 선택 트랜지스터들(241a)을 포함할 수 있다. 한 쌍의 비트 라인 선택 그룹들(HVN Group)에 포함되는 비트 라인 선택 트랜지스터들(241a)은 라인들을 통해서 그들 사이에 배치된 센싱 래치들(242a)에 각각 연결될 수 있다.
소거 동작시 비트 라인에 소거 전압이 인가될 수 있으며, 비트 라인을 통해서 비트 라인 선택 트랜지스터(241a)에 소거 전압이 전달될 수 있다. 소거 동작시 비트 라인에 인가되는 소거 전압은 비트 라인 선택 트랜지스터(241a)에 의해 차단되어 센싱 래치(242a)에 전달되지 않을 수 있다. 이러한 이유로, 비트 라인 선택 트랜지스터(241a)는 고전압을 견딜 수 있도록 고전압 소자로 구성될 수 있고, 센싱 래치(242a)는 저전압 소자로 구성될 수 있다.
센싱 래치(242a)의 제1 방향(FD) 피치는 제1 크기(P1)를 가질 수 있다. 제1 크기(P1)는 캐시 래치(243a)의 제1 방향(FD) 피치의 크기와 실질적으로 동일할 수 있다. 제1 방향(FD)을 따라서 배치되는 센싱 래치들(242a)의 개수는 제1 방향(FD)을 따라서 배치되는 캐시 래치들(243a)의 개수와 실질적으로 동일할 수 있다. 센싱 래치 그룹들(LVN Group) 각각에서 센싱 래치들(242a)이 2개의 행에 배치될 수 있다.
비트 라인 선택 트랜지스터(241a)의 제1 방향(FD) 피치는 제2 크기(P2)를 가질 수 있다. 제2 크기(P2)는 캐시 래치(243a)의 제1 방향(FD) 피치보다 클 수 있다. 제1 방향(FD)을 따라서 배치되는 비트 라인 선택 트랜지스터들(241a)의 개수는 제1 방향(FD)을 따라서 배치되는 캐시 래치들(243a)의 개수보다 적을 수 있다. 예를 들어, 비트 라인 선택 트랜지스터들(241a)의 제1 방향(FD) 피치는 캐시 래치들(243a)의 제1 방향(FD) 피치의 2배일 수 있고, 제1 방향(FD)을 따라서 배치되는 비트 라인 선택 트랜지스터들(241a)의 개수는 제1 방향(FD)을 따라서 배치되는 캐시 래치들(243a)의 개수의 절반일 수 있다. 비트 라인 선택 그룹들(HVN Group) 각각에서 비트 라인 선택 트랜지스터들(241a)이 4개의 행에 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 캐시 래치들의 입출력 패스 할당 및 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 5를 참조하면, 캐시 래치 회로(243)를 구성하는 캐시 래치들(243a)이 제2 방향(SD)을 따라서 12개의 행으로 배치될 수 있다. 캐시 래치들(243a)이 제2 방향(SD)을 따라서 12개의 행으로 배치되는 경우에 48개의 캐시 래치들(243a)을 포함하는 단위 캐시 블록(CB)이 제1 방향(FD)을 따라서 반복적으로 배치될 수 있다. 본 명세서에서 언급되는 캐시 래치들(243a)의 행 개수 및 단위 캐시 블록(CB)에 포함되는 캐시 래치들(243a)의 개수는 이해를 돕기 위한 것으로, 명세서에 기재된 개수로 한정되는 것은 아니다.
입출력 패스는 IO<0> 내지 IO<7>의 8개의 입출력 핀들로 구성될 수 있다. 캐시 래치들(243a) 각각은 입출력 회로(250)를 통해서 입출력 핀들(IO<0>내지 IO<7>)의 하나에 연결될 수 있다. 입출력 핀들(IO<0> 내지 IO<7>)에 동시에 연결되는 캐시 래치들(243a)은 하나의 입출력 캐시 래치 유닛을 구성할 수 있다.
도 5는 캐시 래치들(243a)이 어느 입출력 캐시 래치 유닛에 포함되는 지를 나타낸다. 이븐 비트 라인에 연결되는 이븐 캐시 래치를 'Cache# Even' 라고 가정하면, #의 번호가 같은 이븐 캐시 래치들은 동일한 입출력 캐시 래치 유닛에 포함되고 #의 번호가 서로 다른 이븐 캐시 래치들은 서로 다른 입출력 캐시 래치 유닛에 포함될 수 있다. 유사하게, 오드 비트 라인에 연결되는 오드 캐시 래치를 'Cache# Odd' 라고 가정하면, #의 번호가 같은 오드 캐시 래치들은 동일한 입출력 캐시 래치 유닛에 포함되고 #의 번호가 서로 다른 오드 캐시 래치들은 서로 다른 입출력 캐시 래치 유닛에 포함될 수 있다.
하나의 입출력 캐시 래치 유닛에 포함되는 8개의 캐시 래치들(243a)은 칼럼 선택 신호에 의해 동시에 선택될 수 있다. 이에 따라, 하나의 입출력 캐시 래치 유닛에 포함되는 8개의 캐시 래치들(243a)에 저장된 데이터는 입출력 핀들(IO<0> 내지 IO<7>)을 통해서 병렬적으로 출력될 수 있다. 입출력 캐시 래치 유닛는 데이터 입출력 단위에 해당할 수 있다.
#의 번호가 같은 이븐 캐시 래치들(Cache# Even)과 오드 캐시 래치들(Cache# Odd)은 하나의 캐시 래치 유닛을 구성할 수 있다. 캐시 래치 유닛은 칼럼 불량 구제의 단위에 해당할 수 있다. 하나의 캐시 래치 유닛 내의 8개의 이븐 캐시 래치들(Cache# Even)은 제1 입출력 캐시 래치 유닛을 구성할 수 있다. 하나의 캐시 래치 유닛 내의 8개의 오드 캐시 래치들(Cache# Odd)은 제2 입출력 캐시 래치 유닛을 구성할 수 있다. 하나의 캐시 래치 유닛은 2개의 입출력 캐시 래치 유닛을 포함할 수 있다.
하나의 캐시 래치 유닛에 포함되는 캐시 래치들(243a)은 복수의 4Ⅹ2 어레이들로 배치될 수 있다. 하나의 캐시 래치 유닛에 포함되는 캐시 래치들(243a)이 16개인 경우에, 16개의 캐시 래치들(243a)은 2개의 4Ⅹ2 어레이로 배치될 수 있다. 도 5에서 굵은 점선으로 표시된 부분은 4Ⅹ2 어레이를 나타낸다. 하나의 캐시 래치 유닛에 포함되는 캐시 래치들(243a)은 4Ⅹ2 어레이 단위로 배치될 수 있다. 캐시 래치 유닛의 4Ⅹ2 어레이들의 하나(도 5의 굵은 점선 표시 부분)를 구성하는 캐시 래치들(243a)은 제1 방향(FD)을 따라서 연속적인 2개의 열 및 제2 방향(SD)을 따라서 연속적인 4개의 행에 배치될 수 있다.
캐시 래치 유닛의 4Ⅹ2 어레이들의 하나(도 5의 굵은 점선 표시 부분)를 구성하는 캐시 래치들(243a)은 서로 같은 구간(ST1 내지 ST3의 하나)에 배치될 수 있다. 하나의 캐시 래치 유닛에 포함된 캐시 래치들(243a)이 배치되는 행의 개수는 캐시 래치 회로에 포함된 전체 캐시 래치들(243a)이 배치되는 행의 개수보다 적을 수 있다. 예컨대, 캐시 래치 회로에 포함된 전체 캐시 래치들(243a)이 배치되는 행의 개수는 12개이고, #의 번호가 1인 캐시 래치들(243a)이 배치되는 행 개수는 8개일 수 있다.
캐시 래치 유닛의 4Ⅹ2 어레이들의 하나(도 5의 굵은 점선 표시 부분)를 구성하는 캐시 래치들(243a)은 4개의 이븐 캐시 래치들 및 4개의 오드 캐시 래치들로 구성될 수 있다. 캐시 래치 유닛의 4Ⅹ2 어레이들의 하나(도 5의 굵은 점선 표시 부분)에 포함된 4개의 이븐 캐시 래치들은 하나의 입출력 캐시 래치 유닛에 포함될 수 있으며, 2Ⅹ2 어레이의 형태로 배치될 수 있다. 캐시 래치 유닛의 4Ⅹ2 어레이들의 하나(도 5의 굵은 점선 표시 부분)에 포함된 4개의 오드 캐시 래치들은 하나의 입출력 캐시 래치 유닛에 포함될 수 있고, 2Ⅹ2 어레이의 형태로 배치될 수 있다.
하나의 입출력 캐시 래치 유닛에 포함되는 캐시 래치들(243a)은 2개의 2Ⅹ2 어레이의 형태로 배치될 수 있다. 예시적으로, 도트(dot) 표시된 #의 번호가 1인 8개의 이븐 캐시 래치들(Cache1 Even)이 2개의 2Ⅹ2 어레이의 형태로 배치되어 있다. 하나의 입출력 캐시 래치 유닛에 포함되는 캐시 래치들(243a)은 2Ⅹ2 어레이(array) 단위로 배치될 수 있다. 입출력 캐시 래치 유닛의 2Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들(243a)은 제1 방향(FD)을 따라서 연속적인 2개의 열에 배치될 수 있다. 입출력 캐시 래치 유닛의 2Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들(243a)은 제2 방향(SD)을 따라서 연속적인 행에 배치되지 않을 수 있다.
입출력 캐시 래치 유닛의 2Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들(243a)은 하나의 구간(ST1 내지 ST3의 하나)에 배치될 수 있다. 하나의 입출력 캐시 래치 유닛에 포함되는 2Ⅹ2 어레이들은 서로 다른 구간에 배치될 수 있다. 예컨대, 도트(dot) 표시된 #의 번호가 1인 8개의 이븐 캐시 래치들(Cache1 Even)로 구성된 2개의 2Ⅹ2 어레이들 중 하나는 제1 구간(ST1)에 배치되고, 나머지 다른 하나는 제3 구간(ST3)에 배치될 수 있다.
도 6은 본 발명의 일 실시예에 센싱 래치들 및 비트 라인 선택 트랜지스터들의 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 6을 참조하면, 구간들(ST1 내지 ST3) 각각에서 캐시 래치들(243a)이 4개의 행으로 배치될 수 있다. 구간(ST1 내지 ST3의 하나)의 양측 각각에는 센싱 래치들(242a)의 2개의 행 및 비트 라인 선택 트랜지스터들(241a)의 4개 행이 배치될 수 있다.
도 6은 센싱 래치들(242a) 및 비트 라인 선택 트랜지스터들(241a)이 어느 캐시 래치 유닛에 연결되는지를 나타낸다. 센싱 래치(242a)를 'LVN#'이라고 가정하면, #의 번호가 같은 센싱 래치들(242a)은 동일한 캐시 래치 유닛에 연결되고, #의 번호가 서로 다른 센싱 래치들(242a)은 서로 다른 캐시 래치 유닛에 연결될 수 있다. #의 번호가 같은 센싱 래치들(242a)은 하나의 센싱 래치 유닛을 구성할 수 있다.
센싱 래치들(242a)과 캐시 래치들(243a) 사이를 연결하는 페이지 라인들의 구조를 단순화 하기 위하여, 서로 연결되는 센싱 래치(242a)와 캐시 래치(243a)는 제2 방향(SD)을 따라서 일렬로 배치될 수 있다. 따라서, 센싱 래치들(242a)의 배치 형태는 캐시 래치들(243a)의 배치 형태에 의해서 결정될 것이다. 도 6의 오른쪽 확대 도면은 캐시 래치들(243a)과 이들에 연결되는 센싱 래치들(242a)의 배치 구조를 나타낸다. 도 6에 예시된 바와 같이, 캐시 래치들(243a)의 4Ⅹ2 어레이에 연결되는 센싱 래치들(242a)은 2Ⅹ2 어레이 단위로 2개로 분리되어 캐시 래치들(243a)의 4Ⅹ2 어레이의 제2 방향(SD) 양측에 배치될 수 있다.
비트 라인 선택 트랜지스터들(241a)은 센싱 래치들(242a)을 통해서 캐시 래치들(243a)에 연결될 수 있다. 도 6은 비트 라인 선택 트랜지스터들(241a)이 어느 캐시 래치 유닛에 연결되는지를 나타낸다. 비트 라인 선택 트랜지스터(241a)를 'HVN#'이라고 가정하면, #의 번호가 같은 비트 라인 선택 트랜지스터들(241a)은 동일한 캐시 래치 유닛에 연결되고, #의 번호가 서로 다른 비트 라인 선택 트랜지스터들(241a)은 서로 다른 캐시 래치 유닛에 연결될 수 있다. #의 번호가 같은 비트 라인 선택 트랜지스터들(241a)은 하나의 비트 라인 선택 유닛을 구성할 수 있다. 비트 라인 선택 유닛은 칼럼 불량 구제 단위에 해당할 수 있다.
비트 라인 선택 트랜지스터들(241a)과 센싱 래치들(242a) 사이를 연결하는 라인들의 구조를 단순화 하기 위하여, 서로 연결되는 비트 라인 선택 트랜지스터(241a)와 센싱 래치(242a)는 제2 방향(SD)을 따라서 일렬로 배치될 수 있다. 이에 따라, 비트 라인 선택 트랜지스터들(241a)의 배치 형태는 센싱 래치 유닛을 구성하는 센싱 래치들(242a)의 배치 형태에 따라서 결정될 것이다. 도 6의 오른쪽 확대 도면은 캐시 래치들(243a)과 이들에 연결되는 비트 라인 선택 트랜지스터들(241a)의 배치 구조를 나타낸다. 도 6에 예시된 바와 같이, 캐시 래치들(243a)의 4Ⅹ2 어레이에 연결되는 비트 라인 선택 트랜지스터들(241a)은 4Ⅹ1 어레이 단위로 2개로 분리되어 캐시 래치들(243a)의 4Ⅹ2 어레이의 제2 방향(SD) 양측에 배치될 수 있다.
도 7은 비트 라인 선택 트랜지스터들에 연결되는 비트 라인 컨택들의 배치의 일 예를 나타낸 도면이다.
도 7을 참조하면, 비트 라인 선택 트랜지스터들(241a)은 비트 라인 컨택들(BLC)을 통해서 비트 라인들(BL)에 각각 연결될 수 있다. 비트 라인 컨택들(BLC)이 비트 라인 선택 트랜지스터들(241a)의 열 단위로 동일한 방향의 대각선 형태로 배치될 수 있다. 비트 라인 선택 트랜지스터들(241a)의 열들 각각에서 비트 라인 선택 트랜지스터들(241a)이 제1 방향(FD)을 따라서 내려갈수록 비트 라인 컨택들(BLC)은 제2 방향(SD)으로 멀어지는 위치에 배치될 수 있다. 이와 같은 비트 라인 컨택들(BLC)의 배치는 열 단위 단방향 대각선 형태의 배치로 정의될 수 있다.
열 단위 단방향 대각선 형태의 비트 라인 컨택들(BLC)의 배치에 의하면, 동일 행 내의 비트 라인 컨택들(BLC)이 서로 인접하지 않게 배치될 수 있다. 메모리 장치의 집적도가 높아짐에 따라 비트 라인(BL)들 사이의 간격은 점점 좁아 지고 있다. 이러한 상황에서 동일한 행 내에서 비트 라인 컨택들(BLC)이 서로 인접할 경우, 비트 라인 컨택들(BLC)이 서로 단락되는 불량이 발생할 가능성이 높아질 것이다. 도 7와 같이 비트 라인 컨택들(BLC)이 열 단위 단방향 대각선 형태로 배치될 경우, 비트 라인 컨택들(BLC)이 서로 단락되는 불량을 줄일 수 있다. 참고로, 도면에는 비트 라인 선택 트랜지스터들(241a)의 제1 방향(FD) 길이가 제2 방향(SD) 길이보다 큰 것으로 도시되어 있으나, 도면에 도시된 길이가 실제 길이를 의미하는 것은 아니다. 실제로 비트 라인 선택 트랜지스터들(241a)의 제2 방향(SD) 길이는 제1 방향(FD) 길이와 동일할 수도 있고, 이보다 더 클 수도 있다.
도 6 및 도 7을 참조하면, 하나의 캐시 래치 유닛에 포함되는 캐시 래치들(243a)이 4Ⅹ2 어레이의 단위로 배치되고, 이러한 캐시 래치들(243a)의 배치에 맞추어서 하나의 비트 라인 선택 유닛에 포함되는 비트 라인 선택 트랜지스터들(241a)이 4Ⅹ1 어레이의 단위로 배치되므로, 하나의 비트 라인 선택 유닛에 포함되는 비트 라인 선택 트랜지스터들(241a), 다시 말해서 #의 번호가 동일한 비트 라인 선택 트랜지스터들(241a, HVN#)이 열 방향을 따라서 연속적으로 배치되지 않을 수 있다. 따라서, 비트 라인 컨택들(BLC)을 열 단위 단방향 대각선 형태로 배치하면, 하나의 비트 라인 선택 유닛에 포함되는 16개의 비트 라인 선택 트랜지스터들(241a)에 연결되는 비트 라인들이 연속적으로 배치되지 않을 것이다.
메모리 장치에서는 제조 과정 등에서 발생하는 불순 입자에 의해 특정 비트 라인에서 공정 불량이 발생할 수 있다. 이러한 경우 리드 동작 수행시 잘못된 데이터가 캐시 래치에 전송되어 리드 오류가 발생할 수 있다. 따라서 이러한 리드 오류를 방지하기 위하여 불량 데이터가 실리는 캐시 래치를 구제하기 위한 불량 구제용 캐시 래치들이 메모리 장치에 구비될 수 있다. 리드 동작시 불량 데이터가 실리는 불량 캐시 래치를 불량 구제용 캐시 래치로 대체하여 불량 캐시 래치에 저장된 데이터를 출력하지 않고, 이를 대체하는 불량 구제용 캐시 래치에 저장된 데이터를 대신 출력할 수 있다. 이러한 동작을 칼럼 불량 구제(Column Repair)라 부른다. 또한 공정 미세화가 진행됨에 따라 서로 가까운 거리에 위치한 비트 라인들이 함께 불량이 되는 경우가 발생할 수 있다. 따라서, 불량 구제의 효율성을 높이기 위하여 앞에서 설명한 칼럼 불량 구제를 다수의 캐시 래치들에 대해 함께 수행할 수 있다.
칼럼 불량 구제시에 하나의 캐시 래치 유닛에 연결되는 16개의 비트 라인들 중의 어느 하나라도 불량이 발생하면, 해당 캐시 래치 유닛 전체를 불량 처리하고, 불량 캐시 래치 유닛을 정상적인 캐시 래치 유닛으로 대체하고 있다. 불량 입자가 서로 다른 캐시 래치 유닛들에 연결된 비트 라인들에 걸쳐서 발생할 경우에 두 개의 캐시 래치 유닛들을 모두 불량 처리해야 하므로 칼럼 불량 구제의 효율이 낮아질 것이다. 따라서, 칼럼 불량 구제의 효율을 높이기 위해서는 하나의 캐시 래치 유닛에 연결되는 비트 라인들(하나의 비트 라인 선택 유닛에 연결되는 비트 라인들)이 연속적으로 배치되어야 할 것이다.
열 단위 단방향 대각선 형태로 배치할 경우, 하나의 비트 라인 선택 유닛에 연결되는 비트 라인들이 연속적으로 배치되지 않으므로 칼럼 불량 구제의 효율이 낮아질 수 있다. Bl<7> 내지 Bl<8>에 연결되는 비트 라인 선택 트랜지스터(241a)에 마킹된 'HVN#'의 # 번호는 1이고, BL<9> 내지 BL<7>에 연결된 비트 라인 선택 트랜지스터(241a)에 마킹된 'HVN#' 의 # 번호는 2로 서로 다르다. 이는 Bl<7> 내지 Bl<8>와 Bl<9> 내지 Bl<11>이 서로 다른 캐시 래치 유닛에 연결됨을 의미한다. 따라서, 도 7에 예시된 바와 같이 불량 입자가 Bl<7> 내지 BL<11>에 걸쳐서 발생할 경우, 2개의 비트 라인 선택 유닛들에 연결되는 2개의 캐시 래치 유닛들에 대해 불량 처리해야 하므로 칼럼 불량 구제의 효율이 낮아지게 될 것이다.
도 8은 비트 라인 선택 트랜지스터들에 연결되는 비트 라인 컨택들의 배치의 다른 예를 나타낸 도면이다.
도 8을 참조하면, 비트 라인 선택 트랜지스터들(241a)의 배치는 도 7과 동일하지만, 비트 라인 컨택(BLC)의 위치가 변경된 점에서 도 7과 차이가 있다. 예시적으로, BL<9> 내지 BL<16>이 제1열의 제17 내지 제 24행의 비트 라인 선택 트랜지스터들(241a)에 각각 연결되고, BL<17> 내지 BL<24>가 제1 열의 제9 내지 제 16행의 비트 라인 선택 트랜지스터들(241a)에 각각 연결되도록 비트 라인 컨택들(BLC)의 위치가 변경되었다. 이러한 경우 하나의 비트 라인 선택 유닛에 포함되는 16개의 비트 라인 선택 트랜지스터들(241a)에 연결되는 비트 라인들(BL)이 연속적으로 배치되므로, 불량 입자에 기인한 칼럼 불량의 구제 효율을 개선할 수 있을 것이다.
반도체 메모리 장치의 집적도가 높아짐에 따라 비트 라인들 사이의 간격은 점점 좁아지고 있으며, 이에 따라 인접한 비트 라인 컨택들(BLC)이 서로 단락되는 불량이 발생할 가능성이 높아지고 있다. 서로 단락되는 두 비트 라인 컨택(BLC)이 연결되는 비트 라인들이 하나의 캐시 래치 유닛에 연결된다면 하나의 캐시 래치 유닛에 대해서만 칼럼 불량 구제를 하면 될 것이다. 그러나, 서로 단락되는 두 비트 라인 컨택(BLC)이 연결되는 비트 라인들이 서로 다른 캐시 래치 유닛에 연결되는 경우에는 두 개의 캐시 래치 유닛을 모두 불량 처리해야 하므로 칼럼 불량 구제의 효율이 떨어질 것이다.
BL<32>에 연결된 비트 라인 선택 트랜지스터(241a)에 마킹된 'HVN#'의 # 번호는 2이고, BL<33>에 연결된 비트 라인 선택 트랜지스터(241a)에 마킹된 'HVN#' 의 # 번호는 3으로 서로 다르다. 이는 BL<32>와 BL<33>는 서로 다른 캐시 래치 유닛에 연결됨을 의미한다. BL<32>에 연결된 비트 라인 컨택(BLC)과 BL<33>에 연결된 비트 라인 컨택(BLC)이 서로 인접하여 배치되므로, 이들이 서로 단락될 확률이 크다. BL<32>에 연결된 비트 라인 컨택(BLC)과 BL<33>에 연결된 비트 라인 컨택(BLC)이 서로 단락될 경우에 두 개의 캐시 래치 유닛들을 모두 불량 처리해야 하므로 칼럼 불량 구제의 효율이 떨어질 것이다.
BL<32>과 BL<33>간 간격을 늘리면 이들에 연결되는 비트 라인 컨택들(BLC) 사이의 간격도 넓어지므로 칼럼 불량 구제 효율을 개선할 수 있을 것이다. 그러나, 이 경우 반도체 메모리 장치의 사이즈가 커지게 될 것이다.
도 9는 본 발명의 일 실시예에 따른 비트 라인 컨택들의 배치의 나타낸 도면이다.
도 9를 참조하면, 비트 라인 선택 트랜지스터들(241a)의 배치는 도 8과 동일하지만, 서로 다른 캐시 래치 유닛들에 연결되고 서로 이웃하는 2개의 비트 라인들에 연결되는 2개의 비트 라인 컨택들(BLC)이 서로 이웃하지 않도록 비트 라인 컨택들(BLC)의 위치가 변경된 점에서 도 8과 차이가 있다.
예시적으로, BL<33>이 제2 열의 제9행의 비트 라인 선택 트랜지스터(241a)와 연결되지 않고 제2 열의 제17 행의 비트 라인 선택 트랜지스터(241a)와 연결되도록 비트 라인 컨택들(BLC)의 위치가 변경되었다. 이러한 경우 BL<32>와 BL<33> 사이의 간격을 늘리지 않고서도 BL<32>에 연결되는 비트 라인 컨택(BLC)와 BL<33>과 연결되는 비트 라인 컨택(BLC) 사이의 간격을 넓힐 수 있다. 따라서, 반도체 메모리 장치의 사이즈 증가 없이 칼럼 구제 효율을 향상시킬 수 있게 된다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 칼럼 디코더들의 배치를 나타낸 도면이다.
도 10을 참조하면, 구간들(ST1 내지 ST3) 각각에 복수의 칼럼 디코더들(244a)이 배치되어 있다. 칼럼 디코더들(244a) 각각은 자신과 동일한 구간에 배치된 캐시 래치들(243a)에 연결될 수 있다.
도 10은 칼럼 디코더(244a)가 어느 입출력 캐시 래치 유닛의 캐시 래치(243a)에 연결되는지를 나타낸다. 이븐 캐시 래치들(Cache# Even)에 연결되는 칼럼 디코더(244a)를 'CSDEC# Even'이라고 가정하고, 오드 캐시 래치들(Cache# Odd)에 연결되는 칼럼 디코더(244a)를 'CSDEC# Odd'이라고 가정하면, #의 번호 및 # 이후의 문자(Even 또는 Odd)가 동일한 칼럼 디코더들(244a)은 서로 동일한 입출력 캐시 래치 유닛에 연결된다. #의 번호 및 # 이후의 문자(Even 또는 Odd) 중 어느 하나라도 다른 칼럼 디코더들(244a)은 서로 다른 입출력 캐시 래치 유닛에 연결된다.
칼럼 디코더들(244a)과 캐시 래치들(243a) 사이를 연결하는 배선의 구조를 단순화하기 위하여, 서로 연결되는 칼럼 디코더(244a)와 캐시 래치(243a)는 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
구간들(ST1 내지 ST3) 각각에는 하나의 캐시 래치 유닛에 포함되는 4개의 이븐 캐시들 및 4개의 오드 캐시들이 각각 2Ⅹ2의 단위로 배치될 수 있다. 하나의 캐시 래치 유닛에 포함되는 4개의 이븐 캐시들은 하나의 칼럼 디코더를 공유할 수 있고, 하나의 캐시 래치 유닛에 포함되는 4개의 오드 캐시들은 하나의 칼럼 디코더를 공유할 수 있으므로, 칼럼 디코더들(261)의 개수는 캐시 래치들(243a) 개수의 1/4이 될 것이다. 구간들(ST1 내지 ST3) 각각에서 칼럼 디코더들(261)은 캐시 래치들(243a)의 행 개수의 절반인 2개의 행에 배치될 수 있을 것이다.
도 11은 본 발명과 관련된 반도체 메모리 장치에서 캐시 래치들의 입출력 패스 할당 및 칼럼 선택 코딩을 나타낸 도면이다.
도 11을 참조하면, 캐시 래치들(243a)에 열 방향으로 증가하는 순서대로 입출력 패스들이 할당될 수 있다. 이러한 경우, 연속된 한 쌍의 열에 배치된 캐시 래치들(243a)이 서로 다른 캐시 래치 유닛에 포함될 수 있다. 예를 들어, 제1 구간(ST1) 및 제2 구간(ST1)에서 세 번째 열에 배치된 캐시 래치들(243a)은 제2 캐시 래치 유닛에 포함되고('Cache# even', 'Cache# Odd'의 # 번호가 2이고), 네 번째 열에 배치된 캐시 래치들(243a)은 제3 캐시 래치 유닛에 포함된다('Cache# even', 'Cache# Odd'의 # 번호가 3이다).
도 12는 도 11의 캐시 래치 유닛 배치에 따른 비트 라인 선택 트랜지스터들 및 센싱 래치들의 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 12를 참조하면, 연속된 한 쌍의 열에 배치된 캐시 래치들(243a)이 서로 다른 캐시 래치 유닛에 포함될 수 있다. 이러한 경우에 하나의 센싱 래치 유닛에 포함되는('LVN#'의 #번호가 동일한) 센싱 래치들(242a)이 1Ⅹ2 어레이 단위로 배치되고, 하나의 비트 라인 선택 유닛에 포함되는('HVN#'의 #번호가 동일한) 비트 라인 선택 트랜지스터들(241a)이 2Ⅹ1 어레이의 단위로 배치될 것이다.
도 13은 도 12의 비트 라인 선택 트랜지스터들에 연결되는 비트 라인 컨택들의 배치의 일 예를 나타낸 도면이다.
도 13을 참조하면, 하나의 비트 라인 선택 유닛에 포함된 16개의 비트 라인 선택 트랜지스터들(241a)에 연결되는 비트 라인들이 연속적으로 배치되도록 비트 라인 컨택들(BLC)이 배치될 수 있다. 예시적으로, 홀수 번째 행들에 위치하는 비트 라인 선택 트랜지스터들(241a)에 연결되는 비트 라인 컨택(BLC)은 비트 라인 선택 트랜지스터들(241a)의 위치가 제2 방향(SD)을 따라서 내려갈수록 제2 방향(SD)으로 멀어지는 위치에 배치될 수 있다. 짝수 번째 행들에 위치하는 비트 라인 선택 트랜지스터들(241a)에 연결되는 비트 라인 컨택(BLC)은 비트 라인 선택 트랜지스터들(241a)의 위치가 제2 방향(SD)을 따라서 올라갈수록 제2 방향(SD)으로 멀어지는 위치에 배치될 수 있다. 이러한 경우에 비트 라인 컨택들(BLC)은 V 형태의 배치를 이룰 수 있다.
비트 라인 컨택들(BLC)의 V 형태의 배치는 하나의 비트 라인 선택 유닛에 포함된 16개의 비트 라인 선택 회로들(241)에 연결되는 비트 라인들의 연속적인 배치를 가능하게 하므로, 불량 입자에 기인한 칼럼 불량의 구제 효율을 개선할 수 있을 것이다. 그러나, V 형태의 배치에 의하면 2개의 서로 다른 비트 라인 선택 유닛들에 연결된(2개의 서로 다른 캐시 래치 유닛들에 대응하는 비트 라인들에 연결된) 비트 라인 컨택들(BLC) 사이의 거리가 가까워지게 될 것이다. 도 13에 타원으로 표시한 부분은 2개의 서로 다른 캐시 래치 유닛들에 대응하는 2개의 비트 라인들에 연결되는 2개의 컨택들(BLC)이 서로 가까이 배치됨을 나타낸다. 이 러한 경우에, 두 비트 라인 컨택들(BLC)이 서로 단락될 가능성이 크다. 이는 2 개의 캐시 래치 유닛들을 모두 불량 처리해야 하는 확률이 높다는 것을 의미하며 따라서 칼럼 불량 구제의 효율이 떨어지게 될 것이다. 2개의 캐시 래치 유닛들에 대응하는 비트 라인들 간 간격을 늘리면 이들에 연결되는 비트 라인 컨택들(BLC) 사이의 간격도 넓어지므로 칼럼 불량 구제의 효율이 개선되지만 이 경우 레이아웃 면적이 증가될 것이다.
앞서 도 9를 참조로 설명된 본 발명의 실시예에 의하면 레이아웃 면적 증가 없이 서로 다른 캐시 래치 유닛에 대응하는 비트 라인들에 연결되는 비트 라인 컨택들(BLC) 간 간격을 확보할 수 있으므로 반도체 메모리 장치의 사이즈 증가 없이 칼럼 불량 구제의 효율을 향상시킬 수 있다.
도 14는 본 발명과 관련된 반도체 메모리 장치의 칼럼 디코더들의 배치를 설명하기 위한 도면이다.
도 14를 참조하면, 연속된 한 쌍의 열에 배치된 캐시 래치들(243a)이 서로 다른 캐시 래치 유닛에 포함될 수 있다. 이러한 경우, 하나의 구간(ST1 내지 ST3의 하나)에서 한 쌍의 열에 배치된 4개의 이븐 캐시들 및 4개의 오드 캐시들은 2개씩 서로 다른 칼럼 디코더에 연결되어야 할 것이다. 따라서, 칼럼 디코더들(261)의 개수는 캐시 래치들(243a) 개수의 1/2이 되고, 구간들(ST1 내지 ST3) 각각에서 칼럼 디코더들(261)을 캐시 래치들(243a)의 행 개수와 동일하게 4개의 행에 배치해야 할 것이다.
앞서, 도 10을 참조로 하여 설명된 본 발명의 실시예에 의하면, 도 14를 참조로 하여 설명된 예와 비교해서, 필요한 칼럼 디코더들(244a)의 개수, 칼럼 디코더들(244a)의 행 개수, 그리고 칼럼 디코더들(244a)과 캐시 래치들(243a) 간을 연결하는 배선들의 개수를 절반으로 줄이는 것이 가능하다. 따라서, 칼럼 디코더들(244a) 및 배선들의 점유 면적을 줄이어 감소된 사이즈의 반도체 메모리 장치를 제공할 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 나타낸 단면도이다.
도 15를 참조하면, 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로직 구조체(LS)가 메모리 구조체(CS) 하부에 배치될 수 있다.
로직 구조체(LS)는 기판(10) 상에 배치될 수 있다. 메모리 구조체(CS)는 소스 플레이트(11) 상에 배치될 수 있고, 기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 소스 플레이트(11)는 폴리실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 기판(10)과 달리, 소스 플레이트(11)는 로직 구조체(LS) 상에 형성되어야 하므로 폴리실리콘막으로 구성될 수 있다.
로직 구조체(LS)는 로직 회로(20), 배선들(M1,M2) 및 절연막(30)을 포함할 수 있다.
로직 회로(20)는 소자분리막(10A)에 의해 정의된 기판(10)의 활성 영역 상에 배치된 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 회로(20)는 캐패시터, 인덕터 등을 더 포함할 수 있다. 로직 회로(20)는 앞서 설명된 본 발명의 실시예에 따른 페이지 버퍼 회로(도 1의 240)를 포함할 수 있다.
기판(10) 상에 절연막(30)이 마련되어 로직 회로(20)를 덮을 수 있다. 절연막(30)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다. 절연막(30) 내부에 복수의 배선들(M1,M2)이 마련될 수 있다. 배선들(M1,M2)은 로직 회로(20) 상부의 제1 배선층에 마련된 제1 배선들(M1) 및 제1 배선층 상부의 제2 배선층에 마련된 제2 배선들(M2)을 포함할 수 있다. 제1 배선들(M1)은 제1 컨택들(CNT1)을 통해서 로직 회로(20)에 연결될 수 있다. 제2 배선들(M2)은 제2 컨택들(CNT2)을 통해서 제1 배선(M1)에 연결될 수 있다.
메모리 구조체(CS)는 소스 플레이트(11) 상에 배치된 수직 채널들(CH), 수직 채널들(CH)을 따라서 교대로 적층된 복수의 전극막들(40) 및 복수의 층간절연막들(42)을 포함할 수 있다.
전극막들(40) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인을 구성할 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(40)은 워드 라인들을 구성할 수 있다. 전극막들(40)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(40)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(42)은 실리콘 산화물을 포함할 수 있다.
수직 채널들(CH)은 전극막들(40) 및 층간절연막들(42)을 관통하여 소스 플레이트(11)에 연결될 수 있다. 수직 채널들(CH) 각각은 채널층(50) 및 게이트절연층(52)을 포함할 수 있다. 채널층(50)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층(52)은 채널층(50)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(52)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극막들(40)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 구성될 수 있다.
수직 채널들(CH)의 채널층들(50)에 비트 라인 컨택들(BLC)을 통해서 비트 라인들(BL)이 연결될 수 있다. 비트 라인들(BL) 상부에 컨택들(CNT3)을 통해서 비트 라인들(BL)에 연결되는 배선들(M3)이 배치될 수 있다. 배선(M3)은 컨택(CNT4)을 통해서 로직 구조체(LS)의 배선(M2)에 연결될 수 있다. 이로써, 비트 라인들(BL)과 로직 구조체(LS)의 페이지 버퍼 회로 사이를 연결하는 전기적 경로가 구성될 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 16을 참조하면, 반도체 메모리 장치는 POC(Peri Over Cell) 구조를 가질 수 있다. 즉, 로직 구조체(LS)가 메모리 구조체(CS)의 상부에 배치될 수 있다.
메모리 구조체(CS)와 로직 구조체(LS)는 개별적으로 제작된 후에 서로 본딩될 수 있다. 메모리 구조체(CS)는 소스 플레이트(11) 상에 제작될 수 있다. 로직 구조체(LS)는 기판(10) 상에 제작될 수 있다. 기판(10) 및 소스 플레이트(11)는 서로 동일한 물질로 구성될 수 있다. 기판(10) 및 소스 플레이트(11)는 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 구조체(LS)는 상부면에 제1 패드들(PAD1)이 마련될 수 있다. 메모리 구조체(CS)의 상부면에 제2 패드들(PAD2)이 마련될 수 있다. 제1 패드들(PAD1)은 컨택(CNT5), 제2 배선(M2), 컨택(CNT2), 제1 배선(M1), 컨택(CNT1)을 통해서 로직 회로(20)에 연결될 수 있다. 제2 패드들(PAD2)의 일부개는 컨택들(CNT5)을 통해서 비트 라인들(BL)에 연결될 수 있다. 도시하지 않았지만, 제2 패드들(PAD2)의 다른 일부개는 전극막들(40)에 연결될 수 있다. 로직 구조체(LS)의 상부면과 메모리 구조체(CS)의 상부면이 서로 본딩되어 로직 구조체(LS)의 제1 패드들(PAD1)과 메모리 구조체(CS)의 제2 패드들(PAD2)이 서로 연결될 수 있다. 이에 따라, 메모리 구조체(CS)의 메모리 셀들과 로직 구조체(LS)의 로직 회로(20) 사이를 연결하는 전기적인 경로가 구성될 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 18을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 메모리 셀 어레이; 및
    제1 방향과 교차되는 제2 방향으로 신장되는 복수의 비트 라인들을 통해서 상기 메모리 셀 어레이와 데이터를 주고 받으며 상기 제1 방향을 따라서 복수의 열들 및 상기 제2 방향을 따라서 복수의 행들로 배치되는 복수의 캐시 래치들을 포함하는 캐시 래치 회로;를 포함하며,
    상기 캐시 래치들 각각은 복수의 입출력 핀들 중 어느 하나에 연결되고,
    상기 입출력 핀들에 동시에 연결되는 캐시 래치들은 하나의 입출력 캐시 래치 유닛을 구성하고,
    상기 하나의 입출력 캐시 래치 유닛에 포함되는 캐시 래치들은 2Ⅹ2 어레이의 단위로 배치되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 2Ⅹ2 어레이를 구성하는 캐시 래치들은 상기 제1 방향을 따라서 연속되는 2개의 열에 배치되는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 2Ⅹ2 어레이를 구성하는 캐시 래치들에 공통으로 연결되어 상기 캐시 래치들에 칼럼 선택 신호를 제공하는 하나의 칼럼 디코더를 더 포함하는 반도체 메모리 장치.
  4. 메모리 셀 어레이;
    제1 방향과 교차되는 제2 방향으로 신장되며 상기 제1 방향을 따라서 교대로 배치되는 복수의 이븐 비트 라인들 및 복수의 오드 비트 라인들을 포함하는 복수의 비트 라인들; 및
    상기 비트 라인들을 통해서 상기 메모리 셀 어레이와 데이터를 주고 받으며 상기 제1 방향으로 복수의 열들 및 상기 제2 방향으로 복수의 행들로 배치되는 복수의 캐시 래치들을 포함 캐시 래치 회로;를 포함하고,
    상기 캐시 래치들은 2N개의 입출력 핀들 중 어느 하나에 연결되고,
    상기 이븐 비트 라인들에 연결되고 상기 2N개의 입출력 핀들에 동시에 연결되는 2N개의 캐시 래치들이 하나의 제 1 입출력 캐시 래치 유닛을 구성하고, 상기 오드 비트 라인들에 연결되고 상기 2N개의 입출력 핀들에 동시에 연결되는 2N개의 캐시 래치들이 하나의 제 2 입출력 캐시 래치 유닛을 구성하고, 상기 하나의 제 1 입출력 캐시 래치 유닛과 상기 하나의 제2 입출력 캐시 래치 유닛이 하나의 캐시 래치 유닛을 구성하며,
    상기 제1,제2 입출력 캐시 래치 유닛 각각에 포함된 캐시 래치들은 2Ⅹ2 어레이 단위로 배치되는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제 1 입출력 캐시 래치 유닛의 캐시 래치들에 연결되는 이븐 비트 라인들과 상기 제 2 입출력 캐시 래치 유닛의 캐시 래치들에 연결되는 오드 비트 라인들이 서로 이웃하며 교대로 배치되는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 캐시 래치 유닛을 구성하는 캐시 래치들의 행 개수가 상기 캐시 래치 회로를 구성하는 전체 캐시 래치들의 행 개수보다 적은 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 캐시 래치 유닛에 포함된 상기 캐시 래치들 중 적어도 하나가 불량일 때 상기 캐시 래치 유닛에 포함된 상기 캐시 래치들 전체가 동시에 리페어되는 반도체 메모리 장치.
  8. 제4 항에 있어서, 상기 캐시 래치 유닛에 포함되는 캐시 래치들이 4Ⅹ2 어레이 단위로 배치되는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 캐시 래치들에 연결되는 복수의 센싱 래치들을 더 포함하며,
    상기 4Ⅹ2 어레이를 구성하는 캐시 래치들에 연결되는 센싱 래치들이 2Ⅹ2 어레이 단위로 2개로 분리되어 상기 4Ⅹ2 어레이를 구성하는 캐시 래치들의 상기 제2 방향 양측에 배치되는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 센싱 래치들을 통해서 상기 캐시 래치들에 연결되는 복수의 비트 라인 선택 트랜지스터들을 더 포함하며,
    상기 4Ⅹ2 어레이를 구성하는 캐시 래치들에 연결되는 상기 비트 라인 선택 트랜지스터들이 4Ⅹ1 어레이의 단위로 2개로 분리되어 상기 4Ⅹ2 어레이를 구성하는 캐시 래치들의 상기 제2 방향 양측에 배치되는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 복수의 비트 라인들은 비트 라인 컨택들 통해서 상기 비트 라인 선택 트랜지스터들에 각각 연결되고,
    상기 비트 라인 선택 트랜지스터들 중에서 상기 하나의 캐시 래치 유닛에 연결되는 비트 라인 선택 트랜지스터들이 하나의 비트 라인 선택 유닛을 구성하며,
    상기 하나의 비트 라인 선택 유닛에 포함된 비트 라인 선택 트랜지스터들에 연결되는 비트 라인들이 연속적으로 배열되도록 상기 비트 라인 컨택들이 배치되는 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 복수의 비트 라인들은 비트 라인 컨택들 통해서 상기 비트 라인 선택 트랜지스터들에 각각 연결되되,
    상기 비트 라인 선택 트랜지스터들 중에서 상기 하나의 캐시 래치 유닛에 연결되는 비트 라인 선택 트랜지스터들이 하나의 비트 라인 선택 유닛을 구성하며,
    서로 다른 비트 라인 선택 유닛에 포함되는 비트 라인 선택 트랜지스터들에 연결되는 비트 라인들이 서로 이웃하지 않도록 상기 비트 라인 컨택들이 배치되는 하는 반도체 메모리 장치.
  13. 제1 방향과 교차되는 제2 방향을 따라서 정의된 복수의 구간들에 배치되며 상기 제1 방향 및 상기 제2 방향을 따라서 복수의 열들 및 복수의 행들을 이루는 복수의 캐시 래치들;
    상기 캐시 래치들에 각각 연결되며 상기 구간들 각각의 상기 제2 방향 양측에 위치하는 복수의 영역들에 배치되는 복수의 센싱 래치들;및
    상기 센싱 래치들과 상기 제2 방향을 따라서 신장되는 복수의 비트 라인들 사이에 연결되며 상기 영역들에 배치되는 복수의 비트 라인 선택 트랜지스터들;을 포함하며,
    상기 캐시 래치들 각각은 복수의 입출력 핀들 중 어느 하나에 연결되고,
    상기 입출력 핀들에 동시에 연결되는 캐시 래치들은 하나의 입출력 캐시 래치 유닛을 구성하고,
    상기 하나의 입출력 캐시 래치 유닛에 포함되는 캐시 래치들이 복수의 2Ⅹ2 어레이들을 구성하되, 상기 2Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들이 같은 구간에 배치되는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 2Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들이 상기 제1 방향을 따라서 연속되는 2개의 열에 배치되는 반도체 메모리 장치.
  15. 제13 항에 있어서, 상기 2Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들에 공통으로 연결되어 상기 캐시 래치들에 칼럼 선택 신호를 제공하는 칼럼 디코더를 더 포함하며,
    상기 칼럼 디코더는 상기 2Ⅹ2 어레이를 구성하는 캐시 래치들과 같은 구간에 배치되는 반도체 메모리 장치.
  16. 제13 항에 있어서, 상기 비트 라인들은 상기 제1 방향을 따라서 교대로 배치되는 복수의 이븐 비트 라인들 및 복수의 오드 비트 라인들을 포함하고,
    상기 이븐 비트 라인들에 연결되고 상기 입출력 핀들에 동시에 연결되는 캐시 래치들은 제1 입출력 캐시 래치 유닛을 구성하고, 상기 오드 비트 라인들에 연결되고 상기 입출력 핀들에 동시에 연결되는 캐시 래치들은 제2 입출력 캐시 래치 유닛을 구성하며,
    상기 제 1 입출력 캐시 래치 유닛과 상기 제2 입출력 캐시 래치 유닛이 하나의 캐시 래치 유닛을 구성하되, 상기 제 1 입출력 캐시 래치 유닛의 캐시 래치들에 연결되는 이븐 비트 라인들과 상기 제 2 입출력 캐시 래치 유닛의 캐시 래치들에 연결되는 오드 비트 라인들이 서로 이웃하여 교대로 배치되는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 캐시 래치 유닛에 포함되는 캐시 래치들의 행 개수가 상기 캐시 래치 회로를 구성하는 전체 캐시 래치들의 행 개수보다 적은 반도체 메모리 장치.
  18. 제16 항에 있어서, 상기 하나의 캐시 래치 유닛에 포함되는 캐시 래치들이 복수의 4Ⅹ2 어레이들을 구성하되, 상기 4Ⅹ2 어레이들의 하나를 구성하는 캐시 래치들이 같은 구간에 배치되는 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 4Ⅹ2 어레이를 구성하는 캐시 래치들에 연결되는 센싱 래치들이 2Ⅹ2 어레이 단위로 2개로 분리되어 상기 4Ⅹ2 어레이를 구성하는 캐시 래치들의 상기 제2 방향 양측 영역들에 각각 배치되는 반도체 메모리 장치.
  20. 제18 항에 있어서, 상기 4Ⅹ2 어레이를 구성하는 캐시 래치들에 연결되는 상기 비트 라인 선택 트랜지스터들이 4Ⅹ1 어레이의 단위로 2개로 분리되어 상기 4Ⅹ2 어레이를 구성하는 캐시 래치들의 상기 제2 방향 양측 2개의 영역들에 각각 배치되는 반도체 메모리 장치.
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