CN111081712B - 半导体装置及半导体存储装置 - Google Patents

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Abstract

实施方式提供一种高集成度的半导体装置及半导体存储装置。实施方式的半导体存储装置具备：半导体衬底、设置在半导体衬底表面的多个晶体管、以及电连接于多个晶体管的栅极电极的第1电路。多个晶体管包含：在第1方向上隔着绝缘区域相邻的第1及第2晶体管、在与第1方向交叉的第2方向上隔着绝缘区域而与第1及第2晶体管相邻的第3晶体管、以及在第2方向上隔着绝缘区域而与第1及第2晶体管相邻的第4晶体管。第1电路根据第1信号而使第1～第4晶体管为导通状态。

Description

半导体装置及半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-197545号(申请日：2018年10月19日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体装置及半导体存储装置。
背景技术
已知一种半导体存储装置，具备：衬底、排列在与衬底表面交叉的第1方向上的多个导电层、在第1方向延伸且与多个导电层对向的半导体柱、以及设置在多个导电层及半导体柱之间的绝缘膜。
发明内容
实施方式提供一种高集成度的半导体装置及半导体存储装置。
一实施方式的半导体装置具备：半导体衬底；多个晶体管，设置在半导体衬底的表面；以及第1电路，电连接于多个晶体管的栅极电极。多个晶体管包含：第1及第2晶体管，在第1方向上隔着绝缘区域相邻；第3晶体管，在与第1方向交叉的第2方向上隔着绝缘区域而与第1及第2晶体管相邻；以及第4晶体管，在第2方向上隔着绝缘区域而与第1及第2晶体管相邻。第1电路根据第1信号而使第1～第4晶体管为导通状态。
一实施方式的半导体存储装置具备：半导体衬底；第1～第4导电层，排列在与半导体衬底的表面交叉的第1方向上；第1半导体柱，在第1方向延伸且与第1～第4导电层对向；第1绝缘膜，设置在第1～第4导电层及第1半导体柱之间；以及多个晶体管，设置在半导体衬底的表面。多个晶体管具备：第1晶体管，电连接于第1导电层；第2晶体管，电连接于第2导电层，且在与第1方向交叉的第2方向上隔着绝缘区域而与第1晶体管相邻；第3晶体管，电连接于第3导电层，且在与第1方向及第2方向交叉的第3方向上隔着绝缘区域而与第1及第2晶体管相邻；以及第4晶体管，电连接于第4导电层，且在第3方向上隔着绝缘区域而与第1及第2晶体管相邻。
一实施方式的半导体存储装置具备：半导体衬底；第1存储块及第2存储块，在与半导体衬底的表面交叉的第1方向上与半导体衬底分开而设置，且排列在与第1方向交叉的第2方向上；以及多个晶体管，设置在半导体衬底的表面，且排列在与第1方向及第2方向交叉的第3方向上。第1存储块具备：多个第1导电层，排列在第1方向；第1半导体柱，在第1方向延伸且与多个第1导电层对向；以及第1绝缘膜，设置在多个第1导电层及第1半导体柱之间。第2存储块具备：多个第2导电层，排列在第1方向；第2半导体柱，在第1方向延伸且与多个第2导电层对向；以及第2绝缘膜，设置在多个第2导电层及第2半导体柱之间。多个晶体管包含：第1晶体管，电连接于多个第1导电层中的一个；第2晶体管，电连接于多个第2导电层中的一个；第3晶体管，电连接于多个第1导电层中的一个，且设置在第1及第2晶体管之间；以及第4晶体管，电连接于多个第2导电层中的一个，且设置在第1及第3晶体管之间。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。
图2是该半导体存储装置的示意性俯视图。
图3是图2中A所示的部分的示意性放大图。
图4是将图2所示的构造沿着A-A'线切断并沿箭头方向观察时的示意性剖视图。
图5是图4的一部分示意性放大图。
图6是将图2所示的构造沿着B-B'线切断并沿箭头方向观察时的示意性剖视图。
图7是将图2所示的构造沿着C-C'线切断并沿箭头方向观察时的示意性剖视图。
图8是图2中B所示的部分的示意性放大图。
图9A是图2的一部分放大图。
图9B是图2的一部分放大图。
图10是图9A的一部分放大图。
图11是图9A的一部分放大图。
图12是用以对第1实施方式的变化例进行说明的示意性俯视图。
图13是用以对第1实施方式的变化例进行说明的示意性俯视图。
图14是用以对第1实施方式的变化例进行说明的示意性俯视图。
图15是表示第2实施方式的半导体存储装置的示意性构成的剖视图。
图16是该半导体存储装置的示意性俯视图。
图17是该半导体存储装置的示意性俯视图。
图18是该半导体存储装置的示意性俯视图。
图19是该半导体存储装置的示意性俯视图。
图20是该半导体存储装置的示意性俯视图。
图21是比较例的半导体存储装置的示意性俯视图。
图22是用以对第2实施方式的变化例进行说明的示意性俯视图。
图23是用以对第2实施方式的变化例进行说明的示意性俯视图。
图24是用以对第2实施方式的变化例进行说明的示意性俯视图。
图25是用以对第2实施方式的变化例进行说明的示意性俯视图。
图26是用以对其它实施方式进行说明的示意性剖视图。
图27是用以对其它实施方式进行说明的示意性剖视图。
图28是用以对其它实施方式进行说明的示意性俯视图。
具体实施方式
接下来，参照附图详细地说明实施方式的半导体装置及半导体存储装置。此外，以下实施方式仅为一例，并非意图限定本发明而表示。
另外，本说明书中，将相对于半导体衬底表面平行的特定方向称为X方向，将相对于半导体衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于半导体衬底表面垂直的方向称为Z方向。
另外，本说明书中，有时将沿着特定平面的方向称为第1方向，将沿着该特定平面且与第1方向交叉的方向称为第2方向，将与该特定平面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一方向对应，也可不对应。
另外，本说明书中，“上”或“下”等表达是以半导体衬底为基准。例如，在所述第1方向与半导体衬底的表面交叉的情况下，将沿着该第1方向离开半导体衬底的方向称为上，将沿着第1方向靠近半导体衬底的方向称为下。另外，在对某构成叙述下表面或下端部的情况下，是指该构成的半导体衬底侧的面或端部，在叙述上表面或上端部的情况下，是指与该构成的与半导体衬底为相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，本说明书中，在叙述将第1构成“电连接”于第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将三个晶体管串联连接的情况下，即使第二个晶体管为断开状态，也可将第一个晶体管“电连接”于第三个晶体管。
另外，本说明书中，在叙述第1构成与第2构成“电绝缘”的情况下，例如是指在第1构成与第2构成之间设置着绝缘膜等，而未设置连接第1构成与第2构成的接点或配线等的状态。
另外，本说明书中，在叙述“场效应型晶体管”或“场效应晶体管”的情况下，是指具备作为通道区域发挥功能的半导体层、栅极绝缘膜、以及栅极电极的晶体管。
[第1实施方式]
[整体构成]
以下，参考附图，对第1实施方式的半导体存储装置的构成进行说明。此外，以下附图是示意性附图，为方便说明而省略一部分构成。
图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MA、以及控制存储单元阵列MA的周边电路PC。
存储单元阵列MA具备多个存储块MB。这些多个存储块MB分别具备多个存储指MF。这些多个存储指MF分别具备多个存储组件MU。这些多个存储组件MU的一端分别经由位线BL而连接于周边电路PC。另外，这些多个存储组件MU的另一端分别经由共通的源极线SL而连接于周边电路PC。
存储组件MU具备在位线BL及源极线SL之间串联连接的漏极选择晶体管STD、存储器串MS、以及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。
存储器串MS具备串联连接的多个存储单元MC。本实施方式的存储单元MC是栅极绝缘膜中包含电荷储存膜的场效应型晶体管。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。此外，对与一个存储器串MS对应的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别共通连接于一个存储块MB中的所有存储组件MU。
选择晶体管(STD、STS)是场效应型晶体管。对选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。漏极选择线SGD对应于存储指MF而设置，且共通连接于一个存储指MF中的所有存储组件MU。源极选择线SGS共通连接于一个存储块MB中的所有存储组件MU。
周边电路PC具备：产生动作电压的动作电压产生电路21、对地址数据进行解码的地址解码器22、根据地址解码器22的输出信号而将动作电压传送至存储单元阵列MA的块选择电路23及电压选择电路24、连接于位线BL的感测放大器25、以及控制这些部件的序列发生器26。
动作电压产生电路21具备多个动作电压输出端子31。动作电压产生电路21例如包含降压电路及充电泵电路等升压电路。动作电压产生电路21例如根据来自序列发生器26的控制信号，产生在对存储单元阵列MA的读取动作、写入动作及删除动作时施加至位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压，且同时输出至多个动作电压输出端子31。从动作电压输出端子31输出的动作电压可根据来自序列发生器26的控制信号而适当调整。
动作电压产生电路21在读取动作时，产生读取电压及读取通过电压作为动作电压。读取电压是用于判别存储在选择存储单元MC中的数据的电压。在将读取电压施加至字线WL的情况下，连接于该字线WL的多个存储单元MC中的一部分成为导通状态，除此以外的存储单元MC成为断开状态。读取通过电压是用以使存储单元MC为导通状态的电压，比读取电压大。在将读取通过电压施加至字线WL的情况下，连接于该字线WL的多个存储单元MC全部成为导通状态。
另外，动作电压产生电路21在写入动作时，产生写入通过电压及编程电压作为动作电压。写入通过电压是用以使存储单元MC为导通状态的电压，具有读取电压以上的大小。在将写入通过电压施加至字线WL的情况下，连接于该字线WL的多个存储单元MC全部成为导通状态。编程电压是用以使电荷储存在存储单元MC的电荷储存膜中的电压，比写入通过电压大。在将写入通过电压施加至字线WL的情况下，多个存储单元MC中的一部分电荷储存膜中储存电子。
地址解码器22具备多个块选择线BLKSEL及多个电压选择线33。地址解码器22例如根据来自序列发生器26的控制信号而依次参考地址寄存器的地址数据，将该地址数据进行解码，使与地址数据对应的特定的块选择晶体管35及电压选择晶体管37为导通状态，且使除此以外的块选择晶体管35及电压选择晶体管37为断开状态。例如，使特定的块选择线BLKSEL及电压选择线33的电压为“H”状态，使除此以外的电压为“L”状态。此外，在使用P通道型而非N通道型的晶体管的情况下，对这些配线施加相反的电压。
此外，在图示的例中，在地址解码器22中，针对每一个存储块MB各设置一条块选择线BLKSEL。然而，该构成能够适当变更。例如，也可每两个以上的存储块MB具备一条块选择线BLKSEL。
块选择电路23具备与存储块MB对应的多个块选择部34。这些多个块选择部34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个块选择晶体管35。块选择晶体管35例如是场效应型耐压晶体管。块选择晶体管35的漏极电极分别电连接于对应的字线WL或选择栅极线(SGD、SGS)。源极电极分别经由配线CG及电压选择电路24而电连接于动作电压输出端子31。栅极电极共通连接于对应的块选择线BLKSEL。
此外，在图示的例中，在块选择电路23中，针对每一条字线WL各设置一个块选择晶体管35，针对每一条选择栅极线(SGD、SGS)各设置一个块选择晶体管35。然而，该构成能够适当变更。例如，也可针对每一条选择栅极线(SGD、SGS)各设置两个块选择晶体管35。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。这些多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如是场效应型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及块选择电路23而电连接于对应的字线WL或选择栅极线(SGD、SGS)。源极端子分别电连接于对应的动作电压输出端子31。栅极电极分别连接于对应的电压选择线33。
感测放大器25连接于多条位线BL。感测放大器25例如具备与位线BL对应的多个感测放大器组件。感测放大器组件分别具备：箝位晶体管，根据在动作电压产生电路21中产生的电压而对位线BL进行充电；感测电路，感测位线BL的电压或电流；多个锁存器，保存该感测电路的输出信号或写入数据、验证通过标志等；以及逻辑电路。逻辑电路例如在读取动作时，参考保存在锁存器中的下位页的数据而特定出存储单元MC中保存的数据。另外，例如在写入动作时，参考保存在锁存器中的下位页的数据而控制位线BL的电压。
序列发生器26根据所输入的命令及半导体存储装置的状态，将控制信号输出至动作电压产生电路21、地址解码器22及感测放大器25。例如，序列发生器26根据时钟信号而依次参考指令寄存器的指令数据，对该指令数据进行解码，并输出至动作电压产生电路21、地址解码器22及感测放大器25。
接下来，参考图2对本实施方式的半导体存储装置的构成进行说明。图2是本实施方式的半导体存储装置的示意性俯视图。此外，图2是表示示意性构成的图，具体构成能够适当变更。另外，图2中省略了一部分构成。
如图2所示，本实施方式的半导体存储装置具备半导体衬底100。在图示的例中，在半导体衬底100上设置着排列在X方向的两个存储单元阵列MA。另外，在沿着存储单元阵列MA的X方向的两端部且在Y方向延伸的区域，以距存储单元阵列MA由近到远的顺序设置着块选择电路部231及地址解码器22。另外，在沿着存储单元阵列MA的Y方向的端部且在X方向延伸的区域，设置着感测放大器25。在设置着感测放大器25的区域的X方向的两端部附近的区域，设置着动作电压产生电路21。另外，在这些区域的外侧区域设置着序列发生器26。
[存储单元阵列MA]
接下来，参考图2～图7对存储单元阵列MA的构成进行说明。图3是图2中A所示的部分的示意性放大图。图4是将图2所示的构造沿着A-A'线切断并沿箭头方向观察时的示意性剖视图。图5是图4的一部分的示意性放大图。图6是将图2所示的构造沿着B-B'线切断并沿箭头方向观察时的示意性剖视图。图7是将图2所示的构造沿着C-C'线切断并沿箭头方向观察时的示意性剖视图。此外，图3～图7是表示示意性构成的图，具体构成能够适当变更。另外，图3～图7中省略了一部分构成。
如图2所示，存储单元阵列MA具备排列在Y方向的多个存储块MB。在Y方向上相邻的两个存储块MB之间，如图3所示设置着在X方向延伸的块间绝缘层ST。这两个存储块MB中包含的字线WL经由块间绝缘层ST而电绝缘。
存储块MB具备：排列在Y方向的两个子块SB、设置在这两个子块SB之间的子块间绝缘层ST'、以及连接于这两个子块SB的接线部HU。
子块SB具备：排列在Y方向的两个存储指MF、以及设置在这些存储指之间的指间绝缘层SHE。如图4所例示，存储指MF具备：设置在半导体衬底100上的多个导电层110、多个半导体柱120、以及分别设置在多个导电层110及多个半导体柱120之间的多个栅极绝缘膜130。
半导体衬底100例如是包含P型杂质的单晶硅(Si)等半导体衬底。在半导体衬底100表面的一部分，设置着包含磷(P)等N型杂质的N型阱101。另外，在N型阱101表面的一部分，设置着包含硼(B)等P型杂质的P型阱102。另外，在半导体衬底100表面的一部分，设置着SiO2等绝缘区域STI(图6、图7)。以下，有时将半导体衬底100表面中的未设置绝缘区域STI的区域称为半导体区域。
导电层110是在X方向延伸的大致板状的导电层，且在Z方向排列多个。导电层110例如可包含氮化钛(TiN)及钨(W)的积层膜等，也可包含含有磷或硼等杂质的多晶硅等。另外，在导电层110之间设置着氧化硅(SiO2)等绝缘层111。
多个导电层110中，位于最下层的一个或多个导电层110作为源极选择线SGS(图1)及连接于该源极选择线的多个源极选择晶体管STS的栅极电极而发挥功能。另外，位于比所述最下层的导电层110更靠上方的多个导电层110作为字线WL(图1)及连接于该字线的多个存储单元MC(图1)的栅极电极而发挥功能。另外，位于比作为字线WL(图1)及连接于该字线的多个存储单元MC(图1)的栅极电极发挥功能的所述导电层110更靠上方的一个或多个导电层110作为漏极选择线SGD及连接于该漏极选择线的多个漏极选择晶体管STD(图1)的栅极电极而发挥功能。此外，图3的例中，作为字线WL及源极选择线SGS发挥功能的导电层110具备：与子块SB对应而设置且在X方向延伸的两个第1部分wl1、以及连接于这两个第1部分wl1的第2部分wl2。另外，作为漏极选择线SGD等发挥功能的导电层110比其它导电层110的第1部分wl1的Y方向的宽度窄，与存储指MF对应而在Y方向排列多个。
半导体柱120在X方向及Y方向配设多个。半导体柱120例如是非掺杂的多晶硅(Si)等半导体膜。如图4所示，半导体柱120例如具有大致圆筒状的形状，在中心部分设置着氧化硅等绝缘膜121。另外，半导体柱120的外周面分别由导电层110包围。半导体柱120的下端部经由非掺杂的单晶硅等半导体层122而连接于半导体衬底100的P型阱102。半导体层122隔着氧化硅等绝缘层123而与导电层110对向。半导体柱120的上端部经由包含磷(P)等N型杂质的半导体层124、接点Ch及Cb而连接于位线BL。半导体柱120分别作为包含在一个存储组件MU(图1)的多个存储单元MC及漏极选择晶体管STD的通道区域而发挥功能。半导体层122作为源极选择晶体管STS的通道区域发挥功能。
例如图5所示，栅极绝缘膜130具备积层在半导体柱120及导电层110之间的隧道绝缘膜131、电荷储存膜132、以及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如是氧化硅等绝缘膜。电荷储存膜132例如是氮化硅(SiN)等能够储存电荷的膜。
此外，图5中示出栅极绝缘膜130具备氮化硅等电荷储存膜132的例子，但栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮动栅极。
接线部HU(图3)具备：多个导电层110的X方向的端部、连接于这些端部的接点CC、设置在接点CC周围的虚设构造HR、以及设置在这些虚设构造HR上方的配线层M0、M1(图6)。如图3所例示，多个导电层110的X方向的端部在X方向及Y方向排列成矩阵状。如图6及图7所例示，这些端部是排列在Z方向的多个导电层110的一部分，Z方向的位置互不相同。这些多个导电层110经由在Z方向延伸的接点CC、包含在配线层M0、M1的多条配线m0、m1、以及在Z方向延伸的接点CS而连接于块选择晶体管35的漏极区域。
[块选择电路部231]
接下来，参考图8～图11对本实施方式的块选择电路部231的构成例进行说明。图8是图2中B所示的部分的示意性放大图。图9A、图9B是图2的一部分放大图。图10及图11是图9A的一部分放大图。其中，图10及图11中图示有配线的一部分。此外，图10中的配线CG3～CG9、CG11是图1所示的多条配线CG中的一部分。另外，图11中的块选择线BLKSELA～BLKSELD是图1所示的多个块选择线BLKSEL中的一部分。此外，图8～图11是表示示意性构成的图，具体构成能够适当变更。另外，图8～图11中，省略了一部分构成。
如图6等中所例示，本实施方式中，在半导体衬底100的表面设置着多个晶体管。这些多个晶体管的一部分例如作为构成块选择电路部231的块选择晶体管35(图1)而发挥功能。
块选择电路部231是用以实现图1的块选择电路23的构成，如图8所例示，具备多个块选择晶体管35。图中示出了具有共通的源极区域的4个块选择晶体管35。以下，将这样的4个块选择晶体管35称为“晶体管群TG1”。另外，在图示的例中，4个块选择晶体管35的漏极区域隔着绝缘区域STI而接近。以下，将这样的4个块选择晶体管35称为“晶体管群TG2”。
晶体管群TG1具备：在X方向延伸的第1半导体区域103、以及在Y方向延伸且与第1半导体区域103交叉的第2半导体区域104。另外，在第1半导体区域103的X方向的一端部及另一端部、以及第2半导体区域104的Y方向的一端部及另一端部，分别设置着作为块选择晶体管35的漏极端子发挥功能的接点CS。另外，在第1半导体区域103及第2半导体区域104交叉的部分，分别设置着作为4个块选择晶体管35的共通的源极端子发挥功能的接点CS。另外，在该接点CS与其它接点CS之间，分别设置着栅极绝缘膜105(图6及图7)及栅极电极106。
晶体管群TG2具备：在X方向上相邻的两个块选择晶体管35、以及与这两个块选择晶体管35从Y方向的一侧及另一侧相邻的两个块选择晶体管35。此外，连接于这4个块选择晶体管35的漏极区域的4个接点CS设置于在X方向上相邻的两个块选择晶体管35的栅极电极106之间。另外，这4个接点CS设置在剩余的两个块选择晶体管35的栅极电极106之间。
图9A表示块选择电路部231与存储块MB的关系。图9A中，例示有在Y方向连续设置的8个存储块MBE、MBA、MBF、MBB、MBG、MBC、MBH、MBD。如参考图2所说明那样，块选择电路部231在存储单元阵列MA的X方向的一侧及另一侧各设置一个。图9A所例示的块选择电路部231对应于存储块MBA、MBB、MBC、MBD。未图示的另一个块选择电路部231对应于存储块MBE、MBF、MBG、MBH。
晶体管群TG1中包含的4个块选择晶体管35的漏极区域经由接点CS等而分别电连接于4个存储块MB的对应的字线WL。例如，在图9B的例中，晶体管群TG17中包含的4个块选择晶体管35的漏极区域经由接点CS等而分别电连接于存储块MBA、MBB、MBC、MBD中包含的4条字线WL7。字线WL7例如是存储块MB所包含的n(n为自然数)条字线WL中的距半导体衬底100第八近的字线WL。另外，如图10所例示，这4个块选择晶体管35的源极区域经由接点CS等而电连接于配线CG(例如配线CG7)。以下，有时将与距半导体衬底100第k+1(k为n－1以下的自然数)近的字线WLk对应的晶体管群TG1记作“晶体管群TG1k”。
晶体管群TG2所包含的4个块选择晶体管35分别电连接于同一存储块MB的不同的字线WL。例如，图9B所例示的晶体管群TG2B中的一个所包含的4个块选择晶体管35分别连接于存储块MBB所包含的4条字线WL1、WL3、WL4、WL5。另外，如图11所例示，这4个块选择晶体管35的栅极电极106全部连接于共通的块选择线BLKSEL。因此，例如如果块选择线BLKSELA为“H”状态，那么这4个块选择晶体管35成为导通状态。另一方面，例如如果块选择线BLKSELA为“L”状态，那么这4个块选择晶体管35成为断开状态。以下，有时将对应于存储块MBP(P例如为A～H)的晶体管群TG2记作“晶体管群TG2P”。
例如图9A所例示的布局图案中，将对应于存储块MBA、MBB的多个晶体管群TG2A、TG2B交替排列在X方向上。同样地，将对应于存储块MBC、MBD的多个晶体管群TG2C、TG2D交替排列在X方向上。
此外，图9B的“DS0”、“DS1”、“DD0”及“DD1”分别表示虚设字线。虚设字线具有与字线WL相同的构成。但是，相对于字线WL连接于用作存储器的存储单元MC，而虚设字线连接于未用作存储器的虚设单元。此外，虚设单元具备与存储单元MC相同的构成。
另外，图9B的“dummy”表示为了缓和接近的块选择晶体管35间的电压差而设置的虚设晶体管。例如，图中例示了与晶体管群TG10对应且对存储块MBC传送电压时成为导通状态的虚设晶体管。
另外，如图9B所示，也可在块选择电路部231的X方向的端部，设置包含具有共通的源极区域的3个块选择晶体管35的晶体管群TG1'。这种晶体管群TG1'可设置在块选择电路部231的Y方向的端部，也可设置在块选择电路部231的端部以外的区域。
另外，参考图8～图11所说明的布局图案仅为例示，能够采用各种布局图案。例如，晶体管群TG2也可具备隔着绝缘区域STI在Y方向相邻的两个块选择晶体管35、以及与这两个块选择晶体管35从X方向的一侧及另一侧相邻的两个块选择晶体管35。
[效果]
接下来，对本实施方式的半导体存储装置的效果进行说明。
例如，在图1所例示的构成中进行写入动作或读取动作等的情况下，根据地址解码器22的输出信号，一个块选择部34所包含的块选择晶体管35成为导通状态，其它块选择部34所包含的块选择晶体管35成为断开状态。另外，从动作电压产生电路21输出的动作电压经由配线CG等被传送至一个存储块MB所包含的多条字线WL。在此期间，其它存储块MB所包含的多条字线WL成为浮动状态。
此处，在如图8所例示的布局中，晶体管群TG2所包含的4个块选择晶体管35隔着绝缘区域STI而接近设置。例如，在对这4个块选择晶体管35中的一个传送20V左右的编程电压，且其它3个漏极区域的电压为接地电压附近的情况下，有对它们之间的绝缘区域STI施加较大电压而导致绝缘区域STI产生绝缘破坏的情况。如果为了抑制此现象而将绝缘区域STI的面积扩大设置，那么会导致电路面积增大。
因此，本实施方式中，使晶体管群TG2所包含的4个块选择晶体管35全部对应于相同的存储块MB。根据这样的构成，能够抑制接近的4个块选择晶体管35之间的电压差，能够削减绝缘区域STI的面积，且能够抑制电路面积的增大。
另外，本实施方式中，在Y方向上相邻的存储块MB对应于不同的晶体管群TG1。根据这样的构成，能够对在Y方向上相邻的两个存储块MB所包含的字线WL同时传送不同的电压。因此，能够执行存储块MB间的耐压试验、或泄漏电流的检测等。
[变化例]
图11的例中，对晶体管群TG2所包含的4个块选择晶体管35的栅极电极106分别连接着接点CS。然而，也可例如图12所例示，在形成栅极电极106时，同时形成电连接于两个以上的栅极电极106的连接部107，并将接点CS连接于经由连接部107连接的多个栅极电极106中的一个。
另外，在图2、图9A及图9B的例中，不仅在存储单元阵列MA的X方向的一侧，而且在另一侧也设置着块选择电路部231。然而，也可仅在存储单元阵列MA的X方向的一侧设置块选择电路部231。即使在这种情况下，例如图13所例示，也可使在Y方向上相邻的存储块MB对应于不同的晶体管群TG1。同时，如图14所例示，也可使在Y方向上相邻的存储块MB对应于同一晶体管群TG1。
另外，例如在NAND型的闪速存储器中进行写入动作的情况下，将编程电压传送至选择字线WL，将写入通过电压传送至多条非选择字线的至少一部分。此时，对多条非选择字线WL中位于选择字线WL与漏极选择线SGD之间的非选择字线全部传送写入通过电压。另一方面，对位于选择字线WL与源极选择线SGS之间的非选择字线能够以各种形态传送电压。例如，也可对这种非选择字线WL全部传送写入通过电压。另外，例如，也可在晶体管群TG2所包含的4个块选择晶体管35中的一个对应于选择字线WL的情况下，对与其它3个对应的非选择字线WL传送写入通过电压。另外，对于除此以外的非选择字线WL也可传送接地电压或接近于接地电压的电压。
[第2实施方式]
[整体构成]
接下来，对第2实施方式的半导体存储装置的构成进行说明。此外，在以下的说明中，对于与第1实施方式相同的部分标注相同的符号，省略说明。
图15是用以对本实施方式的半导体存储装置的构成进行说明的剖视图。
如图6等所例示，在第1实施方式中，将存储单元阵列MA设置在半导体衬底100的表面。即，将半导体柱120的下端部经由半导体层122而连接于半导体衬底100的表面。相对于此，如图15所例示，本实施方式的存储单元阵列MA'在Z方向上从半导体衬底100的表面离开而设置。即，在半导体衬底100的上方设置着作为源极线SL发挥功能的导电层210，且半导体柱120的下端部连接于此。导电层210例如包含氮化钛及钨的积层膜、注入有杂质的多晶硅或硅化物、或含有这些多晶硅或硅化物的积层膜。此外，如图16所例示，本实施方式的存储块MB'不具备子块间绝缘层ST'(图3)。
另外，如图15所例示，本实施方式的接线部HU'具备：设置多个导电层110的X方向的端部的第1区域ACC、在该第1区域ACC连接于多个导电层110的接点CC、在多个导电层110设置贯通孔的第2区域AC4、设置在该贯通孔内部的接点C4、以及设置在它们上方的配线层M0、M1。这些多个导电层110经由在Z方向延伸的接点CC、以及配线层M0、M1所包含的多个配线m0、m1而电连接于在Z方向延伸的接点C4。
另外，第2实施方式中，在半导体衬底100的表面中设置存储单元阵列MA'的区域及设置接线部HU'的区域设置着多个晶体管。这些多个晶体管中，设置在与存储单元阵列MA'相同区域的晶体管例如构成感测放大器25等的一部分。设置在与接线部HU'相同区域的晶体管例如作为块选择晶体管35而发挥功能。另外，在这些多个晶体管的上方，设置着配线层D0、D1、D2。块选择晶体管35的源极区域及漏极区域经由在Z方向延伸的多个接点CS、以及配线层D0、D1、D2所包含的多个配线d0、d1、d2而电连接于接点C4。
[块选择电路部232]
接下来，参考图17～图20对本实施方式的块选择电路部232的构成例进行说明。图17是表示接线部HU'的一部分的示意性俯视图。图18是块选择电路部232的示意性俯视图。此外，图18中，为了说明与接线部HU'的对应关系而示出了表示存储块MB等的边界的虚线。另外，图19及图20是与图17及图18对应的图。图19及图20中，图示有配线d0、d1、d2、m1、m2等。此外，图17～图20是表示示意性构成的图，具体构成能够适当变更。另外，图17～图20中，省略了一部分构成。
图17中，例示有连续设置在Y方向的8个存储块MBA、MBE、MBB、MBF、MBC、MBG、MBD、MBH。另外，在图17中，示出了设置在存储单元阵列MA'的X方向的一端侧的接线部HU'。在第1区域ACC，设置着在X方向及Y方向排列成矩阵状的多个接点CC。在第2区域AC4，设置着在X方向及Y方向排列成矩阵状的多个接点C4。
图18中，表示块选择电路部232的与图17所示的构造对应的部分。块选择电路部232是用以实现图1的块选择电路23的构成，如图18所例示，具备多个块选择晶体管35。图中，表示具有共通的源极区域的两个块选择晶体管35。以下，将这样的两个块选择晶体管35称为“晶体管群TG3”。另外，这些多个晶体管群TG3形成与接线部HU'的第1区域ACC对应的多个群。以下，将这种多个晶体管群TG3称为“晶体管群TG4”。多个晶体管群TG4排列在X方向上。
晶体管群TG3具备在Y方向延伸的半导体区域203。另外，在半导体区域203的Y方向的两端部，分别设置着作为块选择晶体管35的漏极端子发挥功能的接点CS。另外，在这些接点CS之间，设置着作为两个块选择晶体管35的共通的源极端子发挥功能的接点CS。另外，在作为漏极端子发挥功能的接点CS、与作为源极端子发挥功能的接点CS之间，分别设置着栅极绝缘膜205(图15)及栅极电极206。
晶体管群TG4包含有在X方向及Y方向排列成矩阵状的多个晶体管群TG3。即，晶体管群TG4包含多个由排列在X方向的多个晶体管群TG3所组成的列。这些列中的第1列所包含的晶体管群TG3经由接点CS等而分别连接于存储块MBA、MBB的对应的字线WL。第3列所包含的晶体管群TG3经由接点CS等而分别连接于存储块MBC、MBD的对应的字线WL。
第2列包含与存储块MBA、MBC对应的晶体管群TG3、以及与存储块MBB、MBD对应的晶体管群TG3，且各包含多个(图示的例中为2个)。与存储块MBA、MBC对应的多个晶体管群TG3在X方向上连续设置。同样地，与存储块MBB、MBD对应的多个晶体管群TG3也在X方向上连续设置。
以下，有时将与存储块MBP、MBQ(P、Q例如为A～H)对应的晶体管群TG3记作“晶体管群TG3PQ”。
图19及图20中表示配线d0～d2、m0、m1的构成例。在图示的例中，配线层D0～D2、M0、M1包含多个同一配线图案WP。这些多个配线图案WP分别对应于晶体管群TG4及接线部HU'的第1区域ACC而设置。该配线图案中，将块选择晶体管35的漏极区域经由接点CS、配线d0～d2、接点C4、配线m0、m1、以及接点CC而电连接于对应的字线WL。另外，将块选择晶体管35的源极区域经由接点CS、配线d0～d2、以及接点C4而电连接于未图示的配线CG。配线CG例如也可设置在比配线层M0、M1更靠上方。
[效果]
接下来，对本实施方式的半导体存储装置的效果进行说明。
为了半导体存储装置的高集成化，较理想的是缩小存储单元阵列MA中的构成。另一方面，有用以实现块选择电路23等的构成从耐压等的观点而言难以高集成化的情况。其结果，例如图18所示，有产生排列在Y方向的3个晶体管群TG3相对于排列在Y方向的8个存储块MB而对应的不规则的图案的情况。
这种情况下，例如在图21所例示的形态下，也考虑调整存储块MB及晶体管群TG3的对应关系。即，图21所例示的块选择电路部230与块选择电路232(图18)同样地，包含多个由排列在X方向的多个晶体管群TG3所组成的列。这些列中，第1列设置着晶体管群TG3AB，第2列设置着晶体管群TG3AC、TG3BD，第3列设置着晶体管群TG3CD。此处，图21的例中，在第2列，所有晶体管群TG3AC在X方向上连续设置。另外，所有的晶体管群TG3BD在X方向上连续设置。
这种形态下，在所述第2列，能够抑制在X方向相邻的块选择晶体管35间的电压差。然而，有如下情况，即，一部分接点CC和与之对应的块选择晶体管35在X方向上的距离变得过大，从而导致配线图案复杂化。进而，例如在存储块MB所包含的导电层110的数量较多的情况下，除配线层D0～D2、M0、M1外，也有可能需要新的配线层，从而也有导致制造成本增大的情况。
根据本实施方式的半导体存储装置，通过将与各存储块MB对应的块选择晶体管35在X方向上分散设置而能够抑制这种配线的复杂化。
另外，本实施方式中，在Y方向上相邻的两个存储块MB对应于不同的晶体管群TG3。因此，与第1实施方式同样地，能够执行存储块MB间的耐压试验、或泄漏电流的检测等。
[变化例]
图17～图20所示的构成仅为例示，能够适当变更。
例如，图18的例中，将块选择电路232中包含的多个晶体管群TG3以固定间隔排列在X方向及Y方向。然而，晶体管群TG3间之间隔(绝缘区域STI的宽度)根据耐压等而能够适当变更。例如图22所示，也可使晶体管群TG3AB及晶体管群TG3CD之间的间隔大于晶体管群TG3AB及晶体管群TG3AB之间的间隔。图22的例中，通过省略了排列成矩阵状的多个晶体管群TG3中所述第2列所包含的晶体管群的一部分而实现这种构成。根据这样的构成，能够改善所述第2列中对应于不同的存储块MB的晶体管群TG3间的耐压。
另外，例如图23所例示那样，所述第2列也可包含晶体管群TG3AB及晶体管群TG3CD。
另外，例如图24所例示那样，也可使晶体管群TG4所包含的所有块选择晶体管35在X方向及Y方向的两方向上，与对应于同一存储块MB的块选择晶体管相邻。根据这样的构成，能够抑制在X方向及Y方向上相邻的多个块选择晶体管35之间的电压差，能够削减绝缘区域STI的面积，从而能够抑制电路面积的增大。
此外，图24的例中，晶体管群TG4包含排列在X方向的晶体管群TG5、TG6。晶体管群TG5的第1列包含多个晶体管群TG3AB，第2列包含多个晶体管群TG3BC，第3列包含多个晶体管群TG3CD。晶体管群TG6的第1列包含多个晶体管群TG3CD，第2列包含多个晶体管群TG3DA，第3列包含多个晶体管群TG3AB。
另外，如图25所例示，也可设为使一部分晶体管群TG3跨及在Y方向上相邻的两个晶体管群TG4的构成。根据这样的构成，能够抑制在Y方向上相邻的两个晶体管群TG4间的电压，能够削减绝缘区域STI的面积，从而能够抑制电路面积的增大。
图25的例中，与图24的例同样地，晶体管群TG4所包含的所有块选择晶体管35在X方向及Y方向的两方向上，与对应于同一存储块MB的块选择晶体管相邻。
另外，图25的例中，晶体管群TG4包含排列在X方向的3个晶体管群TG7、TG8、TG9。此处，如果将对应于存储块MBX(X例如为A～H)的块选择晶体管35记作“块选择晶体管35X”，那么晶体管群TG7从Y方向的一侧到另一侧包含多个块选择晶体管35A、35B、35A的列，且各包含两列。另外，晶体管群TG8包含多个块选择晶体管35B、35C、35D的列，且各包含两列。另外，晶体管群TG9包含多个块选择晶体管35A、35D、35C的列各两列。
另外，第2实施方式中也与第1实施方式同样地，可设置连接对应于同一存储块MB的块选择晶体管35的栅极电极206的连接部。另外，也可将接点CS连接于经由该连接部连接的多个栅极电极206中的一个。
另外，第2实施方式中也与第1实施方式同样地，可在存储单元阵列MA'的X方向的一侧及另一侧设置块选择电路部232，也可仅在一侧设置块选择电路部232。任一情况下，均可使在Y方向上相邻的存储块MB对应于不同的晶体管群TG3，也可对应于同一晶体管群TG3。
另外，第2实施方式中也与第1实施方式同样地，在写入动作时施加至非选择字线WL的电压能够适当变更。例如，也可对多个非选择字线WL中的位于选择字线WL与源极选择线SGS之间的所有非选择字线传送写入通过电压。另外，例如在图24及图25的例中，将对应于同一存储块MB的多个块选择晶体管35彼此接近而设置。例如，也可在对这种多个块选择晶体管35中的一个传送编程电压的情况下，对其余的块选择晶体管35传送写入通过电压。另外，对于除此以外的非选择字线WL也可传送接地电压或接近于接地电压的电压。
[其它实施方式]
以上，对第1及第2实施方式进行了说明，但这些构成仅为例示，具体构成能够适当变更。
例如，在第1实施方式中，将存储单元阵列MA设置在半导体衬底100的表面。然而，在使用第1实施方式的块选择电路部231的情况下，例如图26所例示那样，与第2实施方式同样地也能够采用在Z方向上从半导体衬底100的表面离开设置的存储单元阵列MA'。同样地，在第1实施方式中，也能够采用第2实施方式的接线部HU'。
另外，例如在第2实施方式中，如参考图17～图20所说明那样，接线部HU'的接点CC、C4的布局、晶体管群TG3的布局、配线层D0～D2、M0、M1的布局全部由周期性图案而构成。然而，这些中的一部分或全部也可不具有周期性图案。
另外，第1及第2实施方式中，在一个半导体衬底100上设置着存储单元阵列MA及块选择电路23这两种。然而，在第1及第2实施方式中，如图27所例示，也可与设置存储单元阵列MA的衬底分开而另外设置供块选择电路23设置的半导体衬底300。
作为设置存储单元阵列MA的衬底，能够使用各种衬底。例如在图27的例中，使用与第1及第2实施方式相同的半导体衬底100作为这种衬底。然而，作为设置存储单元阵列MA的衬底，也可使用玻璃衬底等除半导体衬底以外的衬底。这种情况下，例如也可使用图15所例示的导电层210。如上所述，导电层210作为源极线SL而发挥功能，且连接于半导体柱120的下端部(以半导体衬底300为基准的情况下，为上端部)。
半导体衬底300例如是包含P型杂质的单晶硅等半导体衬底。在半导体衬底300的表面的一部分，设置着包含磷等N型杂质的N型阱301。另外，在N型阱301的表面的一部分，设置着包含硼等P型杂质的P型阱302。另外，在半导体衬底300的表面的一部分，设置着SiO2等绝缘区域STI。将半导体衬底300表面中的未设置绝缘区域STI的区域称为半导体区域。
在图27的例中，将设置在半导体衬底100上的多个导电层110经由接点CC、配线m0、m1而电连接于配线层M2所包含的配线m2。另外，在半导体衬底300的表面，设置着多个块选择晶体管35。这些多个块选择晶体管35的漏极区域经由在Z方向延伸的接点、配线层M2'所包含的配线m2'等而连接于多个导电层110。
另外，如上所述，在第1及第2实施方式中，在Y方向上相邻的存储块MB对应于不同的晶体管群TG1、TG3。因此，能够执行存储块MB间的耐压试验、或泄漏电流的检测等。这种构成在与第1及第2实施方式不同的形态下也能够实现。例如，图28中，例示有排列在Y方向的4个存储块MBA、MBB、MBC、MBD。
另外，在图28的例中，排列在Y方向的8个块选择晶体管35的列相对于该4个存储块MBA、MBB、MBC、MBD对应。图28中，例示了包含多个块选择晶体管35C、35A、35D、35B的列且各包含两列的构成。另外，图28中，例示了一部分晶体管群TG3跨及在Y方向上相邻的两个晶体管群TG4的构成。
另外，第1及第2实施方式中，对具备NAND型闪速存储器的半导体存储装置进行了说明。然而，本发明也可应用于除NAND型闪速存储器以外的存储器，还可应用于除存储器以外的半导体装置。
[其它]
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种形态实施，且可在不脱离发明主旨的范围内进行各种省略、置换、以及变更。这些实施方式或其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的説明]
110 导电层
120 半导体柱
130 栅极绝缘膜

Claims (7)

1.一种半导体装置，具备：
半导体衬底；
多个晶体管，设置在所述半导体衬底的表面；以及
第1电路，电连接于所述多个晶体管的栅极电极；且
所述多个晶体管包含：
第1及第2晶体管，在第1方向上隔着绝缘区域相邻；
第3晶体管，在与所述第1方向交叉的第2方向上隔着所述绝缘区域而与所述第1及第2晶体管相邻；以及
第4晶体管，在所述第2方向上隔着所述绝缘区域而与所述第1及第2晶体管相邻；且
所述第1电路
根据第1信号而使所述第1～第4晶体管为导通状态；其中
所述多个晶体管包含：
第5晶体管，具备与所述第2晶体管共通的区域；
第6晶体管，在所述第1方向上隔着所述绝缘区域而与所述第5晶体管相邻；
第7晶体管，在所述第2方向上隔着所述绝缘区域而与所述第5及第6晶体管相邻；以及
第8晶体管，在所述第2方向上隔着所述绝缘区域而与所述第5及第6晶体管相邻；且
所述第1电路
根据所述第1信号而使所述第5～第8晶体管为断开状态，
根据第2信号而使所述第5～第8晶体管为导通状态。
2.一种半导体存储装置，具备：
半导体衬底；
第1～第4导电层，排列在与所述半导体衬底表面交叉的第1方向上；
第1半导体柱，在所述第1方向延伸且与所述第1～第4导电层对向；
第1绝缘膜，设置在所述第1～第4导电层及所述第1半导体柱之间；以及
多个晶体管，设置在所述半导体衬底的表面；且
所述多个晶体管具备：
第1晶体管，电连接于所述第1导电层；
第2晶体管，电连接于所述第2导电层，且在与所述第1方向交叉的第2方向上隔着绝缘区域而与所述第1晶体管相邻；
第3晶体管，电连接于所述第3导电层，且在与所述第1方向及第2方向交叉的第3方向上隔着所述绝缘区域而与所述第1及第2晶体管相邻；以及
第4晶体管，电连接于所述第4导电层，且在所述第3方向上隔着所述绝缘区域而与所述第1及第2晶体管相邻。
3.根据权利要求2所述的半导体存储装置，还具备：
第5～第8导电层，排列在所述第1方向，且在所述第2方向或所述第3方向上与所述第1～第4导电层分开而设置；
第2半导体柱，在所述第1方向延伸且与所述第5～第8导电层对向；以及
第2绝缘膜，设置在所述第5～第8导电层及所述第2半导体柱之间；且
所述多个晶体管具备：
第5晶体管，电连接于所述第5导电层，且具备与所述第2晶体管共通的区域；
第6晶体管，电连接于所述第6导电层，且在所述第2方向上隔着所述绝缘区域而与所述第5晶体管相邻；
第7晶体管，电连接于所述第7导电层，且在所述第3方向上隔着所述绝缘区域而与所述第5及第6晶体管相邻；以及
第8晶体管，电连接于所述第8导电层，且在所述第3方向上隔着所述绝缘区域而与所述第5及第6晶体管相邻。
4.根据权利要求2或3所述的半导体存储装置，具备连接于所述第1～第4晶体管的第1～第4接点，
所述第1～第4接点
在所述第2方向上设置在所述第1及第2晶体管的栅极电极之间，
在所述第3方向上设置在所述第3及第4晶体管的栅极电极之间。
5.根据权利要求2或3所述的半导体存储装置，其中
所述半导体衬底的表面具备：
第1半导体区域，在所述第2方向延伸；以及
第2半导体区域，在所述第3方向延伸且与所述第1半导体区域交叉；且该半导体存储装置具备：
第5接点，设置在所述第2方向的所述第1半导体区域的一端部及另一端部；
第6接点，设置在所述第3方向的所述第2半导体区域的一端部及另一端部；
第7接点，设置在所述第1半导体区域及所述第2半导体区域交叉的部分；
第1栅极电极，分别设置在所述第5及第7接点之间；以及
第2栅极电极，分别设置在所述第6及第7接点之间。
6.一种半导体存储装置，具备：
半导体衬底；
第1存储块及第2存储块，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底分开而设置，且排列在与所述第1方向交叉的第2方向上；以及
多个晶体管，设置在所述半导体衬底的表面，排列在与所述第1方向及所述第2方向交叉的第3方向上；且
所述第1存储块具备：
多个第1导电层，排列在所述第1方向上；
第1半导体柱，在所述第1方向延伸且与所述多个第1导电层对向；以及
第1绝缘膜，设置在所述多个第1导电层及所述第1半导体柱之间；且
所述第2存储块具备：
多个第2导电层，排列在所述第1方向上；
第2半导体柱，在所述第1方向延伸且与所述多个第2导电层对向；以及
第2绝缘膜，设置在所述多个第2导电层及所述第2半导体柱之间；且
所述多个晶体管包含：
第1晶体管，电连接于所述多个第1导电层中的一个；
第2晶体管，电连接于所述多个第2导电层中的一个；
第3晶体管，电连接于所述多个第1导电层中的一个，且设置在所述第1及第2晶体管之间；以及
第4晶体管，电连接于所述多个第2导电层中的一个，且设置在所述第1及第3晶体管之间。
7.根据权利要求6所述的半导体存储装置，其中所述多个晶体管包含：
第5晶体管，电连接于所述多个第1导电层中的一个，且与所述第1晶体管相邻；
第6晶体管，电连接于所述多个第2导电层中的一个，且与所述第2晶体管相邻；
第7晶体管，电连接于所述多个第1导电层中的一个，且与所述第3晶体管相邻；以及
第8晶体管，电连接于所述多个第2导电层中的一个，且与所述第4晶体管相邻。
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