JP6688698B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、例えばフィン（Ｆｉｎ）状の半導体部により構成されるフィン型トランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）を有する半導体装置およびその製造に好適に利用できるものである。
例えば米国特許出願公開第２０１５／０２７０４０１号明細書（特許文献１）には、少なくとも２種類の異なった半導体材料にチャネル領域が形成されたＦＩＮＦＥＴが記載されている。
また、米国特許出願公開第２０１４／０３４６６１２号明細書（特許文献２）には、複数のフィン同士を分離する素子分離領域が、熱酸化、プラズマ酸化または酸素のイオン注入により形成する技術が記載されており、素子分離領域の上面は凸形状となっている。
米国特許出願公開第２０１５／０２７０４０１号明細書 米国特許出願公開第２０１４／０３４６６１２号明細書
１６ｎｍノード以降のフィン型チャネルを有するスプリットゲート型メモリセルでは、互いに隣り合うメモリセルの間の距離が近くなり、メモリセル間で繋がっているトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）を通じた電荷の拡散が、メモリセルの信頼性に影響を及ぼすことが懸念された。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体基板の一部分であって、半導体基板の主面に沿う第１方向に延在し、半導体基板の主面に沿って第１方向と直交する第２方向に互いに離間する複数のフィンが設けられている。そして、第２方向に互いに隣り合うフィンの間において、素子分離領域の上面の一部が、一方のフィンの側壁に接する素子分離領域の上面の位置と他方のフィンの側壁に接する素子分離領域の上面の位置とを結んだ面よりも高い位置にあり、第２方向に沿った断面において、素子分離領域の上面は凸形状となっている。
一実施の形態による半導体装置の製造方法は、半導体基板の主面上に、窒化膜を形成する工程と、窒化膜および半導体基板を順次加工して、複数の溝を形成することにより、半導体基板の主面に沿う第１方向に延在し、半導体基板の主面に沿って第１方向と直交する第２方向に互いに離間する、半導体基板の一部分からなる複数の突出部を形成する工程と、を有する。さらに、半導体基板の主面上に酸化膜を堆積して、複数の溝の内部を酸化膜で埋め込む工程と、酸化膜の上面および窒化膜の上面を平坦化する工程と、窒化膜を除去する工程と、等方性のドライエッチングを行い、酸化膜の上面および側面をそれぞれ後退させて、複数の突出部の上面および側壁を酸化膜の上面から露出させる工程と、を有する。そして、第２方向に互いに隣り合う突出部の間において、酸化膜の上面の一部が、一方の突出部の側壁に接する酸化膜の上面の位置と他方の突出部の側壁に接する酸化膜の上面の位置とを結んだ面よりも高い位置にあり、第２方向に沿った断面において、酸化膜の上面を凸形状とする。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１による半導体装置のメモリセル領域を示す平面図である。 実施の形態１による半導体装置のロジック領域を示す平面図である。 実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。 実施の形態１による半導体装置のロジック領域を示す、図２のＣ−Ｃ線およびＤ−Ｄ線に沿った断面図である。 実施の形態１による半導体装置のメモリセル領域に形成されたメモリセルの鳥瞰図である。 実施の形態１による半導体装置（メモリセル領域）の製造工程を説明する、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。 実施の形態１による半導体装置（ロジック領域）の製造工程を説明する、図２のＣ−Ｃ線およびＤ−Ｄ線に沿った断面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 図１６に続く半導体装置の製造工程を説明する断面図である。 図１７に続く半導体装置の製造工程を説明する断面図である。 図１８に続く半導体装置の製造工程を説明する断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 図２０に続く半導体装置の製造工程を説明する断面図である。 図２１に続く半導体装置の製造工程を説明する断面図である。 実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った断面図である。 実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った断面図である。 実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った断面図である。 実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った断面図である。 図２２に続く半導体装置の製造工程を説明する断面図である。 図２３に続く半導体装置の製造工程を説明する断面図である。 図２８に続く半導体装置の製造工程を説明する断面図である。 図２９に続く半導体装置の製造工程を説明する断面図である。 図３０に続く半導体装置の製造工程を説明する断面図である。 図３１に続く半導体装置の製造工程を説明する断面図である。 図３２に続く半導体装置の製造工程を説明する断面図である。 図３３に続く半導体装置の製造工程を説明する断面図である。 図３４に続く半導体装置の製造工程を説明する断面図である。 図３５に続く半導体装置の製造工程を説明する断面図である。 図３６に続く半導体装置の製造工程を説明する断面図である。 図３７に続く半導体装置の製造工程を説明する断面図である。 図３８に続く半導体装置の製造工程を説明する断面図である。 図３９に続く半導体装置の製造工程を説明する断面図である。 図４０に続く半導体装置の製造工程を説明する断面図である。 図４１に続く半導体装置の製造工程を説明する断面図である。 図４２に続く半導体装置の製造工程を説明する断面図である。 図４３に続く半導体装置の製造工程を説明する断面図である。 図４４に続く半導体装置の製造工程を説明する断面図である。 図４５に続く半導体装置の製造工程を説明する断面図である。 図４６に続く半導体装置の製造工程を説明する断面図である。 図４７に続く半導体装置の製造工程を説明する断面図である。 図４８に続く半導体装置の製造工程を説明する断面図である。 図４９に続く半導体装置の製造工程を説明する断面図である。 図５０に続く半導体装置の製造工程を説明する断面図である。 図５１に続く半導体装置の製造工程を説明する断面図である。 図５２に続く半導体装置の製造工程を説明する断面図である。 図５３に続く半導体装置の製造工程を説明する断面図である。 図５４に続く半導体装置の製造工程を説明する断面図である。 図５５に続く半導体装置の製造工程を説明する断面図である。 実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った拡大断面図である。 実施の形態１の変形例による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った拡大断面図である。 実施の形態２による半導体装置のメモリセル領域を示す平面図である。 実施の形態２による半導体装置のメモリセル領域を示す、図６０のＥ−Ｅ線およびＦ−Ｆ線に沿った断面図である。 実施の形態２による半導体装置（メモリセル領域）の製造工程を説明する、図６０のＥ−Ｅ線に沿った断面図である。 図６２に続く半導体装置の製造工程を説明する断面図である。 図６３に続く半導体装置の製造工程を説明する断面図である。 図６４に続く半導体装置の製造工程を説明する断面図である。 図６５に続く半導体装置の製造工程を説明する断面図である。 図６６に続く半導体装置の製造工程を説明する断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
《半導体装置の構造》
本実施の形態１による半導体装置の構造について図１〜図５を用いて説明する。図１は、本実施の形態１による半導体装置のメモリセル領域を示す平面図である。図２は、本実施の形態１による半導体装置のロジック領域を示す平面図である。図３は、本実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。図４は、本実施の形態１による半導体装置のロジック領域を示す、図２のＣ−Ｃ線およびＤ−Ｄ線に沿った断面図である。図５は、本実施の形態１による半導体装置のメモリセル領域に形成されたメモリセルの鳥瞰図である。
図３に示すＡ−Ａ線に沿った断面は、メモリセル領域のフィン上のゲート電極の延在方向に沿う断面であり、Ｂ−Ｂ線に沿った断面は、メモリセル領域のフィンの延在方向に沿う断面である。図４に示すＣ−Ｃ線に沿った断面は、ロジック領域のフィン上のゲート電極の延在方向に沿う断面であり、Ｄ−Ｄ線に沿った断面は、ロジック領域のフィンの延在方向に沿う断面である。なお、図１および図２では、ソース・ドレイン領域、層間絶縁膜、各ゲート電極上のシリサイド層などの図示を省略している。さらに、図５では、サイドウォールの図示を省略している。
本実施の形態１による半導体装置は、同一半導体チップ上に、２つのＦＩＮＦＥＴからなるスプリットゲート型メモリセルと、例えば低耐圧のｎ型のＦＩＮＦＥＴとを搭載したものである。メモリセルはメモリセル領域に配置され、低耐圧のＦＩＮＦＥＴはロジック領域に配置されている。メモリセル領域およびロジック領域は、半導体基板の主面に沿う方向に並ぶ領域である。
図１、図３および図５のメモリセル領域１Ａに示すように、メモリセル（不揮発性記憶素子）ＭＣは、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成されている。また、図２および図４のロジック領域１Ｂに示すように、低耐圧のＦＩＮＦＥＴであるトランジスタＱ１は、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＢの上部に形成されている。
フィンＦＡ，ＦＢのそれぞれは、半導体基板ＳＢの主面に沿うｘ方向（第１方向）に沿って延在する半導体層のパターンであって、ｘ方向に対して直交し、半導体基板ＳＢの主面に沿うｙ方向（第２方向）におけるフィンＦＡ，ＦＢのそれぞれの幅は、ｘ方向のＦＡ，ＦＢのそれぞれの幅に比べて著しく小さい。半導体基板ＳＢは、例えば単結晶シリコンからなる。
フィンＦＡ，ＦＢのそれぞれは、ｙ方向に互いに離間して複数並んで配置されている。図１および図２では、ｙ方向に並ぶフィンＦＡ，ＦＢのそれぞれを３つのみ示しているが、フィンＦＡ，ＦＢのそれぞれは、ｙ方向においてさらに多く並んで配置されていてもよい。
また、メモリセル領域１Ａでは、ｘ方向においても複数のフィンＦＡが並んで配置されていてもよいし、長さ、幅および高さを有する突出部であれば、その形状は問わない。例えば平面視において蛇行するパターンも含まれる。また、フィンＦＡの並び方も問わない。同様に、ロジック領域１Ｂでは、ｘ方向においても複数のフィンＦＢが並んで配置されていてもよいし、長さ、幅および高さを有する突出部であれば、その形状は問わない。例えば平面視において蛇行するパターンも含まれる。また、フィンＦＢの並び方も問わない。
複数のフィンＦＡ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ１が形成されている。複数のフィンＦＢ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ２が形成されている。
図３に示すように、ｙ方向に互いに隣り合う２つのフィンＦＡの互いの端部は、半導体基板ＳＢの一部であって、素子分離領域ＥＩに覆われた下部パターンＵＰにより接続されている。なお、下部パターンＵＰは、当該２つのフィンＦＡの互いの端部からｙ方向に延在しており、フィンＦＡを接続していれば、その形状は問わない。同様に、図４に示すように、ｙ方向に互いに隣り合う２つのフィンＦＢの互いの端部は、半導体基板ＳＢの一部であって、素子分離領域ＥＩに覆われた下部パターンＵＰにより接続されている。なお、下部パターンＵＰは、当該２つのフィンＦＢの互いの端部からｙ方向に延在しており、フィンＦＢを接続していれば、その形状は問わない。
フィンＦＡ、およびフィンＦＡに接続された下部パターンＵＰのそれぞれの側壁は、溝Ｄ１の側壁を構成している。また、フィンＦＢ、およびフィンＦＢに接続された下部パターンＵＰのそれぞれの側壁は、溝Ｄ２の側壁を構成している。フィンＦＡ，ＦＢのそれぞれに接続された下部パターンＵＰは、形成されていなくてもよい。つまり、下部パターンＵＰが形成された領域は、溝Ｄ１，Ｄ２のそれぞれに埋め込まれた素子分離領域ＥＩの一部となっていてもよい。
図３および図４に示すように、素子分離領域ＥＩは、溝Ｄ１，Ｄ２のそれぞれを埋め込む絶縁膜である。但し、素子分離領域ＥＩは溝Ｄ１，Ｄ２のそれぞれを完全に埋め込んではおらず、素子分離領域ＥＩの上面上には、フィンＦＡ，ＦＢのそれぞれの一部が突出している。素子分離領域ＥＩの上面から露出するフィンＦＡ，ＦＢのそれぞれの高さは、例えば４０ｎｍ〜６０ｎｍ程度である。素子分離領域ＥＩは、下部パターンＵＰの全体を覆っている。素子分離領域ＥＩは、例えば酸化シリコンからなる。
本実施の形態１では、メモリセル領域１Ａの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＡと呼ぶ。同様に、ロジック領域１Ｂの半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ２の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＢと呼ぶ。
すなわち、フィンとは、半導体基板ＳＢの上面において半導体基板ＳＢの上方へ突出する半導体パターンであり、例えば図１および図２のｘ方向に延在する突出部である。ここでは、下部パターンＵＰはフィンＦＡ，ＦＢのそれぞれの一部ではないものとして説明を行う。図示はしていないが、フィンＦＡ，ＦＢのそれぞれの上面には、ｐ型不純物（例えばホウ素（Ｂ））を含むｐ型ウェルが、後述するソース・ドレイン領域に比べて深く形成されている。
図３および図５に示すように、メモリセル領域１Ａにおいて、素子分離領域ＥＩの上面はｙ方向に沿った断面において凸形状となっている。言い換えると、ｙ方向に互いに隣り合うフィンＦＡの間において、素子分離領域ＥＩの上面の一部が、一方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置と他方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置とを結んだ面よりも高い位置にある。
但し、素子分離領域ＥＩの上面の凸部の高さが大きくなり過ぎると、素子分離領域ＥＩの上面の段差が大きくなり、素子分離領域ＥＩを形成した後の加工プロセスが難しくなる。このため、素子分離領域ＥＩの上面の凸部の高さは、例えば２０ｎｍ〜３０ｎｍ程度が望ましく、例えばｙ方向に互いに隣り合うフィンＦＡの間隔をａ、凸部の高さをｂとすると、ｂ／ａは０．２〜０．５程度が望ましい。ここで、凸部の高さとは、ｙ方向に互いに隣り合うフィンＦＡの間において、一方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置と他方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置とを結んだ面から、素子分離領域ＥＩの上面の最も高い位置までの距離である。
このように、メモリセル領域１Ａの素子分離領域ＥＩの上面を凸形状とすることにより、素子分離領域ＥＩの上面が平坦形状の場合と比べて、ｙ方向に互いに隣り合うメモリセルＭＣの間において、後述するＯＮＯ膜（Oxide-Nitride-Oxide）膜ＯＮを構成するトラップ性絶縁膜の経路が長くなるので、電荷拡散の影響を抑えることができる。
一方、図４に示すように、ロジック領域１Ｂにおいて、ｙ方向に互いに隣り合うフィンＦＢの間隔が、例えば５０ｎｍ以下の小さい場合は、素子分離領域ＥＩの上面はｙ方向に沿った断面において凸形状とならず、ほぼ平坦となる。すなわち、ロジック領域１Ｂの素子分離領域ＥＩの上面の平面度は、メモリセル領域１Ａの素子分離領域ＥＩの上面の平面度よりも小さくなる。
これに対して、ｙ方向に互いに隣り合うフィンＦＢの間隔が、例えば６０ｎｍ以上の大きい場合は、素子分離領域ＥＩの上面はｙ方向に沿った断面において凸形状となる。但し、ロジック領域１Ｂでは、メモリセル領域１Ａにおいて生じるような電荷拡散の問題は無く、また、素子分離領域ＥＩの上面に凸部があると、ロジック領域１Ｂにおける素子分離領域ＥＩを形成した後の加工プロセスが難しくなることから、素子分離領域ＥＩの上面は平坦であることが望ましい。
図１、図３および図５に示すように、メモリセル領域１Ａにおいて、ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、ｙ方向に延在する制御ゲート電極ＣＧおよびｙ方向に延在するメモリゲート電極ＭＧが形成されている。
制御ゲート電極ＣＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にゲート絶縁膜ＧＦを介して形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコンからなり、制御ゲート電極ＣＧは、例えばポリシリコンからなる。
ｘ方向における制御ゲート電極ＣＧの一方の側壁はサイドウォールＳＷ３により覆われ、他方の側壁には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。サイドウォールＳＷ３は、例えば窒化シリコン、酸化シリコンまたはそれらの積層膜からなる。ＯＮＯ膜ＯＮは、半導体基板ＳＢ側および制御ゲート電極ＣＧ側から順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を積層した積層膜であり、メモリゲート電極ＭＧは、例えばポリシリコンからなる。窒化シリコン膜Ｎ１はトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）であり、メモリセルＭＣの動作により窒化シリコン膜Ｎ１の電荷蓄積状態を変化させることで、メモリセルＭＣのしきい値電圧を変化させることができる。
メモリゲート電極ＭＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にＯＮＯ膜ＯＮを介して形成されている。すなわち、ＯＮＯ膜ＯＮは、フィンＦＡの上面と、制御ゲート電極ＣＧの側壁とに沿って連続的に形成されたＬ字型の断面を有する。メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮにより制御ゲート電極ＣＧおよびフィンＦＡから絶縁されている。
ｘ方向におけるメモリゲート電極ＭＧの側壁であって、ＯＮＯ膜ＯＮと接していない方の側壁は、サイドウォールＳＷ３により覆われている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、シリサイド層ＳＩが形成されている。シリサイド層ＳＩは、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）からなる。シリサイド層ＳＩは、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面のそれぞれに対し接続されるコンタクトプラグ（図示しない）と、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧとの接続抵抗を低減するために設けられている。
メモリセル領域１ＡのフィンＦＡの直上には、ＯＮＯ膜ＯＮを介して互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンがｘ方向に並んで一対形成されている。当該一対のパターンは互いに離間しており、当該一対のパターンを構成する２つの制御ゲート電極ＣＧ同士の対向する面には、メモリゲート電極ＭＧが隣接している。
ｘ方向における当該パターンの横の両側のフィンＦＡの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。エクステンション領域ＥＸは、拡散層ＤＦよりもｎ型不純物の濃度が低い領域である。ここでは、エクステンション領域ＥＸは拡散層ＤＦよりも深く形成されている。また、エクステンション領域ＥＸは、隣接する拡散層ＤＦよりも、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下に近い位置に配置されている。このように、当該ソース・ドレイン領域は、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。
制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造の第１トランジスタ（制御用トランジスタ）を構成している。また、メモリゲート電極ＭＧと、当該メモリゲート電極ＭＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造の第２トランジスタ（メモリ用トランジスタ）を構成している。本実施の形態１による１つのメモリセルＭＣは、互いにソース・ドレイン領域を共有する第１トランジスタと第２トランジスタとにより構成されている。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧの近傍のドレイン領域、およびメモリゲート電極ＭＧの近傍のソース領域を有している。
１つのフィンＦＡ上には、２つのメモリセルＭＣが形成されている。当該２つのメモリセルＭＣは、互いのソース領域を共有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面は、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。メモリセルＭＣは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリである。
また、図２および図４に示すように、ロジック領域１Ｂにおいて、ｙ方向に並ぶ複数のフィンＦＢの直上には、それらのフィンＦＢを跨ぐように、ｙ方向に延在するゲート電極Ｇ１が形成されている。
ゲート電極Ｇ１は、素子分離領域ＥＩの上面から露出するフィンＦＢの上面および側壁にゲート絶縁膜ＧＩを介して形成されている。
また、ゲート絶縁膜ＧＩは、ゲート電極Ｇ１の底面および両側の側壁を連続的に覆っている。つまり、ゲート電極Ｇ１は、その上面以外の面をゲート絶縁膜ＧＩにより囲まれている。なお、図示はしていないが、ゲート絶縁膜ＧＩとフィンＦＢとの間に、ゲート絶縁膜ＧＩの一部として、例えば酸化シリコン膜が形成されていてもよい。ゲート絶縁膜ＧＩには、例えば酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化タンタル（Ｔａ２Ｏ５）膜または酸化ランタン（Ｌａ２Ｏ３）膜などの金属酸化物膜を用いることができる。ゲート絶縁膜ＧＩは、酸化シリコン膜よりも誘電率が高い、いわゆるｈｉｇｈ−ｋ膜である。
ゲート電極Ｇ１は、例えばアルミニウム（Ａｌ）からなる。また、ゲート電極Ｇ１は、例えば半導体基板ＳＢ上に順に積層されたチタンアルミニウム（ＴｉＡｌ）およびアルミニウム（Ａｌ）からなる積層構造を有していてもよい。
ｘ方向におけるゲート電極Ｇ１の両側の側壁はサイドウォールＳＷ３により覆われている。ゲート電極Ｇ１の上面には、シリサイド層ＳＩは形成されていない。ゲート電極Ｇ１と、その上のコンタクトプラグ（図示しない）とを接続する場合、金属膜からなるゲート電極Ｇ１はシリコン膜に比べて低抵抗であるため、シリサイド層ＳＩを介さずともゲート電極Ｇ１とコンタクトプラグとをオーミックに接続することができる。
ロジック領域１ＢのフィンＦＢの直上には、ゲート電極Ｇ１がｘ方向に並んで一対形成されている。当該一対のゲート電極Ｇ１は互いに離間している。
ｘ方向におけるゲート電極Ｇ１の横の両側のフィンＦＢの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域１Ａのソース・ドレイン領域と同様に、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。なお、ロジック領域１Ｂのソース・ドレイン領域の不純物濃度は、メモリセル領域１Ａのソース・ドレイン領域の不純物濃度よりも小さい。
ゲート電極Ｇ１と、当該ゲート電極Ｇ１の両側のフィンＦＢの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造を有する低耐圧なトランジスタＱ１を構成している。
１つのフィンＦＢ上には、２つのトランジスタＱ１が形成されている。ゲート電極Ｇ１の直下のフィンＦＢの上面は、トランジスタＱ１の動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。また、２つのトランジスタＱ１は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
本実施の形態１では、フィンＦＡの一部をチャネル領域として有し、フィンＦＡの上部に形成された上記の第１トランジスタ、第２トランジスタおよびトランジスタＱ１を、ＦＩＮＦＥＴと呼ぶ。メモリセルＭＣを構成する第１トランジスタおよび第２トランジスタは、ロジック回路を構成する低耐圧のトランジスタＱ１に比べ、高い電圧で駆動するトランジスタであるため、トランジスタＱ１に比べて高い耐圧性能が求められる。
また、図３および図４に示すように、メモリセル領域１Ａおよびロジック領域１Ｂにおいて、素子分離領域ＥＩの上面、フィンＦＡ，ＦＢのそれぞれの上面および側壁、並びにサイドウォールＳＷ３の側壁などは、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬは、例えば酸化シリコンからなる。なお、図示はしていないが、層間絶縁膜ＩＬと、素子分離領域ＥＩの上面、フィンＦＡ，ＦＢのそれぞれの上面および側壁、並びにサイドウォールＳＷ３の側壁との間には、薄い絶縁膜が形成されており、当該絶縁膜は、例えば窒化シリコンからなる。層間絶縁膜ＩＬ、サイドウォールＳＷ３、ゲート電極Ｇ１、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、略同一の平面において平坦化されている。
図示はしていないが、層間絶縁膜ＩＬ、メモリセルＭＣおよびトランジスタＱ１のそれぞれの上部は、層間絶縁膜により覆われている。また、図示はしていないが、層間絶縁膜ＩＬと、層間絶縁膜ＩＬ上の当該層間絶縁膜とを貫通する複数のコンタクトプラグが形成されており、コンタクトプラグは、ゲート電極Ｇ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび各ソース・ドレイン領域に電気的に接続されている。また、図示はしていないが、コンタクトプラグ上には配線が形成されている。
《半導体装置の特徴および効果》
本実施の形態１による半導体装置の主な特徴は、メモリセル領域１Ａの素子分離領域ＥＩの上面を凸形状としている点にある。
１６ｎｍノード以降のスプリットゲート型メモリセルＭＣでは、ｙ方向に互いに隣り合うメモリセルＭＣの間の距離が小さくなり、ｙ方向に互いに隣り合うメモリセルＭＣがそれぞれ有するＯＮＯ膜ＯＮの距離が近くなる。このため、ＯＮＯ膜ＯＮを構成する、トラップ性絶縁膜である窒化シリコン膜Ｎ１を通じて電荷が拡散して、メモリセルＭＣの信頼性に影響を及ぼすことが考えられる。
しかし、本実施の形態１による半導体装置では、メモリセル領域１Ａの素子分離領域ＥＩの上面を凸形状とすることにより、ｙ方向に互いに隣り合うメモリセルＭＣの間の窒化シリコン膜Ｎ１（トラップ性絶縁膜）の経路を長くしている。すなわち、凸部を形成した場合、凸部を形成しない場合と比べて、窒化シリコン膜Ｎ１の経路が長くなり、電荷の拡散距離が長くなるので、ｙ方向に互いに隣り合うメモリセルＭＣの間の窒化シリコン膜Ｎ１の経路を介したデータ変動を抑制することができる。これにより、半導体装置の信頼性を向上することができる。
《半導体装置の動作》
本実施の形態１による半導体装置のうち、主に不揮発性メモリの動作について説明する。
本実施の形態１によるメモリセルは、ＭＩＳＦＥＴ構造を有し、ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをＭＩＳＦＥＴのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ、記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態１によるメモリセルのように、スプリットゲート型のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリがある。
メモリセルの「書込み」および「消去」を行う動作法として、例えばＳＳＩ（Source Side Injection）方式、ＢＴＢＴ（Band To Band Tunneling）方式およびＦＮ（Fowler Nordheim）方式などがある。
ＳＳＩ方式は、トラップ性絶縁膜にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、トラップ性絶縁膜にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、エレクトロンまたはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、トラップ性絶縁膜にＦＮトンネル効果によりエレクトロンを注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、トラップ性絶縁膜にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。
以下、ＳＳＩ方式による書込みを行い、ＦＮ方式による消去を行う場合について説明する。すなわち、トラップ性絶縁膜（例えば図３に示す絶縁膜ＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１）へのエレクトロンの注入を「書込み」、ホールの注入を「消去」と定義する。
ＳＳＩ方式の書込みでは、書込みを行う選択メモリセルの各部位にそれぞれ書込み動作電圧を印加し、選択メモリセルのトラップ性絶縁膜中にホットエレクトロンを注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のトラップ性絶縁膜にホットエレクトロンが注入される。注入されたホットエレクトロンは、トラップ性絶縁膜中のトラップ準位に捕獲され、その結果、選択トランジスタのしきい値電圧が上昇する。すなわち、選択トランジスタは書込み状態となる。
ＦＮ方式の消去では、消去を行う選択メモリセルの各部位にそれぞれ消去動作電圧を印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせ、トラップ性絶縁膜にホールを注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）によりトラップ性絶縁膜中に注入され、トラップ性絶縁膜中のトラップ準位に捕獲され、その結果、選択トランジスタのしきい値電圧が低下する。すなわち、選択トランジスタは消去状態となる。
読出し時には、読出しを行う選択メモリセルの各部位にそれぞれ読出し動作電圧を印加する。読出し時のメモリゲート電極ＭＧに印加する電圧を、書込み状態におけるしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
《半導体装置の製造方法》
本実施の形態１による半導体装置の製造方法について図６〜図５７を用いて説明する。図６〜図５７は、本実施の形態１による半導体装置の製造工程を説明する断面図である。
図６〜図２２および図２８〜図５６のうち偶数図番は、図１に示すメモリセル領域のＡ−Ａ線に沿った断面図およびＢ−Ｂ線に沿った断面図である。また、図７〜図２３および図２９〜図５７のうち奇数図番は、図２に示すロジック領域のＣ−Ｃ線に沿った断面図およびＤ−Ｄ線に沿った断面図である。図２４〜図２７は、図１に示すメモリセル領域のＡ−Ａ線に沿った断面図である。
まず、図６および図７に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢ上に、例えば熱酸化法を用いて酸化膜ＰＡＤを形成する。酸化膜ＰＡＤは、例えば酸化シリコンからなり、その厚さは、例えば１０ｎｍ程度である。続いて、酸化膜ＰＡＤ上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば窒化シリコンからなり、その厚さは、例えば９０ｎｍ〜１２０ｎｍ程度である。続いて、絶縁膜ＩＦ１上に、例えばＣＶＤ法を用いてアモルファスシリコン膜ＳＬ１を形成する。アモルファスシリコン膜ＳＬ１の厚さは、例えば１６０ｎｍ程度である。
次に、図８および図９に示すように、レジストパターンをマスクとしたドライエッチングにより、アモルファスシリコン膜ＳＬ１を加工する。これにより、アモルファスシリコン膜ＳＬ１は、平面視においてｘ方向に延在する長方形の形状を有する。図８および図９では、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれに１つずつアモルファスシリコン膜ＳＬ１のパターンを示しているが、図示していない領域を含め、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれには複数のアモルファスシリコン膜ＳＬ１が平面視において行列状に配置されている。メモリセル領域１Ａのアモルファスシリコン膜ＳＬ１のｙ方向における幅は、ロジック領域１Ｂのアモルファスシリコン膜ＳＬ１のｙ方向における幅より大きい。
次に、図１０および図１１に示すように、アモルファスシリコン膜ＳＬ１および絶縁膜ＩＦ１の上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積した後、当該酸化シリコン膜をエッチバックすることで、酸化シリコンからなるサイドウォールＳＷ１を形成する。サイドウォールＳＷ１のｙ方向の幅は、例えば２０ｎｍ〜５０ｎｍ程度である。すなわち、当該エッチバックでは、アモルファスシリコン膜ＳＬ１の上面および絶縁膜ＩＦ１の上面を露出させる。
続いて、例えばウェットエッチングにより、アモルファスシリコン膜ＳＬ１を除去する。これにより、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれの絶縁膜ＩＦ１上には、アモルファスシリコン膜ＳＬ１の側壁を覆う、平面視において矩形の枠状のサイドウォールＳＷ１が残る。
次に、図１２および図１３に示すように、サイドウォールＳＷ１をマスクとしたドライエッチングにより、絶縁膜ＩＦ１と、酸化膜ＰＡＤと、半導体基板ＳＢの上面の一部とを加工する。これにより、メモリセル領域１Ａにおいて半導体基板ＳＢの上面を含む一部からなるフィンＦＡと、フィンＦＡの周囲の溝Ｄ１とを形成し、ロジック領域１Ｂにおいて半導体基板ＳＢの上面を含む一部からなるフィンＦＢと、フィンＦＢの周囲の溝Ｄ２とを形成する。溝Ｄ１，Ｄ２のそれぞれの深さは、例えば１２０ｎｍ〜２５０ｎｍ程度である。
すなわち、メモリセル領域１ＡのサイドウォールＳＷ１から露出する絶縁膜ＩＦ１および半導体基板ＳＢの上面の一部を加工することで、半導体基板ＳＢの上面において上方に突出する板状のフィンＦＡを形成する。半導体基板ＳＢの上面の一部である板状パターンは、ｘ方向に延在する２つのフィンＦＡを含み、平面視において矩形の環状構造を有している。
また、ロジック領域１ＢのサイドウォールＳＷ１から露出する絶縁膜ＩＦ１および半導体基板ＳＢの上面の一部を加工することで、半導体基板ＳＢの上面において上方に突出する板状のフィンＦＢを形成する。半導体基板ＳＢの上面の一部である板状パターンは、ｘ方向に延在する２つのフィンＦＢを含み、平面視において矩形の環状構造を有している。
次に、図１４および図１５に示すように、例えばＣＶＤ法を用いて溝Ｄ１，Ｄ２のそれぞれの内側を絶縁膜により埋め込む。当該絶縁膜は、例えば酸化シリコンからなる。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて当該絶縁膜およびサイドウォールＳＷ１を研磨する。これにより、メモリセル領域１Ａおよびロジック領域１Ｂの絶縁膜ＩＦ１の上面を露出させ、絶縁膜ＩＦ１の上面と、溝Ｄ１，Ｄ２のそれぞれに埋め込まれた上記絶縁膜との上面を平坦化する。当該研磨により、サイドウォールＳＷ１は除去される。溝Ｄ１，Ｄ２のそれぞれに埋め込まれた上記絶縁膜は、素子分離領域ＥＩを構成する。
次に、図１６および図１７に示すように、レジストパターンをマスクとしたドライエッチングにより、素子分離領域ＥＩの上面から露出する絶縁膜ＩＦ１の一部と、半導体基板ＳＢの上面を含む板状パターンの一部を除去する。
すなわち、メモリセル領域１Ａにおいて、矩形の環状構造を有する板状パターンのうち、例えばｙ方向に延在する部分、つまり、ｙ方向に並ぶ２つのフィンＦＡ同士の端部を接続する部分を加工する。これにより、板状パターンを構成し、ｙ方向に延在するパターンのうち、上部の一部分が除去される。この工程では同様に、ロジック領域１Ｂにおいて、矩形の環状構造を有する板状パターンのうち、例えばｙ方向に延在する部分、つまり、ｙ方向に並ぶ２つのフィンＦＢ同士の端部を接続する部分を加工する。これにより、板状パターンを構成し、ｙ方向に延在するパターンのうち、上部の一部分が除去される。
これにより、ｙ方向に互いに隣り合うフィンＦＡの互いの端部を接続する下部パターンＵＰを形成する。同様に、ｙ方向に互いに隣り合うフィンＦＢの互いの端部を接続する下部パターンＵＰを形成する。除去されるパターンは任意であり、この除去工程により、最終的に回路を構成するための任意のフィンＦＡ，ＦＢがそれぞれ形成される。
続いて、上記工程において絶縁膜ＩＦ１の一部および板状パターンの一部を除去した領域に、ＣＶＤ法などを用いて、例えば酸化シリコンからなる絶縁膜を埋め込む。その後、例えばＣＭＰ法を用いて研磨を行い、これにより、当該絶縁膜の上面を平坦化させて、絶縁膜ＩＦ１の上面を露出させる。
なお、図１６および図１７では、当該絶縁膜と、図１４および図１５を用いて説明した工程において溝Ｄ１、Ｄ２のそれぞれの内側に埋め込んだ絶縁膜との境界を点線で示している。それらの絶縁膜は、素子分離領域ＥＩを構成している。
次に、図１８および図１９に示すように、ロジック領域１Ｂを露出し、メモリセル領域１Ａを覆うレジストパターンＲＰを形成した後、ロジック領域１Ｂの素子分離領域ＥＩの上面をエッチバックにより後退させることで、絶縁膜ＩＦ１の側壁を素子分離領域ＥＩから露出させる。当該エッチバックは、ウェットエッチングまたはドライエッチングのいずれを用いてもよい。
次に、図２０および図２１に示すように、ウェットエッチングにより、絶縁膜ＩＦ１を除去してフィンＦＡ，ＦＢのそれぞれの上面上の酸化膜ＰＡＤを露出させる。ここで、メモリセル領域１ＡにおけるフィンＦＡのｙ方向の幅は、例えば２０ｎｍ〜５０ｎｍ程度であり、素子分離領域ＥＩのｙ方向の幅は、例えば９０ｎｍである。また、メモリセル領域１ＡにおけるフィンＦＡの上面から突出する素子分離領域ＥＩの高さは、例えば５０ｎｍ〜７０ｎｍ程度である。一方、ロジック領域１ＢにおけるフィンＦＢの上面から突出する素子分離領域ＥＩの高さは、例えば１０ｎｍ〜２０ｎｍ程度である。
次に、図２２および図２３に示すように、等方性のドライエッチングを用いて素子分離領域ＥＩの上面を後退させることで、酸化膜ＰＡＤを除去し、フィンＦＡ，ＦＢのそれぞれの側壁を素子分離領域ＥＩから露出させる。このとき、板状パターンの一部であって、ｙ方向に延在する下部パターンＵＰは、素子分離領域ＥＩから露出させない。つまり、素子分離領域ＥＩの上面から露出する半導体基板ＳＢは、ｘ方向に延在するフィンＦＡおよびフィンＦＢのみである。
また、メモリセル領域１Ａでは、等方性のドライエッチングを用いて素子分離領域ＥＩの上面を後退させたことで、素子分離領域ＥＩの上面はｙ方向に沿った断面において凸形状となっている。これは、メモリセル領域１Ａでは、露出している素子分離領域ＥＩの上面方向および側面方向からエッチングが進むからである。但し、素子分離領域ＥＩの上面の凸部の高さが大きくなり過ぎると、素子分離領域ＥＩの上面の段差が大きくなり、素子分離領域ＥＩを形成した後の加工プロセスが難しくなるため、素子分離領域ＥＩの上面の凸部の高さは、例えば２０ｎｍ〜３０ｎｍ程度が好ましい。また、素子分離領域ＥＩの上面から露出するフィンＦＡの高さは、例えば４０ｎｍ〜６０ｎｍ程度である。
一方、ロジック領域１Ｂでは、素子分離領域ＥＩの上面は凸形状となっておらず、ほぼ平坦である。すなわち、ロジック領域１Ｂの素子分離領域ＥＩの上面の平面度は、メモリセル領域１Ａの素子分離領域ＥＩの上面の平面度よりも小さくなる。
これは、等方性のドライエッチングを行う前では、フィンＦＢの上面から突出する素子分離領域ＥＩの高さがフィンＦＡの上面から突出する素子分離領域ＥＩの高さよりも低く、かつ、ｙ方向に互いに隣り合うフィンＦＢの間隔がｙ方向に互いに隣り合うフィンＦＡの間隔よりも小さいことから、ロジック領域１Ｂでは、主に素子分離領域ＥＩの上面方向からエッチングが進むからである。
但し、ｙ方向に互いに隣り合うフィンＦＢの間隔が大きくなると、ロジック領域１Ｂにおいても、素子分離領域ＥＩの上面はｙ方向に沿った断面において凸形状となる。
なお、素子分離領域ＥＩの上面に対する等方性のドライエッチングは、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれに対して別々に行ってもよい。この場合は、エッチングを行わない方の領域をレジストパターンで覆った状態でエッチングを行う。このようにして、メモリセル領域１Ａでは素子分離領域ＥＩの上面を凸形状とし、ロジック領域１Ｂでは素子分離領域ＥＩの上面を平坦形状にしてもよい。
本実施の形態１の主な特徴の１つは、メモリセル領域１Ａの素子分離領域ＥＩの上面を凸形状とすることで、メモリセル領域１Ａにおいてｙ方向に互いに隣り合うメモリセルの間のトラップ性絶縁膜の経路が長くなり、電荷拡散の影響が抑えられることである。
凸部の高さおよび幅を調節する方法としては、例えば以下の方法がある。
（１）絶縁膜ＩＦ１の厚さを変えることにより、凸部の高さを変えることができる。
（２）等方性のドライエッチングを用いて素子分離領域ＥＩの上面を後退させる前に、メモリセル領域１Ａの素子分離領域ＥＩの上面を均一に後退させることにより、凸部の高さを変えることができる。例えば図１４を用いて説明した工程の後に、ウェットエッチングを用いて素子分離領域ＥＩの上面を後退させる。
（３）酸化膜ＰＡＤの厚さを変えることにより、凸部の幅を変えることができる。例えば酸化膜ＰＡＤが厚い場合は、等方性のドライエッチングの起点が、半導体基板ＳＢの上面から遠くなり、所望のフィンＦＡの高さが得られるまでのエッチング時間が長くなる。その結果、凸部の幅が狭くなる。
（４）絶縁膜ＩＦの構成を変えることにより、凸部の幅を変えることができる。
一例として、絶縁膜ＩＦ１を、下層の窒化シリコン膜ＳＮ１、酸化シリコン膜ＳＯ１および上層の窒化シリコン膜ＳＮ２からなる積層構造とした場合について、図２４〜図２７を用いて以下に説明する。
素子分離領域ＥＩの上面を平坦に加工した後（図２４）、上層の窒化シリコン膜ＳＮ２を除去し（図２５）、さらに、等方性のドライエッチングを用いて素子分離領域ＥＩの上面および側面を後退させる（図２６）。この際、酸化シリコン膜ＳＯ１は除去される。続いて、下層の窒化シリコン膜ＳＮ１を除去する（図２７）。これにより、フィンＦＡの上面よりも上に、ｙ方向に互いに隣り合うフィンＦＡの間の距離ｃよりも小さい幅ｄを有する素子分離領域ＥＩを形成することができる。ここから、等方性のドライエッチングを用いて素子分離領域ＥＩの上面を後退させて、フィンＦＡを露出させることにより、凸部の幅を小さくすることができる。
次に、図２８および図２９に示すように、素子分離領域ＥＩの上面から露出するフィンＦＡ，ＦＢのそれぞれの表面を覆う絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば熱酸化法を用いて形成することができ、例えば酸化シリコンからなる。絶縁膜ＩＦ２はフィンＦＡ，ＦＢのそれぞれの上面および側壁を覆っており、素子分離領域ＥＩの上面は絶縁膜ＩＦ２から露出している。絶縁膜ＩＦ２の厚さは、例えば１ｎｍ〜２ｎｍ程度である。
次に、図３０および図３１に示すように、素子分離領域ＥＩおよび絶縁膜ＩＦ２の上に、例えばＣＶＤ法を用いてポリシリコン膜ＳＬ２を形成した後、ポリシリコン膜ＳＬ２の上面をＣＭＰ法などにより研磨する。フィンＦＡ，ＦＢのそれぞれの上面からポリシリコン膜ＳＬ２の上面までのポリシリコン膜ＳＬ２の厚さは、例えば６０ｎｍ〜１５０ｎｍ程度である。
続いて、ポリシリコン膜ＳＬ２の上面を熱酸化することで、当該上面を覆う酸化シリコン膜ＳＯ２を形成する。酸化シリコン膜ＳＯ２の厚さは、例えば６ｎｍ〜１０ｎｍ程度である。続いて、酸化シリコン膜ＳＯ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば窒化シリコンからなり、その厚さは、例えば９０ｎｍ程度である。
次に、図３２および図３３に示すように、レジストパターンをマスクとしたドライエッチングにより、メモリセル領域１Ａの絶縁膜ＩＦ３、酸化膜ＳＯ２、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ２を加工する。すなわち、レジストパターン（図示しない）によりロジック領域１Ｂを覆った状態でパターニングを行う。レジストパターンは、当該パターニングの後に除去する。これにより、フィンＦＡの直上において、絶縁膜ＩＦ３、酸化膜ＳＯ２、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ２からなる積層パターンをｘ方向に並べて形成する。このパターニングにより、ポリシリコン膜ＳＬ２からなる制御ゲート電極ＣＧを形成し、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＦを形成する。
絶縁膜ＩＦ３および制御ゲート電極ＣＧからなる積層パターンはｙ方向に延在し、複数のフィンＦＡ上およびゲート絶縁膜ＧＦ上を跨ぐように配置されている。メモリセル領域１Ａにおいて、当該積層パターンが形成された箇所以外の領域では、上記エッチングによりメモリセル領域１Ａの絶縁膜ＩＦ３、酸化膜ＳＯ２、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ２が除去されたことにより、フィンＦＡの表面および素子分離領域ＥＩの上面が露出している。
次に、図３４および図３５に示すように、熱酸化法を用いてゲート絶縁膜ＧＦから露出するフィンＦＡの上面および側壁並びに制御ゲート電極ＣＧの側壁を酸化する。これにより、フィンＦＡの上面および側壁並びに制御ゲート電極ＣＧの側壁を覆う酸化シリコン膜（ボトム酸化膜）Ｘ１を形成する。図３４では、フィンＦＡの上面から制御ゲート電極ＣＧの側壁に亘って連続的に形成された酸化シリコン膜Ｘ１を示しているが、ゲート絶縁膜ＧＦの側壁に酸化シリコン膜Ｘ１が形成されていなくてもよい。
続いて、例えばＣＶＤ法を用いて酸化シリコン膜Ｘ１、絶縁膜ＩＦ３および素子分離領域ＥＩの上に窒化シリコン膜Ｎ１を形成する。当該窒化シリコン膜Ｎ１は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ性絶縁膜として機能する。なお、ここでは、トラップ性絶縁膜として窒化シリコン膜Ｎ１を形成することについて説明したが、トラップ性絶縁膜としては窒化シリコン膜Ｎ１に限らず、例えばハフニウムシリケート（ＨｆＳｉＯ）からなる絶縁膜を形成してもよい。続いて、例えばＣＶＤ法を用いて窒化シリコン膜Ｎ１上に酸化シリコン膜（トップ酸化膜）Ｘ２を形成する。
半導体基板ＳＢ側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜は、ＯＮＯ膜ＯＮを構成する。制御ゲート電極ＣＧの側壁に接するＯＮＯ膜ＯＮは、制御ゲート電極ＣＧ側から順にｘ方向に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる。ここでは、ＯＮＯ膜ＯＮの最上層のトップ酸化膜の材料は、酸化シリコンに限らず、例えばアルミナ（Ａｌ２Ｏ３）であってもよい。
なお、ＯＮＯ膜ＯＮは、原則、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜を言うが、説明の便宜上、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる積層膜をＯＮＯ膜ＯＮと言うこともある。
次に、図３６および図３７に示すように、ＯＮＯ膜ＯＮ上に、例えばＣＶＤ法を用いてポリシリコン膜ＳＬ３を形成する。ポリシリコン膜ＳＬ３の厚さは、少なくとも制御ゲート電極ＣＧの厚さ以上の大きさを有する。ここでは、ポリシリコン膜ＳＬ３を、制御ゲート電極ＣＧ、酸化シリコン膜ＳＯ２および絶縁膜ＩＦ３からなる積層膜の膜厚よりも大きい膜厚で形成することで、制御ゲート電極ＣＧ、酸化シリコン膜ＳＯ２、絶縁膜ＩＦ３およびＯＮＯ膜ＯＮを含む積層膜を覆う。その後、ＣＭＰ法などを用いてポリシリコン膜ＳＬ３の上面を平坦化する。
続いて、エッチバックを行うことで、ポリシリコン膜ＳＬ３の上面を後退させて、例えばポリシリコン膜ＳＬ３の上面の高さと、制御ゲート電極ＣＧの上面の高さとを揃える。これにより、絶縁膜ＩＦ３および絶縁膜ＩＦ３を覆うＯＮＯ膜ＯＮは、ポリシリコン膜ＳＬ３の上面上に突出する。上記ポリシリコン膜ＳＬ３に対する平坦化工程およびエッチバック工程により、ロジック領域１Ｂのポリシリコン膜ＳＬ３は除去される。
次に、図３８および図３９に示すように、ＯＮＯ膜ＯＮおよびポリシリコン膜ＳＬ３の上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば窒化シリコンからなり、その厚さは、例えば１０〜５０ｎｍである。続いて、ドライエッチングにより、ポリシリコン膜ＳＬ３の上面と、絶縁膜ＩＦ３の直上のＯＮＯ膜ＯＮの上面とを当該絶縁膜から露出させる。これにより、絶縁膜ＩＦ３の側壁には、ＯＮＯ膜ＯＮを介して、当該絶縁膜からなるサイドウォールＳＷ２が形成される。当該ドライエッチング工程により、ロジック領域１Ｂの当該絶縁膜は除去される。
次に、図４０および図４１に示すように、サイドウォールＳＷ２をハードマスクとしたドライエッチングにより、ポリシリコン膜ＳＬ３を加工する。これにより、フィンＦＡの上面および側壁に接するＯＮＯ膜ＯＮの上面がポリシリコン膜ＳＬ３から露出する。制御ゲート電極ＣＧの横の両側には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＳＬ３のパターンからなるメモリゲート電極ＭＧが形成される。但し、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧは、後の工程で除去されるパターンであり、完成後の半導体装置には残らない。
次に、図４２および図４３に示すように、レジストパターンをマスクとしたドライエッチングにより、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の一方の側壁に隣接するメモリゲート電極ＭＧおよび当該メモリゲート電極ＭＧの直上のサイドウォールＳＷ２を除去する。これにより、制御ゲート電極ＣＧの他方の側壁に隣接するメモリゲート電極ＭＧが残る。続いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧから露出するＯＮＯ膜ＯＮを除去する。
すなわち、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧとフィンＦＡとの間、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、およびサイドウォールＳＷ２と絶縁膜ＩＦ３との間にのみ残る。従って、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出する領域において、フィンＦＡの上面および側壁並びに素子分離領域ＥＩの上面が露出する。また、メモリセル領域１Ａにおいて絶縁膜ＩＦ３の上面および一方の側壁が露出し、ロジック領域１Ｂにおいて絶縁膜ＩＦ３の上面が露出する。
フィンＦＡの上面、つまり半導体基板ＳＢに沿って延在するＯＮＯ膜ＯＮと、制御ゲート電極ＣＧの側壁に沿って延在するＯＮＯ膜ＯＮとは連続的に形成されており、Ｌ字型の断面を有している。フィンＦＡ上には、制御ゲート電極ＣＧおよび当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧを有するパターンが一対形成されており、一対の制御ゲート電極ＣＧ同士の間において、一対のメモリゲート電極ＭＧ同士が対向している。続いて、後にフィンＦＡに対して行う不純物注入工程において、フィンＦＡがダメージを受けることを防ぐことなどを目的として、フィンＦＡの上面および側壁に対して酸化処理を行ってもよい。
次に、図４４および図４５に示すように、メモリセル領域１Ａを覆い、ロジック領域１Ｂの一部を露出するレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとしたドライエッチングにより、ロジック領域１Ｂの絶縁膜ＩＦ３、酸化膜ＳＯ２、ポリシリコン膜ＳＬ２および絶縁膜ＩＦ２を加工する。これにより、フィンＦＢの直上に、絶縁膜ＩＦ２、ポリシリコン膜ＳＬ２からなるダミーゲート電極ＤＧ、酸化膜ＳＯ２および絶縁膜ＩＦ３からなる積層膜が、ｘ方向に並んで一対形成される。それらの積層膜の横の領域では、フィンＦＢおよび素子分離領域ＥＩの上面が露出する。すなわち、フィンＦＢ上には、絶縁膜ＩＦ２を介してダミーゲート電極ＤＧ、酸化膜ＳＯ２および絶縁膜ＩＦ３が形成されている。ダミーゲート電極ＤＧは、後の工程において除去される擬似的なゲート電極であり、完成した半導体装置には残らない。
続いて、上記レジストパターンを除去した後、絶縁膜ＩＦ３およびサイドウォールＳＷ２をマスクとしたイオン注入工程を行うことで、フィンＦＡ，ＦＢのそれぞれの上面にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込む。これにより、比較的不純物濃度が低いｎ型半導体領域であるエクステンション領域ＥＸを複数形成する。メモリセル領域１Ａのエクステンション領域ＥＸは、制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。ロジック領域１Ｂのエクステンション領域ＥＸは、ダミーゲート電極ＤＧの横のフィンＦＢの上面に形成される。ここでは、必要に応じて、フィンＦＡ，ＦＢのそれぞれに対してハロー注入としてｐ型不純物（例えばホウ素（Ｂ））の打ち込みを行ってもよい。
次に、図４６および図４７に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコン、窒化シリコンまたはそれらの積層膜からなる。続いて、ドライエッチングにより、フィンＦＡ，ＦＢのそれぞれおよび絶縁膜ＩＦ３の上面を当該絶縁膜から露出させる。これにより、メモリセル領域１Ａでは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、酸化膜ＳＯ２、絶縁膜ＩＦ３およびサイドウォールＳＷ２を含むパターンの両側の側壁に、上記絶縁膜からなるサイドウォールＳＷ３が形成される。また、ロジック領域１Ｂでは、ダミーゲート電極ＤＧ、酸化シリコン膜ＳＯ２および絶縁膜ＩＦ３からなる積層膜の両側の側壁に、上記絶縁膜からなるサイドウォールＳＷ３が形成される。
続いて、絶縁膜ＩＦ３およびサイドウォールＳＷ２，ＳＷ３のそれぞれをマスクとしたイオン注入工程を行うことで、フィンＦＡ，ＦＢのそれぞれの上面にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を打ち込む。これにより、比較的不純物濃度が高いｎ型半導体領域である拡散層ＤＦを複数形成する。メモリセル領域１Ａの拡散層ＤＦは、制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。ロジック領域１Ｂの拡散層ＤＦは、ダミーゲート電極ＤＧの横のフィンＦＢの上面に形成される。
拡散層ＤＦは、当該拡散層ＤＦに接するエクステンション領域ＥＸに比べ、ｘ方向において制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはダミーゲート電極ＤＧよりも離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが浅く、ｎ型不純物濃度が高い。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸ内および拡散層ＤＦ内の不純物を活性化させるため、必要に応じて熱処理を行う。
なお、ここでは、メモリセル領域１Ａおよびロジック領域１Ｂのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、ロジック領域１Ｂに形成するトランジスタに比べて高耐圧なメモリセルを形成するメモリセル領域１Ａでは、ソース・ドレイン領域の不純物濃度をロジック領域１Ｂのソース・ドレイン領域の不純物濃度よりも大きくすることが考えられる。よって、メモリセル領域１Ａのエクステンション領域ＥＸおよび拡散層ＤＦの形成工程と、ロジック領域１Ｂのエクステンション領域ＥＸおよび拡散層ＤＦの形成工程とを別々に行ってもよい。また、ここでは、イオン注入によりソース・ドレイン領域を形成することについて説明したが、イオン注入を行う代わりに、不純物が導入されたエピタキシャル層を、各ゲート電極の横のフィンＦＡ，ＦＢのそれぞれの上面および側壁にエピタキシャル成長法を用いて形成してもよい。
次に、図４８および図４９に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば５ｎｍ〜２０ｎｍの膜厚を有する窒化シリコンからなる絶縁膜（図示しない）と、例えば酸化シリコンからなる層間絶縁膜ＩＬとを順に形成する。層間絶縁膜ＩＬは、少なくとも制御ゲート電極ＣＧよりも大きい膜厚を有しており、ここでは、ゲート絶縁膜ＧＦ、制御ゲート電極ＣＧ、酸化シリコン膜ＳＯ２および絶縁膜ＩＦ３からなる積層膜よりも大きい膜厚を有している。
次に、図５０および図５１に示すように、層間絶縁膜ＩＬの上面を、例えばＣＭＰ法を用いて研磨することで平坦化する。当該研磨工程では、絶縁膜ＩＦ３およびサイドウォールＳＷ２を全て除去し、サイドウォールＳＷ３およびＯＮＯ膜ＯＮのそれぞれの上部の一部を除去し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面を露出させる。つまり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ、並びにＯＮＯ膜ＯＮ、サイドウォールＳＷ３および層間絶縁膜ＩＬのそれぞれの上面は、略同一平面において平坦化され、同じ高さに揃えられる。
これにより、上面が露出した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、当該制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの両側に形成されたエクステンション領域ＥＸおよび拡散層ＤＦからなるソース・ドレイン領域とは、スプリットゲート型のメモリセルＭＣを構成する。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧを含む第１トランジスタと、メモリゲート電極ＭＧを含む第２トランスタとを含むＭＯＮＯＳ型の不揮発性メモリを構成する。
図５０に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧは、フィンＦＡおよび素子分離領域ＥＩのそれぞれの直上において、複数のフィンＦＡの上部を跨ぐようにｙ方向に延在している。また、制御ゲート電極ＣＧは、素子分離領域ＥＩから突出する複数のフィンＦＡ同士の間を埋め込むように形成されている。また、図５１に示すように、ロジック領域１Ｂのダミーゲート電極ＤＧは、フィンＦＢおよび素子分離領域ＥＩのそれぞれの直上において、複数のフィンＦＢの上部を跨ぐようにｙ方向に延在している。また、ダミーゲート電極ＤＧは、素子分離領域ＥＩから突出する複数のフィンＦＢ同士の間を埋め込むように形成されている。
次に、図５２および図５３に示すように、レジストパターン（図示しない）によりメモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを保護した状態で、ウェットエッチングにより、ダミーゲート電極ＤＧを除去する。続いて、絶縁膜ＩＦ２を除去する。なお、絶縁膜ＩＦ２は除去せず、後の工程でロジック領域１Ｂに形成するゲート絶縁膜ＧＩの一部として用いてもよい。上記除去工程により、ロジック領域１Ｂでは、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ２を除去した領域に溝が形成される。その後、メモリセル領域１Ａの上記レジストパターンを除去する。
次に、図５４および図５５に示すように、半導体基板ＳＢ上に、例えばＡＬＤ（Atomic layer Deposition：原子層堆積）法を用いて絶縁膜を形成した後、当該絶縁膜上に、例えばスパッタリング法を用いて金属膜を形成することで、当該絶縁膜および当該金属膜からなる積層膜により上記溝内を埋め込む。その後、例えばＣＭＰ法を用いて研磨を行うことで、層間絶縁膜ＩＬ上の余分な上記の絶縁膜および金属膜を除去し、層間絶縁膜ＩＬ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させる。これにより、上記溝内に埋め込まれた絶縁膜からなるゲート絶縁膜ＧＩと、上記溝内にゲート絶縁膜ＧＩを介して埋め込まれた金属膜からなるゲート電極Ｇ１とを形成する。
ゲート電極Ｇ１と、ゲート電極Ｇ１の横のフィンＦＢに形成された一対のソース・ドレイン領域とはトランジスタＱ１を構成する。トランジスタＱ１は、第１トランジスタ、第２トランジスタのいずれよりも低い電圧で駆動する低耐圧のＭＩＳＦＥＴであり、メタルゲート電極を有する。ゲート絶縁膜ＧＩを構成する絶縁膜には、例えば、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化タンタル（Ｔａ２Ｏ５）膜または酸化ランタン（Ｌａ２Ｏ３）膜などの金属酸化物膜を用いることができる。すなわち、ゲート絶縁膜ＧＩは、酸化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜（高誘電率膜）である。
ゲート電極Ｇ１を構成する上記金属膜は、例えば２層の積層膜により構成される。当該積層膜は、半導体基板ＳＢ側から順に積層された第１金属膜および第２金属膜を有する。第１金属膜は、例えばチタンアルミニウム（ＴｉＡｌ）膜からなり、第２金属膜は、例えばアルミニウム（Ａｌ）からなる。また、第１金属膜および第２金属膜の間に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜またはそれらの積層膜を介在させて、トランジスタＱ１のしきい値電圧を調整しても良い。なお、図５５では上記の第１金属膜および第２金属膜を１つの金属膜として示している。
ゲート絶縁膜ＧＩは、上記溝内において、ゲート電極Ｇ１の底面および側壁、並びに当該溝の底面および側壁を覆っている。なお、図５２および図５３を用いて説明した工程において絶縁膜ＩＦ２を除去した場合、ゲート絶縁膜ＧＩを形成する前に酸化処理を行うことで、当該溝の底面に新たな絶縁膜を形成し、当該絶縁膜をゲート絶縁膜ＧＩの一部として用いてもよい。また、ここでは、ダミーゲート電極ＤＧの除去後にｈｉｇｈ−ｋ膜を形成することについて説明したが、ダミーゲート電極ＤＧを構成するポリシリコン膜ＳＬ２（図３１参照）の形成前であって、図２３を用いて説明した工程の後にｈｉｇｈ−ｋ膜を形成し、当該ｈｉｇｈ−ｋ膜をロジック領域１Ｂのゲート絶縁膜ＧＩとして残してもよい。
次に、図５６および図５７に示すように、ロジック領域１Ｂのゲート電極Ｇ１の上面を絶縁膜ＩＦ４により覆った後、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆うシリサイド層ＳＩを形成する。
絶縁膜ＩＦ４は、例えばＣＶＤ法により形成された酸化シリコンからなる。ここでは、メモリセル領域１Ａおよびロジック領域１Ｂを覆うように絶縁膜ＩＦ４を形成した後、パターニングを行うことでメモリセル領域１Ａの絶縁膜ＩＦ４を除去する。これにより、ロジック領域１Ｂの層間絶縁膜ＩＬ、サイドウォールＳＷ３およびゲート電極Ｇ１のそれぞれの上面を覆う絶縁膜ＩＦ４が残る。
続いて、露出している制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上に、例えばスパッタリング法を用いてニッケル（Ｎｉ）またはコバルト（Ｃｏ）からなる金属膜を形成した後、熱処理を行って当該金属膜と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面とを反応させる。
これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を覆う、ニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）からなるシリサイド層ＳＩを形成する。
続いて、未反応の金属膜をウェットエッチングなどにより除去する。これにより、層間絶縁膜ＩＬおよび絶縁膜ＩＦ４が露出する。ここでは、ゲート電極Ｇ１を絶縁膜ＩＦ４により覆っているため、メタルゲート電極であるゲート電極Ｇ１が当該ウェットエッチングにより除去されることを防ぐことができる。また、ゲート電極Ｇ１上にはシリサイド層ＳＩは形成されない。
この後、図示はしていないが、層間絶縁膜ＩＬ上にさらに層間絶縁膜を形成し、それらの層間絶縁膜を貫通し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極Ｇ１に接続された複数のコンタクトプラグ（接続部）を形成することで、本実施の形態１による半導体装置が完成する。
具体的には、例えばＣＶＤ法を用いて酸化シリコンなどからなる層間絶縁膜を層間絶縁膜ＩＬ上に形成した後、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜ＩＬおよびその上の当該層間絶縁膜からなる積層層間絶縁膜を貫通する複数のコンタクトホールを形成する。コンタクトホールは、メモリセルＭＣのソース・ドレイン領域を構成する拡散層ＤＦ、トランジスタＱ１のソース・ドレイン領域を構成する拡散層ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極Ｇ１のそれぞれの上面を積層層間絶縁膜から露出する開口部である。なお、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直上のコンタクトホールの底面には、シリサイド層ＳＩの上面が露出する。
続いて、例えばスパッタリング法などを用いて積層層間絶縁膜上に、接続用の導電膜として、例えば主としてタングステン（Ｗ）からなる金属膜を形成し、これにより各コンタクトホール内を完全に埋め込む。ここでは、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはそれらの積層膜からなるバリア導体膜を形成した後、バリア導体膜上にタングステン（Ｗ）膜からなる主導体膜を形成することで、バリア導体膜および主導体膜からなる当該金属膜を形成する。
その後、積層層間絶縁膜上の不要な当該金属膜をＣＭＰ法などにより除去することにより、各コンタクトホール内に埋め込まれたコンタクトプラグを形成する。コンタクトプラグは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース・ドレイン領域またはゲート電極Ｇ１に電気的に接続される。
このように、本実施の形態１によれば、メモリセル領域１Ａの素子分離領域ＥＩの上面を凸形状とすることにより、互いに隣り合うメモリセルＭＣの間において、トラップ性絶縁膜の経路が長くなるので、電荷拡散の影響を抑えることができて、半導体装置の信頼性が向上する。
《変形例》
本実施の形態１の変形例による半導体装置について、図５８および図５９を用いて説明する。図５８は、本実施の形態１による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った拡大断面図である。図５９は、本実施の形態１の変形例による半導体装置のメモリセル領域を示す、図１のＡ−Ａ線に沿った拡大断面図である。
前述の実施の形態１では、図３に示したように、互いに隣り合うフィンＦＡの間の素子分離領域ＥＩの上面に形成された凸部は、例えば２つのフィンＦＡの間のほぼ中央部であって、２つのフィンＦＡのそれぞれの側壁から離れた位置に形成されている。従って、図５８に示すように、互いに隣り合うフィンＦＡの間で、ＯＮＯ膜ＯＮの上面は、素子分離領域ＥＩの上面に倣った形状となる。また、フィンＦＡの側壁とＯＮＯ膜ＯＮを介した位置にあるメモリゲート電極ＭＧの下部の端部（図５８に矢印Ｈで示す領域）は、素子分離領域ＥＩの凸部の最も高い位置よりも下に位置している。
しかし、本実施の形態１の変形例では、図５９に示すように、互いに隣り合うフィンＦＡの間の素子分離領域ＥＩの上面は凸形状であるが、フィンＦＡと素子分離領域ＥＩの凸部との間にＯＮＯ膜ＯＮが埋め込まれている。これにより、互いに隣り合うフィンＦＡの間で、ＯＮＯ膜ＯＮの上面はほぼ平坦となる。また、フィンＦＡの側壁とＯＮＯ膜ＯＮを介した位置にあるメモリゲート電極ＭＧの下部の端部（図５９に矢印Ｈで示す領域）は、素子分離領域ＥＩの凸部の最も高い位置よりも上にある。
前述したように、メモリセルの「書込み」および「消去」を行う動作法として、それぞれＳＳＩ方式の書込みおよびＦＮ方式の消去を適用することができる。ＳＳＩ方式の書込みでは、電界およびホットエレクトロンの注入位置はフィンＦＡの上部に集中する（図５８および図５９に矢印Ｅで示す領域）。また、ＦＮ方式の消去では、電界およびホールの注入位置はメモリゲート電極ＭＧの下部の端部に集中する（図５８および図５９に矢印Ｈで示す領域）。
しかし、変形例のように、フィンＦＡと素子分離領域ＥＩの凸部との距離が近づいて、両者間がＯＮＯ膜ＯＮで埋まることにより、メモリゲート電極ＭＧの下部の端部がフィンＦＡの上部に近づく。これにより、書き換えのミスマッチが改善されるので、素子分離領域ＥＩの上面に凸部を形成したことによるデータ変動の抑制に加えて、書き換え効率の向上を図ることができる。
（実施の形態２）
《半導体装置の構造》
本実施の形態２による半導体装置の構造について図６０および図６１を用いて説明する。図６０は、本実施の形態２による半導体装置のメモリセル領域を示す平面図である。図６１は、本実施の形態２による半導体装置のメモリセル領域を示す、図６０のＥ−Ｅ線およびＦ−Ｆ線に沿った断面図である。
図６１のＥ−Ｅ線に沿った断面は、メモリセル領域のフィン上のゲート電極の延在方向に沿う断面を示し、Ｆ−Ｆ線に沿った断面は、メモリセル領域のフィンの延在方向に沿う断面を示す。なお、図６０では、ソース・ドレイン領域、層間絶縁膜、各ゲート電極上のシリサイド層などの図示を省略している。
本実施の形態２による半導体装置が、前述の実施の形態１による半導体装置と相違する点は、メモリセル領域１Ａの素子分離領域ＥＩの上面の形状である。すなわち、前述の実施の形態１による半導体装置では、メモリセル領域１Ａの素子分離領域ＥＩの上面は凸形状であるが、本実施の形態２による半導体装置では、メモリセル領域１Ａの素子分離領域ＥＩの上面は凹形状である。メモリセル領域１Ａの素子分離領域ＥＩの上面の形状以外の構成は、前述した実施の形態１による半導体装置とほぼ同一であるので、以下、前述の実施の形態１と相違する点を中心に説明する。
図６０および図６１に示すように、メモリセル領域１Ａにおいて、メモリセルＭＣは、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成されている。複数のフィンＦＡ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ１が形成されている。
素子分離領域ＥＩは、溝Ｄ１を埋め込む絶縁膜である。但し、素子分離領域ＥＩは溝Ｄ１を完全に埋め込んではおらず、素子分離領域ＥＩの上面上には、フィンＦＡのそれぞれの一部が突出している。素子分離領域ＥＩの上面から露出するフィンＦＡの高さは、例えば４０ｎｍ〜６０ｎｍ程度である。素子分離領域ＥＩは、例えば酸化シリコンからなる。
図６１に示すように、素子分離領域ＥＩの上面はｙ方向に沿った断面において凹形状となっている。言い換えると、ｙ方向に互いに隣り合うフィンＦＡの間において、素子分離領域ＥＩの上面の一部または全部が、一方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置と他方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置とを結んだ面よりも低い位置にある。
但し、素子分離領域ＥＩの上面の凹部の深さが大きくなり過ぎると、素子分離領域ＥＩの上面の段差が大きくなり、素子分離領域ＥＩを形成した後の加工プロセスが難しくなる。このため、素子分離領域ＥＩの上面の凹部の深さは、例えば４０ｎｍ〜８０ｎｍ程度が望ましく、例えばｙ方向に互いに隣り合うフィンＦＡの間隔をｅ、凹部の深さをｆとすると、ｆ／ｅは０．４〜０．８程度が望ましい。ここで、凹部の深さとは、ｙ方向に隣り合うフィンＦＡの間において、一方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置と他方のフィンＦＡの側壁に接する素子分離領域ＥＩの上面の位置とを結んだ面から、素子分離領域ＥＩの上面の最も低い位置までの距離である。
このように、メモリセル領域１Ａの素子分離領域ＥＩの上面を凹形状とすることにより、素子分離領域ＥＩの上面が平坦形状の場合と比べて、ｙ方向に互いに隣り合うメモリセルＭＣの間において、トラップ性絶縁膜の経路が長くなるので、電荷拡散の影響を抑えることができる。
なお、本実施の形態２では、その説明は省略するが、ロジック領域における素子分離領域ＥＩの上面は凹形状とならず、ほぼ平坦となる。すなわち、ロジック領域の素子分離領域ＥＩの上面の平面度は、メモリセル領域１Ａの素子分離領域ＥＩの上面の平面度よりも小さくなる。
さらに、メモリセル領域１Ａにおいて、ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、ｙ方向に延在する制御ゲート電極ＣＧおよびｙ方向に延在するメモリゲート電極ＭＧが形成されている。
制御ゲート電極ＣＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にゲート絶縁膜ＧＦを介して形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコンからなり、制御ゲート電極ＣＧは、例えばポリシリコンからなる。
ｘ方向における制御ゲート電極ＣＧの一方の側壁はサイドウォールＳＷ３により覆われ、他方の側壁には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。また、メモリゲート電極ＭＧは、素子分離領域ＥＩの上面から露出するフィンＦＡの上面および側壁にＯＮＯ膜ＯＮを介して形成されている。すなわち、ＯＮＯ膜ＯＮは、フィンＦＡの上面と、制御ゲート電極ＣＧの側壁とに沿って連続的に形成されたＬ字型の断面を有する。メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮにより制御ゲート電極ＣＧおよびフィンＦＡから絶縁されている。
《半導体装置の特徴および効果》
本実施の形態２による半導体装置の主な特徴は、メモリセル領域１Ａの素子分離領域ＥＩの上面を凹形状としている点にある。
本実施の形態２による半導体装置では、メモリセル領域１Ａの素子分離領域ＥＩの上面を凹形状とすることにより、ｙ方向に互いに隣り合うメモリセルＭＣの間の窒化シリコン膜Ｎ１（トラップ性絶縁膜）の経路を長くしている。すなわち、凹部を形成した場合、凹部を形成しない場合と比べて、窒化シリコン膜Ｎ１の経路が長くなり、電荷の拡散距離が長くなるので、ｙ方向に互いに隣り合うメモリセルＭＣの間の窒化シリコン膜Ｎ１の経路を介したデータ変動を抑制することができる。これにより、半導体装置の信頼性を向上することができる。
《半導体装置の製造方法》
本実施の形態２による半導体装置（メモリセル領域）の製造方法について図６２〜図６７を用いて説明する。図６２〜図６７は、本実施の形態２による半導体装置（メモリセル領域）の製造工程を説明する断面図であり、図６０のＥ−Ｅ線に沿った断面図である。
まず、図６２に示すように、メモリセル領域１Ａにおいて半導体基板ＳＢの上面を含む一部からなるフィンＦＡと、フィンＦＡの周囲の溝Ｄ１とを形成する。溝Ｄ１の深さは、例えば１２０ｎｍ〜２５０ｎｍ程度である。
なお、溝Ｄ１を形成するまでの製造過程は、前述の実施の形態１とほぼ同様であるため（図６〜図１２参照）、その説明を省略する。
次に、図６３に示すように、溝Ｄ１の底面および側壁に、例えば熱酸化法を用いて酸化膜ＳＯ３を形成する。酸化膜ＳＯ３は、例えば酸化シリコンからなり、その厚さは、例えば１０ｎｍ〜２０ｎｍ程度である。
次に、図６４に示すように、例えばＣＶＤ法を用いて溝Ｄ１の内側を絶縁膜ＩＦ５により埋め込む。絶縁膜ＩＦ５は、例えば酸化シリコンからなる。その後、例えばＣＭＰ法を用いて絶縁膜ＩＦ５を研磨する。これにより、絶縁膜ＩＦ１の上面を露出させ、絶縁膜ＩＦ１の上面と、溝Ｄ１に埋め込まれた絶縁膜ＩＦ５の上面とを平坦化する。酸化膜ＳＯ３と、溝Ｄ１に埋め込まれた絶縁膜ＩＦ５とは素子分離領域ＥＩを構成する。
次に、図６５に示すように、絶縁膜ＩＦ５の上面をエッチバックにより後退させることで、絶縁膜ＩＦ１の側壁を素子分離領域ＥＩから露出させる。当該エッチバックは、ウェットエッチングまたはドライエッチングのいずれを用いてもよい。
次に、図６６に示すように、ウェットエッチングにより絶縁膜ＩＦ１を除去してフィンＦＡの上面の酸化膜ＰＡＤを露出させる。ここで、メモリセル領域１ＡにおけるフィンＦＡのｙ方向の幅は、例えば２０ｎｍ〜５０ｎｍ程度であり、素子分離領域ＥＩのｙ方向の幅は、例えば９０ｎｍである。
次に、図６７に示すように、ウェットエッチングを用いて酸化膜ＰＡＤを除去し、素子分離領域ＥＩの上面を後退させることで、フィンＦＡの側壁を素子分離領域ＥＩから露出させる。
熱酸化法を用いて形成された酸化膜ＳＯ３のエッチングレートは、ＣＶＤ法を用いて形成された絶縁膜ＩＦ５のエッチングレートが遅いため、絶縁膜ＩＦ５は酸化膜ＳＯ３よりも早くウェットエッチングが進む。これにより、素子分離領域ＥＩの上面はｙ方向に沿った断面において凹形状となる。但し、素子分離領域ＥＩの上面の凹部の深さが大きくなり過ぎると、素子分離領域ＥＩの上面の段差が大きくなり、素子分離領域ＥＩを形成した後の加工プロセスが難しくなるため、素子分離領域ＥＩの上面の凹部の深さは、例えば４０ｎｍ〜８０ｎｍ程度が好ましい。また、素子分離領域ＥＩの上面から露出するフィンＦＡの高さは、例えば４０ｎｍ〜６０ｎｍ程度である。
本実施の形態２の主な特徴の１つは、メモリセル領域１Ａの素子分離領域ＥＩの上面を凹形状とすることで、メモリセル領域１Ａにおいてｙ方向に互いに隣り合うメモリセルの間のトラップ性絶縁膜の経路が長くなり、電荷拡散の影響が抑えられることである。
その後は、前述の実施の形態１と同様にして、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、ソース・ドレイン領域、シリサイド層ＳＩなどを形成することにより、半導体装置が略完成する。
このように、本実施の形態２によれば、メモリセル領域１Ａの素子分離領域ＥＩの上面を凹形状とすることにより、互いに隣り合うメモリセルＭＣの間において、トラップ性絶縁膜の経路が長くなるので、電荷拡散の影響を抑えることができて、半導体装置の信頼性が向上する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は少なくとも以下の実施の形態を含む。
〔付記１〕
（ａ）半導体基板の主面上に、第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記半導体基板を順次加工して、複数の溝を形成することにより、前記半導体基板の前記主面に沿う第１方向に延在し、前記半導体基板の前記主面に沿って前記第１方向と直交する第２方向に互いに離間する、前記半導体基板の一部分からなる複数の突出部を形成する工程、
（ｃ）熱酸化法を用いて、前記複数の溝の内部の露出した前記半導体基板の表面に第１酸化膜を形成する工程、
（ｄ）ＣＶＤ法を用いて、前記複数の溝の内部を第２酸化膜で埋め込む工程、
（ｅ）前記第１絶縁膜の上面および前記第２酸化膜の上面を平坦化する工程、
（ｆ）前記第２酸化膜を後退させて、前記第１絶縁膜の側壁を露出させる工程、
（ｇ）前記第１絶縁膜を除去する工程、
（ｈ）ウェットエッチングを用いて、前記第１および第２酸化膜の上面を後退させて、複数の前記突出部の側壁を露出させる工程、
（ｉ）前記第１および第２酸化膜の上面から露出した前記突出部の上部の上面および側壁と第２絶縁膜を介し、前記第２方向に延在する第１ゲート電極を形成する工程、
（ｊ）前記第１および第２酸化膜の上面から露出した前記突出部の上部の上面および側壁並びに前記第１ゲート電極の一方の側壁とトラップ性絶縁膜を含む第３絶縁膜を介し、前記第２方向に延在する第２ゲート電極を形成する工程、
を有し、
前記第２方向に互いに隣り合う前記突出部の間において、前記第２酸化膜の上面が、一方の前記突出部の側壁に接する前記第１酸化膜の上面の位置と他方の前記突出部の側壁に接する前記第１酸化膜の上面の位置とを結んだ第１面よりも低い、半導体装置の製造方法。
〔付記２〕
付記１記載の半導体装置の製造方法において、
前記第１面の前記第２方向の幅をＷとし、前記第１面から前記第２酸化膜の上面の最も低い位置までの距離をＤとすると、Ｄ／Ｗは０．４〜０．８である、半導体装置の製造方法。
〔付記３〕
付記１記載の半導体装置の製造方法において、
前記第１面から前記第２酸化膜の上面の最も低い位置までの距離は、４０ｎｍ〜６０ｎｍである、半導体装置の製造方法。
１Ａ メモリセル領域
１Ｂ ロジック領域
ＣＧ 制御ゲート電極
Ｄ１，Ｄ２ 溝
ＤＦ 拡散層
ＤＧ ダミーゲート電極
ＥＩ 素子分離領域
ＥＸ エクステンション領域
ＦＡ，ＦＢ フィン
Ｇ１ ゲート電極
ＧＦ、ＧＩ ゲート絶縁膜
ＩＦ１，ＩＦ２，ＩＦ３，ＩＦ４，ＩＦ５ 絶縁膜
ＩＬ 層間絶縁膜
ＭＣ メモリセル
ＭＧ メモリゲート電極
Ｎ１ 窒化シリコン膜
ＯＮ ＯＮＯ膜
ＰＡＤ 酸化膜
Ｑ１ トランジスタ
ＲＰ レジストパターン
ＳＩ シリサイド層
ＳＢ 半導体基板
ＳＬ１ アモルファスシリコン膜
ＳＬ２，ＳＬ３ ポリシリコン膜
ＳＮ１，ＳＮ２ 窒化シリコン膜
ＳＯ１，ＳＯ２ 酸化シリコン膜
ＳＯ３ 酸化膜
ＳＷ１，ＳＷ２，ＳＷ３ サイドウォール
ＵＰ 下部パターン
Ｘ１，Ｘ２ 酸化シリコン膜

Claims (12)

  1. 主面を有する半導体基板と、
    前記半導体基板の第１領域において、前記半導体基板の一部分であって、前記半導体基板の前記主面に沿う第１方向に延在し、前記半導体基板の前記主面に沿って前記第１方向と直交する第２方向に互いに離間して設けられた複数の第１突出部と、
    互いに隣り合う前記第１突出部の間に設けられた第１素子分離領域と、
    前記第１素子分離領域の上面から露出する前記第１突出部の上部に、前記第１方向に互いに隣接して設けられた第１トランジスタおよび第２トランジスタと、
    を有し、
    前記第１トランジスタおよび前記第２トランジスタは、不揮発性メモリセルを構成し、
    前記第１トランジスタは、前記第１素子分離領域の上面から露出する前記第１突出部の上部の上面および側壁に形成された第１絶縁膜と、前記第１絶縁膜を介して前記第２方向に延在する第１ゲート電極と、を有し、
    前記第２トランジスタは、前記第１素子分離領域の上面から露出する前記第１突出部の上部の上面および側壁に形成された第２絶縁膜と、前記第２絶縁膜を介して前記第２方向に延在する第２ゲート電極と、を有し、
    前記第２絶縁膜はトラップ性絶縁膜を含み、前記第２絶縁膜を介して前記第１ゲート電極と前記第２ゲート電極とが配置されており、
    前記第２方向に互いに隣り合う前記第１突出部の間において、前記第１素子分離領域の上面の一部が、一方の前記第１突出部の側壁に接する前記第１素子分離領域の上面の位置と他方の前記第１突出部の側壁に接する前記第１素子分離領域の上面の位置とを結んだ第１面よりも高い位置にある、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１領域とは異なる、前記半導体基板の第２領域において、前記半導体基板の一部分であって、前記半導体基板の前記主面に沿う第３方向に延在し、前記半導体基板の前記主面に沿って前記第３方向と直交する第４方向に互いに離間して設けられた複数の第２突出部と、
    互いに隣り合う前記第２突出部の間に設けられた第２素子分離領域と、
    前記第２素子分離領域の上面から露出する前記第２突出部の上部に設けられた第３トランジスタと、
    をさらに有し、
    前記第４方向に互いに隣り合う前記第２突出部の間において、前記第２素子分離領域の上面の平面度が、前記第１素子分離領域の上面の平面度よりも小さい、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１領域とは異なる、前記半導体基板の第２領域において、前記半導体基板の一部分であって、前記半導体基板の前記主面に沿う第５方向に延在し、前記半導体基板の前記主面に沿って前記第５方向と直交する第６方向に互いに離間して設けられた複数の第３突出部と、
    互いに隣り合う前記第３突出部の間に設けられた第３素子分離領域と、
    前記第３素子分離領域の上面から露出する前記第３突出部の上部に設けられた第４トランジスタと、
    をさらに有し、
    前記第６方向に互いに隣り合う前記第３突出部の間において、前記第３素子分離領域の上面の一部が、一方の前記第３突出部の側壁に接する前記第３素子分離領域の上面の位置と他方の前記第３突出部の側壁に接する前記第３素子分離領域の上面の位置とを結んだ第２面よりも高い位置にある、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１突出部の側壁と前記第２絶縁膜を挟んだ位置にある、前記第２ゲート電極の下部の端部は、前記第１素子分離領域の上面よりも上に位置する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２方向に互いに隣り合う前記第１突出部の間において、前記第１素子分離領域の上面が、前記第２方向に沿った断面において凸形状となっている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１面の前記第２方向の幅をＷとし、前記第１面から前記第１素子分離領域の上面の最も高い位置までの距離をＨとすると、Ｈ／Ｗは０．２〜０．５である、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１面から前記第１素子分離領域の上面の最も高い位置までの距離は、２０ｎｍ〜３０ｎｍである、半導体装置。
  8. （ａ）半導体基板の主面上に、第１厚さの第１絶縁膜を形成した後、前記第１絶縁膜上に、前記第１厚さよりも厚い第２厚さの第２絶縁膜を形成する工程、
    （ｂ）前記第２絶縁膜、前記第１絶縁膜および前記半導体基板を順次加工して、複数の溝を形成することにより、前記半導体基板の前記主面に沿う第１方向に延在し、前記半導体基板の前記主面に沿って前記第１方向と直交する第２方向に互いに離間する、前記半導体基板の一部分からなる複数の突出部を形成する工程、
    （ｃ）前記半導体基板の主面上に第３絶縁膜を堆積して、前記複数の溝の内部を前記第３絶縁膜で埋め込む工程、
    （ｄ）前記第３絶縁膜の上面および前記第２絶縁膜の上面を平坦化する工程、
    （ｅ）前記第２絶縁膜を除去する工程、
    （ｆ）等方性のドライエッチングを行い、前記第１絶縁膜を除去して複数の前記突出部の上面を露出させ、前記第３絶縁膜の上面および側面を後退させて複数の前記突出部の側壁を前記第３絶縁膜の上面から露出させる工程、
    （ｇ）前記第３絶縁膜の上面から露出した前記突出部の上面および側壁と第４絶縁膜を介し、前記第２方向に延在する第１ゲート電極を形成する工程、
    （ｈ）前記第３絶縁膜の上面から露出した前記突出部の上面および側壁並びに前記第１ゲート電極の一方の側壁とトラップ性絶縁膜を含む第５絶縁膜を介し、前記第２方向に延在する第２ゲート電極を形成する工程、
    を有し、
    前記第２方向に互いに隣り合う前記突出部の間において、前記第３絶縁膜の上面の一部が、一方の前記突出部の側壁に接する前記第３絶縁膜の上面の位置と他方の前記突出部の側壁に接する前記第３絶縁膜の上面の位置とを結んだ第１面よりも高い、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ａ）工程において、第１窒化シリコン膜、酸化シリコン膜および第２窒化シリコン膜からなる積層構造の前記第２絶縁膜を形成し、
    前記（ｅ）工程において、
    （ｅ１）前記第２窒化シリコン膜を除去する工程、
    （ｅ２）等方性のドライエッチングを行い、前記酸化シリコン膜を除去し、前記第３絶縁膜の上面および側面を後退させる工程、
    （ｅ３）前記第１窒化シリコン膜を除去する工程、
    を有する、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記（ｅ）工程と前記（ｆ）工程との間に、
    （ｉ）エッチングを行い、前記第３絶縁膜の上面を後退させる工程、
    を有する、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記第１面の前記第２方向の幅をＷとし、前記第１面から前記第３絶縁膜の上面の最も高い位置までの距離をＨとすると、Ｈ／Ｗは０．２〜０．５である、半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    前記第１面から前記第３絶縁膜の上面の最も高い位置までの距離は、２０ｎｍ〜３０ｎｍである、半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6688698B2 (ja) * 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
US10468428B1 (en) * 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
JP2020065022A (ja) * 2018-10-19 2020-04-23 キオクシア株式会社 半導体装置及び半導体記憶装置
US11158648B2 (en) * 2019-03-14 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Double channel memory device
US10811411B1 (en) * 2019-07-02 2020-10-20 Globalfoundries Inc. Fin-type field effect transistor with reduced fin bulge and method
JP2021082656A (ja) * 2019-11-15 2021-05-27 ルネサスエレクトロニクス株式会社 半導体装置
KR102394193B1 (ko) * 2020-09-11 2022-05-03 포항공과대학교 산학협력단 단일 구조의 캐스코드 소자 및 이의 제조방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461949B1 (en) * 2001-03-29 2002-10-08 Macronix International Co. Ltd. Method for fabricating a nitride read-only-memory (NROM)
JP2004327812A (ja) * 2003-04-25 2004-11-18 Sony Corp 半導体装置及びその製造方法
US7005700B2 (en) 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
US7423310B2 (en) * 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
US8110863B2 (en) * 2005-06-01 2012-02-07 Sandisk 3D Llc TFT charge storage memory cell having high-mobility corrugated channel
KR100645065B1 (ko) * 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
KR100756808B1 (ko) 2006-04-14 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7777275B2 (en) * 2006-05-18 2010-08-17 Macronix International Co., Ltd. Silicon-on-insulator structures
KR100764745B1 (ko) * 2006-08-31 2007-10-08 삼성전자주식회사 반원통형 활성영역을 갖는 반도체 장치 및 그 제조 방법
US7452766B2 (en) * 2006-08-31 2008-11-18 Micron Technology, Inc. Finned memory cells and the fabrication thereof
JP4594973B2 (ja) * 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP2011077321A (ja) * 2009-09-30 2011-04-14 Tokyo Electron Ltd 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP5951374B2 (ja) * 2012-07-09 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US9087869B2 (en) * 2013-05-23 2015-07-21 International Business Machines Corporation Bulk semiconductor fins with self-aligned shallow trench isolation structures
KR102030329B1 (ko) * 2013-05-30 2019-11-08 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9780216B2 (en) 2014-03-19 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Combination FinFET and methods of forming same
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6688698B2 (ja) * 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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