CN107591449A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法，用于实现半导体器件的可靠性的改进。在存储单元区域中，设置多个鳍，它们是半导体衬底的一部分，沿着半导体衬底的主面在x方向上延伸并且沿着半导体衬底的主面在垂直于x方向的y方向上彼此间隔。在y方向上彼此邻近的鳍之间，隔离区域的上表面的一部分所处的位置高于通过将隔离区域的上表面与一个鳍的侧壁接触的位置连接至隔离区域的上表面与另一个鳍的侧壁接触的位置所得到的表面的位置。在沿着y方向的截面中，隔离区域的上表面具有突出形状。

Description

半导体器件及其制造方法
相关申请的交叉参考
2016年7月8日提交的日本专利申请第2016-135766号的包括说明书、附图和摘要的公开结合于此作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，并且可适当地用于具有由鳍形半导体部分形成的鳍形晶体管(FINFET：鳍式场效应晶体管)的半导体器件及其制造。
背景技术
例如，美国专利申请公开第2015/0270401号(专利文献1)描述了一种FINFET，其沟道区域由至少两种不同类型的半导体材料形成。
此外，美国专利申请公开第2014/0346612号(专利文献2)描述了通过热氧化、等离子体氧化或氧离子注入形成将多个鳍彼此隔离的隔离区域的技术。隔离区域的上表面具有突出形状。
[现有技术文献]
[相关专利文献]
[专利文献1]
美国专利申请公开第2015/0270401号
[专利文献2]
美国专利申请公开第2014/0346612号
发明内容
关于16nm节点设计之外的具有鳍形沟道的分裂栅极存储单元，减小了彼此邻近的存储单元之间的距离，并且存在电荷通过存储单元之间连续的捕获绝缘膜(电荷存储膜或电荷保持膜)的扩散影响存储单元的可靠性的问题。
本发明的其他问题和新颖特征将根据本说明书和附图中的叙述而变得明显。
根据一个实施例的一种半导体器件设置有多个鳍，它们是半导体衬底的沿着半导体衬底的主面在第一方向上延伸的部分并且沿着半导体衬底的主面在垂直于第一方向的第二方向上彼此间隔。在第二方向上彼此邻近的鳍之间，隔离区域的上表面的一部分处于高于一表面的位置，该表面通过将隔离区域的上表面的与一个鳍的侧壁接触的位置连接至隔离区域的上表面的与另一个鳍的侧壁接触的位置来获得。在沿着第二方向的截面中，隔离区域的上表面具有突出形状。
根据该实施例的半导体器件的制造方法包括以下步骤：在半导体衬底的主面之上形成氮化物膜，以及顺序地处理氮化物膜和半导体衬底以形成多个沟槽，并由此形成多个突出部分，该多个突出部分由半导体衬底的沿着半导体衬底的主面在第一方向上延伸的多个部分制成并且沿着半导体衬底的主面在垂直于第一方向的第二方向上彼此间隔。半导体器件的制造方法还包括以下步骤：在半导体衬底的主面之上沉积氧化膜，使得氧化膜嵌入到沟槽中；平坦化氧化膜的上表面和氮化物膜的上表面；去除氮化物膜；以及执行各向同性干蚀刻以凹陷氧化膜的上表面和侧表面，并且从氧化膜的上表面露出突出部分的对应上表面和侧壁。在第二方向上彼此邻近的突出部分之间，氧化膜的上表面的一部分处于高于一表面的位置，该表面通过将氧化膜的上表面的与一个突出部分的侧壁接触的位置连接至氧化膜的上表面的与另一个突出部分的侧壁接触的位置来获得。在沿着第二方向的截面中，氧化膜的上表面形成为突出形状。
根据该实施例，可以提高半导体器件的可靠性。
附图说明
图1是示出根据实施例1的半导体器件中的存储单元区域的平面图；
图2是示出根据实施例1的半导体器件中的逻辑区域的平面图；
图3是沿着图1中的线A-A和B-B截取的截面图，其示出了根据实施例1的半导体器件中的存储单元区域；
图4是沿着图2中的线C-C和D-D截取的截面图，其示出了根据实施例1的半导体器件中的逻辑区域；
图5是在根据实施例1的半导体器件中的存储单元区域中形成的存储单元的俯视图；
图6是沿着图1中的线A-A和B-B截取的截面图，其示出了根据实施例1的半导体器件(存储单元区域)的制造工艺；
图7是沿着图2中的线C-C和D-D截取的截面图，其示出了根据实施例1的半导体器件(逻辑区域)的制造工艺；
图8是示出半导体器件的接在图6之后的制造工艺的截面图；
图9是示出半导体器件的接在图7之后的制造工艺的截面图；
图10是示出半导体器件的接在图8之后的制造工艺的截面图；
图11是示出半导体器件的接在图9之后的制造工艺的截面图；
图12是示出半导体器件的接在图10之后的制造工艺的截面图；
图13是示出半导体器件的接在图11之后的制造工艺的截面图；
图14是示出半导体器件的接在图12之后的制造工艺的截面图；
图15是示出半导体器件的接在图13之后的制造工艺的截面图；
图16是示出半导体器件的接在图14之后的制造工艺的截面图；
图17是示出半导体器件的接在图15之后的制造工艺的截面图；
图18是示出半导体器件的接在图16之后的制造工艺的截面图；
图19是示出半导体器件的接在图17之后的制造工艺的截面图；
图20是示出半导体器件的接在图18之后的制造工艺的截面图；
图21是示出半导体器件的接在图19之后的制造工艺的截面图；
图22是示出半导体器件的接在图20之后的制造工艺的截面图；
图23是示出半导体器件的接在图21之后的制造工艺的截面图；
图24是沿着图1中的线A-A截取的截面图，其示出了根据实施例1的半导体器件中的存储单元区域；
图25是沿着图1中的线A-A截取的截面图，其示出了根据实施例1的半导体器件中的存储单元区域；
图26是沿着图1中的线A-A截取的截面图，其示出了根据实施例1的半导体器件中的存储单元区域；
图27是沿着图1中的线A-A截取的截面图，其示出了根据实施例1的半导体器件中的存储单元区域；
图28是示出半导体器件的接在图22之后的制造工艺的截面图；
图29是示出半导体器件的接在图23之后的制造工艺的截面图；
图30是示出半导体器件的接在图28之后的制造工艺的截面图；
图31是示出半导体器件的接在图29之后的制造工艺的截面图；
图32是示出半导体器件的接在图30之后的制造工艺的截面图；
图33是示出半导体器件的接在图31之后的制造工艺的截面图；
图34是示出半导体器件的接在图32之后的制造工艺的截面图；
图35是示出半导体器件的接在图33之后的制造工艺的截面图；
图36是示出半导体器件的接在图34之后的制造工艺的截面图；
图37是示出半导体器件的接在图35之后的制造工艺的截面图；
图38是示出半导体器件的接在图36之后的制造工艺的截面图；
图39是示出半导体器件的接在图37之后的制造工艺的截面图；
图40是示出半导体器件的接在图38之后的制造工艺的截面图；
图41是示出半导体器件的接在图39之后的制造工艺的截面图；
图42是示出半导体器件的接在图40之后的制造工艺的截面图；
图43是示出半导体器件的接在图41之后的制造工艺的截面图；
图44是示出半导体器件的接在图42之后的制造工艺的截面图；
图45是示出半导体器件的接在图43之后的制造工艺的截面图；
图46是示出半导体器件的接在图44之后的制造工艺的截面图；
图47是示出半导体器件的接在图45之后的制造工艺的截面图；
图48是示出半导体器件的接在图46之后的制造工艺的截面图；
图49是示出半导体器件的接在图47之后的制造工艺的截面图；
图50是示出半导体器件的接在图48之后的制造工艺的截面图；
图51是示出半导体器件的接在图49之后的制造工艺的截面图；
图52是示出半导体器件的接在图50之后的制造工艺的截面图；
图53是示出半导体器件的接在图51之后的制造工艺的截面图；
图54是示出半导体器件的接在图52之后的制造工艺的截面图；
图55是示出半导体器件的接在图53之后的制造工艺的截面图；
图56是示出半导体器件的接在图54之后的制造工艺的截面图；
图57是示出半导体器件的接在图55之后的制造工艺的截面图；
图58是沿着图1中的线A-A截取的放大截面图，其示出了根据实施例1的半导体器件中的存储单元区域；
图59是沿着图1中的线A-A截取的放大截面图，其示出了根据实施例1的修改例的半导体器件中的存储单元区域；
图60是示出根据实施例2的半导体器件中的存储单元区域的平面图；
图61是示出沿着图60中的线E-E和F-F截取的截面图，其示出了根据实施例2的半导体器件中的存储单元区域；
图62是沿着图60中的线E-E截取的截面图，其示出了根据实施例2的半导体器件(存储单元区域)的制造工艺；
图63是示出半导体器件的接在图62之后的制造工艺的截面图；
图64是示出半导体器件的接在图63之后的制造工艺的截面图；
图65是示出半导体器件的接在图64之后的制造工艺的截面图；
图66是示出半导体器件的接在图65之后的制造工艺的截面图；以及
图67是示出半导体器件的接在图66之后的制造工艺的截面图。
具体实施方式
在以下实施例中，如果需要为了方面，将通过划分为多个部分或实施例来描述每个实施例。然而，这不意味着它们彼此无关，除非另有明确描述，并且一个部分或实施例是其他部分或实施例的部分或整体的修改、细节、补充说明等。
此外，在以下实施例中，当提到元件的数字等(包括数字、数值、量、范围等)时，它们不限于指定数字，除非另有明确描述或者除非原理上明显限于该特定数字。元件的数字等可以不小于或不大于指定数字。
此外，在以下实施例中，不需要说明，部件(也包括元件、步骤等)不是必须必不可少的，除非另有明确描述或者除非原理上该部分被明显认为是必不可少的。
还应理解，当词语“由A组成”、“包括A”、“具有A”被用于部件A，这不排除除部分A之外的部分，除非明显示出部件A是仅有的一个部件。类似地，如果在以下实施例中提到部件等的形状、位置关系等，则假设形状、位置关系等包括基本相近或类似的形状、位置关系，除非另有明确描述或者除非原理上可以认为明显不是。这同样适用于前述数值和范围。
应注意，在用于示出实施例的所有附图中，具有相同功能的构件由相同的参考符号来表示，并且省略其重复描述。在每个截面图和平面图中，各个部分的尺寸不对应于实际器件中的尺寸。为了更清楚地说明，以相对较大的尺寸示出特定部分。即使当截面图和平面图彼此对应时，为了更清楚地说明，也可以以相对较大的尺寸示出特定部分。即使在截面图中，可以为了更清楚地说明而省略阴影，而即使平面图也可以为了更清楚地说明而用阴影表示。
以下将基于附图详细地描述本发明的实施例。
(实施例1)
(半导体器件的结构)
将使用图1至图5描述根据实施例1的半导体器件的结构。图1是示出根据实施例1的半导体器件中的存储单元区域。图2是示出根据实施例1的半导体器件中的逻辑区域的平面图。图3是沿着图1中的线A-A和B-B截取的截面图，其示出了根据实施例1的半导体器件中的存储单元区域。图4是沿着图2中的线C-C和D-D截取的截面图，其示出了根据实施例1的半导体器件中的逻辑区域。图5是根据实施例1的半导体器件中的存储单元区域中形成的存储单元的俯视图。
沿着图3所示的线A-A截取的截面是沿着存储单元区域中的鳍之上的每个栅电极的延伸方向的截面。沿着图3所示的线B-B截取的截面是沿着存储单元区域中的每个鳍的延伸方向的截面。沿着图4所示的线C-C截取的截面是沿着逻辑区域中的鳍之上的每个栅电极的延伸方向的截面。沿着图4所示的线D-D截取的截面是沿着逻辑区域中的每个鳍的延伸方向的截面。应注意，在图1和图2中，省略源极/漏极区域、层间绝缘膜、对应栅极电极之上的硅化物层等的示出。此外，在图5中，省略侧壁的示出。
在根据实施例1的半导体器件中，在相同的半导体芯片中，安装每一个都包括两个FINFET的分裂栅极存储单元以及例如n型低击穿电压FINFET。存储单元被放置在存储单元区域中，而低击穿电压FINFET被放置在逻辑区域中。在沿着半导体衬底的主面的方向上布置存储单元区域和逻辑区域。
如图1、图3和图5的每一幅的存储单元区域1A所示，存储单元(非易失性存储元件)MC形成在板状鳍FA的上部中和上方，其中鳍FA是半导体衬底SB的部分且形成在半导体衬底SB的上部中。此外，如图2和图4中的逻辑区域1B所示，作为低击穿电压FINFET的晶体管Q1形成在板状鳍FB的上部中和上方，其中鳍FB是半导体衬底SB的部分且形成在半导体衬底SB的上部中。
每个鳍FA和FB都是沿着半导体衬底SB的主面在x方向(第一方向)上延伸的半导体层的图案。鳍FA和FB在垂直于x方向的y方向(第二方向)上且沿着半导体衬底SB的主面延伸的对应宽度显著小于鳍FA和FB在x方向上的对应宽度。例如，半导体衬底SB由单晶硅制成。
多个鳍FA和多个鳍FB被设置为在y方向上布置且彼此间隔。图1和图2均示出了在y方向上仅布置三个鳍FA和三个鳍FB。然而，更多数量的鳍FA和更多数量的鳍FB也可以被设置为沿着y方向布置。
在存储单元区域1A中，多个鳍FA还可以被设置为沿着x方向布置。每个鳍FA均可以具有任何形状，只要鳍FA是具有长度、宽度和高度的突出部分即可。例如，在平面图中曲折的图案也可以包括在鳍FA的分类中。鳍FA还可以以任何布置方式进行设置。类似地，在逻辑区域1B中，多个鳍FB也可以设置为沿着x方向布置。每个鳍FB均可以具有任何形状，只要鳍FB是具有长度、宽度和高度的突出部分即可。例如，在平面图中曲折的图案也可以包括在鳍FB的类别中。鳍FB还可以任何布置方式进行设置。
在多个鳍FA之间，形成在半导体衬底SB的上表面中形成的沟槽D1。在多个鳍FB之间，形成在半导体衬底SB的上表面中形成的沟槽D2。
如图3所示，在y方向上彼此邻近的两个鳍FA的对应端部是半导体衬底SB的部分且通过被隔离区域EI覆盖的下部图案UP彼此耦合。下部图案UP可具有任何形状，只要下部图案UP从两个鳍FA的对应端部开始沿着y方向延伸且将鳍FA彼此耦合即可。类似地，如图4所示，在y方向上彼此邻近的两个鳍FB的对应端部是半导体衬底SB的部分且通过被隔离区域EI覆盖的下部图案UP彼此耦合。下部图案UP从两个鳍FB的对应端部开始沿着y方向延伸且可具有任何形状，只要下部图案UP将鳍FB彼此耦合即可。
鳍FA的对应侧壁和耦合至该鳍FA的下部图案UP形成沟槽D1的侧壁。鳍FB的对应侧壁和耦合至该鳍FB的下部图案UP形成沟槽D2的侧壁。也可以不需要形成耦合至每个鳍FA和FB的下部图案UP。即，形成下部图案UP的区域也可以是嵌入在每个沟槽D1和D2中的隔离区域EI的部分。
如图3和图4所示，隔离区域EI是嵌入在对应沟槽D1和D2中的绝缘膜。然而，沟槽D1和D2不完全填充有隔离区域EI，并且鳍FA和FB的部分在隔离区域EI的上表面之上突出。从隔离区域EI的上表面露出的鳍FA和FB的对应高度例如约为40nm至60nm。隔离区域EI覆盖整个下部图案UP。例如，隔离区域EI由二氧化硅制成。
在实施例1中，包括上层图案和下层图案的板状半导体层被称为鳍FA，其中，上层图案是在存储单元区域1A中形成半导体衬底SB的一部分的图案且从隔离区域EI露出以在x方向上延伸，下层图案直接从上侧图案下方延伸以到达沟槽D1的底部。类似地，包括上层图案和下层图案的板状半导体层被称为鳍FB，其中，上层图案是在逻辑区域1B中形成半导体衬底SB的一部分的图案且从隔离区域EI露出以在x方向上延伸，下层图案直接从上侧图案下方延伸以到达沟槽D2的底部。
即，每个鳍均是从半导体衬底SB的上表面向上突出的半导体图案，其例如是在图1和图2的每一幅图中沿着x方向延伸的突出部分。本文将在假设下部图案UP不是每个鳍FA和FB的一部分的情况下给出描述。在鳍FA和FB的对应上表面中，包含p型杂质(例如，硼(B))的p型阱被形成得深于稍后描述的源极/漏极区域。
如图3和图5所示，在存储单元区域1A中，每个隔离区域EI的上表面都在沿着y方向的截面中具有突出形状。换句话说，在y方向上彼此邻近的鳍FA之间，隔离区域EI的上表面的一部分处于一位置，该位置高于一表面的位置，该表面通过将隔离区域EI的上表面中与一个鳍FA的侧壁接触的位置连接到隔离区域EI的上表面中与另一鳍FA的侧壁接触的位置来获得。
然而，当每个隔离区域EI的上表面的突出部分都过高时，增加隔离区域EI的上表面中的水平差，使得形成隔离区域EI之后的处理工艺变得困难。因此，隔离区域EI的上表面的突出部分的高度优选例如约为20nm至30nm。例如，当在y方向上彼此邻近的鳍FA之间的间隔是a并且突出部分的高度是b时，b/a优选约为0.2至0.5。本文提到的突出部分的高度是从通过将隔离区域EI的上表面中与y方向上彼此邻近的一个鳍FA的侧壁接触的位置连接到隔离区域EI的上表面中与另一鳍FA的侧壁接触的位置所获得的表面到相邻鳍FA之间的隔离区域EI的上表面的最高位置的距离。
通过如此将存储单元区域1A中的每个隔离区域EI的上表面形成为突出形状，与隔离区域EI的上表面具有平坦形状的情况相比，在y方向上彼此邻近的存储单元MC之间的稍后描述的ONO(氧化物-氮化物-氧化物)膜ON中包括的捕获绝缘膜的路径更长。这可以抑制电荷扩散的影响。
另一方面，如图4所示，在逻辑区域1B中，当在y方向上彼此邻近的鳍FB之间的间隔与例如50nm以下一样大小时，隔离区域EI的上表面在沿着y方向的截面中不具有突出形状，而是基本平坦。即，逻辑区域1B中的隔离区域EI的上表面的平坦度低于存储单元区域1A中的隔离区域EI的上表面的平坦度。
相反，当在y方向上彼此邻近的鳍FB之间的间隔与例如60nm以上一样大小时，隔离区域EI的上表面在沿着y方向的截面中具有突出形状。然而，在逻辑区域1B中，不会发生在存储单元区域1A中可能发生的电荷扩散的问题。此外，当隔离区域EI的上表面具有突出部分时，逻辑区域1B中形成隔离区域EI之后的处理工艺变得困难。因此，在逻辑区域1B中，隔离区域EI的上表面优选是平坦的。
如图1、图3和图5所示，在存储单元区域1A中，沿y方向延伸的控制栅电极CG和沿Y方向延伸的存储栅电极MG直接形成在y方向上布置的多个鳍FA之上，从而横跨在鳍FA之上。
控制栅电极CG经由栅极绝缘膜GF形成在从隔离区域EI的上表面露出的鳍FA的上表面和侧壁之上。栅极绝缘膜GF例如由二氧化硅制成。控制栅电极CG例如由多晶硅制成。
x方向上的每个控制栅电极CG的一个侧壁被侧壁件SW3覆盖，而在其另一侧壁之上，经由ONO膜ON形成存储栅电极MG。侧壁件SW3例如由氮化硅、二氧化硅或者包括氮化硅和二氧化硅的多层膜制成。ONO膜ON是多层膜，其中，二氧化硅膜X1、氮化硅膜N1和二氧化硅膜X2被堆叠以增加与半导体衬底SB和控制栅电极CG的距离。存储栅电极MG例如由多晶硅制成。氮化硅膜N1是捕获绝缘膜(电荷存储膜或电荷保持膜)。通过对存储单元MC执行操作并由此在氮化硅膜N1中改变电荷存储状态，可以改变存储单元MC的阈值电压。
存储栅电极MG经由ONO膜ON形成在从隔离区域EI的上表面露出的鳍FA的上表面和侧壁之上。即，每个ONO膜ON都具有L形截面，其沿着鳍FA的上表面和控制栅电极CG的侧壁连续形成。存储栅电极MG通过ONO膜ON与控制栅电极CG和鳍FA绝缘。
x方向上的存储栅电极MG的不与ONO膜ON接触的侧壁被侧壁件SW3覆盖。在控制栅电极CG和存储栅电极MG的对应上表面中，形成硅化物层SI。例如，硅化物层SI由硅化镍(NiSi)或硅化钴(CoSI)制成。设置硅化物层SI以减小耦合至控制栅电极CG和存储栅电极MG的对应上表面的接触插塞(未示出)与控制栅电极CG或存储栅电极MG之间的耦合电阻。
直接在存储单元区域1A中的每个鳍FA之上，一对图案(每一个图案都包括经由ONO膜ON彼此邻近的控制栅电极CG和存储栅电极MG)被形成为沿x方向布置。这一对图案彼此间隔。存储栅电极MG与包括在这一对图案中的两个控制栅电极CG的对应的面对表面相邻。
在x方向上的图案的两个横向侧上的每个鳍FA的上表面中，形成一对源极/漏极区域。源极/漏极区域由其中引入n型杂质(例如，磷(P)或砷(As))的两个n型半导体区域形成，即延伸区域EX和扩散层DF。延伸区域EX具有的n型杂质浓度低于扩散层DF的n型杂质浓度。这里形成的延伸区域EX深于扩散层DF。和与其相邻的扩散层DF相比，延伸区域EX被设置在更接近控制栅电极CG和存储栅电极CG正下方的位置的位置处。因此，每个源极/漏极区域都具有LDD(轻掺杂漏极)结构，其包括具有较低杂质浓度的延伸区域EX和具有较高杂质浓度的扩散层DF。
控制栅电极CG和在控制栅电极CG的两侧上形成在鳍FA的上表面中的一对源极/漏极区域中的每一个都包括在具有MISFET(金属绝缘体半导体场效应晶体管)结构的第一晶体管(控制晶体管)中。另一方面，存储栅电极MG和在存储栅电极MG的两侧上形成在鳍FA的上表面中的一对源极/漏极区域中的每一个都包括在具有MISFET结构的第二晶体管(存储晶体管)中。根据实施例1的每个存储单元MC都包括共享源极/漏极区域的第一和第二晶体管。即，存储单元MC具有控制栅电极CG、存储栅电极MG、ONO膜ON、控制栅电极CG附近的漏极区域以及存储栅电极MG附近的源极区域。
在每个鳍FA之上，形成两个存储单元MC。两个存储单元MC共享公共的源极区域。在存储单元MC的操作期间，直接位于控制栅电极CG和存储栅电极MG中的每一个下方的鳍FA的上表面都包括形成沟道的沟道区域。沟道是鳍形沟槽。每个存储单元MC都是非易失性存储器，其在写入操作和擦除操作的每一个操作中可电重写。
如图2和图4所示，在逻辑区域1B中，在沿着y方向布置的多个鳍FB之上，形成沿着y方向延伸的栅电极G1以在鳍FB之上通过。
栅电极G1经由对应的栅极绝缘膜GI被形成在从隔离区域EI的上表面露出的鳍FB的上表面和侧壁之上。
栅极绝缘膜GI还连续地覆盖栅电极G1的底表面和两个侧壁。即，栅电极G1的除其上表面之外的表面都被栅极绝缘膜GI环绕。应注意，在栅极绝缘膜GI和鳍FB之间，例如还可以形成二氧化硅膜来作为栅极绝缘膜GI的部分。作为每个栅极绝缘膜GI，可以使用金属氧化膜，诸如氧化铪(HfO2)膜、氧化锆(ZrO2)膜、氧化铝(Al2O3)膜、氧化钽(Ta2O5)膜或氧化镧(La2O3)膜。栅极绝缘膜GI是所谓的高k膜，其具有的介电常数大于二氧化硅膜的介电常数。
例如，栅电极G1由铝(Al)制成。每个栅电极G1都还可以具有多层结构，例如包括在半导体衬底SB之上顺序堆叠的钛铝(TiAl)和铝(Al)。
栅电极G1沿x方向的两个侧壁被侧壁件SW3覆盖。在栅电极G1的上表面中，不形成硅化物层SI。当栅电极G1耦合至设置于其上的接触插塞(未示出)时，由金属膜制成的每个栅电极G1的电阻均低于硅膜的电阻。这使得栅电极G1以欧姆方式耦合至接触插塞，而不介入硅化物层SI。
在直接位于逻辑区域1B中的鳍FB的上方，形成沿x方向布置的一对栅电极G1。这一对栅电极G1彼此间隔。
在每个栅电极G1沿x方向的两个横向侧上的鳍FB的上表面中，形成一对源极/漏极区域。类似于存储单元区域1A中的每个源极/漏极区域，每个源极/漏极区域都包括其中引入n型杂质(例如，磷(P)或砷(As))的两个n型半导体区域，即延伸区域EX和扩散层DF。应注意，逻辑区域1B中的每个源极/漏极区域的杂质浓度都低于存储单元区域1A中的每个源极/漏极区域的杂质浓度。
每个栅电极G1以及在栅电极G1的两侧上的鳍FB的上表面中形成的一对源极/漏极区域包括在具有MISFET结构的低击穿电压晶体管Q1中。
在每个鳍FB之上，形成两个晶体管Q1。鳍FB的位于每个栅电极G1正下方的上表面均包括在晶体管Q1的操作期间形成沟道的沟道区域。沟道是鳍形沟道。两个晶体管Q1均具有一对源极/漏极区域，它们共享它们之间的一对源极/漏极区域中的一个。
在实施例1中，第一和第二晶体管中的每一个都具有鳍FA的部分作为沟道区域且形成在每个鳍FA的上部之中和之上，并且晶体管Q1被称为FINFET。包括在存储单元MC中的第一和第二晶体管中的每一个都利用比用于驱动包括在逻辑电路中的每个低击穿电压晶体管Q1的电压高的电压来驱动，因而被要求具有的耐受性能高于晶体管Q1所要求的耐受性能。
还如图3和图4所示，在存储单元区域1A和逻辑区域1B中，隔离区域EI的上表面、鳍FA和FB的对应上表面和侧壁、侧壁件SW3的侧壁等被层间绝缘膜IL覆盖。层间绝缘膜IL例如由二氧化硅制成。应注意，在层间绝缘膜IL与隔离区域EI的上表面、鳍FA和FB的对应上表面和侧壁以及侧壁件SW3的侧壁之间，形成薄绝缘膜薄(尽管没有示出)。绝缘膜例如由氮化硅制成。层间绝缘膜IL、侧壁件SW3、栅电极G1、ONO膜ON、控制栅电极CG和存储栅电极MG的对应上表面在基本相同的平面处被平坦化。
尽管未示出，但层间绝缘膜IL、存储单元MC和晶体管Q1的对应上部部分被层间绝缘膜覆盖。此外，多个接触插塞被形成为延伸穿过层间绝缘膜IL以及层间绝缘膜IL之上的层间绝缘膜。尽管未示出，但接触插塞电耦合至栅电极G1、控制栅电极CG、存储栅电极MG和源极/漏极区域。此外，在接触插塞之上形成线(尽管未示出)。
<半导体器件的特性特征和效果>
根据实施例1的半导体器件的主要特性特征在于，存储单元区域1A中的每个隔离区域EI的上表面都被形成为突出形状。
在16nm节点设计之外的分裂栅极存储单元MC中，减小在y方向上彼此邻近的存储单元MC之间的距离，以减小y方向上彼此邻近的存储单元MC的对应ONO膜ON之间的距离。从而，通过作为ONO膜ON中包括的捕获绝缘膜的氮化硅膜N1扩散电荷，从而可以想到会影响每个存储单元MC的可靠性。
然而，在根据实施例1的半导体器件中，存储单元区域1A中的每个隔离区域EI的上表面都被形成为突出形状，以加长y方向上彼此邻近的存储单元MC之间的氮化硅膜N1(捕获绝缘膜)的路径。即，当形成突出部分时，与不形成突出部分的情况相比，氮化硅膜N1的路径较长，并且电荷扩散距离较长。这可以经由在y方向上彼此邻近的存储单元MC之间的氮化硅膜N1的路径抑制数据变化。因此，可以提高半导体器件的可靠性。
(半导体器件的操作)
将主要给出根据实施例1的半导体器件中包括的非易失性存储器的描述。
根据实施例1的存储单元具有MISFET结构。MISFET的栅电极中的捕获绝缘膜的电荷存储状态被用作存储信息，并且被读取作为MISFET的阈值电压。捕获绝缘膜这里表示能够存储电荷的绝缘膜，并且其示例包括氮化硅膜。通过将电荷注入这种电荷存储区域/从这种电荷存储区域释放电荷，MISFET的阈值偏移以允许MISFET作为存储元件进行操作。使用捕获绝缘膜的非易失性半导体存储器件的示例包括分裂栅极MONOS(金属-氧化物-氮化物-氧化物-半导体)存储器，诸如根据实施例1的存储单元。
用于对存储单元执行“写入操作”和“擦除操作”的操作方法的示例包括SSI(源极侧注入)方法、BTBT(带-带隧穿)方法和FN(FowlerNordheim)方法。
SSI方法可以被认为是将热电子注入到捕获绝缘膜中来对存储单元执行写入操作的操作方法。BTBT方法可以被认为是将热空穴注入到捕获绝缘膜中来对存储单元执行擦除操作的操作方法。FN方法可以被认为是使用电子或空穴的隧穿来执行写入操作或擦除操作的操作方法。换句话说，根据FN方法的写入操作可以被认为是使用FN隧穿效应将电子注入到捕获绝缘膜中来对存储单元执行写入操作的操作方法，而根据FN方法的擦除操作可以被认为是使用FN隧穿效应将空穴注入到捕获绝缘膜中来对存储单元执行擦除操作的操作方法。
以下将描述根据SSI方法执行写入操作以及根据FN方法执行擦除操作的情况。即，电子注入到捕获绝缘膜(例如，氮化硅膜N1作为图3所示绝缘ONO膜ON中的电荷存储部分)中被定义为“写入”操作，而空穴注入到捕获绝缘膜中被定义为“擦除”操作。
在根据SSI方法的写入操作中，写入操作电压被施加给将执行写入操作的所选存储单元的对应部分，以将热电子注入到所选存储单元的捕获绝缘膜中并由此执行写操作。
此时，在两个栅电极(存储栅电极MG和控制栅电极CG)之间的空间下方的沟道区域(源极/漏极区域之间)中生成热电子，并且被注入到存储栅电极MG下方的捕获绝缘膜中。注入的热电子被捕获绝缘膜中的捕获层级所捕获，从而增加了所选晶体管的阈值电压。即，所选晶体管进入被写状态。
根据FN方法的擦除操作通过以下方式来执行：向将执行擦除操作的所选存储单元的对应部分施加擦除操作电压，并且引起来自存储栅电极MG的空穴的隧穿以及将其注入到所选存储器的捕获绝缘膜中。此时，空穴通过FN隧穿(在FN隧穿效应下)从存储栅电极MG注入到捕获绝缘膜中并且被捕获绝缘膜中的捕获层级所捕获，导致所选晶体管的阈值电压降低。即，所选晶体管进入被擦除状态。
在读取操作期间，读取操作电压被施加至将执行读取操作的所选存储单元的对应部分。通过将在读取操作期间施加给存储栅电极MG的电压设置为被写入状态中的阈值电压与被擦除状态中的阈值电压之间的值，可以确定被写入状态或被擦除状态。
(半导体器件的制造方法)
将使用图6至图57给出根据实施例1的半导体器件的制造方法的描述。图6至图57是示出根据实施例1的半导体器件的制造方法的截面图。
图6至图22以及图28至图56的偶数标号的附图是沿着图1所示存储单元区域中的线A-A和B-B截取的截面图。图7至图23以及图29至图57的奇数标号的附图是沿着图2所示逻辑区域中的线C-C和D-D截取的截面图。图24至图27是沿着图1所示存储单元区域中的线A-A截取的截面图。
首先，如图6和图7所示，提供半导体衬底SB，并且在半导体衬底SB之上，例如使用热氧化方法形成氧化膜PAD。氧化膜PAD例如由二氧化硅制成，并且例如具有约10nm的厚度。随后，在氧化膜PAD之上，例如使用CVD(化学气相沉积)方法形成绝缘膜IF1。绝缘膜IF1例如由氮化硅制成，并且例如具有约90nm至120nm的厚度。随后，在绝缘膜IF1之上，例如使用CVD方法形成非晶硅膜SL1。非晶硅膜SL1例如具有约160nm的厚度。
接下来，如图8和图9所示，将光刻胶图案用作掩模，通过干蚀刻处理非晶硅膜SL1。结果，非晶硅膜SL1具有在平面图中沿着x方向延伸的矩形形状。图8和图9均示出了在存储单元区域1A和逻辑区域1B的每一个中的非晶硅膜SL1的图案。然而，在包括未示出的区域的存储单元区域1A和逻辑区域1B的每一个中，在平面图中以行和列设置多个非晶硅膜SL1。存储单元区域1A中沿y方向的每一个非晶硅膜SL1的宽度都大于逻辑区域1B中沿y方向的每个非晶硅膜SL1的宽度。
接下来，如图10和图11所示，在非晶硅膜SL1和绝缘膜IF1之上，例如使用CVD方法沉积二氧化硅膜，然后进行回蚀以形成由二氧化硅制成的侧壁件SW1。每个侧壁件SW1在y方向上的宽度例如约为20nm至50nm。即，在回蚀工艺中，露出非晶硅膜SL1的上表面和绝缘膜IF1的上表面。
随后，例如通过湿蚀刻去除非晶硅膜SL1。结果，在每个存储单元区域1A和逻辑区域1B中定位的绝缘膜IF1之上，留下覆盖非晶硅膜SL1的侧壁且在平面图中具有矩形框形状的侧壁件SW1。
接下来，如图12和图13所示，通过将侧壁件SW1用作掩模的干蚀刻，处理绝缘膜IF1、氧化膜PAD以及半导体衬底SB的上表面的部分。因此，在存储单元区域1A中，形成由半导体衬底SB(包括其上表面)的部分制成的鳍FA以及环绕鳍FA的沟槽D1，而在逻辑区域1B中，形成由半导体衬底SB(包括其上表面)的部分制成的鳍FB以及环绕鳍FB的沟槽D2。每个沟槽D1和D2都具有例如约120nm至250nm的深度。
即，通过在存储单元区域1A中处理从侧壁件SW1露出的绝缘膜IF1以及半导体衬底SB的部分上表面，形成从半导体衬底SB的上表面向上突出的板状鳍FA。作为半导体衬底SB的上表面的一部分的板状图案包括沿着x方向延伸的两个鳍FA，并且具有环状结构，其在平面图中为矩形。
此外，通过在逻辑区域1B中处理从侧壁件SW1露出的绝缘膜IF1以及半导体衬底SB的部分上表面，形成从半导体衬底SB的上表面向上突出的板状鳍FB。作为半导体衬底SB的上表面的一部分的板状图案包括沿着x方向延伸的两个鳍FB，并且具有环形结构，其在平面图中为矩形。
接下来，如图14和图15所示，例如使用CVD方法，在每个沟槽D1和D2中嵌入绝缘膜。绝缘膜例如由二氧化硅制成。然后，例如使用CMP(化学机械抛光)方法，抛光绝缘膜和侧壁件SW1。这在存储单元区域1A和逻辑区域1B的每一个中露出绝缘膜IF1的上表面，并且平坦化绝缘膜IF1的上表面以及嵌入在每个沟槽D1和D2中的前述绝缘膜的上表面。通过抛光，去除侧壁件SW1。嵌入在沟槽D1和D2中的前述绝缘膜形成隔离区域EI。
接下来，如图16和图17所示，通过将光刻胶图案用作掩模来进行干蚀刻，去除从隔离区域EI的上表面露出的绝缘膜IF1的部分，并且去除包括半导体衬底SB的上表面的板状图案的部分。
即，在存储单元区域1A中，例如，通过处理去除板状图案的沿着y方向延伸的具有矩形环状结构的部分，即，将y方向上布置的两个鳍FA的对应端部耦合到一起的部分。结果，去除了图案上部的在y方向上延伸并形成板状图案的部分。在该步骤中，在逻辑区域1B中，例如，类似地通过处理去除板状图案具有沿y方向延伸的矩形环状结构的部分，即，将y方向上布置的两个鳍FB的对应端部耦合到一起的部分。因此，去除了图案上部沿y方向延伸且形成板状图案的部分。
因此，形成将在y方向上彼此邻近的鳍FA的对应端部耦合到一起的下部图案UP。类似地，形成将在y方向上彼此邻近的鳍FB的对应端部耦合到一起的下部图案UP。将被去除的图案是任意的，并且通过去除步骤，形成用于最终形成电路的任意鳍FA和FB。
随后，在前述步骤中从中去除部分绝缘膜IF1和部分板状图案的区域中，使用CMP方法等嵌入例如由二氧化硅制成的绝缘膜。然后，例如使用CMP方法，执行抛光以平坦化绝缘膜的上表面并露出绝缘膜IF1的上表面。
应注意，在图16和图17中，通过虚线示出该绝缘膜与在使用图14和图15描述的步骤中嵌入到每个沟槽D1和F2中的绝缘膜之间的边界。这些绝缘膜形成隔离区域EI。
接下来，如图18和图19所示，形成露出逻辑区域1B并覆盖存储单元区域1A的光刻胶图案RP。然后，通过回蚀工艺凹陷逻辑区域1B中的隔离区域EI的上表面，从隔离区域EI露出绝缘膜IF1的侧壁。对于回蚀工艺，可以使用湿蚀刻或干蚀刻。
接下来，如图20和图21所示，通过湿蚀刻去除绝缘膜IF1以露出鳍FA和FB的对应上表面之上的氧化膜PAD。在该处理阶段，在存储单元区域1A中，每个鳍FA在y方向上的宽度例如约为20nm至50nm，并且每个隔离区域EI在y方向的宽度例如约为90nm。此外，在存储单元区域1A中，从鳍FA的上表面突出的每个隔离区域EI的高度例如约为50nm至70nm。另一方面，在逻辑区域1B中，从鳍FB的上表面突出的每个隔离区域EI的高度例如约为10nm至20nm。
接下来，如图22和图23所示，使用各向同性干蚀刻凹陷隔离区域EI的上表面，以去除氧化膜PAD并从隔离区域EI露出鳍FA和FB的对应侧壁。此时，不从隔离区域EI露出作为沿y方向延伸的板状图案的一部分的下部图案UP。即，仅在x方向上延伸的鳍FA和FB被露出来作为半导体衬底SB的从隔离区域EI的上表面露出的部分。
在存储单元区域1A中，作为使用各向同性干蚀刻凹陷隔离区域EI的上表面的结果，隔离区域EI的上表面在沿着y方向的截面中具有突出形状。这是因为：在存储单元区域1A中，蚀刻从露出的隔离区域EI的上表面开始向下进行并且从其侧表面横向进行。然而，当隔离区域EI的上表面的突出部分过高时，隔离区域EI的每个上表面的层级差增加，并且形成隔离区域EI之后的处理工艺难以进行。因此，隔离区域EI的上表面的每个突出部分的高度优选例如约为20nm至30nm。从隔离区域EI的上表面露出的每个鳍FA的高度例如约为40nm至60nm。
另一方面，在逻辑区域1B中，隔离区域EI的上表面不具有突出形状并且基本平坦。即，逻辑区域1B中的每个隔离区域EI的上表面的平坦度低于存储单元区域1A中的每个隔离区域EI的上表面的平坦度。
这是因为：由于在执行各向同性干蚀刻之前，从鳍FB的上表面突出的每个隔离区域EI的高度低于从鳍FA的上表面突出的每个隔离区域EI的高度，并且在y方向上彼此邻近的鳍FB之间的空间小于在y方向上彼此邻近的鳍FA之间的空间，所以蚀刻主要从逻辑区域1B中的隔离区域EI的上表面开始向下进行。
然而，当在y方向上彼此邻近的鳍FB之间的空间增加时，在逻辑区域1B中，每个隔离区域EI的上表面也在沿着y方向的截面中具有突出形状。
应注意，用于隔离区域EI的上表面的各向同性干蚀刻还可以分别针对存储单元区域1A和逻辑区域1B来执行。在这种情况下，执行蚀刻，其中不经受蚀刻的区域被光刻胶图案覆盖。因此，还可以在存储单元区域1A中将每个隔离区域EI的上表面形成为突出形状以及在逻辑区域1B中将每个隔离区域EI的上表面形成为平坦形状。
实施例1的一个主要特性特征是：通过在存储单元区域1A中将每个隔离区域EI的上表面形成为突出形状，加长存储单元区域1A中在y方向上彼此邻近的存储单元之间的捕获绝缘膜的路径，以抑制电荷扩散的影响。
用于调整突出部分的高度和宽度的方法的示例包括以下方法。
(1)通过改变绝缘膜IF1的厚度，可以改变突出部分的高度。
(2)通过在使用各向同性干蚀刻凹陷隔离区域EI的上表面之前均匀地凹陷存储单元区域1A中的隔离区域EI的上表面，可以改变突出部分的高度。例如，在使用图14描述的步骤之后，使用湿蚀刻凹陷隔离区域EI的上表面。
(3)通过改变氧化膜PAD的厚度，可以改变突出部分的宽度。例如，当氧化膜PAD较厚时，用于各向同性干蚀刻的开始点进一步远离半导体衬底SB的上表面，使得蚀刻时间增加，直到每个鳍FA均具有预期高度。因此，突出部分具有较小的宽度。
(4)通过改变绝缘膜IF的配置，可以改变突出部分的宽度。
通过示例，以下将使用图24至图27描述绝缘膜IF1具有多层结构的情况，该多层结构包括下层氮化硅膜SN1、二氧化硅膜SO1和上层氮化硅膜SN2。
在平坦地处理隔离区域EI的上表面之后(图24)。去除上层氮化硅膜SN2(图25)，并且使用各向同性干蚀刻进一步凹陷隔离区域EI的上表面和侧表面(图26)。此时，去除二氧化硅膜SO1。随后，去除下层氮化硅膜SN1(图27)。这使得将在鳍FA的上表面之上形成隔离区域EI，每个隔离区域EI都具有宽度d，其小于在y方向上彼此邻近的鳍FA之间的距离c。然后，使用各向同性干蚀刻，凹陷隔离区域EI的上表面以露出鳍FA，并由此降低每个突出部分的宽度。
接下来，如图28和图29所示，形成覆盖从隔离区域EI的上表面露出的鳍FA和FB的对应顶面的绝缘膜IF2。绝缘膜IF2例如可使用热氧化方法来形成，并且例如由二氧化硅制成。绝缘膜IF2覆盖鳍FA和FB的对应上表面和侧壁，并且从绝缘膜IF2露出隔离区域EI的上表面。每个绝缘膜IF2都具有例如约1nm至2nm的厚度。
接下来，如图30和图31所示，在隔离区域EI和绝缘膜IF2之上，例如使用CVD方法形成多晶硅膜SL2。然后，通过CMP方法等抛光多晶硅膜SL2的上表面。多晶硅膜SL2的从每个鳍FA和FB的上表面到多晶硅膜SL2的上表面的厚度例如约为60nm至150nm。
随后，多晶硅膜SL2的上表面被热氧化以形成覆盖其上表面的二氧化硅膜SO2。二氧化硅膜SO2例如具有约6nm至10nm的厚度。随后，在二氧化硅膜SO2之上，例如使用CVD方法形成绝缘膜IF3。绝缘膜SL3例如由氮化硅制成，并且例如具有约90nm的厚度。
接下来，如图32和图33所示，通过将光刻胶图案用作掩模的干蚀刻，处理存储单元区域1A中的绝缘膜IF3、氧化膜SO2、多晶硅膜SL2和绝缘膜IF2。即，在逻辑区域1B被光刻胶图案(未示出)覆盖的情况下，执行图案化。在图案化之后去除光刻胶图案。因此，直接在鳍FA之上，形成在x方向上布置的多层图案，每个多层图案都包括绝缘膜IF3、氧化膜SO2、多晶硅膜SL2和绝缘膜IF2。通过图案化，形成由多晶硅膜SL2制成的控制栅电极CG，并且形成由绝缘膜IF2制成的栅极绝缘膜GF。
设置每一个都包括绝缘膜IF3和控制栅电极CG的多层图案以在y方向上延伸并且在多个鳍FA和栅极绝缘膜GF之上通过。在存储单元区域1A中除了形成多层图案的部分之外的区域中，通过前述蚀刻从中去除存储单元区域1A中的绝缘膜IF3、氧化膜SO2、多晶硅膜SL2和绝缘膜IF2。结果，露出鳍FA的顶面和隔离区域EI的上表面。
接下来，如图34和图35所示，使用热氧化方法，使用热氧化方法氧化从栅极绝缘膜GF露出的鳍FA的上表面和侧壁以及控制栅电极CG的侧壁。因此，形成覆盖鳍FA的上表面和侧壁以及控制栅电极CG的侧壁的二氧化硅膜(底部氧化膜)X1。在图34中，示出了从鳍FA的上表面到控制栅电极CG的侧壁之上连续形成的二氧化硅膜X1，但是二氧化硅膜X1不需要形成在栅极绝缘膜GF的侧壁之上。
随后，例如使用CVD方法，在二氧化硅膜X1、绝缘膜IF3和隔离区域EI之上，形成氮化硅膜N1。氮化硅膜N1用作用于在稍后形成的存储单元中存储电荷的捕获绝缘膜。应注意，之前给出了氮化硅膜N1形成为捕获绝缘膜的描述。然而，捕获绝缘膜不限于氮化硅膜N1。例如，还可以使用由硅酸铪(HfSiO)制成的绝缘膜。随后，例如使用CVD方法，在氮化硅膜N1之上形成二氧化硅膜(顶部氧化膜)X2。
包括以增加与半导体衬底SB的距离的顺序堆叠的二氧化硅膜X1、氮化硅膜N1和二氧化硅膜X2的多层膜形成ONO膜ON。与每个控制栅电极CG的侧壁接触的ONO膜ON包括以在x方向上增加与每个控制栅电极CG的距离的顺序形成的二氧化硅膜X1、氮化硅膜N1和二氧化硅膜X2。在ONO膜ON的最上层中，这里形成的顶部氧化膜的材料不限于二氧化硅，并且还可以是氧化铝(Al2O3)。
应注意，原则上，ONO膜ON是指包括二氧化硅膜X1、氮化硅膜N1和二氧化硅膜X2的多层膜。然而，为了描述的方便，包括氮化硅膜N1和二氧化硅膜X2的多层膜也可以称为ONO膜ON。
接下来，如图36和图37所示，在ONO膜ON之上，例如使用CVD方法形成多晶硅膜SL3。多晶硅膜SL3具有的厚度至少不小于每个控制栅电极CG的厚度。这里形成的多晶硅膜SL3具有的膜厚度大于包括控制栅电极CG、二氧化硅膜SO2和绝缘膜IF3的多层膜的膜厚度，由此覆盖包括控制栅电极CG、二氧化硅膜SO2、绝缘膜IF3和ONO膜ON的多层膜。然后，使用CMP方法等，平坦化多晶硅膜SL3的上表面。
随后，执行回蚀工艺以凹陷多晶硅膜SL3的上表面，由此例如使得多晶硅膜SL3的上表面的高度等于控制栅电极CG的上表面的高度。因此，绝缘膜IF3和覆盖绝缘膜IF3的ONO膜ON在多晶硅膜SL3的上表面之上突出。通过用于上述多晶硅膜SL3的平坦化步骤和回蚀步骤，从逻辑区域1B去除多晶硅膜SL3。
接下来，如图38和图39所示，在ONO膜ON和多晶硅膜SL3之上，例如使用CVD方法形成绝缘膜。该绝缘膜例如由氮化硅制成，并且例如具有约10至50nm的厚度。随后，通过干蚀刻，从绝缘膜露出多晶硅膜SL3的上表面和直接位于绝缘膜IF3之上的ONO膜ON的上表面。从而，在绝缘膜IF3的侧壁之上，经由ONO膜ON形成由该绝缘膜制成的侧壁件SW2。通过干蚀刻步骤，从逻辑区域1B去除绝缘膜。
接下来，如图40和图41所示，通过将侧壁件SW2用作硬掩模的干蚀刻，处理多晶硅膜SL3。因此，从多晶硅膜SL3露出ONO膜ON与鳍FA的上表面和侧壁接触的上表面。在每个控制栅电极CG的两个横向侧上，经由ONO膜ON形成均由多晶硅膜SL3的图案制成的存储栅电极MG。然而，与每个控制栅电极CG的一个侧壁邻近的存储栅电极MG位于在随后的工艺步骤中被去除并且在最终的半导体器件中不留下的图案中。
接下来，如图42和图43所示，通过将光刻胶图案用作掩模的干蚀刻，去除存储栅电极MG以及直接位于存储栅电极MG之上的侧壁件SW2，它们与包括控制栅电极CG和绝缘膜IF3的每个多层膜的一个侧壁相邻。因此，留下与每个控制栅电极CG的另一侧壁邻近的存储栅电极MG。随后，去除从控制栅电极CG和存储栅电极MG中的每一个露出的ONO膜ON。
即，ONO膜ON仅保留在存储栅电极MG与鳍FA之间、存储栅电极MG与控制栅电极CG之间以及侧壁件SW2与绝缘膜IF3之间。从而，在存储单元区域1A中从控制栅电极CG和存储栅电极MG露出的区域中，露出鳍FA的上表面和侧壁以及隔离区域EI的上表面。此外，在存储单元区域1A中，露出每个绝缘膜IF3的上表面和一个侧壁，而在逻辑区域1B中，露出每个绝缘膜IF3的上表面。
每个鳍FA的上表面，即沿着半导体衬底SB延伸的ONO膜ON和沿着每个控制栅电极CG的侧壁延伸的ONO膜ON被连续地形成以具有L形截面。在每个鳍FA之上，经由ONO膜ON形成具有控制栅电极CG和与控制栅电极CG邻近的存储栅电极MG的一对图案。在一对控制栅电极CG之间，一对存储栅电极MG彼此面对。随后，还可以对鳍FA的上表面和侧壁执行氧化工艺，以防止鳍FA在稍后相对于鳍FA执行的杂质注入步骤中损伤。
接下来，如图44和图45所示，形成覆盖存储单元区域1A并露出部分逻辑区域1B的光刻胶图案(未示出)。然后，通过将光刻胶图案用作掩模的干蚀刻，处理逻辑区域1B中的绝缘膜IF3、氧化膜SO2、多晶硅膜SL2和绝缘膜IF2。结果，直接在每个鳍FB的之上，形成在x方向上布置的一对多层膜，每一个都包括绝缘膜IF2、由多晶硅膜SL2制成的伪栅电极DG、氧化膜SO2和绝缘膜IF3。在这些多层膜侧面的区域中，露出鳍FB和隔离区域EI的对应上表面。即，在鳍FB之上，经由绝缘膜IF2形成伪栅电极DG、氧化膜SO2和绝缘膜IF3。伪栅电极DG是将在随后的工艺步骤中被去除且不留在最终的半导体器件中的伪栅电极。
随后，在去除前述光刻胶图案之后，通过将绝缘膜IF3和侧壁件SW2用作掩模执行离子注入步骤，n型杂质(例如，磷(P)或砷(As))被注入到鳍FA和FB的对应上表面中。因此，形成作为n型半导体区域的多个延伸区域EX，每一个都具有相对较低的杂质浓度。横向于每一个都具有控制栅电极CG和经由ONO膜ON与控制栅电极CG邻近的存储栅电极MG，存储单元区域1A中的延伸区域EX形成在每个鳍FA的上表面中。横向于伪栅电极DG，逻辑区域1B中的延伸区域EX形成在鳍FB的上表面中。根据需要，p型杂质(例如，硼(B))的注入还可以在这里执行为相对于每一个鳍FA和FB的晕环(halo)注入。
接下来，如图46和图47所示，在半导体衬底SB之上，例如使用CVD方法形成绝缘膜。该绝缘膜例如由二氧化硅、氮化硅或者包括二氧化硅和氮化硅膜的多层膜制成。随后，通过干蚀刻，从该绝缘膜露出鳍FA和FB以及绝缘膜IF3的对应上表面。结果，在存储单元区域1A中，在每一个都包括控制栅电极CG、存储栅电极MG、ONO膜ON、氧化膜SO2、绝缘膜IF3和侧壁件SW2的图案的两个侧壁之上，形成由前述绝缘膜形成的侧壁件SW3。此外，在逻辑区域1B中，在每一个都包括伪栅电极DG、二氧化硅膜SO2和绝缘膜IF3的多层膜的两个侧壁之上，形成由前述绝缘膜制成的侧壁件SW3。
随后，通过将绝缘膜IF3以及侧壁件SW2和SW3中的每一个用作掩模执行离子注入步骤，n型杂质(例如，磷(P)或砷(As))被注入到鳍FA和FB的对应上表面中。因此，形成每一个都具有相对较高杂质浓度的作为n型半导体区域的多个扩散层DF。横向于每一个都具有控制栅电极CG和经由ONO膜ON与控制栅电极CG邻近的存储栅电极MG的图案，存储单元区域1A中的扩散层DF形成在每个鳍FA的上表面中。横向于伪栅电极DG，逻辑区域1B中的扩散层DF形成在每个鳍FB的上表面中。
与接触扩散层DF的延伸区域EX相比，在x方向上，扩散层DF被形成在进一步远离控制栅电极CG、存储栅电极MG或伪栅电极DG的位置处。扩散层DF被形成得比延伸区域EX浅，并且具有的n型杂质浓度高于延伸区域EX的n型杂质浓度。彼此接触的延伸区域EX和扩散层DF形成晶体管的源极/漏极区域。然后，为了激活延伸区域EX和扩散层DF中的杂质，根据需要执行热处理。
至此已经给出了在相同的工艺步骤中在存储单元区域1A和逻辑区域1B中形成对应的源极/漏极区域的描述。然而，可以认为，在形成击穿电压高于逻辑区域1B中形成的晶体管的击穿电压的存储单元的存储单元区域1A中，源极/漏极区域的杂质浓度被设置得高于逻辑区域1B中的源极/漏极区域的杂质浓度。因此，还可以分别执行在存储单元区域1A中形成延伸区域EX和扩散层DF的步骤以及在逻辑区域1B中形成延伸区域EX和扩散层DF的步骤。至此已经给出了通过离子注入形成源极/漏极区域的描述。然而，代替执行离子注入，还可以使用外延生长方法，横向于对应栅电极在鳍FA和FB的对应上表面和侧壁中形成其中引入杂质的外延层。
接下来，如图48和图49所示，在半导体衬底SB之上，例如使用CVD方法连续地形成由氮化硅制成且具有例如5nm至20nm的厚度的绝缘膜(未示出)以及例如由二氧化硅制成的层间绝缘膜IL。层间绝缘膜IL具有的膜厚度至少大于每个控制栅电极CG的膜厚度。这里形成的层间绝缘膜IL具有的膜厚度大于包括栅极绝缘膜GF、控制栅电极CG、二氧化硅膜SO2和绝缘膜IF3的每个多层膜的膜厚度。
接下来，如图50和图51所示，例如使用CMP方法抛光层间绝缘膜IL1的上表面以进行平坦化。在抛光步骤中，整体去除绝缘膜IF3和侧壁件SW2，并且去除侧壁件SW3和ONO膜ON的对应上部的部分，以露出控制栅电极CG、存储栅电极MG和伪栅电极DG的对应上表面。即，控制栅电极CG、存储栅电极MG和伪栅电极DG、ONO膜ON、侧壁件SW3和层间绝缘膜IL的对应上表面基本上在同一平面处被平坦化，以具有相等高度。
结果，控制栅电极CG和存储栅电极(它们具有露出的上表面)以及包括延伸区域EX和扩散层DF(形成在每一个都包括控制栅电极CG和存储栅电极MG的图案的两侧上)的源极/漏极区域形成分裂栅极存储单元MC。即，每个存储单元MC都形成MONOS非易失性存储器，其包括第一晶体管(包括控制栅电极CG)和第二晶体管(包括存储栅电极MG)。
如图50所示，存储单元区域1A中的控制栅电极CG沿y方向延伸以在直接位于在鳍FA和隔离区域EI之上的多个鳍FA的上部之上通过。形成控制栅电极CG以嵌入在从隔离区域EI突出的多个鳍FA之间的空间中。如图51所示，逻辑区域1B中的伪栅电极DG沿着y方向延伸以在直接位于在鳍FB和隔离区域EI之上的多个鳍FB的上部之上通过。形成伪栅电极DG以嵌入在从隔离区域EI突出的多个鳍FB之间的空间中。
接下来，如图52和图53所示，存储单元区域1A中的控制栅电极CG和存储栅电极MG被光刻胶图案(未示出)保护，通过湿蚀刻去除伪栅电极DG。随后，去除绝缘膜IF2。还可以不去除绝缘膜IF2并且将绝缘膜IF2用作在随后工艺步骤中形成在逻辑区域1B中的栅极绝缘膜GI的部分。通过前述去除步骤，在逻辑区域1B中，在已经从中去除伪栅电极DG和绝缘膜IF2的区域中形成沟槽。然后，从存储单元区域1A中去除前述光刻胶图案。
接下来，如图54和图55所示，在半导体衬底SB之上，例如使用ALD(原子层沉积)方法形成绝缘膜。然后，在该绝缘膜之上，例如使用溅射方法形成金属膜，使得包括绝缘膜和金属膜的多层膜被嵌入到前述沟槽中。然后，例如使用CMP方法，执行抛光以去除每一个都如上所述且位于层间绝缘膜IL之上的额外绝缘膜，并且露出层间绝缘膜IL、控制栅电极CG和存储栅电极MG的对应上表面。因此，形成由嵌入在前述沟槽中的绝缘膜制成的栅极绝缘膜GI以及由经由栅极绝缘膜GI嵌入到前述沟槽中的金属膜制成的栅电极G1。
在晶体管Q1中包括栅电极G1以及横向于栅电极G1形成在鳍FB中的一对源极/漏极区域中的每一个。晶体管Q1是低击穿电压MISFET，其利用比用于驱动第一和第二晶体管的对应电压低的电压进行驱动并且具有金属栅电极。形成每个栅极绝缘膜GI的绝缘膜的示例包括金属氧化膜，诸如氧化铪(HfO2)膜、氧化锆(ZrO2)膜、氧化铝(Al2O3)膜、氧化钽(Ta2O5)膜和氧化镧(La2O3)膜。即，栅极绝缘膜GI是高k膜(高介电常数膜)，其介电常数大于二氧化硅膜的介电常数。
形成每个栅电极G1的前述金属层由例如包括两层的多层膜形成。多层膜包括第一和第二金属膜，它们以增加与半导体衬底SB的距离的顺序进行堆叠。第一金属膜例如由钛铝(TiAl)膜制成。第二金属膜例如由铝(Al)制成。其还可以在第一和第二金属膜之间夹置钛(Ti)膜、氮化钛(TiN)膜或它们的多层膜，并且调整晶体管Q1的阈值电压。应注意，在图55中，上述第一和第二金属膜被示为一个金属膜。
在每个前述沟槽中，栅极绝缘膜GI覆盖栅电极G1的底面和侧壁以及沟槽的底面和侧壁。在使用图52和图53描述的工艺步骤中去除绝缘膜IF2的情况下，还可以在形成栅极绝缘膜GI之前执行氧化工艺，由此在沟槽的底面之上形成新的绝缘膜并且将该绝缘膜用作栅极绝缘膜GI的一部分。至此已经给出了在去除伪栅电极DG之后形成高k膜的描述。然而，还可以在形成多晶硅膜SL2(参见图31)(其形成伪栅电极DG)之前以及在使用图23描述的工艺步骤之后形成高k膜，并且在逻辑区域1B中留下高k膜作为每一个栅极绝缘膜GI。
接下来，如图56和图57所示，逻辑区域1B中的栅电极G1的上表面被绝缘膜IF4覆盖。然后，形成硅化物层SI以覆盖控制栅电极CG和存储栅电极MG的对应上表面。
例如通过CVD方法，形成由二氧化硅制成的绝缘膜IF4。这里形成绝缘膜IF4以覆盖存储单元区域1A和逻辑区域1B。然后，通过执行图案化，从存储单元区域1A去除绝缘膜IF4。这留下覆盖逻辑区域1B中的层间绝缘膜IL、侧壁件SW3和栅电极GI的对应上表面的绝缘膜IF4。
随后，在露出的控制栅电极CG和露出的金属栅电极MG之上，例如使用溅射方法形成由镍(Ni)或钴(Co)制成的金属膜。然后，执行热处理以使得金属膜与控制栅电极CG和存储栅电极MG的对应上表面反应。
因此，由硅化镍(NiSi)或硅化钴(CoSi)制成的硅化物层SI被形成为覆盖控制栅电极CG和存储栅电极MG的对应上表面。
随后，通过湿蚀刻等去除未反应的金属膜。因此，露出层间绝缘膜IL和绝缘膜IF4。由于这里栅电极G1被绝缘膜IF4覆盖，所以可以防止作为金属栅电极的栅电极G1被湿蚀刻去除。在栅电极G1之上，不形成硅化物层SI。
然后，在层间绝缘膜IL之上，进一步形成层间绝缘膜，尽管未示出。通过形成延伸穿过这些层间绝缘膜且耦合至控制栅电极CG、存储栅电极MG、源极/漏极区域和栅电极G1的多个接触插塞(耦合部分)，完成根据实施例1的半导体器件。
具体地，例如使用CVD方法，由二氧化硅等制成的层间绝缘膜形成在层间绝缘膜IL之上。然后，通过将光刻胶图案用作掩模的干蚀刻，形成多个接触孔以延伸穿过包含层间绝缘膜IL及形成在其上方的层间绝缘膜的多层间绝缘膜。接触孔是从多层间绝缘膜露出形成存储单元MC的源极/漏极区域的扩散层DF、形成晶体管Q1的源极/漏极区域的扩散层DF、控制栅电极CG、存储栅电极MG和栅电极G1的对应上表面的开口。应注意，在直接位于控制栅电极CG和存储栅电极MG之上的接触孔的底面处，露出硅化物层SI的上表面。
随后，例如使用溅射方法等，在多层间绝缘膜之上，例如主要由钨(W)制成的金属膜被形成为耦合导电膜以完全填充每个接触孔。这里通过形成例如由钛(Ti)、氮化钛(TiN)或它们的多层膜制成的阻挡导体膜，然后在阻挡导体膜之上形成由钨(W)膜制成的主导体膜来形成包括阻挡导体膜和主导体膜的金属膜。
随后，通过CMP方法等去除多层间绝缘膜之上不需要的金属膜，以形成嵌入在各个接触孔中的接触插塞。接触插塞电耦合至控制栅电极CG、存储栅电极MG、源极/漏极区域和栅电极G1。
因此，根据实施例1，存储单元区域1A中的隔离区域EI的上表面被形成为突出形状，以加长彼此邻近的存储单元MC之间的捕获绝缘膜的路径。这可以抑制电荷扩散的影响并提高半导体器件的可靠性。
(修改例)
将使用图58和图59描述根据实施例1的修改例的半导体器件。图58是沿着图1中的线A-A截取的放大截面图，其示出了根据实施例1的半导体器件中的存储单元区域。图59是沿着图1中的线A-A截取的放大截面图，其示出了根据实施例1的修改例的半导体器件中的存储单元区域。
在上述实施例1中，如图3所示，形成在彼此邻近的鳍FA之间的隔离区域EI的上表面处的每个突出部分都形成在例如与两个鳍FA之间且与两个鳍FA的对应侧壁隔开的大体中间部分相对应的位置处。因此，如图58所示，ONO膜ON的上表面具有与彼此邻近的鳍FA之间的隔离区域EI的上表面的形状相一致的形状。与鳍FA的侧壁相对的位置处的存储栅电极MG的下部的端部(由图58中的箭头H所示的区域)位于隔离区域EI的突出部分的最高位置下方，其中ONO膜ON夹置在其间。
在实施例1的修改例中，如图59所示，彼此邻近的鳍FA之间的每个隔离区域EI的上表面都具有突出形状，但是ONO膜ON嵌入在鳍FA和隔离区域EI之间。从而，彼此邻近的鳍FA之间的ONO膜ON的上表面基本平坦。此外，与鳍FA的侧壁相对的位置处的存储栅电极MG的下部的端部(由图59中的箭头H所示的区域)位于隔离区域EI的突出部分的最高位置之上，其中ONO膜ON夹置在其间。
如上所述，对于用于向存储单元执行“写入”和“擦除”操作的操作方法，可以分别应用根据SSI方法的写入操作和根据FN方法的擦除操作。在根据SSI方法的写入方法中，电场和注入热电子的位置集中在鳍FA的上部上(图58和图59中由箭头E所示的区域)。另一方面，根据FN方法的擦除操作中，电场和注入空穴的位置集中在存储栅电极MG的下部的端部上(由图58和图59中的箭头H所示的区域)。
然而，如修改例中，当鳍FA与隔离区域EI的突出部分之间的距离减小且鳍FA与隔离区域EI的突出部分之间的空间被ONO膜ON填充时，存储栅电极MG的下部的端部更接近鳍FA的上部。这降低了重写中失配的概率，并且可以提高重写的效率，同时允许通过在隔离区域EI的上表面处形成突出部分抑制数据变化。
(实施例2)
<半导体器件的结构>
将使用图60和图61描述根据实施例2的半导体器件的结构。图60是示出根据实施例2的半导体器件中的存储单元区域的平面图。图61是沿着图60中的线E-E和F-F截取的截面图，其示出了根据实施例2的半导体器件中的存储单元区域。
图61中沿着线E-E的截面，其示出了沿着存储单元区域中的鳍之上的每个栅电极的延伸方向的截面。沿着图61中的线F-F的截面示出了沿着存储单元区域中的每个鳍的延伸方向的截面。应注意，在图60中，省略了源极/漏极区域、层间绝缘膜、对应栅电极之上的硅化物层等的示出。
根据实施例2的半导体器件与上述根据实施例1的半导体器件的不同在于存储单元区域1A中的每个隔离区域EI的上表面的形状。即，在上述根据实施例1的半导体器件中，存储单元区域1A中的每个隔离区域EI的上表面都具有突出形状。相反，在根据实施例2的半导体器件中，存储单元区域1A中的每个隔离区域EI的上表面都具有凹陷形状。根据实施例2的半导体器件的配置与上述根据实施例1的半导体器件的配置基本相同，除了存储单元区域1A中的每个隔离区域EI的上表面的形状。因此，以下将重点放在与上述实施例1不同的点上来给出描述。
如图60和图61所示，在存储单元区域1A中，存储单元MC形成在板状鳍FA的上部之中和之上，其中板状鳍FA是半导体衬底SB的部分且形成在半导体衬底SB的上部中。在多个鳍FA之间，在半导体衬底SB的上表面中形成沟槽D1。
隔离区域EI是嵌入在沟槽D1中的绝缘膜。然而，沟槽D1不完全填充隔离区域EI，并且鳍FA的一部分突出到隔离区域EI的上表面之上。从隔离区域EI的上表面露出的鳍FA的高度例如约为40nm至60nm。隔离区域EI例如由二氧化硅制成。
如图61所示，每个隔离区域EI的上表面都在沿着y方向的截面中具有凹陷形状。换句话说，在y方向上彼此邻近的鳍FA之间，隔离区域EI的上表面的部分或整体所处的位置低于通过将隔离区域EI的上表面与一个鳍FA的侧壁接触的位置连接到隔离区域EI的上表面与另一个鳍FA的侧壁接触的位置所得到的表面的位置。
然而，当每个隔离区域EI的上表面中的凹陷部分的深度足够大时，隔离区域EI的上表面中的层级差增加，使得形成隔离区域EI之后的处理工艺变得困难。因此，隔离区域EI的上表面中的凹陷部分的深度优选例如约为40nm至80nm。例如，当y方向上彼此邻近的鳍FA之间的间隔为e且凹陷部分的深度为f，则f/e优选约为0.4至0.8。本文提到的凹陷部分的深度是从通过将隔离区域EI的上表面与y方向上彼此邻近的一个鳍FA的侧壁接触的位置连接到隔离区域EI的上表面与另一鳍FA的侧壁接触的位置所得到的表面到相邻鳍FA之间的隔离区域EI的上表面的最低位置的距离。
通过由此将存储单元区域1A中的每个隔离区域EI的上表面形成为凹陷形状，在y方向上彼此邻近的存储单元MC之间的捕获绝缘膜的路径与隔离区域EI的上表面具有平坦形状的情况相比更长。这可以抑制电荷扩散的影响。
应注意，在实施例2中，尽管省略了其描述，但逻辑区域中的每个隔离区域EI的上表面都不具有凹陷形状，而是基本平坦。即，逻辑区域1B的隔离区域EI的上表面的平坦度低于存储单元区域1A中的隔离区域EI的上表面的平坦度。
此外，在存储单元区域1A中，直接在沿着y方向布置的多个鳍FA之上，形成均沿着y方向延伸的控制栅电极CG和存储栅电极MG以在鳍FA之上通过。
经由栅极绝缘膜GF，控制栅电极CG形成在从隔离区域EI的上表面露出的鳍FA的上表面和侧壁之上。栅极绝缘膜GF例如由二氧化硅制成。控制栅电极CG例如由多晶硅制成。
每个控制栅电极CG在x方向上的一个侧壁都被侧壁件SW3覆盖，而在另一个侧壁之上，经由ONO膜ON形成存储栅电极MG。经由ONO膜ON，存储栅电极MG形成在从隔离区域EI的上表面露出的鳍FA的上表面和侧壁之上。即，每个ONO膜ON都具有L形截面，其沿着鳍FA的上表面和控制栅电极CG的侧壁连续形成。存储栅电极MG通过ONO膜ON与控制栅电极CG和鳍FA绝缘。
<半导体器件的特性特征和效果>
根据实施例2的半导体器件的主要特性特征在于，存储单元区域1A中的每个隔离区域EI的上表面被形成为凹陷形状。
在根据实施例2的半导体器件中，存储单元区域1A中的每个隔离区域EI的上表面被形成为凹陷形状。因此，加长了在y方向上彼此邻近的存储单元MC之间的氮化硅膜N1(捕获绝缘膜)的路径。即，当形成凹陷部分时，与不形成凹陷部分的情况相比，氮化硅膜N1的路径较长并且电荷扩散距离较长。这可以经由在y方向上彼此邻近的存储单元MC之间的氮化硅膜N1的路径抑制数据变化。因此，可以提高半导体器件的可靠性。
(半导体器件的制造方法)
将使用图62至图67给出根据实施例2的半导体器件(存储单元区域)的制造方法的描述。图62至图67是示出根据实施例2的半导体器件(存储单元区域)的制造工艺的截面图，它们是沿着图60中的线E-E截取的截面图。
首先，如图62所示，在存储单元区域1A中，形成由半导体衬底SB的部分(包括其上表面)制成的鳍FA以及鳍FA周围的沟槽D1。每个沟槽D1的深度例如约为120nm至250nm。
应注意，直到沟槽D1的形成的制造工艺与上述实施例1的制造工艺基本相同(参见图6至图12)，因此省略它们的描述。
接下来，如图63所示，在每个沟槽D1的底面和侧壁之上，例如使用热氧化方法形成氧化膜SO3。氧化膜SO3例如由二氧化硅制成并且具有例如约10nm至20nm的厚度。
接下来，如图64所示，例如使用CVD方法将绝缘膜IF5嵌入到沟槽D1中。绝缘膜IF5例如由二氧化硅制成。然后，例如使用CMP方法，抛光绝缘膜IF5。因此，露出了绝缘膜IF1的上表面，并且绝缘膜IF1的上表面和嵌入到沟槽D1中的绝缘膜IF5的上表面被平坦化。氧化膜SO3和嵌入到沟槽D1中的绝缘膜IF5形成隔离区域EI。
接下来，如图65所示，通过回蚀工艺凹陷绝缘膜IF5的上表面，以从隔离区域EI露出绝缘膜IF1的侧壁。对于回蚀工艺，可以使用湿蚀刻或干蚀刻。
接下来，如图66所示，通过湿蚀刻去除绝缘膜IF1以在鳍FA的上表面之上露出氧化膜PAD。在该工艺节点，在存储单元区域1A中，y方向上的每个鳍fA的宽度例如约为20nm至50nm，并且y方向上的每个隔离区域EI的宽度例如为90nm。
接下来，如图67所示，使用湿蚀刻去除氧化物焊盘PAD以凹陷隔离区域EI的上表面，并由此从隔离区域EI露出鳍FA的侧壁。
使用热氧化方法形成的氧化膜SO3的蚀刻率低于使用CVD方法形成的绝缘膜IF5的蚀刻率。因此，绝缘膜IF5的湿蚀刻进行得快于氧化膜SO3的湿蚀刻。因此，在沿着y方向的截面中，每个隔离区域EI的上表面都具有凹陷形状。然而，当隔离区域EI的上表面中的凹陷部分的深度极其大时，隔离区域EI的上表面中的层级差增加，使得在形成隔离区域EI之后，处理工艺变得困难。因此，每个区域区域EI的上表面中的凹陷部分的深度优选例如约为40nm至80nm。从隔离区域EI的上表面露出的每个鳍FA的高度例如约为40nm至60nm。
实施例2的一个主要特性特征在于：通过将存储单元区域1A中的每个隔离区域EI的上表面形成为凹陷形状，存储单元区域1A中在y方向上彼此邻近的存储单元之间的捕获绝缘膜的路径被加长，以抑制电荷扩散的影响。
随后，以与上述实施例1相同的方式，通过形成控制栅电极CG、栅极绝缘膜GF、存储栅电极MG、ONO膜ON、源极/漏极区域、硅化物层SI等，大体完成半导体器件。
因此，根据实施例2，通过将存储单元区域1A中的每个隔离区域EI的上表面形成为凹陷形状，在彼此邻近的存储单元MC之间，加长捕获绝缘膜的路径。这可以抑制电荷扩散的影响并提高半导体器件的可靠性。
虽然已经基于实施例具体描述了由发明人做出的本发明，但本发明不限于前述实施例。将理解，可以在不背离其精神的范围内对本发明做出各种改变和修改。
本发明至少包括以下实施例。
(注释1)
一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的主面之上形成第一绝缘膜；
(b)顺序地处理第一绝缘膜和半导体衬底以形成多个沟槽，由此形成多个突出部分，多个突出部分由部分半导体衬底制成，并且沿着半导体衬底的主面在第一方向上延伸，且沿着半导体衬底的主面在垂直于第一方向的第二方向上彼此间隔；
(c)使用热氧化方法，在每个沟槽中露出的半导体衬底的顶面之上形成第一氧化膜；
(d)使用CVD方法在每个沟槽中嵌入第二氧化膜；
(e)平坦化第一绝缘膜的上表面和第二氧化膜的上表面；
(f)凹陷第二氧化膜以露出第一绝缘膜的侧壁；
(g)去除第一绝缘膜；
(h)使用湿蚀刻凹陷第一和第二氧化膜的对应上表面，以露出突出部分的侧壁；
(i)形成在第二方向上延伸的第一栅电极，使得第二绝缘膜夹置在第一栅电极与从第一和第二氧化膜的对应上表面露出的突出部分的上部的对应上表面和侧壁中的每一个之间；以及
(j)形成在第二方向上延伸的第二栅电极，使得包含捕获绝缘膜的第三绝缘膜夹置在第二栅电极与从第一和第二氧化膜的对应上表面露出的突出部分的上部的对应上表面和侧壁以及第一栅电极的一个侧壁中的每一个之间，
其中在第二方向上彼此邻近的突出部分之间，第二氧化膜的上表面的层级低于通过将第一氧化膜的上表面与一个突出部分的侧壁接触的位置连接至第一氧化膜的上表面与另一突出部分的侧壁接触的位置所得到的第一表面。
(注释2)
根据注释1的制造半导体器件的方法，
其中，当第二方向上的第一表面的宽度为W且从第一表面到第二氧化膜的上表面的最低位置的距离为D时，D/W为0.4至0.8。
(注释3)
根据注释1的半导体器件的制造方法，
其中，从第一表面到第二氧化膜的上表面的最低位置的距离为40nm至60nm。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有主面；
多个第一突出部分，作为所述半导体衬底的部分，设置在所述半导体衬底的第一区域中，以沿着所述半导体衬底的所述主面在第一方向上延伸，并且沿着所述半导体衬底的所述主面在垂直于所述第一方向的第二方向上彼此间隔；
第一隔离区域，设置在彼此邻近的所述第一突出部分之间；以及
第一晶体管和第二晶体管，设置在从所述第一隔离区域的上表面露出的每个所述第一突出部分的上部之中和之上，在所述第一方向上彼此邻近，
其中在所述第二方向上彼此邻近的所述第一突出部分之间，所述第一隔离区域的上表面的一部分所处的位置高于通过将所述第一隔离区域的上表面的与一个所述第一突出部分的侧壁接触的位置连接至所述第一隔离区域的上表面的与另一所述第一突出部分的侧壁接触的位置所得到的第一表面。
2.根据权利要求1所述的半导体器件，还包括：
多个第二突出部分，作为所述半导体衬底的部分，设置在所述半导体衬底的与所述第一区域不同的第二区域中，以沿着所述半导体衬底的所述主面在第三方向上延伸，并且沿着所述半导体衬底的所述主面在垂直于所述第三方向的第四方向上彼此间隔；
第二隔离区域，设置在彼此邻近的所述第二突出部分之间；以及
第三晶体管，设置在从所述第二隔离区域的上表面露出的每个所述第二突出部分的上部之中和之上，
其中在所述第四方向上彼此邻近的所述第二突出部分之间，所述第二隔离区域的上表面的平坦度低于所述第一隔离区域的上表面的平坦度。
3.根据权利要求1所述的半导体器件，还包括：
多个第三突出部分，作为所述半导体衬底的部分，设置在所述半导体衬底的与所述第一区域不同的第二区域中，以沿着所述半导体衬底的所述主面在第五方向上延伸，并且沿着所述半导体衬底的所述主面在垂直于所述第五方向的第六方向上彼此间隔；
第三隔离区域，设置在彼此邻近的所述第三突出部分之间；以及
第四晶体管，设置在从所述第三隔离区域的上表面露出的每个所述第三突出部分的上部之中和之上，
其中在所述第六方向上彼此邻近的所述第三突出部分之间，所述第三隔离区域的上表面的一部分所处的位置高于通过将所述第三隔离区域的上表面的与一个所述第三突出部分的侧壁接触的位置连接至所述第三隔离区域的上表面的与另一所述第三突出部分的侧壁接触的位置所得到的第二表面。
4.根据权利要求1所述的半导体器件，
其中所述第一晶体管和所述第二晶体管被包括在非易失性存储单元中，
其中所述第一晶体管包括：第一绝缘膜，形成在从所述第一隔离区域的上表面露出的所述第一突出部分的上部的对应上表面和侧壁之上；以及第一栅电极，经由所述第一绝缘膜在所述第二方向上延伸，
其中所述第二晶体管包括：第二绝缘膜，形成在从所述第一隔离区域的上表面露出的所述第一突出部分的上部的对应上表面和侧壁之上；以及第二栅电极，经由所述第二绝缘膜在所述第二方向上延伸，并且
其中所述第二绝缘膜包括捕获绝缘膜，并且所述第一栅电极和所述第二栅电极被设置为使得所述第二绝缘膜夹置在所述第一栅电极和所述第二栅电极之间。
5.根据权利要求4所述的半导体器件，
其中处于与所述第一突出部分的侧壁相对的位置处的所述第二栅电极的下部的端部位于所述第一隔离区域的上表面之上，其中所述第二绝缘膜夹置在所述第二栅电极与所述第一突出部分之间。
6.根据权利要求1所述的半导体器件，
其中在所述第二方向上彼此邻近的所述第一突出部分之间，所述第一隔离区域的上表面在沿着所述第二方向的截面中具有突出形状。
7.根据权利要求1所述的半导体器件，
其中当所述第二方向上的所述第一表面的宽度为W且从所述第一表面到所述第一隔离区域的上表面的最高位置的距离为H时，H/W为0.2至0.5。
8.根据权利要求1所述的半导体器件，
其中从所述第一表面到所述第一隔离区域的上表面的最高位置的距离为20nm至30nm。
9.一种半导体器件，包括：
半导体衬底，具有主面；
多个第一突出部分，作为所述半导体衬底的部分，设置在所述半导体衬底的第一区域中，以沿着所述半导体衬底的所述主面在第一方向上延伸，并且沿着所述半导体衬底的所述主面在垂直于所述第一方向的第二方向上彼此间隔；
第一隔离区域，设置在彼此邻近的所述第一突出部分之间；以及
第一晶体管和第二晶体管，设置在从所述第一隔离区域的上表面露出的每个所述第一突出部分的上部之中和之上，在所述第一方向上彼此邻近，
其中在所述第二方向上彼此邻近的所述第一突出部分之间，所述第一隔离区域的上表面所处的位置低于通过将所述第一隔离区域的上表面的与一个所述第一突出部分的侧壁接触的位置连接至所述第一隔离区域的上表面的与另一所述第一突出部分的侧壁接触的位置所得到的第一表面。
10.根据权利要求9所述的半导体器件，还包括：
多个第二突出部分，作为所述半导体衬底的部分，设置在所述半导体衬底的与所述第一区域不同的第二区域中，以沿着所述半导体衬底的所述主面在第三方向上延伸，并且沿着所述半导体衬底的所述主面在垂直于所述第三方向的第四方向上彼此间隔；
第二隔离区域，设置在彼此邻近的所述第二突出部分之间；以及
第三晶体管，设置在从所述第二隔离区域的上表面露出的每个所述第二突出部分的上部之中和之上，
其中在所述第四方向上彼此邻近的所述第二突出部分之间，所述第二隔离区域的上表面的平坦度低于所述第一隔离区域的上表面的平坦度。
11.根据权利要求9所述的半导体器件，还包括：
多个第三突出部分，作为所述半导体衬底的部分，设置在所述半导体衬底的与所述第一区域不同的第二区域中，以沿着所述半导体衬底的所述主面在第五方向上延伸，并且沿着所述半导体衬底的所述主面在垂直于所述第五方向的第六方向上彼此间隔；
第三隔离区域，设置在彼此邻近的所述第三突出部分之间；以及
第四晶体管，设置在从所述第三隔离区域的上表面露出的每个所述第三突出部分的上部之中和之上，
其中在所述第六方向上彼此邻近的所述第三突出部分之间，所述第三隔离区域的上表面的一部分所处的位置低于通过将所述第三隔离区域的上表面的与一个所述第三突出部分的侧壁接触的位置连接至所述第三隔离区域的上表面的与另一所述第三突出部分的侧壁接触的位置所得到的第二表面。
12.根据权利要求9所述的半导体器件，
其中所述第一晶体管和所述第二晶体管被包括在非易失性存储单元中，
其中所述第一晶体管包括：第一绝缘膜，形成在从所述第一隔离区域的上表面露出的所述第一突出部分的上部的对应上表面和侧壁之上；以及第一栅电极，经由所述第一绝缘膜在所述第二方向上延伸，
其中所述第二晶体管包括：第二绝缘膜，形成在从所述第一隔离区域的上表面露出的所述第一突出部分的上部的对应上表面和侧壁之上；以及第二栅电极，经由所述第二绝缘膜在所述第二方向上延伸，并且
其中所述第二绝缘膜包括捕获绝缘膜，并且所述第一栅电极和所述第二栅电极被设置为使得所述第二绝缘膜夹置在所述第一栅电极和所述第二栅电极之间。
13.根据权利要求9所述的半导体器件，
其中在所述第二方向上彼此邻近的所述第一突出部分之间，所述第一隔离区域的上表面在沿着所述第二方向的截面中具有突出形状。
14.根据权利要求9所述的半导体器件，
其中当所述第二方向上的所述第一表面的宽度为W且从所述第一表面到所述第一隔离区域的上表面的最低位置的距离为D时，D/W为0.4至0.8。
15.根据权利要求9所述的半导体器件，
其中从所述第一表面到所述第一隔离区域的上表面的最低位置的距离为40nm至60nm。
16.一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底的主面之上形成具有第一厚度的第一绝缘膜，然后在所述第一绝缘膜之上形成具有第二厚度的第二绝缘膜，所述第二厚度大于所述第一厚度；
(b)顺序地处理所述第二绝缘膜、所述第一绝缘膜和所述半导体衬底，以形成多个沟槽，由此形成多个突出部分，所述多个突出部分由所述半导体衬底的部分制成，沿着所述半导体衬底的所述主面在第一方向上延伸，并且沿着所述半导体衬底的所述主面在垂直于所述第一方向的第二方向上彼此间隔；
(c)在所述半导体衬底的所述主面之上沉积第三绝缘膜，使得所述第三绝缘膜被嵌入到所述沟槽中；
(d)平坦化所述第三绝缘膜的上表面和所述第二绝缘膜的上表面；
(e)去除所述第二绝缘膜；
(f)执行各向同性干蚀刻以去除所述第一绝缘膜，露出所述突出部分的对应上表面，凹陷所述第三绝缘膜的上表面和侧面，并且从所述第三绝缘膜的上表面露出所述突出部分的对应侧壁；
(g)形成在所述第二方向上延伸的第一栅电极，使得第四绝缘膜夹置在所述第一栅电极与从所述第三绝缘膜的上表面露出的所述突出部分的对应上表面和侧壁中的每一个之间；以及
(h)形成在所述第二方向上延伸的第二栅电极，使得包括捕获绝缘膜的第五绝缘膜被夹置在所述第二栅电极与从所述第三绝缘膜的上表面露出的所述突出部分的对应上表面和侧壁以及所述第一栅电极的一个侧壁中的每一个之间，
其中在所述第二方向上彼此邻近的所述突出部分之间，所述第三绝缘膜的上表面的一部分的层级高于通过将所述第三绝缘膜的上表面的与一个所述突出部分的侧壁接触的位置连接至所述第三绝缘膜的上表面的与另一所述突出部分的侧壁接触的位置所得到的第一表面。
17.根据权利要求16所述的制造半导体器件的方法，
其中在步骤(a)中，形成具有多层结构的所述第二绝缘膜，所述多层结构包括第一氮化硅膜、二氧化硅膜和第二氮化硅膜，并且
其中步骤(e)包括以下步骤：
(e1)去除所述第二氮化硅膜；
(e2)执行各向同性干蚀刻以去除所述二氧化硅膜并且凹陷所述第三绝缘膜的上表面和侧面；以及
(e3)去除所述第一氮化硅膜。
18.根据权利要求16所述的制造半导体器件的方法，在步骤(e)和步骤(f)之间，还包括以下步骤：
(i)执行蚀刻以凹陷所述第三绝缘膜的上表面。
19.根据权利要求16所述的制造半导体器件的方法，
其中当所述第二方向上的所述第一表面的宽度为W且从所述第一表面到所述第三绝缘膜的上表面的最高位置的距离为H时，H/W为0.2至0.5。
20.根据权利要求16所述的制造半导体器件的方法，
其中从所述第一表面到所述第三绝缘膜的上表面的最高位置的距离为20nm至30nm。
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