CN109979997A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请的各实施例涉及半导体器件及其制造方法。在具有在栅极电极和半导体基底之间的铁电膜的铁电存储器中，防止了栅极绝缘膜的介电击穿并且增强了铁电膜的极化性能，以提高半导体器件的性能。在包括场效应晶体管的存储器单元中，该场效应晶体管包括被形成在半导体基底上的控制栅极电极，在控制栅极电极和半导体基底的主表面之间，顺电膜和铁电膜通过依次堆叠在半导体基底的主表面上而被形成。

Description

半导体器件及其制造方法
相关申请的交叉引用
2017年12月28日提交的日本专利申请第2017-253646号的公开以整体内容通过引用并入本文。该公开包括说明书、附图和摘要。
技术领域
本发明涉及一种半导体器件及其制造方法，具体涉及一种在被应用于被用作存储元件的、使用铁电膜的半导体器件时有效的技术及其制造方法。
背景技术
近年来，已经开发了使用铁电材料的铁电存储器，作为在低电压下工作的半导体存储元件。铁电存储器是非易失性的存储元件，其中，铁电材料的极化方向被控制，以引起信息被写入的状态和信息被擦除的状态之间的转换。
作为一种可以在高速下工作并且可以被减小尺寸、漏电流和功耗的场效应晶体管，鳍型晶体管是已知的。鳍型晶体管(FINFET，表示鳍式场效应晶体管)是一种半导体元件，其例如具有由半导体层制成的类板(类壁)图案并且具有栅极电极，该半导体层作为沟道层突出在基底上，该栅极电极形成以便安装在图案上。
专利文献1(美国专利申请公布第2015/0214322号的说明书)描述了一种由晶体管制成的铁电存储器，该晶体管包括在半导体基质上依次形成的SiON层、HfO2层、TiN层和栅极电极。
[相关技术文献]
[专利文献]
[专利文献1]
美国专利申请公布第2015/0214322号的说明书。
发明内容
在使用HfO2膜的铁电存储器中，HfO2膜的晶相需要是正交晶的，该HfO2膜是铁电膜。然而，正交晶的晶相是亚稳相。当在半导体器件的制造工艺中，在半导体基底上形成无定形的(非晶的)HfO2膜并且然后在例如约600℃至1000℃的高温下进行热处理以结晶时，HfO2膜的晶相转变为单斜晶相，该单斜晶相是稳定相。这导致一个问题：HfO2膜不再是铁电的而是顺电的，并且该元件通常不作为存储元件工作。
当电压被施加到栅极电极以用于向铁电膜施加正电场或负电场并且控制极化反转时，如果从半导体基底进入铁电膜的电子被捕获在铁电膜中，则铁电膜的性能下降。为了防止这种情况，可以考虑在铁电膜下插入界面层(阻挡层)，由此抑制归因于电荷俘获的铁电层的性能下降。然而，当界面层的介电常数低时，出现的问题是：在铁电膜中感应的电场引起界面层的介电击穿，导致击穿电压失效。在界面层和铁电层之间插入金属膜的情况下，当界面层的静电电容低时，出现的问题是：不太可能将电场施加到铁电层来增加电压以引起极化反转。
根据本说明书的陈述和附图，本发明的其他问题和新特征将变得清楚。
以下是本发明中公开的实施例中的一个代表性实施例的概要的简要描述。
在根据一个实施例的半导体器件中，在包括场效应晶体管的存储器单元中，该场效应晶体管包括形成在半导体基底上的控制栅极电极，在控制栅极电极和半导体基底的主表面之间，顺电膜和铁电膜通过被依次堆叠在半导体的主表面上而形成。
本发明公开的实施例可以提高半导体器件的性能。
附图说明
图1是示出半导体芯片的布局构造的示意图，在该半导体芯片中安装了根据本发明的第一实施例的半导体器件；
图2是示出根据本发明的第一实施例的半导体器件的截面图；
图3是示出根据本发明的第一实施例的半导体器件的一部分的放大截面图；
图4是示出在根据本发明的第一实施例的半导体器件中的“写入”、“擦除”和“读取”操作期间，将电压施加到所选存储器单元的各个部分的条件的示例的表；
图5是图示根据本发明的第一实施例的半导体器件的制造工艺的截面图；
图6是图示半导体器件的图5之后的制造工艺的截面图；
图7是图示半导体器件的图6之后的制造工艺的截面图；
图8是图示半导体器件的图7之后的制造工艺的截面图；
图9是图示半导体器件的图8之后的制造工艺的截面图；
图10是图示半导体器件的图9之后的制造工艺的截面图；
图11是图示半导体器件的图10之后的制造工艺的截面图；
图12是在根据本发明的第一实施例的半导体器件的制造工艺中使用的微波加热器件的示意图；
图13是图示半导体器件的图11之后的制造工艺的截面图；
图14是图示半导体器件的图13之后的制造工艺的截面图；
图15是图示半导体器件的图14之后的制造工艺的截面图；
图16是图示半导体器件的图15之后的制造工艺的截面图；
图17是图示半导体器件的图16之后的制造工艺的截面图；
图18是图示半导体器件的图17之后的制造工艺的截面图；
图19是图示半导体器件的图18之后的制造工艺的截面图；
图20是图示半导体器件的图19之后的制造工艺的截面图；
图21是图示根据本发明的第一实施例的第一变型的半导体器件的制造工艺的截面图；
图22是图示半导体器件的图21之后的制造工艺的截面图；
图23是图示根据本发明的第一实施例的第二变型的半导体器件的制造工艺的截面图；
图24是图示半导体器件的图23之后的制造工艺的截面图；
图25是示出根据本发明的第二实施例的半导体器件的平面图；
图26是示出根据本发明的第二实施例的半导体器件的透视图；
图27是示出根据本发明的第二实施例的半导体器件的截面图；
图28是示出根据本发明的第二实施例的半导体器件的截面图；
图29是示出在根据本发明的第二实施例的半导体器件中的“写入”、“擦除”和“读取”操作期间，将电压施加到所选存储器单元的各个部分的条件的示例的表；
图30是图示根据本发明的第二实施例的半导体器件的制造工艺的截面图；
图31是图示半导体器件的图30之后的制造工艺的透视图；
图32是图31中所示的半导体器件在其制造工艺期间沿Y方向的截面图；
图33是图示半导体器件的图32之后的制造工艺的透视图；
图34是图33中所示的半导体器件在其制造工艺期间沿Y方向的截面图；
图35是图示半导体器件的图34之后的制造工艺的透视图；
图36是图35中所示的半导体器件在其制造工艺期间沿Y方向的截面图；
图37是图示半导体器件的图36之后的制造工艺的透视图；
图38是图示半导体器件的图37之后的制造工艺的透视图；
图39是图38中所示的半导体器件在其制造工艺期间沿Y方向的截面图；
图40是图示半导体器件的图39之后的制造工艺的透视图；
图41是图40中所示的半导体器件在其制造工艺期间沿Y方向的截面图；
图42是图示半导体器件的图41之后的制造工艺的透视图；
图43是图42中所示的半导体器件在其制造工艺期间沿Y方向的截面图；
图44是图示半导体器件的图43之后的制造工艺的截面图；
图45是图示半导体器件的图44之后的制造工艺的截面图；
图46是图示半导体器件的图45之后的制造工艺的截面图；
图47是图示半导体器件的图46之后的制造工艺的截面图；
图48是图示半导体器件的图47之后的制造工艺的截面图；
图49是图示半导体器件的图48之后的制造工艺的截面图；
图50是图示半导体器件的图49之后的制造工艺的截面图；
图51是图示半导体器件的图50之后的制造工艺的截面图；
图52是图示半导体器件的图51之后的制造工艺的截面图；
图53是图示半导体器件的图52之后的制造工艺的截面图；
图54是图示半导体器件的图53之后的制造工艺的截面图；
图55是图示半导体器件的图54之后的制造工艺的截面图；
图56是图示半导体器件的图55之后的制造工艺的截面图；
图57是图示半导体器件的图56之后的制造工艺的截面图；
图58是图示半导体器件的图57之后的制造工艺的截面图；
图59是图示半导体器件的图58之后的制造工艺的截面图；
图60是图示半导体器件的图59之后的制造工艺的截面图；
图61是图示半导体器件的图60之后的制造工艺的截面图；
图62是图示半导体器件的图61之后的制造工艺的截面图；
图63是图示半导体器件的图62之后的制造工艺的截面图；
图64是图示半导体器件的图63之后的制造工艺的截面图；
图65是图示半导体器件的图64之后的制造工艺的截面图；
图66是图示半导体器件的图65之后的制造工艺的截面图；
图67是图示半导体器件的图66之后的制造工艺的截面图；
图68是图示半导体器件的图67之后的制造工艺的截面图；
图69是图示半导体器件的图68之后的制造工艺的截面图；
图70是图示半导体器件的图69之后的制造工艺的截面图；
图71是图示半导体器件的图70之后的制造工艺的截面图；
图72是图示半导体器件的图71之后的制造工艺的截面图；
图73是图示半导体器件的图72之后的制造工艺的截面图；
图74是图示半导体器件的图73之后的制造工艺的截面图；
图75是图示作为比较示例的半导体器件的制造工艺的截面图。
具体实施例
以下将在附图的基础上详细描述本发明的实施例。注意，贯穿用于图示实施例的所有附图，由相同的附图标记来表示具有相同功能的组件，并且省略了对这些组件的重复描述。此外，在以下的实施例中，除非特别必要，否则将不会重复相同部分或相似部分的描述。
(第一实施例)
<半导体芯片的布局构造的示例>
参考图1至图4，将给出对具有本第一实施例中的铁电存储器的半导体器件的描述，该铁电存储器是非易失性存储器。图1是示出半导体芯片的布局构造的示例的示意图，本第一实施例中的半导体器件被安装在该半导体芯片中。图2是示出根据本第一实施例的半导体器件的截面图。图3是示出根据本第一实施例的半导体器件的一部分的放大截面图。图4是示出在根据本发明的第一实施例的半导体器件中的“写入”、“擦除”和“读取”操作期间，将电压施加到所选存储器单元的各个部分的条件的示例的表。
首先，将给出对半导体器件(半导体芯片)的布局构造的描述，在该半导体器件中形成包括非易失性存储器的系统。在图1中，半导体芯片CHP具有CPU(中央处理单元)CC1、RAM(随机存取存储器)CC2和模拟电路CC3。半导体芯片CHP还具有EEPROM(电可擦除可编程只读存储器)CC4、铁电存储器CC5和I/O(输入/输出)电路CC6，以形成半导体器件。
CPU(电路)CC1也被称为中央处理单元，从存储器件读取指令，解码指令，并且基于指令执行各种算术运算、控制等。
RAM(电路)CC2是存储器，从该存储器可以随机读取存储在其中的信息，即，根据需要并且可以将待存储的信息新写入该存储器中。RAM CC2也称为随机可写/可读存储器。作为RAM，使用静态电路的SRAM(静态RAM)被使用。
模拟电路CC3处理在时间上连续变化的电压信号和电流信号，即模拟信号。模拟电路CC3例如包括放大电路、转换电路、调制电路、振荡电路、电源电路等。
EEPROM CC4和铁电存储器CC5属于非易失性存储器，其中，存储在其中的信息通过写操作和擦除操作是电可重写的，并且EEPROM CC4和铁电存储器CC5也称为电可擦除和可编程只读存储器。EEPROM CC4中的存储器单元中的每一个存储器单元例如包括存储(存储器)MONOS(金属氧化物氮化物氧化物半导体)晶体管、存储(存储器)MNOS(金属氮化物氧化物半导体)晶体管等。在EEPROM CC4中，存储了各种频繁被重写的数据。EEPROM CC4或铁电存储器CC5不仅具有按行和列布置的多个非易失性存储器单元的存储器单元阵列，还具有地址缓冲器、行解码器、列解码器、校验感测放大器电路、感测放大器电路、写入电路等。
I/O电路CC6是输入/输出电路，该输入/输出电路用于执行从半导体芯片CHP内部至耦合到半导体芯片CHP的外部器件的数据输出、从耦合到半导体芯片CHP的外部器件至半导体芯片的数据输入等。
本第一实施例中的半导体器件具有存储器单元区和逻辑电路区。在存储器单元区中，形成存储器单元阵列，在该存储器单元阵列中按行和列布置多个非易失性存储器单元。在逻辑电路区中，形成CPU CC1、RAM CC2、模拟电路CC3和I/O电路CC6以及EEPROM CC4和铁电存储器CC5的地址缓冲器、行解码器、列解码器、校验感测放大器电路、感测放大器电路、写入电路等。
<半导体器件的结构>
图2示出了本第一实施例中的存储器单元MC1和n型晶体管Q1。图2的左侧部分示出了存储器单元区MR，其中形成包括在非易失性存储器中的存储器单元MC，该存储器单元MC是铁电存储器。图2的右侧部分示出了逻辑电路区(外围电路区)LR，其中形成n型晶体管Q1，n型晶体管Q1是n型MISFET(金属绝缘体半导体场效应晶体管或MIS场效应晶体管)。外围电路是指非易失性存储器以外的电路。外围电路包括存储器模块内部的控制电路、读出放大器、列解码器、行解码器、用于向/来自存储器模块外部的数据交换的输入/输出电路、电源电路等，并且包括存储器模块外部的诸如CPU的处理器、各种模拟电路、SRAM(静态随机存取存储器)存储器模块、外部输入/输出电路等。形成在逻辑电路区LR中的n型晶体管是使用比用于驱动存储器单元MC1的电压更低的电压驱动的低击穿电压MISFET。
形成在存储器单元区MR中的存储器单元MC1形成在例如图1的铁电存储器CC5中。逻辑电路区LR中的n型晶体管Q1形成在例如RAM CC2、CPU CC1等中。
在本第一实施例中，将对以下情况给出描述：作为包括在存储器单元区MR中的存储器单元MC1中的晶体管，n沟道MISFET被形成。然而，也可以反转导电类型并且在存储器单元区MR中形成p沟道MISFET。同样地，在本第一实施例中，将对在逻辑电路区LR中形成n沟道MISFET的情况给出描述。然而，也可以反转导电类型并且在逻辑电路区LR中形成p沟道MISFET。还可以在逻辑电路区LR中形成n沟道MISFET和p沟道MISFET，即CMISFET(互补MISFET)。
如图2所示，本第一实施例中的半导体器件具有由p型单晶硅(Si)等制成的半导体基底(半导体晶片)SB，该p型单晶硅具有例如约1Qcm至10Ωcm的电阻力。半导体基底SB包括主表面(上表面)和与主表面相对的背表面(下表面)。存储器单元MC1和n型晶体管Q1形成在半导体基底SB的主表面中。在半导体基底SB的主表面中形成多个沟槽，并且在沟槽中形成由限定有源极区的绝缘膜制成的隔离区EI。隔离区EI被提供，以便在沿着半导体基底SB的主表面布置的各个区之间将各个元件彼此电隔离。在存储器单元区MR中的每一个存储器单元区MR和逻辑电路区LR中，提供隔离区EI，以便将多个元件彼此电隔离。
隔离区EI由诸如氧化硅的绝缘体制成，并且通过例如STI(浅沟槽隔离)方法、LOCOS(硅的局部氧化)方法等形成。在本文中，通过STI方法形成隔离区EI。
在存储器单元区MR中形成的铁电存储器中的存储器单元MC1是非易失性存储元件，该非易失性存储元件包括控制栅极电极CG1和源极区和漏极区对，该控制栅极电极CG1经由多层膜形成在半导体基底SB上，该多层膜包括依次形成的顺电膜HK1、铁电膜HK2和金属膜MF1，源极区和漏极区对形成在位于控制栅极电极CG1侧面的半导体基底SB的上表面中。在存储器单元MC1下的半导体基底SB的主表面中，形成p型阱PW1，其中以相对低的浓度引入p型杂质(例如，B(硼))。控制栅极电极CG1由例如多晶硅膜制成。
前述的源极区和漏极区对中的每一个区都具有延伸区EX1，该延伸区EX1是n型半导体区，其中以相对低的浓度引入n型杂质(例如，As(砷)、P(磷)或者As和P两者)。延伸区EX1、扩散区D1和p型阱PW1各自形成为从半导体基底SB的主表面(上表面)延伸到半导体基底SB的深度中间的相应点。p型阱PW1的深度大于延伸区EX1、扩散区D1和隔离区EI的相应深度。前述的源极区和漏极区对中的每一个区都具有扩散区(扩散层)D1，其是n+型半导体区，其中以相对高的浓度引入n型杂质(例如，As(砷)或As和P两者)。
因此，前述的源极区和漏极区对中的每一个区都不仅具有n型杂质浓度较高的扩散区D1，还具有杂质浓度低于扩散区D1中的杂质浓度的延伸区EX1。换言之，前述的源极区和漏极区对中的每一个区都具有LDD(轻掺杂漏极)结构。在源极区和漏极区对中的每一个区中，延伸区EX1形成在比扩散区D1的位置更靠近控制栅极电极CG1的位置处。具体地，延伸区EX1和扩散区D1形成在半导体基底SB的主表面中，并且延伸区EX1被放置在扩散区D1和控制栅极电极CG1正下的半导体基底SB的主表面之间。在本文中，延伸区EX1形成为比扩散区D1浅，但是也可以形成为比扩散区D1深。
当在本发明中提及关于形成在半导体基底SB的主表面(上表面)中的半导体区的深度时，深度是指在垂直于半导体基底SB的主表面的方向(高度方向、深度方向、垂直方向或竖直方向)上的距离，该距离是从半导体基底SB的上表面到半导体区的最低位置处的下表面(更靠近半导体基底SB的背表面)的距离。
在包括在存储器单元MC1中的MISFET的沟道长度方向上，包括顺电膜HK1、铁电膜HK2、金属膜MF1的多层膜和控制栅极电极CG1的两个侧表面与相应的侧壁间隔物接触，每个侧壁间隔物SW都由绝缘膜制成。每个侧壁间隔物SW由包括例如氮化硅膜和氧化硅膜的多层膜制成。在前述的多层膜和侧壁间隔物SW之间，还可以形成偏移间隔器，每个偏移间隔器都由例如氮化硅膜、氧化硅膜或其多层膜制成。控制栅极电极CG1和扩散区D1的各自上表面露出在侧壁间隔物SW之外。
低击穿电压n型晶体管Q1包括栅极电极GE以及源极区和漏极区对，该栅极电极GE经由栅极绝缘膜GI形成在半导体基底SB的主表面上，源极区和漏极区对形成在位于栅极电极GE侧面的半导体基底SB的主表面中。与形成在存储器单元区MR中的源极区和漏极区类似，源极区和漏极区具有作为n-型半导体区的延伸区EX2和作为n+型半导体区的扩散区D2，扩散区D2中的每个扩散区D2具有比延伸区EX2中的每个延伸区EX2的杂质浓度更高的杂质浓度。延伸区EX2和扩散区D2形成在半导体基底SB的主表面中，并且延伸区EX2被放置在扩散区D2和控制栅极电极GE正下的半导体基底SB的主表面之间。
栅极绝缘膜GI具有例如约2nm的厚度并且由例如氧化硅膜制成。例如，栅极电极GE由多晶硅膜制成。n型晶体管Q1的栅极电极GE的沿沟道长度方向的两个侧表面被相应的侧壁间隔物SW覆盖。侧壁间隔物SW将栅极电极GE的上表面和扩散区D2的上表面露出。在n型晶体管Q1下的半导体基底SB的主表面中，形成p型阱PW2，其中以相对低的浓度引入p型杂质(例如，B(硼))。p型阱PW2的深度大于延伸区EX2、扩散区D2和隔离区EI的相应深度。
由于低击穿电压n型晶体管Q1是在高速下工作所需的元件，因此栅极电极GE的栅极长度相对小，并且栅极绝缘膜GI的厚度相对小。
控制栅极电极CG1和栅极电极GE的各自的厚度相等，但是控制栅极电极CG1的上表面的高度大于栅极电极GE的上表面的高度。这是因为：在栅极电极GE和半导体基底SB之间，仅提供一层氧化硅膜作为栅极绝缘膜GI，而在控制栅极电极CG1和半导体基底SB之间，形成包括顺电膜HK1、铁电膜HK2和金属膜MF1的多层膜。注意，顺电膜HK1和铁电膜HK2具有栅极绝缘膜的功能。本文中提及的高度是指在高度方向上的距离，除非另外特别说明，否则该距离是距半导体基底SB的主表面的距离。
存储器单元区MR中的控制栅极电极CG1和扩散区D1以及逻辑电路区LR中的栅极电极GE和扩散区D1的各自的上表面被硅化物层S1覆盖。硅化物层S1中的每个硅化物层S1由例如钴硅化物层、镍硅化物层、镍铂硅化物层等制成。
在半导体基底SB上，形成层间绝缘膜IL以覆盖存储器单元MC1和n型晶体管Q1。层间绝缘膜IL主要由例如氧化硅膜制成并且具有平坦化的上表面。层间绝缘膜IL的厚度大于包括顺电膜HK1、铁电膜HK2、金属膜MF1的多层膜，控制栅极电极CG1和硅化物层S1的厚度。层间绝缘膜IL覆盖在控制栅极电极CG1、栅极电极GE和硅化物层S1的各自的上表面上。
经由硅化物层S1，将插塞(接触插塞)CP耦合到控制栅极电极CG1和扩散区对D1的相应上表面。插塞CP是延伸穿过层间绝缘膜IL的耦合金属膜(导电耦合部分)。在图1中，未示出被电耦合到控制栅极电极CG1的插塞，但是该插塞形成在另一区中。
同样地，经由硅化物层S1，将插塞CP耦合到栅极电极GE和扩散区对D2的相应上表面。在图1中，未示出被电耦合到栅极电极GE的插塞，但是该插塞形成在另一区中。
多个插塞CP中的每一个插塞CP主要由例如W(钨)制成。可以想到：插塞CP包括由W(钨)制成的主导体膜和覆盖在主导体膜的侧表面和底表面的阻挡导体膜。然而，在附图中，省略了包括主导体膜和阻挡导体膜的多层结构的图示，并且插塞CP被示为一层导体膜。注意，可以使用例如TiN(氮化钛)作为阻挡导体膜的材料。
在层间绝缘膜IL和插塞CP上，附加地形成层间绝缘膜(未示出)。层间绝缘膜主要由例如氧化硅膜制成。层间绝缘膜具有从其上表面延伸到其下表面的多个导线沟槽。在导线沟槽中的每个导线沟槽中，嵌入导线M1。导线M1主要由例如Cu(铜)制成并且通过例如所谓的单镶嵌方法来形成。导线M1的上表面和层间绝缘膜的上表面被平坦化以大致彼此齐平。层间绝缘膜和多个导线M1被包括在第一布线层中。第一布线层位于半导体基底SB的主表面上并且最靠近半导体基底SB的主表面。
导线M1的底表面被耦合到插塞CP的上表面。因此，经由插塞CP和硅化物层S1，将导线M1电耦合到控制栅极电极CG1、栅极电极GE以及源极区和漏极区。注意，在图1中未示出的另一区中形成分别被电耦合到控制栅极电极CG1和栅极电极GE的导线M1。
本文中使用的顺电膜HK1具有比SiN(氮化硅)的介电常数更高的介电常数(相对电容率)。简言之，顺电膜HK1是所谓的高k膜。顺电膜HK1是由以下材料制成的绝缘膜：当向该材料施加电场时发生介电极化，并且当从该材料去除电场时介电极化被减小到零，即，顺电材料。具体地，与铁电材料不同，在顺电膜HK1中，在没有施加的电场时则没有极化维持。顺电膜HK1由例如HfSiO4(硅酸铪)，HfO2(氧化铪)或ZrO2(氧化锆)制成。在顺电膜HK1中，也可以引入诸如Zr(锆)、Si(硅)、N(氮)、C(碳)或F(氟)的杂质。顺电膜HK1的厚度是例如2nm。
顺电膜HK1具有多晶结构，其是正交晶体结构之外的晶体结构(晶相)。具体地，包含Hf或Zr的膜的晶体结构的示例包括正交晶体结构，单斜晶体结构和四方晶体结构，并且顺电膜HK1的晶体结构不是正交晶体结构，而是单斜晶体结构或四方晶体结构。即使顺电膜HK1中包括的大量晶粒中的一些晶粒具有正交晶体结构，顺电膜HK1的正交晶粒的体积与单位体积的比例也小于50％。换言之，顺电膜HK1中包括的大量晶粒的50％或更多具有正交晶体结构之外的晶体结构。这意味着顺电膜HK1中包括的多个晶粒的主晶相是单斜晶相、四方晶相、或单斜晶相和四方晶相两者。换言之，顺电膜HK1中包括的大量晶粒的50％或更多具有正交晶体结构之外的晶体结构。在本发明中，主要由正交晶体之外的晶体制成的高k膜被称为顺电膜。
铁电膜HK2是具有比SiN(氮化硅)和顺电材料中的每一个的介电常数(相对电容率)更高的介电常数(相对电容率)的膜。换言之，铁电膜HK2既不是SiN膜也不是绝缘膜，绝缘膜具有比SiN膜的介电常数更低的介电常数。简言之，铁电膜HK2是所谓的高k膜，并且铁电膜HK2的介电常数(相对电容率)高于顺电膜HK1的介电常数(相对电容率)。铁电膜HK2是由以下材料制成的绝缘膜：当向该材料施加电场时发生介电极化，并且即使当从该材料去除电场时介电极化也不减小到零，即介电材料。具体地，与顺电材料不同，在铁电膜HK2中，即使没有施加电场时极化仍然存在。在铁电材料中，即使没有外部电场时电偶极子也是对齐的，并且可以使用电场改变偶极子的方向。
为了允许高k膜作为铁电膜起作用，高k膜必须具有正交晶相。换言之，主要由具有正交晶相之外的晶相的晶体形成的高k膜是顺电膜。因此，在铁电存储器中，为了增加铁电膜中的残留极化、提高铁电材料的性能，并且降低用于铁电存储器的驱动功率，必须将铁电膜中包括的正交晶体与所有晶体的比例最大化。
铁电膜HK2例如由HfSiO4(硅酸铪)、HfO2(氧化铪)或HfZrO2(铪氧化锆)制成。简言之，铁电膜HK2是氧化铪(HfXOY)膜。在铁电膜HK2中，可以引入诸如Zr(锆)、Si(硅)、N(氮)、C(碳)或F(氟)的杂质。具体地，铁电膜HK2例如包括以1∶1比例混合的HfO2和杂质(例如，Zr或Si等)。铁电膜HK2的杂质浓度例如是50％。铁电膜HK2中的杂质(Zr、Si、N、C或F)浓度(杂质浓度)高于顺电膜HK1中的杂质(Zr、Si、N、C或F)浓度(杂质浓度)。
铁电膜HK2的厚度例如是10nm至20nm。因此，铁电膜HK2的厚度大于顺电膜HK1的厚度。这使得通过将电压施加到控制栅极电极CG1而产生的电场(栅极电场)更容易地被施加到铁电膜HK2。具体地，当铁电膜HK2形成得比顺电膜HK1厚时，将栅极电场集中在铁电膜HK2上，使得更容易地极化铁电膜HK2。这可以降低存储器单元MC1的工作电压。
铁电膜HK2具有多晶结构，多晶结构是正交晶体结构(晶相)。即使铁电膜HK2中包括的大量晶粒中的一些晶粒具有正交晶体结构之外的晶体结构，铁电膜HK2的正交晶粒之外的晶粒的体积与单位体积的比例也小于50％。换言之，铁电膜HK2中包括的大量晶粒的50％或更多具有正交晶体结构。简言之，本发明中提到的铁电膜是主要由正交晶体制成的高k膜。
金属膜MF1是由例如TiN(氮化钛)膜制成的导电膜。金属膜MF1的厚度例如是10nm至20nm。金属膜MF1是帽盖膜，其被提供以便对铁电膜HK2施加应力。在制造铁电存储器的工艺中，加热以非晶(无定形)态沉积的HfO2膜，由此形成由结晶的HfO2膜制成的铁电膜HK2。此时，对形成在无定形HfO2膜上的金属膜MF1进行加热，以增加在铁电膜HK2中形成正交晶粒的可能性。具体地，通过形成金属膜MF1，铁电膜HK2中包括的正交晶粒与所有晶粒的比例增加，由此实现以低电压极化铁电膜HK2。这可以降低存储器单元MC1的功耗。
顺电膜HK1是界面层(阻挡层)，其被提供以防止电子被捕获(捕捉)在包括铁电膜HK2的栅极绝缘膜中。在操作铁电存储器时，可以将电压施加到控制栅极电极，以向铁电膜施加正电场或负电场并且控制铁电膜的极化反转。在那种情况下，电子可以从半导体基底进入铁电膜。当电荷因此被捕获在包括铁电膜的栅极绝缘膜中时，铁电膜的性能下降。
具体地，在将正电压施加到控制栅极电极以使铁电存储器中的包括晶体管的存储器单元进入擦除状态(晶体管的阈值电压低的状态)时，电荷被捕获在栅极绝缘膜中以增加晶体管的阈值电压。相反地，在将负电压施加到控制栅极电极以使存储器单元进入写入状态(晶体管的阈值电压高的状态)时，从栅极绝缘膜中提取被捕获在其中的电荷以降低晶体管的阈值电压。因此，被捕获在栅极绝缘膜中的电荷可能阻止铁电存储器正常工作。
为了防止电荷由此被捕获，在本第一实施例中，顺电膜HK1形成为图2所示的铁电膜HK2和半导体基底SB之间的界面层(阻挡层)。这可以防止电荷被捕获在包括顺电膜HK1和铁电膜HK2的栅极绝缘膜中。因此，可以防止铁电膜HK2的性能下降。
接下来，使用图3，将给出对顺电膜HK1和铁电膜HK2的具体构造的描述。图3示出了顺电膜HK1和铁电膜HK2的放大关系中的相应多晶结构。省略了铁电膜HK2上的结构(包括控制栅极电极、侧壁间隔物、层间绝缘膜等)的图示。
如图3所示，顺电膜HK1包括多个晶体GR1，而铁电膜HK2包括多个晶体GR2。晶体GR1中的每一个的直径(晶粒直径)例如是1nm至2nm，而晶体GR2中的每一个的直径(晶粒直径)例如是5nm至10nm。换言之，铁电膜HK2中包括的晶体GR2的平均晶粒直径大于顺电膜HK1中包括的晶体GR1的平均晶粒直径。多个晶体GR1的相应晶粒直径和高度是变化的，并且多个晶体GR2的相应晶粒直径和高度也是变化的。因此，顺电膜HK1和铁电膜HK2的上表面中的每一个都具有不均匀性。由于铁电膜HK2中包括的晶体GR2的晶粒直径大于顺电膜HK1中包括的晶体GR1的晶粒直径，因此铁电膜HK2的上表面的不均匀性(粗糙度)大于顺电膜HK1的上表面(粗糙度)的不均匀性。
晶体GR1和GR2之间的尺寸差异的一个原因是铁电膜HK2被形成为具有比顺电膜HK1的厚度更大的厚度。另一个原因是晶体GR2的晶粒直径被设定得大，由此改善铁电膜HK2的极化特性。理想地，铁电膜HK2优选地仅包括单晶体。然而，由于难以形成单晶体，因此铁电膜HK2被形成为多晶膜。由于相邻晶体GR2之间的边界区(晶粒边界)中不发生极化，因此优选地最小化晶粒边界的数目。
因此，在本第一实施例中，将晶体GR2形成为比晶体GR1大，以减少晶粒边界的数目。通过增加晶粒直径，铁电膜HK2中包括的多个晶体GR2更可能在相同方向上被极化。这可以增加在向铁电膜HK2施加电压后的残留极化。残留极化是：当被施加到铁电膜HK2的电场为零时，保留在铁电膜HK2中的极化尺寸。通过增加铁电膜HK2中的残留极化，可以降低铁电存储器的工作电压并且改善铁电存储器中的信息保持特性。
<半导体器件中的操作>
接下来，将参考图4给出对非易失性存储器中的操作的示例的描述。
图4是示出在“写入”、“擦除”和“读取”操作期间将电压施加到所选存储器单元的各个部分的条件的例子的表。在图4的表中，示出了在“写入”、“擦除”和“读取”操作中的每个操作期间，被施加到图2所示的存储器单元(所选存储器单元)MC1的漏极区的电压Vd、被施加到存储器单元MC1的控制栅极电极CG1的电压Vg、被施加到存储器单元MC1的源极区的电压Vs和被施加到存储器单元MC1的p型阱PW1的电压Vb。注意，图4的表中示出的是用于电压施加的条件的优选示例。用于电压施加的条件不限于此，并且可以在必要时进行各种改变。在本第一实施例中，使存储器单元MC1进入以下状态被限定为“写入”操作：铁电膜HK2向上极化并且存储器单元MC1中包括的晶体管的阈值电压相对高。另一方面，使存储器单元MC1进入以下状态被限定为“擦除”操作：铁电膜HK2向下极化并且存储器单元MC1中包括的晶体管的阈值电压相对低。
在本第一实施例中，通过向存储器单元MC1的控制栅极电极CG1施加负电压来执行对存储器单元MC1的“写入”操作。具体地，例如如图4中的“写入”行所示的这些电压被施加到被执行“写入”操作的所选存储器单元的各个部分。因此，所选存储器单元的铁电膜HK2被向上极化以实现“写入”操作。这增加了存储器单元MC1中包括的晶体管的阈值电压。因此，使存储器单元MC1进入已写入状态。
在本第一实施例中，通过向存储器单元MC1的控制栅极电极CG1施加正电压来执行对存储器单元MC1的“擦除”操作。具体地，如图4中的“擦除”行所示的这些电压被施加到被执行“擦除”操作的所选存储器单元的各个部分。因此，所选存储器单元的铁电膜HK2被向下极化以实现“擦除”操作。这降低了存储器单元MC1中包括的晶体管的阈值电压。因此，使存储器单元MC1进入已擦除状态。
在执行“读取”操作时，例如如图4中的“读取”行所示的这些电压被施加到被执行“读取”操作的所选存储器单元的各个部分。通过将在“读取”操作中待施加到控制栅极电极CG1的电压Vg设定为已写入状态中的前述晶体管的阈值电压和已擦除状态中的前述晶体管的阈值电压之间的值，可以确定已写入状态或已擦除状态。
<半导体器件的作用>
接下来，使用图75，将给出对本第一实施例中的半导体器件的作用的描述。图75是示出作为比较示例中的半导体装置的铁电存储器中的存储器单元MCA的截面图。
图75中所示的比较示例中的存储器单元MCA的结构与本第一实施例中的存储器单元的不同主要在于：在铁电膜HK2和半导体基底SB之间，形成既不是铁电膜也不是顺电膜的绝缘膜IFC。绝缘膜IFC例如由氧化硅膜或氮化硅膜制成。具体地，绝缘膜IFC的介电常数(相对电容率)不大于氮化硅的介电常数，使得绝缘膜IFC不是高k膜。
如上所述，在包括晶体管的铁电存储器中，为了防止电荷被捕获在包括铁电膜的栅极绝缘膜中，可以考虑在铁电膜和半导体基底之间形成界面层(阻挡层)。因此，在比较示例中，例如由氮化硅膜制成的绝缘膜IFC被提供在铁电膜HK2的下，以便被插入在半导体基底和铁电膜HK2之间。然而，在作为界面层的绝缘膜IFC由诸如氮化硅或氧化硅的具有低介电常数的材料制成时，出现的问题是：在铁电膜HK2中感应的电场引起界面层的介电击穿，导致击穿电压失效。
相反地，在本第一实施例中，如图2所示，顺电膜HK1被形成为界面层。由此通过形成由具有比氮化硅的介电常数(相对介电常数)更高的介电常数的材料制成的顺电膜HK1，可以防止铁电膜HK2中感应的电场引起界面层的介电击穿。因此，可以提高半导体器件的可靠性。
而且，在本第一实施例中，如使用图3所描述的，晶体GR2被形成得比晶体GR1大，以实现增加铁电膜HK2中的残留极化。这可以降低铁电存储器的工作电压并且改善铁电存储器中的信息保持特性。因此，可以提高半导体器件的性能。
作为形成比晶体GR1大的晶体GR2所采用的方法，在铁电膜HK2下形成顺电膜HK1，以使顺电膜HK1与铁电膜HK2的下表面接触。与界面层是由氮化硅膜、氧化硅膜等形成的情况相比，在界面层是由顺电膜HK1形成的情况下，当在界面层的上表面上形成铁电膜HK2时，不太可能在铁电膜HK2中形成晶核。因此，铁电膜HK2中包括的晶体GR2的数目减少了。这允许晶体GR2中的每一个晶体GR2生长得大，而不被相邻的晶体GR2抑制生长。因此，通过在铁电膜HK2下形成顺电膜HK1作为界面层，可以形成铁电膜HK2中包括的大的晶体GR2。
<半导体装置的制造工艺>
以下将使用图5至图20来描述制造本第一实施例中的半导体器件的方法。图5至图20是本第一实施例中的半导体器件在其形成工艺中的截面图。图5至图20示出了以从左到右的方向依次布置的存储器单元区MR和逻辑电路区LR。
首先，如图5所示，本文中提供了半导体基底SB。半导体基底SB由具有例如约1Ωcm至10Ωcm的特定电阻率的p型单晶硅等制成。接着，在半导体基底SB的外围表面中，使用光刻技术和蚀刻方法，形成多个沟槽(隔离沟槽)。然后，使用例如CVD(化学气相沉积)方法形成氧化硅膜以嵌入多个沟槽中的每一个沟槽中。然后，位于多个沟槽中的每个沟槽外部的氧化硅膜被去除，以形成被留在每个沟槽中的隔离区EI。隔离区EI主要由诸如氧化硅的绝缘体制成，并且具有例如STI结构。
接着，在存储器单元区MR中，使用离子注入方法，将杂质引入半导体基底SB的主表面中以形成p型阱PW1作为p型半导体区，该p型半导体区从半导体基底SB的主表面延伸到半导体基底SB的深度中间的点。另一方面，在逻辑电路区LR中，使用离子注入方法，将杂质引入半导体基底SB的主表面中以形成p型阱PW2作为p型半导体区，该p型半导体区从半导体基底SB的主表面延伸到半导体基底SB的深度中间的点。通过注入p型杂质(例如，B(硼))形成p型阱PW1和PW2。
接下来，如图6所示，在半导体基底SB的主表面上，形成绝缘膜IFA。绝缘膜IFA具有例如约2nm的厚度，并且例如由氧化硅膜制成。绝缘膜IFA可以通过例如氧化方法而被形成，氧化方法诸如热氧化方法、CVD方法等。
接下来，如图7所示，使用光刻技术和蚀刻方法，从存储器单元区MR中去除绝缘膜IFA。因此，在主单元区MR中，露出了半导体基底SB的主表面。
接下来，如图8所示，在半导体基底SB的主表面上，形成非晶(无定形)态的高k膜(绝缘膜)AM1。高k膜AM1可以通过例如CVD方法、PVD(物理气相沉积)方法或ALD(原子层沉积)方法而被形成。高k膜AM1的厚度例如是1nm至2nm。
接下来，如图9所示，在约600℃至1000℃下加热高k膜AM1以将其结晶(第一热处理)。因此，形成顺电膜HK1。顺电膜HK1的厚度例如是约1nm至2nm。顺电膜HK1具有比氮化硅的介电常数(相对电容率)更高的介电常数，并且由例如HfSiO4(硅酸铪)、HfO2(氧化铪)或ZrO2(氧化锆)制成。还可以将诸如Zr(锆)、Si(硅)、N(氮)、C(碳)或F(氟)的杂质引入顺电膜HK1中。
顺电膜HK1是包括多个晶体(晶粒或微晶)的多晶体。多个晶体的平均直径(晶粒直径)例如是1nm至2nm。这些晶体具有正交晶体结构之外的晶体结构。简言之，顺电膜HK1是主要由单斜晶体或四方晶体制成的多晶膜。在本文中，在约600℃至1000℃的较高温度下加热半导体基底SB，由此形成顺电膜HK1。因此，作为顺电膜HK1中包含的晶体，稳定相的单斜晶可能被形成。
可以使用RTA(快速热退火)方法进行第一热处理。备选地，可以通过炉退火工艺进行第一热处理。在炉退火工艺中，对被放置在立式炉中的多个半导体晶片进行同步热处理。
接下来，如图10所示，在半导体基底SB的主表面上，形成包含Hf(铪)的非晶(不定形)态的高k膜(绝缘膜)AM2。换言之，在顺电膜HK1上，形成高k膜AM2。可以通过例如CVD方法、PVD方法或ALD方法形成高k膜AM2。高k膜AM2的厚度例如是10nm至20nm。
接下来，如图11所示，使用例如CVD方法或溅射方法，在高k膜AM2上形成金属膜MF1作为帽盖膜。金属膜MF1例如由TiN(氮化钛)膜制成，并且具有例如10nm至20nm的厚度。金属膜MF1被形成为与高k膜AM2的上表面接触。提供金属膜MF1以便向高k膜AM2施加应力。
接下来，如图13所示，使用图12所示的微波加热装置，在300℃至400℃下加热高k膜AM2(第二热处理)。由此通过结晶高k膜AM2，形成铁电膜HK2。铁电膜HK2的厚度例如是10nm至20nm。铁电膜HK2具有比氮化硅和顺电膜HK1的介电常数(相对电容率)更高的介电常数，并且由例如HfSiO4(硅酸铪)、HfO2(氧化铪)或HfZrO2(铪氧化锆)制成。还可以将诸如Zr(锆)、Si(硅)、N(氮)、C(碳)或F(氟)的杂质引入铁电膜HK2中。铁电膜HK2中的这种杂质的浓度高于顺电膜HK1中的杂质(Zi、Si、N、C或F)浓度。
铁电膜HK2是包括多个晶体(晶粒)的多晶体。多个晶体的平均直径(晶粒直径)例如是5nm至10nm。铁电膜HK2中的晶粒直径大于顺电膜HK1中的晶粒直径。因此，铁电膜HK2中包括的多个晶体中的每个晶体的晶粒直径的变化大于顺电膜HK1中包括的多个晶体中的每个晶体的晶粒直径的变化。因此，铁电膜HK2的上表面的不均匀性(粗糙度)大于顺电膜HK1的上表面的不均匀性(粗糙度)。
这些晶体中的每个晶体都具有正交晶结构。简言之，铁电膜HK2是主要由正交晶体制成的多晶膜。在约300℃至400℃的较低温度下加热半导体基底SB，由此形成铁电膜HK2。因此，作为铁电膜HK2中包括的晶体，亚稳相的正交晶可能被形成。通过在从形成在高k膜AM2(参见图11)上的金属膜MF1向高k膜AM2施加应力的状态下进行第二热处理，在铁电膜HK2中可能不形成单斜晶体或四方晶体，而是形成正交晶体。当第二热处理中的加热温度低于300℃时，不太可能发生结晶，因此，在第二热处理中，加热在不低于300℃的温度条件下进行。
图12中所示的微波加热装置包括容器中的晶片台ST和磁控管(微波振荡器)对MGT，磁控管对MGT被放置成使得在水平方向上将晶片台ST插入其间。在第二热处理中，在作为半导体基底SB的半导体晶片WF被放置在晶片台ST上时，来自磁控管MGT的振荡电磁波(射频(RF)或微波)被施加到半导体晶片WF。因此，通过使用晶体的晶格振动的加热方法来加热高k膜AM2以形成铁电膜HK2。在本文中，所施加的微波频率被设定为1GHz至10GHz，具体地被设定为例如2.45GHz。
此时，如图13所示，施加具有电场E的微波，该电场E在与半导体基底SB的主表面成90度(垂直)的方向上振动。换言之，微波的磁场M振动的方向是沿着半导体基底SB的主表面。具体地，使微波入射在高k膜AM2上，使得微波的电场E振动的方向垂直于高k膜AM2的上表面。因此，在高k膜AM2的结晶工艺中，通过具有在垂直方向上振动的电场E的微波，选择性地加热和生长在垂直方向上极化的晶体。因此，在铁电膜HK2中，形成在垂直方向上极化的正交晶体。由于通过具有在垂直方向上振动的电场E的微波，选择性地加热在垂直方向上极化的晶体，因此可以在不高于400℃的低温下实现结晶。
在本文中，在以下状态下进行第二热处理：在具有上表面的顺电膜HK1上形成高k膜AM2，在该上表面中不太可能形成晶核。因此，铁电膜HK2中包括的晶体的数目减少了。因此，允许铁电膜HK2中包括的晶体生长得大，而不被另一相邻晶体抑制生长。
接下来，如图14所示，使用光刻技术和蚀刻方法，从逻辑电路LR中去除金属膜MF1、铁电膜HK2和顺电膜HK1，以露出绝缘膜IFA。
接下来，如图15所示，在半导体基底SB的主表面上，形成多晶硅膜PS。多晶硅膜PS被形成以覆盖存储器单元区MR中的金属膜MF1的上表面和逻辑电路区LR中的绝缘膜IFA的上表面。
接下来，如图16所示，使用光刻技术和干蚀刻方法，处理多晶硅膜PS、金属膜MF1、铁电膜HK2、顺电膜HK1和绝缘膜IFA，由此露出半导体基底SB的主表面和隔离区EI的上表面。通过该图案化步骤，在存储器单元区MR中，形成由多晶硅膜PS制成的控制栅极电极CG1，并且在逻辑电路区LR中，形成由多晶硅膜PS制成的栅极电极GE和由绝缘膜IFA制成的栅极绝缘膜GI。因此，在存储器单元区MR中，形成包括依次堆叠在半导体基底SB的主表面上的顺电膜HK1、铁电膜HK2、金属膜MF1和控制栅极电极CG1的多层体。另一方面，在逻辑电路区LR中，形成包括依次堆叠在半导体基底SB的主表面上的栅极绝缘膜GI和栅极电极GE的多层体。
接下来，如图17所示，使用控制栅极电极CG1和栅极电极GE作为掩模(离子注入阻挡掩模)，在半导体基底SB的主表面上进行离子注入。因此，在存储器单元区MR和逻辑电路区LR中的每一个区中的半导体基底SB的主表面中，形成延伸区对EX1作为n型半导体区。可以通过注入n型杂质(例如，P(磷)或As(砷))来形成延伸区EX1。每个延伸区EX1形成为到达距半导体基底SB的主表面的预定深度。延伸区EX1的深度比隔离区EI和p型阱PW1和PW2的深度浅。
接下来，如图18所示，在半导体基底SB上，通过CVD方法等沉积绝缘膜，以覆盖控制栅极电极CG1和栅极电极GE中的每一个。绝缘膜由包括例如氧化硅膜和氮化硅膜的多层膜制成。接着，使用干蚀刻方法部分地去除绝缘膜，以露出半导体基底SB、控制栅极电极CG1和栅极电极GE的相应上表面。因此，自对齐地形成由覆盖控制栅极电极CG1和栅极电极GE的相应侧表面的绝缘膜制成的侧壁间隔物SW。
接下来，如图19所示，使用控制栅极电极CG1、栅极电极GE和侧壁间隔物SW作为掩模(离子注入阻挡掩模)，在半导体基底SB的主表面上进行离子注入。因此，在存储器单元区MR和逻辑电路区LR中的每一个中的半导体基底SB的主表面中，形成扩散区对D1作为n型半导体区。可以通过注入n型杂质(例如，P(磷)或As(砷))来形成扩散区D1。每个扩散区D1形成为到达距半导体基底SB的主表面的预定深度。扩散区D1的深度比延伸区EX1的深度深，并且比隔离区EI和p型阱PW1和PW2的深度浅。扩散区D1具有比延伸区EX1的杂质浓度更高的杂质浓度。
在存储器单元区MR中，延伸区EX1对和扩散区对D1对被包括在源极区和漏极区中，延伸区EX1对和扩散区对D1对被形成为使得控制栅极电极CG1插入其间。具体地，在控制栅极电极CG1的两侧中的一侧上彼此接触的延伸区EX1和扩散区D1作为源极区起作用，而在控制栅极电极CG1的另一侧上彼此接触的延伸区EX1和扩散区D1作为漏极区起作用。同样地，在逻辑电路区LR中，延伸区EX1对和扩散区对D1对被包括在源极区和漏极区中，延伸区EX1对和扩散区D1对被形成为使得栅极电极GE插入其间。
因此，在存储器单元区MR中，形成包括MISFET(MIS场效应晶体管)的铁电存储器的存储器单元MC1，存储器单元MC1包括顺电膜HK1、铁电膜HK2、控制栅极电极CG1以及源极区和漏极区。另一方面，在逻辑电路区LR中，形成作为MISFET(MIS场效应晶体管)的n型晶体管Q1，n型晶体管Q1包括栅极电极GE和源极区和漏极区。顺电膜HK1和铁电膜HK2作为被包括在存储器单元MC1中的晶体管的栅极绝缘膜起作用。
接着，进行已知的硅化物工艺以在控制栅极电极CG1、栅极电极GE和扩散区D1的相应上表面中形成硅化物层S1。在半导体基底SB上，例如，在本文中，通过溅射方法沉积NiPt膜，然后对其进行热处理以形成硅化物层S1。然后，去除不需要的NiPt膜。
接着，在半导体基底SB的主表面上，通过CVD方法等沉积绝缘膜。然后，将绝缘膜的上表面平坦化以形成由绝缘膜制成的层间绝缘膜IL。层间绝缘膜IL主要由氧化硅膜制成。层间绝缘膜IL还可以具有厚氧化硅膜和薄氮化硅膜(衬垫膜)，该薄氮化硅膜被插入在氧化硅膜与半导体基底SB、控制栅极电极CG1、栅极电极GE、侧壁间隔物SW和硅化物层S1中的每一个之间。可以使用例如CMP(化学机械抛光)方法的抛光工艺来平坦化层间绝缘膜IL的上表面。
接下来，如图20所示，使用光刻技术和干蚀刻方法，形成多个接触孔(耦合孔)，该多个接触孔延伸穿过层间绝缘膜IL，并且露出多个硅化物层S1的相应上表面。具体地，接触孔露出覆盖控制栅极电极CG1、栅极电极GE和扩散区D1的相应上表面的硅化物层S1的上表面。在未示出的区中，形成被提供在控制栅极电极CG1和栅极电极GE的正上的相应接触孔。
接着，在半导体基底SB的主表面上，使用例如溅射方法形成金属膜。因此，金属膜被嵌入多个接触孔中的每一个中。然后，使用CMP方法进行抛光以露出层间绝缘膜IL的上表面。在该抛光步骤中，从层间绝缘膜IL上去除金属膜，以形成插塞CP，每个插塞CP由相应接触孔中的金属膜制成的。插塞CP主要由例如W(钨)制成。可以想到，插塞CP中的每一个包括例如由W(钨)制成的主导体膜和覆盖主导体膜的侧表面和底表面的阻挡导体膜。然而，在附图中，省略了包括主导体膜和阻挡导体膜的多层结构的图示，并且插塞CP被示出为单个导体膜。可以使用例如TiN(氮化钛)，作为阻挡导体膜的材料。
接着，在层间绝缘膜IL上，形成导线M1。导线M1中的每根导线M1由多层结构制成，该多层结构包括阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)和形成在阻挡导体膜上的主导体膜(铜膜)。在附图中，为了更简单的说明，阻挡导体膜和主导体膜被整体示为导线M1中的每根导线M1。
可以通过例如所谓的单镶嵌方法形成导线M1。具体地，通过形成在层间绝缘膜IL上具有导线沟槽的层间绝缘膜，并且在导线沟槽中嵌入金属膜，可以形成导线M1。然而，在本文中，省略了位于导线M1侧面的层间绝缘膜的图示。
通过上述工艺，总体完成了本第一实施例中的半导体器件。
<半导体器件的制造方法的作用>
接下来，将给出对本第一实施例中的半导体器件的制造方法的作用的描述。
如上文关于本第一实施例中的半导体器件的作用的描述，在本第一实施例中，为了防止电荷被捕获在包括铁电膜HK2的栅极绝缘膜中，将顺电膜HK1形成为铁电膜HK2和半导体基底SB之间的界面层(阻挡层)。这可以防止在铁电膜HK2中感应的电场引起界面层中的介电击穿。因此，可以提高半导体器件的可靠性。
而且，在本第一实施例中，如使用图3所述，铁电膜HK2中的晶体GR2形成得比顺电膜HK1中的晶体GR1大，以使铁电膜HK2中的残留极化增加。这可以降低铁电膜的工作电压并且改善铁电存储器的信息保持特性。因此，可以提高半导体器件的性能。由于顺电膜HK1被形成为与铁电膜HK2的下表面接触的界面层，因此晶体GR2可以形成得比晶体GR1大。
而且，在本第一实施例中，在使用图12和图13描述的第二热处理中，使用具有电场的微波进行加热，该电场在垂直于半导体基底SB的主表面的方向上振动。这允许在垂直方向上极化的正交晶体在铁电膜HK2中生长。换言之，可以防止在垂直方向之外的方向上极化的晶体在铁电膜HK2中生长。因此，在相同的方向上极化铁电膜HK2中包括的多个晶体，以允许铁电膜HK2中的残留极化增加。
通过使用微波进行第二热处理，可以在不高于400℃的低温下实现结晶，并且允许在由此形成的铁电膜HK2中容易地形成正交晶体。具体地，通过增加铁电膜HK2中包括的正交晶体与所有晶体的比例，可以增加铁电膜HK2中的残留极化。
通过对在高k膜AM2上形成的金属膜MF1进行第二热处理(参见图11)，可以增加在铁电膜HK2中形成正交晶体的可能性。
如上所述，通过增加在铁电膜HK2中形成正交晶体的可能性，可以增强铁电膜HK2的极化性能。简言之，即使当被施加到存储器单元MC1的控制栅极电极CG1的电压低时，铁电膜HK2也可以被极化，以允许铁电存储器的功耗的降低。此外，增加的残留极化允许保持特性的改善。因此，可以提高半导体器件的性能。
<变型1>
在本第一变型中，将给出对作为界面层的顺电层和半导体基底的主表面之间的薄绝缘膜的形成的描述。
在本第一变型中的半导体器件的制造工艺中，如图21所示，在通过使用图7描述的工艺处理绝缘膜IFA之后，使用例如氧化方法在存储器单元MC1的半导体基底SB的主表面上形成绝缘膜IFB。然后，执行使用图8至图13描述的步骤。备选地，在通过使用图6描述的步骤形成绝缘膜IFA之后，还可以对保留在存储器单元区MR中的绝缘膜IFA执行使用图8至图13描述的步骤，而不执行上文中使用图7描述的去除绝缘膜IFA的步骤。绝缘膜IFB例如由氧化硅膜制成，并且其厚度例如是1nm至2nm。
接着，通过执行与使用图14至图20描述的步骤相同的步骤，形成如图22所示的本第一变型的半导体器件。因此，本第一变型中的半导体器件中的存储器单元MC1在半导体基底SB的主表面和控制栅极电极CG1之间具有在半导体基底的主表面上依次堆叠的绝缘膜IFB、顺电膜HK1、铁电膜HK2和金属膜MF1。
在本第一变型中，在顺电膜HK1和半导体基底SB的主表面之间，形成绝缘膜IFB作为界面层(阻挡)层的一部分。这可以防止电荷在操作存储器单元MC1期间被捕获在铁电膜HK2和顺电膜HK1中。
具体地，当向控制栅极电极CG1施加正电压以使存储器单元MC1进入擦除状态(晶体管的阈值电压低的状态)时，可以防止电荷被捕获在铁电膜HK2和顺电膜HK1中，并且防止增加晶体管的阈值电压。另一方面，当向控制栅极电极CG1施加负电压以使存储器单元MC1进入写入状态(晶体管的阈值电压高的状态)时，可以防止被捕获在铁电膜HK2和顺电膜HK1中的电荷被取出，并且防止降低晶体管的阈值电压。这可以防止存储器单元MC1的保持特性的下降。这还可以防止铁电存储器的性能的下降，该铁电存储器通过控制阈值电压将存储器单元MC1在写入状态和擦除状态中切换。此外，可以降低存储器单元MC1的功耗。
<变型2>
在本第二变型中，将给出对在界面层和铁电膜之间还插入另一金属膜的情况的描述。
在本第二变型中的半导体器件的制造工艺中，如图23所示，在执行使用图5至图10描述的步骤之后，例如使用CVD方法或溅射方法在顺电膜HK1上形成金属膜MF2。金属膜MF2例如由TiN(氮化钛)膜制成并且具有例如10nm至20nm的厚度。然后，执行使用图11至图13描述的步骤。
接着，通过执行与使用图14至图20描述的步骤相同的步骤，形成如图24所示的本第二变型的半导体器件。因此，本第二变型中的半导体器件中的存储器单元MC1在半导体基底SB的主表面和控制栅极电极CG1之间具有在半导体基底的主表面上依次堆叠的顺电膜HK1、金属膜MF2、铁电膜HK2和金属膜MF1。
在未形成金属膜MF2时，通过铁电膜HK2的晶粒中的每个晶粒的极化直接确定存储器单元MC1中包括的晶体管的阈值电压，因此可能发生局部阈值变化。相反地，在本第二变型中，处于电浮置状态的金属膜MF2作为电极起作用并且使从铁电膜HK2的极化得来的电场均衡。这可以防止晶体管的阈值电压变化，由此提高半导体器件的性能和可靠性。
在将金属膜插入界面层和铁电膜之间的情况下，当界面层的静电电容低时，出现的问题是：不太可能将电场施加到铁电膜来增加用于引起极化反转的电压。当如使用图75描述的，界面层由氧化硅膜或氮化硅膜制成时，界面层的静电电容小，使得如上所述的用于引起极化反转的电压增加，即被施加到控制栅极电极CG1的电压增加。因此，铁电存储器的功耗增加，由此降低了半导体器件的性能。
相反地，在本第二变型中，将金属膜MF2插入在作为界面层的顺电膜HK1和铁电膜HK2之间，并且界面层由具有比氮化硅的介电常数(相对电容率)更高的介电常数的顺电膜HK1形成。这防止了以下情况：由被施加到控制栅极电极CG1的电压生成的电场不太可能被施加到铁电膜HK2。因此，即使低栅极电压也可以控制铁电膜HK2的极化并且降低铁电存储器的功耗。因此，可以提高半导体器件的性能。
(第二实施例)
<半导体器件的结构>
以下将描述本第二实施例中的半导体器件的结构。图25是本第二实施例中的半导体器件的平面图。图26是本第二实施例中的半导体器件的透视图。图27和图28是本第二实施例中的半导体器件的截面图。注意，在图26和图28中，省略了阱的图示。而且，在图28中，省略了源极区和漏极区的图示。
在图25中，在存储器单元区1A中示出了存储器单元阵列的平面图，在nMIS区1B中示出了逻辑电路区中的逻辑电路等中包括的n型晶体管QN的平面图，并且，在pMIS区1C中示出了逻辑电路区等中的逻辑电路中包括的p型晶体管QP的平面图。示出了n型MISFET，作为n型晶体管QN的示例。示出了p型MISFET，作为p型晶体管QP的示例。以下可以将n型MISFET称为nMIS，并且将p型MISFET称为pMIS。
在存储器单元区1A中形成的存储器单元MC2中的每个存储器单元MC2被形成在例如图1中的铁电存储器CC5中。nMIS区1B中的n型晶体管QN和pMIS区1C中的p型晶体管QP被形成在例如图1中的RAM CC2和CPUCC1等中。
如图25所示，在存储器单元区1A中，在X方向上延伸的多个鳍FA被等距离地布置在Y方向上。X方向和Y方向是沿着半导体基底SB的主表面的方向。X方向与Y方向正交。例如，鳍FA是从半导体基底SB的主表面选择性地突出并且具有类壁(类板)形状的立方形突出部分(投影部分)。鳍FA的下端部分被覆盖半导体基底SB的主表面的隔离区EI围绕。鳍FA中的每个鳍FA是作为半导体基底SB的有源区起作用的半导体基底SB的一部分。在平面图中，相邻的鳍FA之间的空间被隔离区EI填充，使得隔离区EI围绕鳍FA的外围。鳍FA中的每个鳍FA是用于形成存储器单元MC2的有源区。
在多个鳍FA上，放置了各自在Y方向上延伸的多个控制栅极电极CG2和多个存储器栅极电极MG。在鳍FA的上表面中，形成更靠近控制栅极电极CG2的漏极区MD和更靠近存储器栅极电极MS的源极区MS，使得控制栅极电极CG2和存储器栅极电极MG被插入其间。具体地，在X方向上彼此相邻的控制栅极电极CG2中的一个控制栅极电极CG2和存储器栅极电极MG中的一个存储器栅极电极MG位于源极区MS和漏极区MD之间。
漏极区MD和源极区MS是n型半导体区。漏极区MD中的每个漏极区MD被形成在X方向上彼此相邻的两个控制栅极电极CG2之间，而源极区MS中的每个源极区MS被形成在X方向上彼此相邻的两个存储器栅极电极MG之间。存储器单元MC2中的每个存储器单元MC2是具有控制栅极电极CG2、存储器栅极电极MG、漏极区MD和源极区MS的非易失性存储元件。在下文中，存储器单元MC2中包括的源极区MS和漏极区也可以被称为源极区和漏极区。
在X方向上彼此相邻的两个存储器单元MC2共用漏极区MD或源极区MS。共用漏极区MD的两个存储器单元MC2关于在Y方向上延伸的漏极区MD在X方向上线对称。共用源极区MS的两个存储器单元MC2关于在Y方向上延伸的源极区MS在X方向上线对称。
在鳍FA的每个鳍FA中，形成被布置在X方向上的多个存储器单元MC2。各个存储器单元MC2的相应漏极区MD被电耦合到由导线M1制成的源极线SL，该源极线SL经由在接触孔中形成的插塞PG1(插塞)在X方向上延伸，该插塞PG1延伸穿过在存储器单元MC2上形成的层间绝缘膜(未示出)。另一方面，被布置在Y方向上的多个存储器单元MC2的相应源极区MS被电耦合到由在Y方向上延伸的导线M1制成的位线BL。
在nMIS区1B中，形成例如在X方向上延伸的鳍FB。与鳍FA类似，鳍FB是半导体基底SB的一部分，并且具有在半导体基底SB的主表面上突出的类壁(类板)形状。鳍FB是半导体基底SB的有源极区。鳍FB的下端部分被覆盖半导体基底SB的主表面的隔离区EI围绕。在鳍FB上，放置栅极电极G1以在Y方向上延伸，并且在鳍FB的上表面上，形成漏极区LD1和源极区LS1，使得栅极电极G1被插入其间。漏极区LD1和源极区LS1是n型半导体区。
n型晶体管QN具有栅极电极G1、漏极区LD1和源极区LS1。栅极电极G1、漏极区LD1和源极区LS1经由在接触孔中形成的插塞PG2被电耦合到导线M1。鳍FB是用于形成n型晶体管QN的有源极区。
在pMIS区1C中，形成在X方向上延伸的鳍FC和位于其上的p型晶体管QP。包括栅极电极G2、漏极区LD2和源极区LS2的p型晶体管QP的布局与例如n型晶体管QN的布局相同。
鳍FA、鳍FB和鳍FC中的每个鳍是例如在垂直于主表面的方向上从半导体基底SB的主表面突出的立方形突出部分。鳍FA、鳍FB和鳍FC中的每个鳍不需要必须具有立方形形状，而是还可以具有在短边方向上的截面视图中具有圆角的矩形形状。而且，如图28所示，鳍FA、鳍FB和鳍FC的相应侧表面可以与半导体基底SB的主表面垂直或可以具有接近90度的倾斜角。简言之，每个鳍FA、鳍FB和鳍FC的截面形状是立方形或梯形。鳍FA、鳍FB和鳍FC的相应侧表面相对于半导体基底SB的主表面偏斜地倾斜。
如图25所示，鳍FA、鳍FB和鳍FC中的每个鳍在平面图中延伸的方向是鳍中的每个鳍的长边方向，而与长边方向正交的方向是鳍中的每个鳍的短边方向。因此，鳍中的每个鳍的长度大于鳍的宽度。鳍FA、鳍FB和鳍FC中的每个鳍可以具有任何形状，只要鳍是具有长度、宽度和高度的突出部分即可。例如，鳍FA、鳍FB和鳍FC中的每个鳍也可以在平面图中具有曲径布局。
图26至图28示出了在从左到右的方向上依次布置的存储器单元区1A、nMIS区1B和pMIS区1C。在图26中，省略了隔离区EI以及层间绝缘膜和元件中的每个元件上的布线的图示。在存储器单元区1A中的半导体基底SB中包括的鳍FA上，形成存储器单元MC2。在nMIS区1B中的半导体基底SB中包括的鳍FB上，形成n型晶体管QN。在pMIS区1C中的半导体基底SB中包括的鳍FC上，形成p型晶体管QP。
图27在左-右方向上依次示出沿图25中的线A-A的半导体元件的截面、沿图25中的线B-B的半导体元件的截面、和沿图25中的线C-C的半导体元件的截面。图28在左-右方向上依次示出沿图25中的线D-D的半导体元件的截面、沿图25中的线E-E的半导体元件的截面、和沿图25中的线F-F的半导体元件的截面。在鳍中的每个鳍上，形成多个元件，但是在图26和图27中，在鳍中的每个鳍上仅示出一个元件。
如图26所示，控制栅极电极CG2和存储器栅极电极MG在Y方向上延伸以便安装在鳍FA上，栅极电极G1在Y方向上延伸以便安装在鳍FB上，并且栅极电极G2在Y方向上延伸以便安装在鳍FC上。控制栅极电极CG2和存储器栅极电极MG的相应上表面被硅化物层S2覆盖。硅化物层S2例如由NiSi(硅化镍)制成。注意，硅化物层S2还可以包含Pt(铂)。
如图26至图28所示，鳍FA的侧表面和上表面被硅化物层S1覆盖，在该鳍FA中，形成存储器单元区1A中的源极区和漏极区中包括的扩散区D1。硅化物层S1例如由NiSi(硅化镍)制成。另一方面，鳍FB的侧表面和上表面被外延层(半导体层)EP1覆盖，在该鳍FB中，形成nMIS区1B中的源极区和漏极区中包括的扩散区D2。同样地，鳍FC的侧表面和上表面被外延层(半导体层)EP2覆盖，在该鳍FC中，形成pMIS区1C中的源极区和漏极区中包括的扩散区D3。
硅化物层S1和外延层EP1和外延层EP2各自形成在隔离区EI上。硅化物层S1各自由沿鳍FA的上表面和侧表面延伸的层制成。
另一方面，通过外延生长方法形成的外延层EP1和外延层EP2中的每个外延层在沿Y方向的截面(参见图28)中具有长菱形形状。具体地，nMIS区1B中的外延层EP1中的每个外延层的不与鳍FB接触的侧表面具有下侧表面和上侧表面。随着与隔离区EI的距离向上增加，下侧表面倾斜，以便在沿着半导体基底SB的主表面的方向上远离鳍FB。随着与隔离区EI的距离向上增加，上侧表面倾斜，以便在沿着半导体基底SB的主表面的方向上更靠近鳍FB。下侧表面的上端被耦合到上侧表面的下端。
换言之，在Y方向上，外延层EP1的左端部分和右端部分之间的宽度在外延层EP1的上端和下端之间的中间部分处比在上部分和下部分处更大。注意，pMIS区1C中的外延层EP2中的每一个外延层EP2也具有与nMIS区1B中的外延层EP1中的每一个外延层EP1的形状相同的形状。nMIS区1B中的外延层EP1例如由SiP(磷化硅)或SiC(碳化硅)制成。pMIS区1C中的外延层EP2由SiGe(硅锗)制成。
nMIS区1B中的外延层EP1是引入了n型杂质(例如，P(磷)或As(砷))并且被包括在n型晶体管QN的扩散区D2中的半导体层。pMIS区1C中的外延层EP2是引入了p型杂质(例如，B(硼))并且被包括在p型晶体管QP的扩散区D3中的半导体层。
如图26和图27所示，鳍FA、鳍FB和鳍FC的相应侧表面的下部中的每个下部由形成在半导体基底SB的主表面上的隔离区EI围绕。简言之，各个鳍通过隔离区EI而被彼此隔离。在鳍FA中的每个鳍中，作为p型半导体区的p型阱PW1被形成为从鳍FA的上表面延伸到鳍FA的下部。同样地，在鳍FB中，作为p型半导体区的p型阱PW2被形成为从鳍FB的上表面延伸到鳍FB的下部。在鳍FC中，作为n型半导体区的n型阱NW被形成为从鳍FC的上表面延伸到鳍FC的下部。
在鳍FA中的每个鳍FA的上表面和侧表面上，经由栅极绝缘膜GF形成控制栅极电极CG2。在鳍FA的长边方向(X方向)上与控制栅极电极CG2相邻的区中，经由包括顺电膜HK1、铁电膜HK2和金属膜MF1的多层膜形成存储器栅极电极MG。在控制栅极电极CG2和存储器栅极电极MG之间，插入多层膜。控制栅极电极CG2和存储器栅极电极MG通过作为绝缘膜的顺电膜HK1和作为绝缘膜的铁电膜HK2而被彼此电隔离。在存储器栅极电极MG和鳍FA的上表面之间，插入包括依次堆叠在鳍FA上的顺电膜HK1、铁电膜HK2和金属膜MF1的多层膜。多层膜被连续形成以覆盖存储器栅极电极MG的侧表面和底表面。因此，多层膜中包括的顺电膜HK1、铁电膜HK2和金属膜MF1中的每个具有L形截面形状。
栅极绝缘膜GF是通过热氧化作为由硅制成的半导体基底SB的突出部分的鳍FA的上表面和侧表面而形成的热氧化膜(氧化硅膜)。栅极绝缘膜GF具有例如2nm的厚度。顺电膜HK1、铁电膜HK2和金属膜MF1由与前述第一实施例中相同的材料制成，并且具有与前述第一实施例中相同的厚度。
如在存储器单元区1A中所示，在鳍FA的短边方向(Y方向)上，控制栅极电极CG2经由栅极绝缘膜GE沿着鳍FA的上表面和侧表面以及隔离区EI的上表面延伸。同样地，在鳍FA的短边方向上，存储器栅极电极MG经由多层膜沿着鳍FA的上表面和侧表面以及隔离区EI的上表面延伸。在控制栅极电极CG2和存储器栅极电极MG的相应主表面上，形成硅化物层S2。
包括控制栅极电极CG2、存储器栅极电极MG、栅极绝缘膜GF、顺电膜HK1、铁电膜HK2、金属膜MF1和硅化物层S2的图案的侧表面被侧壁间隔物SW覆盖。侧壁间隔物SW中的每个由包括例如氮化硅膜和氧化硅膜的多层结构制成。硅化物层S1覆盖包括控制栅极电极CG2的图案和从前述侧壁间隔物SW露出的鳍FA的相应表面。
如图27所示，在鳍FA的上表面中形成源极区对和漏极区对，使得位于紧接在包括控制栅极电极CG2的图案下的鳍FA的上表面被插入其间。源极区和漏极区中的每一个包括作为n-型半导体区的延伸区EX1和作为n+型半导体区的扩散区D1。扩散区D1具有比延伸区EX1的杂质浓度更高的杂质浓度，并且被形成得比延伸区EX1更深。在源极区和漏极区中的每一个中，延伸区EX1和扩散区D1彼此接触。延伸区EX1更靠近紧接在前述图案下的鳍FA的上表面，即，比扩散区D1更靠近沟道区。
通过这样形成各自具有包括更低杂质浓度延伸区EX1和更高杂质浓度扩散区D1的结构(即，LDD结构)的源极区和漏极区，可以改善具有源极区和漏极区的晶体管的短沟道特性。源极区对应于图25中所示的源极区MS。漏极区对应于图25中所示的漏极区MD。
在鳍FA和隔离区EI上，形成例如由氧化硅膜制成的层间绝缘膜IL1。在层间绝缘膜IL1、控制栅极电极CG2、存储器栅极电极MG、侧壁间隔物SW和硅化物层S2的相应上表面上，形成例如由氧化硅膜制成的层间绝缘膜IL2。层间绝缘膜IL1的上表面被平坦化以与顺电膜HK1、铁电膜HK2、金属膜MF1、侧壁间隔物SW和硅化物层S2的相应上表面大致齐平。
在层间绝缘膜IL2上，形成多根导线M1。导线M1经由在延伸穿过层间绝缘膜IL2和层间绝缘膜IL1的接触孔CH中提供的插塞PG1而被电耦合到存储器单元MC2的前述源极区和前述漏极区。因此，插塞PG1的底表面与硅化物层S1的上表面直接接触，使得插塞PG1经由硅化物层S1被电耦合到源极区和漏极区。硅化物层S1具有降低作为由主要包含例如钨(W)的金属膜制成的耦合部分的插塞PG1与由半导体制成的鳍FA中的源极区和漏极区之间的耦合电阻的功能。
在本文中，将给出对接触孔CH和插塞PG1和插塞PG2中的每个在平面图中都具有圆形形状的情况的描述。备选地，接触孔CH和插塞PG1和插塞PG2中的每个也可以在平面图中都具有矩形形状。接触孔CH和插塞PG1和插塞PG2中的每个也可以具有比鳍中的每个鳍在短边方向(Y方向)上的硅化物层S1和外延层EP1和EP2中的每个的宽度更大的宽度。
通过用硅化物层S1覆盖其中形成源极区和漏极区的鳍FA，可以减小源极区和漏极区的电阻，由此提高存储器单元MC2的性能。
存储器单元MC2包括控制栅极电极CG2、顺电膜HK1、铁电膜HK2、存储器栅极电极MG、漏极区和源极区。控制栅极电极CG2以及源极区和漏极区被包括在控制晶体管中。顺电膜HK1、铁电膜HK2、存储器栅极电极MG以及源极区和漏极区被包括在存储器晶体管中。存储器单元MC2包括控制晶体管和存储器晶体管。简言之，控制晶体管和存储器晶体管共用源极区和漏极区。控制栅极电极CG2和存储器栅极电极MG的漏极区和源极区之间的在栅极长度方向(X方向)上的距离对应于存储器单元MC2的沟道长度。
在nMIS区1B中，在鳍FB的主表面和侧表面上，经由作为栅极绝缘膜起作用的绝缘膜HK形成栅极电极G1。注意，绝缘膜HK连续地覆盖栅极电极G1的底表面和侧表面。绝缘膜HK是具有比氮化硅的介电常数(相对电容率)更高的介电常数的绝缘材料膜，即所谓的高k膜(高介电常数膜)。栅极电极G1包括覆盖绝缘膜HK的顶表面的金属膜MF3和经由金属膜MF3在绝缘膜HK上形成的金属膜MF4。金属膜MF3例如由TiAl(钛铝)制成。金属膜MF4例如由Al(铝)制成。注意，在鳍FB和绝缘膜HK之间，氧化硅膜也可以被形成为栅极绝缘膜的一部分，但是本文中没有示出氧化硅膜。
在鳍FB的短边方向(Y方向)上，栅极电极G1经由绝缘膜HK沿着鳍FB的上表面和侧表面以及隔离区EI的上表面连续地延伸。栅极电极G1的侧表面被侧壁间隔物SW覆盖。
被提供在栅极电极G1的侧面区域中、使得栅极电极G1在X方向上被插入其间的源极区和漏极区中的每一个包括作为n-型半导体区的延伸区EX2和作为n+型半导体区的扩散区D2，即具有LDD结构。扩散区D2被延伸地形成在鳍FB和经由侧壁间隔物SW形成在栅极电极G1的侧面的外延层EP1中。延伸区EX2被形成在鳍FB中。源极区对应于图25中所示的源极区LS1，而漏极区对应于图25中所示的漏极区LD1。
在nMIS区1B中，在鳍FB和隔离区EI上，以与存储器单元区1A中相同的方式依次形成层间绝缘膜IL1和层间绝缘膜IL2。然而，在层间绝缘膜IL1和层间绝缘膜IL2之间，形成绝缘膜IF9以覆盖栅极电极G1的上表面。层间绝缘膜IL1的上表面和栅极电极G1、绝缘膜HK和侧壁间隔物SW的相应上表面一起被平坦化。层间绝缘膜IL1覆盖外延层EP1的上表面，使得外延层EP1的上表面与层间绝缘膜IL1直接接触。因此，在外延层EP1的上表面和层间绝缘膜IL1之间，没有插入硅化物层。
在层间绝缘膜IL2上，经由被提供在延伸穿过层间绝缘膜IL2和层间绝缘膜IL1的接触孔CH中的插塞PG2形成导线M1并将导线M1电耦合到源极区和漏极区。在插塞PG2和外延层EP1之间，插入硅化物层S3。硅化物层S3例如由TiSi2(硅化钛)制成。
硅化物层S3被形成在紧接插塞PG2的下方，即仅被形成在接触孔CH的底部。位于插塞PG2侧面的区域中的外延层EP1的上表面从硅化物层S3中露出。硅化物层S3具有降低作为由主要包含例如钨(W)的金属膜制成的耦合部分的插塞PG2和由半导体制成的外延层EP1中的源极区和漏极区之间的耦合电阻的功能。
n型晶体管QN包括栅极电极G1、漏极区和源极区。栅极电极G1的漏极区和源极区之间的在栅极长度方向(X方向)上的距离对应于n型晶体管QN的沟道长度。
在pMIS区1C中，在鳍FC的主表面和侧表面上，经由作为栅极绝缘膜起作用的绝缘膜HK形成栅极电极G2。注意，绝缘膜HK连续地覆盖栅极电极G2的底表面和侧表面。绝缘膜HK是具有比氮化硅的介电常数(相对电容率)更高的介电常数的绝缘材料膜，即所谓的高k膜(高介电常数膜)。栅极电极G2包括覆盖绝缘膜HK的顶表面的金属膜MF5和经由金属膜MF5在绝缘膜HK上形成的金属膜MF6。金属膜MF5例如由TiAl(钛铝)制成，而金属膜MF6例如由A1(铝)制成。注意，在鳍FC和绝缘膜HK之间，氧化硅膜也可以被形成为栅极绝缘膜的一部分，但是本文中没有示出氧化硅膜。
在鳍FC的短边方向(Y方向)上，栅极电极G2经由绝缘膜HK沿着鳍FC的上表面和侧表面以及隔离区EI的上表面连续地延伸。栅极电极G2的侧表面被侧壁间隔物SW覆盖。
被提供在栅极电极G2的侧面区域中、使得栅极电极G2在X方向上被插入其间的源极区和漏极区中的每一个包括作为p-型半导体区的延伸区EX3和作为p+型半导体区的扩散区D3，即具有LDD结构。扩散区D3被延伸地形成在鳍FC和经由侧壁间隔物SW形成在栅极电极G2的侧面的外延层EP2中。延伸区EX3被形成在鳍FC中。源极区对应于图25中所示的源极区LS2，而漏极区对应于图25中所示的漏极区LD2。
在pMIS区1C中，在鳍FC和隔离区EI上，以与nMIS区1B中相同的方式依次形成层间绝缘膜IL1、绝缘膜IF9和层间绝缘膜IL2。层间绝缘膜IL1的上表面与栅极电极G2、绝缘膜HK和侧壁间隔物SW的相应上表面一起被平坦化。层间绝缘膜IL1覆盖外延层EP2的上表面，使得外延层EP2的上表面与层间绝缘膜IL1直接接触。因此，在外延层EP2的上表面和层间绝缘膜IL1之间，没有插入硅化物层。
在层间绝缘膜IL2上，经由被提供在延伸穿过层间绝缘膜IL2和层间绝缘膜IL1的接触孔CH中的插塞PG2形成导线M1并将导线M1电耦合到源极区和漏极区。在插塞PG2和外延层EP2之间，插入硅化物层S3。硅化物层S3例如由TiSi2(硅化钛)制成。
硅化物层S3被形成在紧接插塞PG2的下方，即仅被形成在接触孔CH的底部。位于插塞PG2侧面的区域中的外延层EP1的上表面从硅化物层S3中露出。硅化物层S3具有降低作为由主要包含例如钨(W)的金属膜制成的耦合部分的插塞PG2和由半导体制成的外延层EP2中的源极区和漏极区之间的耦合电阻的功能。
p型晶体管QP包括栅极电极G2、漏极区和源极区。栅极电极G2的漏极区和源极区之间的在栅极长度方向(X方向)上的距离对应于p型晶体管QP的沟道长度。
<非易失性存储器中的操作>
接下来，将参考图29给出对非易失性存储器中的操作的示例的描述。
图29是示出在“写入”、“擦除”和“读取”操作期间将电压施加到所选存储器单元的各个部分的条件的例子的表。在图29的表中，示出了在“写入”、“擦除”和“读取”操作中的每个操作期间，被施加到图28所示的存储器单元(所选存储器单元)MC2的漏极区的电压Vd、被施加到存储器单元MC2的控制栅极电极CG2的电压Vcg、被施加到存储器单元MC2的源极区的电压Vs和被施加到存储器单元MC2的p型阱PW1的电压Vb。注意，图29的表中示出的是用于电压施加的条件的优选示例。用于电压施加的条件不限于此，并且可以在必要时进行各种改变。
在本第二实施例中，使存储器单元MC2进入以下状态被限定为“写入”操作：铁电膜HK2向上极化并且存储器单元MC2中包括的晶体管的阈值电压相对高。另一方面，使存储器单元MC2进入以下状态被限定为“擦除”操作：铁电膜HK2向下极化并且存储器单元MC2中包括的晶体管的阈值电压相对低。
在本第二实施例中，通过向存储器单元MC2的存储器栅极电极MG施加负电压来执行对存储器单元MC2的“写入”操作。具体地，例如如图29中的“写入”行所示的这些电压被施加到被执行“写入”操作的所选存储器单元的各个部分。因此，所选存储器单元的铁电膜HK2被向上极化以实现“写入”操作。这增加了存储器单元MC2中包括的晶体管的阈值电压。因此，使存储器单元MC1进入已写入状态。
在本第二实施例中，通过向存储器单元MC2的存储器栅极电极MG施加正电压来执行对存储器单元MC2的“擦除”操作。具体地，如图29中的“擦除”行所示的这些电压被施加到被执行“擦除”操作的所选存储器单元的各个部分。因此，所选存储器单元的铁电膜HK2被向下极化以实现“擦除”操作。这降低了存储器单元MC2中包括的晶体管的阈值电压。因此，使存储器单元MC2进入已擦除状态。
在执行“读取”操作时，例如如图29中的“读取”行所示的这些电压被施加到被执行“读取”操作的所选存储器单元的各个部分。通过将在“读取”操作中待施加到存储器栅极电极MG的电压Vmg设定为已写入状态中的前述晶体管的阈值电压和已擦除状态中的前述晶体管的阈值电压之间的值，可以确定已写入状态或已擦除状态。
<半导体器件的作用>
从本第二实施例中的半导体器件，可以获得与前述第一实施例中的半导体器件所获得的作用相同的作用。
具体地，通过形成顺电膜HK1作为界面层，可以防止在铁电膜HK2中感应的电场引起界面层的介电击穿。因此，可以提高半导体器件的可靠性。此外，如使用图3所述，铁电膜HK2中包括的晶体GR2被形成得比顺电膜HK1中包括的晶体GR1大，以允许铁电膜HK2中的残留极化增加。这可以降低铁电存储器的工作电压并改善铁电存储器的信息保持特性。因此，可以提高半导体器件的性能。
在本文中，在铁电膜HK2下方，顺电膜HK1被形成，以与铁电膜HK2的下表面接触，使得不太可能在作为界面层的顺电膜HK1的上表面上形成晶核。这可以减少铁电膜HK2中包括的晶体GR2的数目，并且允许晶体GR2中的每个晶体GR2生长得很大。
<半导体装置的制造工艺>
以下将使用图30至图74来描述制造本第二实施例中的半导体器件的方法。图30、图32、图34、图36、图39、图41和图43至图74是本第二实施例中的半导体器件在其形成工艺中的截面图。图31、图33、图35、图37、图38、图40和图42是本第二实施例中的半导体器件在其形成工艺中的透视图。图32、图34、图36、图39、图41和图43是示出与图31、图33、图35、图38、图40和图42中相同位置的沿Y方向的截面图。在前述透视图中，省略了阱的图示。
图30至图44示出了以从左到右的方向依次布置的存储器单元区1A和逻辑电路区1D。图45至图74示出了以从左到右的方向依次布置的存储器单元区1A、nMIS区1B和pMIS区1C。nMIS区1B和pMIS区1C被包括在逻辑电路区1D中。
首先，如图30所示，本文中提供了半导体基底SB，并且在半导体基底SB的主表面上，依次形成绝缘膜IF1、绝缘膜IF2和半导体膜SI1。半导体基底SB是由具有例如约1Ωcm至10Ωcm的特定电阻率的p型单晶硅等制成。绝缘膜IF1例如由氧化硅膜制成并且可以使用例如氧化方法或CVD方法形成。绝缘膜IF1具有约2nm至10nm的厚度。绝缘膜IF2例如由氮化硅膜制成并且具有约20nm至100nm的厚度。绝缘膜IF2通过例如CVD方法形成。半导体膜SI1由例如硅膜制成并且通过例如CVD方法形成。半导体膜SI1具有例如是20nm至200nm的厚度。
接下来，如图31和图32所示，使用光刻技术和蚀刻方法，处理位于存储器单元区1A和逻辑电路区1D中的半导体膜SI1。因此，在绝缘膜IF2上，由沿X方向延伸的多个半导体膜SI1制成的多个图案被形成，以沿Y方向布置。图32是包括由图31中所示的多个半导体膜SI1制成的图案的截面图。
存储器单元区1A中的在Y方向上的图案中的每个图案的宽度大于逻辑电路区1D中的在Y方向上的图案中的每个图案的宽度。在Y方向上，被布置在存储器单元区1A中的图案之间的间隔大于被布置在逻辑电路区1D中的图案之间的间隔。由于在后续步骤中，在Y方向上靠近半导体膜SI1的区域中形成鳍，因此可以通过改变图案的宽度和图案之间的间隔来调整相邻鳍之间的间隔。
接下来，如图33和图34所示，形成硬掩模HN1以覆盖多个半导体膜SI1的相应侧表面。例如，在半导体基底SB上，本文中使用CVD方法形成具有10nm至40nm的厚度的氧化硅膜，然后通过各向异性蚀刻对氧化硅膜进行干法蚀刻。通过这样露出绝缘膜IF2和半导体膜SI1的相应上表面，形成由保留在半导体膜SI1的侧表面上的氧化硅膜制成的硬掩模HM1。硬掩模HM1不完全填满相邻的半导体膜SI1之间的空间。如图33所示，硬掩模HM1被各自形成为环形形状，以包围相应的半导体膜SI1。
接下来，如图35和图36所示，使用湿法蚀刻方法，去除半导体膜SI1。接着，形成光刻胶膜PR1以覆盖存储器单元区1A中的硬掩模HM1并且露出逻辑区1D中的硬掩模HM1。接着，进行湿法蚀刻以部分地去除硬掩模HM1的顶表面。因此，减小了逻辑电路区1D中的硬掩模HM1的每个硬掩模HM1的宽度。注意，本发明中提到的宽度是指沿着半导体基底SB的主表面的方向上的图案等的长度。
硬掩模HM1被用来在紧接其下方形成鳍。因此，通过产生如上所述的存储器单元区1A中的硬掩模HM1中的每个硬掩模HM1的宽度与逻辑电路区1D中的硬掩模HM1中的每个硬掩模HM1的宽度之间的差异，可以产生被形成在存储器区1A中的鳍的宽度和被形成在逻辑电路区1D中的鳍的宽度之间的差异。
接下来，如图37所示，去除光刻胶膜PR1，并且然后形成光刻胶膜PR2，以部分地覆盖存储器单元区1A中的硬掩模HM1中的每个硬掩模HM1和逻辑电路区1D中的硬掩模HM1中的每个硬掩模HM1。光刻胶膜PR2是覆盖硬掩模HM1的在X方向上延伸的部分并且露出硬掩模HM1的在X方向上延伸的部分的端部以及硬掩模HM1的在Y方向上延伸的部分的光刻胶图案。因此，硬掩模HM1在X方向上的两端都从光刻胶膜PR2露出。
接下来，如图38和图39所示，使用光刻胶膜PR2作为掩模进行蚀刻，以部分地去除硬掩模HM1中的每个硬掩模HM1，然后去除光刻胶膜PR2。因此，仅留下硬掩模HM1在X方向上延伸的部分。换言之，在绝缘膜IF2上，放置在图案中沿X方向延伸的多个硬掩模HM1，以被布置在Y方向上。
接下来，如图40和图41所示，使用硬掩模HM1作为掩模，在绝缘膜IF2和绝缘膜IF1以及半导体基底SB上进行各向异性干法蚀刻。因此，紧接在硬掩模HM1下，形成作为半导体基底SB的被处理成类板形状(类壁形状)的一部分的图案，即，鳍FA、鳍FB和鳍FC。通过将位于从硬掩模HM1中露出的区域中的半导体基底SB的主表面的水平降低100nm至250nm，可以形成各自离半导体基底SB的主表面具有100nm至250nm的高度的鳍FA，FB和FC。
接下来，如图42和图43所示，在半导体基底SB上，沉积由氧化硅膜等制成的绝缘膜，使得鳍FA、鳍FB和鳍FC以及绝缘膜IF1和绝缘膜IF2被完全埋入其中。接着，在绝缘膜上进行使用CMP方法的抛光工艺，以露出绝缘膜IF2的上表面。因此，形成由绝缘膜制成的隔离区EI。通过CMP步骤，去除硬掩模HM1。注意，也可以在形成隔离区EI的绝缘膜被形成之前去除硬掩模HM1。
接下来，如图44所示，去除绝缘膜IF1和绝缘膜IF2。接着，在隔离区EI的上表面上进行蚀刻工艺，以在高度方向上使隔离区EI的上表面后退(下降)。这部分地露出了鳍FA、鳍FB和鳍FC的侧表面中的每个侧表面并且露出了鳍FA、鳍FB和鳍FC的整个上表面。
接着，使用离子注入方法，将杂质引入半导体基底SB的主表面，以在存储器单元区1A中的鳍FA中形成p型阱PW1，在在逻辑电路区1D中的鳍FB中形成p型阱PW2，并且在逻辑电路区1D中的鳍FC中形成n型阱NW。通过注入p型杂质(例如，B(硼))形成p型阱PW1和p型阱PW2。通过注入n型杂质(例如，P(磷)或As(砷))形成n型阱NW。阱被形成为延伸到整个鳍中并且延伸到半导体基底SB的位于鳍下方的部分中。
接下来，如图45所示，形成绝缘膜IF3以覆盖鳍FA、鳍FB和鳍FC的相应上表面和侧表面。绝缘膜IF3可以通过例如热氧化方法形成，并且由具有例如约2nm的厚度的氧化硅膜制成。接着，在绝缘膜IF3上，通过CVD方法等沉积厚度不小于鳍FA、鳍FB和鳍FC中的每个鳍的高度的半导体膜SI2。然后，通过CMP方法等平坦化半导体膜SI2的上表面，形成具有平坦化的上表面的半导体膜SI2。然后，在半导体膜SI2上，使用例如CVD方法形成绝缘膜IF4。半导体膜SI2由例如多晶硅膜(硅膜)制成，而绝缘膜IF4由例如氮化硅膜制成。即使在使用如上所述的CMP方法在半导体膜SI2上进行抛光步骤之后，半导体膜SI2仍保留在鳍FA、鳍FC和鳍FC中的每个鳍的上表面上。
接下来，如图46所示，形成光刻胶膜(未示出)以覆盖鳍FA在存储器单元区1A以及nMIS区1B和pMIS区1C中的一部分的上表面。光刻胶膜包括在Y方向上延伸的抗蚀图案，该抗蚀图案被形成为覆盖在Y方向(附图中的深度方向)上布置的多个鳍FA的相应部分。在位于抗蚀图案侧面的区域中，鳍FA的上表面从光刻胶膜露出。
接着，使用光刻胶膜作为掩模，进行蚀刻以部分地去除存储器单元区1A中的绝缘膜IF4和半导体膜SI2中的每一个，由此露出存储器单元区1A中的隔离区EI的上表面和绝缘膜IF3的顶表面。因此，鳍FA的上表面和侧表面中的每一个部分地从绝缘膜IF4和半导体膜SI2中露出。因此，在鳍FA上，形成由半导体膜SI2制成的控制栅极电极CG2。此外，还形成由位于控制栅极电极CG2和鳍FA之间的绝缘膜IF3制成的栅极绝缘膜GF。
注意，在本文中，将给出对以下情况的描述：通过前述的蚀刻和接着进行的清洁步骤，去除了覆盖从控制栅极电极CG2中露出的鳍FA的顶表面的绝缘膜IF3，以露出鳍FA的顶表面。然而，鳍FA的上表面和侧表面也可以仍然被绝缘膜IF3覆盖。
接下来，如图47所示，在半导体基底SB上，通过依次沉积形成顺电膜HK1、铁电膜HK2和金属膜MF1。形成顺电膜HK1、铁电膜HK2和金属膜MF1的步骤与使用图8至图13描述的步骤相同。
在半导体基底SB上包括顺电膜HK1、铁电膜HK2和金属膜MF1的多层膜覆盖隔离区EI的上表面和鳍FA的上表面和侧表面。多层膜还覆盖包括控制栅极电极CG2和绝缘膜IF4的多层图案的上表面和侧表面。
接下来，如图48所示，在半导体基底SB上，使用例如CVD方法，形成半导体膜SI3。半导体膜SI3由例如多晶硅膜制成，并且具有比包括控制栅极电极CG2和绝缘膜IF4的多层体的高度更大的厚度。接着，通过CMP方法抛光半导体膜SI3的上表面，以露出在绝缘膜IF4上的包括铁电膜HK2和金属膜MF1的多层膜的上表面。
接下来，如图49所示，执行回蚀刻步骤以使半导体膜SI3的上表面后退。因此，半导体膜SI3的上表面的位置处于基本上等于例如控制栅极电极CG的上表面的位置的高度。
接下来，如图50所示，在半导体基底SB上，使用例如CVD方法，形成绝缘膜IF5。绝缘膜IF5由例如氮化硅膜制成，并且经由前述多层膜覆盖绝缘膜IF4的侧表面和上表面以及半导体膜SI3的上表面。
接下来，如图51所示，进行干蚀刻以部分地去除绝缘膜IF5，由此部分地露出前述多层膜的上表面和半导体膜SI3的上表面。因此，绝缘膜IF5经由前述多层膜在绝缘膜IF4的侧表面中的每个侧表面上保持侧类侧壁形状。接着，使用绝缘膜IF5作为掩模进行蚀刻，以处理半导体膜SI3。因此，半导体膜SI3保留在靠近控制栅极电极CG2的两个侧表面的区域中，而鳍FA的上表面在靠近控制栅极电极CG2的两个侧表面之外的区域中从半导体膜SI3中露出。
经由前述多层膜在栅极长度方向(X方向)上靠近控制栅极电极CG2的侧表面中的一个侧表面的半导体膜SI3形成存储器栅极电极MG。存储器栅极电极MG在Y方向上与控制栅极电极CG2平行地延伸，以便安装在多个鳍FA上。
接下来，如图52所示，形成抗蚀图案(未示出)以覆盖位于紧接其上的存储器栅极电极MG和绝缘膜IF5。然后，使用抗蚀图案作为掩模，进行蚀刻以去除从抗蚀图案中露出的绝缘膜IF5和半导体膜SI3。因此，控制栅极电极CG2的在栅极长度方向上的侧表面中的一个侧表面上，存储器栅极电极MG通过前述多层膜保留，而控制栅极电极CG2的另一个侧表面从半导体膜SI3中露出。
接着，进行蚀刻以去除未被绝缘膜IF5和存储器栅极电极MG覆盖的前述多层膜。这露出绝缘膜IF4的上表面、鳍FA的上表面、鳍FA的侧表面和隔离区EI的上表面。这也露出了未被存储器栅极电极MG覆盖的绝缘膜IF4的侧表面和控制栅极电极CG2的侧表面。
接下来，如图53所示，形成光刻胶膜(未示出)以覆盖存储器单元区1A以及nMIS区1B和pMIS区1C中的鳍FB和鳍FC中的每个鳍的一部分的上表面。光刻胶膜包括被形成为部分地覆盖在Y方向(附图中的深度方向)上布置并在Y方向上延伸的多个鳍FB中的每个鳍FB的抗蚀图案，以及包括被形成为部分地覆盖在Y方向上布置并在Y方向上延伸的抗蚀图案。在位于抗蚀图案侧面的区域中，鳍FB和鳍FC的相应上表面从光刻胶膜中露出。
接着，使用光刻胶膜作为掩模，进行蚀刻以部分地去除nMIS区1B和pMIS区1C中的绝缘膜IF4和半导体膜SI2中的每一个，由此露出nMIS区1B和pMIS区1C中的隔离区EI的上表面和绝缘膜IF3的顶表面。因此，鳍FB和鳍FC中的每个鳍的上表面和侧表面部分地从绝缘膜IF4和半导体膜SI2中露出。因此，在鳍FB和鳍FC中的每个鳍上，经由绝缘膜IF3形成由半导体膜SI2制成的虚拟栅极电极DG。
虚拟栅极电极DG是将在后续步骤中被去除并且被金属栅极电极代替的膜，并且不保留在完成的半导体器件中。换言之，虚拟栅极电极DG是伪栅极电极。注意，在本文中，将给出对以下情况的描述：去除覆盖在从虚拟栅极电极DG中露出的鳍FB和鳍FC中的每个鳍的顶表面上的绝缘膜IF3。然后，形成氧化硅膜以覆盖虚拟栅极电极DG的侧表面，但省略了其图示。
接下来，如图54所示，使用绝缘膜IF4和绝缘膜IF5、控制栅极电极CG2、存储器栅极电极MG和作为掩模的伪栅极电极DG，在鳍FA、鳍FB和鳍FC中的每个鳍的上表面上进行离子注入。因此，在鳍FA中的每个鳍FA的上表面中，形成作为n型半导体区的延伸区EX1对。而且，在鳍FB中的每个鳍FB的上表面中，形成作为n型半导体区的延伸区EX2对。而且，在鳍FC中的每个鳍FC的上表面中，形成作为p型半导体区的延伸区EX3对。
在与形成延伸区EX1和延伸区EX2的步骤不同的步骤中至少形成延伸区EX3。可以通过注入n型杂质(例如，P(磷)或As(砷))来形成延伸区EX1和延伸区EX2。可以通过注入p型杂质(例如，B(硼))来形成延伸区EX3。
接着，在半导体基底SB上，使用例如CVD方法形成绝缘膜IF6。绝缘膜IF6由例如氮化硅膜制成。绝缘膜IF6覆盖隔离区EI、鳍FA、鳍FB和鳍FC、控制栅极电极CG2、存储器栅极电极MG、虚拟栅极电极DG和绝缘膜IF4和绝缘膜IF5的相应表面。
接下来，如图55所示，形成光刻胶膜PR3以露出nMIS区1B并且覆盖存储器单元区1A和pMIS区1C。然后，使用光刻胶膜PR3作为掩模，进行干法蚀刻以部分地去除nMIS区1B中的绝缘膜IF6，由此露出隔离区EI、鳍FB和绝缘膜IF4的相应上表面。在nMIS区1B中的包括虚拟栅极电极DG和在虚拟栅极电极DG上的绝缘膜IF4的多层体的侧表面上，形成由绝缘膜IF6制成的侧壁间隔物SW。
此时，还可以在鳍FB中的每个鳍FB的侧表面上形成由绝缘膜IF6制成的侧壁，但是在附图中省略了在鳍FB的侧表面上形成的侧壁的图示。即使在侧壁被形成在鳍FA和鳍FC的相应侧表面上的情况下，也省略了侧壁的图示。
接下来，如图56所示，使用光刻胶膜PR3、绝缘膜IF4和作为掩模的侧壁间隔物SW，进行干蚀刻以使在nMIS区1B的从包括虚拟栅极电极DG和侧壁间隔物SW的图案的侧面露出的鳍FB中的每个鳍FB的上表面后退。因此，从图案中露出的鳍FB的上表面后退到高于隔离区EI的上表面的位置并且低于紧接在虚拟栅极电极DG下的鳍FB的上表面的位置。
接下来，如图57所示，去除光刻胶膜PR3。然后，使用外延生长方法，形成外延层EP1以覆盖鳍FB中的每个鳍FB的上表面和侧表面，这些鳍FB在nMIS区1B中从包括虚拟栅极电极DG和侧壁间隔物SW的图案的侧面露出。外延层EP1由例如Si(硅)制成。在本文中，还可以形成各自由例如SiP(磷化硅)膜或SiC(碳化硅)膜制成外延层EP1。
如使用图28所描述的，外延层EP1是半导体层，每个半导体层具有长菱形截面形状并且在Y方向上覆盖鳍FB中的每个鳍FB的侧表面。在图57中，外延层EP1在X方向上不覆盖鳍FB的侧表面，但是外延层EP1也可以覆盖侧表面。可以想到，在鳍FB的在X方向上的侧表面被氧化硅膜等覆盖的情况下，侧表面不被外延层EP1覆盖。
接下来，如图58所示，在半导体基底上，形成由例如氮化硅膜制成的绝缘膜IF7。可以使用例如CVD方法形成绝缘膜IF7。在存储器单元区1A和pMIS区1C中，形成绝缘膜IF7以覆盖绝缘膜IF6的顶表面。然而，在附图中，假设绝缘膜IF7与绝缘膜IF6集成在一起，省略了存储器单元区1A和pMIS区1C中的绝缘膜IF7的图示。
接下来，如图59所示，形成光刻胶膜PR4以露出pMIS区1C并且覆盖存储器单元区1A和nMIS区1B。然后，使用光刻胶膜PR4作为掩模，进行干蚀刻以部分地去除pMIS区1C中的绝缘膜IF6，由此露出隔离区EI、鳍FC和绝缘膜IF4的相应上表面。在pMIS区1C中的包括虚拟栅极电极DG和在虚拟栅极电极DG上的绝缘膜IF4的多层体的侧表面上，形成由绝缘膜IF6制成的侧壁间隔物SW。
接下来，如图60所示，使用光刻胶膜PR4、绝缘膜IF4和作为掩模的侧壁间隔物SW，进行干蚀刻以使在pMIS区1C的从包括虚拟栅极电极DG和侧壁间隔物SW的图案的侧面露出的鳍FC中的每个鳍FC的上表面后退。因此，从图案中露出的鳍FC的上表面后退到高于隔离区EI的上表面的位置并且低于紧接在虚拟栅极电极DG下的鳍FC的上表面的位置。
接下来，如图61所示，去除光刻胶膜PR4。然后，使用外延生长方法，形成外延层EP2以覆盖鳍FC中的每个鳍FC的上表面和侧表面，这些鳍FC在pMIS区1C中从包括虚拟栅极电极DG和侧壁间隔物SW的图案的侧面露出。外延层EP2由例如SiGe(硅锗)制成。
如使用图28所描述的，外延层EP2是半导体层，每个半导体层具有长菱形截面形状并且在Y方向上覆盖鳍FC中的每个鳍FC的侧表面。在图61中，外延层EP2在X方向上不覆盖鳍FC的侧表面，但是外延层EP2也可以覆盖侧表面。可以想到，在鳍FC的在X方向上的侧表面被氧化硅膜等覆盖的情况下，侧表面不被外延层EP2覆盖。
接下来，如图62所示，在半导体基底上，形成由例如氮化硅膜制成的绝缘膜IF8。可以使用例如CVD方法形成绝缘膜IF8。形成绝缘膜IF8以覆盖存储器单元区1A中的绝缘膜IF6的顶表面并且覆盖nMIS区1B中的绝缘膜IF7的顶表面。然而，在附图中，假设绝缘膜IF8与存储器单元区1A中的绝缘膜IF6以及存储器单元区1A中的绝缘膜IF8集成在一起，省略了存储器单元区1A和nMIS区1B中的绝缘膜IF8的图示。
接下来，如图63所示，形成光刻胶膜PR5以覆盖nMIS区1B和pMIS区1C并且露出存储器单元区1A。然后，使用光刻胶膜PR5作为掩模，进行干蚀刻以部分地去除存储器单元区1A中的绝缘膜IF6，由此露出隔离区EI、鳍FA以及绝缘膜IF4和绝缘膜IF5的相应上表面。在存储器单元区1A中的包括控制栅极电极CG2、存储器栅极电极MG以及绝缘膜IF4和绝缘膜IF5的多层体的侧表面上，形成由绝缘膜IF6制成的侧壁间隔物SW。
接下来，如图64所示，去除光刻胶膜PR5。然后，使用绝缘膜IF4和绝缘膜IF5、伪栅极电极DG、控制栅极电极CG、存储器栅极电极MG和作为掩模的侧壁间隔物SW，在鳍FA、鳍FB和鳍FC的上表面上进行离子注入。因此，在鳍FA中的每个鳍FA的上表面中，形成作为n型半导体区的扩散区D1对。在鳍FB中的每个鳍FB的上表面中，形成作为n型半导体区的扩散区D2对。在鳍FC中的每个鳍FC的上表面中，形成作为p型半导体区的扩散区D3对。在nMIS区1B和pMIS区1C中，在本文中，通过绝缘膜IF7和绝缘膜IF8将杂质注入到鳍FB和鳍FC中。
在与形成扩散区D1和扩散区D2的步骤不同的步骤中至少形成扩散区D3。可以通过注入n型杂质(例如，P(磷)或As(砷))来形成扩散区D1和扩散区D2。可以通过注入p型杂质(例如，B(硼))来形成扩散区D3。在形成扩散区D1和扩散区D2的步骤中，以比形成延伸区EX1和EX2时执行的离子注入步骤中的杂质浓度更高的杂质浓度进行离子注入。在形成扩散区D3的步骤中，以比形成延伸区EX3时执行的离子注入步骤中的杂质浓度更高的杂质浓度进行离子注入。
因此，形成包括扩散区D1和延伸区EX1的源极区和漏极区、包括扩散区D2和延伸区EX2的源极区和漏极区、以及包括扩散区D3和延伸区EX3的源极区和漏极区。在该离子注入步骤中，扩散区D2被形成在外延层EP1和位于外延层EP1下方的鳍FB两者中，而扩散区D3被形成在外延层EP2和位于外延层EP2下方的鳍FC中。
在存储器单元区1A中，源极区和漏极区以及控制栅极电极CG2被包括在控制晶体管中，而源极区和漏极区以及存储栅极电极MG被包括在存储器晶体管中。控制晶体管和存储器晶体管被包括在存储器单元MC2中。
在本文中，在形成外延层EP1和外延层EP2之后，形成扩散区D1至扩散区D3。然而，也可以在形成例如使用图55描述的侧壁间隔物SW之后并且在使用图56描述的蚀刻步骤之前形成扩散区D2。也可以在形成例如使用图59描述的侧壁间隔物SW之后并且在使用图60描述的蚀刻步骤之前形成扩散区D3。
接下来，如图65所示，通过已知的硅化物工艺，形成硅化物层S1以覆盖在存储器单元区1A中的鳍FA中的每个鳍FA中形成的源极区和漏极区。在本文中，形成的硅化物层S1覆盖鳍FA的侧表面和上表面。在nMIS区1B和pMIS区1C中，鳍FB和鳍FC、外延层EP1和外延层EP2等被绝缘膜(保护膜)IF7和绝缘膜IF8覆盖，使得保护鳍FB和鳍FC和外延层EP1和外延层EP2的相应表面不被硅化。硅化物层S1的最上表面的位置的水平低于外延层EP1和外延层EP2的最上表面的位置。
接着，在半导体基底SB的主表面上，依次形成由例如氮化硅膜制成的衬垫膜(未示出)和由氧化硅膜制成的层间绝缘膜IL1。衬垫膜和层间绝缘膜IL1可以通过例如CVD方法而被形成。层间绝缘膜IL1具有比隔离区EI上的鳍FA中的每个鳍FA和包括控制栅极电极CG2和绝缘膜IF4的多层体的总高度更大的厚度。然后，使用例如CMP方法，使层间绝缘膜IL1的上表面平坦化。
接下来，如图66所示，使用例如CMP方法，在层间绝缘膜IL1、绝缘膜IF4和绝缘膜IF5以及侧壁间隔物SW的上表面上进行抛光，以露出nMIS区1B和pMIS区1C中的虚拟栅极电极DG的相应上表面。因此，去除绝缘膜IF4和绝缘膜IF5以露出控制栅极电极CG2和存储器栅极电极MG的相应上表面。
接下来，如图67所示，执行去除在pMIS区1C中露出的虚拟栅极电极DG的步骤。具体地，在通过例如CVD方法、使用光刻技术和蚀刻方法在半导体基底SB上形成硬掩模HM2之后，从pMIS区1C去除硬掩模HM2以露出pMIS区1C中的虚拟栅极电极DG。硬掩模HM2由例如氧化硅膜或TiN(氮化钛)膜制成。nMIS区1B和存储器单元区1A中的相应栅极电极被硬掩模HM2覆盖。
接着，通过湿法蚀刻去除从硬掩模HM2露出的虚拟栅极电极DG。在本文中，也去除了虚拟栅极电极DG下方的绝缘膜IF3，但是也可以留下绝缘膜IF3。备选地，在去除绝缘膜IF3之后，还可以形成绝缘膜以覆盖通过去除虚拟栅极电极DG形成的沟槽的底表面。
接下来，如图68所示，在沟槽中，形成作为栅极绝缘膜的绝缘膜HK和作为金属栅极电极的栅极电极G2。具体地，首先，在包括硬掩模HM2的半导体基底SB上，使用例如CVD方法和溅射方法依次形成绝缘膜HK和金属膜MF5和MF6。绝缘膜HK是高k膜，其具有比氮化硅膜的介电常数更高的介电常数。在本文中，绝缘膜HK由氧化铪膜制成，但是也可以由诸如氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的其他金属氧化物膜形成。
在本文中，金属膜MF5由氮化钛(TiN)膜制成，但是作为元膜MF5，氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜等也可以被使用。金属膜MF6由例如铝(A1)膜制成。
通过从pMIS区1C去除虚拟栅极电极DG而形成的沟槽完全被包括绝缘膜HK和金属膜MF5和金属膜MF6的多层膜填充。然后，通过例如CMP方法去除层间绝缘膜IL1上的不被需要的膜，以露出pMIS区1C中的层间绝缘膜IL1的上表面，由此形成由嵌入在沟槽中的绝缘膜HK制成的栅极绝缘膜和包括嵌入沟槽中的金属膜MF5和金属膜MF6的栅极电极G2中。因此，形成包括pMIS区1C中的栅极电极G2和源极区和漏极区的p型晶体管QP。
接下来，如图69所示，执行去除在nMIS区1B中露出的虚拟栅极电极DG的步骤。具体地，去除硬掩模HM2，接着通过例如CVD方法在半导体基底SB上形成硬掩模HM3。然后，使用光刻技术和蚀刻方法，从nMIS区1B去除硬掩模HM3，以露出nMIS区1B中的虚拟栅极电极DG。硬掩模HM3由例如氧化硅膜或TiN(氮化钛)膜制成。pMIS区1C和存储器单元区1A中的相应栅极电极被硬掩模HM3覆盖。
接着，通过湿法蚀刻去除从硬掩模HM3中露出的虚拟栅极电极DG。在本文中，也去除了虚拟栅极电极DG下方的绝缘膜IF3，但是也可以留下绝缘膜IF3。备选地，在去除绝缘膜IF3之后，还可以形成绝缘膜以覆盖通过去除虚拟栅极电极DG形成的沟槽的底表面。
接着，在沟槽中，形成作为栅极绝缘膜的绝缘膜HK和作为金属栅极电极的栅极电极G1。具体地，首先，在包括硬掩模HM3的半导体基底SB上，使用例如CVD方法和溅射方法，依次形成绝缘膜HK和金属膜MF3和金属膜MF4。绝缘膜HK是高k膜，其具有比氮化硅膜的介电常数更高的介电常数。在本文中，绝缘膜HK由氧化铪膜制成，但是也可以由诸如氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的其他金属氧化物膜形成。
在本文中，金属膜MF3由钛铝(TiAl)膜制成，但是，作为金属膜MF3，氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜等也可以被使用。金属膜MF4由例如铝(Al)膜制成。
通过从nMIS区1B去除虚拟栅极电极DG而形成的沟槽完全被包括绝缘膜HK和金属膜MF3和金属膜MF4的多层膜填充。然后，通过例如CMP方法去除层间绝缘膜IL1上的不被需要的膜，以露出nMIS区1B中的层间绝缘膜IL1的上表面，由此形成由嵌入在沟槽中的绝缘膜HK制成的栅极绝缘膜和包括嵌入沟槽中的金属膜MF3和金属膜MF4的栅极电极G1中。因此，形成包括nMIS区1B中的栅极电极G1和源极区和漏极区的n型晶体管QN。
接下来，如图70所示，去除硬掩模HM3，接着，通过例如CVD方法在半导体基底SB上形成绝缘膜IF9。然后，使用光刻技术和蚀刻方法，从存储器单元区1A去除绝缘膜IF9。因此，nMIS区1B和pMIS区1C中的栅极电极G1和栅极电极G2被绝缘膜IF9覆盖，但是控制栅极电极CG2和存储器栅极电极MG从绝缘膜IF9中露出。
接着，进行已知的硅化物工艺以在控制栅极电极CG2和存储器栅极电极MG的相应上表面中形成硅化物层S2。硅化物层S1和硅化物层S2由相同的材料制成。
接下来，如图71所示，使用例如CVD方法，在包括绝缘膜IF9的半导体基底SB上，形成层间绝缘膜IL2。层间绝缘膜IL2由例如氧化硅膜制成。接着，通过CMP方法等平坦化层间绝缘膜IL2的上表面。接着，使用光刻技术和干蚀刻方法，形成多个接触孔CH以延伸穿过层间绝缘膜IL2和层间绝缘膜IL1。注意，在nMIS区1B和pMIS区1C中，接触孔CH也延伸穿过绝缘膜IF9。
在存储器单元区1A中，在接触孔CH的底部，部分地露出紧接在源极区和漏极区上的硅化物层S1的上表面。在nMIS区1B中，在接触孔CH的底部，部分地露出作为源极区和漏极区的一部分的外延层EP1的上表面。在pMIS区1C中，在接触孔CH的底部，部分地露出作为源极区和漏极区的一部分的外延层EP2的上表面。
在未图示的区中，形成接触孔CH以部分地露出栅极电极G1和栅极电极G2、控制栅极电极CG2和存储器栅极电极MG的相应上表面。这些接触孔CH不延伸穿过层间绝缘膜IL1。在垂直于半导体基底SB的主表面的方向上，紧接在外延层EP1和外延层EP2上的接触孔CH的长度小于紧接在硅化物层S1上的接触孔CH的长度。
接下来，如图72所示，使用已知的硅化物工艺，在nMIS区1B和pMIS区1C中的接触孔CH的底部露出的外延层EP1和外延层EP2的相应上表面上，形成硅化物层S3。具体地，在包括接触孔CH的内部的半导体基底SB的主表面上，使用例如CVD方法，形成金属膜。然后，进行热处理以使金属膜与外延层EP1和外延层EP2的相应上表面反应，以在接触孔CH的底部形成硅化物层S3。然后除去金属膜。
由于在本文中难以通过溅射法在诸如接触孔CH的薄开口中形成金属膜，因此通过CVD方法形成上述金属膜。然而，由于通过CVD方法难以形成Ni(镍)膜，因此形成易于通过CVD方法形成的Ti(钛)膜作为金属膜。因此，硅化物层S3由TiSi2(硅化钛)膜制成。换言之，硅化物层S3由与硅化物层S1和硅化物层S2的材料不同的材料制成。注意，在形成硅化物层S3的步骤中，Ti(钛)膜也可以被留在存储器单元区1A中的紧接在硅化物层S1上的接触孔CH的底部。
接下来，如图73所示，在接触孔CH中，形成由钨(W)等制成的导电插塞PG1和导电插塞PG2作为耦合导电组件。插塞PG1和插塞PG2中的每个插塞都具有多层结构，该多层结构包括阻挡导体膜(例如，钛膜、氮化钛膜或其多层膜)和位于阻挡导体膜上的主导体膜(例如，钨膜)。
插塞PG1经由硅化物层S1而被电耦合到存储器单元MC2的源极区和漏极区。在如上所述的Ti膜保留在硅化物层S1上的情况下，Ti膜被插入在插塞PG1和硅化物层S1之间。插塞PG2嵌入在nMIS区1B中的接触孔CH中，并且经由硅化物层S3而被电耦合到外延层EP1。因此，插塞PG2被电耦合到n型晶体管QN的源极区和漏极区。插塞PG2嵌入在pMIS区1C中的接触孔CH中并且经由硅化物层S3而被电耦合到外延层EP2。因此，插塞PG2被电耦合到p型晶体管QP的源极区和漏极区。
在垂直于半导体基底SB的主表面的方向上，紧接在外延层EP1和外延层EP2上的接触孔CH的长度小于紧接在硅化物层S1上的接触孔CH的长度。这是因为硅化物层S1的上表面离半导体基底SB的主表面的高度低于外延层EP1和EP2的上表面离半导体基底SB的主表面的高度。
外延层EP1和外延层EP2的上表面的高度高于硅化物层S1的上表面的高度的原因在于：外延层EP1和外延层EP2被形成为具有大的体积并且因此降低了n型晶体管QN和p型晶体管QP中的每一个的源极区和漏极区的电阻。具体地，由于存储器单元区1A中的硅化物层S1由具有比半导体层的电阻值更低的电阻值的材料制成，因此即使在其体积和厚度不大时，也可以令人满意地降低存储器单元MC2的源极区和漏极区的电阻值。
相反地，外延层EP1和外延层EP2的电阻高于硅化物层S1的电阻。因此，为了减小n型晶体管QN和p型晶体管QP中的每一个的源极区和漏极区的电阻，外延层EP1和外延层EP2必须具有比硅化物的体积和厚度更大的体积和厚度。换言之，通过形成外延层EP1和外延层EP2使得其相应上表面的高度高于硅化物层S1的上表面的高度，可以减小n型晶体管QN和p型晶体管QP中的每一个的源极区和漏极区的电阻。
注意，在沉积以形成硅化物层S3的金属膜(钛膜)保留在硅化物层S1上的接触孔CH的底部的情况下，Ti(钛)膜被插入在硅化物层S1的上表面和插塞PG1之间。
接下来，如图74所示，在层间绝缘膜IL2上，形成导线M1。导线M1中的每根导线M1由多层结构制成，该多层结构包括阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)和在阻挡导体膜上形成的主导体膜(铜膜)。在图3中，为了简化说明，将阻挡导体膜和主导体膜整体地示出为导线M1中的每根导线M1。这同样适用于插塞PG1和插塞PG2。
导线M1可以通过例如所谓的单镶嵌方法而被形成。具体地，通过在层间绝缘膜IL2上形成具有导线沟槽的层间绝缘膜IL1并且在导线沟槽中嵌入金属膜，可以形成导线M1。然而，在本文中，省略了位于导线M1侧面的层间绝缘膜的图示。
<半导体器件的制造方法的作用>
接下来，将给出对制造本第二实施例中的半导体器件的方法的描述。
从本第二实施例中的半导体器件的制造方法，可以获得与前述第一实施例中的半导体器件的制造方法相同的作用。具体地，由于顺电膜HK1被形成为铁电膜HK2和半导体基底SB(鳍FA)之间的界面层(阻挡层)，因此可以防止在铁电膜HK2中感应的电场引起界面层的介电击穿。因此，可以提高半导体器件的可靠性。
而且，在本第二实施例中，如使用图3所描述的，铁电膜HK2中的晶体GR2被形成得比顺电膜HK1中的晶体GR1大，以允许铁电膜HK2中的残留极化增加。这可以降低铁电存储器的工作电压并且改善铁电存储器的信息保持特性。因此，可以提高半导体器件的性能。由于在本文中顺电膜HK1被形成为与铁电膜HK2的下表面接触的界面层，因此晶体GR2可以被形成得比晶体GR1大。
而且，在本第二实施例中，在使用图47描述的步骤中，使用微波形成铁电膜HK2。具体地，在使用图12和图13描述的第二热处理中，使用具有电场的微波进行加热，该电场在垂直于半导体基底SB的主表面的方向上振动。这允许在垂直方向上极化的正交晶体在铁电膜HK2中生长。换言之，可以防止在垂直方向以外的方向上极化的晶体在铁电膜HK2中生长。因此，铁电膜HK2中包括的多个晶体在相同的方向上被极化，以允许铁电膜HK2中的残留极化增加。
通过使用微波进行第二热处理，可以在不高于400℃的低温下实现结晶，并且增加在由此形成的铁电膜HK2中形成正交晶体的可能性。换言之，通过增加铁电膜HK2中包括的正交晶体与所有晶体的比例，可以增加铁电膜HK2中的残留极化。
通过在高k膜AM2上形成的金属膜MF1上进行第二热处理(参见图11)，可以增加在铁电膜HK2中形成正交晶体的可能性。
如上所述，通过增加在铁电膜HK2中形成正交晶体的可能性，可以增强铁电膜HK2的极化性能。简言之，即使当被施加到存储器单元MC2的控制栅极电极CG1的电压低时，铁电膜HK2也可以被极化以允许铁电存储器的功耗降低。此外，增加的残留极化允许保持性能的改善。因此，可以提高半导体器件的性能。
尽管直到此时已经基于本发明的实施例具体描述了本发明人实现的发明，但是本发明不限于前述实施例。应当理解，在不脱离本发明的主旨的范围内，可以在本发明中进行各种改变和变型。
例如，在前述第一实施例和前述第二实施例的每个中，已经给出了对包括n型晶体管的存储器单元的描述，但是该晶体管也可以被形成为p型晶体管。在那种情况下，晶体管中包括的阱、源极区和漏极区等的导电类型可以适当地被反转。
前述第一实施例的第一变型和第二变型中的每个也适用于前述第二实施例。

Claims (17)

1.一种半导体器件，包括：
半导体基底；
在所述半导体基底上形成的第一绝缘膜；
在所述第一绝缘膜上形成的铁电膜；以及
在所述铁电膜上形成的第一栅极电极；
其中所述铁电膜包括第一氧化铪膜，以及
其中所述第一绝缘膜具有比氮化硅的介电常数高的介电常数。
2.根据权利要求1所述的半导体器件，还包括：
在所述半导体基底的上表面中形成的源极区和漏极区，使得所述第一栅极电极被插入在所述源极区和所述漏极区之间。
3.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜是包括第二氧化铪膜的顺电膜。
4.根据权利要求1所述的半导体器件，
其中所述铁电膜具有比所述第一绝缘膜的厚度大的厚度。
5.根据权利要求1所述的半导体器件，
其中所述铁电膜中包括的多个第一晶体的平均晶粒直径大于所述第一绝缘膜中包括的多个第二晶体的平均晶粒直径。
6.根据权利要求1所述的半导体器件，
其中所述铁电膜的上表面具有比所述第一绝缘膜的上表面的不均匀性大的不均匀性。
7.根据权利要求1所述的半导体器件，
其中所述铁电膜和所述第一绝缘膜包括相同的材料。
8.根据权利要求7所述的半导体器件，
其中所述铁电膜包括具有正交晶相的第一晶体，而所述第一绝缘膜包括具有非正交晶相的第二晶体。
9.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜具有比所述铁电膜的杂质浓度低的杂质浓度。
10.根据权利要求1所述的半导体器件，
其中，在所述铁电膜和所述第一栅极电极之间，还形成有金属膜。
11.根据权利要求2所述的半导体器件，还包括：
第二栅极电极，所述第二栅极电极经由第二绝缘膜而被提供在所述半导体基底的所述上表面上，所述第二栅极电极经由所述第一绝缘膜和所述铁电膜与所述第一栅极电极的一个侧表面相邻，
其中所述第一栅极电极、所述第二栅极电极以及所述源极区和所述漏极区被包括在非易失性存储元件中。
12.根据权利要求11所述的半导体器件，还包括：
突出部分，所述突出部分是所述半导体基底的一部分，所述突出部分从所述半导体基底的所述上表面突出，并且在沿着所述半导体基底的所述上表面的第一方向上延伸，
其中所述第一栅极电极和所述第二栅极电极中的每个栅极电极在与所述第一方向正交的第二方向上延伸，以及
其中所述源极区和所述漏极区被形成在所述突出部分的顶表面中，使得包括所述第一栅极电极和所述第二栅极电极的图案在所述第一方向上被插入在所述源极区和所述漏极区之间。
13.一种制造半导体器件的方法，包括如下步骤：
(a)提供半导体基底；
(b)在所述半导体基底上形成无定形状态下的第一绝缘膜；
(c)进行第一热处理以使所述第一绝缘膜结晶；
(d)在步骤(c)之后，在所述第一绝缘膜上形成无定形状态下的第二绝缘膜；
(e)通过将微波施加到所述第二绝缘膜来进行第二热处理，以使所述第二绝缘膜结晶并且形成铁电膜；以及
(f)在所述铁电膜上形成第一栅极电极；
其中所述铁电膜包括氧化铪膜，以及
其中所述第一绝缘膜具有比氮化硅的介电常数高的介电常数。
14.根据权利要求13所述的制造所述半导体器件的方法，还包括如下步骤：
(g)在所述步骤(f)之后，在所述半导体基底的上表面中形成位于所述第一栅极电极侧面的源极区和漏极区。
15.根据权利要求13所述的制造所述半导体器件的方法，
其中，在所述步骤(e)中，所述微波被施加到所述第二绝缘膜，使得所述微波的电场在垂直于所述半导体基底的所述上表面的方向上振动。
16.根据权利要求13所述的制造所述半导体器件的方法，
其中，在所述步骤(e)中，在300℃至400℃的温度范围内进行所述第二热处理。
17.根据权利要求14所述的制造所述半导体器件的方法，还包括如下步骤：
(a1)在所述步骤(a)之后、并且在所述步骤(b)之前，部分地使所述半导体基底的所述上表面后退以形成突出部分，所述突出部分是所述半导体基底的一部分，所述突出部分从所述半导体基底的所述上表面突出，并且在沿着所述半导体基底的所述上表面的第一方向上延伸；以及
(a2)经由第三绝缘膜在所述突出部分上形成第二栅极电极，使得所述第二栅极电极安装在所述突出部分上，并且在与所述第一方向正交的第二方向上延伸，
其中，在所述步骤(b)中，在所述突出部分正上方形成所述第一绝缘膜，
其中，在所述步骤(d)中，在所述突出部分正上方形成所述第二绝缘膜，
其中，在所述步骤(f)中，所述第一栅极电极被形成，以经由所述第一绝缘膜和所述铁电膜在所述第一方向上与所述第二栅极电极相邻，
其中，在所述步骤(g)中，所述源极区和所述漏极区被形成在所述突出部分的顶表面中，使得包括所述第一栅极电极和所述第二栅极电极的图案在所述第一方向上被插入在所述源极区和所述漏极区之间，以及
其中所述第一栅极电极、所述第二栅极电极以及所述源极区和所述漏极区被包括在非易失性存储元件中。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10879238B2 (en) * 2018-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance finFET and method of fabricating thereof
CN109950316B (zh) * 2019-03-26 2020-03-20 湘潭大学 一种氧化铪基铁电栅场效应晶体管及其制备方法
US11362191B2 (en) * 2019-05-17 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor device and method for making the same
US11195938B2 (en) * 2019-07-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device performance by fluorine treatment
US11742407B2 (en) * 2019-12-02 2023-08-29 Intel Corporation Multilayer high-k gate dielectric for a high performance logic transistor
US11257950B2 (en) * 2020-02-24 2022-02-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the semiconductor structure
US11508753B2 (en) * 2020-02-24 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric FinFET memory device
US11309398B2 (en) * 2020-04-01 2022-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method for the semiconductor device
US11322519B2 (en) * 2020-05-28 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
US11335702B1 (en) 2020-11-13 2022-05-17 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US11937426B2 (en) 2021-01-08 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof
US11737280B2 (en) * 2021-03-05 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wakeup free approach to improve the ferroelectricity of FeRAM using a stressor layer
KR20220169503A (ko) * 2021-06-18 2022-12-28 삼성전자주식회사 반도체 소자
US11791383B2 (en) * 2021-07-28 2023-10-17 Infineon Technologies Ag Semiconductor device having a ferroelectric gate stack
US12068390B2 (en) 2021-07-28 2024-08-20 Infineon Technologies Ag Power semiconductor device having a gate dielectric stack that includes a ferroelectric insulator
US11646376B2 (en) * 2021-09-20 2023-05-09 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2023123946A (ja) * 2022-02-25 2023-09-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20240014320A1 (en) * 2022-07-11 2024-01-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Structures for a ferroelectric field-effect transistor and related methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1918701A (zh) * 2004-02-16 2007-02-21 夏普株式会社 薄膜晶体管及其制造方法、显示装置、氧化膜的改性方法、氧化膜的形成方法、半导体装置、半导体装置的制造方法以及半导体装置的制造装置
JP2009044195A (ja) * 2002-08-20 2009-02-26 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスの製造方法
US8946850B2 (en) * 2011-12-06 2015-02-03 Infineon Technologies Austria Ag Integrated circuit including a power transistor and an auxiliary transistor
US20150179657A1 (en) * 2013-12-24 2015-06-25 Kabushiki Kaisha Toshiba Semiconductor storage device
CN106711224A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 半导体装置
CN107507864A (zh) * 2016-06-14 2017-12-22 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269785B2 (en) 2014-01-27 2016-02-23 Globalfoundries Inc. Semiconductor device with ferroelectric hafnium oxide and method for forming semiconductor device
DE102014221371B4 (de) * 2014-10-21 2018-04-19 Globalfoundries Inc. Verfahren zum Bilden eines Halbleiterschaltungselements und Halbleiterschaltungselement
US10211312B2 (en) * 2015-08-07 2019-02-19 Imec Vzw Ferroelectric memory device and fabrication method thereof
US20170338350A1 (en) * 2016-05-17 2017-11-23 Globalfoundries Inc. Semiconductor device and method
CN107240606B (zh) * 2017-06-08 2020-10-23 湘潭大学 一种铁电场效应晶体管及其制备方法
US10388514B2 (en) * 2017-10-11 2019-08-20 Globalfoundries Inc. Engineering of ferroelectric materials in semiconductor devices by surface potential modulation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044195A (ja) * 2002-08-20 2009-02-26 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスの製造方法
CN1918701A (zh) * 2004-02-16 2007-02-21 夏普株式会社 薄膜晶体管及其制造方法、显示装置、氧化膜的改性方法、氧化膜的形成方法、半导体装置、半导体装置的制造方法以及半导体装置的制造装置
US8946850B2 (en) * 2011-12-06 2015-02-03 Infineon Technologies Austria Ag Integrated circuit including a power transistor and an auxiliary transistor
US20150179657A1 (en) * 2013-12-24 2015-06-25 Kabushiki Kaisha Toshiba Semiconductor storage device
CN106711224A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 半导体装置
CN107507864A (zh) * 2016-06-14 2017-12-22 瑞萨电子株式会社 半导体器件及其制造方法

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