JP2009044195A - 半導体強誘電体記憶デバイスの製造方法 - Google Patents
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Abstract
【課題】実用化が可能である程度の期間データを保持することのできる半導体強誘電体記憶デバイスの製造方法を提供できるようにすること。
【解決手段】ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。
【選択図】図１
【解決手段】ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。
【選択図】図１
Description
本発明は、半導体強誘電体記憶デバイスの製造方法に関し、特に、ゲート絶縁膜に強誘電体膜を含むトランジスタをメモリセルとする半導体強誘電体記憶デバイスの製造方法に関するものである。
ゲート絶縁膜に強誘電体を用いたトランジスタは、データ記憶、データの読み出し、書き込みが単一のトランジスタで行われるため、次世代の高集積メモリとして期待されている。このトランジスタは、強誘電体の電気分極の向きに対応してトランジスタの電気伝導が制御される。実際には、半導体と強誘電体の両方の特徴を損なわないように、その間に絶縁体バッファ層を挿入した構造が研究されている（例えば、特許文献１、２参照）。この構造のトランジスタは、強誘電体に接する金属ゲート電極を含めて、MFIS(Metal-Ferroelectrics-Insulator-Semiconductor)トランジスタと呼ばれている。
このMFISトランジスタは、原理的には（１）電気分極を利用しているため、電源を切ってもデータが消失しない、（２）読み出し動作はトランジスタのソースドレイン間の電気伝導を見るだけでよく、読み出し動作の後もデータの内容は破壊されない、（３）データの読み出し、書き込み速度がDRAM程度に高速であるという特徴を持つことが期待されている。
しかしながら、従来のMFISトランジスタは、データを書き込み後、長くても１日程度でメモリトランジスタ動作として見るとデータが消えてしまうという問題を抱えていた（例えば、非特許文献１、２参照）。
特開2001-291841号公報
特開2002-353420号公報
S. Migita et al., Integrated Ferroelectrics Vol. 40, pp.135-143, 2001
右田真司他、電子情報通信学会論文誌 Vol.J85-C No.1（2002年1月号）pp.14-22
しかしながら、従来のMFISトランジスタは、データを書き込み後、長くても１日程度でメモリトランジスタ動作として見るとデータが消えてしまうという問題を抱えていた（例えば、非特許文献１、２参照）。
上述したように、従来のMFISトランジスタでは、実用化が可能である程度の期間データを保持していることができなかった。これは主として、バッファ層及び強誘電体のリーク電流が大きいため、強誘電体とバッファ層の界面付近に電荷が蓄積されこの電荷が強誘電体中の電気分極を遮蔽し、トランジスタのソースドレイン間の電気伝導が強誘電体の電気分極によって制御できなくなるためである。
また、強誘電体にデータを書き込むときにMFISに電圧を加える訳だが、バッファ層の比誘電率が小さいと電圧の大部分がバッファ層の方に加わるという問題もあった。
本願発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、実用化が可能である程度の期間データを保持することのできるMFISトランジスタ、すなわち半導体強誘電体記憶デバイスの製造方法を提供できるようにすることである。
また、強誘電体にデータを書き込むときにMFISに電圧を加える訳だが、バッファ層の比誘電率が小さいと電圧の大部分がバッファ層の方に加わるという問題もあった。
本願発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、実用化が可能である程度の期間データを保持することのできるMFISトランジスタ、すなわち半導体強誘電体記憶デバイスの製造方法を提供できるようにすることである。
課題を解決するための手段は次のとおりである。
（１）ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。
（２）薄膜形成のための真空容器に基板を置き、該容器から該基板を出すことなく連続して気相成長法により前記絶縁体バッファ層および前記強誘電体膜を形成することを特徴とする（１）に記載の半導体強誘電体記憶デバイスの製造方法。
（３）薄膜形成のための真空容器に基板を置き、該容器から該基板を出すことなく連続してパルスレーザ堆積法により前記絶縁体バッファ層および前記強誘電体膜を形成することを特徴とする（１）に記載の半導体強誘電体記憶デバイスの製造方法。
（４）強誘電体膜形成の間に強誘電体膜形成のための真空容器の中、強誘電体膜形成後強誘電体膜形成のための真空容器の中、強誘電体膜形成後ゲート電極形成前にアニール炉の中またはゲート電極形成後アニール炉の中のいずれかのタイミングおよび環境において、少なくとも１回熱処理することを特徴とする（１）から（３）のいずれかに記載の半導体強誘電体記憶デバイスの製造方法。
（１）ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。
（２）薄膜形成のための真空容器に基板を置き、該容器から該基板を出すことなく連続して気相成長法により前記絶縁体バッファ層および前記強誘電体膜を形成することを特徴とする（１）に記載の半導体強誘電体記憶デバイスの製造方法。
（３）薄膜形成のための真空容器に基板を置き、該容器から該基板を出すことなく連続してパルスレーザ堆積法により前記絶縁体バッファ層および前記強誘電体膜を形成することを特徴とする（１）に記載の半導体強誘電体記憶デバイスの製造方法。
（４）強誘電体膜形成の間に強誘電体膜形成のための真空容器の中、強誘電体膜形成後強誘電体膜形成のための真空容器の中、強誘電体膜形成後ゲート電極形成前にアニール炉の中またはゲート電極形成後アニール炉の中のいずれかのタイミングおよび環境において、少なくとも１回熱処理することを特徴とする（１）から（３）のいずれかに記載の半導体強誘電体記憶デバイスの製造方法。
本願発明によれば、データの書き込みと読み出しを１個のトランジスタサイズにより実現することができ、しかも書き込んだデータは、実用上十分な長時間消失することがない。そして、読み出し後も、データの内容は、破壊されない。本願発明に係るデバイスは、広範囲の用途の半導体メモリ、さらには半導体論理回路中の安定な一時記憶デバイス等、多様な回路の中で用いることができる。
図１は、本願発明に係る半導体強誘電体記憶デバイスの概観図である。本願発明に係るデバイスは、まず半導体基板１を用意する。ここで、半導体基板１は、シリコンであってもゲルマニウムであってもシリコンとゲルマニウムの混晶であっても、あるいはSiCやGaAsであってもよく、その種類を限定しない。さらに、半導体基板に代えてＳＯＩ(silicon on insulator) 基板を用いてよい。
半導体基板１の一つの面に絶縁体バッファ層２の面2aを接続する。絶縁体バッファ層２としてハフニウムを構成元素とする酸化物HfO2+u あるいはハフニウムとアルミニウムを構成元素とする酸化物Hf1-xAl2xO2+x+y を形成する。xの範囲は、熱的安定性、化学的安定性の強化のために、また大きい比誘電率を持つために、0 < x < 0.7であると特によい。yの範囲は、良好な絶縁性を示す点で-0.2 < y < 0.2であると特によい。また、uの範囲も良好な絶縁性を示す点で-0.2 < u < 0.2であると特によい。HfO2+u とHf1-xAl2xO2+x+y の厚さtは、データ書き込みすなわち電気分極状態の決定のための印加電圧の絶対値を小さくするために、4 nm < t < 40nmの範囲にあると特によい。
絶縁体バッファ層２のもう一方の面2bに強誘電体膜３の面3aを接続する。強誘電体の種類を限定するものではないが、代表的なものとして、SrBi2Ta2O9、 SrBi2(Ta1-z Nbz)2O9、 Bi4Ti3O12、 Bi4-zLazTi3O12、 PbZr1-zTizO3、YMnO3がある。強誘電体膜の厚さdは、データ書き込みすなわち電気分極状態の決定のための印加電圧の絶対値を小さくするために、20 nm < d < 600 nmの範囲にあると特によい。
強誘電体膜３のもう一方の面3bにゲート電極4を接続する。ゲート電極４は、導電性のよい材料であればAuやPtのような金属でも、TiNやTaNのような窒化物でもIrO2やRuO2のような酸化物でも何でもよい。また、Pt/TiN/Ti、IrO２/Ir等の積層膜であってもよい。
半導体基板１は、ソース領域５とドレイン領域６を持つ。ソース領域５とドレイン領域６がn型であれば、ソース領域５とドレイン領域６を除く領域７はp型となる。半導体基板１の中のソース領域５とドレイン領域６がn型であれば、ソース領域５とドレイン領域６を除く領域７はp型となる。
［作用］
データを記憶する源は、強誘電体膜３の電気分極であり、強誘電性を発現するためには、薄膜形成時もしくはその後の熱処理工程で温度を上げて強誘電体膜３を結晶の状態にする必要がある。この結晶化温度は、通常650℃〜950℃である。一般に、この温度が高い方が結晶性がよく、強誘電性もよい。結晶化工程の時間は、典型的には１時間である。シリコン中のソース領域とドレイン領域を形成するためには、不純物の活性化のため低くても1050℃程度の短時間（典型的には30秒）の熱処理が必要である。絶縁体バッファ層２は、この強誘電体膜３の結晶化のための高温工程を必ず経ることになる。標準的な作製プロセスではソース領域とドレイン領域を形成するための熱処理工程も経ることになる。従って、従来は、絶縁体バッファ層２も熱処理工程で結晶化してしまい、結晶粒と結晶粒の間の粒界を通ってリーク電流が流れた。この実施の形態のHfO2+uあるいはHf1-xAl2xO2+x+yでは、上記強誘電体結晶化の熱工程でも上記不純物活性化の熱工程でも絶縁体バッファ層２は、結晶化せず、アモルファスの状態を維持している。従って、絶縁体バッファ層２のリーク電流を低く押さえることができる。アモルファスの状態の絶縁体バッファ層２の表面は、結晶化したそれに比較して平坦である。アモルファスの状態の絶縁体バッファ層２の表面からは強誘電体膜３の結晶成長のための種結晶ができ難く、強誘電体膜３の結晶粒が小さく、薄膜はち密になり、強誘電体膜３のリーク電流も低く押さえることができる。
データを記憶する源は、強誘電体膜３の電気分極であり、強誘電性を発現するためには、薄膜形成時もしくはその後の熱処理工程で温度を上げて強誘電体膜３を結晶の状態にする必要がある。この結晶化温度は、通常650℃〜950℃である。一般に、この温度が高い方が結晶性がよく、強誘電性もよい。結晶化工程の時間は、典型的には１時間である。シリコン中のソース領域とドレイン領域を形成するためには、不純物の活性化のため低くても1050℃程度の短時間（典型的には30秒）の熱処理が必要である。絶縁体バッファ層２は、この強誘電体膜３の結晶化のための高温工程を必ず経ることになる。標準的な作製プロセスではソース領域とドレイン領域を形成するための熱処理工程も経ることになる。従って、従来は、絶縁体バッファ層２も熱処理工程で結晶化してしまい、結晶粒と結晶粒の間の粒界を通ってリーク電流が流れた。この実施の形態のHfO2+uあるいはHf1-xAl2xO2+x+yでは、上記強誘電体結晶化の熱工程でも上記不純物活性化の熱工程でも絶縁体バッファ層２は、結晶化せず、アモルファスの状態を維持している。従って、絶縁体バッファ層２のリーク電流を低く押さえることができる。アモルファスの状態の絶縁体バッファ層２の表面は、結晶化したそれに比較して平坦である。アモルファスの状態の絶縁体バッファ層２の表面からは強誘電体膜３の結晶成長のための種結晶ができ難く、強誘電体膜３の結晶粒が小さく、薄膜はち密になり、強誘電体膜３のリーク電流も低く押さえることができる。
一方、絶縁体バッファ層２が結晶化してしまうと結晶粒と粒界により表面の凹凸が増す。この結晶粒には強誘電体膜３の種結晶ができやすく強誘電体膜３の結晶粒が大きくなり強誘電体膜３のリーク電流も大きくなる。このようにHfO2+u あるいはHf1-xAl2xO2+x+y で絶縁体バッファ層２を構成すると、絶縁体バッファ層２と強誘電体膜３の両方のリーク電流を低く押さえることができ、データ保持時間が真に充分長いメモリトランジスタが実現する。Hf1-xAl2xO2+x+y は、熱処理工程に対してアモルファス状態を維持する温度がHfO2+u よりさらに高まるので、結晶化温度の高い強誘電体を強誘電体膜３に用いるときに特によい。
［製造方法］
次に製造方法について述べる。言うまでもなく、本発明の製造方法は以下の方法に限定されるものではない。
絶縁体バッファ層２の形成法は、薄膜の形成法であれば何でもよく物理的気相成長法では、パルスレーザ堆積法（レーザアブレーション法ともいう）、スパッタリング法、蒸着法などが有効であり、化学成長法ではMOCVD(metal organic chemical vapor deposition)法、MOD(metal organic decomposition:有機金属分解)法、ゾルゲル法などがある。
強誘電体膜３およびゲート電極４形成法も、薄膜の形成法であれば何でもよく物理的気相成長法で、パルスレーザ堆積法、スパッタリング法、蒸着法などが有効であり、化学成長法は、MOCVD法、MOD法、ゾルゲル法などがある。
次に製造方法について述べる。言うまでもなく、本発明の製造方法は以下の方法に限定されるものではない。
絶縁体バッファ層２の形成法は、薄膜の形成法であれば何でもよく物理的気相成長法では、パルスレーザ堆積法（レーザアブレーション法ともいう）、スパッタリング法、蒸着法などが有効であり、化学成長法ではMOCVD(metal organic chemical vapor deposition)法、MOD(metal organic decomposition:有機金属分解)法、ゾルゲル法などがある。
強誘電体膜３およびゲート電極４形成法も、薄膜の形成法であれば何でもよく物理的気相成長法で、パルスレーザ堆積法、スパッタリング法、蒸着法などが有効であり、化学成長法は、MOCVD法、MOD法、ゾルゲル法などがある。
ここで、半導体基板１としてSiを用い、絶縁体バッファ層２と強誘電体膜３の形成法としてパルスレーザ堆積法を用いた製造方法の例を述べる。
１．Si表面処理
標準的な表面洗浄法でSi表面を洗浄後，希フッ酸あるいは緩衝フッ酸で表面の残留酸化層を除去する。さらに、故意に１乃至数分子層程度の酸化膜、窒化膜、酸窒化膜の形成等の表面処理をしてもよい。
標準的な表面洗浄法でSi表面を洗浄後，希フッ酸あるいは緩衝フッ酸で表面の残留酸化層を除去する。さらに、故意に１乃至数分子層程度の酸化膜、窒化膜、酸窒化膜の形成等の表面処理をしてもよい。
２．絶縁体バッファ層２の形成
パルスレーザ堆積法で形成する。SiO2のような小さい誘電率を持つ酸化層の形成を抑えるために形成中Siの温度は低温（室温〜５５０℃）の条件化におく。絶縁体バッファ層２がハフニウムとアルミニウムを構成元素とする酸化物である場合は、ターゲット組成は、Hf1-xAl2xO2+x+y とする。あるいは、HfO2+uとAl2O３を用いてよい。この場合、両ターゲットを同時に蒸発(スパッタ)させてもよいが、両ターゲットを交互に１ないし複数回ずつ蒸発させ、熱処理によりHf1-xAl2xO2+x+yを合成するようにしてもよい。HfO2+uとAl2O３を交互に堆積するとき、HfO2+uを先に堆積することが特によい。絶縁バッファ層２がハフニウムを構成元素とする酸化物である場合は、ターゲット組成は、HfO2+uとする。絶縁体バッファ層２は、酸化物であるので、形成中、酸素ガスを導入する。Siと絶縁体バッファ層２の界面への低誘電率酸化層の形成を抑制し小さくするため酸素ガスに窒素ガスを混合すると特によい。窒素は、絶縁体バッファ層２の中の構造欠陥を低減させ、リーク電流を小さくすることにも役立つ。酸素と窒素の混合ガスを用いる場合、混合モル比は、N:O= 1:1〜1:10-7である。また、Hf1-xAl2xO2+x+yとHfO2+uのターゲット自体が酸素を含み、Hf原子と Al原子は酸化物を容易に形成するので、絶縁体バッファ層２形成中は窒素ガスだけの導入でもよい。その場合、混合モル比は窒素ガス中に含まれる残留酸素量によって決まる。典型的には残留酸素による混合モル比はN:O= 1:10-5〜1:10-7であるが、酸素ガスの窒素ガスに対するモル比はそれより小さくてもよい。
窒素ガスを含む雰囲気中で成膜を行ったことにより絶縁体バッファ層には窒素元素が添加物として添加されることになる。それにより上記の効果がもたらされる。窒素元素の含有量は1 x 1019 cm-3から1 x 1022 cm-3の範囲とするのがよい。その範囲は5 x 1019 cm-3から5 x 1021 cm-3とするのが特によい。
パルスレーザ堆積法で形成する。SiO2のような小さい誘電率を持つ酸化層の形成を抑えるために形成中Siの温度は低温（室温〜５５０℃）の条件化におく。絶縁体バッファ層２がハフニウムとアルミニウムを構成元素とする酸化物である場合は、ターゲット組成は、Hf1-xAl2xO2+x+y とする。あるいは、HfO2+uとAl2O３を用いてよい。この場合、両ターゲットを同時に蒸発(スパッタ)させてもよいが、両ターゲットを交互に１ないし複数回ずつ蒸発させ、熱処理によりHf1-xAl2xO2+x+yを合成するようにしてもよい。HfO2+uとAl2O３を交互に堆積するとき、HfO2+uを先に堆積することが特によい。絶縁バッファ層２がハフニウムを構成元素とする酸化物である場合は、ターゲット組成は、HfO2+uとする。絶縁体バッファ層２は、酸化物であるので、形成中、酸素ガスを導入する。Siと絶縁体バッファ層２の界面への低誘電率酸化層の形成を抑制し小さくするため酸素ガスに窒素ガスを混合すると特によい。窒素は、絶縁体バッファ層２の中の構造欠陥を低減させ、リーク電流を小さくすることにも役立つ。酸素と窒素の混合ガスを用いる場合、混合モル比は、N:O= 1:1〜1:10-7である。また、Hf1-xAl2xO2+x+yとHfO2+uのターゲット自体が酸素を含み、Hf原子と Al原子は酸化物を容易に形成するので、絶縁体バッファ層２形成中は窒素ガスだけの導入でもよい。その場合、混合モル比は窒素ガス中に含まれる残留酸素量によって決まる。典型的には残留酸素による混合モル比はN:O= 1:10-5〜1:10-7であるが、酸素ガスの窒素ガスに対するモル比はそれより小さくてもよい。
窒素ガスを含む雰囲気中で成膜を行ったことにより絶縁体バッファ層には窒素元素が添加物として添加されることになる。それにより上記の効果がもたらされる。窒素元素の含有量は1 x 1019 cm-3から1 x 1022 cm-3の範囲とするのがよい。その範囲は5 x 1019 cm-3から5 x 1021 cm-3とするのが特によい。
３．強誘電体膜３の形成
パルスレーザ堆積法で形成する。上記絶縁体バッファ層２の形成と同じ薄膜形成のための真空容器に半導体基板１であるSiをおいて容器からSiを出すことなく連続してパルスレーザ堆積法で絶縁体バッファ層２と強誘電体膜３を形成すると、絶縁体バッファ層２と強誘電体膜３の界面が清浄に保たれ電気特性も優れるので特によい。強誘電体膜３形成中は、酸素ガスを導入する。
パルスレーザ堆積法で形成する。上記絶縁体バッファ層２の形成と同じ薄膜形成のための真空容器に半導体基板１であるSiをおいて容器からSiを出すことなく連続してパルスレーザ堆積法で絶縁体バッファ層２と強誘電体膜３を形成すると、絶縁体バッファ層２と強誘電体膜３の界面が清浄に保たれ電気特性も優れるので特によい。強誘電体膜３形成中は、酸素ガスを導入する。
４．ゲート電極の形成
Ptを例に挙げると、電子ビーム加熱の蒸着法あるいはスパッタリング法、パルスレーザ堆積法でPtゲート電極を形成する。
Ptを例に挙げると、電子ビーム加熱の蒸着法あるいはスパッタリング法、パルスレーザ堆積法でPtゲート電極を形成する。
５．熱処理工程
強誘電体膜３の結晶化のための熱処理を行う。熱処理のタイミングは、以下の４種のケースがあるが、これらの内少なくとも１つのケースを実行する。
（１）上記工程３の薄膜形成中の熱処理。（２）工程３の薄膜形成後に薄膜形成のための真空容器内での熱処理。（３）工程３の薄膜形成後工程４の前にアニール炉での熱処理。（４）工程４の後にアニール炉での熱処理。
強誘電体膜３がSrBi2Ta2O9である場合、結晶化のための熱処理温度は６５０〜９００℃である。
この結晶化のための熱処理工程において、シリコン基板の表面には酸素が供給されることにより、基板と絶縁体バッファ層との界面、あるいは、基板と酸化膜などの表面処理膜との界面にはシリコン酸化膜が成長することがある。本発明によれば、絶縁体バッファ層に窒素元素が添加されていることにより酸素の移動が抑制されるため、シリコン酸化膜の成長が抑制される。同時に、熱処理による強誘電体膜の還元が抑制されることも期待される。
強誘電体膜３の結晶化のための熱処理を行う。熱処理のタイミングは、以下の４種のケースがあるが、これらの内少なくとも１つのケースを実行する。
（１）上記工程３の薄膜形成中の熱処理。（２）工程３の薄膜形成後に薄膜形成のための真空容器内での熱処理。（３）工程３の薄膜形成後工程４の前にアニール炉での熱処理。（４）工程４の後にアニール炉での熱処理。
強誘電体膜３がSrBi2Ta2O9である場合、結晶化のための熱処理温度は６５０〜９００℃である。
この結晶化のための熱処理工程において、シリコン基板の表面には酸素が供給されることにより、基板と絶縁体バッファ層との界面、あるいは、基板と酸化膜などの表面処理膜との界面にはシリコン酸化膜が成長することがある。本発明によれば、絶縁体バッファ層に窒素元素が添加されていることにより酸素の移動が抑制されるため、シリコン酸化膜の成長が抑制される。同時に、熱処理による強誘電体膜の還元が抑制されることも期待される。
［参考例］
用いた材料と厚さは、以下の通りである。
半導体基板１：Si
絶縁体バッファ層２： Hf1-xAl2xO2+x+y 、x=0.25、y=0、厚さ10nm
強誘電体膜３：SrBi2Ta2O9、厚さ400nm
ゲート電極４：Pt、厚さ200nm、ゲート長（ソース領域からドレイン領域に向かっての長さ）10μm
ソース領域５及びドレイン領域６の導電の型： n型
領域７の導電の型：p型
絶縁体バッファ層２であるHf1-xAl2xO2+x+y (x=0.25、y=0)は、パルスレーザ堆積法で形成した。用いたレーザはKrFエキシマーレーザである。レーザエネルギーは、１パルス当たり250mJ、パルスの繰り返し周波数2Hz、堆積時間270秒である。基板温度200℃である。導入ガスは、窒素と酸素の混合ガスであり、そのモル比は、N:O=1:10-6である。この導入ガスによる堆積室の圧力は、0.1Torr（13.33Pa）である。強誘電体膜３に相当するSrBi2Ta2O9も同じくパルスレーザ堆積法で形成した。レーザの種類とエネルギーは、上記絶縁体バッファ層２の場合と同じである。パルスの繰り返し周波数5Hz、堆積時間34分である。基板温度400℃である。導入ガスは、酸素である。この導入ガスによる堆積室の圧力は、0.1Torr（13.33Pa）である。ゲート電極４としてPtを電子ビーム蒸着法で形成した。ゲート電極形成後SrBi2Ta2O9を結晶化させるため、大気圧酸素中800℃で１時間熱処理した。半導体デバイス作製工程で用いるフォトリソグラフィー、イオンビームエッチング技術等を用いてトランジスタを作製した。
用いた材料と厚さは、以下の通りである。
半導体基板１：Si
絶縁体バッファ層２： Hf1-xAl2xO2+x+y 、x=0.25、y=0、厚さ10nm
強誘電体膜３：SrBi2Ta2O9、厚さ400nm
ゲート電極４：Pt、厚さ200nm、ゲート長（ソース領域からドレイン領域に向かっての長さ）10μm
ソース領域５及びドレイン領域６の導電の型： n型
領域７の導電の型：p型
絶縁体バッファ層２であるHf1-xAl2xO2+x+y (x=0.25、y=0)は、パルスレーザ堆積法で形成した。用いたレーザはKrFエキシマーレーザである。レーザエネルギーは、１パルス当たり250mJ、パルスの繰り返し周波数2Hz、堆積時間270秒である。基板温度200℃である。導入ガスは、窒素と酸素の混合ガスであり、そのモル比は、N:O=1:10-6である。この導入ガスによる堆積室の圧力は、0.1Torr（13.33Pa）である。強誘電体膜３に相当するSrBi2Ta2O9も同じくパルスレーザ堆積法で形成した。レーザの種類とエネルギーは、上記絶縁体バッファ層２の場合と同じである。パルスの繰り返し周波数5Hz、堆積時間34分である。基板温度400℃である。導入ガスは、酸素である。この導入ガスによる堆積室の圧力は、0.1Torr（13.33Pa）である。ゲート電極４としてPtを電子ビーム蒸着法で形成した。ゲート電極形成後SrBi2Ta2O9を結晶化させるため、大気圧酸素中800℃で１時間熱処理した。半導体デバイス作製工程で用いるフォトリソグラフィー、イオンビームエッチング技術等を用いてトランジスタを作製した。
次に、上記参考例により作成したトランジスタの特性を示す。図２は、ゲート電極４にゲート電圧VGを加えたときのドレイン電流IDの結果を示す。ゲート電圧を6Vから-6Vへ連続的に変化させ、その後-6V から6Vへ変化させた。ドレイン電流は、強誘電体特有の性質によって図２のように変化した。ゲート電圧の掃引に対して矢印に示すようにドレイン電流は変化した。図２中の２点で代表されるように記憶した電気分極の向きに応じてトランジスタは、オン状態とオフ状態の２状態を取ることができる。この２点にゲート電圧を固定し、ドレイン電流のオン状態とオフ状態を各々長期間測定した結果が、図３である。この図３から分かるように、両状態が極めて安定に持続していることが分かる。
［実施例］
用いた材料と厚さは、以下の通りである。
半導体基板１：Si
絶縁体バッファ層２：HfO2+u 、u=0、厚さ10nm
強誘電体膜３：SrBi2Ta2O9、厚さ400nm
ゲート電極４：Pt、厚さ200nm、ゲート長（ソース領域からドレイン領域に向かっての長さ）10μm
ソース領域５及びドレイン領域６の導電の型： n型
領域７の導電の型：p型
用いた材料と厚さは、以下の通りである。
半導体基板１：Si
絶縁体バッファ層２：HfO2+u 、u=0、厚さ10nm
強誘電体膜３：SrBi2Ta2O9、厚さ400nm
ゲート電極４：Pt、厚さ200nm、ゲート長（ソース領域からドレイン領域に向かっての長さ）10μm
ソース領域５及びドレイン領域６の導電の型： n型
領域７の導電の型：p型
絶縁体バッファ層２であるHfO2+u (u=0)は、パルスレーザ堆積法で形成した。用いたレーザはKrFエキシマーレーザである。レーザエネルギーは、１パルス当たり250mJ、パルスの繰り返し周波数2Hz、堆積時間270秒である。基板温度200℃である。導入ガスは、窒素と酸素の混合ガスであり、そのモル比は、N:O=1:10-6である。この導入ガスによる堆積室の圧力は、0.1Torr（13.33Pa）である。強誘電体膜３に相当するSrBi2Ta2O9も同じくパルスレーザ堆積法により形成した。レーザの種類とエネルギーは、上記絶縁体バッファ層２の場合と同じである。パルスの繰り返し周波数5Hz、堆積時間34分である。基板温度400℃である。導入ガスは酸素である。この導入ガスによる堆積室の圧力は、0.1Torr（13.33Pa）である。ゲート電極４としてPtを電子ビーム蒸着法で形成した。ゲート電極形成後、SrBi2Ta2O9を結晶化させるため、大気圧酸素中800℃において１時間熱処理した。
次に、上記実施例におけるトランジスタの実験結果を示す。図４は、ゲート電極４にゲート電圧VGを加えたときのドレイン電流IDの結果を示す。ゲート電圧を８Vから-８Vへ連続的に変化させ、その後-８V から８Vへ変化させた。ドレイン電流は強誘電体特有の性質によって図のように変化した。ゲート電圧の掃引に対して矢印に示すようにドレイン電流は変化した。図中の２点で代表されるように記憶した電気分極の向きに応じてトランジスタはオン状態とオフ状態の２状態を取ることができる。この２点にゲート電圧を固定し、ドレイン電流のオン状態とオフ状態を各々長期間測定した結果が、図５である。この図から分かるように両状態が極めて安定に持続していることが分かる。
図２でオン状態と記した点を含む0＜VG＜3Vの範囲の曲線とオフ状態と記した点を含む1.6V＜VG＜4.6Vの範囲の曲線は概ね平行移動の関係にあり、この移動の幅の電圧をメモリウィンドウ幅と呼ぶ。このメモリウィンドウ幅はMFISトランジスタのメモリ特性の１つの指標を与える。小さすぎると設定電圧の幅が小さくなるし、大きすぎるとデータを書き込むためのゲート電圧が大きくなる。図２ではゲート電圧を±6Ｖ変化させた。参考例に対して、このゲート電圧の変化の幅（掃引電圧）を変化させたときのメモリウィンドウ幅を図６にまとめた。
ソース電極、ドレイン電極及び基板の電位を共通にし、ゲート電極の電位をそれよりVGだけ高くしたときの絶縁体バッファ層と強誘電体膜の直列体を流れる電流IGを測定した。参考例に対する測定結果が図７である。IGは絶縁体バッファ層と強誘電体膜の直列体のリーク電流に相当する。VG≦±6Vで、5x10-10A/cm2以下のIGであり、非特許文献２の20ページ図９（ｂ）に示される同じ電圧範囲での1x10-8A/cm2以下と比較して、格段にリーク電流が抑制されている。
情報の書換え回数の試験を行った。ゲート電極に+8Vの電圧を500nsの間加えすなわちオン状態を作り、次に-8Vの電圧を500nsの間加えすなわちオフ状態を作る。これを１周期として1012回まで繰り返した。参考例に対する試験結果が図８である。図から分るように1012回の繰り返し（情報書換えとしては2x1012回）後も、オン状態とオフ状態のドレイン電流は何の問題も無く識別できている。
書込みパルス幅依存性の試験を行った。パルス高+8Vあるいは-8Vの単発のパルス電圧をゲート電極に加え、オン状態あるいはオフ状態を作る訳であるが、そのパルスの幅を変えた。この書込みパルス印加後ドレイン電圧0.1Vを加えドレイン電流を測定した。参考例に対する試験結果を図９に示す。図から分るように、500nsのパルス幅の印加に対してもオン状態のドレイン電流はオフ状態のドレイン電流よりも４桁以上大きかった。
参考例の試料の元素組成を二次イオン質量分析法により分析した。シリコン基板の裏側からシリコン、絶縁体バッファ層、強誘電体膜の順に切削し、各構成体における元素を分析した。その結果絶縁体バッファ層には添加物として窒素原子があることを確認した。その量は2x1021cm-3であった。先に記述したようにこれは絶縁体バッファ層の中の構造欠陥を低減させリーク電流を小さくすることに役立っているし、Siと絶縁体バッファ層の界面への低誘電率酸化層の形成を抑制することにも役立っている。
実施例に対しても図７と同様にゲート電極に電圧を加え、リーク電流IGを測定した。その試験結果を図１０に示す。この実施例においても、非特許文献２の20ページ図９（ｂ）に示される例と比較してリーク電流が小さくなっている。
実施例の試料も二次イオン質量分析法により分析した。方法は先述の参考例と同じである。その結果絶縁体バッファ層には添加物として窒素原子があることを確認した。その量は2x1020cm-3であった。参考例と同様にこれはリーク電流の低減やSiとバッファ層の界面への低誘電率酸化層形成の抑制に役立っている。
実施例の試料も二次イオン質量分析法により分析した。方法は先述の参考例と同じである。その結果絶縁体バッファ層には添加物として窒素原子があることを確認した。その量は2x1020cm-3であった。参考例と同様にこれはリーク電流の低減やSiとバッファ層の界面への低誘電率酸化層形成の抑制に役立っている。
ゲート電圧を掃引してドレイン電流を測定し、MFISトランジスタのメモリウィンドウ幅を測定した。掃引ゲート電圧は±6Vと条件を統一した。実施例及び参考例による結果を図１１に示す。図中の数字は、１が実施例、１１が参考例にそれぞれ対応している。実施例においても1V以上のメモリウィンドウ幅を得ていることが分かる。
１ 半導体基板
２ 絶縁体バッファ層
３ 強誘電体膜
４ ゲート電極
５ 半導体基板中のソース領域
６ 半導体基板中のドレイン領域
７ 半導体基板中のソース領域とドレイン領域を除く領域
２ 絶縁体バッファ層
３ 強誘電体膜
４ ゲート電極
５ 半導体基板中のソース領域
６ 半導体基板中のドレイン領域
７ 半導体基板中のソース領域とドレイン領域を除く領域
Claims (4)
- ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。
- 薄膜形成のための真空容器に基板を置き、該容器から該基板を出すことなく連続して気相成長法により前記絶縁体バッファ層および前記強誘電体膜を形成することを特徴とする請求項１に記載の半導体強誘電体記憶デバイスの製造方法。
- 薄膜形成のための真空容器に基板を置き、該容器から該基板を出すことなく連続してパルスレーザ堆積法により前記絶縁体バッファ層および前記強誘電体膜を形成することを特徴とする請求項１に記載の半導体強誘電体記憶デバイスの製造方法。
- 強誘電体膜形成の間に強誘電体膜形成のための真空容器の中、強誘電体膜形成後強誘電体膜形成のための真空容器の中、強誘電体膜形成後ゲート電極形成前にアニール炉の中またはゲート電極形成後アニール炉の中のいずれかのタイミングおよび環境において、少なくとも１回熱処理することを特徴とする請求項１から３のいずれかに記載の半導体強誘電体記憶デバイスの製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160034917A (ko) | 2013-07-25 | 2016-03-30 | 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 | 강유전체 디바이스 및 그 제조방법 |
| CN109979997A (zh) * | 2017-12-28 | 2019-07-05 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN113539812A (zh) * | 2021-07-14 | 2021-10-22 | 湘潭大学 | 一种同质种子层调控氧化铪基铁电薄膜电学性能的方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4650577B2 (ja) | 2009-03-24 | 2011-03-16 | パナソニック株式会社 | 燃料電池コージェネレーションシステム |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08191134A (ja) * | 1994-11-10 | 1996-07-23 | Sony Corp | 半導体メモリセル及びその作製方法 |
| JP2001077111A (ja) * | 1999-07-19 | 2001-03-23 | Sharp Corp | アルミニウムをドープしたジルコニウム誘電体膜のトランジスタ構造およびその堆積方法 |
| JP2001237390A (ja) * | 2000-02-24 | 2001-08-31 | Rohm Co Ltd | 強誘電体メモリ装置の製造方法 |
| JP2001291841A (ja) * | 2000-04-07 | 2001-10-19 | Yasuo Tarui | 強誘電体記憶素子 |
| JP2002329847A (ja) * | 2001-03-28 | 2002-11-15 | Sharp Corp | ｈｉｇｈ−ｋ絶縁膜を備えた単一トランジスタ強誘電体トランジスタ構造、およびその製造方法 |
| JP2003068897A (ja) * | 2001-06-28 | 2003-03-07 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
| WO2003081667A1 (en) * | 2002-03-26 | 2003-10-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and production method therefor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043565A (ja) * | 2000-07-26 | 2002-02-08 | Toshiba Corp | 半導体装置の製造方法 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08191134A (ja) * | 1994-11-10 | 1996-07-23 | Sony Corp | 半導体メモリセル及びその作製方法 |
| JP2001077111A (ja) * | 1999-07-19 | 2001-03-23 | Sharp Corp | アルミニウムをドープしたジルコニウム誘電体膜のトランジスタ構造およびその堆積方法 |
| JP2001237390A (ja) * | 2000-02-24 | 2001-08-31 | Rohm Co Ltd | 強誘電体メモリ装置の製造方法 |
| JP2001291841A (ja) * | 2000-04-07 | 2001-10-19 | Yasuo Tarui | 強誘電体記憶素子 |
| JP2002329847A (ja) * | 2001-03-28 | 2002-11-15 | Sharp Corp | ｈｉｇｈ−ｋ絶縁膜を備えた単一トランジスタ強誘電体トランジスタ構造、およびその製造方法 |
| JP2003068897A (ja) * | 2001-06-28 | 2003-03-07 | Samsung Electronics Co Ltd | 浮遊トラップ型不揮発性メモリ素子 |
| WO2003081667A1 (en) * | 2002-03-26 | 2003-10-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and production method therefor |
Cited By (4)
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| KR20160034917A (ko) | 2013-07-25 | 2016-03-30 | 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 | 강유전체 디바이스 및 그 제조방법 |
| CN109979997A (zh) * | 2017-12-28 | 2019-07-05 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN113539812A (zh) * | 2021-07-14 | 2021-10-22 | 湘潭大学 | 一种同质种子层调控氧化铪基铁电薄膜电学性能的方法 |
| CN113539812B (zh) * | 2021-07-14 | 2024-04-26 | 湘潭大学 | 一种同质种子层调控氧化铪基铁电薄膜电学性能的方法 |
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