KR101771170B1 - 반도체 강유전체 기억 트랜지스터 및 그의 제조 방법 - Google Patents

반도체 강유전체 기억 트랜지스터 및 그의 제조 방법 Download PDF

Info

Publication number
KR101771170B1
KR101771170B1 KR1020147034193A KR20147034193A KR101771170B1 KR 101771170 B1 KR101771170 B1 KR 101771170B1 KR 1020147034193 A KR1020147034193 A KR 1020147034193A KR 20147034193 A KR20147034193 A KR 20147034193A KR 101771170 B1 KR101771170 B1 KR 101771170B1
Authority
KR
South Korea
Prior art keywords
insulator
oxide
strontium
calcium
bismuth
Prior art date
Application number
KR1020147034193A
Other languages
English (en)
Other versions
KR20150005709A (ko
Inventor
시게키 사카이
웨이 장
미쓰에 다카하시
Original Assignee
고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 filed Critical 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼
Publication of KR20150005709A publication Critical patent/KR20150005709A/ko
Application granted granted Critical
Publication of KR101771170B1 publication Critical patent/KR101771170B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Abstract

200 nm 이하의 강유전체 막 두께에서도 메모리 윈도우가 넓고, 우수한 데이터 유지 특성과, 우수한 펄스 고쳐쓰기 내성 등을 가진 FeFET (강유전체 전계 효과 트랜지스터)를 제공한다. 소스 영역(12)로 드레인 영역(13)을 가진 반도체 기체(10) 위에, 절연체(11) 및 게이트 전극 도체(4)가 이 순서로 적층된 구조를 가진 FeFET이고, 절연체(11)가 기체(10) 위에 제1 절연체(1), 제2 절연체(2)의 순서로 적층되어 구성되며, 제2 절연체(2)의 주성분이 스트론튬과 칼슘과 비스머스와 탄탈의 산화물이다.

Description

반도체 강유전체 기억 트랜지스터 및 그의 제조 방법{SEMICONDUCTOR FERROELECTRIC STORAGE TRANSISTOR AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 강유전체 기억 트랜지스터, 반도체 강유전체 메모리 및 반도체 강유전체 기억 트랜지스터의 제조 방법에 관한 것으로, 특히 트랜지스터 자체가 메모리의 기능을 가진 반도체 강유전체 기억 트랜지스터 및 그 제조 방법에 관한 것이다.
게이트 절연 재료에 강유전체를 포함하는 전계 효과 트랜지스터(이하, 강유전체 게이트 전계 효과 트랜지스터, FeFET)는, 근년에 64 킬로바이트의 NAND형 플레시 메모리 어레이 칩에 응용되는 등, 중요한 기술적 발전을 이루고 있다. 종래형의 NAND 플레시 메모리와 비교할 때, FeFET를 NAND 플레시 메모리 (Fe-NAND라 불린다)에 적용하면 쓰기 전압을 약 3분의 1로 할 수 있어서, 고쳐쓰기(rewriting) 횟수의 내성이 현저하게 좋다. 즉 Fe-NAND는 에너지를 절약할 수 있고, 높은 고쳐쓰기 내성을 지닌 메모리로서의 특징을 구비하고 있다. 고집적 메모리의 메모리 셀로서 사용하려면, FeFET의 치수의 축소화가 요구된다. 게이트 길이 Lg가 작은 FeFET를 실현하려면, 제작 프로세스의 관점에서 강유전체를 포함한 게이트 절연체의 두께도 얇게 하는 것이 통상 필요하다. Lg=1㎛에 대하여 게이트 절연체의 두께 Li가 Li=400 nm이었다고 하더라도, 게이트 절연체 단면의 종횡비는 A=Li/Lg=0.4로 낮아서, 단차 형성 에칭이나 단차 피복 성막 등의 제작 프로세스의 곤란함은 작지만, Lg=100 nm까지 미세하게 되면 Li=400 nm이고, A=4가 되어 제작 프로세스의 곤란함은 증가한다. 고집적 메모리에서는 Lg가 100 nm 이하이고, 50 nm 및 그 이하의 미세한 치수가 요구되어, 필연적으로 Li를 작게 하는 것이 요구된다.
실리콘 Si 기판 위에 절연 버퍼층 Hf-Al-O를 형성하고, 그리고 그 위에 강유전체층을 형성하고, 또 그 위에 게이트 금속을 형성한 트랜지스터가 데이터 유지 특성, 펄스 고쳐쓰기 내성이 우수한 강유전체 게이트 전계 효과 트랜지스터인 것이, 특허 문헌 1에 의하여 개시되어 있다. 게이트 금속을 Pt로 하고, 강유전체층 재료를 SrBi2Ta2O9로 하며, 절연 버퍼층을 Hf-Al-O로 하는 Si 기판 위에 형성한 Pt/SrBi2Ta2O9/Hf-Al-O/Si의 구조의 FeFET는, 일본 공개 특허 문헌 1의 실시예에 개시하는 바와 같이, 강유전체층의 두께가 400 nm이고, FeFET의 게이트 전압 Vg에 대한 드레인 전류 Id 특성 (Id-Vg 특성)이 나타내는 메모리 윈도우 (Memory Window)는 1.6V였다. n 채널의 FeFET로 말자하면, Vg를 부로부터 정으로 증가시켜 측정한 Id-Vg 곡선과 Vg를 정으로부터 부로 감소시켜 측정한 Id-Vg 곡선은 다른 궤적을 나타내고, 다른 임계 전압(Threshold Voltage)을 가진다. 바꾸어 말하면, Vg를 부로부터 정으로 변화시키고 부로 되돌려서(또는 정으로부터 부로 변화시키고 정으로 되돌려서) 측정한 Id-Vg 곡선은, 히스테리시스 곡선을 그린다. 이들의 임계 전압의 차가 메모리 윈도우이다. 본원 명세서에서는 이 다른 두 개의 궤적 상에서 Id=1x10-6 A가 되는 전압을 임계 전압으로 하고, 그 차를 메모리 윈도우로 하였다. 아울러, 많은 경우, 임계 전압보다 작은 서브 임계 전압으로 불리는 영역의 어디에서 비교하여도 메모리 윈도우의 크기는 거의 변하지 않는다. 상기 다른 임계 전압에 상당하는 2개 상태에는 논리 상태 “0”과 “1”이 할당된다. 어느 쪽이 “1”인지 어느 쪽이“0”인지는 그때마다 정의할 수 있으므로 중요하지 않다. 1.6V의 메모리 윈도우는 상기 2개 상태를 식별하기에 충분하다고 할 수 있다. 다수개의 FeFET를 어레이 상으로 배열하여 고밀도 메모리로서 사용할 때에는 각각의 FeFET의 상기 2 상태에 상당하는 2개의 임계 전압의 편차가 문제가 된다. FeFET의 임계 전압의 편차의 원인은 게이트 치수, 막 두께의 편차 등 다양하다. 다수개의 FeFET의 메모리 윈도우의 평균값이 임계값의 각각의 편차와 비교하여 무시할 수 없을 정도로 작아지면, 고집적 메모리를 구성한 FeFET의 “0”과“1”의 식별에 잘못이 생기는 경우가 있다. 일반적으로는 고집적 메모리를 구성하는 FeFET의 메모리 윈도우는 큰 것이 바람직하다.
특허문헌 1: 일본 공개 특허 공보 특개 2004-304143호
비특허문헌 1: Materials Letters vol.62 pp.2891-2893 2008년 비특허문헌 2: Materials Letters vol.62 pp.3243-3245 2008년 비특허문헌 3: Materials Chemistry and Physics vol.110 pp.402-405 2008년 비특허문헌 4: Applied Physics Express vol.1 Article Number 051601 2008년 비특허문헌 5: Journal of Crystal Growth vol.310 pp.2520-2524 2008년 비특허문헌 6: Applied Physics Letters vol.92 Article Number 192905 2008년 비특허문헌 7: Journal of Alloys and Compounds vol.458 pp.500-503 2008년 비특허문헌 8: International Journal of Modern Physics B vol.19 pp.3173-3183 2005년 비특허문헌 9: Journal of Applied Physics vol.103 Article Number 084108 2008년 비특허문헌 10: Applied Physics Letters vol.78 pp.2925-2927 2001년
고집적의 메모리를 목표로 하면, 게이트 길이 Lg가 100 nm 이하인 FeFET가 필요하게 된다. 그러나, 앞에서 본 바와 같이 제작 프로세스 상의 이유에서 비(比) A가 큰 구성은 피하는 것이 바람직하다. Pt/SrBi2Ta2O9/Hf-Al-O/Si의 구조의 FeFET의 강유전체 SrBi2Ta2O9의 막 두께를 200 nm 이하로 하는 것이 좋지만, 후술하는 참조예에 기재된 바와 같이, 강유전체 막 두께를 작게 하면 메모리 윈도우는 작아진다. 고집적 메모리를 구성하는 다수의 FeFET의 임계 전압의 편차를 억제하는 제어 회로 설계에 의한 수단을 강구할 수도 있으므로, 반드시 200 nm 막 두께의 SrBi2Ta2O9를 사용한 FeFET가 실용적으로 문제가 있는 것은 아니지만, 우수한 데이터 유지 특성과 우수한 펄스 고쳐쓰기 내성 등의 FeFET가 본래 지니고 있는 우수한 성능을 유지하면서, 200 nm 이하의 강유전체 막 두께에서도 메모리 윈도우가 넓은 강유전체 재료를 개발하는 것은 해결해야 할 과제이다. 부유 게이트를 가진 FET로 이루어지며, 현재 양산되고 있는 것의 주류인 NAND 플레시 메모리는 펄스 고쳐쓰기 횟수는 1 만회(104회) 정도이므로, 본원 발명의 디바이스에 있어서는, 펄스 고쳐쓰기 횟수가 명확하게 10 만회를 넘는 특성을 가질 것이 요구된다.
강유전체 재료의 기본 성능은, 도 42(a)에 도시하는 바와 같이, 가하여지는 전계(E)와 그것에 응답한 강유전체에 전기 분극(P)의 관계(P-E 곡선)로 표현된다. 전계를 -E- scanmax 와 E+ scanmax 의 사이에서 소인하면, 강유전체의 전기 분극은 도 42(a)와 같은 히스테리시스 곡선을 그리고, E=E+ scanmax이고 P는 최대 값 P+ max를 취하며, E=-E- scanmax이고 부 방향의 최대 값 -P- max를 취한다. 우측의 히스테리시스 곡선에서 P=0이 되는 전계가 항 전계 Ec이다. -E- scanmax 와 E+ scanmax를 크게 하면 -P- max와 P+ max도 커진다. 부가하는 -E- scanmax와 E+ scanmax가 비포화의 전기 분극을 일으키는 범위이면, 항 전계 Ec도 커진다. 그것이 포화의 전기 분극을 일으키는 범위에 들어가면 Ec는 그 이상 커지지 않는다.
P-E 곡선은 도 42(b)에 도시하는 바와 같이, 강유전체(F)의 양측을 금속(M) 사이에 끼운 MFM 구조를 사용하여 측정된다. 전계 대신에 양 금속 사이에 전압을 가하여 전압을 강유전체의 막 두께로 나눈 양이 전계이다. 이와 같이 하여 측정된 P-E 곡선은, MFM 구조의 강유전체 캐패시터(C)와 강유전체를 사용하지 않는 통상의 트랜지스터(T)를 조합하여 2 T2C, 1 T1C로 불리는 단위를 메모리 셀로 하는 고집적 메모리에 응용되고 있다. 한편, 트랜지스터 자체가 메모리의 기능을 가지는 FeFET의 대표적인 구조인 MFIS 게이트 구조에서는, 도 42(c)가 나타내는 바와 같이, 금속(M), 강유전체(F), 절연체(I)와 반도체(S)가 적층되어 있다. MFM 구조에서 직접 측정된 P-E 곡선이 나타내는 F의 특성과 MFIS 구조의 F의 특성은 별개의 것이다. 강유전성 발현을 위한 열처리 공정에 의하여 MFIS 게이트 구조의 I와 F층 사이에, MFM 구조에는 생기지 않는 변성층이 생기거나 하기 때문이다. 또한, 강유전성은 강유전체의 결정 방향에 의존하며, 결정 방향은 하지 상태에 많이 의존하는데, 이 하지는 MFM 구조에서 M층, MFIS 구조에서 I층과 같이 구조에 따라 다르다. MFIS 구조에서는 F층의 P-E 특성이 직접 측정할 수 없을 뿐 아니라, MFIS의 M와 S의 사이에 전압을 가하였을 때에, I층과 S의 표면 부근에 생기는 공핍층 D에도 전압을 가하여지기 때문에, 정확하게 F층에 얼마의 전압이 가하여지고 있는지 알 수 없다. 바꾸어 말하면 -E- scanmax 와 E+ scanmax를 정확하게는 알 수 없는 것이다. 이상과 같이, 2 T2C, 1 T1C의 메모리에서는 MFM의 캐패시터를 실제로 시작 평가함으로써 메모리 셀의 성능을 예견할 수 있는 것과 마찬가지로, FeFET에 있어서도 MFM의 캐패시터가 아니라 MFIS의 트랜지스터를 실제로 만들어 그 성능을 측정 평가하는 것이 FeFET의 연구 개발에서는 필요 불가결하다.
또한, MFM 캐패시터의 시작 평가로 취득한 Ec값은 MFIS의 FeFET의 메모리 윈도우를 추량하는 하나의 척도가 된다. 큰 Ec는 큰 히스테리시스의 P-E 곡선을 의미하기 때문에, FeFET가 큰 메모리 윈도우를 기대할 수 있기 때문이다.
공표된 문헌에서 SrBi2Ta2O9보다 상기 Ec가 큰 후보 재료로서, 비특허 문헌 1 내지 10에 의하여, Mn를 도핑한 Bi3 .15Nd0 .85Ti3O12, Y를 도핑한 Bi4Ti3O12, Ka0 .5La0 .5 Bi4Ti4O15, Nd와 Mn를 도핑한 BiFeO3, Bi3 .2Y0 .8Ti3O12, Ti와 Zn를 도핑한 BiFeO3, SrBi2(Ta0.5Nb0.5)2O9, Sr1 - xCaxBi2Ta2O9, Ba2 - xSrxNaNb5O15, CaBi2Ta2O9 등이 알려져 있으며, 바꾸어 말하자면, 얻은 Ec는 강유전체층의 양측을 금속으로 사이에 둔 MFM에 의해 얻을 수 있는 값이다. 이들을 FeFET에 적용한 예는 거의 없다. FeFET에서는 반도체와 강유전체의 특성의 양립이 필요하지만, FeFET의 강유전체와 반도체의 계면 상태가 MFM의 구조와는 완전히 다르다. MFM에서 큰 Ec를 나타내는 것으로 알려져 있는 강유전체 재료라고 하더라도, 그것을 MFIS의 FeFET에 사용한 경우에도 큰 메모리 윈도우를 나타내는 것은 자명하지 않다. 왜냐하면, MFIS의 FeFET의 시작의 결과, I층과의 계면이 본질적으로 좋지 않은 것도 있고, MFIS의 강유전체의 하지 상태가 MFM의 그것과는 다르기 때문에 MFIS의 강유전체 결정의 방위가 강유전체 특성을 유효하게 끌어낼 수 없는 경우도 있기 때문이다. 200 nm 이하의 막 두께에서도 메모리 윈도우가 넓고 우수한 데이터 유지 특성과 우수한 펄스 고쳐쓰기 내성 등을 가지고 있는지 아닌지는 실제로 FeFET를 시작하여 성능을 측정하는 것으로 밖에 알 수 없다. 본원 발명자는, 탁상에서의 추론에 만족하지 않고 열심히 실험 시작을 거듭하여, 본 발명에 이르렀다.
본 발명은, 200 nm 이하의 강유전체 막 두께에서도 메모리 윈도우가 넓고 우수한 데이터 유지 특성과 우수한 펄스 고쳐쓰기 내성 등을 가진 FeFET를 제공하는 것을 목적으로 하고 있다.
상기의 목적을 달성하기 위하여, 본원 발명에 의하면, 소스 영역과 드레인 영역을 가진 반도체 기체 위에, 절연체 및 게이트 전극 도체가 이 순서로 적층된 구조를 가진 반도체 강유전체 기억 트랜지스터에 있어서, 상기 절연체가 스트론튬과 칼슘과 비스머스와 탄탈의 산화물로 이루어지는 강유전성 절연체를 포함하는 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터가 제공된다.
또한, 상기의 목적을 달성하기 위하여, 본원 발명에 의하면 소스 영역과 드레인 영역을 가진 반도체 기체 위에, 절연체 및 게이트 전극 도체가 이 순서로 적층된 구조를 가진 반도체 강유전체 기억 트랜지스터에 있어서, 상기 절연체가 상기 기체 위에 제1 절연체, 제2 절연체의 순서로 적층되어 구성되고, 상기 제2 절연체의 주성분이 스트론튬과 칼슘과 비스머스와 탄탈의 산화물인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터가 제공된다.
또한, 상기의 목적을 달성하기 위하여, 본원 발명에 의하면, 소스 영역과 드레인 영역을 가진 반도체 기체 위에 절연체 및 게이트 전극 도체가 이 순서로 적층된 구조를 가진 반도체 강유전체 기억 트랜지스터에 있어서, 상기 절연체가 상기 기체 위에 제1 절연체, 제2 절연체, 제3 절연체의 순서로 적층되어 구성되고, 상기 제2 절연체의 주성분이 스트론튬과 칼슘과 비스머스와 탄탈의 산화물인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터가 제공된다.
또한, 좋기로는 상기 스트론튬과 칼슘과 비스머스와 탄탈의 산화물에 있어서, 칼슘 원소의 스트론튬 원소에 대한 비율이 3분의 2 이하이다. 또한, 좋기로는 상기 스트론튬과 칼슘과 비스머스와 탄탈의 산화물이 비스머스 층상 페로브스카이트형의 결정 구조를 가진다.
또한, 좋기로는 제1 절연체가 하프늄의 산화물, 하프늄과 알루미늄의 산화물, 하프늄을 포함한 산화물, 스트론튬과 티탄의 산화물, 그들 중 어느 2 이상의 복합 산화물, 또는, 그들 중 어느 2 이상의 산화물의 적층 산화물이다. 또한, 좋기로는 제3 절연체가 하프늄 산화물, 하프늄과 알루미늄의 산화물, 하프늄을 포함하는 산화물, 스트론튬과 티탄의 산화물, 그들 중 어느 2 이상의 복합 산화물, 또는, 그들 중 어느 2 이상의 산화물의 적층 산화물이다. 또한, 좋기로는 절연체의 막 두께가 250 nm 이하이며, 제1 또는 제3 절연체의 막 두께가 15 nm 이하이다.
또한, 상기의 목적을 달성하기 위하여, 본원 발명에 의하면, 반도체 기체의 표면 청정 공정과 절연체 퇴적 공정과 게이트 전극 도체 형성 공정과 열처리 공정을 포함하는, 소스 영역과 드레인 영역을 가진 반도체 기체 위에, 스트론튬과 칼슘과 비스머스와 탄탈의 산화물로 이루어지는 강유전성 절연체를 포함한 절연체 및 게이트 전극 도체가 이 순서로 적층된 구조를 가진 반도체 강유전체 기억 트랜지스터의 제조 방법이 제공된다.
또한, 좋기로는 상기 열처리 공정의 온도가 760℃ 이상 833℃ 이하이다. 또한 좋기로는 상기 절연체 퇴적 공정 중의 스트론튬과 칼슘과 비스머스와 탄탈의 산화물로 이루어지는 강유전성 절연체 퇴적 공정이, 스트론튬과 칼슘과 비스머스와 탄탈의 조성비가 다른 복수의 산화물 타겟을 사용한 펄스 레이저 퇴적법 또는 스퍼터링법이다.
본 발명에 의하면, 메모리 윈도우가 넓고 우수한 데이터 유지 특성과 우수한 펄스 고쳐쓰기 내성 등을 가진 FeFET를 200 nm 내지 그보다 얇은 강유전체 박막으로 형성할 수 있기 때문에, 우수한 특성을 가진 FeFET를 50 nm 이하인 미세한 게이트 길이로 실현하는 것이 가능하게 되고, 나아가서는 저소비 전력ㆍ고밀도 FeFET에 의한 불휘발성 메모리를 제공하는 것이 가능하게 된다.
[도 1] 본 발명의 제1의 실시 형태를 나타내는 단면도.
[도 2] 본 발명의 제2의 실시 형태를 나타내는 단면도.
[도 3] 본 발명의 제３의 실시 형태를 나타내는 단면도.
[도 4] x=0.1, y=200 nm, Z=800℃로 제작한 실시예 1의 트랜지스터의 Id-Vg 특성.
[도 5] x=0.1, y=200 nm, Z=800℃로 제작한 실시예 1의 트랜지스터의 Ig-Vg 특성.
[도 6] x=0.1, y=200 nm, Z=800℃로 제작한 실시예 1의 트랜지스터의 1회 교호 펄스를 가한 후 및 108회 교호 펄스를 가한 후의 Id-Vg 특성.
[도 7] x=0.1, y=200 nm, Z=800℃로 제작한 실시예 1의 트랜지스터의 펄스 고쳐쓰기 내성 특성, 즉 히스테리시스 곡선의 좌우의 브랜치의 임계 전압과 교호 펄스의 반복 횟수와의 관계를 나타내는 도면.
[도 8] x=0.1, y=200 nm, Z=800℃로 제작한 실시예 1의 트랜지스터의 데이터 유지 특성.
[도 9] 5 종류의 x에 대한 실시예 1의 트랜지스터의 메모리 윈도우와 열처리 온도 Z의 관계를 나타내는 도면.
[도 10] x=0.2, y=200 nm, Z=813℃로 제작한 실시예 2의 트랜지스터의 Id-Vg특성.
[도 11] x=0.2, y=200 nm, Z=813℃로 제작한 실시예 2의 트랜지스터의 Ig-Vg특성.
[도 12] x=0.2, y=200 nm, Z=813℃로 제작한 실시예 2의 트랜지스터의 1회 교호 펄스를 가한 후 및 108회 교호 펄스를 가한 후의 Id-Vg 특성.
[도 13] x=0.2, y=200 nm, Z=813℃로 제작한 실시예 2의 트랜지스터의 펄스 고쳐쓰기 내성 특성, 즉 히스테리시스 곡선의 좌우의 브랜치의 임계 전압과 교호 펄스의 반복 횟수와의 관계를 나타내는 도면.
[도 14] x=0.2, y=200 nm, Z=813℃로 제작한 실시예 2의 트랜지스터의 데이터 유지 특성.
[도 15] Z=788℃와 Z=813℃로 제작한 실시예 2의 트랜지스터의 메모리 윈도우와 x의 관계를 나타내는 도면.
[도 16] 실시예 2의 트랜지스터의 메모리 윈도우와 막 두께 y와의 관계를 나타내는 도면.
[도 17] Z=813℃로 제작한 y=120 nm의 실시예 2의 트랜지스터에 대응하는 XRD 모니터 시료의 x선 회절 평가 결과.
[도 18] Z=813℃로 제작한 y=160 nm의 실시예 2의 트랜지스터에 대응하는 XRD 모니터 시료의 x선 회절 평가 결과.
[도 19] 제1 절연체의 Hf와 Al의 조성비가 11:9이고, x=0.2이고 y=200nm Z=813℃인 실시예 2의 트랜지스터의 Id-Vg 특성.
[도 20] 제1의 타겟의 원소 조성비가 Sr:Ca:Bi:Ta = 0.8:0.2:3:2이고, 제2의 타겟의 원소 조성비가 Sr:Ca:Bi:Ta = 1:0:2.8:2.3인 복수 타겟을 사용하여 제2 절연체를 형성한 XRD 모니터 시료의 x선 회절 평가 결과.
[도 21] 제1의 타겟의 원소 조성비가 Sr:Ca:Bi:Ta = 0.8:0.2:3:2이고, 제2의 타겟의 원소 조성비가 Sr:Ca:Bi:Ta = 1:0:2.8:2.3인 복수 타겟을 사용하여 제2 절연체를 형성한 트랜지스터의 Id-Vg 특성.
[도 22] 제1 절연체가 하프늄 산화물인 실시예 3의 제1의 예의 트랜지스터의 Id-Vg 특성.
[도 23] 제1 절연체가 하프늄 산화물인 실시예 3의 제1의 예의 트랜지스터의 펄스 고쳐쓰기 내성.
[도 24] 제1 절연체가 하프늄 산화물인 실시예 3의 제1의 예의 트랜지스터의 데이터 유지 특성.
[도 25] 제1 절연체가 하프늄 산화물인 실시예 3의 제2의 예의 트랜지스터의 Id-Vg 특성.
[도 26] 제1 절연체가 하프늄 산화물인 실시예 3의 제2의 예의 트랜지스터의 펄스 고쳐쓰기 내성.
[도 27] 제1 절연체가 하프늄 산화물인 실시예 3의 제2의 예의 트랜지스터의 데이터 유지 특성.
[도 28] 제1 절연체가 SrTiO3인 실시예 3의 제3의 예의 트랜지스터의 Id-Vg 특성.
[도 29] 제1 절연체가 SrTiO3인 실시예 3의 제3의 예의 트랜지스터의 펄스 고쳐쓰기 내성.
[도 30] 제1 절연체를 하프늄ㆍ알루미늄 산화물과 SrTiO3의 적층막으로 한 실시예 3의 제4의 예의 트랜지스터의 Id-Vg 특성.
[도 31] 제1 절연체를 하프늄ㆍ알루미늄 산화물과 SrTiO3의 적층막으로 한 실시예 3의 제4의 예의 트랜지스터의 펄스 고쳐쓰기 내성.
[도 32] 실시예 3의 제1의 예에 대응하는 XRD 모니터 시료의 XRD 평가의 결과.
[도 33] 실시예 3의 제2의 예에 대응하는 XRD 모니터 시료의 XRD 평가의 결과.
[도 34] 실시예 3의 제3의 예에 대응하는 XRD 모니터 시료의 XRD 평가의 결과.
[도 35] 실시예 3의 제4의 예에 대응하는 XRD 모니터 시료의 XRD 평가의 결과.
[도 36] 본 발명의 제1의 실시 형태의 트랜지스터에 대응하는 XRD 모니터 시료의 XRD 평가의 결과.
[도 37] 본 발명의 제1의 실시 형태의 트랜지스터의 예의 Id-Vg 특성.
[도 38] 본 발명의 제1의 실시 형태의 트랜지스터의 예의 Ig-Vg 특성.
[도 39] 본 발명의 제1의 실시 형태의 트랜지스터의 예의 펄스 고쳐쓰기 내성.
[도 40] 실시예 5의 제1의 예의 트랜지스터의 Id-Vg 특성.
[도 41] 실시예 5의 제2의 예의 트랜지스터의 Id-Vg 특성.
[도 42] (a) 전계(E)와 강유전체에 생기는 전기 분극(P)의 관계를 나타내는 P-E 곡선, (b) P-E 곡선을 측정하기 위한 강유전체(F)의 양측을 금속(M)으로 사이에 둔 MFM 구조, (c) MFIS형의 FeFET의 구조.
［제1의 실시 형태］
도 1은 본 발명의 제1의 실시 형태를 나타내는 단면도이다. 10이 반도체 기체이다. 여기서, 소스 영역(12)과 드레인 영역(13)을 가진 반도체 기판 또는 반도체 영역을 합하여 반도체 기체라고 부른다. 트랜지스터 제작 중의 열처리 공정에서 반도체 기체의 표면이 약간 산화층으로 변성되기도 한다. FeFET의 전기 특성이 유지되면 이 변성 자체는 문제가 되지 않는다. 본원 발명에서는 이 변성된 표면 산화층을 포함하여 반도체 기체로 본다. 반도체 기체(10)는 실리콘(Si)이어도 좋고, 게르마늄(Ge)이어도 좋으며, Si와 Ge의 혼정이어도 좋고, 또는 SiC나 GaAs 등의 화합물 반도체이어도 좋으며, 그 재료에 한정되지 않는다. 또한, 반도체 기판을 대신하여 SOI(silicon on insulator) 기판을 사용하여도 좋다. 도면 중의 11이 스트론튬과 칼슘과 비스머스와 탄탈의 산화물, Sr-Ca-Bi-Ta-O로 이루어지는 강유전성 절연체를 포함하는 절연체이다. 4는 게이트 전극 도체인데, 절연체(11)와 양호한 계면을 가진 도체이면 어떤 것이어도 좋으며, 그 재료는 Au나 Pt나 Ir와 같은 귀금속이나, TiN나 TaN와 같은 질화물 도체, IrO2나 RuO나 LaSrCoO3나 SrRuO3, RuO, ZnO와 같은 산화물 도체이어도 좋다. 또한, Pt/TiN/Ti, IrO2/Ir 등의 적층막이어도 좋다. 반도체 기체 (10), 게이트 전극 도체(4)에 관하여는, 제2, 제3의 실시 형태에 있어서도 마찬가지이다.
［제2의 실시 형태］
도 2는 본 발명의 제2의 실시 형태를 나타내는 단면도이다. 절연체(11)는 반도체 기체(10) 위에 제1 절연체(1), 제2 절연체(2)의 순서로 적층되어 구성되고, 제2 절연체(2)의 주성분이 상기 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물 Sr-Ca-Bi-Ta-O이다. 제1 절연체(1)는 반도체 기체(10)의 성능과 제2 절연체(2)의 성능의 양쪽을 모두 발휘시키는 동시에 누설전류가 작은 것이 요구되는데, 하프늄 산화물 Hf-O, 하프늄ㆍ알루미늄 산화물 Hf-Al-O, 하프늄 실리케이트 Hf-Si-O 등의 하프늄을 포함한 산화물, 스트론튬ㆍ티탄 산화물 Sr-Ti-O 및, 그들의 복합 산화물 또는 그들의 적층물, 또는, ZrO2, 지르코늄 실리케이트 Zr-Si-O, Zr-Al-Si-O, La-Al-O, 산화 란탄 La-O이면, 상기의 요구를 만족시킬 수 있다.
［제3의 실시 형태］
도 3은, 본 발명의 제3의 실시 형태를 나타내는 단면도이다. 절연체(11)는 반도체 기체(10) 위에 제1 절연체(1), 제2 절연체(2), 제3 절연체(3)의 순서로 적층되어 구성되고, 제2 절연체(2)의 주성분이 상기 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물이다. 제1 절연체(1)는 반도체 기체(10)의 성능과 제2 절연체(2)의 성능을 양쪽 모두 발휘시키는 동시에, 누설전류가 작은 것이 요구되는데 Hf-O, Hf-Al-O, Hf-Si-O등의 하프늄을 포함한 산화물, Sr-Ti-O, 실리콘 산화물 Si-O, 실리콘 질화물 Si-N, 실리콘 산질화물 Si-O-N 및 그들의 복합막 또는 그들의 적층막, 또, ZrO2, Zr-Si-O, Zr-Al-Si-O, La-Al-O, La-O이면, 상기의 요구를 만족시킬 수 있다. 제3 절연체(3)는 게이트 전극 도체의 성능과 제2 절연체(2)의 성능을 양쪽 모두 발휘시키는 동시에, 누설전류가 작은 것이 요구되는데 Hf-O, Hf-Al-O, Hf-Si-O 등의 하프늄을 포함한 산화물, Sr-Ti-O, 및 그들의 복합 산화물 또는 적층물, 또한, ZrO2, Zr-Si-O, Zr-Al-Si-O, La-Al-O, La-O, 탄탈 산화물 Ta-O이면, 상기의 요구를 만족시킬 수 있다.
본 발명의 실시 형태에 있어서, 절연체(11)의 막 두께는 한정되는 것은 아니지만, 본 발명의 해결해야 할 과제를 감안하여 250 nm 이하가 중요한 두께가 된다. 게이트 전극 도체(4)와 반도체 기체(10)의 사이에 전압(이하 게이트 전압)을 가하였을 때에 강유전성을 나타내는 절연체(2)로 할 수 있을 만큼 큰 전압을 가하는 것이, 강유전체의 분극이 큰 스위칭을 일으키게 하는데 유효하다. 그러한 의미에서도 제1 절연체(1)와 제3 절연체(3)는 전술한 바와 같은 유전율이 큰 재료로 주로 구성되는 것이 바람직하다. 본 발명의 취지에서 제1 절연체(1)와 제3 절연체(3)의 두께는 작게 하여야 하며, 각각 15 nm 이하가 바람직한 두께가 된다. 또한, 제2 절연체(2)의 바람직한 막 두께는 200 nm 이하이다.
다음으로, 본 발명의 실시 형태의 제조 방법에 대하여 설명한다. 제조 방법은, 반도체 기체의 표면 세정 공정, 상기 절연체 퇴적 공정, 게이트 전극 도체 형성 공정과 열처리 공정을 포함한다.
［반도체 기체의 표면 세정 공정］
우선 반도체 기체(10)를 준비한다. 표준적인 표면 세정법으로 반도체 기체(10)를 세정한 후, 기체 재료가 Si나 SiC이면 희불산 또는 완충 불산으로 표면의 잔류 산화층을 제거한다.
［절연체 퇴적 공정］
제1 절연체(1)의 형성법은, 박막의 형성법이면 어떠한 것이든 좋으며, 펄스 레이저 퇴적법, 스퍼터링법, 증착법, MOCVD (metal organic chemical vapor deposition) 법, MOD (metal organic decomposition: 유기 금속 분해)법, 졸겔법, ALD법이 15 nm 이하의 두께를 실현하는데 있어서 특히 좋다. 제1 절연체(1)로서 높은 유전율의 절연체막을 형성한다. 반도체 기체와 높은 유전율의 절연막 사이에 극박 1 nm 정도 이하의 실리콘산화막, 실리콘질소화막, 실리콘산질소화막을 형성하여도 좋다. 높은 유전율의 절연체 막을 형성하려면, 반도체 기체의 온도를 올리면 좋은 경우가 있다. 박막의 형성법에 따라서도 다르지만, 그 온도는 20℃에서 775℃의 사이에 있는 것이 바람직하다. 제1 절연체(1)의 성막시의 분위기 가스는, 산소, 질소 또는 그들의 혼합 가스가 바람직하다.
제1의 실시 형태의 절연체(11)와 제2, 제3의 실시 형태의 제2 절연체(2)의 제조 공정에서는, 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물을 주성분으로 하는 절연체를 형성한다. 그 형성법은 박막의 형성법이기만 하면 되고, 특히 한정되는 것은 아니며, 펄스 레이저 퇴적법, 스퍼터링법, 증착법, ALD법, MOCVD법, MOD법, 졸겔법 등이 유효하다. 형성 중에 반도체 기체의 온도를 올리면 좋은 경우가 있다. 박막의 형성법에 따라서 다르지만, 그 온도는 250℃에서 500℃의 사이에 있는 것이 좋다. 이 공정이 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물의 결정화를 위한 열처리 공정을 겸할 수도 있다. 그 때의 적합한 기체 온도는 700℃에서 830℃의 사이가 적합하다. 스트론튬과 칼슘의 원소 조성비가 중요한 파라미터이다. 이들 중 어느 방법에서도 스트론튬과 칼슘의 원소 조성을 제어할 수 있다. 스퍼터링법에서는, 이 원소 조성비가 다른 타겟을 준비할 수도 있고, 스트론튬ㆍ비스머스ㆍ탄탈ㆍ산소의 타겟과 칼슘ㆍ비스무스ㆍ탄탈ㆍ산소의 타겟을 준비하고, 그들의 스퍼터링 조건을 변경함으로써 임의로 스트론튬과 칼슘의 원소 조성을 제어할 수 있다.
펄스 레이저 퇴적법으로 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물을 주성분으로 하는 절연체를 형성하는 방법에 대하여 추가로 더 설명한다. 하나의 방법은 단일 타겟법에서는, 단순하게 스트론튬과 칼슘과 비스머스와 탄탈의 조성비가 정해진 산화물 타겟을 준비하고, 이 타겟에 레이저광을 조사하여 타겟 재료를 증발시켜 퇴적시킨다. 또 하나의 방법은 복수 타겟법이다. 스트론튬과 칼슘과 비스머스와 탄탈의 조성비가 다른 복수의 산화물 타겟을 사용한다. 여기서 조성비는 제로 이상의 양의 수이다. 원소 스트론튬, 칼슘, 비스머스, 탄탈의 각각의 원소는, 복수의 산화물 타겟 중의 적어도 하나의 산화물 타겟 중에 반드시 함유되도록 한다. 타겟마다 퇴적 조건과 퇴적 시간을 정해, 준비한 복수의 타겟으로부터 재료를 증발시켜 퇴적시킨다. 경우에 따라서는 이 과정을 반복한다. 이와 같이 하여 소망하는 원소 조성비의 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물을 퇴적시킨다. 퇴적 시간을 짧게 하여 과정의 반복 횟수를 늘리면, 더 균일하게 원소가 섞이게 된다. 퇴적 중에 제작 공정 중의 반도체 강유전체 기억 트랜지스터의 온도를 적절히 올리거나, 또는 퇴적 후의 적합한 공정에서 열처리를 함으로써 강유전성을 발현하는 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물을 형성한다. 복수 타겟법에 의하여 세밀하게 조건을 형성함으로써 가장 적합한 조성비를 가진 스트론튬과 칼슘과 비스머스와 탄탈 산화막을 형성할 수 있다. 이 복수 타겟법은 스퍼터링법에서도 활용할 수 있다. 스퍼터링법에서는 타겟에 레이저광를 조사하는 대신에, 아르곤 또는 아르곤과 산소의 혼합 가스 중에서 rf 파워를 투입하여 방전을 일으켜서, 타겟 재료를 증발시킨다. 스퍼터링 퇴적 중의 가스 압력은 0.01 Torr 내지 1 Torr의 범위이고, 투입 파워는 200 W내지 600 W이다.
제3 절연체(3)의 형성법은 박막의 형성법이라면 어떤 것이어도 좋으며, 펄스 레이저 퇴적법, 스퍼터링법, 증착법, MOCVD법, MOD)법, 졸 겔법, ALD법이 15 nm 이하의 두께를 실현하는데 있어서 특히 좋다. 제3 절연체(3)의 성막시의 분위기 가스는 산소, 질소 또는 이들의 혼합 가스가 바람직하다.
[게이트 전극 도체 형성 공정］
게이트 전극 도체(4)의 형성법은 박막의 형성법이면 어떤 것이어도 좋으며, 펄스 레이저 퇴적법, 스퍼터링법, 증착법, MOCVD법, MOD법, 졸겔법 등이 있다.
［열처리 공정］
이 공정의 주목적은 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물로 이루어지는 절연체의 결정화를 실시하는 것이다. 이 결정화에 의하여 강유전성이 적합하게 발현된다. 이 열처리 공정의 온도를 Z로 한다. 산소 분위기 중에서, 산소와 질소의 혼합 가스 분위기 중, 산소와 아르곤의 혼합 가스 분위기 중 등 여러 방법이 허용된다. 압력은, 대기압뿐만이 아니라, 대기압보다 감압 내지 가압된 조건이 적절하게 선택된다.
후술하는 x선 회절법에 따른 평가를 위한 모니터 시료(이하 XRD 모니터 시료)는, 상기［반도체 기체의 표면 세정 공정］에서부터［열처리 공정］까지의 공정을 거쳐 제작된 것이다. x선 회절법은 θ-2θ법으로 실시하였다. 트랜지스터 구조를 만들려면, 예를 들어, 게이트 전극 도체 위에 포토리소그래피나 전자빔 리소그래피의 방법으로 유기 레지스트나 무기 레지스트의 패턴을 형성한 후, 반응성 이온 에칭법, 고밀도 반응성 이온 에칭법이나 이온 밀링법으로 상기 레지스트로 덮이지 않은 부분을 제거한다. 자기 정합 게이트 구조의 트랜지스터에서는, 이온 임플란테이션법 등의 불순물 반도체 도핑법으로 반도체 기체에 불순물을 첨가하고, 적합한 불순물 활성화 어닐링을 실시한다. 불순물 활성화의 어닐링 공정이 상기 강유전성을 적합하게 발현시키기 위한 열처리 공정을 겸하는 경우도 있다. 비자기 정합 게이트 구조의 트랜지스터에서는, 상기 패턴의 에칭은 적어도 게이트 금속 도체의 에칭을 마치면 된다. 별도 레지스트 패턴을 형성하고, 미리 반도체 기체 위에 형성해둔 소스 영역과 드레인 영역이 나타날 때까지 에칭을 실시한다.
실시예 1
실시예 1은 제2의 실시 형태(도 2 참조)와 관련된다. 실리콘 재료로 이루어진 n-채널 트랜지스터용의 반도체 기체를 사용하였다. 제1 절연체의 재료는 하프늄ㆍ알루미늄 산화물이며, 펄스 레이저 퇴적법을 사용하였다. 타겟은 Hf와 Al와 O로 구성되고, Hf와 Al의 조성비는 3:2로 하였다. 막 두께는 7 nm이다. 퇴적 중의 분위기 가스는 질소이고 압력은 0.11 Torr이다. 반도체 기체의 온도는 220℃이다. 제2 절연체는 펄스 레이저 퇴적법으로 퇴적하였다. 단일 타겟의 방법을 사용하고, 타겟은 스트론튬과 칼슘과 비스머스와 탄탈과 산소로 구성된다. 스트론튬과 칼슘의 원소 조성비(Sr: Ca=1-x:x)를 변경한 것을 몇 개 준비하였다. 타겟 중의 스트론튬과 칼슘과 비스머스와 탄탈의 조성비는 Sr:Ca:Bi:Ta = 1-x:x:3:2로 하였다. 제2 절연체의 두께 y도 몇가지로 변화시켰다. 퇴적 중의 분위기 산소 가스의 압력은 56 m Torr로 하였다. 반도체 기체의 온도는 415℃이다. 게이트 전극 도체로서는, 약 200 nm의 두께의 백금 Pt를 전자빔 증착법으로 퇴적시켰다. 열처리 공정의 열처리는 몇 가지 온도(Z)로 30분간 대기압 산소 분위기 중에서 실시하였다.
x=0.1, y=200 nm, Z=800℃로 제작한 실시예 1의 Id-Vg 특성을 도 4에 나타낸다. 드레인 전극에 드레인 전압 Vd=0.1V를 인가하고, 소스 전극과 기판 전극에 소스 전압(Vs)과 기판 전압(Vsub)을 Vs=Vsub=0V의 조건으로 인가하고, 이 특성을 측정하였다. 도면으로부터 알 수 있는 바와 같이, 게이트 전압의 -4V와 6V 사이의 왕복의 소인에 대하여, FeFET 특유의 히스테리시스 곡선이 보이고, 좌우의 히스테리시스 곡선의 차인 메모리 윈도우는 0.89V였다. 게이트 누설전류 Ig-Vg 특성을 도 5에 나타낸다. Vg를 0에서 6V에의 소인과 0에서 -6V에의 소인을 실시하여, 이 특성을 얻었다. 도 5의 종축의 ｜Ig｜는, Ig의 절대 값을 의미한다. 게이트 전극에 펄스 폭 10μs로 -4V 의 펄스와 펄스 폭 10μs로 6V의 펄스를 교호적으로 반복하여 가한 후에 Id-Vg 특성을 계측하였다. 도 6에 1회 교호 펄스 (Alternate Pulse)를 가한 후의 Id-Vg 특성(파선)과 108회 교호 펄스를 가한 후의 Id-Vg 특성 (실선)을 나타낸다. 다른 횟수 후의 Id-Vg 특성은 여기에서 설명한 곡선과 겹쳐서, 보기 어렵기 때문에 기재를 생략하였다. 히스테리시스 곡선의 좌우의 브랜치의 임계 전압과 가하여진 교호 펄스를 반복하여 가한 횟수(Number of Cycles)의 관계를 플롯한 펄스 고쳐쓰기 내성 특성을 도 7에 나타낸다. 도 7의 실선으로 연결한 동그라미표의 점이 우측의 브랜치, 파선으로 연결한 동그라미표의 점이 좌측의 브랜치의 임계 전압이다. 다음으로 데이터 유지 특성을 나타낸다. 6V이고 0.1s인 펄스를 게이트 전극에 가한 후, 데이터 유지의 모드로 들어가 적당한 시간 간격으로 드레인 전류값을 읽어내었다. 데이터 유지시에는 게이트 전극에 유지 전압 1.2V를 가하였다. 드레인 전류값을 읽어낼 때에는 추가로 Vd=0.1 V로서 Id를 읽어내었다. 도 8의 위쪽의 곡선이 그 결과인데, 온 상태가 1주간 이상 유지되고 있는 것을 알 수 있다. 또한, -4V이고 0.1s인 펄스를 게이트 전극에 가한 후, 데이터 유지 모드로 들어가, 적당한 시간 간격으로 드레인 전류값을 읽어내었다. 데이터 유지시에는 게이트 전극에 유지 전압 1.2V를 가하였다. 드레인 전류값을 읽어낼 때에는 추가로 Vd=0.1V로서 Id를 읽어내었다. 도 8의 아래 쪽의 곡선이 그 결과인데, 오프 상태가 1 주간 이상 유지되고 있는 것을 알 수 있다. 1 주간 경과 후에도 온 상태와 오프 상태의 드레인 전류의 비는 3 자리수 이상이고, 두 곡선의 외삽선을 그려보면 10년 단위의 데이터 유지 특성이 가능한 것을 나타내고 있다.
x=0.1, x=0.2, x=0.5과 비교용으로 x=0, x=1.0의 5개 타겟을 준비하고, 단일 타겟법으로 여러 조건으로 실시예 1 및 비교예의 트랜지스터를 제작하였다. 도 9의 가로축은 열처리 온도 Z℃이고, 세로축은 제작 트랜지스터의 Id-Vg 특성으로부터 얻을 수 있는 메모리 윈도우를 나타내고 있다. 도 9는 Z가 748℃ 이상에서 833℃ 이하인 결과를 나타내고 있다. ▲, ■, ●, ◆, ▼의 표는 x=0, x =0.1, x=0.2, x=0.5, x=1.0의 결과를 각각 나타낸다. x=0의 종래부터 있는 트랜지스터의 특성과 비교하여, x=0.1과 x=0.2의 타겟으로부터 만든 트랜지스터의 메모리 윈도우는 현격하게 크다. 또, 도 9에서 760℃ 이상에서 833℃ 이하의 열처리 온도가 적합하다는 것을 알 수 있다.
x=1.0의 결과는 즉 CaBi2Ta2O9의 결과이며, 도 9로부터 알 수 있는 바와 같이, 메모리 윈도우는 거의 0V이다. 즉 FeFET로서의 동작은 전혀 하고 있지 않다. 단락［0009］에서 설명한 바와 같이, CaBi2Ta2O9는 MFM의 캐패시터로서는 큰 Ec를 나타내는 재료 중 하나이다. ［0009］의 말미에서 서술한 바와 같이 탁상의 추론만으로는 전혀 도움이 되지 않고 발명에 이르려면, 실제로 FeFET를 시작하여 특성을 측정 평가해야 하는 것의 좋은 실례가 되고 있다.
실시예 2
실시예 2도 제2의 실시 형태(도 2 참조)와 관련된다. 실리콘 재료로 이루어진 n-채널 트랜지스터용의 반도체 기체를 사용하였다. 제1 절연체(1)의 재료는, 하프늄ㆍ알루미늄 산화물이며, 펄스 레이저 퇴적법을 사용하였다. 타겟은 Hf와 Al와 O로 구성되고, Hf와 Al의 조성비는 3:2로 하였다. 막 두께는 7 nm이다. 퇴적 중의 분위기 가스는 질소이고, 압력은 0.11 Torr이다. 반도체 기체의 온도는 220℃이다. 제2 절연체(2)는 펄스 레이저 퇴적법으로 퇴적하였다. 복수 타겟법을 사용하여, 두 개의 타겟을 준비하였다. 제1의 타겟은 스트론튬과 칼슘과 비스머스와 탄탈과 산소로 구성되고, 그 원소 조성비는 Sr:Ca:Bi:Ta = 0.5:0.5:3:2이며, 제2의 타겟은 스트론튬과 비스머스와 탄탈과 산소로 구성되며, 그 원소 조성비는 Sr:Ca:Bi:Ta = 1:0:3:2이다.
제1의 타겟을 사용한 퇴적 시간을 t1로 하고, 제2의 타겟을 사용한 퇴적 시간을 t2로 하였다. t1+t2의 시간에 10 nm의 두께의 층을 퇴적하고, 이 과정을 반복하였다. t1와 t2를 적절하게 선택하고, 스트론튬과 칼슘의 원소 조성비(Sr:Ca=1-x:x)가 다른 것을 다수 제작하였다.
제2 절연체의 두께 y도 몇 가지로 변화시켰다. 제2 절연체 퇴적 중의 분위기 산소 가스의 압력은 56mTorr로 하였다. 반도체 기체의 온도는 415℃이다. 게이트 전극 도체로서는, 약 200 nm의 두께의 백금 Pt를 전자빔 증착법으로 퇴적시켰다. 열처리 공정의 열처리는, 몇 가지의 온도(Z)로 30분간 대기압 산소 분위기 중에서 실시하였다.
x=0.2, y=200 nm, Z=813℃로 제작한 실시예 2의 트랜지스터의 Id-Vg 특성을 도 10에 나타낸다. 드레인 전극의 드레인 전압은 Vd=0.1V이며, 소스 전극과 기판 전극에 인가하는 소스 전압(Vs)과 기판 전압(Vsub)는 Vs=Vsub=0V이며, 이 조건으로 특성을 측정하였다. 도 10으로부터 알 수 있는 바와 같이, 게이트 전압의 -4V와 6V 사이의 왕복 소인에 대하여, FeFET 특유의 히스테리시스 곡선이 보이고, 좌우의 히스테리시스 곡선의 차인 메모리 윈도우는 0.97V였다. 게이트 누설전류 Ig-Vg 특성을 도 11에 나타낸다. Vg에 대하여 0에서 6V에의 소인과 0으로부터 -6V에의 소인을 실시하고, 이 특성을 측정하였다. 펄스 폭 10μs로 -4V의 펄스와 펄스 폭 10μs로 6V의 펄스를 교호적으로 반복하여 가한 후에 측정한 Id-Vg 특성을 도 12에 나타낸다. 히스테리시스 곡선의 좌우의 브랜치 임계 전압과 가한 교호적으로 반복하여 부여한 펄스 횟수의 관계를 플롯한 펄스 고쳐쓰기 내성 특성을 도 13에 나타낸다. 다음으로 데이터 유지 특성을 나타낸다. 6V이고, 0.1s인 펄스를 게이트 전극에 가한 후, 데이터 유지의 모드에 들어가 적당한 시간 간격으로 드레인 전류값을 읽어내었다. 데이터 유지시에는 게이트 전극에 유지 전압 1.2V를 가하였다. 드레인 전류값을 읽어낼 때에는 또한 Vd=0.1V로서 Id를 읽어내었다. 도 14의 위쪽의 곡선이 그 결과인데, 온 상태가 5.8일 이상 유지되고 있는 것을 알 수 있다. -4V로 0.1s의 펄스를 게이트 전극에 가한 후, 데이터 유지의 모드에 들어가 적당한 시간 간격으로 드레인 전류값를 읽어내었다. 데이터 유지시에는 게이트 전극에 유지 전압 1.2V를 가하였다. 드레인 전류값을 읽어낼 때에는 추가적으로 Vd=0.1V로서 Id를 읽어내었다. 도 14의 아래 쪽의 곡선이 그 결과인데, 오프 상태가 3.7일 이상 유지되고 있는 것을 알 수 있다. 약 4일 경과 후에도 온 상태와 오프 상태의 드레인 전류의 비는 약 4자리 수이고, 두 곡선의 외삽선을 그려 보면 10년 단위의 데이터 유지 특성이 가능한 것을 나타내고 있다.
제1의 타겟을 사용한 퇴적 시간을 t1로 하고, 제2의 타겟을 사용한 퇴적 시간 t2를 조정하여 다른 x값을 가진 많은 트랜지스터를 제작하였다. 도 15가 그 결과이며, 가로축은 x, 세로축은 메모리 윈도우이다. 막 두께는 y=200 nm이다. 도 15 중의 ▲표는 Z=813℃, ■표는 Z=788℃의 열처리를 실시한 트랜지스터의 결과이다. 도 9의 단일 타겟법에서의 결과도 도 15의 곡선 상에 잘 놓이므로, 단일 타겟법으로도 복수 타겟법으로도 동일하고 좋은 트랜지스터를 제작할 수 있다. 도 15 중의 x=0의 결과는 칼슘을 포함하지 않는 종래 기술의 결과이다. 도면으로부터 알 수 있는 바와 같이, 아주 조금이라도 칼슘이 들어가면 메모리 윈도우는 x=0의 트랜지스터의 메모리 윈도우보다 크다. 도 15로부터 x의 적합한 범위는 0보다 크고 0.4보다 작은 범위이다. 바꾸어 말하면, 칼슘 원소의 스트론튬 원소에 대한 비율이 0보다 크고 3분의 2 이하이면 적합하다. 더 좋기로는 그 비율이 0보다 크고 13분의 7 이하이며, 가장 좋기로는 19분의 1 이상 7분의 3 이하이다.
막 두께 y가 200 nm인 것뿐만이 아니라 그보다 작은 트랜지스터도 제작하였다. 도 16은 그 결과인데, 가로축의 양은 y, 세로축은 제작 트랜지스터의 메모리 윈도우이다. 도 16 중의 ■표는 x=0.2, Z=813℃로 제작한 트랜지스터의 결과이며, ●표는 x=0.2, Z=788℃로 제작한 트랜지스터의 결과이다. ▲표는 칼슘을 포함하지 않고 (x=0), Z=813℃로 제작한 참조 트랜지스터의 결과이다. 도 16이 나타내는 바와 같이, 칼슘을 포함한 경우의 y=120 nm의 트랜지스터의 메모리 윈도우는 칼슘을 포함하지 않는 경우의 y=200 nm의 트랜지스터의 메모리 윈도우에 필적한다. 이 결과는, 본 발명이 게이트 길이가 짧은 트랜지스터의 제작에 유용한 것을 명확하게 나타낸다. 이 Z=813℃이고 y=120 nm인 트랜지스터에 대응하는 XRD 모니터 시료의 x선 회절 평가의 결과를 도 17에 도시하고, Z=813℃이고 y=160 nm인 트랜지스터에 대응하는 XRD 모니터 시료의 결과를 도 18에 도시한다. 도 17과 도 18 중의 ●표의 피크는 비스머스 층상 페로브스카이트형의 결정 구조에 대응하는데, 이것으로 제2 절연체의 주성분인 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물이 비스머스 층상 페로브스카이트형의 결정 구조를 함유하고 있는 것을 알 수 있다. 아울러, 도 중의 ■표의 피크는 실리콘 반도체 기체의 결정 구조에 대응하는 피크, ▲표의 피크는 게이트 전극 도체 Pt에 관한 결정 구조에 대응하는 피크이다.
타겟의 조성은 상기한 것에 고정된 것은 아니다. 이 실시예의 추가 예로서 타겟의 조성비를 변경하여 실시한 결과도 소개한다. 제1의 예는, 제1 절연체의 재료는 하프늄ㆍ알루미늄 산화물이지만, Hf와 Al의 조성비는 11:9로 하였다. 막 두께는 7 nm인 그대로이다. 상기의 2 종류의 타겟의 복수 타겟법에서 x=0.2로 y=200 nm의 제2 절연체를 형성하였다. 게이트 전극 도체는 백금이고 두께는 200 nm이다. Z=813℃로 하였다. 도 19에 Id-Vg 특성의 결과를 나타낸다. 제2의 예는, 제1 절연체의 재료는 하프늄ㆍ알루미늄 산화물이며 Hf와 Al의 조성비는 3:2로 되돌려 놓았다. 한편, 제2 절연체의 제1의 타겟은, 그 원소 조성비는 Sr:Ca:Bi:Ta = 0.8:0.2:3:2이고, 제2의 타겟은 스트론튬과 비스머스와 탄탈과 산소로 구성되며, 그 원소 조성비는 Sr:Ca:Bi:Ta = 1:0:2.8:2.3이다. 복수 타겟법으로 제2 절연체를 형성하여 x=0.1의 트랜지스터를 제작하였다. 결과적으로, 평균 조성 Sr:Ca:Bi:Ta = 0.9:0.1:2.9:2.15의 단일 타겟으로 제작한 것과 등가라고 볼 수도 있다. 게이트 전극 도체는 백금이고, 두께는 200 nm이다. Z=813℃로 하였다. 이 트랜지스터에 대응하는 XRD 모니터 시료의 x선 회절 평가의 결과를 도 20에 나타낸다. 제2 절연체의 주성분인 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물이 비스머스 층상 페로브스카이트형의 결정 구조를 함유하고 있는 것을 알 수 있다. 상기 모니터 시료와 마찬가지로, 도면 중의 ■표의 피크는 실리콘 반도체 기체의 결정 구조에 대응하는 피크, ▲표의 피크는 게이트 전극 도체 Pt에 관한 결정 구조에 대응하는 피크이다. 도 21에 이 트랜지스터의 Id-Vg 특성의 결과를 나타낸다. 메모리 윈도우 0.76V가 얻어진다. 도 19, 도 21에 나타내는 바와 같이, 제1 절연체의 Hf와 Al의 조성과 제2 절연체의 Bi와 Ta의 조성은 고정된 것은 아니다.
실시예 3
실시예 3도 제2의 실시 형태(도 2 참조)와 관련된다. 실리콘 재료로 이루어진 n-채널 트랜지스터용의 반도체 기체를 사용하였다. 실시예 1과 실시예 2에서는, 제1 절연체는 하프늄ㆍ알루미늄 산화물로 구성되었지만, 본 실시예에서는, 제1 절연체의 재료로서 여러 가지의 것을 사용하였다. 그 대신에 제2 절연체의 형성 조건은 고정하였다. 즉, 단일 타겟법으로 x=0.2이고, 원소 조성비 Sr:Ca:Bi:Ta = 0.8:0.2:3:2인 타겟을 사용하였다. y=200 nm이다. 게이트 전극 도체는 백금이고, 두께는 200 nm이다.
제1의 예에서는, 제1 절연체의 타겟을 하프니아(하프늄 산화물)로 하였다. 이것을 펄스 레이저 퇴적법으로 7 nm 퇴적하였다. 퇴적 중의 분위기 가스는 산소이고, 압력은 0.063 Torr이었다. 반도체 기체의 온도는 220℃로 하였다. 열처리 공정의 온도는 Z=788℃로 하였다. 제2의 예에서도, 제1 절연체의 타겟을 하프니아로 하였다. 이것을 펄스 레이저 퇴적법으로 7 nm 퇴적하였다. 퇴적 중의 분위기 가스는 질소이고, 압력은 0.11 Torr이었다. 반도체 기체의 온도는 220℃으로 하였다. Z=788℃로 하였다. 제3의 예에서는 제1 절연체의 타겟을 SrTiO3로 하였다. 이것을 펄스 레이저 퇴적법으로 12 nm 퇴적하였다. 퇴적 중의 분위기 가스는 산소이고 압력은 0.056 Torr이었다. 반도체 기체의 온도는 415℃로 하였다. Z=813℃로 하였다. 제4의 예에서는, 제1 절연체를 하프늄ㆍ알루미늄 산화물과 SrTiO3의 적층막으로 하였다. 먼저 하프늄ㆍ알루미늄 산화물을 퇴적하고, 다음으로 SrTiO3를 퇴적하였다. 하프늄ㆍ알루미늄 산화물 타겟의 Hf와 Al의 조성비는 3:2로 하였다. 막 두께는 7 nm이다. 퇴적중의 분위기 가스는 질소이고, 압력은 0.11 Torr이다. 반도체 기체의 온도는 220℃이다. SrTiO3의 막 두께는 13 nm이다. 퇴적 중의 분위기 가스는 산소로 압력은 0.08 Torr이다. SrTiO3 퇴적 중의 반도체 기체의 온도는 775℃로 하였다. Z=813℃로 하였다.
제1의 예의 트랜지스터에 대한 Id-Vg 특성, 펄스 고쳐쓰기 내성, 데이터 유지 특성의 결과를 도 22, 도 23, 도 24에 각각 나타낸다. 제2의 예의 트랜지스터에 대한 Id-Vg 특성, 펄스 고쳐쓰기 내성, 데이터 유지 특성의 결과를 도 25, 도 26, 도 27에 각각 나타낸다. 제3의 예의 트랜지스터에 대한 Id-Vg 특성, 펄스 고쳐쓰기 내성의 결과를 도 28, 도 29에 각각 나타낸다. 제4의 예의 트랜지스터에 대한 Id-Vg 특성, 펄스 고쳐쓰기 내성의 결과를 도 30, 도 31에 각각 나타낸다. 제1, 제2, 제3, 제 4트랜지스터의 메모리 윈도우는, 각각 1.12V, 1.01V, 0.90V, 1.08V이며, 도 9나 도 15에 나타낸 칼슘을 포함하지 않는 스트론튬과 비스머스와 탄탈 산화물로 제2 절연체를 구성한 참조 트랜지스터의 메모리 윈도우 보다 크다. 제1의 예로부터 제4의 예에 대응하는 XRD 모니터 시료의 XRD 평가의 결과를 도 32로부터 도 35에 나타낸다. 각각의 도로 비스머스 층상 페로브스카이트의 결정 구조를 확인할 수 있다.
실시예 4
실시예 4는 제1의 실시 형태(도 1 참조)와 관련된다. 여기에서는, 반도체 기 체(10)로서 n형 소스 영역과 n형 드레인 영역을 가진 p형 반도체 기판을 사용하였다. 완충 불산으로 표면의 잔류 산화층을 제거한 후, 스트론튬ㆍ칼슘ㆍ비스머스ㆍ탄탈 산화물로 이루어지는 절연체(11)를 형성하였다. 복수 타겟법으로 절연체(11)를 형성하였다. 사용한 타겟은 2개이다. 제1의 타겟은 스트론튬과 칼슘과 비스머스와 탄탈과 산소로 구성되고, 그 원소 조성비는 Sr:Ca:Bi:Ta = 0.5:0.5:3:2이며, 제2의 타겟은 스트론튬과 비스머스와 탄탈과 산소로 구성되고, 그 원소 조성비는 Sr:Ca:Bi:Ta = 1:0:3:2이다. 제1의 타겟의 퇴적과 제2의 타겟의 퇴적을 연속적으로 실시하여 10 nm의 두께의 층을 퇴적하고, 이 과정을 반복하였다. 절연체(11)의 두께는 200 nm이다. 스트론튬과 칼슘의 원소 조성비(Sr:Ca=1-x:x)의 x는 0.2이다. 레이저 퇴적법으로 퇴적 중의 반도체 기체의 온도는 415℃, 산소 가스 분위기의 압력은 56 mTorr이었다. 게이트 전극 도체는 백금 Pt를 200 nm 전자빔 증착법으로 퇴적하였다. 게이트 전극 도체로서는 두께 약 200 nm의 백금 Pt를 전자빔 증착법으로 퇴적시켰다. 열처리 공정의 열처리는, 813℃ 30분간 대기압 산소 분위기 중에서 실시하였다. 도 36은 대응하는 XRD 모니터 시료의 XRD 평가의 결과를 나타낸다. 비스머스 층상 페로브스카이트의 결정 구조를 확인할 수 있다. 도 37은 -5V에서 7V 사이에 게이트 전압을 소인하였을 때의 Id-Vg 특성, 도 38은 0V에서 7V로 게이트 전압을 변화시키고, 또한 0V로부터 -7V로 게이트 전압을 변화시켰을 때의 Ig-Vg 특성, 도 39는 펄스 고쳐쓰기 내성의 결과를 나타낸다.
실시예 5
실시예 5는 제3의 실시 형태(도 3 참조)와 관련된다. 실리콘 재료로 이루어진 n-채널 트랜지스터용의 반도체 기체를 사용하였다. 그 제1의 예에서는, 제1 절연체의 타겟을 하프니아(하프늄 산화물)로 하였다. 이것을 펄스 레이저 퇴적법으로 7 nm 퇴적하였다. 퇴적 중의 분위기 가스는 산소로 압력은 0.063 Torr이었다. 반도체 기체의 온도는 220℃로 하였다. 제2 절연체의 형성 조건에 대하여는, 단일 타겟법으로 x=0.2이고, 원소 조성비Sr:Ca:Bi:Ta = 0.8:0.2:3:2의 타겟을 사용하였다. y=200 nm이다. 제3 절연체의 타겟을 하프니아(하프늄 산화물)로 하였다. 이것을 펄스 레이저 퇴적법으로 25 nm 퇴적하였다. 퇴적중의 분위기 가스는 산소로 압력은 0.063 Torr이었다. 반도체 기체의 온도는 220℃으로 하였다. 게이트 전극 도체로서는, 약 200 nm의 두께의 백금 Pt를 전자빔 증착법으로 퇴적시켰다. 열처리는 788℃ 30분간 대기압 산소 분위기 중에서 실시하였다. 제2의 예에서는, 제1 절연체의 타겟을 하프니아(하프늄 산화물)로 하였다. 이를 펄스 레이저 퇴적법으로 7 nm 퇴적하였다. 퇴적 중의 분위기 가스는 질소이고, 압력은 0.11 Torr이었다. 반도체 기체의 온도는 220℃으로 하였다. 제2 절연체의 형성 조건에 대하여는, 단일 타겟법으로 x=0.2로 원소 조성비 Sr:Ca:Bi:Ta = 0.8:0.2:3:2의 타겟을 사용하였다. y=200 nm이다. 제3 절연체의 타겟을 하프니아(하프늄 산화물)로 하였다. 이것을 펄스 레이저 퇴적법으로 25 nm퇴적하였다. 퇴적 중의 분위기 가스는 질소이고, 압력은 0.11 Torr이었다. 반도체 기체의 온도는 220℃로 하였다. 게이트 전극 도체로서는, 약 200 nm의 두께의 백금 Pt를 전자빔 증착법으로 퇴적시켰다. 열처리는, 813℃ 30분간 대기압 산소 분위기 중에서 실시하였다. 도 40에 제1의 예의 Id-Vg 특성, 도 41에 제2의 예의 Id-Vg 특성의 측정 결과를 나타낸다. 이 실시예에서는 제3 절연체를 포함하기 때문에, 이것이 없는 경우와 비교하면, 큰 게이트 전압은 필요하지만, 제1의 예에서는 -7V와 9V 사이의 게이트 전압의 소인으로 메모리 윈도우 0.81V를 얻고, 제2의 예에서는 -6V와 8V의 사이의 게이트 전압의 소인으로 메모리 윈도우 0.92V를 얻었다. 이들은, 후술하는 다른 물리 기구의 현상이 일어나기 전의 전압 범위이며, FeFET로서의 동작이 보증되는 게이트 전압 인가 범위이다. 이러한 메모리 윈도우는 참조하고 있는 Ca를 포함하지 않는 FeFET의 메모리 윈도우보다 넓다.
이상 바람직한 실시예에 대하여 설명하였지만, 이들에 대하여 약간의 보충 설명을 부기한다. 첫째는, 실시예에서는 n-채널의 FeFET의 데이터에 대하여 설명하였지만, p-채널의 FeFET에도 완전히 동일하게 이러한 기술(記述)이 들어맞는다는 것이다. 적절하게 게이트 전압과 드레인 전류의 정부(正負)는 반전하여 생각하면 된다. 둘째는, 인가하는 Vg의 절대 값을 크게 함으로써 메모리 윈도우를 크게 하는 데에는 한도가 있다. 확실히 어느 범위의 Vg에서는, 게이트에 가하는 정의 전압을 크게 하면 Id-Vg 곡선의 좌측의 곡선은 한층 더 왼쪽으로 시프트하고, 게이트에 가하는 부의 전압의 절대 값을 크게 하면 Id-Vg 곡선의 우측의 곡선은 한층 더 오른쪽으로 시프트하여 메모리 윈도우는 넓어진다. 그러나, 인가하는 Vg의 절대 값을 한층 더 크게 해나가면, 상기 시프트의 방향의 역전이 시작된다. 이는 반도체와 강유전체와의 사이 또는 게이트 도체와 강유전체와의 사이에 전하 입자의 이동과 포획 등의, 강유전체의 분극 반전과는 다른 물리 기구의 기억 현상이 일어나고 있다는 것을 의미한다. 상기 실시예 등에서 메모리 윈도우를 논하는 근거가 되는 데이터는, 이러한 전하 입자의 이동과 포획 등의 물리 기구의 현상이 나타나지 않는 범위의 Vg의 인가의 조건 하에서 얻은 것이다. 셋째는, 데이터 유지 특성의 측정 시에 게이트에 유지 전압을 가하여 임계 전압의 편향을 보정하는 경우가 있지만, 임계 전압은 반도체 기판의 채널의 불순물 농도의 변경에 의하여 적절하게 조정할 수 있으므로, 본원 발명의 데이터 유지 특성 측정 시의 유지 전압의 인가는 불휘발성 메모리로서의 특성에 영향을 주지 않는다.
1　절연체(11) 내의 제1 절연체
2　절연체(11) 내의 제2 절연체
3　절연체(11) 내의 제3 절연체
4　게이트 전극 도체
10　반도체 기체
11　절연체
12　반도체 기체 내의 소스 영역
13　반도체 기체 내의 드레인 영역

Claims (12)

  1. 소스 영역과 드레인 영역을 가진 반도체 기체 위에, 절연체 및 게이트 전극 도체가 이 순서로 적층된 구조를 가진 반도체 강유전체 기억 트랜지스터에 있어서, 상기 절연체가 스트론튬과 칼슘과 비스머스와 탄탈의 산화물로 이루어지는 강유전성 절연체를 포함하며,
    상기 스트론튬과 칼슘과 비스머스와 탄탈의 산화물에 있어서, 칼슘 원소의 스트론튬 원소에 대한 비율이 3분의 2 이하인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  2. 제1항에 있어서,
    상기 절연체가 상기 기체 위에 제1 절연체, 제2 절연체의 순서로 적층되어 구성되고, 상기 제2 절연체의 주성분이 상기 스트론튬과 칼슘과 비스머스와 탄탈의 산화물인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  3. 제1항에 있어서,
    상기 절연체가 상기 기체 위에 제1 절연체, 제2 절연체, 제3 절연체의 순서로 적층되어 구성되고, 상기 제2 절연체의 주성분이 상기 스트론튬과 칼슘과 비스머스와 탄탈의 산화물인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  4. 삭제
  5. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 스트론튬과 칼슘과 비스머스와 탄탈의 산화물이 비스머스 층상 페로브스카이트형의 결정 구조를 가진 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  6. 제2항 또는 제3항에 있어서,
    상기 제1 절연체가, 하프늄의 산화물, 하프늄과 알루미늄의 산화물, 하프늄을 포함한 산화물, 스트론튬과 티탄의 산화물, 그들 중 어느 2 이상의 복합 산화물, 또는 그들 중 어느 2 이상의 산화물의 적층 산화물인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  7. 제3항에 있어서,
    상기 제3 절연체가 하프늄 산화물, 하프늄과 알루미늄의 산화물, 하프늄을 포함한 산화물, 스트론튬과 티탄의 산화물, 그들 중 어느 2 이상의 복합 산화물, 또는 그들 중 어느 2 이상의 산화물의 적층 산화물인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  8. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 절연체의 막 두께가 250 nm 이하인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  9. 제2항 또는 제3항에 있어서,
    상기 제1 또는 제3 절연체의 막 두께가 15 nm 이하인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터.
  10. 제1항에 따른 반도체 강유전체 기억 트랜지스터의 제조 방법으로서,
    반도체 기체의 표면 청정 공정과 절연체 퇴적 공정과 게이트 전극 도체 형성 공정과 열처리 공정을 포함하며,
    소스 영역과 드레인 영역을 가진 반도체 기체 위에, 스트론튬과 칼슘과 비스머스와 탄탈의 산화물로 이루어지는 강유전성 절연체를 포함한 절연체 및 게이트 전극 도체가 이 순서로 적층된 구조를 가진 반도체 강유전체 기억 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 열처리 공정의 온도가 760℃ 이상 833℃ 이하인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터의 제조 방법.
  12. 제10항에 있어서,
    상기 절연체 퇴적 공정 중의 스트론튬과 칼슘과 비스머스와 탄탈의 산화물로 이루어지는 강유전성 절연체 퇴적 공정이, 스트론튬과 칼슘과 비스머스와 탄탈의 조성비가 다른 복수의 산화물 타겟을 사용한 펄스 레이저 퇴적법 또는 스퍼터링법인 것을 특징으로 하는 반도체 강유전체 기억 트랜지스터의 제조 방법.
KR1020147034193A 2012-06-05 2013-05-30 반도체 강유전체 기억 트랜지스터 및 그의 제조 방법 KR101771170B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2012-127650 2012-06-05
JP2012127650 2012-06-05
PCT/JP2013/065107 WO2013183547A1 (ja) 2012-06-05 2013-05-30 半導体強誘電体記憶トランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
KR20150005709A KR20150005709A (ko) 2015-01-14
KR101771170B1 true KR101771170B1 (ko) 2017-08-24

Family

ID=49711939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147034193A KR101771170B1 (ko) 2012-06-05 2013-05-30 반도체 강유전체 기억 트랜지스터 및 그의 제조 방법

Country Status (5)

Country Link
US (2) US9780186B2 (ko)
JP (1) JP5828570B2 (ko)
KR (1) KR101771170B1 (ko)
CN (1) CN104471702B (ko)
WO (1) WO2013183547A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105493265B (zh) 2013-07-25 2018-10-16 独立行政法人产业技术综合研究所 强介电体装置及其制造方法
JP6751866B2 (ja) 2016-04-22 2020-09-09 国立研究開発法人産業技術総合研究所 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ
JP7248966B2 (ja) * 2016-07-06 2023-03-30 国立研究開発法人産業技術総合研究所 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法
KR20180097377A (ko) 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US10176859B2 (en) * 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
CN107146759B (zh) * 2017-05-04 2020-06-05 湘潭大学 一种基于离子注入掺杂的氧化铪铁电栅制备方法
US10615176B2 (en) 2017-11-22 2020-04-07 International Business Machine Corporation Ferro-electric complementary FET
JP2019169574A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
CN110752289A (zh) * 2018-07-23 2020-02-04 天津理工大学 一种基于MnZn共掺杂BiFeO3薄膜的阻变存储器及其制备方法
JP7066585B2 (ja) 2018-09-19 2022-05-13 キオクシア株式会社 記憶装置
JP2022523265A (ja) 2019-04-08 2022-04-21 ケプラー コンピューティング インコーポレイテッド ドープされた極性層及びそれを組み込んだ半導体デバイス
CN110071115A (zh) * 2019-04-28 2019-07-30 中国科学院微电子研究所 一种铁电存储器、制作方法及操作方法
KR20210033346A (ko) * 2019-09-18 2021-03-26 삼성전자주식회사 전자 소자 및 그 제조방법
US11335790B2 (en) 2019-09-20 2022-05-17 Sandisk Technologies Llc Ferroelectric memory devices with dual dielectric confinement and methods of forming the same
US11710775B2 (en) * 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric field effect transistor
US11302810B1 (en) 2020-11-20 2022-04-12 International Business Machines Corporation Ferroelectric field effect transistor with nanowire core
US11508755B2 (en) * 2021-02-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked ferroelectric structure
US11527649B1 (en) * 2021-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric field effect transistor devices and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
JP2004304143A (ja) * 2002-08-20 2004-10-28 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスとその製造方法
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3435966B2 (ja) * 1996-03-13 2003-08-11 株式会社日立製作所 強誘電体素子とその製造方法
JP2003258202A (ja) * 2002-02-28 2003-09-12 Nec Electronics Corp 半導体装置の製造方法
JP2007157982A (ja) 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP4692781B2 (ja) 2008-06-26 2011-06-01 マツダ株式会社 車体前部構造
JP2010062221A (ja) * 2008-09-01 2010-03-18 Sharp Corp 強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
JP2004304143A (ja) * 2002-08-20 2004-10-28 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスとその製造方法
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method

Also Published As

Publication number Publication date
JPWO2013183547A1 (ja) 2016-01-28
US10192972B2 (en) 2019-01-29
JP5828570B2 (ja) 2015-12-09
US20180006130A1 (en) 2018-01-04
US9780186B2 (en) 2017-10-03
CN104471702A (zh) 2015-03-25
KR20150005709A (ko) 2015-01-14
CN104471702B (zh) 2017-12-29
US20150171183A1 (en) 2015-06-18
WO2013183547A1 (ja) 2013-12-12

Similar Documents

Publication Publication Date Title
KR101771170B1 (ko) 반도체 강유전체 기억 트랜지스터 및 그의 제조 방법
US10600808B2 (en) Ferroelectric memory cell for an integrated circuit
Fina et al. Epitaxial ferroelectric HfO2 films: growth, properties, and devices
KR100754264B1 (ko) 반도체 강유전체 기억 디바이스와 그 제조방법
US9053802B2 (en) Ferroelectric memory cell for an integrated circuit
CN101916785B (zh) 半导体装置及其制造方法以及电子设备
KR102154646B1 (ko) 반도체 강유전체 기억소자의 제조방법 및 반도체 강유전체 기억 트랜지스터
US20180233573A1 (en) Integrated circuit including ferroelectric memory cells and methods for manufacturing
WO2021112247A1 (ja) 不揮発性記憶装置、不揮発性記憶素子及びその製造方法
JP2008270313A (ja) 半導体記憶素子
US11508755B2 (en) Stacked ferroelectric structure
Kaneko et al. A dual-channel ferroelectric-gate field-effect transistor enabling NAND-type memory characteristics
JP4803845B2 (ja) 半導体強誘電体記憶デバイスの製造方法
Müller Development of HfO2-based ferroelectric memories for future CMOS technology nodes
Ishiwara et al. Recent progress in ferroelectic-gate FETs
EP2865007B1 (en) Ferroelectric memory device and manufacturing method thereof
US20240032307A1 (en) Memory cell and method for changing properties of an electrode
KR20040079884A (ko) 갈륨나이트라이드를 기판으로한 페로브스카이트 구조의강유전체 박막트랜지스터 및 그 제조방법
Demkov et al. Ferroelectric Oxides on Sili
Demkov et al. Ferroelectric Oxides on Silicon
JP2002261249A (ja) 半導体記憶素子
Ishiwara et al. •• Recent Progress in Ferroelectic-gate FETs

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant