CN104471702A - 半导体铁电存储晶体管及其制造方法 - Google Patents

半导体铁电存储晶体管及其制造方法 Download PDF

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Abstract

提供即使是200nm以下的铁电体膜厚存储窗也大且具有优异的数据保持特性和优异的脉冲重写耐性等的FeFET(铁电场效应晶体管)。所述FeFET具有在有源极区(12)和漏极区(13)的半导体基体(10)上依次层叠有绝缘体(11)和栅电极导体(4)的结构，绝缘体(11)是在基体(10)上依次层叠第一绝缘体(1)、第二绝缘体(2)而构成，第二绝缘体(2)的主成分为锶和钙和铋和钽的氧化物。

Description

半导体铁电存储晶体管及其制造方法
技术领域
本发明涉及半导体铁电存储晶体管、半导体铁电存储器以及半导体铁电存储晶体管的制造方法，特别是涉及晶体管自身具有存储器的功能的半导体铁电存储晶体管及其制造方法。
背景技术
在栅极绝缘材料中含有铁电体的场效应晶体管(以下称为铁电栅极场效应晶体管；FeFET)，近年来应用于64千比特的NAND型闪速存储器阵列式芯片等，取得了重要的技术性发展。与以往类型的NAND闪速存储器相比，将FeFET应用于NAND闪速存储器(称为Fe-NAND)时，能够使写入电压变为约三分之一，重写次数的耐性格外好。即，Fe-NAND具有作为节能且高重写耐性的存储器的优点。为了作为高集成存储器的存储单元使用，要求FeFET的尺寸缩小。为了实现栅极长度Lg小的FeFET，在制作工艺方面通常需要也减薄含有铁电体的栅极绝缘体的厚度。相对于Lg＝1μm，即使栅极绝缘体的厚度Li为Li＝400nm，栅极绝缘体截面的纵横比也低为A＝Li/Lg＝0.4，阶差形成蚀刻、阶差被覆成膜等的制作工艺的困难度小，但若变得微细直至Lg＝100nm，则在Li＝400nm时A＝4，制作工艺的困难度增加。在高集成存储器中，Lg跌破100nm，要求50nm以下的尺寸，必然地要求使Li较小。
由专利文献1公开了：在硅(Si)基板上形成绝缘缓冲层Hf-Al-O，进而在该绝缘缓冲层上形成铁电体层，进而在该铁电体层上形成了栅极金属的晶体管，为数据保持特性、脉冲重写耐性优异的铁电栅极场效应晶体管。栅极金属为Pt、铁电体层材料为SrBi2Ta2O9、绝缘缓冲层为Hf-Al-O的在Si基板上形成的Pt/SrBi2Ta2Og/Hf-Al-O/Si的结构的FeFET，如公开专利文献1的实施例所示，当铁电体层的厚度为400nm时，FeFET的漏极电流Id相对于栅极电压Vg的特性(Id-Vg特性)显示出的存储窗(MemoryWindow)为1.6V。就n沟道的FeFET而言，使Vg从负向正增加而测定出的Id-Vg曲线、和使Vg从正向负减少而测定出的Id-Vg曲线显示不同的轨迹，并具有不同的阈值电压(Threshold Voltage)。换言之，使Vg从负向正变化再返回到负(或者，从正向负变化再返回到正)而测定出的Id-Vg曲线，描绘出磁滞曲线。这些阈值电压的差为存储窗。在本申请说明书中将在该不同的两个轨迹上Id＝1×10-6A时的电压作为阈值电压，其差作为存储窗。另外，在很多情况下，不论在比阈值电压小的被称为亚阈值电压的区域的哪处进行比较，存储窗的大小都基本不变。对与上述不同的阈值电压相当的两个状态分配理论状态“0”和“1”。哪个为“1”哪个为“0”因为每次能够定义因此并不重要。1.6V的存储窗对于识别上述两个状态可以说是充分的。在将多个FeFET排列成为阵列状作为高密度存储器使用时，各个FeFET的与上述两个状态相当的两个阈值电压的偏差成为问题。FeFET的阈值电压的偏差原因有栅极尺寸、膜厚的偏差等各种各样的因素。当多个FeFET的存储窗的平均值，与阈值的各个偏差比较，不能忽视的程度地变小时，有时构成高集成存储器的FeFET的“0”和“1”的识别产生错误。一般地希望构成高集成存储器的FeFET的存储窗较大。
在先技术文献
专利文献
专利文献1：特开2004-304143号公报
非专利文献
非专利文献1：Materials Letters vol.62 pp.2891-2893 2008年
非专利文献2：Materials Letters vol.62 pp.3243-3245 2008年
非专利文献3：Materials Chemistry and Physics vol.110 pp.402-4052008年
非专利文献4：Applied Physics Express vol.1 Article Number 0516012008年
非专利文献5：Journal of Crystal Growth vol.310 pp.2520-2524 2008年
非专利文献6：Applied Physics Letters vol.92 Article Number 1929052008年
非专利文献7：Journal of Alloys and Compounds vol.458 pp.500-5032008年
非专利文献8：International Journal of Modern Physics B vol.19pp.3173-3183 2005年
非专利文献9：Journal of Applied Physics vol.103 Article Number084108 2008年
非专利文献10：Applied Physics Letters vol.78 pp.2925-2927 2001年
发明内容
当以高集成的存储器为目标时，需要栅极长度Lg跌破100nm那样的FeFET。但是，如上述那样从制作工艺上的理由出发，优选避开比值A大的构成。优选使Pt/SrBi2Ta2O9/Hf-Al-O/Si的结构的FeFET的铁电体SrBi2Ta2O9的膜厚为200nm以下，但如后面的参照例所示，使铁电体膜厚小时，存储窗变小。由于也能够基于抑制构成高集成存储器的多个FeFET的阈值电压的偏差的控制电路设计来想办法，因此使用了200nm膜厚的SrBi2Ta2O9的FeFET在实用上未必不合适，但维持优异的数据保持特性和优异的脉冲重写耐性等的FeFET本来具有的优异性能，并且即使是200nm以下的铁电体膜厚，存储窗也大的铁电体材料的开发是应解决的课题。由具有悬浮栅极的FET构成且作为现在批量生产的主流的NAND闪速存储器，脉冲重写次数为1万次(104次)左右，因此在本申请发明的器件中，要求具有脉冲重写次数明确地超过10万次的特性。
铁电体材料的基本性能，如图42(a)所示，对施加的电场(E)和与其应答的铁电体用电极化(P)的关系(P-E曲线)表示。当使电场在-E- scanmax和E+ scanmax之间扫描时，铁电体的电极化描绘出如图42(a)那样的磁滞曲线，在E＝E+ scanmax时P取最大值P+ max，在E＝-E- scanmax时取负方向的最大值-P- max。右侧的磁滞曲线中P＝0时的电场为矫顽电场Ec。当使-E- scanmax和E+ scanmax大时，-P- max和P+ max也变大。如果施加的-E- scanmax和E+ scanmax在给予非饱和的电极化的范围，则矫顽电场Ec也变大。如果其控制在给予饱和的电极化的范围，则Ec没有进一步变大。
P-E曲线，如图42(b)所示，使用采用金属(M)夹着铁电体(F)的两侧的MFM结构进行测定。在两金属间给予电压来代替电场，电压除以铁电体的膜厚所得的量为电场。这样测定出的P-E曲线，被应用于以将MFM结构的铁电体电容器(C)和不使用铁电体的通常的晶体管(T)组合而被称为2T2C、1T1C的单元作为存储单元的高集成存储器。另一方面，作为晶体管自身具有存储器的功能的FeFET的代表性结构的MFIS栅极结构，如图42(c)所示，层叠有金属(M)、铁电体(F)、绝缘体(I)和半导体(S)。用MFM结构直接测定出的P-E曲线表示的F的特性和MFIS结构的F的特性不同。这是因为，通过用于体现铁电性的热处理工序，在MFIS栅极结构的I和F层之间生出MFM结构所不能生出的改性层。另外，铁电性依赖于铁电体的晶体取向，但晶体取向颇为依赖于基底的状态，该基底，在MFM结构中为M层，在MFIS结构中为I层，依赖于结构而不同。在MFIS结构中F层的P-E特性不能直接测定，而且在MFIS的M和S之间施加了电压时，对I层和在S的表面附近生出的耗尽层D也施加电压，因此没有正确地知道向F层施加了多少电压。换言之，没有正确地知道-E- scanmax和E+ scanmax。如以上那样，2T2C、1T1C的存储器，与通过实际地试制评价MFM的电容器，能够预见存储单元的性能同样地，对于FeFET，不是MFM的电容器而是实际制作MFIS的晶体管来测定评价其性能，这在FeFET的研究开发中是必不可缺的。
然而，通过MFM电容器的试制评价取得的Ec值成为推测MFIS的FeFET的存储窗的一个目标。大的Ec意味着大的磁滞的P-E曲线，因此能够期待FeFET大的存储窗。
在公开的文献中，与SrBi2Ta2O9相比上述Ec大的候选材料，根据非专利文献1～10，已知掺杂有Mn的Bi3.15Nd0.85Ti3O12、掺杂有Y的Bi4Ti3O12，Ka0.5La0.5Bi4Ti4O15、掺杂有Nd和Mn的BiFeO3、Bi3.2Y0.8Ti3O12、掺杂有Ti和Zn的BiFeO3、SrBi2(Ta0.5Nb0.5)2O9、Sr1-xCaxBi2Ta2O9、Ba2-xSrxNaNb5O15、CaBi2Ta2O9等，虽变得重复，但得到的Ec是采用使用金属夹持铁电体层的两侧的MFM得到的值。将它们应用于FeFET的例子基本没有。在FeFET中，半导体和铁电体的特性的并存是必要的，FeFET的铁电体和半导体的界面的状态与MFM的结构完全不同。即便是已知在MFM中显示大的Ec的铁电体材料，也并不当然地在将其用于MFIS的FeFET的情况下也显示大的存储窗。原因是，MFIS的FeFET的试制的结果，有时与I层的界面本质上不好，MFIS的铁电体的基底状态与MFM的基底状态不同，因此有时MFIS的铁电体晶体的取向不能有效地调动出铁电特性。在为200nm以下的膜厚时是否存储窗大且具有优异的数据保持特性和优异的脉冲重写耐性等只有通过实际地试制FeFET并测定性能才能知道。本申请发明人不甘于桌上的推论而反复锐意实验试制，从而完成了本发明。
本发明的目的是提供即使200nm以下的铁电体膜厚也存储窗大且具有优异的数据保持特性和优异的脉冲重写耐性等的FeFET。
为了达成上述的目的，本申请发明提供一种半导体铁电存储晶体管，其具有在有源极区和漏极区的半导体基体上依次层叠有绝缘体和栅电极导体的结构，该半导体铁电存储晶体管的特征在于，所述绝缘体包含铁电性绝缘体，所述铁电性绝缘体包含锶和钙和铋和钽的氧化物。
另外，为了达成上述的目的，本申请发明提供一种半导体铁电存储晶体管，其具有在有源极区和漏极区的半导体基体上依次层叠有绝缘体和栅电极导体的结构，该半导体铁电存储晶体管的特征在于，上述绝缘体是在上述基体上依次层叠第一绝缘体、第二绝缘体而构成，上述第二绝缘体的主成分为锶和钙和铋和钽的氧化物。
另外，为了达成上述的目的，本申请发明提供一种半导体铁电存储晶体管，其具有在有源极区和漏极区的半导体基体上依次层叠有绝缘体和栅电极导体的结构，该半导体铁电存储晶体管的特征在于，上述绝缘体是在上述基体上依次层叠第一绝缘体、第二绝缘体、第三绝缘体而构成，上述第二绝缘体的主成分为锶和钙和铋和钽的氧化物。
其次，优选：在上述锶和钙和铋和钽的氧化物中，钙元素相对于锶元素的比率为三分之二以下。另外，优选：上述锶和钙和铋和钽的氧化物具有铋层状钙钛矿型的晶体结构。
另外，优选：第一绝缘体为铪的氧化物、铪和铝的氧化物、含有铪的氧化物、锶和钛的氧化物、这些氧化物中的任意两种以上的复合氧化物，或者这些氧化物中的任意两种以上的氧化物的层叠氧化物。另外，优选：第三绝缘体为铪氧化物、铪和铝的氧化物、含有铪的氧化物、锶和钛的氧化物、这些氧化物中的任意两种以上的复合氧化物、或者这些氧化物中的任意两种以上的氧化物的层叠氧化物。另外，优选：绝缘体的膜厚为250nm以下，第一或者第三绝缘体的膜厚为15nm以下。
另外，为了达成上述的目的，本申请发明提供一种半导体铁电存储晶体管的制造方法，所述半导体铁电存储晶体管具有在有源极区和漏极区的半导体基体上依次层叠有绝缘体和栅电极导体的结构，所述绝缘体包含铁电性绝缘体，所述铁电性绝缘体包含锶和钙和铋和钽的氧化物，该制造方法包括半导体基体的表面清洗工序、绝缘体沉积工序、栅电极导体形成工序和热处理工序。
其次，优选：上述热处理工序的温度为760℃～833℃。另外，优选：上述绝缘体沉积工序之中的包含锶和钙和铋和钽的氧化物的铁电性绝缘体的沉积工序，是采用使用锶和钙和铋和钽的组成比不同的多种氧化物靶的脉冲激光沉积法或溅射法。
根据本发明，能够采用200nm或比200nm薄的铁电体薄膜形成存储窗大且具有优异的数据保持特性和优异的脉冲重写耐性等的FeFET，因此能够以跌破50nm那样的微细的栅极长度实现具有优异特性的FeFET，进而，能够提供采用低消耗电力和高密度的FeFET的不挥发性存储器。
附图说明
图1是表示本发明的第一实施方式的截面图。
图2是表示本发明的第二实施方式的截面图。
图3是表示本发明的第三实施方式的截面图。
图4是以x＝0.1、y＝200nm、Z＝800℃制作的实施例1的晶体管的Id-Vg特性。
图5是以x＝0.1、y＝200nm、Z＝800℃制作的实施例1的晶体管的Ig-Vg特性。
图6是以x＝0.1、y＝200nm、Z＝800℃制作的实施例1的晶体管的给予1次交替脉冲后和给予108次交替脉冲后的Id-Vg特性。
图7是表示以x＝0.1、y＝200nm、Z＝800℃制作的实施例1的晶体管的脉冲重写耐性特性、即磁滞曲线的左右的支路(branch)的阈值电压和交替脉冲的循环次数的关系图。
图8是以x＝0.1、y＝200nm、Z＝800℃制作的实施例1的晶体管的数据保持特性。
图9是表示对于5种x的实施例1的晶体管的存储窗和热处理温度Z的关系的图。
图10是以x＝0.2、y＝200nm、Z＝813℃制作的实施例2的晶体管的Id-Vg特性。
图11是以x＝0.2、y＝200nm、Z＝813℃制作的实施例2的晶体管的Ig-Vg特性。
图12是以x＝0.2、y＝200nm、Z＝813℃制作的实施例2的晶体管的给予1次交替脉冲后和给予108次交替脉冲后的Id-Vg特性。
图13是表示以x＝0.2、y＝200nm、Z＝813℃制作的实施例2的晶体管的脉冲重写耐性特性、即磁滞曲线的左右的支路的阈值电压和交替脉冲的循环次数的关系的图。
图14是以x＝0.2、y＝200nm、Z＝813℃制作的实施例2的晶体管的数据保持特性。
图15是表示以Z＝788℃和Z＝813℃制作的实施例2的晶体管的存储窗和x的关系的图。
图16是表示实施例2的晶体管的存储窗和膜厚y的关系的图。
图17是与以Z＝813℃制作的y＝120nm的实施例2的晶体管对应的XRD监测试样的x射线衍射评价结果。
图18是与以Z＝813℃制作的y＝160nm的实施例2的晶体管对应的XRD监测试样的x射线衍射评价结果。
图19是第一绝缘体的Hf与Al的组成比为11∶9、x＝0.2、y＝200nmZ＝813℃的实施例2的晶体管的Ia-Vg特性。
图20是使用第1靶的元素组成比为Sr∶Ca∶Bi∶Ta＝0.8∶0.2∶3∶2且第2靶的元素组成比为Sr∶Ca∶Bi∶Ta＝1∶0∶2.8∶2.3的多个靶形成第二绝缘体的XRD监测试样的x射线衍射评价结果。
图21是使用第1靶的元素组成比为Sr∶Ca∶Bi∶Ta＝0.8∶0.2∶3∶2且第2靶的元素组成比为Sr∶Ca∶Bi∶Ta＝1∶0∶2.8∶2.3的多个靶形成了第二绝缘体的晶体管的Id-Vg特性。
图22是第一绝缘体为铪氧化物的实施例3的第1例的晶体管的Id-Vg特性。
图23是第一绝缘体为铪氧化物的实施例3的第1例的晶体管的脉冲重写耐性。
图24是第一绝缘体为铪氧化物的实施例3的第1例的晶体管的数据保持特性。
图25是第一绝缘体为铪氧化物的实施例3的第2例的晶体管的Id-Vg特性。
图26是第一绝缘体为铪氧化物的实施例3的第2例的晶体管的脉冲重写耐性。
图27是第一绝缘体为铪氧化物的实施例3的第2例的晶体管的数据保持特性。
图28是第一绝缘体为SrTiO3的实施例3的第3例的晶体管的Id-Vg特性。
图29是第一绝缘体为SrTiO3的实施例3的第3例的晶体管的脉冲重写耐性。
图30是将第一绝缘体设为铪铝氧化物和SrTiO3的层叠膜的实施例3的第4例的晶体管的Id-Vg特性。
图31是将第一绝缘体设为铪铝氧化物和SrTiO3的层叠膜的实施例3的第4例的晶体管的脉冲重写耐性。
图32是对应于实施例3的第1例的XRD监测试样的XRD评价的结果。
图33是对应于实施例3的第2例的XRD监测试样的XRD评价的结果。
图34是对应于实施例3的第3例的XRD监测试样的XRD评价的结果。
图35是对应于实施例3的第4例的XRD监测试样的XRD评价的结果。
图36是对应于本发明的第一实施方式的晶体管的XRD监测试样的XRD评价的结果。
图37是本发明的第一实施方式的晶体管的例子的Id-Vg特性。
图38是本发明的第一实施方式的晶体管的例子的Ig-Vg特性。
图39是本发明的第一实施方式的晶体管的例子的脉冲重写耐性。
图40是实施例5的第1例的晶体管的Id-Vg特性。
图41是实施例5的第2例的晶体管的Id-Vg特性。
图42的(a)是表示电场(E)和铁电体中产生的电极化(P)的关系的P-E曲线，(b)是用于测定P-E曲线的用金属(M)夹持铁电体(F)的两侧的MFM结构，(c)是MFIS型的FeFET的结构。
具体实施方式
[第一实施方式]
图1是表示本发明的第一实施方式的截面图。10为半导体基体。在这里，将具有源极区12和漏极区13的半导体基板或者半导体区域统一称为半导体基体。也有时在晶体管制作中的热处理工序中半导体基体的表面少许地变成氧化层。如果能维持FeFET的电特性，则该改性本身没有问题。在本申请发明中，包含该改性出的表面氧化层在内看作半导体基体。半导体基体10，可以是硅(Si)，可以是锗(Ge)，可以是Si与Ge的混晶，或者，可以是SiC、GaAs等的化合物半导体，并不限于这些材料。而且，也可以使用SOI(绝缘体上硅；silicon on insulator)基板来代替半导体基板。图中的11为含有铁电性绝缘体的绝缘体，所述铁电性绝缘体包含锶和钙和铋和钽的氧化物(Sr-Ca-Bi-Ta-O)。4为栅电极导体，如果是与绝缘体11具有良好的界面的导体则任何导体都可以，但其材料优选为Au、Pt、Ir之类的贵金属、TiN、TaN之类的氮化物导体、IrO2、RuO、LaSrCoO3、SrRuO3、RuO、ZnO之类的氧化物导体。另外，也可以是Pt/TiN/Ti、IrO2/Ir等的层叠膜。关于半导体基体10、栅电极导体4，在第二、第三实施方式中也同样。
[第二实施方式]
图2是表示本发明的第二实施方式的截面图。绝缘体11是在半导体基体10上依次层叠第一绝缘体1、第二绝缘体2而构成，第二绝缘体2的主成分为上述锶钙铋钽氧化物Sr-Ca-Bi-Ta-O。第一绝缘体1，被要求在发挥半导体基体10的性能和第二绝缘体2的性能这两方的同时，漏电流小，如果是铪氧化物Hf-O、铪铝氧化物Hf-Al-O、铪硅酸盐Hf-Si-O等的含有铪的氧化物、锶钛氧化物Sr-Ti-O、它们的复合氧化物或者它们的层叠物、ZrO2、锆硅酸盐Zr-Si-O、Zr-Al-Si-O、La-Al-O、氧化镧La-O，则能够满足上述的要求。
[第三实施方式]
图3是表示本发明的第三实施方式的截面图。绝缘体11是在半导体基体10上依次层叠第一绝缘体1、第二绝缘体2、第三绝缘体3而构成，第二绝缘体2的主成分为上述锶钙铋钽氧化物。第一绝缘体1，被要求在发挥半导体基体10的性能和第二绝缘体2的性能这两方的同时，漏电流小，如果是Hf-O、Hf-Al-O、Hf-Si-O等的含有铪的氧化物、Sr-Ti-O、硅氧化物Si-O、硅氮化物Si-N、硅氧氮化物Si-O-N、它们的复合膜或者它们的层叠膜、ZrO2、Zr-Si-O、Zr-Al-Si-O、La-Al-O、La-O，则能够满足上述的要求。第三绝缘体3，被要求在发挥栅电极导体的性能和第二绝缘体2的性能这两方的同时，漏电流小，如果是Hf-O、Hf-Al-O、Hf-Si-O等的含有铪的氧化物、Sr-Ti-O、它们的复合氧化物或者层叠物、ZrO2、Zr-Si-O、Zr-Al-Si-O、La-Al-O、La-O、钽氧化物Ta-O，则能够满足上述的要求。
在本发明的实施方式中，并不限定绝缘体11的膜厚，但鉴于本发明要解决的课题，250nm以下为重要的厚度。在栅电极导体4和半导体基体10之间施加了电压(以下称为栅极电压)时尽量大的电压施加于呈现铁电性的绝缘体2，这对引起铁电体的极化的大的切换(switching)是有效的。在这个意义上也优选第一绝缘体1和第三绝缘体3主要由上述列举那样的介电常数大的材料构成。从本发明的宗旨出发，应使第一绝缘体1和第三绝缘体3的厚度小，15nm以下成为分别优选的厚度。另外，第二绝缘体2的优选的膜厚为200nm以下。
接着，对于本发明的实施方式的制造方法进行说明。制造方法包括半导体基体的表面洗涤工序、上述绝缘体沉积工序、栅电极导体形成工序和热处理工序。
[半导体基体的表面洗涤工序]
首先，准备半导体基体10。用标准的表面洗涤法洗涤半导体基体10后，如果基体材料为Si或SiC则用稀氢氟酸或者缓冲氢氟酸除去表面的残留氧化层。
[绝缘体沉积工序]
第一绝缘体1的形成法，如果是薄膜的形成法则可以是任何方法，在实现15nm以下的厚度上，特别优选脉冲激光沉积法、溅射法、蒸镀法、MOCVD(metal organic chemical vapor deposition)法、MOD(metalorganic decomposition：有机金属分解)法、溶胶-凝胶法、ALD法。作为第一绝缘体1，形成高介电常数的绝缘体膜。也可以在半导体基体和高介电常数绝缘膜之间形成极薄的1nm左右以下的硅氧化膜、硅氮化膜、硅氧氮化膜。为了形成高介电常数的绝缘体膜，有时优选提高半导体基体的温度。虽然根据薄膜的形成法而不同，但其温度优选处于20℃至775℃之间。第一绝缘体1的成膜时的气氛气体，优选为氧气、氮气或它们的混合气体。
在第一实施方式的绝缘体11和第二、第三实施方式的第二绝缘体2的制造工序中，形成以锶钙铋钽氧化物为主成分的绝缘体。其形成法，如果是薄膜的形成法则没有特别限定，脉冲激光沉积法、溅射法、蒸镀法、ALD法、MOCVD法、MOD法、溶胶-凝胶法等是有效的。在形成中有时优选提高半导体基体的温度。虽然根据薄膜的形成法而不同，但其温度优选处于250℃至500℃之间。该工序也能兼作为用于锶钙铋钽氧化物的结晶化的热处理工序。此时的合适的基体温度优选为700℃至830℃之间。锶和钙的元素组成比为重要的参数。这些方法中的任何方法都能够控制锶和钙的元素组成。在溅射法中，既能够准备该元素组成比不同的靶，也能够准备锶-铋-钽-氧的靶、和钙-铋-钽-氧的靶，并通过改变它们的溅射条件来任意地控制锶和钙的元素组成。
对采用脉冲激光沉积法形成以锶钙铋钽氧化物为主成分的绝缘体的方法进一步说明。一个方法是单一靶法，即，单纯地准备锶和钙和铋和钽的组成比已确定的氧化物靶，对该靶照射激光使靶材料蒸发来进行沉积。另一个方法是多靶法。准备锶和钙和铋和钽的组成比不同的多个氧化物靶。在这里，组成比为0以上的正数。元素锶、钙、铋、钽的各个元素，要在多个氧化物靶之中的至少一个氧化物靶中一定含有。按每一靶来确定沉积条件和沉积时间，使材料从准备的多个靶蒸发来进行沉积。根据情况而反复进行该过程。这样地操作来使所希望的元素组成比的锶钙铋钽氧化物沉积。如果缩短沉积时间增加过程的循环次数，则元素会更均匀地混合。通过在沉积中适当地提高制作工序中的半导体铁电存储晶体管的温度、或者采用沉积后的适当的工序进行热处理，来形成呈现铁电性的锶钙铋钽氧化物。通过利用多靶法并精心设定条件，能够形成具有最适合的组成比的锶和钙和铋和钽的氧化膜。该多靶法在溅射法中也能够活用。在溅射法中，代替对靶照射激光，在氩气、或氩气与氧气的混合气体中投入(接入)rf功率(射频功率)来引起放电，使靶材料蒸发。溅射沉积中的气体压力为0.01Torr～1Torr的范围，投入功率为200W～600W。
第三绝缘体3的形成法，如果是薄膜的形成法则任何方法都可以，在实现15nm以下的厚度上，特别优选脉冲激光沉积法、溅射法、蒸镀法、MOCVD法、MOD法、溶胶-凝胶法、ALD法。第三绝缘体3的成膜时的气氛气体优选为氧气、氮气、或它们的混合气体。
[栅电极导体形成工序]
栅电极导体4的形成法，如果是薄膜的形成法则任何方法都可以，有脉冲激光沉积法、溅射法、蒸镀法、MOCVD法、MOD法、溶胶-凝胶法等。
[热处理工序]
该工序的主要目的是进行包含锶钙铋钽氧化物的绝缘体的结晶化。通过该结晶化来很好地呈现铁电性。将该热处理工序的温度记为Z。氧气气氛中、氧气与氮气的混合气体气氛中、氧气与氩气的混合气体气氛中等各种各样的方法是允许的。压力，不仅可选择大气压，而且可适宜选择相比于大气压被减压或加压了的条件。
用于后面说明的基于x射线衍射法的评价的监测试样(以下称为XRD监测试样)，是经过从上述[半导体基体的表面洗涤工序]至[热处理工序]的工序而制作的。x射线衍射法采用θ-2θ法进行。为了制作晶体管结构，例如，在栅电极导体上，采用光刻、电子束光刻(electron beam lithography)的方法形成有机抗蚀剂、无机抗蚀剂的图案后，采用反应性离子蚀刻法、高密度反应性离子蚀刻法、离子铣削法除去没有被上述抗蚀剂覆盖的部分。在自匹配棚极结构的晶体管中，利用离子注入法等的杂质掺杂法向半导体基体中添加杂质，适当进行杂质活化的退火。杂质活化的退火工序也可以兼作为用于很好地呈现上述铁电性的热处理工序。在非自匹配栅极结构的晶体管中，上述图案的蚀刻，如果至少完成栅极金属导体的蚀刻就足够了。另行形成抗蚀剂图案，进行蚀刻直至预先在半导体基体上形成的源极区和漏极区出现为止。
实施例1
实施例1涉及第二实施方式(参照图2)。使用用硅材料制成的n-沟道晶体管用的半导体基体。第一绝缘体的材料为铪铝氧化物，使用脉冲激光沉积法。靶由Hf和Al和O构成，Hf和Al的组成比为3∶2。膜厚为7nm。沉积中的气氛气体为氮气，压力为0.11Torr。半导体基体的温度为220℃。第二绝缘体用脉冲激光沉积法沉积出。使用单一靶的方法，靶由锶和钙和铋和钽和氧构成。准备了好几种改变了锶和钙的元素组成比(Sr∶Ca＝1-x∶x)的靶。靶中的锶和钙和铋和钽的组成比为Sr∶Ca∶Bi∶Ta＝1-x∶x∶3∶2。第二绝缘体的厚度y也有几种变化。沉积中的气氛氧气的压力为56mTorr。半导体基体的温度为415℃。作为栅电极导体，用电子束蒸镀法沉积出约200nm的厚度的铂(Pt)。热处理工序的热处理，在几种温度(Z)下在大气压氧气气氛中进行30分钟。
将以x＝0.1、y＝200nm、Z＝800℃制作的实施例1的Id-Vg特性示于图4。向漏电极施加漏极电压Vd＝0.1V，以Vs＝Vsub＝0V的条件向源电极和基板电极施加源电压Vs和基板电压Vsub，测定该特性。由图可知，对于栅极电压的-4V和6V之间的往复扫描，可看到FeFET特有的磁滞曲线，作为左右的磁滞曲线的差的存储窗为0.89V。将栅漏电流Ig-Vg特性示于图5。将Vg从0向6V扫描和从0向-6V扫描，取得该特性。图5的纵轴的|Ig|表示Ig的绝对值。对栅电极交替地反复给予脉冲宽度10μs且-4V的脉冲和脉冲宽度10μs且6V的脉冲后，测定了Id-Vg特性。图6表示给予1次交替脉冲(Alternate Pulse)后的Id-Vg特性(虚线)和给予108次交替脉冲后的Id-Vg特性(实线)。其他次数之后的Id-Vg特性，与在这里画的曲线重叠、难以看见，因此省略了记载。将描绘磁滞曲线的左右的支路的阈值电压和反复给予施加的交替脉冲的次数(Number of Cycles)的关系的脉冲重写耐性特性示于图7。图7中的用实线连接的圆点为右侧的支路的阈值电压，用虚线连接的圆点为左侧的支路的阈值电压。其次，示出数据保持特性。对栅电极给予6V且0.1s的脉冲后，进入到数据保持的模式，以适当的时间间隔读出漏极电流值。在数据保持时对栅电极给予了保持电压1.2V。在读出时进而作为Vd＝0.1V来读取Id。图8的上侧的曲线为其结果，可知接通(ON)状态保持了1星期以上。另外，对栅电极给予-4V且0.1s的脉冲后，进入到数据保持模式，以适当的时间间隔读出漏极电流值。在数据保持时，对栅电极给予保持电压1.2V。在读出时进而作为Vd＝0.1V来读取Id。图8的下侧的曲线为其结果，可知断开(OFF)状态保持了1星期以上。经过1星期后，接通状态和断开状态的漏极电流的比也为3位数以上，描绘两曲线的外推线来看，显示出能够实现10年单位的数据保持特性。
准备x＝0.1、x＝0.2、x＝0.5和比较用的x＝0、x＝1.0的5个靶，用单一靶法在各种各样的条件下制作了实施例1和比较例的晶体管。图9的横轴表示热处理温度Z℃、纵轴表示由制作晶体管的Id-Vg特性得到的存储窗。图9表示Z为748℃以上且833℃以下的结果。▲、■、●、◆、符号分别表示x＝0、x＝0.1、x＝0.2、x＝0.5、x＝1.0时的结果。与x＝0的以往就有的晶体管的特性相比，由x＝0.1和x＝0.2的靶制作的晶体管的存储窗格外大。另外，由图9可知760℃以上且833℃以下的热处理温度是适合的。
x＝1.0的结果即为CaBi2Ta2O9的结果，由图9可知存储窗大致为0V。也就是说，作为FeFET的动作完全没有进行。如段落[0009](即前面第4页倒数第4行～第5页第16行)所述那样，CaBi2Ta2O9是作为MFM的电容器呈现大的Ec的材料之一。成为如[0009]的末尾所述那样，仅是桌上的推论完全不起作用，为了完成发明必须实际地试制FeFET并测定评价特性的良好的实例。
实施例2
实施例2也涉及第二实施方式(参照图2)。使用采用硅材料制成的n-沟道晶体管用的半导体基体。第一绝缘体1的材料为铪铝氧化物，使用脉冲激光沉积法。靶由Hf和Al和O构成，Hf和Al的组成比为3∶2。膜厚为7nm。沉积中的气氛气体为氮气，压力为0.11Torr。半导体基体的温度为220℃。第二绝缘体2利用脉冲激光沉积法沉积出。使用多靶法，制备了二个靶。第1靶由锶和钙和铋和钽和氧构成，其元素组成比为Sr∶Ca∶Bi∶Ta＝0.5∶0.5∶3∶2，第2靶由锶和铋和钽和氧构成，其元素组成比为Sr∶Ca∶Bi∶Ta＝1∶0∶3∶2。
将使用第1靶的沉积时间记为t1、使用第2靶的沉积时间记为t2。以t1+t2的时间沉积10nm的厚度的层，反复进行该过程。适当选择t1和t2，制作了多种的、锶和钙的元素组成比(Sr∶Ca＝1-x∶x)不同的靶。
第二绝缘体的厚度y也有几种变化。第二绝缘体沉积中的气氛氧气的压力为56mTorr。半导体基体的温度为415℃。作为栅电极导体，用电子束蒸镀法沉积出约200nm的厚度的铂(Pt)。热处理工序的热处理，在几种的温度(Z)下在大气压氧气气氛中进行30分钟。
将以x＝0.2、y＝200nm、Z＝813℃制作的实施例2的晶体管的Id-Vg特性示于图10。漏电极的漏极电压为Vd＝0.1V，对源电极和基板电极施加的源电压Vs和基板电压Vsub为Vs＝Vsub＝0V，在该条件下测定了特性。由图10可知，对于栅极电压的-4V和6V之间的往复的扫描，可看到FeFET特有的磁滞曲线，作为左右的磁滞曲线的差的存储窗为0.97V。将栅漏电流Ig-Vg特性示于图11。对于Vg进行从0向6V的扫描和从0向-6V的扫描，测定该特性。将在交替反复给予脉冲宽度10μs且-4V的脉冲、和脉冲宽度10μs且6V的脉冲后测定出的Id-Vg特性示于图12。将描绘磁滞曲线的左右的支路的阈值电压和施加的交替反复给予的脉冲的次数的关系的脉冲重写耐性特性示于图13。其次，示出数据保持特性。对栅电极给予6V且0.1s的脉冲后，进入到数据保持模式，以适当的时间间隔读出漏极电流值。在数据保持时，对栅电极给予保持电压1.2V。在读出时进而作为Vd＝0.1V读取Id。图14的上侧的曲线为其结果，可知接通(ON)状态保持了5.8日以上。对栅电极给予-4V且0.1s的脉冲后，进入到数据保持模式，以适当的时间间隔读出极电流值。在数据保持时对栅电极给予保持电压1.2V。在读出时进而作为Vd＝0.1V读出Id。图14的下侧的曲线为其结果，可知断开(OFF)状态保持了3.7日以上保持。经过约4日后接通状态和断开状态的漏极电流的比也约为4位数，描绘两曲线的外推线来看，显示出能够实现10年单位的数据保持特性。
将使用第1靶的沉积时间记为t1，调整使用第2靶的沉积时间t2，制作了具有不同的x值的很多的晶体管。图15为其结果，横轴为x、纵轴为存储窗。膜厚为y＝200nm。图15中的▲符号为进行了Z＝813℃的热处理的晶体管的结果，■符号为进行了Z＝788℃的热处理的晶体管的结果。图9的单一靶法的结果也很好地记载于图15的曲线上，不论是单一靶法还是多靶法，都能够制作同等良好的晶体管。图15中的x＝0时的结果是不含有钙的以往技术的结果。由图可知，如果加入一点点很少的钙，则存储窗比x＝0的晶体管的存储窗大。从图15来看，x的适合的范围为大于0且小于0.4的范围。换言之，钙元素相对于锶元素的比率大于0且为三分之二以下是适合的。更优选其比率大于0且为十三分之七以下，最优选为十九分之一以上且七分之三以下。
不仅是膜厚y为200nm的晶体管，也可制作了比该膜厚小的晶体管。图16为其结果，横轴的量为y，纵轴为制作的晶体管的存储窗。图16中的■符号是以x＝0.2且Z＝813℃制作的晶体管的结果，●符号是以x＝0.2且Z＝788℃制作的晶体管的结果。▲符号是不含有钙(x＝0)、且Z＝813℃而制作的参照晶体管的结果。如图16所示，含有钙的情况下的y＝120nm的晶体管的存储窗，比得上不含有钙的情况下的y＝200nm的晶体管的存储窗。该结果明确显示出：本发明对栅极长度短的晶体管的制作是有用的。对应于该Z＝813℃且y＝120nm的晶体管的XRD监测试样的x射线衍射评价的结果示于图17，对应于Z＝813℃且y＝160nm的晶体管的XRD监测试样的结果示于图18。图17和图18中的●符号的峰，对应于铋层状钙钛矿型的晶体结构，至此可知作为第二绝缘体的主成分的锶钙铋钽氧化物含有铋层状钙钛矿型的晶体结构。再者，图中的■符号的峰是对应于硅半导体基体的晶体结构的峰，▲符号的峰是对应于关于栅电极导体Pt的晶体结构的峰。
靶的组成并不被固定于上述的靶组成。作为该实施例的追加例，也介绍改变靶的组成比而进行的结果。第1例，第一绝缘体的材料为铪铝氧化物，但Hf和Al的组成比为11∶9。膜厚为7nm的状态。采用上述的两种靶的多靶法形成了x＝0.2且y＝200nm的第二绝缘体。栅电极导体为铂且厚度为200nm。Z＝813℃。图19表示Id-Vg特性的结果。第2例，第一绝缘体的材料为铪铝氧化物，Hf和Al的组成比恢复为3∶2。另一方面，第二绝缘体的第1靶，其元素组成比为Sr∶Ca∶Bi∶Ta＝0.8∶0.2∶3∶2，第2靶由锶和铋和钽和氧构成，其元素组成比为Sr∶Ca∶Bi∶Ta＝1∶0∶2.8∶2.3。采用多靶法形成第二绝缘体，制作了x＝0.1的晶体管。作为结果，也能够看做与采用平均组成Sr∶Ca∶Bi∶Ta＝0.9∶0.1∶2.9∶2.15的单一靶进行的制作等价。栅电极导体为铂且厚度为200nm。Z＝813℃。将对应于该晶体管的XRD监测试样的x射线衍射评价的结果示于图20。可知作为第二绝缘体的主成分的锶钙铋钽氧化物含有铋层状钙钛矿型的晶体结构。与上述的监测试样同样，图中的■符号的峰是对应于硅半导体基体的晶体结构的峰，▲符号的峰是对应于关于栅电极导体Pt的晶体结构的峰。图21表示该晶体管的Id-Vg特性的结果。得出存储窗为0.76V。如图19、图21所示，第一绝缘体的Hf和Al的组成、和第二绝缘体的Bi和Ta的组成并不被固定。
实施例3
实施例3也涉及第二实施方式(参照图2)。使用采用硅材料制成的n-沟道晶体管用的半导体基体。在实施例1和实施例2中，第一绝缘体由铪铝氧化物构成，但在本实施例中，作为第一绝缘体的材料，使用了各种各样的材料。并且，第二绝缘体的形成条件固定了。即，采用单一靶法且使用x＝0.2且元素组成比Sr∶Ca∶Bi∶Ta＝0.8∶0.2∶3∶2的靶。y＝200nm。栅电极导体为铂且厚度为200nm。
在第1例中，使第一绝缘体的靶为氧化铪(铪氧化物)。将其利用脉冲激光沉积法沉积了7nm。沉积中的气氛气体为氧气，压力为0.063Torr。半导体基体的温度为220℃。热处理工序的温度为Z＝788℃。在第2例中，也使第一绝缘体的靶为氧化铪。将其利用脉冲激光沉积法沉积了7nm。沉积中的气氛气体为氮气，压力为0.11Torr。半导体基体的温度为220℃。Z＝788℃。在第3例中，使第一绝缘体的靶为SrTiO3。将其利用脉冲激光沉积法沉积了12nm。沉积中的气氛气体为氧气，压力为0.056Torr。半导体基体的温度为415℃。Z＝813℃。在第4例中，使第一绝缘体为铪铝氧化物与SrTiO3的层叠膜。首先，沉积铪铝氧化物，接着，沉积了SrTiO3。铪铝氧化物靶的Hf和Al的组成比为3∶2。膜厚为7nm。沉积中的气氛气体为氮气，压力为0.11Torr。半导体基体的温度为220℃。SrTiO3的膜厚为13nm。沉积中的气氛气体为氧气，压力为0.08Torr。SrTiO3沉积中的半导体基体的温度为775℃。Z＝813℃。
对于第1例的晶体管的Id-Vg特性、脉冲重写耐性、数据保持特性的结果分别示于图22、图23、图24。对于第2例的晶体管的Id-Vg特性、脉冲重写耐性、数据保持特性的结果分别示于图25、图26、图27。对于第3例的晶体管的Id-Vg特性、脉冲重写耐性的结果分别示于图28、图29。对于第4例的晶体管的Id-Vg特性、脉冲重写耐性的结果分别示于图30、图31。第1、第2、第3、第4晶体管的存储窗，分别为1.12V、1.01V、0.90V、1.08V，比在图9、图15中示出的采用不含钙的锶铋钽氧化物构成了第二绝缘体的参照晶体管的存储窗大。对应于第1例～第4例的XRD监测试样的XRD评价的结果分别示于图32～图35。在各个图中能够确认铋层状钙钛矿的晶体结构。
实施例4
实施例4涉及第一实施方式(参照图1)。在这里，作为半导体基体10，使用具有n型源极区和n型漏极区的p型半导体基板。用缓冲氢氟酸除去表面的残留氧化层后，形成由锶钙铋钽氧化物构成的绝缘体11。采用多靶法形成了绝缘体11。使用的靶为两个。第1靶由锶和钙和铋和钽和氧构成，其元素组成比为Sr∶Ca∶Bi∶Ta＝0.5∶0.5∶3∶2，第2靶由锶和铋和钽和氧构成，其元素组成比为Sr∶Ca∶Bi∶Ta＝1∶0∶3∶2。连续进行第1靶的沉积和第2靶的沉积，沉积出10nm的厚度的层，反复进行该过程。绝缘体11的厚度为200nm。锶和钙的元素组成比(Sr∶Ca＝1-x∶x)中的x为0.2。在激光沉积法中，沉积中的半导体基体的温度为415℃，氧气气氛的压力为56mTorr。栅电极导体是将Pt用电子束蒸镀法沉积200nm而成。作为栅电极导体，用电子束蒸镀法沉积出约200nm的厚度的铂(Pt)。热处理工序的热处理，在813℃在大气压氧气气氛中进行30分钟。图36表示对应的XRD监测试样的XRD评价的结果。能够确认铋层状钙钛矿的晶体结构。图37表示在-5V～7V之间扫描栅极电压时的Id-Vg特性，图38表示使栅极电压从0V变化到7V，进而使栅极电压从0V变化到-7V时的Ig-Vg特性，图39表示脉冲重写耐性的结果。
实施例5
实施例5涉及第三实施方式(参照图3)。使用采用硅材料制成的n-沟道晶体管用的半导体基体。在其第1例中，使第一绝缘体的靶为氧化铪(铪氧化物)。将其利用脉冲激光沉积法沉积了7nm。沉积中的气氛气体为氧气，压力为0.063Torr。半导体基体的温度为220℃。对于第二绝缘体的形成条件，采用单一靶法且使用x＝0.2且元素组成比Sr∶Ca∶Bi∶Ta＝0.8∶0.2∶3∶2的靶。y＝200nm。使第三绝缘体的靶为氧化铪(铪氧化物)。将其利用脉冲激光沉积法沉积了25nm。沉积中的气氛气体为氧气，压力为0.063Torr。半导体基体的温度为220℃。作为栅电极导体，是用电子束蒸镀法沉积约200nm的厚度的铂(Pt)而成。热处理在788℃、在大气压氧气气氛中进行30分钟。在第2例中，使第一绝缘体的靶为氧化铪(铪氧化物)。将其利用脉冲激光沉积法沉积了7nm。沉积中的气氛气体为氮气，压力为0.11Torr。半导体基体的温度为220℃。对于第二绝缘体的形成条件，采用单一靶法且使用x＝0.2且元素组成比Sr∶Ca∶Bi∶Ta＝0.8∶0.2∶3∶2的靶。y＝200nm。使第三绝缘体的靶为氧化铪(铪氧化物)。将其利用脉冲激光沉积法沉积了25nm。沉积中的气氛气体为氮气，压力为0.11Torr。半导体基体的温度为220℃。作为栅电极导体，是用电子束蒸镀法沉积约200nm的厚度的铂(Pt)而成。热处理在813℃、在大气压氧气气氛中进行30分钟。图40表示第1例的Id-Vg特性的测定结果，图41表示第2例的Id-Vg特性的测定结果。在该实施例中，由于含有第三绝缘体，因此与该第三绝缘体的情况比较，需要大的栅极电压，但在第1例中，通过7V和9V之间的栅极电压的扫描得出存储窗为0.81V，在第2例中，通过-6V和8V之间的栅极电压的扫描得出存储窗为0.92V。这些结果是引起后述的其他物理机制的现象之前的电压范围，是可保证作为FeFET的动作的栅极电压施加范围。这些存储窗，比参照的不含Ca的FeFET的存储窗大。
以上对于优选的实施例进行了说明，但对于这些实施例附记一些补充说明。第1点，在实施例中对于n-沟道的FeFET的数据进行了说明，但这些记述也完全同样地适合于p-沟道的FeFET。适当地栅极电压和漏极电流的正负反转来考虑即可。第2点，通过增大施加的Vg的绝对值来增大存储窗存在限度。确实对于某个范围的Vg而言，如果增大施加于栅级的正的电压，则Id-Vg曲线的左侧的曲线进一步向左移动，如果增大施加于栅极的负的电压的绝对值，则Id-Vg曲线的右侧的曲线进一步向右移动，存储窗扩大。但是，若将施加的Vg的绝对值进一步增大下去，则上述移动的方向开始逆转。这意味着在半导体和铁电体之间、或者、栅极导体和铁电体之间引起了荷电粒子的移动和捕获等的、与铁电体的极化反转不同的物理机制的存储现象。在上述实施例等中成为讨论存储窗的根据的数据，是在没有出现这些荷电粒子的移动和捕获等的物理机制的现象的范围的Vg的施加条件下得到的。第3点，在数据保持特性的测定时有时对栅极给予保持电压来修正阈值电压的偏差，但由于阈值电压能够通过半导体基板的沟道的杂质浓度的变更来进行适当调整，因此本申请发明的数据保持特性测定时的保持电压的施加并不对作为不挥发性存储器的特性造成影响。
附图标记说明
1   绝缘体11内的第一绝缘体
2   绝缘体11内的第二绝缘体
3   绝缘体11内的第三绝缘体
4   栅电极导体
10  半导体基体
11  绝缘体
12  半导体基体内的源极区
13  半导体基体内的漏极区

Claims (12)

1.一种半导体铁电存储晶体管，具有在有源极区和漏极区的半导体基体上依次层叠有绝缘体和栅电极导体的结构，该半导体铁电存储晶体管的特征在于，所述绝缘体包含铁电性绝缘体，所述铁电性绝缘体包含锶和钙和铋和钽的氧化物。
2.根据权利要求1所述的半导体铁电存储晶体管，其特征在于，所述绝缘体是在所述基体上依次层叠第一绝缘体、第二绝缘体而构成，所述第二绝缘体的主成分为所述锶和钙和铋和钽的氧化物。
3.根据权利要求1所述的半导体铁电存储晶体管，其特征在于，所述绝缘体是在所述基体上依次层叠第一绝缘体、第二绝缘体、第三绝缘体而构成，所述第二绝缘体的主成分为所述锶和钙和铋和钽的氧化物。
4.根据权利要求1～3的任一项所述的半导体铁电存储晶体管，其特征在于，在所述锶和钙和铋和钽的氧化物中，钙元素相对于锶元素的比率为三分之二以下。
5.根据权利要求1～3的任一项所述的半导体铁电存储晶体管，其特征在于，所述锶和钙和铋和钽的氧化物具有铋层状钙钛矿型的晶体结构。
6.根据权利要求2或3所述的半导体铁电存储晶体管，其特征在于，所述第一绝缘体为铪氧化物、铪和铝的氧化物、含有铪的氧化物、锶和钛的氧化物、这些氧化物中的任意两种以上的复合氧化物、或者这些氧化物中的任意两种以上的氧化物的层叠氧化物。
7.根据权利要求3所述的半导体铁电存储晶体管，其特征在于，所述第三绝缘体为铪氧化物、铪和铝的氧化物、含有铪的氧化物、锶和钛的氧化物、这些氧化物中的任意两种以上的复合氧化物、或者这些氧化物中的任意两种以上的氧化物的层叠氧化物。
8.根据权利要求1～7的任一项所述的半导体铁电存储晶体管，其特征在于，所述绝缘体的膜厚为250nm以下。
9.根据权利要求2～8的任一项所述的半导体铁电存储晶体管，其特征在于，所述第一或第三绝缘体的膜厚为15nm以下。
10.一种半导体铁电存储晶体管的制造方法，所述半导体铁电存储晶体管具有在有源极区和漏极区的半导体基体上依次层叠有绝缘体和栅电极导体的结构，所述绝缘体包含铁电性绝缘体，所述铁电性绝缘体包含锶和钙和铋和钽的氧化物，
该制造方法包括半导体基体的表面清洗工序、绝缘体沉积工序、栅电极导体形成工序和热处理工序。
11.根据权利要求10所述的半导体铁电存储晶体管的制造方法，其特征在于，所述热处理工序的温度为760℃～833℃。
12.根据权利要求10所述的半导体铁电存储晶体管的制造方法，其特征在于，所述绝缘体沉积工序中的包含锶和钙和铋和钽的氧化物的铁电性绝缘体沉积工序，是使用了锶和钙和铋和钽的组成比不同的多种氧化物靶的脉冲激光沉积法或溅射法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107146759A (zh) * 2017-05-04 2017-09-08 湘潭大学 一种基于离子注入掺杂的氧化铪铁电栅制备方法
CN109643720A (zh) * 2016-07-06 2019-04-16 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
CN110299410A (zh) * 2018-03-23 2019-10-01 东芝存储器株式会社 半导体存储装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015012359A1 (ja) 2013-07-25 2015-01-29 独立行政法人産業技術総合研究所 強誘電体デバイス及びその製造方法
JP6751866B2 (ja) 2016-04-22 2020-09-09 国立研究開発法人産業技術総合研究所 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ
KR20180097377A (ko) 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US10176859B2 (en) * 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
US10615176B2 (en) * 2017-11-22 2020-04-07 International Business Machine Corporation Ferro-electric complementary FET
CN110752289A (zh) * 2018-07-23 2020-02-04 天津理工大学 一种基于MnZn共掺杂BiFeO3薄膜的阻变存储器及其制备方法
JP7066585B2 (ja) 2018-09-19 2022-05-13 キオクシア株式会社 記憶装置
US11469327B2 (en) 2019-04-08 2022-10-11 Kepler Computing Inc. Doped polar layers and semiconductor device incorporating same
CN110071115A (zh) * 2019-04-28 2019-07-30 中国科学院微电子研究所 一种铁电存储器、制作方法及操作方法
KR20210033346A (ko) * 2019-09-18 2021-03-26 삼성전자주식회사 전자 소자 및 그 제조방법
US11335790B2 (en) 2019-09-20 2022-05-17 Sandisk Technologies Llc Ferroelectric memory devices with dual dielectric confinement and methods of forming the same
US11710775B2 (en) * 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric field effect transistor
US11302810B1 (en) 2020-11-20 2022-04-12 International Business Machines Corporation Ferroelectric field effect transistor with nanowire core
US11508755B2 (en) * 2021-02-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked ferroelectric structure
US11527649B1 (en) * 2021-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric field effect transistor devices and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1165380A (zh) * 1996-03-13 1997-11-19 株式会社日立制作所 铁电元件及其制备方法
CN1447416A (zh) * 2002-02-28 2003-10-08 恩益禧电子股份有限公司 半导体器件的制造方法
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
JP4887481B2 (ja) * 2002-08-20 2012-02-29 独立行政法人産業技術総合研究所 半導体強誘電体記憶デバイス
JP2007157982A (ja) 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP4692781B2 (ja) 2008-06-26 2011-06-01 マツダ株式会社 車体前部構造
JP2010062221A (ja) 2008-09-01 2010-03-18 Sharp Corp 強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1165380A (zh) * 1996-03-13 1997-11-19 株式会社日立制作所 铁电元件及其制备方法
CN1447416A (zh) * 2002-02-28 2003-10-08 恩益禧电子股份有限公司 半导体器件的制造方法
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643720A (zh) * 2016-07-06 2019-04-16 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
CN109643720B (zh) * 2016-07-06 2024-01-05 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
CN107146759A (zh) * 2017-05-04 2017-09-08 湘潭大学 一种基于离子注入掺杂的氧化铪铁电栅制备方法
CN110299410A (zh) * 2018-03-23 2019-10-01 东芝存储器株式会社 半导体存储装置
CN110299410B (zh) * 2018-03-23 2023-03-28 铠侠股份有限公司 半导体存储装置

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Publication number Publication date
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