JP2008166486A - 半導体記憶素子 - Google Patents

Abstract

【課題】強誘電体膜と絶縁膜を積層し、その界面に電極を形成したＦＥＴ型強誘電体メモリにおいて、平坦な界面の形成が困難であり、また、清浄な界面状態を維持した状態での界面への電極の形成が困難であった。
【解決手段】上記課題を解決するために本発明は、強誘電体を格子整合した基板および電極上に成長する。さらに、強誘電体の上に酸化物半導体と電極を形成した構造とする。これにより、清浄かつ平坦な界面が形成されキャリア移動度が向上する。
【選択図】図１

Description

本発明は、強誘電体膜と半導体膜の界面の電流伝導を用いた強誘電体メモリ素子に関する。

強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、金属酸化物半導体（ＭＯＳ）トランジスタのゲート絶縁膜を強誘電体膜に置き換えた構造を有するＦＥＴ（Field Effect Transistor）型との２種類がある。

キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０，１を区別する。電圧を切断した状態では、強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、消失されない。しかし、情報を読み出す際に記憶されていた情報を破壊してしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に分極反転が繰り返されることになり、分極反転に伴った疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。

一方、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板の上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、ＭＦＳ（Metal Ferroelectric Semiconductor）型ＦＥＴと呼称されている。本構造では、高温下の強誘電体膜形成中にシリコン表面が酸化され、良好な界面を得ることは困難であった。界面に形成された酸化シリコンは誘電率が低いためにゲート印加電圧のロスとなり、荒れた界面によってキャリアの走行が散乱されるためにチャネル移動度の低下を招いていた。さらに、電圧を切断した状態で、酸化シリコン層には内部電界が誘起されるため、分極の保持特性が劣化した。これを回避するために、シリコン基板と強誘電体膜の間に絶縁体膜を挟んだ構造であるＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor）型ＦＥＴが考案された。しかし、ＭＦＩＳ型ではやはり空乏層と絶縁体との間で働く内部電界により、メモリ保持特性が劣化することが問題となっている。

最近、ＦＥＴ型の強誘電体メモリが抱える問題を解決する新しいメモリ構造として、強誘電体膜と絶縁膜を積層し、その界面に電極を形成した構造が提案されている（例えば、特許文献１参照）。本方式では、強誘電体と絶縁体の界面に強誘電体の分極に結合したキャリアを誘起し、界面に接続された電極により取り出すものである。
特開２００３-３３２５３８号公報

しかしながら、特許文献１に開示された方法が有効な範囲では、絶縁体または強誘電体の上部にソース・ドレイン電極が形成されているために、電極形成時に、伝導に寄与する界面が一旦大気に暴露されてしまうことから、清浄な界面が得られないという課題がある。また、多結晶体である強誘電体の表面では凸凹が大きく、界面を走行するキャリアが散乱されてしまう。清浄かつ平坦な界面が得られないと、電界効果移動度が低下し、界面伝導の変調が小さくなる。さらに、電極と界面との抵抗が高いと取り出せる電流量が少ないという課題がある。

上記目的を達成するため、本発明に係る半導体記憶素子は、導電性基板上に金属酸化物である強誘電体膜、金属酸化物である半導体膜が積層され、前記半導体膜上にソースおよびドレイン電極を備えたことを特徴とする。あるいは基板上に導電膜、金属酸化物である強誘電体膜、金属酸化物である半導体膜が積層され、前記半導体膜上にソースおよびドレイン電極を備えたことを特徴とする。

本発明によれば、分極によって半導体膜と強誘電体膜の界面にキャリアが蓄積される場合、ソース・ドレイン電極間の導電率が低下する。このとき、半導体は電極として振る舞うので、従来のキャパシタ型と同様に、電源を切断しても良好な分極保持が可能となる。一方、分極によって半導体からキャリアが追い払われた（空乏化した）場合、電極間の導電率は低下する。この導電率変化を検出することで、強誘電体に書き込まれた分極方向を判定できる。なお、電源切断した際に、リーク電流等によって空乏化状態が失われてソース・ドレイン電極間の導電率が上昇した場合、それでもなお蓄積状態における導電率に比べて低い導電率であるので、分極方向の判定は可能である。ゆえに、優れた保持特性を有する不揮発性メモリを実現できる。また、強誘電体膜と半導体膜を連続して成膜した後に電極を形成することができ、強誘電体表面を大気に暴露しないので清浄な界面が得られる。さらに、半導体膜は強誘電体形成後に成膜され、かつ酸化物材料を用いることから、従来のＭＦＳ型で問題となっていた半導体の酸化という問題から回避される。あるいは、素子形成後に強誘電体の特性回復を目的に酸素アニールを施したとしても、金属酸化物である半導体層が酸化されて劣化することは無い。なお、本素子構造では、半導体膜上に形成された電極から半導体膜を通して界面にキャリアが供給される。

上記目的を達成するため、本発明に係る半導体記憶素子は、強誘電体膜の一部または全体が導電性基板と格子整合していることを特徴とする。あるいは、強誘電体膜および導電膜の一部または全体が基板と格子整合していることを特徴とする。

本発明によれば、成膜条件を選ぶことによって強誘電体膜が基板に対してエピタキシャル成長することが可能となる。あるいは高度に配向した多結晶の強誘電体膜を成長することが可能となる。それ故、強誘電体表面のラフネスが小さくなり、界面のキャリア移動度を大きくすることができる。好適には、表面の凸凹は３ｎｍ以下が望ましい。我々の実験によると、導電性基板のニオブ添加チタン酸ストロンチウム（ＳｒＴｉＯ₃：Ｎｂ、以降ＮＳＴＯと呼ぶ）基板に、格子ミスマッチが３％のジルコニウム・チタン酸鉛（Ｐｂ(Ｚｒ，Ｔｉ)Ｏ₃、以降ＰＺＴと呼ぶ）を形成する場合、ＮＳＴＯ基板上にバッファ層となるルテニウム酸ストロンチウム（ＳｒＲｕＯ₃、以降ＳＲＯと呼ぶ）を成膜した後にＰＺＴを積層することによって、強誘電体表面の平均二乗粗さ（Ｒ.Ｍ.Ｓ）が３ｎｍ以下という極めて平滑な界面形成を確認している。これは、共にペロブスカイト結晶であるＮＳＴＯ（格子状数０．３９０５ｎｍ）とＰＺＴ（格子状数０．４０３ｎｍ）の間に、これらの中間の格子定数（０．３９３ｎｍ）を有するペロブスカイト結晶であるＳＲＯを挿入したことにより、ＮＳＴＯ上にＳＲＯおよびＰＺＴがエピタキシャル成長したからである。なお、白金（Ｐｔ）基板上に強誘電体を成膜した場合、表面の平均二乗粗さは１０ｎｍ以上である。

上記目的を達成するため、本発明に係る半導体記憶素子は、半導体膜の厚さが、強誘電体膜の表面における凸凹の高さ以上であることを特徴とする。

本発明によれば、強誘電体膜表面を半導体膜が完全に覆うことができ、凸凹部で電流が遮断されることがなくなる。

上記目的を達成するため、本発明に係る半導体記憶素子は、半導体膜の厚さが、導電膜の厚さよりも厚いことを特徴とする。

本発明により、少なくとも導電膜の厚さ分だけ隆起した強誘電体表面のステップ形状部を、半導体が完全に被覆することができ、電流が遮断されることがなくなる。

上記目的を達成するため、本発明に係る半導体記憶素子は、半導体膜の単位体積あたりのキャリア密度（ｎ_s）に半導体膜の厚さ（ｔ）を乗じた値が、強誘電体膜の単位面積あたりの残留分極密度（ｐ）を素電荷量（ｅ＝１.６×１０^-19Ｃ）で割った値よりも小さい（ｎ_s×ｔ＜ｐ／ｅ）ことを特徴とする。

本発明によれば、強誘電体の分極方向が上向きにおける半導体膜の導電率と下向きにおける導電率の比を大きくすることができ、安定した動作が可能となる。例えば半導体にｎ型材料を用いたとき、強誘電体膜の分極方向が上向きであれば、ｎ型半導体と強誘電体膜の界面に電子が蓄積される。一方、分極が下向きの場合、本発明の条件化ではｎ型半導体中の電子は分極に反発して追い払われ、完全に空乏化する。従って、分極の方向に依存して電流値は必ず変化することになる。なお、ｎ_s×ｔ値は、ｐ／ｅ値の１０倍以上であることが好ましい。これにより、ゲートリーク電流などによって空乏化した半導体膜にキャリアが流入したとしても、分極に依存した電流値変化を得ることができる。さらには、ｎ_s×ｔ値は、ｐ／ｅ値の１０³倍以上であることが好ましい。こうすることにより、分極方向に依存した電流値変化を１０³倍以上とすることができ、電流の安定した読み出しが可能であるばかりでなく、本素子をアレイ化したときのアクセスビットと非アクセスビットの電流差が大きいので安定したアドレッシングが容易となる。

上記目的を達成するため、本発明に係る半導体記憶素子は、半導体膜は単位素子形成領域毎に形成されていることを特徴とする。さらに強誘電体膜は単位素子形成領域毎に形成されていることを特徴とする。

本発明によれば、複数の素子を基板上に形成した場合に、隣接素子からの電流漏洩を防止することができる。

上記目的を達成するため、本発明に係る半導体記憶素子は、半導体膜と電極がオーミック性接触であることを特徴とする半導体記憶素子。

本発明によれば、上述の蓄積状態下で、電極と界面電荷層との間に発生する電圧降下を抑制することができ、書き込み電圧の低下および良好な保持特性が可能となる。

以上のように、本発明の半導体記憶素子によれば、清浄かつ平坦な強誘電体／絶縁体界面が得られ、界面へのキャリア供給が従来と比較し、オン時の界面のコンダクタンスが増加し変調比が向上すること、メモリ保持特性が向上することが実現できる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶素子について、図面を参照しながら説明する。

図１は、本実施形態に係る半導体記憶素子の断面模式図である。

本実施形態では、ＮＳＴＯ基板１の（１００）面上に導電体である厚さ２０ｎｍのＳＲＯ膜２および強誘電体である厚さ３００ｎｍのＰＺＴ膜３、その上にｎ型の酸化物半導体である厚さ３０ｎｍの酸化亜鉛（ＺｎＯ）膜４が積層され、さらに、金属である厚さ３０ｎｍのチタン（Ｔｉ）膜５および厚さ６０ｎｍの白金（Ｐｔ）膜６が形成されている。ＮＳＴＯ基板１に添加されているニオブの密度は０.０５重量％であり、抵抗率は０.１Ω・ｃｍという良導体である。素子領域以外のＺｎＯ膜は除去されており、素子間のＺｎＯ膜を介した漏洩電流を無くしている。

次に、図２を用いて本実施形態に係る半導体記憶素子の製造方法を説明する。

最初に、図２（ａ）に示すように、ＮＳＴＯ基板１上にパルスレーザ堆積（ＰＬＤ）法により、基板温度を７００℃にした状態で、厚さ２０ｎｍのＳＲＯ膜２を成膜する。その上にレジスト膜２０を塗布・パターニングした後（図２（ｂ））、イオンミリング法によりＳＲＯ膜２をエッチングする（図２（ｃ））。続いて、７００℃の基板温度で、厚さ３００ｎｍのＰＺＴ膜３を成長する（図２（ｄ））。ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.５２：０.４８である。この組成におけるＮＳＴＯ基板との格子ミスマッチは３％である。ＳＲＯ（０．３９３ｎｍ）の格子定数は、ＮＳＴＯ（０．３９０５ｎｍ）とＰＺＴ（０．４０３ｎｍ）の中間値であることから、ＳＲＯ膜を挿入することでＮＳＴＯ基板上へ直接にＰＺＴを成膜するよりも高品質な＜１００＞配向のＰＺＴ膜をエピタキシャル成長することができる。この方法で成膜したＰＺＴ膜３の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。

次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で厚さ３０ｎｍのＺｎＯ膜４を成膜する（図２（ｅ））。これにレジスト膜２１を塗布・パターニングし（図２（ｆ））、希硝酸によりＺｎＯ膜４をエッチングし、レジスト膜２１を除去する（図２（ｇ））。さらに、レジスト膜２２を塗布・パターニングした後、電子線蒸着法にて厚さ３０ｎｍのＴｉ膜５、および厚さ６０ｎｍのＰｔ膜６を成膜し（図２（ｈ））、溶剤でレジスト膜２２を除去することにより、所望の位置に金属電極を形成する（図２（ｉ））。

上述と同様の方法で成膜したＰＺＴ膜の分極特性を調べるため、ＰＺＴ膜上に直接ＴｉおよびＰｔ膜からなる電極を形成した。その結果、ＮＳＴＯ基板および電極間に±１０Ｖの電圧を印加して得られた残留分極値の差（２Ｐｒ）は５９μＣ／ｃｍ²であった。

ＰＺＴ膜３上に形成されているＺｎＯ膜４のキャリア濃度をホール測定により求めたところ、８×１０¹⁷ｃｍ^-3であった。ＺｎＯ膜４の厚さは３０ｎｍであるから、単位面積あたりのキャリア密度は２.４×１０¹²ｃｍ^-2となる。これに素電荷量１.６×１０^-19Ｃを乗じて求められる電荷密度は０.４μＣ／ｃｍ²であり、ＰＺＴの分極電荷密度よりも小さい。従って、図３（ａ）に示すように、Ｐｔ／Ｔｉ電極に対してＮＳＴＯ基板１に負電圧を印加したとき、ＰＺＴの分極は下向きとなり、分極に反発してキャリアが追い払われた結果、ＺｎＯ膜４全体が空乏化することになる。一方、図３（ｂ）に示すように、Ｐｔ／Ｔｉ電極に対してＮＳＴＯ基板１に正電圧を印加したとき、ＰＺＴの分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起される。なお、図３に示す矢印は分極の方向を示している。

この動作を確認するため、容量−電圧（Ｃ−Ｖ）特性を測定した。ＰＺＴ上にＰｔ／Ｔｉ電極（電極面積６.２×１０^-5ｃｍ²）を直接形成したＰｔ／Ｔｉ／ＰＺＴ／ＳＲＯ／ＮＳＴＯ構造のＣ−Ｖ特性を、図４の実線４１に示す。また、ＺｎＯとＰＺＴを積層した構造上にＰｔ／Ｔｉ電極を形成したＰｔ／Ｔｉ／ＺｎＯ／ＰＺＴ／ＳＲＯ／ＮＳＴＯ構造のＣ−Ｖ特性を、図４の破線４２に示す。Ｐｔ／Ｔｉ／ＰＺＴ／ＳＲＯ／ＮＳＴＯ構造では、ＮＳＴＯ基板に＋１０Ｖおよび−１０Ｖを印加したときの容量値がそれぞれ約４０ｐＦと等しい。一方、Ｐｔ／Ｔｉ／ＺｎＯ／ＰＺＴ／ＮＳＴＯ構造では、＋１０Ｖ印加における容量値４０ｐＦに対して、−１０Ｖ印加における容量値が２４ｐＦと小さい。これは、基板電圧の正負に対して、ＺｎＯ膜が蓄積および空乏化という状態となっている証左である。

以上のように、本実施形態ではＮＳＴＯ基板に印加する電圧によって、強誘電体と半導体の界面に電荷が在る／無いという２つの状態を実現できる。これら２つの状態で界面の伝導率は大きく変化し、ＺｎＯ膜４上の２つのＰｔ／Ｔｉ電極間を流れる電流を変化させる。本実施形態で用いるＴｉ膜５のフェルミレベルは、ＺｎＯ膜４の伝導帯よりも高いエネルギー位置にあり、良好なオーミック電極となっている。従って、２つのＰｔ／Ｔｉ電極間に電圧を印加して界面電荷による伝導電流を読み出す際の効率が高い。

図５に示すようにＮＳＴＯ基板をゲート電極５１としてゲート電圧Ｖｇを印加し、２つのＰｔ／Ｔｉ電極の一方をソース電極５２として接地し、他方をドレイン電極５３としてドレイン電圧Ｖｄ＝１Ｖを印加して、ドレイン電流Ｉｄを測定した結果を図６に示す。−１０Ｖから＋１０ＶへとＶｇをスキャンした場合と、＋１０Ｖから−１０ＶへとＶｇをスキャンした場合ではドレイン電流が異なる軌跡（ヒステリシス）を描く。それぞれのＶｇ＝０Ｖにおけるドレイン電流は１ｎＡ以下と１μＡ以上であり、３桁以上の電流比が得られた。ゲート電極５１への電圧印加が無い状態であっても電流値に違いが生じているのは、強誘電体の残留分極によって界面電荷の空乏／蓄積が保持されているからである。ドレイン電流の大，小を２値データ“１”，“０”に対応させることにより、本素子はメモリとして機能する。しかも、電圧を切断した状態であっても、強誘電体の残留分極は保存されるため、不揮発性メモリを実現できる。実際、本実施形態に係る半導体記憶素子を室温下で１６時間放置した後でドレイン電流を測定したところ、３桁のドレイン電流比は維持されることを確認できている。

以上の動作をまとめると、データ“１”，“０”は、ＮＳＴＯ基板に正電圧を印加（図３（ｂ））あるいは負電圧を印加（図３（ａ））することで書き込む。データは、ゲート電極を接地してドレイン・ソース間に電圧を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。

なお、本発明の実施形態では導電性のＮＳＴＯ基板を用いたが、ニオブを添加していない絶縁性のＳｒＴｉＯ₃（ＳＴＯ）基板であってもよい。この場合、ＳＲＯ膜をゲート電極とし、これに書き込みおよび読み出し動作時に電圧を印加する。絶縁性基板を使った場合、ソース・ドレイン・ゲート電極に接続される寄生容量を減らすことができ、これらの電極に書き込みあるいは読み出しの電圧パルスを印加した場合に、その遅延が小さくなる。従って、動作速度を高速化する効果がある。

また、本実施形態では、ソースおよびドレイン電極が、平面的にゲート電極と重ならない構造としているため、これら電極間の容量も小さく、高速動作が可能である。一方、図７のようにソースおよびドレイン電極が、平面的にゲート電極と重なる構造としてもよい。この場合、ソース・ゲート間容量およびドレイン・ゲート間容量が大きくなるので速度が劣るものの、ソース・ドレイン間を図１の構造よりも平坦にすることができる。従って、酸化物半導体膜と強誘電体の界面における凸凹によるキャリア走行の散乱を減少することができ、ドレイン電流が大きくなる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶素子について、図面を参照しながら説明する。

図８は、本実施形態に係る半導体記憶素子の断面模式図である。

本実施形態では、ＮＳＴＯ基板１の（１００）面上に強誘電体である厚さ３００ｎｍのＰＺＴ膜７、その上にｎ型の酸化物半導体である厚さ３０ｎｍの酸化亜鉛（ＺｎＯ）膜４が積層され、さらに、金属である厚さ３０ｎｍのチタン（Ｔｉ）膜５および厚さ６０ｎｍの白金（Ｐｔ）膜６が形成されている。

第１の実施形態と本実施形態における構造上の差異は２箇所ある。一つは、本実施形態では素子領域以外のＺｎＯ膜４とＰＺＴ膜７は除去することで、第１の実施形態よりも素子間の分離を強化している。これにより、同一基板上に形成された他素子からの漏洩電流の影響を第１の実施形態よりもさらに低減できる。もう一つは、ＮＳＴＯ基板１上にバッファ層となるＳＲＯ膜を成膜せず、ＰＺＴ膜７を直接成膜していることである。ＳＲＯ膜を省略することによって工程が簡略化できるメリットがある。ただし、ＰＺＴのエピタキシャル成長が困難となるため、ＰＺＴの組成を変える。例えば、第１の実施形態の組成比Ｐｂ：Ｚｒ：Ｔｉ＝１：０.５２：０.４８をＰｂ：Ｚｒ：Ｔｉ＝１：０.３：０.７とすることにより、ＰＺＴとＮＳＴＯとの格子ミスマッチは３％から２％へと低下することができる。

次に、図９を用いて本実施形態に係る半導体記憶素子の製造方法を説明する。

最初に、図９（ａ）に示すように、ＮＳＴＯ基板１上にＰＬＤ法により、基板温度を７００℃にした状態で、厚さ３００ｎｍのＰＺＴ膜７を成長する。ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.３：０.７である。次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で厚さ３０ｎｍのＺｎＯ膜４を成膜する（図９（ｂ））。これにレジスト膜８１を塗布・パターニングし（図９（ｃ））、塩酸によりＺｎＯ膜４及びＰＺＴ膜７をエッチングし、レジスト膜８１を除去する（図９（ｄ））。さらに、レジスト膜８２を塗布・パターニングした後（図９（ｅ））、電子線蒸着法にて厚さ３０ｎｍのＴｉ膜５、および厚さ６０ｎｍのＰｔ膜６を成膜し（図９（ｆ））、溶剤でレジスト膜８２を除去することにより、所望の位置に金属電極を形成する（図９（ｇ））。

本実施形態におけるデータの書き込みおよび読み出し動作は、第１の実施形態と同様である。すなわち、データ“１”，“０”は、ＮＳＴＯ基板に正電圧を印加（図３（ｂ））あるいは負電圧を印加（図３（ａ））することで書き込む。データは、ゲート電極を接地してドレイン・ソース間に電圧を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶素子について、図面を参照しながら説明する。

図１０は、本実施形態に係る半導体記憶素子の断面模式図である。

本実施形態では、シリコン基板９１上に二酸化シリコン膜９２が形成され、その上に（１１１）配向した厚さ１００ｎｍの白金（Ｐｔ）膜９３、強誘電体である厚さ１００ｎｍの（１１０）および（１１１）配向したチタン酸ビスマス（Ｂｉ₄Ｔｉ₃Ｏ₁₂、以降ＢＩＴと呼ぶ）膜９４、ｎ型の酸化物半導体である厚さ３０ｎｍの酸化亜鉛（ＺｎＯ）膜９５が積層され、さらに、金属である厚さ３０ｎｍのチタン（Ｔｉ）膜９６および厚さ６０ｎｍの白金（Ｐｔ）膜９７が形成されている。

次に、図１１を用いて本実施形態に係る半導体記憶素子の製造方法を説明する。

最初に、図１１（ａ）に示すように、シリコン基板９１上に常圧ＣＶＤ法により二酸化シリコン膜９２を、スパッタ法によりＰｔ膜９３を成膜する。このとき、二酸化シリコン膜９２はアモルファスであり、Ｐｔ膜９３は（１１１）配向している。その上に、ＭＯＣＶＤ法により、基板温度を４５０℃にした状態で、厚さ１００ｎｍのＢＩＴ膜９４を成長する。ソースは、固体であるＢｉアルコキシドおよびＴｉアルコキシドをエチルシクロヘキサンに溶解し、気化したものである。ＢｉとＴｉのソース流量比は、化学量論比から１０％程度Ｂｉリッチな範囲の比率が好ましい。これに、キャリアガスであるアルゴンを加えて成膜チャンバーに導入し、かつ反応ガスである酸素を導入する。成膜した基板は、大気中でハロゲンランプに１分間照射することにより、５００℃の急速加熱を行う。本条件で成膜したＢＩＴ膜は、主に（１１０）及び（１１１）配向したグレインが混在した状態となり、表面の平均二乗粗さは３ｎｍ以下と極めて平滑である。

次いで、ＰＬＤ装置を用いて、基板温度を４００℃にした状態で厚さ３０ｎｍのＺｎＯ膜９５を成膜する（図１１（ｂ））。これにレジスト膜９８を塗布・パターニングし（図１１（ｃ））、希硝酸によりＺｎＯ膜９５をエッチングし、レジスト膜９８を除去する（図１１（ｄ））。さらに、レジスト膜９９を塗布・パターニングした後（図１１（ｅ））、電子線蒸着法にて厚さ３０ｎｍのＴｉ膜９６、及び厚さ６０ｎｍのＰｔ膜９７を成膜し（図１１（ｆ））、溶剤でレジスト膜９９を除去することにより、所望の位置に金属電極を形成する（図１１（ｇ））。

本実施形態におけるデータの書き込みおよび読み出し動作は、第１および第２の実施形態と同様である。すなわち、データ“１”，“０”は、Ｐｔ膜に正電圧を印加あるいは負電圧を印加することで書き込む。データは、ゲート電極（Ｐｔ膜９３）を接地してドレイン・ソース間（上部のＰｔ／Ｔｉ膜）に電圧を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。

本実施形態によれば、高価で口径の小さいＮＳＴＯ基板を使うことなく、エピタキシャル成長した強誘電体と同等の表面平滑性を有する強誘電体膜が得られる。しかも、ＢＩＴ膜は（１１１）および（１００）に配向しており、これらの面方位は、最も高い残留分極を示す（１００）配向に対して、それぞれ７０％、７１％という高い分極を安定して発現することが可能である。これらの高い分極を示すグレインは、強誘電体膜の表面を占める割合は高い方がよい。何故なら、蓄積・空乏状態間でドレイン電流の変化を大きくすることができ、本素子の安定した動作につながるからである。好ましくは、最も高い残留分極を示す面方位に対して７０％以上の残留分極を示すグレインが、強誘電体表面の５０％以上を占めることが望ましい。本実施形態で示した方法で作製したＢＩＴ膜は、この条件を満たしている。図１２は、電子線後方散乱（Electron Backscattering Diffraction：ＥＢＳＤ）法によって求めたＢＩＴ膜の結晶配向図である。図１２において、（１００）配向及び（１１１）配向の領域は灰色、その他の方位に配向した領域は黒色で示している。この図から判るように、（１１０）及び（１１１）領域が約８０％の面積を占めた高配向状態を実現できている。

なお、本実施形態で述べた以外の材料であっても、本発明の有効な範囲である。例えば、基板にはサファイア、ランタン・アルミ酸化物（ＬａＡｌＯ₃）など、強誘電体にはＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｂｉ_4-XＬａ_XＴｉ₃Ｏ₁₂など、酸化物半導体にはＷＯ₃、ＩＴＯ（ＩｎＯ-ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ₃（ＺｎＯ）₅）、ＳＴＯ、ＬＳＣＯ（Ｌａ_2-XＳｒ_XＣｕＯ₄）、ＬＣＭＯ（Ｌａ_1-XＣａ_XＭｎＯ₃）、ＰＣＭＯ（Ｐｒ_1-XＣａ_XＭｎＯ₃）といった透明なもの、超伝導を示すもの、モット転移を示すものなど、電極にはＩＴＯ、ＺＩＴＯ（Ｚｎ-Ｉｎ-Ｓｎ-Ｏ）などが使用可能である。

本発明に係る半導体記憶素子は、強誘電体を用いた不揮発性のメモリとして有用であり、すでに実用化されているキャパシタ型の強誘電体不揮発性メモリと比較し、格段にスケーリングメリットがあり、６５ｎｍＣＭＯＳなどの次世代のプロセス、及びロジック上に積層したメモリデバイスとしての応用に期待される。

本発明の第１の実施形態に係る半導体記憶素子の断面模式図 本発明の第１の実施形態に係る半導体記憶素子の製造工程図 本発明の第１の実施形態に係る半導体記憶素子の書き込み動作を示す模式図で、（ａ）は空乏状態の形成：データ“０”を示す図、（ｂ）は蓄積状態の形成：データ“１”を示す図 本発明の第１の実施形態に係る半導体記憶素子のＣ−Ｖ特性図 本発明の第１の実施形態に係る半導体記憶素子の読み出し動作を示す模式図 本発明の第１の実施形態に係る半導体記憶素子のドレイン電流−ゲート電圧特性図 本発明の第１の実施形態に係る半導体記憶素子の派生構造の断面模式図 本発明の第２の実施形態に係る半導体記憶素子の断面模式図 本発明の第２の実施形態に係る半導体記憶素子の製造工程図 本発明の第３の実施形態に係る半導体記憶素子の断面模式図 本発明の第３の実施形態に係る半導体記憶素子の製造工程図 本発明の第３の実施形態に係る強誘電体表面の（１１０）及び（１１１）配向領域の観測結果を示す結晶配向図

符号の説明

１ ＮＳＴＯ基板
２ ＳＲＯ膜
３、７ ＰＺＴ膜
４、９５ ＺｎＯ膜
５、９６ Ｔｉ膜
６、９３、９７ Ｐｔ膜
９１ シリコン基板
９２ 二酸化シリコン膜
９４ ＢＩＴ膜
２０、２１、２２、８１、８２、９８、９９ レジスト膜

Claims (11)

1. 導電性基板上に金属酸化物である強誘電体膜、金属酸化物である半導体膜が積層され、前記半導体膜上にソースおよびドレイン電極を備えた半導体記憶素子。
2. 請求項１に記載の半導体記憶素子において、前記強誘電体膜の一部または全体が前記導電性基板と格子整合していることを特徴とする半導体記憶素子。
3. 請求項１に記載の半導体記憶素子において、前記導電性基板は基板上に導電膜が積層されていることを特徴とする半導体記憶素子。
4. 請求項３に記載の半導体記憶素子において、前記強誘電体膜の一部または全体が前記導電膜と格子整合していることを特徴とする半導体記憶素子。
5. 請求項４に記載の半導体記憶素子において、さらに前記導電膜の一部または全体が前記基板と格子整合していることを特徴とする半導体記憶素子。
6. 請求項１又は３に記載の半導体記憶素子において、前記半導体膜の厚さが、前記強誘電体膜の表面における凸凹の高さ以上であることを特徴とする半導体記憶素子。
7. 請求項３に記載の半導体記憶素子において、前記半導体膜の厚さが、前記導電膜の厚さよりも厚いことを特徴とする半導体記憶素子。
8. 請求項１又は３に記載の半導体記憶素子において、前記半導体膜の単位体積あたりのキャリア密度（ｎ_s）に前記半導体膜の厚さ（ｔ）を乗じた値が、前記強誘電体膜の単位面積あたりの残留分極密度（ｐ）を素電荷量（ｅ＝１.６×１０^-19Ｃ）で割った値よりも小さい（ｎ_s×ｔ＜ｐ／ｅ）ことを特徴とする半導体記憶素子。
9. 請求項１又は３に記載の半導体記憶素子において、前記半導体膜は単位素子形成領域毎に形成されていることを特徴とする半導体記憶装置。
10. 請求項９に記載の半導体記憶素子において、さらに前記強誘電体膜は単位素子形成領域毎に形成されていることを特徴とする半導体記憶装置。
11. 請求項１又は３に記載の半導体記憶素子において、前記半導体膜と前記電極がオーミック性接触であることを特徴とする半導体記憶素子。