WO2010131310A1 - 半導体メモリセルおよびその製造方法 - Google Patents

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WO2010131310A1
WO2010131310A1 PCT/JP2009/006857 JP2009006857W WO2010131310A1 WO 2010131310 A1 WO2010131310 A1 WO 2010131310A1 JP 2009006857 W JP2009006857 W JP 2009006857W WO 2010131310 A1 WO2010131310 A1 WO 2010131310A1
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film
memory cell
semiconductor memory
gate electrode
electrode
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PCT/JP2009/006857
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田中浩之
金子幸広
加藤剛久
Original Assignee
パナソニック株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor memory cell comprising a field effect transistor having a gate insulating film made of a ferroelectric film.
  • Nonvolatile memories using ferroelectrics are roughly classified into two types: a capacitor type and a field effect transistor (FET) type in which a gate insulating film is formed of a ferroelectric film.
  • FET field effect transistor
  • the capacitor type has a structure similar to that of a dynamic random access memory (DRAM), holds charges in a ferroelectric capacitor, and distinguishes the 0 and 1 states of data depending on the polarization direction of the ferroelectric.
  • DRAM dynamic random access memory
  • the stored data is destroyed, so that a data rewrite operation is required.
  • the polarization is inverted every time reading is performed, and polarization inversion fatigue becomes a problem.
  • a charge amount typically 100 fC
  • a ferroelectric has a polarization charge per area inherent to the material, and even when the memory cell is miniaturized, the electrode area needs to have a certain size as long as the same material is used. Therefore, it is difficult to reduce the capacitor size in proportion to the miniaturization of the process rule, which is not suitable for increasing the capacity.
  • FET-type ferroelectric memory MFSFET: Metal-Ferroelectric-Semiconductor FET
  • MFSFET Metal-Ferroelectric-Semiconductor FET
  • binary data is written into the ferroelectric memory by using a gate electrode connected to the word line of the selected memory cell, a source This is done by applying a voltage pulse between the source electrodes connected to the line. However, at that time, a voltage is also applied to the non-access target memory cell connected to the word line and the source line of the selected memory cell, so that erroneous data writing occurs.
  • a selection switch element made of, for example, a MISFET (Metal-Insulator-Semiconductor FET) is inserted between the word line and the gate electrode and / or between the source line and the source electrode to prevent erroneous writing. ing. With such a configuration, random access to each memory cell becomes possible (see, for example, Patent Document 1).
  • MISFET Metal-Insulator-Semiconductor FET
  • the MISFETs that are the selection switch elements are arranged in a plane on the MFSFET that is the memory element, at least a region that electrically isolates the gate electrodes of these FETs is required, which increases the cell size. There is a problem.
  • the semiconductor memory cell of this new structure is composed of a ferroelectric film that forms the gate insulating film of the MFSFET that is a memory element, and a paraelectric film that forms the gate insulating film of the MISFET that is a selective switching element.
  • the semiconductor film is used as a common channel layer for the MFSFET and the MISFET.
  • a first gate electrode of an MFSFET is usually formed on a substrate, and then a ferroelectric film and a semiconductor film are stacked on the substrate. It is manufactured by forming a paraelectric film after forming the drain electrode.
  • CMOS Complementary Metal Oxide Semiconductor
  • the present invention has been made in view of such problems, and its main object is to provide a semiconductor memory cell having excellent switching characteristics and a small cell size.
  • the present invention provides a ferroelectric film that forms a gate insulating film of a MFSFET that is a memory element, and a paraelectric film that forms a gate insulating film of a MISFET that is a selective switching element.
  • a semiconductor memory cell which is stacked via a semiconductor film and the semiconductor film is a common channel layer for MFSFET and MISFET, a configuration using an amorphous semiconductor film as the semiconductor film is employed.
  • a semiconductor memory cell includes a memory element including a first field effect transistor in which a gate insulating film is formed of a ferroelectric film, and a second element in which the gate insulating film is formed of a paraelectric film.
  • the ferroelectric film and the paraelectric film are stacked via an amorphous semiconductor film, and the first field effect transistor of the first field effect transistor is provided on the ferroelectric film side.
  • the second gate electrode of the second field effect transistor is formed on the paraelectric film side, and the amorphous semiconductor film is formed of the first field effect transistor and the second field effect transistor.
  • the amorphous semiconductor film is preferably made of a metal oxide.
  • the ferroelectric film and the paraelectric film constituting the gate insulating film of the semiconductor memory cell are made of a metal oxide
  • the dielectric film and the amorphous semiconductor film constituting the channel layer are made of the same oxide. Due to the bonding, a reaction layer is hardly formed at the interface. Therefore, a good interface can be obtained, and a semiconductor memory element (first field effect transistor) and a selective switching element (second field effect transistor) having excellent switching characteristics can be obtained.
  • the amorphous semiconductor film is preferably made of a metal oxide containing at least one of indium (In), gallium (Ga), and zinc (Zn). Accordingly, a channel structure with high mobility can be obtained even though the semiconductor film is amorphous. As a result, the on-resistance of the semiconductor memory element and the selective switching element is increased, so that the difference in output voltage during data reading is increased, and the S / N ratio can be improved.
  • the amorphous semiconductor film is preferably made of an In—Ga—Zn—O-based metal oxide. Thereby, the mobility equivalent to that of the polycrystalline ZnO film can be obtained.
  • the amorphous semiconductor film preferably has a carrier concentration of 10 18 atoms / cm 3 or less.
  • a method for manufacturing a semiconductor memory cell the step (a) of forming a first gate electrode on a substrate, and forming a ferroelectric film on the substrate so as to cover the first gate electrode.
  • a step (e) of forming a paraelectric film on the amorphous semiconductor film so as to cover the electrode, and a step (f) of forming a second gate electrode on the paraelectric film are included.
  • the semiconductor memory cell having a small cell size can be easily manufactured.
  • the method further includes a step of smoothing the surface of the ferroelectric film after the step (b) and before the step (c).
  • an amorphous semiconductor film is used as a semiconductor film constituting a common channel layer of a semiconductor memory element (MFSFET) and a selective switching element (MISFET), thereby providing a semiconductor memory cell having excellent switching characteristics and a small cell size. Can be realized.
  • MFSFET semiconductor memory element
  • MISFET selective switching element
  • FIGS. 1A and 1B are diagrams showing a configuration of a semiconductor memory cell disclosed in Patent Document 2.
  • FIG. 1A is a cross-sectional view thereof
  • FIG. 1B is an equivalent circuit diagram thereof.
  • 2A to 2D are cross-sectional views showing a procedure for manufacturing an MFSFET in a semiconductor memory cell.
  • FIG. 3 is a graph showing drain current-gate electrode characteristics of the MFSFET in the semiconductor memory cell.
  • 4A to 4C are cross-sectional views showing a procedure for manufacturing a MISFET in a semiconductor memory cell.
  • FIG. 5 is a graph showing the drain current-gate electrode characteristics of the MISFET in the semiconductor memory cell.
  • FIG. 1A is a cross-sectional view thereof
  • FIG. 1B is an equivalent circuit diagram thereof.
  • 2A to 2D are cross-sectional views showing a procedure for manufacturing an MFSFET in a semiconductor memory cell.
  • FIG. 3 is a graph showing drain current-gate electrode characteristics of the MFSFET in
  • FIG. 6 is a cross-sectional view of the semiconductor memory cell showing the measurement site of the surface roughness of the ZnO film.
  • FIGS. 7A to 7D are AFM images showing the measurement results of the surface roughness of the ZnO film.
  • FIGS. 8A and 8B are diffraction images showing the results of measuring the crystallinity of the PZT film and the ZnO film by EBSD.
  • 9A is a schematic diagram of ZnO crystal
  • FIG. 9B is a cross-sectional view of a semiconductor memory cell
  • FIG. 9C is an enlarged cross-sectional view of a region where a MISFET is formed.
  • FIG. 10A is a cross-sectional view showing a configuration of a semiconductor memory cell in one embodiment of the present invention, and FIG.
  • FIGS. 11A to 11D are cross-sectional views showing a manufacturing process of a semiconductor memory cell in one embodiment of the present invention.
  • 12 (a) to 12 (c) are cross-sectional views illustrating manufacturing steps of a semiconductor memory cell according to an embodiment of the present invention.
  • FIGS. 13A to 13D are AFM images showing the measurement results of the surface roughness of the IGZO film in one embodiment of the present invention.
  • FIGS. 14A and 14B are diffraction images showing the results of measuring the crystallinity of the PZT film and the IGZO film in one embodiment of the present invention by EBSD.
  • FIG. 15 is a graph showing drain current-gate electrode characteristics of a MISFET according to an embodiment of the present invention.
  • FIG. 16A is a cross-sectional view showing a configuration of a semiconductor memory cell according to another embodiment of the present invention, and FIG. 16B is an equivalent circuit diagram thereof.
  • FIG. 17A is a cross-sectional view showing a configuration of a semiconductor memory cell according to another embodiment of the present invention, and FIG. 17B is an equivalent circuit diagram thereof.
  • FIG. 18 is a table explaining the operation of the semiconductor memory cell in the present embodiment.
  • 19A and 19B are cross-sectional views illustrating the operation of the semiconductor memory cell in the present embodiment.
  • FIG. 20 is a circuit diagram showing a configuration in which semiconductor memory cells in this embodiment are arranged in an array.
  • FIG. 1A and 1B are diagrams showing a configuration of a semiconductor memory cell 120 disclosed in Patent Document 2 by the applicant of the present application.
  • FIG. 1A is a cross-sectional view thereof, and
  • FIG. 1B is an equivalent circuit diagram thereof. is there.
  • a ferroelectric film 104 and a paraelectric film 109 are stacked on a substrate 101 with a semiconductor film 105 interposed therebetween.
  • the MFSFET gate electrode 103 is formed, and the MISFET gate electrode 110 is formed on the paraelectric film 109 side.
  • the semiconductor film 105 forms a channel layer common to the MFSFET and the MISFET, and the source electrode 106, the drain electrode 108, and the intermediate electrode 107 common to the MFSFET and the MISFET are formed on the semiconductor film 105. Yes.
  • the semiconductor memory cell 120 has a structure in which a bottom gate type MFSFET (memory element) and a top gate type MISFET (selective switching element) are stacked as shown in FIG. Specifically, as shown in FIG. 1B, the MFSFET 121 and the MISFET 122 are connected in series.
  • MFSFET memory element
  • MISFET selective switching element
  • Data is written to the memory element by applying a predetermined voltage to the gate electrode 110 of the MISFET 122 to turn on the selective switching element and applying a predetermined voltage between the gate electrode 103 and the drain electrode 108 of the MFSFET 121.
  • a predetermined voltage to the gate electrode 110 of the MISFET 122 to turn on the selective switching element and applying a predetermined voltage between the gate electrode 103 and the drain electrode 108 of the MFSFET 121.
  • a predetermined voltage is applied to the gate electrode 110 of the MISFET 122 to turn on the selective switching element, and a predetermined voltage is applied between the source electrode 106 and the drain electrode 108.
  • the detection is performed by detecting the current flowing through the channel layer (semiconductor film 105) in accordance with the polarization state of the ferroelectric film 104.
  • the inventors of the present application fabricated a semiconductor memory cell having the above configuration on a silicon substrate, and evaluated the characteristics of the MFSFET 121 and the MISFET 122.
  • an MFSFET was fabricated on a silicon substrate by the procedure shown in FIGS. 2 (a) to (d).
  • a gate insulating film made of a titanium / lead zirconate (Pb (Zr, Ti) O 3 , hereinafter referred to as PZT) film.
  • PZT titanium / lead zirconate
  • 104 was deposited.
  • the PZT film 104 at a position overlapping the gate electrode 103 in a plane was unidirectionally oriented in the (111) direction, but the surface roughness (RMS) was as large as about 10 nm. Therefore, the surface of the PZT film 104 was smoothed by chemical mechanical polishing, and the surface roughness (RMS) was set to about 0.6 nm at the atomic layer level.
  • a semiconductor film 105 made of a ZnO film having a thickness of 30 nm was deposited on the PZT film 104.
  • the ZnO film 105 at a position overlapping the gate electrode 103 in a plane was unidirectionally oriented in the (0001) direction.
  • a source electrode 106, an intermediate electrode 107, and a drain electrode 108 made of a laminated film of platinum and titanium were formed on the ZnO film 105 by a lift-off method, and an MFSFET was manufactured.
  • the voltage of the gate electrode 103 was changed from ⁇ 10 V to +10 V with the source electrode 106 grounded and a voltage of 0.1 V applied to the intermediate electrode (corresponding to the drain electrode) 107.
  • the drain current was measured by sweeping.
  • FIG. 3 is a graph showing the drain current-gate electrode characteristics.
  • the drain current draws a hysteresis loop in a counterclockwise direction with respect to the gate voltage, and is greatly modulated according to the reversal of the spontaneous polarization of the ferroelectric.
  • the on / off ratio of the channel when the gate electrode 103 was 0 V was 5 digits or more. This is a characteristic that can clearly distinguish the polarization state written in the ferroelectric gate insulating film, and it was confirmed that the MFSFET formed on the silicon substrate has sufficient characteristics as a memory element.
  • the MFSFET 121 was fabricated, and then the MISFET 122 was fabricated by the procedure shown in FIGS. 4 (a) to (c).
  • a gate insulating film (paraelectric film) 109 made of a silicon nitride film (SiNx) was formed on the semiconductor film 105.
  • a gate electrode 110 made of a laminated film of gold and titanium was formed on the SiNx film 109 by a lift-off method.
  • the electrodes 111a to 111c that are in contact with the source electrode 106, the intermediate electrode 107, and the drain electrode 108 were formed to manufacture a MISFET.
  • the voltage of the gate electrode 103 was changed from ⁇ 10 V to +10 V with the intermediate electrode (corresponding to the source electrode) 107 grounded and a voltage of 0.1 V applied to the drain electrode 108.
  • the drain current was measured by sweeping.
  • FIG. 5 is a graph showing the drain current-gate electrode characteristics.
  • the drain current was only modulated by about two digits with respect to the gate voltage, and the threshold value was also shifted to the negative bias side.
  • the gate insulating film 109 is a paraelectric, the drain current shows a hysteresis history. That is, it was found that the manufactured MISFET had insufficient characteristics as a selective switching element.
  • the present inventors have further studied why the switching characteristics of the manufactured MISFET are not excellent, and as a result, have obtained the following knowledge.
  • FIG. 6 is a diagram showing the measurement site of the surface roughness.
  • the surface roughness of the ZnO film 105 at the interface X with the film 105 and at the interface Y between the ZnO film 105 and the SiNx film 109 was measured using an AFM (Atomic Force Microscope).
  • FIG. 7 is an AFM image showing the result.
  • the surface roughness (RMS) of the regions A and B was as small as 0.6 nm (FIGS. 7C and 7D).
  • the surface roughness (RMS) is 1.8 nm (see FIG. 7A) in the region A, and the surface roughness (RMS) is 1.3 nm in the region B (FIG. 7B). It was great.
  • the reason why the surface roughness is small at the interface X is that the surface of the PZT film 104 is polished.
  • the surface roughness at the interface Y is large because the ZnO film 105 formed on the polycrystalline PZT film 104 grows in polycrystal and the surface roughness due to the crystal grains is generated. This is presumably one of the reasons why the switching characteristics of the MISFET were not excellent.
  • FIG. 8A and 8B are diffraction images showing the results, FIG. 8A is a diffraction image in the region A and the region B of the PZT film 104, and FIG. 8B is a ZnO film. It is the diffraction image in 105 area
  • FIG. 8A is a diffraction image in the region A and the region B of the PZT film 104
  • FIG. 8B is a ZnO film. It is the diffraction image in 105 area
  • the PZT film 104 was unidirectionally oriented in the (111) direction
  • the ZnO film 105 was unidirectionally oriented in the (0001) direction
  • the crystal grain size was 150 nm to 250 nm.
  • the region B a diffraction image was not obtained, and the PZT film 104 and the ZnO film 105 were amorphous or microcrystalline. This is because the crystallinity of platinum constituting the gate electrode 103 of the MFSFET is good, and the PZT film 104 and the ZnO film 105 deposited thereon are crystallized. This is probably because the amorphous SiO 2 film 102 was difficult to crystallize.
  • the ZnO film 105 is insufficiently crystallized, oxygen vacancies are easily formed, and the carrier concentration becomes high.
  • the carrier concentration is high, the carrier cannot be freely modulated, so it is presumed that the switching characteristics are not excellent in the region B where the MISFET is formed.
  • FIG. 9A is a schematic diagram of ZnO crystal
  • FIG. 9B is a cross-sectional view of a semiconductor memory cell
  • FIG. 9C is an enlarged cross-sectional view of a region where a MISFET is formed.
  • ZnO has a spontaneous polarization Ps with a size of 5.5 ⁇ C / cm 2 in the [0001] direction, and therefore, on the surface of the ZnO film 105, 3 ⁇ 10 13 / cm 2 carriers are stored. Therefore, as shown in FIG. 9C, since the spontaneous polarization of the ZnO film 105 formed with the (0001) orientation on the PZT film 104 faces the SiNx film 109 side, no voltage is applied to the gate electrode 110. Even in this state, it is considered that electrons are stored at the interface between the ZnO film 105 and the SiNx film 109. This is presumed to be the reason why the threshold value of the MISFET has shifted to the negative bias side.
  • the present inventors have made the semiconductor film 105 constituting the channel an amorphous semiconductor material that has few irregularities and hardly generates residual carriers even when crystallinity is poor. As a result, it has been found that the factors that deteriorate the switching characteristics of the MISFET can be eliminated, and the present invention has been conceived.
  • FIG. 10A is a cross-sectional view schematically showing the configuration of the semiconductor memory cell 20 in one embodiment of the present invention
  • FIG. 10B is an equivalent circuit diagram thereof.
  • the semiconductor memory cell 20 includes a memory element composed of a first field effect transistor (MFSFET) 21 having a gate insulating film made of a ferroelectric film 4, and a gate. And a selective switching element including a second field effect transistor (MISFET) 22 having an insulating film made of a paraelectric film 9.
  • the ferroelectric film 4 and the paraelectric film 9 are laminated via the amorphous semiconductor film 5, and the first gate electrode 3 of the MFSFET 21 is formed on the ferroelectric film 4 side.
  • the second gate electrode 10 of the MISFET 22 is formed.
  • the amorphous semiconductor film 5 constitutes a common channel layer of the MFSFET 21 and the MISFET 22.
  • a source electrode 6 and a drain electrode 8 common to the MFSFET 21 and the MISFET 22 are formed on the main surface of the amorphous semiconductor film 5.
  • the semiconductor memory cell 20 in the present embodiment has a structure in which a bottom gate type MFSFET (memory element) 21 and a top gate type MISFET (selective switching element) 22 are stacked.
  • the MFSFET 21 and the MISFET 22 are connected in series.
  • the data is written into the memory element 21 by applying a predetermined voltage to the gate electrode 10 of the MISFET 22 to turn on the selective switching element 22, and then a predetermined voltage between the gate electrode 3 and the drain electrode 8 of the MFSFET 21.
  • a voltage By applying a voltage, an electric field is generated in the ferroelectric film 4, thereby changing the polarization state of the ferroelectric film 4.
  • a predetermined voltage is applied to the gate electrode 10 of the MISFET 22 to turn on the selective switching element, and a predetermined voltage is applied between the source electrode 6 and the drain electrode 8.
  • the detection is performed by detecting the current flowing through the channel layer (semiconductor film 5) in accordance with the polarization state of the ferroelectric film 4.
  • a silicon oxide film (SiO 2 ) 2 is formed on a silicon substrate 1
  • a first gate electrode 3 made of a laminated film of platinum and strontium ruthenate (SRO) is formed.
  • a gate insulating film made of a titanium / lead zirconate (Pb (Zr, Ti) O 3 , hereinafter referred to as PZT) film on the SiO 2 film 2. 4 is deposited. At this time, the PZT film 4 at a location overlapping the first gate electrode 3 in a plane is unidirectionally oriented in the (111) direction.
  • an amorphous semiconductor film 5 made of an InGaZnO (IGZO) film having a thickness of 20 nm is formed on the PZT film 4 as shown in FIG. accumulate.
  • IGZO InGaZnO
  • the source electrode 6, the intermediate electrode 7 and the drain electrode 8 made of a laminated film of platinum and titanium are formed on the IGZO film 5 by the lift-off method to form the MFSFET 21. To do.
  • a second gate insulating film (paraelectric film) 9 made of a silicon nitride film (SiNx) is formed on the IGZO film 5.
  • a gate electrode 110 made of a laminated film of gold and titanium is formed on the SiNx film 9 by a lift-off method.
  • electrodes 11a to 11c that are in contact with the source electrode 6, the intermediate electrode 7, and the drain electrode 8 are formed, and the MISFET 22 is formed.
  • the semiconductor memory cell 20 having a structure in which the MFSFET (memory element) 21 and the MISFET (selective switching element) 22 are stacked is completed.
  • FIG. 13 is an AFM image showing the result of measuring the surface roughness of the IGZO film 5 constituting the channel.
  • the surface roughness is a region A that overlaps the first gate electrode 3 of the MFSFET 21 in a plane and a region B that overlaps the second gate electrode 10 of the MISFET 22 in a plane.
  • the surface of the ZnO film 105 at the interface X between the PZT film 4 and the IGZO film 5 and the interface Y between the IGZO film 5 and the SiNx film 9 was measured.
  • the surface roughness (RMS) in the regions A and B is about 0.6 to 0.7 nm, which is the surface roughness in the regions A and B at the interface X. (RMS) was approximately the same as 0.6 nm. This is presumably because the IGZO film 5 is amorphous and thus the surface roughness due to the crystal grains did not occur.
  • FIG. 14A and 14B are diffraction images showing the results of measuring the crystallinity of the PZT film 4 and the IGZO film 5 by electron beam backscatter diffraction (EBSD).
  • FIG. 14A is a diffraction image in the region A and the region B of the PZT film 4
  • FIG. 14B is a diffraction image in the region A and the region B of the IGZO film 5.
  • the PZT film 4 was crystallized in the region A and not crystallized in the region B.
  • the IGZO film 5 was not crystallized because no diffraction image was obtained in both the region A and the region B. That is, the IGZO film 5 was in a uniform amorphous state regardless of the crystallinity of the underlying PZT film 4.
  • the semiconductor film 5 constituting the channel amorphous, 1) the surface roughness of the semiconductor film 5 is reduced, and 2) the semiconductor film 5 does not depend on the crystallinity of the underlying ferroelectric film 4. It is considered that the amorphous state is uniform with few residual carriers, and 3) the spontaneous polarization of the semiconductor film 5 becomes zero.
  • the material of the amorphous semiconductor film 5 is not particularly limited, but a material made of a metal oxide is preferably used.
  • the ferroelectric film 4 and the paraelectric film 9 constituting the gate insulating film of the semiconductor memory cell are made of metal oxide, the dielectric film and the amorphous semiconductor film 5 constituting the channel layer are made of the same oxide. Due to the bonding, a reaction layer is hardly formed at the interface. Therefore, a good interface can be obtained, and MFSFET and MISFET having excellent switching characteristics can be obtained.
  • the IGZO film was used as the amorphous semiconductor film 5, it is not restricted to this,
  • the material which consists of a metal oxide containing at least 1 sort (s) of indium (In), gallium (Ga), and zinc (Zn) May be used.
  • the semiconductor film 5 made of these materials is amorphous, it has high mobility (typically 15 to 20 cm 2 / V ⁇ s), so that the on-resistance of the semiconductor memory element and the selective switching element is reduced. Can be bigger. Thereby, the difference in the output voltage at the time of data reading becomes large, and the S / N ratio can be improved.
  • the amorphous semiconductor film 5 preferably has a carrier concentration of 10 18 atoms / cm 3 or less.
  • the off-state current of the semiconductor memory element and the selective switching element can be reduced. Therefore, the difference in output voltage at the time of data reading becomes large, and the S / N ratio can be improved.
  • the amorphous semiconductor film 5 can be formed by a method such as a PLD (Pulse Laser Deposition) method, a MOCVD (Metal Organic Chemical Vapor Deposition) method, a sputtering method, a vacuum deposition method, or the like.
  • a PLD Pulse Laser Deposition
  • MOCVD Metal Organic Chemical Vapor Deposition
  • sputtering method a vacuum deposition method, or the like.
  • the ferroelectric film 4 is a PZT film, but is not limited to this.
  • lanthanum (La), niobium (Nb), vanadium (V), tungsten (W), praseodymium ( PZT films to which elements such as Pr) and samarium (Sm) are added may be used.
  • PZT films to which elements such as Pr) and samarium (Sm) are added may be used.
  • the crystallization temperature is lowered, so that formation at a low temperature is possible, and the effect of reducing repeated polarization reversal fatigue is also obtained.
  • bismuth titanate (Bi 4 Ti 3 O 12 ), bismuth lanthanum titanate (Bi 3.25 La 0.75 Ti 3 O 12 ), strontium bismastantalate (Sr (Bi, Ta) 2 O 9 ), bismuth ferrite ( BiFeO 3 ), yttrium manganite (YMnO 3 ) or the like may be used.
  • the ferroelectric film 4 is preferably formed as a polycrystalline film. This is because it is not easy to epitaxially grow a ferroelectric film on a silicon substrate on which a CMOS circuit necessary for a memory chip driver or the like is formed. Therefore, an element integrated with a drive circuit by using a polycrystalline ferroelectric film It is because it can obtain. For example, there is a configuration in which polycrystalline platinum is used as the first gate electrode and polycrystalline PZT is used as the ferroelectric film via an interlayer insulating film between the CMOS circuit and the memory element.
  • the semiconductor memory cell 20 is not limited to the structure shown in FIG.
  • the intermediate electrode 7 may be omitted.
  • the first gate electrode 3 and the second gate electrode 10 have a region partially overlapping in plan view.
  • the first gate electrode 3 and the second gate electrode 10 may be arranged to face each other.
  • the MFSFET 21 and the MISFET 21 are configured to be connected in parallel, and an operation as a NAND type memory becomes possible.
  • FIGS. 18 and 19A and 19B Next, the operation of the semiconductor memory cell will be described with reference to FIGS. 18 and 19A and 19B.
  • a semiconductor memory cell having the structure shown in FIGS. 16A and 16B will be described as an example.
  • the first gate electrode 3, the second gate electrode 10, and the source electrode 6 are grounded.
  • the MISFET 22 is in an OFF state, and even if an arbitrary voltage is applied to the drain electrode 8, no erroneous writing occurs in the MFSFET 21.
  • a positive voltage for example, 12 V
  • a voltage is applied to the drain electrode 8 and the first gate electrode 3, and the channel layer 5
  • a write voltage is applied between the first gate electrodes 3.
  • the drain electrode 8 is grounded and a positive voltage (for example, 10 V) is applied to the first gate electrode 3.
  • the first gate electrode 3 is grounded and a positive voltage (for example, 10 V) is applied to the drain electrode 8.
  • the polarization of the gate insulating film 4 of the MFSFET is directed upward (channel layer 5 direction) and data “0” is written as shown in FIG. 19B.
  • the polarization of the gate insulating film 4 is directed downward (in the direction of the first gate electrode 3) as shown in FIG.
  • the first gate electrode 3 is grounded, a positive voltage (for example, 12V) is applied to the second gate electrode 10 to turn on the MISFET 22, and a voltage (between the drain electrode 8 and the source electrode 6 (for example, if 1V) is applied and the flowing drain current is large, “1” can be read and “0” can be read if small.
  • a positive voltage for example, 12V
  • 12V positive voltage
  • a voltage between the drain electrode 8 and the source electrode 6
  • FIG. 20 is a circuit diagram showing a configuration in which the semiconductor memory cells 20 are arranged in an array.
  • FIG. 20 shows an example in which the semiconductor memory cells 20 are arranged in 4 rows ⁇ 4 columns.
  • the first gate electrode of the MFSFET semiconductor memory element
  • the second gate electrode of the MISFET selective switching element
  • the drain electrode is connected to the line WL2
  • the drain electrode is connected to the bit line ML on the column decoder 31 side
  • the source electrode is connected to the source line (not shown).
  • the MFSFETs are alternately inverted in the column direction so that the semiconductor memory elements adjacent in the vertical direction share the source electrode and the drain electrode. Thereby, the cell occupation area can be reduced.
  • MFSFET and MISFET in this embodiment are transparent with respect to visible light, a memory function and a switching function can be added with respect to the use as which transparency is requested
  • the present invention is useful for an ultra-high integrated memory switching element using a ferroelectric.

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Abstract

　ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備え、強誘電体膜４と常誘電体膜９とはアモルファス半導体膜５を介して積層されており、強誘電体膜４側に、ＭＦＳＦＥＴ２１の第１のゲート電極３が形成され、常誘電体膜９側に、ＭＩＳＦＥＴの第２のゲート電極１０が形成されている。アモルファス半導体膜５は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の共通のチャネル層を構成しており、アモルファス半導体膜５の主面上に、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。

Description

半導体メモリセルおよびその製造方法
　本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなる半導体記メモリセルに関する。
　強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
　キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、データの０、１状態を区別する。データを読み出す際に、記憶されていたデータを破壊してしまうため、データの再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
　一方、ＦＥＴ型の強誘電体メモリ（ＭＦＳＦＥＴ：Metal-Ferroelectric-Semiconductor FET）は、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することによりデータを読み出すため、非破壊でのデータの読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。そのため、キャパシタ型に比べて飛躍的に微細化することが可能である。
　ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）からなる選択スイッチ素子を挿入することによって、誤書き込みの防止を図っている。このような構成にすれば、各メモリセルへのランダムアクセスが可能になる（例えば、特許文献１を参照）。
　しかしながら、メモリ素子であるＭＦＳＦＥＴに、選択スイッチ素子であるＭＩＳＦＥＴを平面的に並べて配置すると、少なくとも、これらＦＥＴのゲート電極を電気的に分離する領域が必要となるため、セルサイズが大きくなってしまうという問題がある。
　このような問題に対して、本願出願人は、セルサイズの小さい新構造の半導体メモリセルを提案している（特許文献２）。この新構造の半導体メモリセルは、メモリ素子であるＭＦＳＦＥＴのゲート絶縁膜を構成する強誘電体膜と、選択スイッチング素子であるＭＩＳＦＥＴのゲート絶縁膜を構成する常誘電体膜とを、半導体膜を介して積層し、当該半導体膜を、ＭＦＳＦＥＴ及びＭＩＳＦＥＴの共通のチャネル層とする構成を採用している。このような構成により、メモリ素子をなすＭＦＳＦＥＴの第１のゲート電極と、選択スイッチング素子をなすＭＩＳＦＥＴの第２のゲート電極とを、平面的に近接して配置できるため、セルサイズを小さくすることができる。理想的にはセルサイズを６Ｆ２（Ｆは最小加工寸法）まで小さくすることが可能である。
特開平５－２０５４８７号公報 特開２００８－２６３０１９号公報
　特許文献２に開示した半導体メモリセルは、通常、基板上にＭＦＳＦＥＴの第１のゲート電極を形成した後、基板上に強誘電体膜及び半導体膜を積層し、さらに、半導体膜上にソース・ドレイン電極を形成した後、常誘電体膜を形成することによって製造される。
　ところで、メモリセルを駆動するための周辺回路（デコーダやカラムアンプ等）との接続を考慮すると、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを容易に作りこめるシリコン基板上に、これらのメモリセルを形成することが望ましい。また、シリコン基板を用いることができれば、コスト削減にも繋がる。
　しかしながら、シリコン基板（またはシリコン基板上に形成されたシリコン酸化膜）上に、半導体メモリセルの構成要素である強誘電体膜や半導体膜といった酸化物薄膜を結晶性良く堆積することは容易でない。そのため、スイッチング特性の良いＦＥＴ素子が容易に得られないという課題がある。
　本発明は、かかる課題に鑑みなされたもので、その主な目的は、スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
　上記の課題を解決するために、本発明は、メモリ素子であるＭＦＳＦＥＴのゲート絶縁膜を構成する強誘電体膜と、選択スイッチング素子であるＭＩＳＦＥＴのゲート絶縁膜を構成する常誘電体膜とを、半導体膜を介して積層し、当該半導体膜を、ＭＦＳＦＥＴ及びＭＩＳＦＥＴの共通のチャネル層とした半導体メモリセルおいて、半導体膜にアモルファス半導体膜を用いた構成を採用する。
　本発明の一側面における半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とを備え、強誘電体膜と常誘電体膜とはアモルファス半導体膜を介して積層されており、強誘電体膜側に、第１の電界効果トランジスタの第１のゲート電極が形成され、常誘電体膜側に、第２の電界効果トランジスタの第２のゲート電極が形成されており、アモルファス半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネル層を構成しており、アモルファス半導体膜の主面上に、第１の電界効果トランジスタ及び第２の電界効果トランジスタに共通のソース電極及びドレイン電極が形成されている。
　このような構成により、アモルファス半導体膜の表面が平坦になるため、スイッチング特性の優れた選択スイッチング素子（第２の電界効果トランジスタ）を得ることができる。加えて、半導体膜が自発分極を有する材料からなる場合でも、半導体膜が結晶化していないため、自発分極をゼロにすることができる。そのため、チャネル層を構成するアモルファス半導体膜の界面にキャリアが自然に発生することはなく、しきい値電圧の変動のない選択スイッチング素子を得ることができる。
　本発明の他の側面において、上記アモルファス半導体膜は、金属酸化物からなることが好ましい。これにより、半導体メモリセルのゲート絶縁膜を構成する強誘電体膜及び常誘電体膜が金属酸化物からなる場合、これら誘電体膜とチャネル層を構成するアモルファス半導体膜とは同じ酸化物同士で接合されるため、界面に反応層が形成されにくい。そのため、良好な界面が得られ、スイッチング特性の優れた半導体メモリ素子（第１の電界効果トランジスタ）及び選択スイッチング素子（第２の電界効果トランジスタ）を得ることができる。
　本発明の他の側面において、上記アモルファス半導体膜は、インジウム(Ｉｎ)、ガリウム(Ｇａ)、亜鉛(Ｚｎ)の少なくとも１種を含む金属酸化物からなることが好ましい。これにより、半導体膜がアモルファスであるにも拘わらず、移動度の高いチャネル構造を得ることができる。その結果、半導体メモリ素子及び選択スイッチング素子のオン抵抗が大きくなるため、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。ここで、アモルファス半導体膜は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなることが好ましい。これにより、多結晶のＺｎＯ膜と同等レベルの移動度を得ることができる。
　本発明の他の側面において、上記アモルファス半導体膜は、キャリア濃度が１０１８個／ｃｍ３以下であることが好ましい。これにより、半導体メモリ素子及び選択スイッチング素子のオフ電流を小さくすることができる。そのため、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
　本発明の一側面における半導体メモリセルの製造方法は、基板上に第１のゲート電極を形成する工程（ａ）と、第１のゲート電極を覆うように、基板上に強誘電体膜を形成する工程（ｂ）と、強誘電体膜上に、アモルファス半導体膜を形成する工程（ｃ）と、アモルファス半導体膜上に、ソース電極及びドレイン電極を形成する工程（ｄ）と、ソース電極及びドレイン電極を覆うように、アモルファス半導体膜上に常誘電体膜を形成する工程（ｅ）と、常誘電体膜上に、第２のゲート電極を形成する工程（ｆ）とを含む。
　このような方法により、セルサイズの小さな上記半導体メモリセルを容易に製造することができる。
　本発明の他の側面において、上記工程（ｂ）の後、工程（ｃ）の前に、強誘電体膜の表面を平滑化処理する工程をさらに含む。このような方法により、強誘電体膜が表面起伏の大きな膜（例えば多結晶膜）として形成された場合でも、アモルファス酸化物半導体膜との界面を急峻にできる。急峻な界面においては伝導電子の散乱が抑制されるので、半導体メモリ素子（第１の電界効果トランジスタ）のオン電流を大きくすることができ、これにより、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
　本発明によれば、半導体メモリ素子（ＭＦＳＦＥＴ）及び選択スイッチング素子（ＭＩＳＦＥＴ）の共通のチャネル層を構成する半導体膜にアモルファス半導体膜を用いることによって、スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを実現することができる。
図１（ａ）、（ｂ）は、特許文献２に開示された半導体メモリセルの構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。 図２（ａ）～（ｄ）は、半導体メモリセルにおけるＭＦＳＦＥＴの作製手順を示した断面図である。 図３は、半導体メモリセルにおけるＭＦＳＦＥＴのドレイン電流－ゲート電極特性を示したグラフである。 図４（ａ）～（ｃ）は、半導体メモリセルにおけるＭＩＳＦＥＴの作製手順を示した断面図である。 図５は、半導体メモリセルにおけるＭＩＳＦＥＴのドレイン電流－ゲート電極特性を示したグラフである。 図６は、ＺｎＯ膜の表面粗さの測定部位を示した半導体メモリセルの断面図である。 図７（ａ）～（ｄ）は、ＺｎＯ膜の表面粗さの測定結果を示したＡＦＭ像である。 図８（ａ）及び（ｂ）は、ＰＺＴ膜及びＺｎＯ膜の結晶性をＥＢＳＤで測定した結果を示した回折像である。 図９（ａ）はＺｎＯの結晶模式図、図９（ｂ）は半導体メモリセルの断面図、図９（ｃ）はＭＩＳＦＥＴが形成された領域の拡大断面図である。 図１０（ａ）は本発明の一実施形態における半導体メモリセルの構成を示した断面図、図１０（ｂ）はその等価回路図である。 図１１（ａ）～（ｄ）は、本発明の一実施形態における半導体メモリセルの製造工程を示した断面図である。 図１２（ａ）～（ｃ）は、本発明の一実施形態における半導体メモリセルの製造工程を示した断面図である。 図１３（ａ）～（ｄ）は、本発明の一実施形態におけるＩＧＺＯ膜の表面粗さの測定結果を示したＡＦＭ像である。 図１４（ａ）及び（ｂ）は、本発明の一実施形態におけるＰＺＴ膜及びＩＧＺＯ膜の結晶性をＥＢＳＤで測定した結果を示した回折像である。 図１５は、本発明の一実施形態におけるＭＩＳＦＥＴのドレイン電流－ゲート電極特性を示したグラフである。 図１６（ａ）は本発明の他の実施形態における半導体メモリセルの構成を示した断面図、図１６（ｂ）はその等価回路図である。 図１７（ａ）は本発明の他の実施形態における半導体メモリセルの構成を示した断面図、図１７（ｂ）はその等価回路図である。 図１８は、本実施形態における半導体メモリセルの動作を説明した表である。 図１９（ａ）及び（ｂ）は、本実施形態における半導体メモリセルの動作を説明した断面図である。 図２０は、本実施形態における半導体メモリセルをアレイ状に配置した構成を示した回路図である。
　本発明における実施形態を説明する前に、本発明を想到するに至った経緯を説明する。
　図１（ａ）、（ｂ）は、本願出願人が特許文献２に開示した半導体メモリセル１２０の構成を示した図で、（ａ）はその断面図、（ｂ）はその等価回路図である。
　図１（ａ）に示すように、基板１０１上に、強誘電体膜１０４と常誘電体膜１０９とが、半導体膜１０５を介して積層されて形成されており、強誘電体膜１０４側には、ＭＦＳＦＥＴのゲート電極１０３が形成され、常誘電体膜１０９側には、ＭＩＳＦＥＴのゲート電極１１０が形成されている。また、半導体膜１０５は、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のチャネル層を構成しており、半導体膜１０５上には、ＭＦＳＦＥＴ及びＭＩＳＦＥＴに共通のソース電極１０６、ドレイン電極１０８、及び中間電極１０７が形成されている。
　すなわち、半導体メモリセル１２０は、図１（ａ）に示すように、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）とが積層された構造をなし、等価回路的には、図１（ｂ）に示すように、ＭＦＳＦＥＴ１２１とＭＩＳＦＥＴ１２２とが直列接続された構成をなす。
　メモリ素子へのデータの書き込みは、ＭＩＳＦＥＴ１２２のゲート電極１１０に所定の電圧を印加して、選択スイッチング素子をオン状態にして、ＭＦＳＦＥＴ１２１のゲート電極１０３とドレイン電極１０８間に所定の電圧を印加することによって、強誘電体膜１０４に電界を発生させ、これにより、強誘電体膜１０４の分極状態を変化させることによって行われる。
　メモリ素子に書き込まれたデータの読み出しは、ＭＩＳＦＥＴ１２２のゲート電極１１０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極１０６とドレイン電極１０８間に所定の電圧を印加して、強誘電体膜１０４の分極状態に応じてチャネル層（半導体膜１０５）を流れる電流を検出することによって行われる。
　本願発明者等は、上記構成の半導体メモリセルをシリコン基板上に作製し、ＭＦＳＦＥＴ１２１及びＭＩＳＦＥＴ１２２の特性の評価を行った。
　まず、ＭＦＳＦＥＴ１２１の特性を評価するために、図２（ａ）～（ｄ）に示す手順で、シリコン基板上にＭＦＳＦＥＴを作製した。
　図２（ａ）に示すように、シリコン基板１０１上にシリコン酸化膜（ＳｉＯ２）１０２を形成した後、白金とルテニウム酸ストロンチウム（ＳＲＯ）の積層膜からなるゲート電極１０３を形成した。
　次に、図２（ｂ）に示すように、ＳｉＯ２膜１０２上に、チタン・ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴ）膜からなるゲート絶縁膜（強誘電体膜）１０４を堆積した。このとき、ゲート電極１０３と平面的に重なっている箇所のＰＺＴ膜１０４は（１１１）方向に単一配向していたが、表面粗さ（ＲＭＳ）は１０ｎｍ程度と大きかった。そこで、ＰＺＴ膜１０４の表面を化学機械研磨によって平滑化し、表面粗さ（ＲＭＳ）を原子層レベルの０．６ｎｍ程度にした。
　次に、図２（ｃ）に示すように、ＰＺＴ膜１０４上に、厚さ３０ｎｍのＺｎＯ膜からなる半導体膜１０５を堆積した。このとき、ゲート電極１０３と平面的に重なっている箇所のＺｎＯ膜１０５は（０００１）方向に単一配向していた。
　次に、ＺｎＯ膜１０５上に、白金とチタンの積層膜からなるソース電極１０６、中間電極１０７、及びドレイン電極１０８をリフトオフ法によって形成し、ＭＦＳＦＥＴを作製した。
　作製したＭＦＳＦＥＴの特性を評価するために、ソース電極１０６を接地し、中間電極（ドレイン電極に相当）１０７に０．１Ｖの電圧を印加した状態で、ゲート電極１０３の電圧を－１０Ｖから＋１０Ｖに掃引して、ドレイン電流を測定した。
　図３は、ドレイン電流－ゲート電極特性を示したグラフで、ドレイン電流は、ゲート電圧に対して半時計周りのヒステリシスループを描き、強誘電体の自発分極の反転に応じて大きく変調された。さらに、ゲート電極１０３が０Ｖのときのチャネルのオン・オフ比は５桁以上であった。これは、強誘電体のゲート絶縁膜に書き込まれた分極状態を明瞭に区別できる特性であり、シリコン基板上に形成したＭＦＳＦＥＴは、メモリ素子として十分な特性を有することを確認できた。
　次に、ＭＩＳＦＥＴ１２２の特性を評価するために、ＭＦＳＦＥＴ１２１を作製した後、さらに、図４（ａ）～（ｃ）に示す手順で、ＭＩＳＦＥＴ１２２を作製した。
　図４（ａ）に示すように、半導体膜１０５上に、シリコン窒化膜（ＳｉＮｘ）からなるゲート絶縁膜（常誘電体膜）１０９を形成した。その後、図４（ｂ）に示すように、ＳｉＮｘ膜１０９上に、金とチタンの積層膜からなるゲート電極１１０をリフトオフ法により形成した。さらに、図４（ｃ）に示すように、ソース電極１０６、中間電極１０７、ドレイン電極１０８とコンタクトする電極１１１ａ～１１１ｃを形成して、ＭＩＳＦＥＴを作製した。
　作製したＭＩＳＦＥＴの特性を評価するために、中間電極（ソース電極に相当）１０７を接地し、ドレイン電極１０８に０．１Ｖの電圧を印加した状態で、ゲート電極１０３の電圧を－１０Ｖから＋１０Ｖに掃引して、ドレイン電流を測定した。
　図５は、ドレイン電流－ゲート電極特性を示したグラフで、ドレイン電流は、ゲート電圧に対して２桁程度しか変調されず、しきい値も負バイアス側にシフトしていた。さらに、ゲート絶縁膜１０９が常誘電体にもかかわらず、ドレイン電流はヒステリシス履歴を示した。すなわち、作製したＭＩＳＦＥＴは、選択スイッチング素子として不十分な特性であることが判明した。
　本発明者等は、作製したＭＩＳＦＥＴのスイッチング特性が優れない理由をさらに検討した結果、次のような知見を得た。
　まず、チャネルを構成するＺｎＯ膜１０５の表面粗さを評価した。図６は、表面粗さの測定部位を示した図で、ＭＦＳＦＥＴのゲート電極１０３と平面的に重なる領域Ａ、及びＭＩＳＦＥＴのゲート電極１１０と平面的に重なる領域Ｂで、それぞれＰＺＴ膜１０４とＺｎＯ膜１０５との界面Ｘ、及びＺｎＯ膜１０５とＳｉＮｘ膜１０９との界面ＹにおけるＺｎＯ膜１０５の表面荒さをＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）を用いて測定した。
　図７は、その結果を示したＡＦＭ像で、界面Ｘにおいては、領域Ａ、Ｂとも表面粗さ（ＲＭＳ）は０．６ｎｍと小さかったのに対し（図７（ｃ）、（ｄ）を参照）、界面Ｙにおいては、領域Ａで表面粗さ（ＲＭＳ）が１．８ｎｍ（図７（ａ）を参照）、領域Ｂで表面粗さ（ＲＭＳ）が１．３ｎｍ（図７（ｂ）を参照）と大きかった。界面Ｘにおいて表面粗さが小さいのは、ＰＺＴ膜１０４の表面が研磨されているからである。一方、界面Ｙにおいて表面粗さが大きいのは、多結晶のＰＺＴ膜１０４上に形成されたＺｎＯ膜１０５が多結晶成長し、結晶粒に起因した表面粗さが生じたものと考えられ、これが、ＭＩＳＦＥＴのスイッチング特性が優れなかった理由の一つと推察される。
　次に、ＺｎＯ膜１０５の結晶性を、電子線後方散乱回折（ＥＢＳＤ）を用いて評価した。図８（ａ）、（ｂ）は、その結果を示した回折像で、図８（ａ）は、ＰＺＴ膜１０４の領域Ａ及び領域Ｂにける回折像、図８（ｂ）は、ＺｎＯ膜１０５の領域Ａ及び領域Ｂにおける回折像である。
　領域Ａでは、ＰＺＴ膜１０４は（１１１）方向に、ＺｎＯ膜１０５は（０００１）方向に単一配向し、結晶粒径は１５０ｎｍ～２５０ｎｍであった。一方、領域Ｂでは、回折像は得られず、ＰＺＴ膜１０４及びＺｎＯ膜１０５は、アモルファス若しくは微結晶であった。これは、ＭＦＳＦＥＴのゲート電極１０３を構成する白金の結晶性が良いため、その上に堆積されたＰＺＴ膜１０４やＺｎＯ膜１０５は結晶化したのに対し、ゲート電極１０３のない領域では、下地がアモルファスのＳｉＯ２膜１０２であるため、結晶化しにくかったためと考えられる。ＺｎＯ膜１０５は結晶化が不十分であると、酸素空孔が容易に形成されるため、キャリア濃度が高くなる。キャリア濃度が高い場合、キャリアを自由に変調できないため、ＭＩＳＦＥＴが形成されている領域Ｂではスイッチング特性が優れなかった理由の一つと推察される。
　次に、ＺｎＯ膜１０５に固有の性質である自発分極について検討した。図９（ａ）は、ＺｎＯの結晶模式図、図９（ｂ）は、半導体メモリセルの断面図、図９（ｃ）は、ＭＩＳＦＥＴが形成された領域の拡大断面図である。
　図９（ａ）に示すように、ＺｎＯは、[０００１]方向に、大きさ５．５μＣ／ｃｍ２の自発分極Ｐｓを持つことから、ＺｎＯ膜１０５の表面には、３×１０１３個／ｃｍ２のキャリアが蓄えられている。従って、図９（ｃ）に示すように、ＰＺＴ膜１０４上に（０００１）配向して形成されたＺｎＯ膜１０５の自発分極は、ＳｉＮｘ膜１０９側を向くため、ゲート電極１１０に電圧を印加しない状態でも、ＺｎＯ膜１０５とＳｉＮｘ膜１０９との界面に電子が蓄えられていると考えられる。これが、ＭＩＳＦＥＴのしきい値が負バイアス側へシフトした理由と推察される。
　本発明者等は、上記の知見に基づき、種々検討を行った結果、チャネルを構成する半導体膜１０５を、凹凸が少なく、結晶性が悪くても残留キャリアを発生させにくいアモルファス半導体材料にすることによって、ＭＩＳＦＥＴのスイッチング特性を劣化させる要因を排除できることに気がつき、本発明を想到するに至った。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
　図１０（ａ）は、本発明の一実施形態における半導体メモリセル２０の構成を模式的に示した断面図で、図１０（ｂ）はその等価回路図である。
　図１０（ａ）、（ｂ）に示すように、半導体メモリセル２０は、ゲート絶縁膜が強誘電体膜４で構成された第１の電界効果トランジスタ（ＭＦＳＦＥＴ）２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成された第２の電界効果トランジスタ（ＭＩＳＦＥＴ）２２からなる選択スイッチング素子とを備えている。そして、強誘電体膜４と常誘電体膜９とはアモルファス半導体膜５を介して積層されており、強誘電体膜４側に、ＭＦＳＦＥＴ２１の第１のゲート電極３が形成され、常誘電体膜９側に、ＭＩＳＦＥＴ２２の第２のゲート電極１０が形成されている。ここで、アモルファス半導体膜５は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の共通のチャネル層を構成している。また、アモルファス半導体膜５の主面上に、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。
　すなわち、本実施形態における半導体メモリセル２０は、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）２１と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）２２とが積層された構造をなし、等価回路的には、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが直列接続された構成をなす。
　ここで、メモリ素子２１へのデータの書き込みは、ＭＩＳＦＥＴ２２のゲート電極１０に所定の電圧を印加して、選択スイッチング素子２２をオン状態にして、ＭＦＳＦＥＴ２１のゲート電極３とドレイン電極８間に所定の電圧を印加することによって、強誘電体膜４に電界を発生させ、これにより、強誘電体膜４の分極状態を変化させることによって行われる。
　メモリ素子２１に書き込まれたデータの読み出しは、ＭＩＳＦＥＴ２２のゲート電極１０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極６とドレイン電極８間に所定の電圧を印加して、強誘電体膜４の分極状態に応じてチャネル層（半導体膜５）を流れる電流を検出することによって行われる。
　次に、図１１（ａ）～（ｄ）、及び図１２（ａ）～（ｃ）を参照しながら、本実施形態における半導体メモリセル２０の製造方法を説明する。
　まず、図１１（ａ）に示すように、シリコン基板１上にシリコン酸化膜（ＳｉＯ２）２を形成した後、白金とルテニウム酸ストロンチウム（ＳＲＯ）の積層膜からなる第１のゲート電極３を形成する。
　次に、図１１（ｂ）に示すように、ＳｉＯ２膜２上に、チタン・ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴ）膜からなるゲート絶縁膜（強誘電体膜）４を堆積する。このとき、第１のゲート電極３と平面的に重なっている箇所のＰＺＴ膜４は（１１１）方向に単一配向する。
　次に、ＰＺＴ膜４の表面を化学機械研磨によって平滑化した後、図１１（ｃ）に示すように、ＰＺＴ膜４上に、厚さ２０ｎｍのＩｎＧａＺｎＯ（ＩＧＺＯ）膜からなるアモルファス半導体膜５を堆積する。
　次に、図１１（ｄ）に示すように、ＩＧＺＯ膜５上に、白金とチタンの積層膜からなるソース電極６、中間電極７、及びドレイン電極８をリフトオフ法によって形成して、ＭＦＳＦＥＴ２１を形成する。
　次に、図１２（ａ）に示すように、ＩＧＺＯ膜５上に、シリコン窒化膜（ＳｉＮｘ）からなる第２のゲート絶縁膜（常誘電体膜）９を形成する。その後、図１２（ｂ）に示すように、ＳｉＮｘ膜９上に、金とチタンの積層膜からなるゲート電極１１０をリフトオフ法により形成する。さらに、図１２（ｃ）に示すように、ソース電極６、中間電極７、ドレイン電極８とコンタクトする電極１１ａ～１１ｃを形成して、ＭＩＳＦＥＴ２２を形成する。これにより、ＭＦＳＦＥＴ（メモリ素子）２１と、ＭＩＳＦＥＴ（選択スイッチング素子）２２とが積層された構造の半導体メモリセル２０が完成する。
　図１３は、チャネルを構成するＩＧＺＯ膜５の表面粗さを測定した結果を示したＡＦＭ像である。なお、表面粗さは、図１０（ａ）に示したように、ＭＦＳＦＥＴ２１の第１のゲート電極３と平面的に重なる領域Ａ、及びＭＩＳＦＥＴ２２の第２のゲート電極１０と平面的に重なる領域Ｂで、それぞれＰＺＴ膜４とＩＧＺＯ膜５との界面Ｘ、及びＩＧＺＯ膜５とＳｉＮｘ膜９との界面ＹにおけるＺｎＯ膜１０５の表面を測定した。
　図１３に示すように、界面Ｙにおいて、領域Ａ及び領域Ｂでの表面粗さ（ＲＭＳ）は０．６～０．７ｎｍ程度で、これは、界面Ｘにおける領域Ａ及び領域Ｂでの表面粗さ（ＲＭＳ）０．６ｎｍとほぼ同程度であった。これは、ＩＧＺＯ膜５がアモルファスであるため、結晶粒に起因した表面粗さが生じなかったためと考えられる。
　図１４（ａ）、（ｂ）は、ＰＺＴ膜４及びＩＧＺＯ膜５の結晶性を、電子線後方散乱回折（ＥＢＳＤ）で測定した結果を示した回折像である。図１４（ａ）は、ＰＺＴ膜４の領域Ａ及び領域Ｂにける回折像、図１４（ｂ）は、ＩＧＺＯ膜５の領域Ａ及び領域Ｂにおける回折像である。
　ＰＺＴ膜４は、図１４（ａ）に示すように、領域Ａでは結晶化し、領域Ｂでは結晶化されていなかった。一方、ＩＧＺＯ膜５は、図１４（ｂ）に示すように、領域Ａ及び領域Ｂともに回折像は得られず、結晶化されていなかった。すなわち、ＩＧＺＯ膜５は、下地のＰＺＴ膜４の結晶性によらず、均一なアモルファス状態であった。
　形成した半導体メモリセル２０のＭＩＳＦＥＴ２２について、図５に示した方法と同様の方法でドレイン電流－ゲート電圧特性を測定したところ、図１５に示すように、ヒステリシスのない良好なスイッチング特性が得られた。
　これは、チャネルを構成する半導体膜５をアモルファスにすることによって、１）半導体膜５の表面粗さが低減され、２）半導体膜５が、下地の強誘電体膜４の結晶性に依存しない均一で残留キャリアの少ないアモルファス状態となり、３）半導体膜５の自発分極がゼロになったためと考えられる。
　本発明において、アモルファス半導体膜５の材料は特に制限されないが、金属酸化物からなる材料を用いることが好ましい。半導体メモリセルのゲート絶縁膜を構成する強誘電体膜４及び常誘電体膜９が金属酸化物からなる場合、これら誘電体膜とチャネル層を構成するアモルファス半導体膜５とは同じ酸化物同士で接合されるため、界面に反応層が形成されにくい。そのため、良好な界面が得られ、スイッチング特性の優れたＭＦＳＦＥＴ及びＭＩＳＦＥＴを得ることができる。
　また、上記実施形態では、アモルファス半導体膜５としてＩＧＺＯ膜を用いたが、これに限らず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、亜鉛(Ｚｎ)の少なくとも１種を含む金属酸化物からなる材料を用いてもよい。これらの材料からなる半導体膜５は、アモルファスであるにも関わらず、移動度が高いため（典型的には、１５～２０ｃｍ２／Ｖ・ｓ）、半導体メモリ素子及び選択スイッチング素子のオン抵抗を大きくすることができる。これにより、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。また、アモルファス半導体膜５は、キャリア濃度が１０１８個／ｃｍ３以下であることが好ましい。これにより、半導体メモリ素子及び選択スイッチング素子のオフ電流を小さくすることができる。そのため、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。
　また、アモルファス半導体膜５の材料としては、金属酸化物の他、非酸化物のシリコンやゲルマニウムを用いてもよい。また、アモルファス半導体膜５は、ＰＬＤ（Pulse Laser Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、スパッタ法、真空蒸着法等の方法で形成することができる。
　なお、本実施形態において、強誘電体膜４はＰＺＴ膜を用いたが、これに限定されず、例えば、ランタン（Ｌａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、 タングステン（Ｗ）、 プラセオジウム（Ｐｒ）、 サマリウム（Ｓｍ）等の元素を添加したＰＺＴ膜を用いてもよい。他元素の添加により、結晶化温度が下げられるため、低温形成が可能になるとともに、繰り返し分極反転疲労を低減する効果も得られる。また、ビスマスチタネート（Ｂｉ４Ｔｉ３Ｏ１２）、ビスマスランタチタネート（Ｂｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２）、ストロンチウムビスマスタンタレート（Ｓｒ（Ｂｉ, Ｔａ）２Ｏ９）、ビスマスフェライト（ＢｉＦｅＯ３）、イットリウムマンガナイト（ＹＭｎＯ３）等を用いてもよい。
　なお、強誘電体膜４は、多結晶膜として形成されることが好ましい。なぜなら、メモリチップのドライバなどに必要なＣＭＯＳ回路を形成したシリコン基板に強誘電体膜をエピタキシャル成長させることは容易ではないため、多結晶の強誘電体膜を用いることで駆動回路と一体化した素子を得ることができるからである。例えば、ＣＭＯＳ回路と本メモリ素子との間に層間絶縁膜を介して、第１のゲート電極として多結晶の白金を用い、強誘電体膜として多結晶のＰＺＴを用いるような構成がある。
　また、本発明において、半導体メモリセル２０は、図１０（ａ）に示した構造に限らず、種々の構造を採用し得る。例えば、図１６（ａ）、（ｂ）に示すように、中間電極７を省略した構造のものであってもよい。この場合、第１のゲート電極３と第２のゲート電極１０とは、平面的に一部重なった領域を有することが好ましい。また、図１７（ａ）、（ｂ）に示すように、第１のゲート電極３と第２のゲート電極１０とを対向させて配置した構造のものであってもよい。この場合、図１７（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２１は並列接続された構成となり、ＮＡＮＤ型メモリとしての動作が可能になる。
　次に、図１８、及び図１９（ａ）、（ｂ）を参照しながら、半導体メモリセルの動作を説明する。なお、ここでは、図１６（ａ）、（ｂ）に示した構造の半導体メモリセルを例に説明する。
　非アクセス状態では、第１のゲート電極３、第２のゲート電極１０、及びソース電極６を接地する。第２のゲート電極１０を接地することで、ＭＩＳＦＥＴ２２はオフ状態となっており、ドレイン電極８に任意の電圧を印加しても、ＭＦＳＦＥＴ２１に誤書き込みは生じない。
　データの書き込み動作では、第２のゲート電極１０に正電圧（例えば１２Ｖ）を印加してＭＩＳＦＥＴ２２をオン状態にして、ドレイン電極８及び第１のゲート電極３に電圧を印加し、チャネル層５と第１のゲート電極３間に書き込み電圧を印加する。例えば、データ“１”を書き込む場合、ドレイン電極８を接地し、第１のゲート電極３に正電圧（例えば１０Ｖ）を印加する。また、データ“０”を書き込む場合、第１のゲート電極３を接地し、ドレイン電極８に正電圧（例えば１０Ｖ）を印加する。これにより、データ“１”を書き込む場合には、ＭＦＳＦＥＴのゲート絶縁膜４の分極は、図１９（ｂ）に示すように、上方向（チャネル層５方向）を向き、データ“０”を書き込む場合には、ゲート絶縁膜４の分極は、図１９（ａ）に示すように、下方向（第１のゲート電極３方向）を向く。
　データの読み出しは、第１のゲート電極３を接地し、第２のゲート電極１０に正電圧（例えば１２Ｖ）を印加して、ＭＩＳＦＥＴ２２をオン状態にし、ドレイン電極８、ソース電極６間に電圧（例えば１Ｖ）を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。
　図２０は、半導体メモリセル２０をアレイ状に配置した構成を示した回路図である。図２０では、半導体メモリセル２０を、４行×４列に配置した例を示す。各半導体メモリセル２０において、ＭＦＳＦＥＴ（半導体メモリ素子）の第１のゲート電極はローデコーダ３０側の第１のワード線ＷＬ１に、ＭＩＳＦＥＴ（選択スイッチング素子）の第２のゲート電極は第２のワード線ＷＬ２に、ドレイン電極はカラムデコーダ３１側のビット線ＭＬに、ソース電極はソース線（不図示）に、それぞれ接続されている。本実施形態では、ＭＦＳＦＥＴを列方向に交互に反転して配置することにより、上下に隣り合う半導体メモリ素子がソース電極及びドレイン電極を共有する構成としている。これにより、セル占有面積を縮小できる。なお、本実施形態におけるＭＦＳＦＥＴ及びＭＩＳＦＥＴは、可視光に対して透明であるため、電子ペーパーなど透明性が要求される用途に対して、メモリ機能・スイッチング機能を付加できる。
　以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。
　本発明は、強誘電体を用いた超高集積メモリ・スイッチング素子に有用である。
　　１　　　シリコン基板
　　２　　　ＳｉＯ２膜
　　３　　　第１のゲート電極
　　４　　　強誘電体膜（ゲート絶縁膜）
　　５　　　ＩＧＺＯ膜（アモルファス半導体膜）
　　６　　　ソース電極
　　７　　　中間電極
　　８　　　ドレイン電極
　　９　　　常誘電体膜（ゲート絶縁膜）
　　１０　　第２のゲート電極
　　１１ａ～１１ｃ　　電極
　　２０　　半導体メモリセル
　　２１　　ＭＦＳＦＥＴ（第１の電界効果トランジスタ）
　　２２　　ＭＩＳＦＥＴ（第２の電界効果トランジスタ）
　　３０　　ローデコーダ
　　３１　　カラムデコーダ

Claims (10)

  1. 　ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
    ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子と
    を備えた半導体メモリセルであって、
    　前記強誘電体膜と前記常誘電体膜とはアモルファス半導体膜を介して積層されており、
    　前記強誘電体膜側に、前記第１の電界効果トランジスタの第１のゲート電極が形成され、
    前記常誘電体膜側に、前記第２の電界効果トランジスタの第２のゲート電極が形成されており、
    　前記アモルファス半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネル層を構成しており、
    　前記アモルファス半導体膜の主面上に、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタに共通のソース電極及びドレイン電極が形成されている、半導体メモリセル。
  2. 　前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
    　前記第１のゲート電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態を変化させることによって、前記メモリ素子にデータの書き込みが行われる、請求項１に記載の半導体メモリセル。
  3. 　前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
    　前記ソース電極と前記ドレイン電極間に所定の電圧を印加して、前記強誘電体膜の分極状態に応じて前記チャネル層を流れる電流を検出することによって、前記メモリ素子に書き込まれたデータの読み出しが行われる、請求項１に記載の半導体メモリセル。
  4. 　前記アモルファス半導体膜は、金属酸化物からなる、請求項１に記載の半導体メモリセル。
  5. 　前記アモルファス半導体は、インジウム(Ｉｎ)、ガリウム(Ｇａ)、亜鉛(Ｚｎ)の少なくとも１種を含む金属酸化物からなる、請求項４に記載の半導体メモリセル。
  6. 　前記アモルファス半導体膜は、Ｉｎ-Ｇａ-Ｚｎ-Ｏ系の金属酸化物からなる、請求項５に記載の半導体メモリセル。
  7. 　前記アモルファス半導体膜は、キャリア濃度が１０１８個／ｃｍ３以下である、請求項１に記載の半導体メモリセル。
  8. 　請求項１に記載の半導体メモリセルを製造する方法であって、
    　基板上に前記第１のゲート電極を形成する工程（ａ）と、
    　前記第１のゲート電極を覆うように、前記基板上に前記強誘電体膜を形成する工程（ｂ）と、
    　前記強誘電体膜上に、前記アモルファス半導体膜を形成する工程（ｃ）と、
    　前記アモルファス半導体膜上に、前記ソース電極及びドレイン電極を形成する工程（ｄ）と、
    　前記ソース電極及びドレイン電極を覆うように、前記アモルファス半導体膜上に前記常誘電体膜を形成する工程（ｅ）と、
    　前記常誘電体膜上に、前記第２のゲート電極を形成する工程（ｆ）と
    を含む、半導体メモリセルの製造方法。
  9. 　前記工程（ｂ）の後、前記工程（ｃ）の前に、前記強誘電体膜の表面を平滑化処理する工程をさらに含む、請求項８に記載の半導体メモリセルの製造方法。
  10. 　前記工程（ｂ）において、前記強誘電体膜は多結晶膜として形成される、請求項８に記載の半導体メモリセルの製造方法。
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