JPH09135009A

JPH09135009A - 不揮発性半導体記憶装置及び素子

Info

Publication number: JPH09135009A
Application number: JP7336792A
Authority: JP
Inventors: Yukio Watabe; 行男渡部
Original assignee: Mitsubishi Chemical Corp
Current assignee: Mitsubishi Chemical Corp
Priority date: 1995-09-05
Filing date: 1995-12-25
Publication date: 1997-05-20

Abstract

(57)【要約】（修正有）【課題】集積化に適した不揮発性半導体記憶装置およ
び素子を提供する。【解決手段】ソース・ドレイン路が強誘電体からなる
ゲート絶縁膜を有する電界効果トランジスターのソース
及びドレイン路と直列に接続されて直列電流回路を形成
する互いのゲート電極が電気的に接続された１対のスイ
ッチングトランジスタを備える複数のメモリーセルがマ
トリックス状に配列され、直列電気回路の一方の端部を
共通接続する第１のビットライン群ＢＬ１−１、…、Ｂ
Ｌ−ｎと、他方の端部を共通接続するソースライン群Ｓ
Ｌ−１、…、ＳＬ−ｎと、電界効果トランジスターのゲ
ート電極を共通接続するワードライン群ＷＬ−１、…、
ＷＬ−ｍと、スイッチングトランジスタのゲート電極を
共通接続する第２のビットライン群ＢＬ２−１、…、Ｂ
Ｌ２−ｍからなる配線群と、アドレス信号で選択された
メモリーセルの行及び列に対応する各１本の配線を選択
する配線選択手段１６〜１８を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に、ゲート絶縁膜を強誘電体薄膜とした
電界効果トランジスターをメモリーセルとした半導体記
憶装置およびそれを構成する記憶素子に関する。

【０００２】

【従来の技術】半導体記憶装置は機械的可動部がなく、
動作速度、信頼性、小型薄型化等の点でで従来の記録媒
体に優れ、移動性通信端末などに有望視されている。こ
のため、フラッシュメモリー、ＥＥＰＲＯＭ等の不揮発
性半導体記憶装置の開発が盛んである（例えば、電子技
術１１月号ｐ２３〜４９、１９９２年、日経エレクトロ
ニクス１９９４年４月１１日号ｐ７６〜９１）。これら
の不揮発性半導体記憶装置では、十分な書き換え回数が
得られないことや、使用電圧が高いこと、原理的に１チ
ップ当り２５６メガビット以上の集積が困難であること
等の問題がある。

【０００３】一方、古くから、強誘電体を用いた不揮発
性半導体記憶装置の研究もなされており、ダイナミック
ランダムアクセスメモリー（ＤＲＡＭ）のキャパシター
部に強誘電体を用いたメモリー素子（ＦＲＡＭ、例え
ば、日経エレクトロニクス１９９３年５月２４日号ｐ８
８〜９３）とゲート絶縁膜を強誘電体薄膜とした電界効
果トランジスター（以下ＭＦＳ−ＦＥＴと略記する。例
えば、応用物理４４（７）、ｐ１１４〜１１７、１９
７５年）を用いたメモリー素子等が知られている。これ
らのメモリーは、高速性、繰り返し性、使用電圧におい
て先に示したフラッシュメモリーより優れる。特に、Ｍ
ＦＳ−ＦＥＴは、現在素子そのものが十分に完成されて
いないが、従来の不揮発性半導体記憶装置以上の高集積
化の可能性があること、及び、非破壊読み出しが可能で
あること特徴である。

【０００４】ＭＦＳ−ＦＥＴの動作は以下のようであ
る。ゲート電極とソース・ドレイン領域または基板領域
との間に正逆の所定電圧を印加することにより、ゲート
絶縁膜を構成する強誘電体に電気分極を発生させ、情報
「１」の書き込み（以下、単に「書き込み」とする）ま
たは情報「０」の書き込み（以下、「消去」とする）を
行なう。ゲート絶縁膜はこの電圧をゼロにしても、書き
込み又は消去の際の電気極性に対応した分極方向を保持
する。この分極に対応して、ソース・ドレイン路の電気
抵抗が夫々高抵抗状態または低抵抗状態に保持される。
従って、書き込み又は消去の後にソース・ドレイン間に
読出し電圧を印加し、その電圧降下または電流値を検出
すれば、書き込み又は消去を記憶情報とする情報の読出
しが可能である。

【０００５】

【発明が解決しようとする課題】ＭＦＳ−ＦＥＴをメモ
リーセルに用いる不揮発性半導体記憶装置は、例えば特
開平５−１２０８６６公報、特開平２−６４９９３号公
報、特開平５−２０５４８７号および特開平５−２０６
４１１号公報等に開示されている。これら従来例では、
ソースラインＳＬとビットラインＢＬとの間にＭＦＳ−
ＦＥＴ（ＦＴ）及びスイッチングトランジスタ（ＳＴ）
を含む複数の電界効果型トランジスター（ＦＥＴ）を配
置し、これら各ＦＥＴのソース・ドレイン路を相互に連
結している。

【０００６】特開平５−１２０８６６号公報記載の不揮
発性半導体記憶装置を図１１に示す。本装置は、１つの
メモリセルが２個のＦＥＴ（ＦＴ及びＳＴ）から構成で
き、構成が簡素であるという利点がある一方、選択セル
に書き込みを行なう際に他のメモリーセルにも影響を与
えるという問題がある。

【０００７】この問題を図１１を用いて説明する。本構
成のメモリーセルへの書き込みは、ワードラインＷＬと
ソースラインＳＬとの電位差により行なう。例えば選択
メモリーセルＡへ書き込みするには、第２のワードライ
ンＷＬ２ａに電圧ＶＧ１を印加すれば、グラウンドされ
ているソースラインＳＬとの間に電位差を生じて書き込
みがなされる。この時、選択メモリーセルＢへの書き込
みを防止するため非選択のビットラインＢＬｂに電圧Ｖ
Ｄを印加すると共に、その他の配線はグラウンドする。
ＶＤ＜ＶＧ１とし、且つＶＧ１−ＶＤを出来るだけ小
さくすることで、このメモリーセルＢへの書き込みが防
止できる。

【０００８】ところが、本構成では、上記書き込みの
際、非選択メモリーセルＢと同じビットラインＢＬｂに
接続されている非選択メモリーセルＤのゲートとソース
・ドレイン間にも電圧ＶＤが印加されるため、非選択メ
モリーセルＤに影響が生じる。特に、強誘電体材料とし
て、その分極が完全に反転する電圧の１／２以下の電圧
によっても部分的反転が生ずる材料を使用している場合
には、適当な電圧ＶＤ選定は困難で、上記動作を繰り返
すと選択メモリセルＤの記憶が消去される恐れがある。

【０００９】一方、特開平２−６４９９３号公報記載の
構成では、図１２に示すように１つのメモリーセルが３
個のＦＥＴで構成されるため、上述の問題は改善されて
いる。しかし、夫々のスイッチングトランジスタ（Ｓ
Ｔ）を独立に動作させる必要があるため、ＳＴ１個の図
１１の構成に比べて配線がさらに１本増え５本必要とな
る。

【００１０】また、図１２の構成以外でも、特開平５−
２０５４８７号公報および特開平５−２０６４１１号公
報に記載された、強誘電体ゲートにもＳＴを設け１メモ
リセルを３個から４個のＦＥＴで構成を用いても上述の
問題を解決可能である（図１３）。しかし、この構成で
強誘電体ゲートにＳＴを設けるには、大面積のメモリー
セルが必要となる。さらに、図１２の構成と同様、１つ
もメモリセルを３−４個のＦＥＴで構成するため、独立
な配線が５本以上必要となり、高集積化が困難である。

【００１１】

【課題を解決するための手段】本発明者はこれらの問題
を解決すべく、メモリーセルの大きさを小さくしやすい
図１２の構成を改良して必要配線数を４本に減らし、こ
のメモリーセルに必要な回路構成を発明するに至った。
本発明は情報の書き込みまたは消去及びその読み出しが
正確が行なわれるために、記憶情報の信頼性が高く、且
つ簡素な構成を有するため高集積化が可能な不揮発性半
導体記憶装置を提供することを目的とする。

【００１２】

【発明の実施の形態】図１（ａ）および（ｂ）は本発明
の記憶装置の１メモリーセルの構成例を示した回路図で
あり、図１（ａ）のメモリーセルはｐｎ接合を有するＳ
ｉ半導体ＦＥＴのゲート酸化膜を強誘電体で置き換えた
構造のＭＦＳ−ＦＥＴ及びスイッチングトランジスタ
（ＳＴ）１５からなり、夫々ＦＥＴにおけるダイオード
接合の存在を明示している。また、図１（ｂ）のメモリ
ーセルはより一般的なＦＥＴ構造を有する例であり、ソ
ース・ドレイン拡散層を特に形成せずに、ダイオード接
合の存在がなくてもＭＦＳ−ＦＥＴ及びＳＴ１５を作製
できる場合の例を示す。

【００１３】図１（ａ）及び（ｂ）に於いて、メモリー
セル１１のＭＦＳ−ＦＥＴのゲート電極１２はワードラ
インＷＬにノード２Ｗで接続され、ドレイン電極１３は
ＳＴ１５を介してノード３Ｂで第１のビットラインＢＬ
１に、他方ソース電極１４は別のＳＴ１５を介してノー
ド４ＳでソースラインＳＬにそれぞれ接続されている。
また、セル内の２つのＳＴ１５のゲート電極はノード５
Ｂで同一の第２のビットラインＢＬ２に接続されてい
る。

【００１４】本発明の不揮発性半導体記憶装置（以下、
不揮発メモリという）では、アドレスが選択されたメモ
リセル（以下、選択メモリセルと呼ぶ）内のＭＦＳ−Ｆ
ＥＴ（以下、選択ＭＦＳ−ＦＥＴ）に対する読み出し及
び書き込みまたは消去を行なうために、以下のような大
きく別けて２種の構成をとる。

【００１５】まず、ソースライン群とワードライン群が
マトリックスの行をなし、第１、第２のビットライン群
がマトリックスの列をなす構成である。この構成では、
読み出しの際、非選択メモリセルに接続するソースライ
ンをフローティング電位または選択メモリセルに接続す
る第１のビットラインと同電位にする機能を有すること
が好ましい。

【００１６】別の構成は、ソースライン群と第２のビッ
トライン群がマトリックスの行をなし、ワードライン群
と第１のビットライン群がマトリックスの列をなす構成
である（最も好ましい）。この場合、書き込み、消去の
際非選択メモリセルに接続するソースラインと第１のビ
ットラインをフローティング電位または選択メモリセル
に接続する第２のビットラインと同電位にする機能を有
することが好ましい。

【００１７】本発明の不揮発性半導体記憶装置で読み出
しを行なうには、選択セルの第１のビットラインとソー
スラインに、書き込み消去電圧に比べ十分小さな電圧を
印加し、同時に選択セルに接続する第２のビットライン
に連なるＳＴのみオン状態（導通状態）にし、読み出し
側の電圧降下または電流値変化を検出する。この際、ワ
ードラインはフローティング電位またはグラウンド電位
とするのが好ましい。

【００１８】また書き込みを行なうには選択セルに接続
するワードラインに所定の電圧を印加し、非選択セルに
続するワードラインをグラウンド電位とし、同時に選択
セルに接続する第２のビットラインに連なるＳＴのみオ
ン状態（導通状態）にし、選択セルに接続する第１のビ
ットライン、ソースラインはグラウンド電位とする。

【００１９】本発明で用いられるメモリーセルは、半導
体層を対向する２つの２組の絶縁体と電極で挾持する構
造とし、一方の絶縁体を強誘電体他方を常誘電体とする
構成が好適である。さらに、高特性化高集積化のため、
単一の伝導特性をもつ半導体に直接または常誘電体を介
して隣接された強誘電体からなるゲート絶縁膜とゲート
電極、半導体と逆の伝導特性を持ち半導体の両側に形成
された高伝導性半導体からなるソース・ドレイン部を有
し、ソース及びドレイン部の一部と、半導体で強誘電体
に覆われていない部分にまたがって、常誘電体と互いに
電気的に連結された電極を形成してなる一対のスイッチ
ングトランジスターを形成するような構成を用いること
が好適である。

【００２０】この構成を図２（ａ）に示すが、図２
（ｂ）のようにさらに各ＳＴのＭＦＳ−ＦＥＴ側に、ソ
ース部１３およびドレイン部１４と同一の極性をもつ伝
導体部３０を設けてもよい。本発明の回路構成に適用す
る場合には、ＳＴ１５を連結して用いることが好まし
い。図２（ａ）は、高集積化が可能なためより好ましい
構成であり、ＳＴ特性が良いのが利点である。

【００２１】ソース・ドレイン部はチャンネル部と逆の
極性を持つのがＳＴが十分に高抵抗状態となるために好
ましいが、チャンネル部と同一極性の高濃度ドーピング
領域でソース・ドレイン部を形成することの可能であ
る。また図３のように絶縁基板上に薄膜トランジスタ構
造を用いてもよい。さらに、強誘電体薄膜をチャンネル
の下側にした図４（ａ），（ｂ）及び図５（ａ）に示す
ようなＭＦＳ−ＦＥＴの構成も実質的に図３と同じ構造
である。

【００２２】即ち、図４（ａ），（ｂ）及び図５（ａ）
に示す構成では、ゲート電極１２、強誘電体２２、ＦＥ
Ｔのチャンネル、スイッチングトランジスター用ゲート
酸化膜２５、スイッチングトランジスター用ゲート電極
１５ａが順次基板上に堆積されている。

【００２３】強誘電体のゲート電極１２上のチャンネル
を挟む両側のチャンネル部分がゲート電極１５ａの電圧
により反転し、ソース、ドレインの何れからも、強誘電
体直上のチャンネルへの電流パスが高抵抗化するよう
に、図４（ａ），（ｂ）の何れもゲート電極１２の端部
を跨ぐように配置されている。図４（ａ）の構成では上
述の目的を達成するために最低限必要な部分にのみゲー
ト電極１５ａを設けているのに対し、図４（ｂ）構成で
は２つのゲート電極を一体化したものである。

【００２４】図４（ａ）の構成は、ゲート電極の面積が
小さいため、動作に必要な電荷が少なくて済むが、構造
が若干複雑になる。一方、図４（ｂ）の構成は、構造が
単純なため微細化には適するが、動作に要する電荷が増
大する。よって、要求される特性等により構成を決定す
る。あるいは、図４（ｂ）の構成を更に単純化し、図５
（ａ）の様にすることも可能である。しかし、この構成
を用いる場合にはゲート電極１２の材料に、基板上のバ
ッファ層材料と反応しないものを用いること、強誘電体
がゲート電極１２と反応せずに形成できることの両条件
を満たす必要がある。

【００２５】このような材料としては、Ｐｔ，Ｐｄなど
の金属およびＩｒＯ２などの、強誘電体と格子整合がと
りやすく、安定な導電性酸化物、ＬａＮｉＯ３，Ｌａ
０．５Ｓｒ０．５ＣｏＯ３のような強誘電体と格子整合
が取りやすく、ペロブスカイト構造を持つ金属伝導を示
す酸化物が好ましい。

【００２６】また、図５（ｂ）のような構成でも、ゲー
ト電極１５ａ、スイッチングトランジスタ用常誘電体ゲ
ート絶縁膜２５を、チャンネル強誘電体２２と格子整合
しやすい物にすれば使用可能である。即ち、基板上に、
ゲート電極１５ａ、ゲート絶縁膜２５、チャンネル強誘
電体２２、ゲート電極１２の順に積層して、図５（ｂ）
のＦＥＴの中枢が形成される。この場合、ゲート電極１
５ａには、図４（ａ）および（ｂ）のゲート電極１２に
用いた導電体が好ましく用いられる。また、ゲート絶縁
膜としての常誘電体としては、強誘電体と格子整合が取
りやすく、その上にチャンネルを形成しても相互に反応
しないものが好ましい。

【００２７】具体的には、ペロブスカイト構造を持つ誘
電体、例えばＣａＴｉＯ３，（Ｓｒ，Ｃａ）ＴｉＯ３，
Ｓｒ１−ｘＢａｘＴｉＯ３（０≦ｘ≦０．７）が例示で
きる。また、これらを多層または積層して一つのゲート
絶縁膜２５を形成してもよい。図５（ｂ）および図４の
チャンネル材料としては、強誘電体とチャンネル層との
反応を回避するため、例えば特開平６−１５１８７２号
公報や特開平７−７３８５７号公報に開示される、ペロ
ブスカイト構造を有する半導体、例えばＬａ２ＣｕＯ
４，ＬａＣｏＯ３等が好ましく用いられる。

【００２８】本発明のＭＦＳ−ＦＥＴでは、各素子各配
線間の絶縁性を従来以上に高めることが好ましい。この
ため、従来は半導体とはＳｉ基板やＧｅ基板を意味して
きたが、本発明ではかならずしもこれを意味しない。即
ち、本発明の好ましい構成では、基板は絶縁性基板また
はＳＯＩ基板からなり、ＭＦＳ−ＦＥＴは、絶縁体上に
形成された薄膜半導体からなる薄膜型ＭＦＳ−ＦＥＴと
して構成する。

【００２９】具体的には、例えばＳｉ基板上にＳｉ酸化
膜またはＣｅＯ₂やＹＳＺ（イットリア安定化ジルコニ
ア）等の絶縁性酸化膜を形成し、この上に直接または更
に別の絶縁層を介して、半導体層を形成する。または、
Ａｌ₂Ｏ₃やＬａＡｌＯ₃、ＮｄＧａＯ₃等のペロブスカイ
ト酸化物の上に直接に、又は、半導体層との格子不整合
を緩和する絶縁膜を介して、半導体層を形成する。この
半導体層には、Ｓｉ系の半導体のみでなく、特開平６−
１５１８７２号公報に記載された、（Ｌａ、Ｓｒ）₂Ｃ
ｕＯ₄や（Ｌａ、Ｓｒ）ＣｕＯ₃のようなペロブスカイト
酸化物を用いてもよい。

【００３０】特に、図４（ａ）、（ｂ）および図５
（ａ）に示すような逆構成、すなわちゲート、強誘電
体、半導体チャンネル層の順に積層する場合は、半導体
チャンネル層にＩｎ₂Ｏ₃、ＳｎＯ₂やアモルファスＳｉ
などの低基板温度で形成でき、強誘電体との反応を抑制
できる材料を用いることが好ましい。

【００３１】さらに、強誘電体ヒステリシスの角型を良
くするのが好ましいので、これらの構成においてはいず
れも強誘電体は配向することが好ましく、さらには分極
方向の主成分がゲート−チャンネル方向を向くような結
晶配向を取るのが好ましい。

【００３２】このためには、強誘電体の下地（ゲートま
たはチャンネル）に、結晶整合性が良く、かつ反応しな
い物質を用いる。このような物質としてはＰｔ，（Ｌ
ａ，Ｓｒ）₂ＣｕＯ₄，（Ｌａ，Ｓｒ）ＣｕＯ₃，ＲｕＯ₂
等を挙げることができる。

【００３３】ＭＦＳ−ＦＥＴに用いられる用いられる強
誘電体薄膜としては、強誘電性が消失する温度（キュリ
ー点）が室温より十分高いもの、典型的には１００度以
上のものが用いられる。それらの例は、ＰｂＴｉを主体
とするペロブスカイト酸化物およびこの一部をＺｒ、Ｌ
ａで置換したペロブスカイト酸化物、例えばＰｂＴｉＯ
₃、Ｐｂ_1-xＬａ_xＴｉＯ₃（ｘ＝０〜０.２）、Ｐｂ_1-xＬ
ａ_xＴｉ_1-yＺｘ＝０〜０.２、ｙ＝０〜０.４）、ＢａＴ
ｉＯ₃、Ｂｉ₃Ｔｉ₄Ｏ₁₂等が例示され、従来から知られ
る作製法で得られる。これらの薄膜は一般に、分極が完
全に反転する電圧Ｖｗまたは−Ｖｅの１／２の電圧でも
分極が変化することが知られている。

【００３４】また、フローティング状態を得るには、各
配線群の配線の少なくとも一端が、ＭＦＳ−ＦＥＴの高
抵抗状態より十分に高い抵抗状態になり得るＳＴを介し
てグラウンドまたは電源に接続されればよい。ＳＴとし
てはノーマリーオフ型の電界効果トランジスタ、特にＭ
ＯＳ−ＦＥＴが好ましい。また、選択ＭＦＳ−ＦＥＴに
おけるチャンネル電流を検出するために、センスアンプ
に接続されるビットラインは、端部が所定の抵抗を介し
て電源に接続される構成が好ましい。

【００３５】尚、本発明者は、図１２に示される従来技
術に本発明の考えを拡張して用い、図１２の２つのスイ
ッチングトランジスタ１５のゲート電極を電気的に連結
しても、本発明で得られる配線数減少の効果は得られる
ことを確認した。しかし、この構造を採用するとＭＦＳ
−ＦＥＴのゲートとＳＴのソース・ドレインを電気的に
接続するのが困難なために、セル面積が増加する問題が
あった。更に、ＳＴをオンする電圧の範囲を厳密に設定
しないと、ＭＦＳ−ＦＥＴに書込みまたは消去がなされ
る誤動作の確率が増えることが問題であることがわかっ
た。

【００３６】

【実施例】以下図面に基づき本発明をさらに詳細に説明
する。尚、実施例１〜３では、スイッチングトランジス
タＳＴはゲートに電圧を加えない時（及びＶと逆極性の
電圧を印加した時）はオフ（高抵抗状態）、即ち所定の
電圧パルスを印加する間にＳＴを通る電流は、電圧Ｖを
印加して得られるオン状態（低抵抗状態）に比べ無視で
きる程度に小さいとする。

【００３７】尚、以下の実施例１〜３では、読出し時、
ＳＬに電圧Ｖｒを加え、センスアンプで選択メモリーセ
ルを通過する電流またはそれによる電圧降下を検出する
方法を用いている。この時、第１ビットラインのデコー
ダードライバー機能はセンスアンプデコーダードライバ
ーで代用できるので、配線のスイッチングトランジスタ
ＳＴ８２と共に省略してもよい。これに代えて、第１ビ
ットラインの一端に電圧Ｖｒを印加し、他端に接続され
たセンスアンプでの電流または電圧降下を検出する方法
を用いていてもよい。この場合、第１ビットラインのデ
コーダードライバー内に内部抵抗を設けるのが好まし
い。

【００３８】（実施例１）本実施例はワードライン群と
第２のビットライン群によりマトリックスの行列が形成
され、さらにソースライン群と第１のビットライン群が
マトリックスの行列が形成される場合を説明する。図６
は図１（ａ）または図１（ｂ）のメモリーセルをｎ行ｍ
列のアレイに配置した場合の各メモリーセル間の接続を
示した回路図である。

【００３９】図６において、列方向に夫々延びるワード
ライン群ＷＬ−１、ＷＬ−２、…、ＷＬ−ｍの各一端は
直接、第１のビットライン群ＢＬ１−１、ＢＬ１−２、
…、ＢＬ１−ｍの各一端はスイッチングトランジスター
（ＳＴ）８１及び８２を介して、それぞれ第１ビットラ
イン／ワードラインデコーダードライバー１６に接続さ
れている。

【００４０】また、第２のビットライン群ＢＬ２−１、
ＢＬ２−２、…、ＢＬ２−ｎおよびソースラインＳＬ−
１、ＳＬ−２、…、ＳＬ−ｎの各一端はそれぞれＳＴ８
３および８４を介して第２ビットライン／ソースライン
デコーダードライバー１７に接続されている。

【００４１】第１のビットライン群ＢＬ１−１、ＢＬ１
−２、…、ＢＬ１−ｍの他端は、更に、ＳＴ８５を介し
て、センスアンプデコーダードラーバー１８内のセンス
アンプに接続されている。ここで、ＳＴをオンにすると
各配線はデコーダードライバー１６、１７またはセンス
アンプ１８と同電位になり、オフとするとこれらの電位
から切り離される。例えば、ワードラインと第１のビッ
トラインは夫々のＳＴをオフとすると夫々フローティン
グ状態になる。これらＳＴのうち、特にＳＴ８１、８３
〜８５は省略してもよい。

【００４２】上記実施例の不揮発性メモリーセルにおけ
る記憶情報の読出しについて、図６に示したメモリーセ
ル１ａのＭＦＳ−ＦＥＴの記憶情報を読出す場合を例と
して説明する。ここで図７は情報読出し時にタイミング
チャートである。

【００４３】先ず、第２のビットライン群の、選択セル
に対応するＢＬ２−２に選択的に所定の電圧を印加する
ことで、選択メモリーセル１ａ内部のＳＴ１５をオンに
する。次いで、センスアンプ内で、第１のビットライン
群中で選択されたＢＬ１−２につながる配線の末端がグ
ラウンドされる。この結果、選択されたビットラインＢ
Ｌ１−２の電圧はグラウンド電位となる。その他の配線
である、全てのワードラインＷＬと、第２のビットライ
ン群ＢＬ２およびソースライン群ＳＬのうち、非選択の
ラインはグラウンド電位とする。これらは、ＳＴ８１、
８３〜８５をオフ状態にすることにより、フローティン
グ電位とすることも可能である。選択メモリセルに対応
するソースラインＳＬ−２の電流負荷を下げるため、第
１のビットライン群ＢＬ１のうち非選択のラインは、対
応するＳＴ８１をオフ状態にして、フローティング電位
とする。最後に、ソースラインＳＬ−２に読出し電圧を
印加し、ソースラインＳＬ−２から、メモリーセル内の
直列電気回路、即ち、ＳＴ１５及びＭＦＳ−ＦＥＴのソ
ース・ドレイン路を経由してビットラインＢＬ１−２に
流れる電流を接続されたセンスアンプで検出する。

【００４４】図８は選択メモリーセル１ａに書込みまた
は消去を行なう際の各信号のタイミングチャートを示し
ている。選択メモリーセル１ａに書込みまたは消去を
行なうには、まず、ビットラインＢＬ２−２に選択的に
電圧を印加して、メモリーセル１ａ内のＳＴ１５をオン
にし、且つ、ビットラインＢＬ１−２とソースラインＳ
Ｌ−２をグラウンド電位とする。この場合、ビットライ
ンＢＬ１−２とソースラインＳＬ−２の一方はフローテ
ィング状態にしてもよい。次いで、ワードラインＷＬ−
２に書込み電圧（Ｖｗ）または消去電圧（−Ｖｅ）を印
加する。

【００４５】上記以外の非選択配線はグラウンド電位と
する。但し、第１のビットライン群ＢＬ１、ソースライ
ン群ＳＬ、ワードライン群ＷＬのうち非選択のライン
は、夫々のＳＴをオフにして、フローティング状態にす
ることも可能である。また、上記メモリーセル内のＳＴ
１５のゲートに印加する電位は選択されたＳＬ、ＢＬ１
の電位よりＶ大きいことが必要であるので、読出し時と
書込み消去時のＢＬ２−２に印加する電圧は、正確に
は、Ｖと異なる場合がある。

【００４６】（実施例２）本実施例はソースライン群と
第２のビットライン群がマトリックスの行をなし、ワー
ドライン群と第１のビットライン群がマトリックスの列
をなす構成である。図９は、図１（ａ）または図１
（ｂ）のメモリーセルをｎ行ｍ列のアレイに配置した場
合の各メモリーセル間の接続を示した回路図である。

【００４７】図９において、行方向に夫々延びるワード
ラインＷＬ−１、ＷＬ−２、…、ＷＬ−ｎ及びソースラ
インＳＬ−１、ＳＬ−２、…、ＳＬ−ｎの各一端は、Ｓ
Ｔ８１、８４を介して、ソースライン（ＳＬ）／ワード
ライン（ＷＬ）デコーダードライバー２６に接続されて
いる。また、第１のビットライン群ＢＬ１−１、ＢＬ１
−２、…、ＢＬ１−ｍの各一端はＳＴ８２を介して、第
２のビットライン群ＢＬ２−１、ＢＬ２−２、…、ＢＬ
２−ｍの各一端は直接、第１、２ビットライン（ＢＬ
１，ＢＬ２）デコーダードライバー２７に接続されてい
る。

【００４８】第１ビットライン群ＢＬ１−１、ＢＬ１−
２、…、ＢＬ１−ｍの他端は、更にＳＴ８３を介して、
センスアンプデコーダードラーバー１８内のセンスアン
プに接続されている。ここで、各ＳＴ８１〜８４をオン
にすると各配線はデコーダードライバー２６、２７また
はセンスアンプ１８と同電位になり、オフとするとこれ
らの電位から切り離される。例えば、ワードラインと第
１のビットラインは夫々のＳＴ８１〜８３をオフとする
と夫々フローティング状態になる。これらＳＴ特に、Ｓ
Ｔ８１〜８３、８５は省略してもよい、この場合フロー
ティングさせずに所定の電圧値を設定する。

【００４９】読出し方法及び書込み消去方法は実施例１
と実質的に同じであるので、その詳細な説明はせずに、
以下の表に、メモリーセル１１ａの読出しまたは及び書
込み消去の際の印加電圧を纏める。ここでＦはフローテ
ィング電位を意味し、括弧（）内は許容される他の可能
性を示す。読出し書込み／消去ＢＬ１−２〜００非選択ＢＬ１００ＳＬ−２Ｖｒ０非選択ＳＬＦ（Ｖ）０ＷＬ−２０（Ｆ）Ｖｗ／−Ｖｅ非選択ＷＬ０（Ｆ）０（Ｆ）ＢＬ２−２ＶＶ非選択ＢＬ２００

【００５０】ここで、このようなＳＬ電位を得るには選
択されたソースライン（ＳＬ−２）に対応するＳＴ８４
をオン状態にし、非選択のＳＬに対応するその他のＳＴ
８４はオフとする。また、選択されたメモリセル内のＳ
Ｔのゲートに印加する電位は選択されたＳＬ、ＢＬ１の
電位よりＶ大きいことが必要であるので、読出し時と書
込み消去時のＢＬ２−２に印加する電圧は、正確には、
Ｖ異なる場合がある。

【００５１】（実施例３）本実施例はワードライン群と
第２のビットライン群がマトリックスの行をなし、ソー
スライン群と第１のビットライン群がマトリックスの列
をなす構成である。図１０は、図１（ａ）または図１
（ｂ）のメモリーセルをｎ行ｍ列のアレイに配置した場
合の各メモリーセル間の接続を示した回路図である。

【００５２】図１０において、行方向に夫々延びるワ−
ドライン群ＷＬ−１、ＷＬ−２、…、ＷＬ−ｎの各一端
はＳＴ８１を介して、第２のビットライン群ＢＬ２−
１、ＢＬ２−２、…、ＢＬ２−ｎの各一端は直接、ワー
ドライン（ＷＬ）・第２ビットライン（ＢＬ２）デコー
ダードライバー３６に接続されている。

【００５３】また、第１のビットライン群ＢＬ１−１、
ＢＬ１−２、…、ＢＬ１−ｍ及びソースラインＳＬ−
１、ＳＬ−２、…、ＳＬ−ｍの各一端はＳＴ８２、８３
を介して、ソースライン（ＳＬ）／第１ビットライン
（ＢＬ１）デコーダードライバー３７に接続されてい
る。

【００５４】さらに、第１ビットライン群ＢＬ１−１、
ＢＬ１−２、…、ＢＬ１−ｍの他端は、ＳＴ８５を介し
て、センスアンプデコーダードラーバー１８内のセンス
アンプに接続されている。

【００５５】ここで、各ＳＴ８１−８３、８５をオンに
すると各配線はデコーダードライバー３６、３７または
センスアンプ１８と同電位になり、オフとするとこれら
の電位から切り離される。例えば、ワードラインと第１
のビットラインは夫々のＳＴをオフとすると夫々フロー
ティング状態になる。これらＳＴ８１−８３および８５
は省略してもよい。

【００５６】読出し方法及び書込み消去方法は実施例１
と実質的に同じであるので、その詳細な説明はせずに、
以下の表に、メモリーセル１１ａの読出しまたは及び書
込み消去の際の印加電圧を纏める。ここでＦはフローテ
ィング電位を意味し、括弧（）内は許容される他の可能
性を示す。読出し書込み／消去ＢＬ１−２〜００非選択ＢＬ１０Ｖ（Ｆ、Ｖｗ／−Ｖｅ）ＳＬ−２Ｖｒ０非選択ＳＬ０Ｖ（Ｆ、Ｖｗ／−Ｖｅ）ＷＬ−２０（Ｆ）Ｖｗ／−Ｖｅ非選択ＷＬ０（Ｆ）０ＢＬ２−２ＶＶ非選択ＢＬ２００

【００５７】また、メモリセル内のＳＴ１５のゲートに
印加する電位は選択されたＳＬ、ＢＬ１の電位よりＶ大
きいことが必要であるので、読出し時と書込み消去時の
ＢＬ２−２に印加する電圧は、正確には、Ｖと異なる場
合がある。

【００５８】（実施例４）図６を参照して、本発明の第
４実施例を説明する。ｐ型半導体基板（図示せず）の表
面の一部にｎ型のウエル領域２１を形成し、このウエル
領域２１の所定領域にＰｂＴｉ_0.7Ｚｒ_0.3Ｏ₃からなる
厚さ２００ｍ程度の絶縁ゲート膜２２を形成し、次いで
このゲート膜２２上に金薄膜でゲート電極１２を形成し
た。

【００５９】次に、ウエル領域２１中のゲート膜２２下
の両側部分に高濃度のＰ型の不純物拡散層からなるソー
ス領域１４及びドレイン領域１３を形成した。その後、
ソース領域１４及びドレイン領域１３上に５００ｎｍの
厚みを持つＳｉＯ₂常誘電体薄膜１６及び伝導性電極１
５ａを形成して、この部分にスイッチングトランジスタ
ＳＴを作製し、電極を伝導性膜（図示せず）により相互
に連結して図３（ａ）に示す素子を作製した。さらに図
３（ｂ）のように伝導体部３０を設けると、さらにスイ
ッチング特性を向上させることができる。

【発明の効果】以上説明したように、本発明は、特定の
メモリーセル構造と回路構成により、信頼性の高い書き
込みまたは消去を可能にし、且つ、メモリーセル構造を
簡素にすることにより集積度の高い不揮発性半導体記憶
装置を提供する。

【図面の簡単な説明】

【図１】本発明の記憶装置の１メモリーセルの構成を
示した回路図。

【図２】本発明に用いられるＭＦＳ−ＦＥＴ素子を示
す図。

【図３】本発明に用いられるＭＦＳ−ＦＥＴ素子を示
す図。

【図４】本発明に用いられるＭＦＳ−ＦＥＴ素子を示
す図。

【図５】本発明に用いられるＭＦＳ−ＦＥＴ素子を示
す図。

【図６】本発明の記憶装置のメモリーセルの接続を示
した回路図。

【図７】読みだし時のタイミングチャート

【図８】書き込み時のタイミングチャート

【図９】本発明の記憶装置のメモリーセルの接続を示
した回路図。

【図１０】本発明の記憶装置のメモリーセルの接続を
示した回路図。

【図１１】従来の記憶装置の１メモリーセルの構成と
接続法を示した回路図。

【図１２】従来の記憶装置の１メモリーセルの構成を
示した回路図。

【図１３】従来の記憶装置の１メモリーセルの構成と
接続法を示した回路図。

【符号の説明】

１ＭＦＳ−ＦＥＴメモリーセル１ａＭＦＳ−ＦＥＴメモリーセル１２ゲート電極１３ドレイン部１４ソース部１５メモリセル内のスイッチングトランジスタ（Ｓ
Ｔ）１５ａＳＴの電極１６第１ビットライン／ワードラインデコーダードラ
イバー１７第２ビットライン／ソースラインデコーダードラ
イバー１８センスアンプデコーダ・ドライバー２０ＭＦＳ−ＦＥＴ素子の絶縁基板２１ＭＦＳ−ＦＥＴ素子のウエル領域２２ＭＦＳ−ＦＥＴ素子の強誘電体ゲート絶縁薄膜２３ＭＦＳ−ＦＥＴ素子のドレイン２４ＭＦＳ−ＦＥＴ素子のソース２５ＳＴの常誘電体ゲート絶縁薄膜２６ワードライン／ソースラインデコーダードライバ
ー２７第１／第２ビットラインデコーダードライバー３６ワードライン／第２ビットラインデコーダードラ
イバー３７第１ビットライン／ソースラインデコーダードラ
イバー８１〜８５配線のスイッチングトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ６１３Ｂ 29/792 29/786

Claims

【特許請求の範囲】

【請求項１】強誘電体からなるゲート絶縁膜を有する
電界効果トランジスターと、ソース・ドレイン路が前記
電界効果トランジスターのソース及びドレイン路と相互
に実質的に直列に接続されて直列電流回路を形成する互
いのゲート電極が電気的に接続された１対のスイッチン
グトランジスタを備える複数のメモリーセルがマトリッ
クス状に配列されたメモリーアレイを備える不揮発性半
導体記憶装置において、前記直列電気回路の一方の端部
を共通接続する第１のビットライン群、前記直列電気回
路の他方の端部を共通接続するソースライン群、前記電
界効果トランジスターのゲート電極を共通接続するワー
ドライン群と、前記スイッチングトランジスタのゲート
電極を共通接続するメモリーアレイの第２のビットライ
ン群からなる配線群と、前記ワードライン群、第１、第２のビットライン群、及
びソースライン群の夫々から、アドレス信号で選択され
た、メモリーセルの行及び列に対応する各１本の配線を
選択する配線選択手段を備えることを特徴とする不揮発
性半導体記憶装置。
【請求項２】前記ワードライン群と第２のビットライ
ン群により前記マトリックスの行列が形成され、さらに
前記ソースライン群と第１のビットライン群が前記マト
リックスの行列が形成されることを特徴とする請求項１
に記載の不揮発性半導体記憶素子装置。
【請求項３】前記ワードライン群と第２のビットライ
ン群が前記マトリックスの行をなし、前記ソースライン
群と第１のビットライン群が前記マトリックスの列をな
すことを特徴とする請求項１に記載の不揮発性半導体記
憶装置。
【請求項４】前記ソースライン群と第２のビットライン
群が前記マトリックスの行をなし、前記ワードライン群
と第１のビットライン群が前記マトリックスの列をなす
ことを特徴とする請求項２に記載の不揮発性半導体記憶
装置。
【請求項５】単一の伝導特性をもつ半導体に直接または
常誘電体を介して隣接された強誘電体からなるゲート絶
縁膜とゲート電極、前記半導体と逆の伝導特性を持ち前
記半導体の両側に形成された高伝導性半導体からなるソ
ース・ドレイン部を有し、ソース及びドレイン部の一部
と、前記半導体で強誘電体に覆われていない部分にまた
がって、常誘電体と互いに電気的に連結された電極を形
成してなる一対のスイッチングトランジスターを形成し
ていることを特徴とする不揮発性半導体記憶素子。