JPH03104285A

JPH03104285A - 不揮発性半導体メモリ

Info

Publication number: JPH03104285A
Application number: JP1242840A
Authority: JP
Inventors: Hiroyasu Yamada; 裕康山田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1991-05-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電気的に書込み／読出し／消去が可［従来の
技術及び解決すべき課８］従来、電気的に書込み／続出し／消去の可能なの不揮発
性半導体メモリ（ＥＥＦＲＯＭ）装置は、第８図に示す
ようにアドレスライン１１と、データライン１２及びプ
ログラムライン１３が縦横に形成され、交点部分にメモ
リセル１４が設けられる。このメモリセル１４は、第１
，第２の選択用トランジスタ１５．１６及び例えばフロ
ーティングゲート型のメモリ用トランジスタ１７からな
っている。

上記第１の選択用トランジスタ１５は、ゲート電極がア
ドレスライン１１に接続され、ドレイン電極がデータラ
イン１２に接続され、ソース電極がメモリ用トランジス
タ１７のゲート電極に接続される。また、第２の選択用
トランジスタ１６は、ゲート電極がアドレスライン１１
に接続され、ドレイン電極がプログラムライン１３に接
続され、ソース電極がメモリ用トランジスタ１７のドレ
イン電極に接続される。そして、このメモリ用トランジ
スタ１７のソース電極には、接地電位あるいは一定の電
位が与えられる。上記第１の選択用トランジスタ１５は
データの書込み／消去用であり、第２の選択用トランジ
スタ１６はデータの読出し用である。

上記のように従来の不揮発性半導体メモリ装置は、第１
，第２の選択用トランジスタ１５．１６及びメモリ用ト
ランジスタ１７により１メモリセルを構成しており、こ
のためアドレスライン１１、データライン１２、プログ
ラムライン１３等、多種の配線が必要となり、集積度が
上がらないという問題があった。

また、最近では第９図に示すようにカルコゲナイド●ア
モルファス半導体を用いたダイオード・マトリックス●
メモリが考えられている。このダイオード・マト−リッ
クス●メモリは、各メモリセルがダイオード１８及びキ
ャパシタンスによりメモリ機能を持たせたメモリ用トラ
ンジスタ１９により構成されるものであるが、メモリ内
容の書き換えに大電流を必要とすることや、カルコゲナ
イド素子の信頼性が低く、また、良好な再現性が得られ
ないために未だ実用化に至っていない。

本発明は上記実情に鑑みて成されたもので、メモリサイ
ズを小さくして集積度を向上し得ると共に、書込み／消
去／読出しの動作制御を簡単に行なうことができ、かつ
、１回のアドレス指定でそのライン上の各セルに対して
書込み／消去を独立して行ない得る不揮発性半導体メモ
リの駆動方法を提供することを目的とする。

［課題を解決するための手段及び作用］本発明は、絶縁
基板の上に第１の電極を形成すると共に、この第１の電
極の上に電荷蓄積機能を持つ絶縁膜を介して半導体層を
積層し、更にその上に第２の電極を形成してダイオード
機能を有するメモリ素子を構威し、上記第１の電極をア
ドレスラインに接続し、上記第２の電極をデータライン
に接続してメモリアレイを構成したものである。

上記のように構成した不揮発性半導体メモリは、メモリ
セル自体でメモリ機能及びダイオードの機能を有してい
るので、選択用トランジスタを使用することなく、メモ
リアレイを構成することができる。このためメモリセル
のサイズを小さくできると共に、回路配線の種類を少な
くして集積度を向上することができる。

［実施例】以下、図面を参照して本発明の一実施例を説明する。

第１図は１つのメモリセル部分を示す断面図である。同
図に示すようにメモリセル２０は、ガラス等からなる絶
縁基板２１の上に下部電極２２を形成し、更にその上に
ＳＬＮ絶縁膜２３を介して、イントリシックなアモルフ
ァスＳｔ膜２４、オーミックコンタクト用の０１アモル
ファスＳｔ膜２５、上部電極２６を積層している。

すなわち、上記メモリセル２０は、ＳｉＮ絶縁膜２３と
アモルファスＳｉ膜２４とオーミックコンタクト用ｎ＋
アモルファスＳｌ膜２５とを電極２２．２６によりサン
ドイッチ状に形成した構造になっており、ＳｉＮ絶縁膜
２３が固定キャパシタンス部、アモルファスＳｉ膜２４
が可変キャパシタンス部を構成している。そして、上記
ＳｉＮ絶縁膜２３としてシリコン原子Ｓｉと窒素原子Ｎ
との組成比（Ｓｉ／Ｎ）を化学量論比（Ｓｉ／Ｎ−０．
７５）より太き＜　　（Ｓ　ｉ／Ｎ−０．　　８゜５〜
１．１程度）したＳｉＮ膜を用いることにより、トラッ
プ準位を増大させてメモリ機能を持たせている。

第２図は上記メモリセル２０の印加電圧Ｖと、最大容量
Ｃ■ａＸと容量Ｃとの割合である容量比の関係を示す特
性図で、ヒステリシス特性を有している。この特性図は
、メモリセル２０に対し、下部電極２２側に正電位、上
部電極２６側に接地電位を与えた場合を示している。上
記最大容量Ｃ　ｗａｘはＳｉＮ絶縁膜２３の容量に等し
く、Ｃ　ｗｉｎはアモルファスＳｉ膜２４の空乏層の伸
びにより定まる。上記メモリセル２０に対し、下部電極
２２側（ＳｉＮ絶縁膜２３側）に高電圧を印加した場合
を書込みと規定すると、読出し電圧ｖＲにおける容量値
はほぼＣ■ｉｎ　ｓまた、逆に負の高電圧を印加した場
合を消去と規定すると、読出し電圧ＶＲにおける容量値
はほぼＣ　ｗａｘとなる。

第３図は、上記メモリセル２０のＳｉＮ絶縁膜２３を２
０００λ、アモルラアスＳｉＨ２４を４５００λにした
場合の印加電圧ＶＣとヒステリシス幅ΔＶｔを示したも
のである。上記のように構成されたメモリセル２０は、
ｒ＋３５ＶＪの電圧でデータが書込まれるのに対し、ｒ
−８０ＶＪの電圧になるまで記憶データは消去されない
。これは「＋」側ではｎ型であるアモルファスＳｉ膜２
４の表面が蓄積状態であるため、書込み電圧であるｒ＋
３５ＶＪがそのままＳｉＮ絶縁膜２３にかかるのに対し
、「一」側ではＳｉＮ絶縁膜２３から半導体層方向へ空
乏層が伸びるためで、このときの空乏層容量が約８０ｐ
Ｆ，ＳＬＮ絶縁膜２３の容ｍｃｓ＋ｓが１００ｐＦであ
るので、実効的にｒ−３５ＶＪの電圧がＳｉＮ絶縁膜２
３の両端に加わるためには約「−　８　０　ＶＪの電圧
を印加する？要があることが計算できる。

上記したようにメモリセル２０は、メモリ●キャパシタ
ンス・ダイオードの機能を有しているので、このメモリ
セル２０を用いて第４図に示すようなマトリックスアレ
イを構成することができる。

すなわち、複数のアドレスライン３１ａ，３ｌｂ．・・
・及びデータライン３２ａ．３２ｂ，・・・が縦横に形
成され、その各交点部分にメモリセル２０目．２０！２
．・・・　２０■１，２０■２，・・・がそれぞれ配置
される。上記メモリセル２０．．２０＋■，・・・２　
０　２１，　　２　０　２２．・・・は、下部電極２２
側がアドレスライン３１ａ，３ｌｂ，・・・に接続され
、上部電極２６側がデータライン３２ａ，３２ｂ，・・
・に接続される。

次に上記のように構成されたメモリ回路に対する駆動方
法について説明する。

第５図は、上記メモリ回路に対するデータ書込みの一例
を示したものである。今、メモリセル２０。に対しての
みデータを書込むものとすれば、選択するアドレスライ
ン３１ａに例えばｒ４　０　ＶＪ？選択（書込み）電圧
Ｖｗを与え、非選択のアドレスライン３　１　ｂ　ｒ　
　３　１　ｃ　＊　・・・にはｒＯＶＪの電位を与える
。また、上記アドレスライン３１ａを選択するタイミン
グで、データライン３２ａ，３２ｂ，・・・に次のよう
な駆動電圧を与える。すなわち、データ゜の書込みを・
行なうメモリセル２０．１に対するデータライン３２ａ
に「Ｏｖ」、データの書込みを行なわない他のデータラ
イン３２ｂ，３２Ｃ，・・・に選択電圧と同じｒ４０Ｖ
Ｊの電圧ＶＷを与える。

上記のような駆動電圧を与えることにより、選択された
アドレスライン３１ａにおいては、メモリセル２０１，
の両端間にｒ＋４０ＶＪの電位差（下部電極２２側を基
準として）を生じ、他のメモリセル２　０　１２．　　
２　０　ｒｓ，・・・の両端間は同電位となる。この結
果、メモリセル２０．１に対してデータの書込みが行な
われ、他のメモリセル２０１■，２　０　１３，・・・
にはデータの書込みは行なわれない。

また、非選択のアドレスライン３ｌｂ，・・・において
は、メモリセル２０■１，２０２■，・・・の両端間？
ｒ−４０ＶＪの電位差（下部電極２２側を基準として）
を生じるが、消去電圧までは達しないので、記憶内容が
そのまま保持される。

上記データの書込みを行なう場合には、予め第６図に示
すようにしてメモリセル２０■＊　２　０　１　２１・
・・　２０■ｌａ　２　０　２２＋　・・・の保持デー
タを全て消去しておく。まず、選択するアドレスライン
３１ａに例えばｒ−８０ＶＪの選択（消去）電圧ｖＥを
与え、非選択のアドレスライン３ｌｂ，・・・には「Ｏ
ｖ」を与える。また、データライン３２ａ．３２ｂ．・
・・は、全てｒｏＶＪの電位に保持する。

上記のような消去電圧を与えることにより、選択された
アドレスライン３１ａにおいては、メモリセル２　０　
！１．　２　０　＋２．・・・の両端間にｒ−８０ＶＪ
の電位差（下部電極２２側を基準として）を生じ、記憶
データが消去される。

また、非選択のアドレスライン３１ｂ，・・・において
は、メモリセル２　０　２１．　２　０　２２．・・・
の両端に「Ｏｖ」の電位が与えられるので、記憶内容が
そのまま保持される。

？下、同様にしてアドレスライン３ｌｂ，・・・に順次
選択電圧ＶＢを与えることにより、全メモリセル２　０
　＋１＋　２　０　ｒ■，・・・　２０２■　２０■２
，・・・の記憶データが消去される。

上記のようにして消去モードと書込みモードの２サイク
ルで、・任意のメモリセルを書込み／消去の任意の状態
に設定することができる。

次に上記のようにしてメモリ回路に書込んだデータを読
出す場合の例について説明する。第７図はデータ読出し
時の回路構成例を示したものである。同図にに示すよう
にアドレスライン３１ａ，３１ｂ，・・・の一端にに選
択用ＦＥＴ４１ａ．４ｌｂ，・・・のドレイン電極がそ
れぞれ接続される。

この選択用ＦＥＴ４　１　ａ，４　ｌ　ｂ，−・・は、
ソース電極が接地され、ゲート電極がアドレスデコーダ
４２に接続される。

一方、データライン３　２ａ　，３　２　ｂ　＊　・・
・の一端には、読出し用ＦＥＴ４３ａ，４３ｂ，・・・
のドレイン電極がそれぞれ接続される。この読出し用Ｆ
ＥＴ４３ａ，４３ｂ，−・・は、ゲート電極が読出し用
デコーダ４４に接続され、ソース電極から出力される信
号がセンスアンプ（図示せず）へ送られる。

上記の構成において、読出しモードが指定されると、デ
ータライン３２ａ，３２ｂ，・・・に例えば５ｖ程度の
読出し電圧ＶＲが与えられる。そして、アドレスデコー
ダ４２は、指定アドレスに応じて例えば選択用Ｆ　ＥＴ
４　１　ａに選択信号を与える。

これにより選択用ＦＥＴ４１ａがオンし、アドレスライ
ン３１ａがＯＶ（接地レベル）に保持される。また、他
の選択用ＦＥＴ４ｌｂ，・・・はオフ状態に保持され、
非選択のアドレスライン３１ｂ，・・・は、ハイインピ
ーダンス（ＨＺ）状態に保持される。

一方、読出し用デコーダ４４は、上記選択用ＦＥＴ４１
ａが選択されるタイミングで読出し用ＦＥＴ４３ａ，４
３ｂ，・・・に選択信号を与える。この選択信号により
読出し用ＦＥＴ４３ａ，４３ｂ，・・・がオンし、選択
されたアドレスライン３１ａ上のメモリセル２０＋１．
　２０１２，・・・の記憶？ータ、つまり、容量値がデ
ータライン３２ａ，３２ｂ，・・・に読出され、読出し
用ＦＥＴ４３ａ，４３ｂ，・・・を介して図示しないセ
ンスアンプへ送られる。すなわち、データライン３２ａ
．３２ｂ，・・・に与えた読出し電圧■３は、メモリセ
ル２０＋■，２０＋２，・・・の容量値に応じて変化す
るので、その電圧レベルの変化が記憶データとしてセン
スアンプへ送られる。このとき非遺択アドレスライン３
ｌｂ，・・・はハイインピーダンス（ＨＺ）に保持され
ているので、この非選択アドレスライン３ｌｂ，・・・
上のメモリセル２０■１＋　２　０　２２＋・・・の記
憶データは読出されない。以下、同様にしてアドレスデ
コーダ４２からの信号により選択用ＦＥＴ４ｌｂ，・・
・が選択され、各アドレスライン３ｌｂ，・・・毎にメ
モリセルの記憶データが読出し用Ｆ　ＥＴ４　３　ａ，
　４　３　ｂ，・・・を介してセンスアンプに読出され
る。

［発明の効果】以上詳記したように本発明によれば、絶縁基板の上に第
１の電極を形戊すると共に、この第１の電極の上に電荷
蓄積機能を持つ絶縁膜を介して半導体層を積層し、更に
その上に第２の電極を形成し、上記第１の電極をアドレ
スラインに接続し、第２の電極をデータラインに接続し
てメモリアレイを構成するようにしたので、メモリセル
自体でメモリ機能及びダイオードの機能を持たせること
ができ、選択用トランジスタを使用することなくメモリ
アレイを構成できる。このためメモリセルのサイズを小
さくできると共に、回路配線の種類を少なくして集積度
を向上することができる。また、メモリセルの材料とし
てプラズマＣＶＤ法により形成できるＳｉＮとアモルフ
ァスＳｔを使用しているので、大型のガラス基板上に形
成でき、安価で大容量のメモリを構成することができる
。

【図面の簡単な説明】

第１図ないし第７図は本発明の一実施例を示すもので、
第１図は１メモリセルの構成を示す断面図、第２図は第
１図のメモリセルの印加電圧と容量比との関係を示す特
性図、第３図は上記メモリセルの印加電圧とヒステリシ
ス幅との関係を示す特性図、第４図は上記メモリセルを
用いたメモリセルアレイの構成図、第５図は上記メモリ
セルに対する書込みモード時の駆動例を示す図、第６図
は上記メモリセルに対する消去モード時の駆動例を示す
図、第７図は上記メモリセルに対する読出しモード時の
回路構成例を示す図、第８図は従来の不揮発性半導体メ
モリの構成例を示す等価回路図、第９図は従来のカルコ
ゲナイド●アモルファス半導体を用いたダイオード・マ
トリックス・メモリの構成を示す等価回路図である。２１・・・絶縁基板、２２・・・下部電極、２３・・・
ＳｉＮ絶縁膜、２４・・・アモルファスＳｔ膜、２５・
・・オーミックコンタクト用ｎ＋アモルファスＳｉ膜、
２　６−・・上部電極、３１ａ，３ｌｂ，−．・・・ア
ドレスライン、３　２　ａ，　　３　２　ｂ，・・・・
・・データライン、４　１　ａ，　４　ｌ　ｂ，・・・
，・・・選択用ＦＥＴ，４２・・・アドレスデコーダ、
４３ａ，４３ｂ，・・・，・・・読出し用ＦＥＴ，４４
・・・読出し用デコーダ。

Claims

【特許請求の範囲】

（１）絶縁基板の上に、第１の電極と、電荷蓄積機能を
持つ絶縁膜と、半導体層と、第２の電極とを積層形成し
たことを特徴とする不揮発性半導体メモリ。
（２）絶縁基板の上に、第１の電極と、電荷蓄積機能を
持つ絶縁膜と、半導体層と、第２の電極とを積層形成し
てメモリ素子を構成し、上記第２の電極をアドレスライ
ンに接続し、上記第２の電極をデータラインに接続して
メモリアレイを構成することを特徴とする不揮発性半導
体メモリ。