JPH05206411A - 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 - Google Patents
不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法Info
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- JPH05206411A JPH05206411A JP4012177A JP1217792A JPH05206411A JP H05206411 A JPH05206411 A JP H05206411A JP 4012177 A JP4012177 A JP 4012177A JP 1217792 A JP1217792 A JP 1217792A JP H05206411 A JPH05206411 A JP H05206411A
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Abstract
(57)【要約】
【構成】メモリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・
・・を、電荷を蓄積するためのＭＦＳＦＥＴ１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄ・・・と、ＭＦＳＦＥＴ１１Ａ，
１１Ｂ，１１Ｃ，１１Ｄ・・・に直列接続された読み出
し用のＭＯＳＦＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・
・・と、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
・・・のゲートに接続された書き込み・消去用のＭＯＳ
ＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・とから構
成する。 【効果】ＭＯＳＴＦＴのチャネル部、ソース−ドレイン
部を半導体基板に形成しなくても済み、メモリセルの面
積を縮小することができる。
・・を、電荷を蓄積するためのＭＦＳＦＥＴ１１Ａ，１
１Ｂ，１１Ｃ，１１Ｄ・・・と、ＭＦＳＦＥＴ１１Ａ，
１１Ｂ，１１Ｃ，１１Ｄ・・・に直列接続された読み出
し用のＭＯＳＦＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・
・・と、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
・・・のゲートに接続された書き込み・消去用のＭＯＳ
ＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・とから構
成する。 【効果】ＭＯＳＴＦＴのチャネル部、ソース−ドレイン
部を半導体基板に形成しなくても済み、メモリセルの面
積を縮小することができる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶装置の駆動方法に関する。
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶装置の駆動方法に関する。
【０００２】
【従来の技術】従来より、強誘電体を用いた不揮発性記
憶装置（以下、不揮発性メモリという）として、図６に
示されるように、１つの強誘電体キャパシタ１と、１つ
のスイッチング用ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）という）２とを１つの不揮発性記憶素
子（以下、メモリセルとういう）とし、このメモリセル
をアレイ状に配置したものが提案されている( 「ＶＬＳ
Ｉ ＳＹＳＴＥＭ ＤＥＳＩＧＮ」 １９８８ ＭＡＹ
ＰＰ１１７〜１２３ Ｓ．ＢＡＫＥおよび特開昭６３
−２０１９９８号公報参照）。
憶装置（以下、不揮発性メモリという）として、図６に
示されるように、１つの強誘電体キャパシタ１と、１つ
のスイッチング用ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）という）２とを１つの不揮発性記憶素
子（以下、メモリセルとういう）とし、このメモリセル
をアレイ状に配置したものが提案されている( 「ＶＬＳ
Ｉ ＳＹＳＴＥＭ ＤＥＳＩＧＮ」 １９８８ ＭＡＹ
ＰＰ１１７〜１２３ Ｓ．ＢＡＫＥおよび特開昭６３
−２０１９９８号公報参照）。
【０００３】上記不揮発性メモリでは、非破壊読み出し
ではなく破壊読み出しであるため、強誘電体の分極反転
が多く、強誘電体薄膜の疲労が大きくなり、書き換え可
能回数が減少する。また、センス用にＤＲＡＭと同等の
電荷量（約３０ｆＦ）が必要であり、ある程度大きな残
留分極が必要である。そのため、強誘電体材料の選択巾
が小さくなる上、微細化の適性にも限界があり、メモリ
の製造が困難であった。
ではなく破壊読み出しであるため、強誘電体の分極反転
が多く、強誘電体薄膜の疲労が大きくなり、書き換え可
能回数が減少する。また、センス用にＤＲＡＭと同等の
電荷量（約３０ｆＦ）が必要であり、ある程度大きな残
留分極が必要である。そのため、強誘電体材料の選択巾
が小さくなる上、微細化の適性にも限界があり、メモリ
の製造が困難であった。
【０００４】これに対処するために、メモリセルに強誘
電体ゲート膜を有する電界効果トランジスタ（以下、Ｍ
ＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴという）を用いると、
非破壊読み出しが可能となり、図６の不揮発性メモリよ
りも書き換え可能回数が向上する。また、センス用に必
要になるのは残留分極による電荷量ではなく電荷密度で
あるため、ＭＯＳＦＥＴの微細化が可能である。さら
に、センス用に必要とする残留分極は、１μＣ／ｃｍ2
以下と比較的小くて済み、材料の選択巾も大きくなって
メモリの製造が簡単となる。
電体ゲート膜を有する電界効果トランジスタ（以下、Ｍ
ＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴという）を用いると、
非破壊読み出しが可能となり、図６の不揮発性メモリよ
りも書き換え可能回数が向上する。また、センス用に必
要になるのは残留分極による電荷量ではなく電荷密度で
あるため、ＭＯＳＦＥＴの微細化が可能である。さら
に、センス用に必要とする残留分極は、１μＣ／ｃｍ2
以下と比較的小くて済み、材料の選択巾も大きくなって
メモリの製造が簡単となる。
【０００５】ここで、図７にＭＦＳＦＥＴの断面図を示
す。図において、ＡはＰ型シリコン基板、ＳＤはＮ型の
ソース−ドレイン拡散層、３はゲート電極となる導電性
薄膜、４は強誘電体ゲート膜、５は層間絶縁膜、６はソ
ース−ドレイン電極であって、導電性薄膜３と強誘電体
ゲート膜４とでＭＦＳ構造をとっている。強誘電体材料
としては、主にＰＺＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、Ｂａ
ＴｉＯ3 等のＡＢＯ3 型（Ａ，Ｂ：金属元素）であるペ
ロブスカイト構造のものが用いられているが、強誘電性
を示す材料であればその限りではない。他の材料として
は、例えば、ＢａＭｇＦ4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣ
ｌ4 等のハロゲン化合物、Ｚｎ1-X Ｃｄ x Ｔｅ、ＧｅＴ
ｅ、Ｓｎ2 Ｐ2 Ｓ6 等のカルコゲン化合物等が考えられ
る。ただし、導電性薄膜３と強誘電体ゲート膜４、また
は強誘電体ゲート膜４とソース−ドレイン拡散層ＳＤと
の間に、バッファ層をはめこむことも可能である。
す。図において、ＡはＰ型シリコン基板、ＳＤはＮ型の
ソース−ドレイン拡散層、３はゲート電極となる導電性
薄膜、４は強誘電体ゲート膜、５は層間絶縁膜、６はソ
ース−ドレイン電極であって、導電性薄膜３と強誘電体
ゲート膜４とでＭＦＳ構造をとっている。強誘電体材料
としては、主にＰＺＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、Ｂａ
ＴｉＯ3 等のＡＢＯ3 型（Ａ，Ｂ：金属元素）であるペ
ロブスカイト構造のものが用いられているが、強誘電性
を示す材料であればその限りではない。他の材料として
は、例えば、ＢａＭｇＦ4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣ
ｌ4 等のハロゲン化合物、Ｚｎ1-X Ｃｄ x Ｔｅ、ＧｅＴ
ｅ、Ｓｎ2 Ｐ2 Ｓ6 等のカルコゲン化合物等が考えられ
る。ただし、導電性薄膜３と強誘電体ゲート膜４、また
は強誘電体ゲート膜４とソース−ドレイン拡散層ＳＤと
の間に、バッファ層をはめこむことも可能である。
【０００６】上記ＭＦＳＦＥＴの強誘電体は、図８のよ
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
【０００７】ＭＦＳＦＥＴを用いた不揮発性メモリとし
ては、図９のように、ＭＦＳＦＥＴ７のソースとドレイ
ンにスイッチング用ＭＯＳＦＥＴ８，９をそれぞれ直列
に接続し、計３つのトランジスタを１つのメモリセルと
し、これをアレイ状に配置たものが提案されている（特
開平２−６４９９３号公報）。図９のＭＦＳＦＥＴを用
いた不揮発性メモリの書き込み動作および書き込み動作
を説明する。まず、書き込みに際しては、ワードライン
ＷＬ１をＶcc電位にしてＭＯＳＦＥＴ８をＯＮすると共
に、ワードラインＷＬ２をＶss電位（接地電位）にして
ＭＯＳＦＥＴ９をＯＦＦにし、ビットラインＢＬからデ
ータをＭＦＳＦＥＴ７のソース−基板に印加する。これ
により、ＭＦＳＦＥＴ７はゲート−基板間にＶcc／２電
位が印加されて強誘電体が所定の電気分極状態になり、
データの書き込みが可能となる。
ては、図９のように、ＭＦＳＦＥＴ７のソースとドレイ
ンにスイッチング用ＭＯＳＦＥＴ８，９をそれぞれ直列
に接続し、計３つのトランジスタを１つのメモリセルと
し、これをアレイ状に配置たものが提案されている（特
開平２−６４９９３号公報）。図９のＭＦＳＦＥＴを用
いた不揮発性メモリの書き込み動作および書き込み動作
を説明する。まず、書き込みに際しては、ワードライン
ＷＬ１をＶcc電位にしてＭＯＳＦＥＴ８をＯＮすると共
に、ワードラインＷＬ２をＶss電位（接地電位）にして
ＭＯＳＦＥＴ９をＯＦＦにし、ビットラインＢＬからデ
ータをＭＦＳＦＥＴ７のソース−基板に印加する。これ
により、ＭＦＳＦＥＴ７はゲート−基板間にＶcc／２電
位が印加されて強誘電体が所定の電気分極状態になり、
データの書き込みが可能となる。
【０００８】一方、読み出し動作においては、ワードラ
インＷＬ２をＶcc電位にしてＭＯＳＦＥＴ９をＯＮにし
ておき、ワードラインＷＬ１をＶcc電位にしてＭＯＳＦ
ＥＴ８をＯＮにする。ここで、予めプリチャージ回路
（図示せず）によりビットラインＢＬにＶcc／２以上の
電位をプリチャージしておくと、ＭＦＳＦＥＴ７が導通
している場合には電流が流れ、ＭＦＳＦＥＴ７が接続さ
れているビットラインＢＬの電位が下がる。これに対し
て、ＭＦＳＦＥＴ７が導通していない場合には電流が流
れないので、ＭＦＳＦＥＴ７が接続されているビットラ
インＢＬの電位は変わらない。したがって、ＭＦＳＦＥ
Ｔ７の導通、非導通をデータの「１」、「０」に対応さ
せ、ビットラインＢＬの電位変化を対応するセンスアン
プ（図示せず）により検出、増幅することでデータの読
み出しが可能になる。この場合、読み出しによる妨害で
ＭＦＳＦＥＴ７の強誘電体の電機分極状態が大きな影響
を受けないように、ビットラインＢＬのプリチャージレ
ベルを前記したようにＶcc／２近くの電位に設定する必
要がある。
インＷＬ２をＶcc電位にしてＭＯＳＦＥＴ９をＯＮにし
ておき、ワードラインＷＬ１をＶcc電位にしてＭＯＳＦ
ＥＴ８をＯＮにする。ここで、予めプリチャージ回路
（図示せず）によりビットラインＢＬにＶcc／２以上の
電位をプリチャージしておくと、ＭＦＳＦＥＴ７が導通
している場合には電流が流れ、ＭＦＳＦＥＴ７が接続さ
れているビットラインＢＬの電位が下がる。これに対し
て、ＭＦＳＦＥＴ７が導通していない場合には電流が流
れないので、ＭＦＳＦＥＴ７が接続されているビットラ
インＢＬの電位は変わらない。したがって、ＭＦＳＦＥ
Ｔ７の導通、非導通をデータの「１」、「０」に対応さ
せ、ビットラインＢＬの電位変化を対応するセンスアン
プ（図示せず）により検出、増幅することでデータの読
み出しが可能になる。この場合、読み出しによる妨害で
ＭＦＳＦＥＴ７の強誘電体の電機分極状態が大きな影響
を受けないように、ビットラインＢＬのプリチャージレ
ベルを前記したようにＶcc／２近くの電位に設定する必
要がある。
【０００９】
【発明が解決しようとする課題】図９の不揮発性メモリ
は、ＭＦＳＦＥＴ７を形成した半導体基板にウェル７ａ
が形成されており、原則的に基板電圧を操作してウェル
７ａからＭＦＳＦＥＴ７に反転電圧をかけないと、ＭＦ
ＳＦＥＴ７に書き込まれたデータは消去されない。しか
しながら、図９の不揮発性メモリにおいては、書き込み
時に、非選択セルのＭＦＳＦＥＴの強誘電体ゲート膜に
不要な弱電圧がかかる。しかも、この電圧は、他のセル
の書き込み状態により変化し、非常に不安定なものとな
る。そのため、ＭＦＳＦＥＴに書き込まれたデータが破
壊されることは起こらないものの、強誘電体が分極反転
する以下の電圧がかかるため、いわゆるソフトライトに
よりＯＮ状態でのＭＦＳＦＥＴのドレイン電流が低下す
る等、読み出しにおける信頼性が低下してしまうことが
あった。
は、ＭＦＳＦＥＴ７を形成した半導体基板にウェル７ａ
が形成されており、原則的に基板電圧を操作してウェル
７ａからＭＦＳＦＥＴ７に反転電圧をかけないと、ＭＦ
ＳＦＥＴ７に書き込まれたデータは消去されない。しか
しながら、図９の不揮発性メモリにおいては、書き込み
時に、非選択セルのＭＦＳＦＥＴの強誘電体ゲート膜に
不要な弱電圧がかかる。しかも、この電圧は、他のセル
の書き込み状態により変化し、非常に不安定なものとな
る。そのため、ＭＦＳＦＥＴに書き込まれたデータが破
壊されることは起こらないものの、強誘電体が分極反転
する以下の電圧がかかるため、いわゆるソフトライトに
よりＯＮ状態でのＭＦＳＦＥＴのドレイン電流が低下す
る等、読み出しにおける信頼性が低下してしまうことが
あった。
【００１０】また、ＭＦＳＦＥＴ７の強誘電体ゲート膜
に反転電圧をかけるために、ウェル７ａを形成している
から、製造プロセスや回路構成が複雑となる上、面積も
増大していた。本発明は、上記に鑑み、ＭＦＳＦＥＴを
用い、非破壊読み出しで信頼性の高い不揮発性記憶素子
およびこれを利用した不揮発性記憶装置を微小面積で実
現することを目的とし、ならびに不揮発性記憶装置の駆
動方法の提供も目的とする。
に反転電圧をかけるために、ウェル７ａを形成している
から、製造プロセスや回路構成が複雑となる上、面積も
増大していた。本発明は、上記に鑑み、ＭＦＳＦＥＴを
用い、非破壊読み出しで信頼性の高い不揮発性記憶素子
およびこれを利用した不揮発性記憶装置を微小面積で実
現することを目的とし、ならびに不揮発性記憶装置の駆
動方法の提供も目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
の本発明請求項１の不揮発性記憶素子は、電荷を蓄積す
るための強誘電体ゲート膜を有する第１の電界効果トラ
ンジスタと、第１の電界効果トランジスタに直列接続さ
れた読み出し用の第２の電界効果トランジスタと、第１
の電界効果トランジスタのゲートに接続された書き込み
・消去用の薄膜トランジスタとを備えたものである。
の本発明請求項１の不揮発性記憶素子は、電荷を蓄積す
るための強誘電体ゲート膜を有する第１の電界効果トラ
ンジスタと、第１の電界効果トランジスタに直列接続さ
れた読み出し用の第２の電界効果トランジスタと、第１
の電界効果トランジスタのゲートに接続された書き込み
・消去用の薄膜トランジスタとを備えたものである。
【００１２】請求項２の不揮発性記憶素子は、請求項１
記載の不揮発性記憶素子において、薄膜トランジスタの
チャネル部が、絶縁膜を介して第１の電界効果トランジ
スタの不純物拡散層上に形成されたものである。請求項
３の不揮発性記憶装置は、請求項２記載の不揮発性記憶
素子が、マトリックス状に配置された構成を含むもので
ある。
記載の不揮発性記憶素子において、薄膜トランジスタの
チャネル部が、絶縁膜を介して第１の電界効果トランジ
スタの不純物拡散層上に形成されたものである。請求項
３の不揮発性記憶装置は、請求項２記載の不揮発性記憶
素子が、マトリックス状に配置された構成を含むもので
ある。
【００１３】請求項４の不揮発性記憶装置の駆動方法
は、請求項３記載の不揮発性記憶装置において、薄膜ト
ランジスタのソースに書き込み・消去用のワードライン
を接続し、第２の電界効果トランジスタのゲートに読み
出し用のワードラインを、ソースにビットラインをそれ
ぞれ接続し、読み出し時に、読み出しする不揮発性記憶
素子に接続されたビットラインに対して電流ＳＡを供給
し、読み出しする不揮発性記憶素子を選択するため、当
該不揮発性記憶素子に接続された読み出し用のワードラ
インに対して電圧Ｖccを印加し、書き込み時に、書き込
みする不揮発性記憶素子に接続された書き込み・消去用
のワードラインおよびビットライン以外の全てのライン
を接地状態として、書き込みする不揮発性記憶素子に接
続された書き込み・消去用のワードラインに対して電圧
Ｖppを印加し、書き込みする不揮発性記憶素子を選択す
るため、当該不揮発性記憶素子に接続されたビットライ
ンに対して電圧Ｖccを印加し、消去時に、消去する不揮
発性記憶素子に接続された書き込み・消去用のワードラ
インおよびビットライン以外の全てのラインを接地状態
として、書き込みする不揮発性記憶素子に接続された書
き込み・消去用のワードラインに対して書き込み時と極
性の異なる電圧−Ｖppを印加し、書き込みする不揮発性
記憶素子を選択するため、当該不揮発性記憶素子に接続
されたビットラインに対して電圧Ｖccを印加するもので
ある。
は、請求項３記載の不揮発性記憶装置において、薄膜ト
ランジスタのソースに書き込み・消去用のワードライン
を接続し、第２の電界効果トランジスタのゲートに読み
出し用のワードラインを、ソースにビットラインをそれ
ぞれ接続し、読み出し時に、読み出しする不揮発性記憶
素子に接続されたビットラインに対して電流ＳＡを供給
し、読み出しする不揮発性記憶素子を選択するため、当
該不揮発性記憶素子に接続された読み出し用のワードラ
インに対して電圧Ｖccを印加し、書き込み時に、書き込
みする不揮発性記憶素子に接続された書き込み・消去用
のワードラインおよびビットライン以外の全てのライン
を接地状態として、書き込みする不揮発性記憶素子に接
続された書き込み・消去用のワードラインに対して電圧
Ｖppを印加し、書き込みする不揮発性記憶素子を選択す
るため、当該不揮発性記憶素子に接続されたビットライ
ンに対して電圧Ｖccを印加し、消去時に、消去する不揮
発性記憶素子に接続された書き込み・消去用のワードラ
インおよびビットライン以外の全てのラインを接地状態
として、書き込みする不揮発性記憶素子に接続された書
き込み・消去用のワードラインに対して書き込み時と極
性の異なる電圧−Ｖppを印加し、書き込みする不揮発性
記憶素子を選択するため、当該不揮発性記憶素子に接続
されたビットラインに対して電圧Ｖccを印加するもので
ある。
【００１４】
【作用】上記請求項１による課題解決手段において、書
き込み・消去用の素子に薄膜トランジスタを用いている
から、この薄膜トランジスタのチャネル部、ソース−ド
レイン部を半導体基板に形成しなくても済む。よって、
不揮発性記憶素子の面積を縮小することができる。
き込み・消去用の素子に薄膜トランジスタを用いている
から、この薄膜トランジスタのチャネル部、ソース−ド
レイン部を半導体基板に形成しなくても済む。よって、
不揮発性記憶素子の面積を縮小することができる。
【００１５】請求項２では、薄膜トランジスタのチャネ
ル部を、絶縁膜を介して第１の電界効果トランジスタの
不純物拡散層上に形成して、第１の電界効果トランジス
タの不純物拡散層に接地しないようにしているから、半
導体基板に消去用のウェルを形成することなく、薄膜ト
ランジスタのソース−ドレイン部に書込電圧と極性の異
なる消去電圧を印加することができる。よって、不揮発
性記憶素子の製造プロセスおよび回路構成が簡単となる
のみならず、ウェルを形成しなくても済む分、不揮発性
記憶素子の面積をさらに縮小することができる。
ル部を、絶縁膜を介して第１の電界効果トランジスタの
不純物拡散層上に形成して、第１の電界効果トランジス
タの不純物拡散層に接地しないようにしているから、半
導体基板に消去用のウェルを形成することなく、薄膜ト
ランジスタのソース−ドレイン部に書込電圧と極性の異
なる消去電圧を印加することができる。よって、不揮発
性記憶素子の製造プロセスおよび回路構成が簡単となる
のみならず、ウェルを形成しなくても済む分、不揮発性
記憶素子の面積をさらに縮小することができる。
【００１６】請求項３では、請求項２記載の不揮発性記
憶素子をマトリックス状に配置した構成を含んでいるか
ら、不揮発性記憶装置の面積を小さくできる。請求項４
において、読み出し時には、選択された不揮発性記憶素
子の読み出し用の第２電界効果トランジスタがＯＮし、
第１の電界効果トランジスタが書き込み状態であれば、
ビットラインの電圧が降下する。このビットラインの電
圧変化を検出・増幅することで、選択された不揮発性記
憶素子のデータが読み出される。
憶素子をマトリックス状に配置した構成を含んでいるか
ら、不揮発性記憶装置の面積を小さくできる。請求項４
において、読み出し時には、選択された不揮発性記憶素
子の読み出し用の第２電界効果トランジスタがＯＮし、
第１の電界効果トランジスタが書き込み状態であれば、
ビットラインの電圧が降下する。このビットラインの電
圧変化を検出・増幅することで、選択された不揮発性記
憶素子のデータが読み出される。
【００１７】書き込み時には、選択された不揮発性記憶
素子の第１の電界効果トランジスタの強誘電体ゲート膜
に電圧Ｖppが印加され、選択された不揮発性記憶素子に
データが書き込まれる。このとき、非選択の不揮発性記
憶素子の第１の電界効果トランジスタの強誘電体ゲート
膜に電圧Ｖppがかからないため、非選択の不揮発性記憶
素子のデータがソフトライトされずに済み、非選択の不
揮発性記憶素子のデータは確実に保持される。
素子の第１の電界効果トランジスタの強誘電体ゲート膜
に電圧Ｖppが印加され、選択された不揮発性記憶素子に
データが書き込まれる。このとき、非選択の不揮発性記
憶素子の第１の電界効果トランジスタの強誘電体ゲート
膜に電圧Ｖppがかからないため、非選択の不揮発性記憶
素子のデータがソフトライトされずに済み、非選択の不
揮発性記憶素子のデータは確実に保持される。
【００１８】消去時には、選択された不揮発性記憶素子
の第１の電界効果トランジスタの強誘電体ゲート膜に電
圧−Ｖppが印加され、選択された不揮発性記憶素子のデ
ータが消去される。このとき、非選択の不揮発性記憶素
子の第１の電界効果トランジスタの強誘電体ゲート膜に
電圧−Ｖppがかからないため、非選択の不揮発性記憶素
子のデータは消去されない。
の第１の電界効果トランジスタの強誘電体ゲート膜に電
圧−Ｖppが印加され、選択された不揮発性記憶素子のデ
ータが消去される。このとき、非選択の不揮発性記憶素
子の第１の電界効果トランジスタの強誘電体ゲート膜に
電圧−Ｖppがかからないため、非選択の不揮発性記憶素
子のデータは消去されない。
【００１９】したがって、読み出し時における不揮発性
メモリの信頼性が向上し、しかもビット単位のランダム
アクセスが可能となる。
メモリの信頼性が向上し、しかもビット単位のランダム
アクセスが可能となる。
【００２０】
【実施例】以下、本発明の一実施例を図１ないし図４に
基づいて詳述する。まず、本実施例の不揮発性記憶装置
（以下、不揮発性メモリとういう）の回路構成を図１に
示す電気回路図を参照しつつ説明する。本実施例の不揮
発性メモリは、図１の如く、複数の不揮発性記憶素子
（以下、メモリセルとういう）１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄ・・・が、マトリックス状に配置されてな
り、メモリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・
は、電荷を蓄積するための強誘電体ゲート膜を有する第
１の電界効果トランジスタ（以下、ＭＦＳＦＥＴ（Ｍｅ
ｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）という）１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
・・・と、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１
Ｄ・・・に直列接続された読み出し用の第２のＭＯＳ型
電界効果トランジスタ（以下、ＭＯＳ（Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴとい
う）１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・・と、ＭＦＳ
ＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・のゲート
に接続された書き込み・消去用のＭＯＳ型薄膜トランジ
スタ（以下、ＭＯＳＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｏｒ）という）１３Ａ，１３Ｂ，１３Ｃ，
１３Ｄ・・・とから構成されている。
基づいて詳述する。まず、本実施例の不揮発性記憶装置
（以下、不揮発性メモリとういう）の回路構成を図１に
示す電気回路図を参照しつつ説明する。本実施例の不揮
発性メモリは、図１の如く、複数の不揮発性記憶素子
（以下、メモリセルとういう）１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄ・・・が、マトリックス状に配置されてな
り、メモリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・
は、電荷を蓄積するための強誘電体ゲート膜を有する第
１の電界効果トランジスタ（以下、ＭＦＳＦＥＴ（Ｍｅ
ｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）という）１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
・・・と、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１
Ｄ・・・に直列接続された読み出し用の第２のＭＯＳ型
電界効果トランジスタ（以下、ＭＯＳ（Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴとい
う）１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・・と、ＭＦＳ
ＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・のゲート
に接続された書き込み・消去用のＭＯＳ型薄膜トランジ
スタ（以下、ＭＯＳＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｏｒ）という）１３Ａ，１３Ｂ，１３Ｃ，
１３Ｄ・・・とから構成されている。
【００２１】ＭＯＳＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１
３Ｄ・・・のソースは、書き込み・消去用のワードライ
ンＷＥＷＬ１，ＷＥＷＬ２・・・に接続されている。一
方、ＭＯＳＦＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・
・のゲートは、読み出し用のワードラインＲＷＬ１，Ｒ
ＷＬ２・・・に、ソースは、ビットラインＢＬ１，ＢＬ
２・・・にそれぞれ接続されている。そして、ＭＯＳＴ
ＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・のゲート
は、ＭＯＳＦＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・
・とビットラインＢＬ１，ＢＬ２・・・との接続中間点
に接続されている。
３Ｄ・・・のソースは、書き込み・消去用のワードライ
ンＷＥＷＬ１，ＷＥＷＬ２・・・に接続されている。一
方、ＭＯＳＦＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・
・のゲートは、読み出し用のワードラインＲＷＬ１，Ｒ
ＷＬ２・・・に、ソースは、ビットラインＢＬ１，ＢＬ
２・・・にそれぞれ接続されている。そして、ＭＯＳＴ
ＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・のゲート
は、ＭＯＳＦＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・
・とビットラインＢＬ１，ＢＬ２・・・との接続中間点
に接続されている。
【００２２】上記不揮発性メモリの構造について図２，
３を参照しつつ説明する。図２は不揮発性メモリの一部
の断面図であり、ＭＦＳＦＥＴおよびＭＯＳＴＦＴの構
成が示されている。また、図３は同じくその平面図であ
る。図において、２０はＰ型シリコン基板、２１はフィ
ールド酸化膜、２２Ａ，２２ＢはＭＦＳＦＥＴのソース
−ドレイン領域となるＮ型不純物拡散層、２３はＭＦＳ
ＦＥＴのゲート電極であって、ＭＦＳＦＥＴのゲート電
極２３上には、層間絶縁層２４が形成されており、この
層間絶縁層２４の上に強誘電体膜２５およびＭＯＳＴＦ
Ｔのゲート電極となる導電性薄膜２６が順次積層されて
いる。
３を参照しつつ説明する。図２は不揮発性メモリの一部
の断面図であり、ＭＦＳＦＥＴおよびＭＯＳＴＦＴの構
成が示されている。また、図３は同じくその平面図であ
る。図において、２０はＰ型シリコン基板、２１はフィ
ールド酸化膜、２２Ａ，２２ＢはＭＦＳＦＥＴのソース
−ドレイン領域となるＮ型不純物拡散層、２３はＭＦＳ
ＦＥＴのゲート電極であって、ＭＦＳＦＥＴのゲート電
極２３上には、層間絶縁層２４が形成されており、この
層間絶縁層２４の上に強誘電体膜２５およびＭＯＳＴＦ
Ｔのゲート電極となる導電性薄膜２６が順次積層されて
いる。
【００２３】そして、ＭＯＳＴＦＴのゲート電極となる
導電性薄膜２６およびソース−ドレイン拡散層２２Ａ上
には、ＭＯＳＴＦＴのソース−ドレイン部２７Ａ，２７
Ｂおよびチャネル部２８が設けられている。特に、ＭＯ
ＳＴＦＴのチャネル部２８は、絶縁膜２９を介してＭＦ
ＳＦＥＴのソース−ドレイン拡散層２２Ａ上に形成され
ている。なお、図２中、３０は層間絶縁層、３１は保護
膜である。
導電性薄膜２６およびソース−ドレイン拡散層２２Ａ上
には、ＭＯＳＴＦＴのソース−ドレイン部２７Ａ，２７
Ｂおよびチャネル部２８が設けられている。特に、ＭＯ
ＳＴＦＴのチャネル部２８は、絶縁膜２９を介してＭＦ
ＳＦＥＴのソース−ドレイン拡散層２２Ａ上に形成され
ている。なお、図２中、３０は層間絶縁層、３１は保護
膜である。
【００２４】図４は上記不揮発性メモリの製造方法を工
程順に示す断面図であり、この図を参照しつつ不揮発性
メモリの製造方法を説明する。図４（ａ）に示す工程
は、従来のＭＯＳＴＦＴの工程とほぼ類似している。従
来のＭＯＳＴＦＴの工程と異なるのは、Ｐ型シリコン基
板２０に素子分領域を形成する際に、ＭＦＳＦＥＴのソ
ース−ドレイン領域となる一側の不純物拡散層２２Ａを
ＭＦＳＦＥＴのゲート電極２３の片側のみに形成するこ
とと、ゲート電極２３上に予め層間絶縁層２４を形成す
ることである。ゲート電極２３上に層間絶縁層２４を形
成しておくのは、後の工程において積層される強誘電体
の分極反転を防止するためである。したがって、層間絶
縁層２４は酸化シリコンのような誘電率が低い物質を用
いるのが好ましい。
程順に示す断面図であり、この図を参照しつつ不揮発性
メモリの製造方法を説明する。図４（ａ）に示す工程
は、従来のＭＯＳＴＦＴの工程とほぼ類似している。従
来のＭＯＳＴＦＴの工程と異なるのは、Ｐ型シリコン基
板２０に素子分領域を形成する際に、ＭＦＳＦＥＴのソ
ース−ドレイン領域となる一側の不純物拡散層２２Ａを
ＭＦＳＦＥＴのゲート電極２３の片側のみに形成するこ
とと、ゲート電極２３上に予め層間絶縁層２４を形成す
ることである。ゲート電極２３上に層間絶縁層２４を形
成しておくのは、後の工程において積層される強誘電体
の分極反転を防止するためである。したがって、層間絶
縁層２４は酸化シリコンのような誘電率が低い物質を用
いるのが好ましい。
【００２５】そして、図４（ｂ）のように、シリコン基
板２０、フィールド酸化膜２１、ＭＦＳＦＥＴのソース
−ドレイン拡散層２２ＡおよびＭＦＳＦＥＴのゲート電
極２３の上に、フォソリソグラフィ技術によってパター
ニングして、ＰＺＴからなる強誘電体膜２５およびＭＯ
ＳＴＦＴのゲート電極となる導電性薄膜２６を順次積層
する。なお、強誘電体材料としてはＰＺＴを使用してい
るが、前述したように強誘電性を示す材料であればその
限りではない。ただし、ＰＺＴはシリコンとの整合性が
良くないため、強誘電体膜２５に中間層を設けるのが好
ましい。中間層としては、ＣａＦ2 、ＳｒＦ2 等のホタ
ル石構造をもったフッ化物が好ましい。
板２０、フィールド酸化膜２１、ＭＦＳＦＥＴのソース
−ドレイン拡散層２２ＡおよびＭＦＳＦＥＴのゲート電
極２３の上に、フォソリソグラフィ技術によってパター
ニングして、ＰＺＴからなる強誘電体膜２５およびＭＯ
ＳＴＦＴのゲート電極となる導電性薄膜２６を順次積層
する。なお、強誘電体材料としてはＰＺＴを使用してい
るが、前述したように強誘電性を示す材料であればその
限りではない。ただし、ＰＺＴはシリコンとの整合性が
良くないため、強誘電体膜２５に中間層を設けるのが好
ましい。中間層としては、ＣａＦ2 、ＳｒＦ2 等のホタ
ル石構造をもったフッ化物が好ましい。
【００２６】次に、図４（ｃ）のように、強誘電体膜２
５およびＭＯＳＴＦＴのゲート電極２６をエッチング加
工する。強誘電体の加工法としては、ウェットエッチン
グでもよいが、微細加工性に優れているイオンミリン
グ、ＲＩＢＥ、ＲＩＥ等でエッチングするのが好まし
い。次いで、図４（ｄ）のように、ＭＦＳＦＥＴのソー
ス−ドレイン領域となる他側の不純物拡散層２２Ｂを、
図４（ａ）の工程で形成したＭＦＳＦＥＴのソース−ド
レイン領域となる一側の不純物拡散層２２ＡとＭＦＳＦ
ＥＴのゲート電極２３を挟んで反対側に形成する。そし
て、シリコン酸化膜を形成してエッチバックすることに
よりサイドウォールを形成した後、熱酸化法によりシリ
コン基板２０の露出部分に絶縁膜２９を形成する。その
後、ＭＯＳＴＦＴのソース−ドレイン部２７Ａ，２７Ｂ
およびチャネル部２８形成用のポリシリコンまたはアモ
ルファスシリコンを積層して、ソース−ドレイン部２７
Ａ，２７Ｂとチャネル部２８のとが異なる導電型となる
よう、ソース−ドレイン部２７Ａ，２７Ｂに不純物を注
入する。
５およびＭＯＳＴＦＴのゲート電極２６をエッチング加
工する。強誘電体の加工法としては、ウェットエッチン
グでもよいが、微細加工性に優れているイオンミリン
グ、ＲＩＢＥ、ＲＩＥ等でエッチングするのが好まし
い。次いで、図４（ｄ）のように、ＭＦＳＦＥＴのソー
ス−ドレイン領域となる他側の不純物拡散層２２Ｂを、
図４（ａ）の工程で形成したＭＦＳＦＥＴのソース−ド
レイン領域となる一側の不純物拡散層２２ＡとＭＦＳＦ
ＥＴのゲート電極２３を挟んで反対側に形成する。そし
て、シリコン酸化膜を形成してエッチバックすることに
よりサイドウォールを形成した後、熱酸化法によりシリ
コン基板２０の露出部分に絶縁膜２９を形成する。その
後、ＭＯＳＴＦＴのソース−ドレイン部２７Ａ，２７Ｂ
およびチャネル部２８形成用のポリシリコンまたはアモ
ルファスシリコンを積層して、ソース−ドレイン部２７
Ａ，２７Ｂとチャネル部２８のとが異なる導電型となる
よう、ソース−ドレイン部２７Ａ，２７Ｂに不純物を注
入する。
【００２７】図４（ｅ）に示す工程は、従来の半導体装
置の製造プロセスと同様であり、ＰＳＧ、ＢＰＳＧ等の
層間絶縁層３０、コンタクト、アルミニウム等の配線層
および保護膜３１を順次形成し、不揮発性メモリが完成
する。図１の如く、書き込み・消去用の素子にＭＯＳＴ
ＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・を用いてい
るから、ＭＯＳＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ
・・・のチャネル部、ソース−ドレイン部を半導体基板
に形成しなで済む。すなわち、図２のように、ＴＦＴを
半導体基板のフィールド領域２１、ＭＦＳＦＥＴの強誘
電体膜２５やＭＦＳＦＥＴのソース−ドレイン拡散層２
２Ａ等の上に形成できるため、メモリセルの面積を縮小
することができる。
置の製造プロセスと同様であり、ＰＳＧ、ＢＰＳＧ等の
層間絶縁層３０、コンタクト、アルミニウム等の配線層
および保護膜３１を順次形成し、不揮発性メモリが完成
する。図１の如く、書き込み・消去用の素子にＭＯＳＴ
ＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・を用いてい
るから、ＭＯＳＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ
・・・のチャネル部、ソース−ドレイン部を半導体基板
に形成しなで済む。すなわち、図２のように、ＴＦＴを
半導体基板のフィールド領域２１、ＭＦＳＦＥＴの強誘
電体膜２５やＭＦＳＦＥＴのソース−ドレイン拡散層２
２Ａ等の上に形成できるため、メモリセルの面積を縮小
することができる。
【００２８】また、図９に示す不揮発性メモリにおいて
は、半導体基板にウェルを形成して基板電圧の操作をし
なければ、ＭＦＳＦＥＴに対して正または負の片方の電
圧しかかけることができないが、図２の如く、ＭＯＳＴ
ＦＴのチャネル部２８を、絶縁膜２９を介してＭＦＳＦ
ＥＴのソース−ドレイン拡散層２２Ａ上に形成し、ＭＦ
ＳＦＥＴのソース−ドレイン拡散層２２Ａに接地しない
ようにしているから、半導体基板にウェルを形成するこ
となく、ＭＦＳＦＥＴのソース−ドレイン拡散層２２Ａ
に対して正負の電圧をかけることが可能となる。よっ
て、製造プロセスやメモリ回路が簡単となるのみなら
ず、ウェルを形成しない分だけさらにメモリセルの面積
も縮小する。
は、半導体基板にウェルを形成して基板電圧の操作をし
なければ、ＭＦＳＦＥＴに対して正または負の片方の電
圧しかかけることができないが、図２の如く、ＭＯＳＴ
ＦＴのチャネル部２８を、絶縁膜２９を介してＭＦＳＦ
ＥＴのソース−ドレイン拡散層２２Ａ上に形成し、ＭＦ
ＳＦＥＴのソース−ドレイン拡散層２２Ａに接地しない
ようにしているから、半導体基板にウェルを形成するこ
となく、ＭＦＳＦＥＴのソース−ドレイン拡散層２２Ａ
に対して正負の電圧をかけることが可能となる。よっ
て、製造プロセスやメモリ回路が簡単となるのみなら
ず、ウェルを形成しない分だけさらにメモリセルの面積
も縮小する。
【００２９】次に、図１および表１を参照しつつ不揮発
性メモリの駆動方法を説明する。なお、図１のＭＦＳＦ
ＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・、ＭＯＳＦ
ＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・・およびＭＯ
ＳＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・は、共
にＮチャンネルのトランジスタで、ＭＦＳＦＥＴ１１
Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・の導通状態（ＯＮ状
態）を書き込み状態「１」とする。また、説明の便宜
上、メモリセル１０Ａを選択し、このメモリセル１０Ａ
のデータ処理を行うものとして述べる。
性メモリの駆動方法を説明する。なお、図１のＭＦＳＦ
ＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・、ＭＯＳＦ
ＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・・およびＭＯ
ＳＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・は、共
にＮチャンネルのトランジスタで、ＭＦＳＦＥＴ１１
Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・の導通状態（ＯＮ状
態）を書き込み状態「１」とする。また、説明の便宜
上、メモリセル１０Ａを選択し、このメモリセル１０Ａ
のデータ処理を行うものとして述べる。
【００３０】
【表１】
【００３１】＜読み出し（ＲＥＡＤ）＞ビットラインＢ
Ｌ１を介してビットラインＢＬ１に接続された全てのメ
モリセルのＭＯＳＦＥＴのソースに電流ＳＡを供給し、
メモリセル１０Ａを選択するために、読み出し用のワー
ドラインＲＷＬ１を介してワードラインＲＷＬ１に接続
された全てのメモリセルのＭＯＳＦＥＴのゲートに電圧
Ｖccを印加する。そうすると、メモリセル１０Ａの読み
出し用のＭＯＳＦＥＴ１２ＡがＯＮし、ＭＦＳＦＥＴ１
２Ａが「１」であれば、ビットラインＢＬ１の電圧が降
下する。このビットラインＢＬ１の電圧変化を検出・増
幅することで、メモリセル１０Ａのデータが読み出され
る。
Ｌ１を介してビットラインＢＬ１に接続された全てのメ
モリセルのＭＯＳＦＥＴのソースに電流ＳＡを供給し、
メモリセル１０Ａを選択するために、読み出し用のワー
ドラインＲＷＬ１を介してワードラインＲＷＬ１に接続
された全てのメモリセルのＭＯＳＦＥＴのゲートに電圧
Ｖccを印加する。そうすると、メモリセル１０Ａの読み
出し用のＭＯＳＦＥＴ１２ＡがＯＮし、ＭＦＳＦＥＴ１
２Ａが「１」であれば、ビットラインＢＬ１の電圧が降
下する。このビットラインＢＬ１の電圧変化を検出・増
幅することで、メモリセル１０Ａのデータが読み出され
る。
【００３２】ビットラインＢＬ２に電流ＳＡを供給せ
ず、読み出し用のワードラインＲＷＬ２をに電圧Ｖccを
印加しないので、メモリセル１０Ａ以外の非選択メモリ
セルの読み出し用のＭＯＳＦＥＴがＯＦＦ状態となり、
非選択メモリセルのデータは読み出されない。 ＜書き込み（ＷＲＩＴＥ）＞ワードラインＷＥＷＬ１お
よびビットラインＢＬ１以外のラインを全て接地状態と
しておく。書き込み・消去用のワードラインＷＥＷＬ１
を介してワードラインＷＥＷＬ１に接続された全てのメ
モリセルのＭＯＳＴＦＴのソースに電圧Ｖppを印加し、
メモリセル１０Ａを選択するために、ビットラインＢＬ
１を介してビットラインＢＬ１に接続された全てのメモ
リセルのＭＯＳＦＥＴのソースに電圧Ｖccを印加する。
これにより、メモリセル１０ＡのＭＦＳＦＥＴ１１Ａの
強誘電体ゲート膜に電圧Ｖppが印加され、メモリセル１
０Ａにデータ「１」が書き込まれる。
ず、読み出し用のワードラインＲＷＬ２をに電圧Ｖccを
印加しないので、メモリセル１０Ａ以外の非選択メモリ
セルの読み出し用のＭＯＳＦＥＴがＯＦＦ状態となり、
非選択メモリセルのデータは読み出されない。 ＜書き込み（ＷＲＩＴＥ）＞ワードラインＷＥＷＬ１お
よびビットラインＢＬ１以外のラインを全て接地状態と
しておく。書き込み・消去用のワードラインＷＥＷＬ１
を介してワードラインＷＥＷＬ１に接続された全てのメ
モリセルのＭＯＳＴＦＴのソースに電圧Ｖppを印加し、
メモリセル１０Ａを選択するために、ビットラインＢＬ
１を介してビットラインＢＬ１に接続された全てのメモ
リセルのＭＯＳＦＥＴのソースに電圧Ｖccを印加する。
これにより、メモリセル１０ＡのＭＦＳＦＥＴ１１Ａの
強誘電体ゲート膜に電圧Ｖppが印加され、メモリセル１
０Ａにデータ「１」が書き込まれる。
【００３３】このとき、メモリセル１０以外の非選択メ
モリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧Ｖpp
がかからないため、非選択メモリセルのデータがソフト
ライトされずに済み、非選択メモリセルのデータは確実
に保持される。 ＜消去（ＥＲＡＳＥ）＞消去については、基本的に書き
込み時と同様である。異なるのは、ワードラインＷＥＷ
Ｌ１を介してワードラインＷＥＷＬ１に接続された全て
のメモリセルのＭＯＳＴＦＴのソースにに書き込み時と
極性の異なる電圧−Ｖppを印加し、メモリセル１０Ａに
データ「０」を書き込んでメモリセル１０Ａのデータを
消去する点のみである。
モリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧Ｖpp
がかからないため、非選択メモリセルのデータがソフト
ライトされずに済み、非選択メモリセルのデータは確実
に保持される。 ＜消去（ＥＲＡＳＥ）＞消去については、基本的に書き
込み時と同様である。異なるのは、ワードラインＷＥＷ
Ｌ１を介してワードラインＷＥＷＬ１に接続された全て
のメモリセルのＭＯＳＴＦＴのソースにに書き込み時と
極性の異なる電圧−Ｖppを印加し、メモリセル１０Ａに
データ「０」を書き込んでメモリセル１０Ａのデータを
消去する点のみである。
【００３４】このとき、メモリセル１０以外の非選択メ
モリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧−Ｖ
ppがかからないため、非選択メモリセルのデータは消去
されない。したがって、読み出し時における不揮発性メ
モリの信頼性が向上し、しかもビット単位のランダムア
クセスが可能となる。
モリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧−Ｖ
ppがかからないため、非選択メモリセルのデータは消去
されない。したがって、読み出し時における不揮発性メ
モリの信頼性が向上し、しかもビット単位のランダムア
クセスが可能となる。
【００３５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
ては、ＭＦＳＦＥＴと読み出し用のＭＯＳＦＥＴとの間
の拡散層は特に信号の入出りがないので、図５のよう
に、ＭＦＳＦＥＴとＭＯＳＦＥＴとの間の拡散層を除去
して、ＭＦＳＦＥＴと読み出し用のＭＯＳＦＥＴとを１
つのスプリット型ＦＥＴとしてもよい。これにより、よ
り一層不揮発性メモリの面積縮小を計ることができる。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
ては、ＭＦＳＦＥＴと読み出し用のＭＯＳＦＥＴとの間
の拡散層は特に信号の入出りがないので、図５のよう
に、ＭＦＳＦＥＴとＭＯＳＦＥＴとの間の拡散層を除去
して、ＭＦＳＦＥＴと読み出し用のＭＯＳＦＥＴとを１
つのスプリット型ＦＥＴとしてもよい。これにより、よ
り一層不揮発性メモリの面積縮小を計ることができる。
【００３６】また、不揮発性メモリの一部に、本発明の
メモリセルを使用する構成としてもよい。
メモリセルを使用する構成としてもよい。
【００３７】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１によると、書き込み・消去用の薄膜トランジスタ
のチャネル部、ソース−ドレイン部を半導体基板に形成
しなくても済み、不揮発性記憶素子の面積を縮小するこ
とができる。請求項２によると、半導体基板に消去用の
ウェルを形成することなく、薄膜トランジスタのソース
−ドレイン部に書込電圧と極性の異なる消去電圧を印加
することができる。よって、不揮発性記憶素子の製造プ
ロセスおよび回路構成が簡単となるのみならず、ウェル
を形成しなくても済む分、不揮発性記憶素子の面積をさ
らに縮小することができる。
求項１によると、書き込み・消去用の薄膜トランジスタ
のチャネル部、ソース−ドレイン部を半導体基板に形成
しなくても済み、不揮発性記憶素子の面積を縮小するこ
とができる。請求項２によると、半導体基板に消去用の
ウェルを形成することなく、薄膜トランジスタのソース
−ドレイン部に書込電圧と極性の異なる消去電圧を印加
することができる。よって、不揮発性記憶素子の製造プ
ロセスおよび回路構成が簡単となるのみならず、ウェル
を形成しなくても済む分、不揮発性記憶素子の面積をさ
らに縮小することができる。
【００３８】請求項３によると、不揮発性記憶装置の面
積を小さくできる。請求項４によると、書き込み時に、
選択された不揮発性記憶素子の第１の電界効果トランジ
スタの強誘電体ゲート膜に電圧Ｖppが印加されるが、こ
のとき、非選択の不揮発性記憶素子の第１の電界効果ト
ランジスタの強誘電体ゲート膜に電圧Ｖppがかからない
ため、非選択の不揮発性記憶素子のデータがソフトライ
トされずに済む。よって、非選択の不揮発性記憶素子の
データは確実に保持されるから、読み出し時における不
揮発性記憶装置の信頼性が向上し、しかもビット単位の
ランダムアクセスが可能となる。
積を小さくできる。請求項４によると、書き込み時に、
選択された不揮発性記憶素子の第１の電界効果トランジ
スタの強誘電体ゲート膜に電圧Ｖppが印加されるが、こ
のとき、非選択の不揮発性記憶素子の第１の電界効果ト
ランジスタの強誘電体ゲート膜に電圧Ｖppがかからない
ため、非選択の不揮発性記憶素子のデータがソフトライ
トされずに済む。よって、非選択の不揮発性記憶素子の
データは確実に保持されるから、読み出し時における不
揮発性記憶装置の信頼性が向上し、しかもビット単位の
ランダムアクセスが可能となる。
【図１】本発明の一実施例に係る不揮発性記憶装置の電
気回路図である。
気回路図である。
【図２】同じく不揮発性記憶装置の一部の断面図であ
る。
る。
【図３】同じく不揮発性記憶装置の一部の平面図であ
る。
る。
【図４】不揮発性記憶装置の製造方法を工程順に示す断
面図である。
面図である。
【図５】他の一実施例に係る不揮発性記憶装置の電気回
路図である。
路図である。
【図６】従来の強誘電体キャパシタを用いた不揮発性記
憶素子の電気回路図である。
憶素子の電気回路図である。
【図７】強誘電体ゲート膜を有する電界効果トランジス
タの断面図である。
タの断面図である。
【図８】強誘電体のＰ−Ｅヒステリシス特性を示す図で
ある。
ある。
【図９】従来の強誘電体ゲート膜を有する電界効果トラ
ンジスタを用いた不揮発性記憶素子の電気回路図であ
る。
ンジスタを用いた不揮発性記憶素子の電気回路図であ
る。
【符号の説明】 １０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・ メモリセル １１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・ ＭＦＳＦＥＴ １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・ ＭＯＳＦＥＴ １３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・ ＭＯＳＴＦＴ ２２Ａ，２２Ｂ ＭＦＳＦＥＴのソース−ドレイン拡散
層 ２３ ＭＦＳＦＥＴのゲート電極 ２５ 強誘電体膜 ２６ ＭＯＳＴＦＴのゲート電極 ２７Ａ，２７Ｂ ＭＯＳＴＦＴのソース−ドレイン部 ２８ ＭＯＳＴＦＴのチャネル部 ２９ 絶縁膜 ＷＥＷＬ１，ＷＥＷＬ２・・・ 書き込み・消去用のワ
ードライン ＲＷＬ１，ＲＷＬ２・・・ 読み出し用のワードライン ＢＬ１，ＢＬ２・・・ ビットライン
層 ２３ ＭＦＳＦＥＴのゲート電極 ２５ 強誘電体膜 ２６ ＭＯＳＴＦＴのゲート電極 ２７Ａ，２７Ｂ ＭＯＳＴＦＴのソース−ドレイン部 ２８ ＭＯＳＴＦＴのチャネル部 ２９ 絶縁膜 ＷＥＷＬ１，ＷＥＷＬ２・・・ 書き込み・消去用のワ
ードライン ＲＷＬ１，ＲＷＬ２・・・ 読み出し用のワードライン ＢＬ１，ＢＬ２・・・ ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (4)
- 【請求項１】電荷を蓄積するための強誘電体ゲート膜を
有する第１の電界効果トランジスタと、 第１の電界効果トランジスタに直列接続された読み出し
用の第２の電界効果トランジスタと、 第１の電界効果トランジスタのゲートに接続された書き
込み・消去用の薄膜トランジスタとを備えたことを特徴
とする不揮発性記憶素子。 - 【請求項２】請求項１記載の不揮発性記憶素子におい
て、薄膜トランジスタのチャネル部が、絶縁膜を介して
第１の電界効果トランジスタの不純物拡散層上に形成さ
れたことを特徴とする不揮発性記憶素子。 - 【請求項３】請求項２記載の不揮発性記憶素子が、マト
リックス状に配置された構成を含むことを特徴とする不
揮発性記憶装置。 - 【請求項４】請求項３記載の不揮発性記憶装置におい
て、 薄膜トランジスタのソースに書き込み・消去用のワード
ラインを接続し、 第２の電界効果トランジスタのゲートに読み出し用のワ
ードラインを、ソースにビットラインをそれぞれ接続
し、 読み出し時に、読み出しする不揮発性記憶素子に接続さ
れたビットラインに対して電流ＳＡを供給し、読み出し
する不揮発性記憶素子を選択するため、当該不揮発性記
憶素子に接続された読み出し用のワードラインに対して
電圧Ｖccを印加し、 書き込み時に、書き込みする不揮発性記憶素子に接続さ
れた書き込み・消去用のワードラインおよびビットライ
ン以外の全てのラインを接地状態として、書き込みする
不揮発性記憶素子に接続された書き込み・消去用のワー
ドラインに対して電圧Ｖppを印加し、書き込みする不揮
発性記憶素子を選択するため、当該不揮発性記憶素子に
接続されたビットラインに対して電圧Ｖccを印加し、 消去時に、消去する不揮発性記憶素子に接続された書き
込み・消去用のワードラインおよびビットライン以外の
全てのラインを接地状態として、書き込みする不揮発性
記憶素子に接続された書き込み・消去用のワードライン
に対して書き込み時と極性の異なる電圧−Ｖppを印加
し、書き込みする不揮発性記憶素子を選択するため、当
該不揮発性記憶素子に接続されたビットラインに対して
電圧Ｖccを印加することを特徴とする不揮発性記憶装置
の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01217792A JP3153606B2 (ja) | 1992-01-27 | 1992-01-27 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
| US08/005,070 US5345414A (en) | 1992-01-27 | 1993-01-15 | Semiconductor memory device having ferroelectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01217792A JP3153606B2 (ja) | 1992-01-27 | 1992-01-27 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206411A true JPH05206411A (ja) | 1993-08-13 |
| JP3153606B2 JP3153606B2 (ja) | 2001-04-09 |
Family
ID=11798148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01217792A Expired - Fee Related JP3153606B2 (ja) | 1992-01-27 | 1992-01-27 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153606B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020000839A (ko) * | 2000-06-27 | 2002-01-05 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 및 그 구동방법 |
| KR20020001622A (ko) * | 2000-06-27 | 2002-01-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 및 그 구동방법 |
| US6438021B2 (en) | 2000-03-09 | 2002-08-20 | Matsushita Electronics Corporation | Methods of reading and writing data from/ on semiconductor memory device, and method for driving the device |
| CN1297015C (zh) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | 使用铁电栅极场效应晶体管的非易失性存储器和制造方法 |
| JP2011113986A (ja) * | 2009-11-24 | 2011-06-09 | National Institute For Materials Science | 単結晶ダイヤモンド上にｐｚｔ薄膜を形成する方法、ｐｚｔ薄膜が形成された単結晶ダイヤモンド、及びｐｚｔ薄膜が形成された単結晶ダイヤモンドを使用したキャパシタ |
-
1992
- 1992-01-27 JP JP01217792A patent/JP3153606B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438021B2 (en) | 2000-03-09 | 2002-08-20 | Matsushita Electronics Corporation | Methods of reading and writing data from/ on semiconductor memory device, and method for driving the device |
| KR20020000839A (ko) * | 2000-06-27 | 2002-01-05 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 및 그 구동방법 |
| KR20020001622A (ko) * | 2000-06-27 | 2002-01-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치 및 그 구동방법 |
| CN1297015C (zh) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | 使用铁电栅极场效应晶体管的非易失性存储器和制造方法 |
| JP2011113986A (ja) * | 2009-11-24 | 2011-06-09 | National Institute For Materials Science | 単結晶ダイヤモンド上にｐｚｔ薄膜を形成する方法、ｐｚｔ薄膜が形成された単結晶ダイヤモンド、及びｐｚｔ薄膜が形成された単結晶ダイヤモンドを使用したキャパシタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3153606B2 (ja) | 2001-04-09 |
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