JP3360471B2 - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極を利用
して２値のデータの記憶を行う強誘電体記憶装置に関す
る。
して２値のデータの記憶を行う強誘電体記憶装置に関す
る。
【０００２】
【従来の技術】強誘電体の分極反転を利用した不揮発性
メモリは、現在さまざまな方式が提案されているが、そ
の中でＥＰＲＯＭのようなスタックゲート型トランジス
タのポリシリコンからなるフローティングゲートとコン
トロールゲートとの間の中間絶縁膜を強誘電体で置き換
えたＭＦＭＩＳ（Metal Ferroerectrics Metal Insulat
or Semiconductor) と呼ばれる方式のものがある。
メモリは、現在さまざまな方式が提案されているが、そ
の中でＥＰＲＯＭのようなスタックゲート型トランジス
タのポリシリコンからなるフローティングゲートとコン
トロールゲートとの間の中間絶縁膜を強誘電体で置き換
えたＭＦＭＩＳ（Metal Ferroerectrics Metal Insulat
or Semiconductor) と呼ばれる方式のものがある。
【０００３】図８は、ＭＦＭＩＳ方式を採用した不揮発
性メモリのセル構造を示す断面図である。このＭＦＭＩ
Ｓ型メモリセルは、図８に示すように、たとえばｐ型の
半導体基板１に、Ｎ+ のソース拡散層２およびドレイン
拡散層３が形成され、ソース拡散層２およびドレイン拡
散層３間の基板領域上に、ゲート絶縁膜４、下部電極と
してのフローティングゲート５、強誘電体膜６、および
上部電極としてのコントロールゲート７が形成されて構
成されている。
性メモリのセル構造を示す断面図である。このＭＦＭＩ
Ｓ型メモリセルは、図８に示すように、たとえばｐ型の
半導体基板１に、Ｎ+ のソース拡散層２およびドレイン
拡散層３が形成され、ソース拡散層２およびドレイン拡
散層３間の基板領域上に、ゲート絶縁膜４、下部電極と
してのフローティングゲート５、強誘電体膜６、および
上部電極としてのコントロールゲート７が形成されて構
成されている。
【０００４】このような構成を有するスタックゲート型
不揮発性メモリは、強誘電体膜６の強誘電体の分極方向
により、２値のデータを記憶させ、読み出しは、コント
ロールゲート７に所定の電圧を印加し、強誘電体の分極
方向によって異なるトランジスタのチャネルコンダクタ
ンスを検知するものである。
不揮発性メモリは、強誘電体膜６の強誘電体の分極方向
により、２値のデータを記憶させ、読み出しは、コント
ロールゲート７に所定の電圧を印加し、強誘電体の分極
方向によって異なるトランジスタのチャネルコンダクタ
ンスを検知するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
式は１つのトランジスタにより１ビットが形成されるた
めに、高集積化し易いというメリットがあるが、実用化
する上ではいくつかの欠点がある。ＭＦＭＩＳ方式で
は、データの書き込み時に強誘電体の分極の向きを変え
るために、コントロールゲートと基板の間に電圧を印加
する必要がある。
式は１つのトランジスタにより１ビットが形成されるた
めに、高集積化し易いというメリットがあるが、実用化
する上ではいくつかの欠点がある。ＭＦＭＩＳ方式で
は、データの書き込み時に強誘電体の分極の向きを変え
るために、コントロールゲートと基板の間に電圧を印加
する必要がある。
【０００６】ここで、たとえば図８において分極を下向
きにする書き込みを行うとして、コントロールゲート７
に正電位Ｖｇ、基板に０Ｖを印加する状態を考えた場
合、電位差Ｖｇはコントロールゲート７−フローティン
グゲート５間（Ｖｃｆ）、フローティングゲート５−基
板１間（Ｖｆｂ）で分圧され、それぞれ、 Ｖｃｆ＝｛Ｃｏｘ／（Ｃｆ＋Ｃｏｘ）｝×Ｖｇ Ｖｆｂ＝｛Ｃｆ／（Ｃｆ＋Ｃｏｘ）｝×Ｖｇ の電位差が強誘電体膜６とゲート酸化膜４に印加され
る。ここで、Ｃｏｘはフローティングゲート−基板間容
量、Ｃｆはコントロールゲート−フローティングゲート
間の強誘電体キャパシタ容量である。
きにする書き込みを行うとして、コントロールゲート７
に正電位Ｖｇ、基板に０Ｖを印加する状態を考えた場
合、電位差Ｖｇはコントロールゲート７−フローティン
グゲート５間（Ｖｃｆ）、フローティングゲート５−基
板１間（Ｖｆｂ）で分圧され、それぞれ、 Ｖｃｆ＝｛Ｃｏｘ／（Ｃｆ＋Ｃｏｘ）｝×Ｖｇ Ｖｆｂ＝｛Ｃｆ／（Ｃｆ＋Ｃｏｘ）｝×Ｖｇ の電位差が強誘電体膜６とゲート酸化膜４に印加され
る。ここで、Ｃｏｘはフローティングゲート−基板間容
量、Ｃｆはコントロールゲート−フローティングゲート
間の強誘電体キャパシタ容量である。
【０００７】ゲート酸化膜４の比誘電率は３．９である
のに対し、強誘電体の誘電率は通常１００〜１０００程
度であるため、ゲート酸化膜４と強誘電体膜６を同程度
の面積で同程度の膜厚で構成するとすれば、Ｃｆ／Ｃｏ
ｘは２０〜２００程度になる。よって、上式より書き込
み時にコントロールゲート７にＶｇの電位を与えても、
電圧のほとんどはフローティングゲート５−基板１間
（Ｖｆｂ）に印加され、分極すべき強誘電体の両端（Ｖ
ｃｆ）には電圧が印加されないことになる。Ｖｇを高電
位に設定すれば、分極に必要な電圧（抗電圧）が得られ
るが、その時は同時にゲート酸化膜４に高電圧が印加さ
れるため、ゲート酸化膜破壊や信頼性上の問題が生じて
くる。
のに対し、強誘電体の誘電率は通常１００〜１０００程
度であるため、ゲート酸化膜４と強誘電体膜６を同程度
の面積で同程度の膜厚で構成するとすれば、Ｃｆ／Ｃｏ
ｘは２０〜２００程度になる。よって、上式より書き込
み時にコントロールゲート７にＶｇの電位を与えても、
電圧のほとんどはフローティングゲート５−基板１間
（Ｖｆｂ）に印加され、分極すべき強誘電体の両端（Ｖ
ｃｆ）には電圧が印加されないことになる。Ｖｇを高電
位に設定すれば、分極に必要な電圧（抗電圧）が得られ
るが、その時は同時にゲート酸化膜４に高電圧が印加さ
れるため、ゲート酸化膜破壊や信頼性上の問題が生じて
くる。
【０００８】つまり、ＭＦＭＩＳ方式では、強誘電体の
分極反転を容易にし、さらにゲート酸化膜の信頼性を得
るようなメモリセルを設計するのは本質的に難しい。ま
た、ＭＦＭＩＳでは、図８に示すように、フローティン
グゲート５上に直接強誘電体膜６を形成しており、強誘
電体キャパシタ、ゲート酸化膜部のキャパシタ面積を独
立に設定することができず、上式の分圧比を調整する自
由度がいちじるしく束縛されている。さらに、強誘電体
膜の特性は一般的に下地電極の影響を受けやすく、ま
た、強誘電体を構成する元素がゲート酸化膜４に拡散し
ゲート酸化膜４を劣化させやすい等の問題もあり、スタ
ックゲート構造はメモリセルの形成の点においても容易
な構造とは言えない。ＭＦＭＩＳでは以上のような問題
を抱えているため、セルを形成するのが非常に難しく、
製品レベルのメモリは未だ実現されていない。
分極反転を容易にし、さらにゲート酸化膜の信頼性を得
るようなメモリセルを設計するのは本質的に難しい。ま
た、ＭＦＭＩＳでは、図８に示すように、フローティン
グゲート５上に直接強誘電体膜６を形成しており、強誘
電体キャパシタ、ゲート酸化膜部のキャパシタ面積を独
立に設定することができず、上式の分圧比を調整する自
由度がいちじるしく束縛されている。さらに、強誘電体
膜の特性は一般的に下地電極の影響を受けやすく、ま
た、強誘電体を構成する元素がゲート酸化膜４に拡散し
ゲート酸化膜４を劣化させやすい等の問題もあり、スタ
ックゲート構造はメモリセルの形成の点においても容易
な構造とは言えない。ＭＦＭＩＳでは以上のような問題
を抱えているため、セルを形成するのが非常に難しく、
製品レベルのメモリは未だ実現されていない。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、強誘電体膜の形成が容易で、強
誘電体キャパシタとゲート酸化膜の容量比の自由度を広
げることができる実用に即した強誘電体記憶装置を提供
することにある。
のであり、その目的は、強誘電体膜の形成が容易で、強
誘電体キャパシタとゲート酸化膜の容量比の自由度を広
げることができる実用に即した強誘電体記憶装置を提供
することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、強誘電体キャパシタ
における分極の方向により２値のデータを記憶する強誘
電体記憶装置であって、ゲート電極が上記強誘電体キャ
パシタの２つの電極のうちの一方の電極に接続され、強
誘電体の分極の向きに応じてビット線の電流を制御する
第１のトランジスタと、上記強誘電体キャパシタの一方
の電極とビット線との間に接続され、ゲート電極への印
加電圧に応じて当該一方の電極とビット線とを作動的に
接続する第２のトランジスタとを有する。
め、本発明の強誘電体記憶装置は、強誘電体キャパシタ
における分極の方向により２値のデータを記憶する強誘
電体記憶装置であって、ゲート電極が上記強誘電体キャ
パシタの２つの電極のうちの一方の電極に接続され、強
誘電体の分極の向きに応じてビット線の電流を制御する
第１のトランジスタと、上記強誘電体キャパシタの一方
の電極とビット線との間に接続され、ゲート電極への印
加電圧に応じて当該一方の電極とビット線とを作動的に
接続する第２のトランジスタとを有する。
【００１１】
【００１２】また、本発明の強誘電体記憶装置では、デ
ータ書き込み動作において、書き込み２値のデータに従
い、ビット線電位を所定の電位に設定し、その後、強誘
電体キャパシタの他方の電極に対して所定レベルのパル
スを印加して、強誘電体キャパシタを２値のデータに従
い異なる方向へ分極させる。
ータ書き込み動作において、書き込み２値のデータに従
い、ビット線電位を所定の電位に設定し、その後、強誘
電体キャパシタの他方の電極に対して所定レベルのパル
スを印加して、強誘電体キャパシタを２値のデータに従
い異なる方向へ分極させる。
【００１３】また、本発明の強誘電体記憶装置では、デ
ータ読み出し動作において、強誘電体キャパシタの他方
の電極に対して所定電位を印加し、その時、第１のトラ
ンジスタのゲート電位の違いにより第１のトランジスタ
を介して流れるビット線電流の違いを検知することによ
り、２値のデータに対応した強誘電体キャパシタの分極
方向を読み出す。
ータ読み出し動作において、強誘電体キャパシタの他方
の電極に対して所定電位を印加し、その時、第１のトラ
ンジスタのゲート電位の違いにより第１のトランジスタ
を介して流れるビット線電流の違いを検知することによ
り、２値のデータに対応した強誘電体キャパシタの分極
方向を読み出す。
【００１４】
【作用】本発明の強誘電体記憶装置によれば、電流駆動
用の第１のトランジスタと強誘電体キャパシタとが分離
して形成される。したがって、トランジスタは通常のＣ
ＭＯＳプロセスと同様のプロセスにより形成される。ま
た、強誘電体キャパシタの下部電極は良質の強誘電体膜
が形成できるようにトランジスタと独立して最適化でき
る。また、電流駆動する第１のトランジスタの読み出し
時のゲート電極電位は、強誘電体キャパシタとトランジ
スタのゲート−基板間容量によるカップリング比によっ
て決定されるが、第１のトランジスタと強誘電体キャパ
シタとが分離して形成されていることから、キャパシタ
面積等を自由に設定することが可能となり、メモリセル
設計の自由度も広くなる。
用の第１のトランジスタと強誘電体キャパシタとが分離
して形成される。したがって、トランジスタは通常のＣ
ＭＯＳプロセスと同様のプロセスにより形成される。ま
た、強誘電体キャパシタの下部電極は良質の強誘電体膜
が形成できるようにトランジスタと独立して最適化でき
る。また、電流駆動する第１のトランジスタの読み出し
時のゲート電極電位は、強誘電体キャパシタとトランジ
スタのゲート−基板間容量によるカップリング比によっ
て決定されるが、第１のトランジスタと強誘電体キャパ
シタとが分離して形成されていることから、キャパシタ
面積等を自由に設定することが可能となり、メモリセル
設計の自由度も広くなる。
【００１５】また、本発明の強誘電体記憶装置によれ
ば、データ書き込み動作において、書き込み２値のデー
タに従い、ビット線電位をたとえば０Ｖもしくはそれ以
外の固定電位に設定する。そしてその後、強誘電体キャ
パシタの他方の電極に対して０Ｖから固定電位に立ち上
がるパルスを印加する。これにより、強誘電体キャパシ
タは２値のデータに従い異なる方向へ分極する。
ば、データ書き込み動作において、書き込み２値のデー
タに従い、ビット線電位をたとえば０Ｖもしくはそれ以
外の固定電位に設定する。そしてその後、強誘電体キャ
パシタの他方の電極に対して０Ｖから固定電位に立ち上
がるパルスを印加する。これにより、強誘電体キャパシ
タは２値のデータに従い異なる方向へ分極する。
【００１６】また、本発明の強誘電体記憶装置によれ
ば、データ読み出し動作において、強誘電体キャパシタ
の他方の電極に対して所定電位、たとえば電源電圧もし
くは他の固定電位を印加し、その時、第１のトランジス
タのゲート電位の違いにより第１のトランジスタを介し
て流れるビット線電流の違いを検知する。これにより、
２値のデータに対応した強誘電体キャパシタの分極方向
を読み出す。
ば、データ読み出し動作において、強誘電体キャパシタ
の他方の電極に対して所定電位、たとえば電源電圧もし
くは他の固定電位を印加し、その時、第１のトランジス
タのゲート電位の違いにより第１のトランジスタを介し
て流れるビット線電流の違いを検知する。これにより、
２値のデータに対応した強誘電体キャパシタの分極方向
を読み出す。
【００１７】
【実施例】図１は、本発明に係る強誘電体記憶装置のメ
モリアレイの一実施例を示す等価回路図である。図１で
は、２×２のメモリアレイ構造例を示している。
モリアレイの一実施例を示す等価回路図である。図１で
は、２×２のメモリアレイ構造例を示している。
【００１８】本メモリセルアレイにおける１ビット相当
のメモリセルＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２
は、それぞれ、強誘電体キャパシタＦＣ１１，ＦＣ１
２，ＦＣ２１，ＦＣ２２と、ゲート電極に強誘電体キャ
パシタＦＣ１１，ＦＣ１２，ＦＣ２１，ＦＣ２２の一方
の電極が接続され、強誘電体の分極の向きによりビット
線の電流を制御する第１のトランジスタとしてのドライ
バトランジスタＤＴ１１，ＤＴ１２，ＤＴ２１，ＤＴ２
２と、ソース電極が同じく強誘電体キャパシタＦＣ１
１，ＦＣ１２，ＦＣ２１，ＦＣ２２の一方の電極が接続
され、ビット線ＢＬ１，ＢＬ２との導通切り換えを行う
第２のトランジスタとしての書き込みトランジスタＷＴ
１１，ＷＴ１２，ＷＴ２１，ＷＴ２２との３素子により
構成されている。すなわち、本メモリセルはドライバト
ランジスタＤＴと強誘電体キャパシタＦＣとが分離して
形成され、さらに書き込みトランジスタＷＴとドライバ
トランジスタＤＴとが明確に分離して形成されており、
いわゆる２つのトランジスタと１つの強誘電体キャパシ
タから１ビットが構成されている。
のメモリセルＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２
は、それぞれ、強誘電体キャパシタＦＣ１１，ＦＣ１
２，ＦＣ２１，ＦＣ２２と、ゲート電極に強誘電体キャ
パシタＦＣ１１，ＦＣ１２，ＦＣ２１，ＦＣ２２の一方
の電極が接続され、強誘電体の分極の向きによりビット
線の電流を制御する第１のトランジスタとしてのドライ
バトランジスタＤＴ１１，ＤＴ１２，ＤＴ２１，ＤＴ２
２と、ソース電極が同じく強誘電体キャパシタＦＣ１
１，ＦＣ１２，ＦＣ２１，ＦＣ２２の一方の電極が接続
され、ビット線ＢＬ１，ＢＬ２との導通切り換えを行う
第２のトランジスタとしての書き込みトランジスタＷＴ
１１，ＷＴ１２，ＷＴ２１，ＷＴ２２との３素子により
構成されている。すなわち、本メモリセルはドライバト
ランジスタＤＴと強誘電体キャパシタＦＣとが分離して
形成され、さらに書き込みトランジスタＷＴとドライバ
トランジスタＤＴとが明確に分離して形成されており、
いわゆる２つのトランジスタと１つの強誘電体キャパシ
タから１ビットが構成されている。
【００１９】具体的な接続は以下のようになされてい
る。メモリセルＣＬ１１，ＣＬ１２の書き込みトランジ
スタＷＴ１１，ＷＴ１２のゲート電極がワード線ＷＷ１
に接続され、メモリセルＣＬ２１，ＣＬ２２の書き込み
トランジスタＷＴ２１，ＷＴ２２のゲート電極がワード
線ＷＷ２に接続されている。メモリセルＣＬ１１，ＣＬ
１２の強誘電体キャパシタＦＣ１１，ＦＣ１２の他方の
電極がワード線ＷＲ１に接続され、メモリセルＣＬ２
１，ＣＬ２２の強誘電体キャパシタＦＣ２１，ＦＣ２２
の他方の電極がワード線ＷＲ２に接続されている。さら
に、メモリセルＣＬ１１，ＣＬ２１のドライバトランジ
スタＤＴ１１，ＤＴ２１のドレイン電極および書き込み
トランジスタＷＴ１１，ＷＴ２１のドレイン電極がビッ
ト線ＢＬ１に接続され、メモリセルＣＬ１２，ＣＬ２２
のドライバトランジスタＤＴ１２，ＤＴ２２のドレイン
電極および書き込みトランジスタＷＴ１２，ＷＴ２２の
ドレイン電極がビット線ＢＬ２に接続され、全メモリセ
ルＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２のドライバ
トランジスタＤＴ１１，ＤＴ１２，ＤＴ２１，ＤＴ２２
のソース電極が共通ソース線ＳＬに接続されている。
る。メモリセルＣＬ１１，ＣＬ１２の書き込みトランジ
スタＷＴ１１，ＷＴ１２のゲート電極がワード線ＷＷ１
に接続され、メモリセルＣＬ２１，ＣＬ２２の書き込み
トランジスタＷＴ２１，ＷＴ２２のゲート電極がワード
線ＷＷ２に接続されている。メモリセルＣＬ１１，ＣＬ
１２の強誘電体キャパシタＦＣ１１，ＦＣ１２の他方の
電極がワード線ＷＲ１に接続され、メモリセルＣＬ２
１，ＣＬ２２の強誘電体キャパシタＦＣ２１，ＦＣ２２
の他方の電極がワード線ＷＲ２に接続されている。さら
に、メモリセルＣＬ１１，ＣＬ２１のドライバトランジ
スタＤＴ１１，ＤＴ２１のドレイン電極および書き込み
トランジスタＷＴ１１，ＷＴ２１のドレイン電極がビッ
ト線ＢＬ１に接続され、メモリセルＣＬ１２，ＣＬ２２
のドライバトランジスタＤＴ１２，ＤＴ２２のドレイン
電極および書き込みトランジスタＷＴ１２，ＷＴ２２の
ドレイン電極がビット線ＢＬ２に接続され、全メモリセ
ルＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２のドライバ
トランジスタＤＴ１１，ＤＴ１２，ＤＴ２１，ＤＴ２２
のソース電極が共通ソース線ＳＬに接続されている。
【００２０】また、図２は本メモリセルのパターンレイ
アウト図であり、図３は図２におけるＡ−Ａ’線断面
図、図４は図２におけるＢ−Ｂ’線断面図である。図に
おいて、１０はｐ型半導体基板、１１は素子分離領域
（ＬＯＣＯＳ）、１２はＮ+ のソース・ドレイン拡散
層、１３はポリサイド(polyside)層、１４はたとえばＢ
ＰＳＧからなる層間絶縁膜、１５はたとえばＳｉＯ2 か
らなる層間絶縁膜、１６はたとえばＰｔからなる下部電
極、１７は強誘電体膜、１８はたとえばＰｔから上部電
極、１９はアルミニウム配線（ＡＬ）、２０はポリシリ
コンプラグをそれぞれ示している。
アウト図であり、図３は図２におけるＡ−Ａ’線断面
図、図４は図２におけるＢ−Ｂ’線断面図である。図に
おいて、１０はｐ型半導体基板、１１は素子分離領域
（ＬＯＣＯＳ）、１２はＮ+ のソース・ドレイン拡散
層、１３はポリサイド(polyside)層、１４はたとえばＢ
ＰＳＧからなる層間絶縁膜、１５はたとえばＳｉＯ2 か
らなる層間絶縁膜、１６はたとえばＰｔからなる下部電
極、１７は強誘電体膜、１８はたとえばＰｔから上部電
極、１９はアルミニウム配線（ＡＬ）、２０はポリシリ
コンプラグをそれぞれ示している。
【００２１】図２〜図４からもわかるように、本メモリ
セルは、読み出し時に電流駆動するトランジスタのゲー
ト電極上に直接強誘電体膜が形成されるスタックゲート
型セルと異なり、電流駆動するドライバトランジスタＤ
Ｔと、強誘電体キャパシタＦＣとが分離して形成され
る。このように、ドライバトランジスタＤＴと強誘電体
キャパシタＦＣとを分離することにより、スタックゲー
ト型セルに比べて以下のような利点がある。
セルは、読み出し時に電流駆動するトランジスタのゲー
ト電極上に直接強誘電体膜が形成されるスタックゲート
型セルと異なり、電流駆動するドライバトランジスタＤ
Ｔと、強誘電体キャパシタＦＣとが分離して形成され
る。このように、ドライバトランジスタＤＴと強誘電体
キャパシタＦＣとを分離することにより、スタックゲー
ト型セルに比べて以下のような利点がある。
【００２２】スタックゲート型では、フローティングゲ
ートの材質として、良質な強誘電体膜が形成できる下地
となること、また、強誘電体を構成する元素がトランジ
スタのゲート酸化膜に拡散するのを防ぐバリヤ性を持つ
ことが同時に要求され、フローティングゲートの形成は
難しい。これに対してし、本実施例のように、ドライバ
トランジスタＤＴと強誘電体キャパシタＦＣとを分離し
た場合、トランジスタは通常のＣＭＯＳプロセスと同様
のプロセスにより形成でき、また、強誘電体キャパシタ
ＦＣの下部電極１７は良質の強誘電体膜１８が形成でき
るように、トランジスタと独立して最適化できる。
ートの材質として、良質な強誘電体膜が形成できる下地
となること、また、強誘電体を構成する元素がトランジ
スタのゲート酸化膜に拡散するのを防ぐバリヤ性を持つ
ことが同時に要求され、フローティングゲートの形成は
難しい。これに対してし、本実施例のように、ドライバ
トランジスタＤＴと強誘電体キャパシタＦＣとを分離し
た場合、トランジスタは通常のＣＭＯＳプロセスと同様
のプロセスにより形成でき、また、強誘電体キャパシタ
ＦＣの下部電極１７は良質の強誘電体膜１８が形成でき
るように、トランジスタと独立して最適化できる。
【００２３】また、電流駆動するトランジスタの読み出
し時のゲート電極電位は、強誘電体キャパシタＦＣとト
ランジスタのゲート−基板間容量によるカップリング比
によって決定される。したがって、消去状態と書き込み
状態でドライバトランジスタＤＴの電流比がとれるよう
に、それぞれの容量を設定することが望ましいが、スタ
ックゲート型では、トランジスタのゲートの上に強誘電
体キャパシタが形成されるので、キャパシタ面積等を自
由に設定するのが難しい。これに対し、ドライバトラン
ジスタと強誘電体キャパシタを分離した場合は、それぞ
れのキャパシタが独立しているので、面積等を自由に設
定することが可能となり、メモリセル設計の自由度も広
くなる。
し時のゲート電極電位は、強誘電体キャパシタＦＣとト
ランジスタのゲート−基板間容量によるカップリング比
によって決定される。したがって、消去状態と書き込み
状態でドライバトランジスタＤＴの電流比がとれるよう
に、それぞれの容量を設定することが望ましいが、スタ
ックゲート型では、トランジスタのゲートの上に強誘電
体キャパシタが形成されるので、キャパシタ面積等を自
由に設定するのが難しい。これに対し、ドライバトラン
ジスタと強誘電体キャパシタを分離した場合は、それぞ
れのキャパシタが独立しているので、面積等を自由に設
定することが可能となり、メモリセル設計の自由度も広
くなる。
【００２４】なお、ここで言うドライバトランジスタと
強誘電体キャパシタとの分離とは、ドライバトランジス
タのゲート電極と強誘電体キャパシタの電極を第３の配
線層により接続すること、または、ドライバトランジス
タのゲート電極を下地として強誘電体膜を形成する場合
は、トランジスタのチャネル部にオーバーラップして強
誘電体キャパシタが形成されないことをいう。したがっ
て、本発明のメモリセル構造は、これら２つの条件のう
ちのいずれかを満たしていれば良く、図２で示した一例
に対し、書き込みトランジスタＷＴをＴＦＴで形成す
る、ワード線ＷＲ１をワード線ＷＷ１上に配置する等、
種々の態様が可能である。
強誘電体キャパシタとの分離とは、ドライバトランジス
タのゲート電極と強誘電体キャパシタの電極を第３の配
線層により接続すること、または、ドライバトランジス
タのゲート電極を下地として強誘電体膜を形成する場合
は、トランジスタのチャネル部にオーバーラップして強
誘電体キャパシタが形成されないことをいう。したがっ
て、本発明のメモリセル構造は、これら２つの条件のう
ちのいずれかを満たしていれば良く、図２で示した一例
に対し、書き込みトランジスタＷＴをＴＦＴで形成す
る、ワード線ＷＲ１をワード線ＷＷ１上に配置する等、
種々の態様が可能である。
【００２５】次に、図１のメモリセルアレイの書き込み
および読み出し動作について、図５、図６および図７を
参照しつつ説明する。なお、図５は、図１においてワー
ド線ＷＷ１，ＷＲ１およびビット線ＢＬ１によって指定
される１ビットメモリセルＣＬ１１にデータを書き込む
場合の各配線の電位タイミングチャートを示している。
および読み出し動作について、図５、図６および図７を
参照しつつ説明する。なお、図５は、図１においてワー
ド線ＷＷ１，ＷＲ１およびビット線ＢＬ１によって指定
される１ビットメモリセルＣＬ１１にデータを書き込む
場合の各配線の電位タイミングチャートを示している。
【００２６】まず、書き込み動作について説明する。図
に示すように、書き込もうとする２値のデータに従って
ビット線ＢＬ１の電位をＶｃｃまたは０Ｖに設定する。
またこのとき、共通ソース線ＳＬをオープンとする。そ
して、時間領域Ｔ１において、書き込みトランジスタＷ
Ｔ１１のゲート電極に接続されているワード線ＷＷ１の
設定レベルを、０Ｖから〔Ｖｃｃ＋１Ｖ〕に切り換え
る。ここで、Ｖｃｃより１Ｖ高い電圧を印加するのは、
書き込みトランジスタＷＴ１１のしきい値電圧Ｖｔｈが
１Ｖ以下であることから、トランジスタによるいわゆる
Ｖｔｈ降下を防ぐためである。これにより、ＢＬ１＝Ｖ
ｃｃの場合（消去状態とする）、強誘電体キャパシタＦ
Ｃ１１に電界が印加され、図６中矢印で示す方向に分極
される。
に示すように、書き込もうとする２値のデータに従って
ビット線ＢＬ１の電位をＶｃｃまたは０Ｖに設定する。
またこのとき、共通ソース線ＳＬをオープンとする。そ
して、時間領域Ｔ１において、書き込みトランジスタＷ
Ｔ１１のゲート電極に接続されているワード線ＷＷ１の
設定レベルを、０Ｖから〔Ｖｃｃ＋１Ｖ〕に切り換え
る。ここで、Ｖｃｃより１Ｖ高い電圧を印加するのは、
書き込みトランジスタＷＴ１１のしきい値電圧Ｖｔｈが
１Ｖ以下であることから、トランジスタによるいわゆる
Ｖｔｈ降下を防ぐためである。これにより、ＢＬ１＝Ｖ
ｃｃの場合（消去状態とする）、強誘電体キャパシタＦ
Ｃ１１に電界が印加され、図６中矢印で示す方向に分極
される。
【００２７】次いで、時間領域Ｔ２において、強誘電体
キャパシタＦＣ１１に接続されているワード線ＷＲ１の
電位を０ＶからＶｃｃに上げる。これにより、ＢＬ１＝
０Ｖの場合（書き込み状態とする）、強誘電体キャパシ
タに電界が印加され、図７中矢印で示す方向に電界が印
加される。さらに、時間領域Ｔ３において、ワード線Ｗ
Ｒ１のレベルをＶｃｃから０Ｖに切り換え、続いてワー
ド線ＷＷ１をＶｃｃから０Ｖに切り換えることにより、
書き込み動作は終了する。なお、ここで、ワード線ＷＷ
１を先に０Ｖとし、続いてワード線ＷＲ１を０Ｖとして
も構わない。なお、図には示されていないが、ＢＬ１＝
Ｖｃｃの場合に、書き込み終了後、強誘電体キャパシタ
ＦＣ１１の書き込みトランジスタＷＴ１１側の電極に残
留する電位Ｖｃｃは、書き込みトランジスタＷＴ１１の
拡散層のリーク電流により、一定時間後０Ｖに降下す
る。
キャパシタＦＣ１１に接続されているワード線ＷＲ１の
電位を０ＶからＶｃｃに上げる。これにより、ＢＬ１＝
０Ｖの場合（書き込み状態とする）、強誘電体キャパシ
タに電界が印加され、図７中矢印で示す方向に電界が印
加される。さらに、時間領域Ｔ３において、ワード線Ｗ
Ｒ１のレベルをＶｃｃから０Ｖに切り換え、続いてワー
ド線ＷＷ１をＶｃｃから０Ｖに切り換えることにより、
書き込み動作は終了する。なお、ここで、ワード線ＷＷ
１を先に０Ｖとし、続いてワード線ＷＲ１を０Ｖとして
も構わない。なお、図には示されていないが、ＢＬ１＝
Ｖｃｃの場合に、書き込み終了後、強誘電体キャパシタ
ＦＣ１１の書き込みトランジスタＷＴ１１側の電極に残
留する電位Ｖｃｃは、書き込みトランジスタＷＴ１１の
拡散層のリーク電流により、一定時間後０Ｖに降下す
る。
【００２８】また、上記説明は特定の１ビットの書き込
みについて説明したが、本方式では同一ワード線（ＷＷ
１、ＷＲ１）に接続されているビットは一括書き込みと
なる。また、上記説明ではビット線電位固定後にワード
線ＷＲ１にＶｃｃのパルスを印加しているが、回路方式
によってワード線ＷＲ１を２値のデータに従いＶｃｃま
たは０Ｖに固定し、その後ビット線にＶｃｃのパルスを
印加する方法も可能である。
みについて説明したが、本方式では同一ワード線（ＷＷ
１、ＷＲ１）に接続されているビットは一括書き込みと
なる。また、上記説明ではビット線電位固定後にワード
線ＷＲ１にＶｃｃのパルスを印加しているが、回路方式
によってワード線ＷＲ１を２値のデータに従いＶｃｃま
たは０Ｖに固定し、その後ビット線にＶｃｃのパルスを
印加する方法も可能である。
【００２９】次に、読み出し動作について説明する。こ
の場合も、図１において、ワード線ＷＷ１、ＷＲ１によ
って指定される１ビットのメモリセルＣＬ１１を読み出
す場合の手順を説明する。まず、ワード線ＷＷ１を０Ｖ
とし、ビット線ＢＬ１をＶｃｃもしくはそれ以下の正の
固定電位とする。次に、ワード線ＷＲ１のレベルをＶｃ
ｃの設定する。これにより、各ビット線に接続されたド
ライバトランジスタＤＴ１１のゲート電極は，強誘電体
キャパシタＦＣ１１の分極方向により、異なる電位に変
化する。ここで、ゲート電極の電位は、強誘電体キャパ
シタ容量とドライバトランジスタのゲート−基板間容量
との容量比によって決定され、消去状態よりも書き込み
状態の方が電位が低くなる。したがって、このときドラ
イバトランジスタが駆動する電流は書き込み状態に比
べ、消去状態の方が多くなる。この異なる電流をビット
線に接続される図示しない電流センス型のセンスアンプ
により検出し、読み出し動作を終了する。
の場合も、図１において、ワード線ＷＷ１、ＷＲ１によ
って指定される１ビットのメモリセルＣＬ１１を読み出
す場合の手順を説明する。まず、ワード線ＷＷ１を０Ｖ
とし、ビット線ＢＬ１をＶｃｃもしくはそれ以下の正の
固定電位とする。次に、ワード線ＷＲ１のレベルをＶｃ
ｃの設定する。これにより、各ビット線に接続されたド
ライバトランジスタＤＴ１１のゲート電極は，強誘電体
キャパシタＦＣ１１の分極方向により、異なる電位に変
化する。ここで、ゲート電極の電位は、強誘電体キャパ
シタ容量とドライバトランジスタのゲート−基板間容量
との容量比によって決定され、消去状態よりも書き込み
状態の方が電位が低くなる。したがって、このときドラ
イバトランジスタが駆動する電流は書き込み状態に比
べ、消去状態の方が多くなる。この異なる電流をビット
線に接続される図示しない電流センス型のセンスアンプ
により検出し、読み出し動作を終了する。
【００３０】以上説明したように、本実施例によれば、
１ビット相当のメモリセルＣＬ１１，ＣＬ１２，ＣＬ２
１，ＣＬ２２を、それぞれ、強誘電体キャパシタＦＣ１
１，ＦＣ１２，ＦＣ２１，ＦＣ２２と、ゲート電極に強
誘電体キャパシタＦＣ１１，ＦＣ１２，ＦＣ２１，ＦＣ
２２の一方の電極が接続され、強誘電体の分極の向きに
よりビット線の電流を制御するドライバトランジスタＤ
Ｔ１１，ＤＴ１２，ＤＴ２１，ＤＴ２２と、ソース電極
が同じく強誘電体キャパシタＦＣ１１，ＦＣ１２，ＦＣ
２１，ＦＣ２２の一方の電極が接続され、ビット線ＢＬ
１，ＢＬ２との導通切り換えを行う書き込みトランジス
タＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２との３素子
により構成し、ドライバトランジスタと強誘電体キャパ
シタとを分離して形成し、さらに書き込みトランジスタ
とドライバトランジスタとを明確に分離して形成したの
で、強誘電体膜１８の形成が容易で、強誘電体キャパシ
タＦＣとゲート酸化膜の容量比の自由度を広げることが
できる実用に即した強誘電体記憶装置を実現できる。
１ビット相当のメモリセルＣＬ１１，ＣＬ１２，ＣＬ２
１，ＣＬ２２を、それぞれ、強誘電体キャパシタＦＣ１
１，ＦＣ１２，ＦＣ２１，ＦＣ２２と、ゲート電極に強
誘電体キャパシタＦＣ１１，ＦＣ１２，ＦＣ２１，ＦＣ
２２の一方の電極が接続され、強誘電体の分極の向きに
よりビット線の電流を制御するドライバトランジスタＤ
Ｔ１１，ＤＴ１２，ＤＴ２１，ＤＴ２２と、ソース電極
が同じく強誘電体キャパシタＦＣ１１，ＦＣ１２，ＦＣ
２１，ＦＣ２２の一方の電極が接続され、ビット線ＢＬ
１，ＢＬ２との導通切り換えを行う書き込みトランジス
タＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２との３素子
により構成し、ドライバトランジスタと強誘電体キャパ
シタとを分離して形成し、さらに書き込みトランジスタ
とドライバトランジスタとを明確に分離して形成したの
で、強誘電体膜１８の形成が容易で、強誘電体キャパシ
タＦＣとゲート酸化膜の容量比の自由度を広げることが
できる実用に即した強誘電体記憶装置を実現できる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
強誘電体膜の形成が容易で、強誘電体キャパシタとゲー
ト酸化膜の容量比の自由度を広げることができる実用に
即した強誘電体記憶装置を実現できる。
強誘電体膜の形成が容易で、強誘電体キャパシタとゲー
ト酸化膜の容量比の自由度を広げることができる実用に
即した強誘電体記憶装置を実現できる。
【図１】本発明に係る強誘電体記憶装置のメモリアレイ
の一実施例を示す等価回路図である。
の一実施例を示す等価回路図である。
【図２】本メモリセルのパターンレイアウト図である。
【図３】図２におけるＡ−Ａ’線断面図である。
【図４】図２におけるＢ−Ｂ’線断面図である。
【図５】図１においてワード線ＷＷ１，ＷＲ１およびビ
ット線ＢＬ１によって指定される１ビットメモリセルＣ
Ｌ１１にデータを書き込む場合の各配線の電位タイミン
グチャートを示す図である。
ット線ＢＬ１によって指定される１ビットメモリセルＣ
Ｌ１１にデータを書き込む場合の各配線の電位タイミン
グチャートを示す図である。
【図６】ビット線電位がＶｃｃの場合の強誘電体キャパ
シタの分極状態を示す図である。
シタの分極状態を示す図である。
【図７】ビット線電位が０Ｖの場合の強誘電体キャパシ
タの分極状態を示す図である。
タの分極状態を示す図である。
【図８】スタックゲート型強誘電体記憶装置のセル構造
を示す断面図である。
を示す断面図である。
ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２…メモリセル ＤＴ１１，ＤＴ１２，ＤＴ２１，ＤＴ２２…ドライバト
ランジスタ（第１のトランジスタ） ＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２…書き込みト
ランジスタ（第２のトランジスタ） ＷＷ１，ＷＷ２，ＷＲ１，ＷＲ２…ワード線 ＢＬ１，ＢＬ２…ビット線 ＳＬ…共通ソース線 １０…半導体基板 １１…素子分離領域（ＬＯＣＯＳ） １２…ソース・ドレイン拡散層 １３…ポリサイド(polyside)層 １４，１５…層間絶縁膜 １６…下部電極 １７…強誘電体膜 １８…上部電極 １９…アルミニウム配線（ＡＬ） ２０…ポリシリコンプラグ
ランジスタ（第１のトランジスタ） ＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２…書き込みト
ランジスタ（第２のトランジスタ） ＷＷ１，ＷＷ２，ＷＲ１，ＷＲ２…ワード線 ＢＬ１，ＢＬ２…ビット線 ＳＬ…共通ソース線 １０…半導体基板 １１…素子分離領域（ＬＯＣＯＳ） １２…ソース・ドレイン拡散層 １３…ポリサイド(polyside)層 １４，１５…層間絶縁膜 １６…下部電極 １７…強誘電体膜 １８…上部電極 １９…アルミニウム配線（ＡＬ） ２０…ポリシリコンプラグ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】 強誘電体キャパシタにおける分極の方向
により２値のデータを記憶する強誘電体記憶装置であっ
て、 ゲート電極が上記強誘電体キャパシタの２つの電極のう
ちの一方の電極に接続され、強誘電体の分極の向きに応
じてビット線の電流を制御する第１のトランジスタと、 上記強誘電体キャパシタの一方の電極とビット線との間
に接続され、ゲート電極への印加電圧に応じて当該一方
の電極とビット線とを作動的に接続する第２のトランジ
スタとを有する強誘電体記憶装置。 - 【請求項２】 データ書き込み動作において、書き込み
２値のデータに従い、ビット線電位を所定の電位に設定
し、その後、強誘電体キャパシタの他方の電極に対して
所定レベルのパルスを印加して、強誘電体キャパシタを
２値のデータに従い異なる方向へ分極させる請求項１記
載の強誘電体記憶装置。 - 【請求項３】 データ読み出し動作において、強誘電体
キャパシタの他方の電極に対して所定電位を印加し、そ
の時、第１のトランジスタのゲート電位の違いにより第
１のトランジスタを介して流れるビット線電流の違いを
検知することにより、２値のデータに対応した強誘電体
キャパシタの分極方向を読み出す請求項１記載の強誘電
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05140295A JP3360471B2 (ja) | 1995-03-10 | 1995-03-10 | 強誘電体記憶装置 |
| US08/598,600 US5753946A (en) | 1995-02-22 | 1996-02-12 | Ferroelectric memory |
| KR1019960003902A KR960032485A (ko) | 1995-02-22 | 1996-02-16 | 강유전체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05140295A JP3360471B2 (ja) | 1995-03-10 | 1995-03-10 | 強誘電体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250608A JPH08250608A (ja) | 1996-09-27 |
| JP3360471B2 true JP3360471B2 (ja) | 2002-12-24 |
Family
ID=12885952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05140295A Expired - Fee Related JP3360471B2 (ja) | 1995-02-22 | 1995-03-10 | 強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360471B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10068630B2 (en) | 2014-08-19 | 2018-09-04 | Sabic Global Technologies B.V. | Non-volatile ferroelectric memory cells with multilevel operation |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2939973B2 (ja) * | 1996-06-06 | 1999-08-25 | 日本電気株式会社 | 不揮発性半導体メモリ装置の駆動方法 |
| US8422272B2 (en) * | 2010-08-06 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US11205467B2 (en) * | 2019-05-09 | 2021-12-21 | Namlab Ggmbh | Ferroelectric memory and logic cell and operation method |
| CN110244112B (zh) * | 2019-06-19 | 2024-08-27 | 佛山科学技术学院 | 一种时域中介电材料极化瞬态的测量装置及测量方法 |
-
1995
- 1995-03-10 JP JP05140295A patent/JP3360471B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10068630B2 (en) | 2014-08-19 | 2018-09-04 | Sabic Global Technologies B.V. | Non-volatile ferroelectric memory cells with multilevel operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08250608A (ja) | 1996-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |