JPH07161854A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH07161854A JPH07161854A JP5341697A JP34169793A JPH07161854A JP H07161854 A JPH07161854 A JP H07161854A JP 5341697 A JP5341697 A JP 5341697A JP 34169793 A JP34169793 A JP 34169793A JP H07161854 A JPH07161854 A JP H07161854A
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- thin film
- film transistor
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
Abstract
(57)【要約】
【目的】本発明は不揮発性メモリに関し、従来に比して
一段と低消費電力を実現する。 【構成】メモリセルを構成する薄膜トランジスタのバツ
クチヤネルに強誘電体キヤパシタを埋め込み、当該強誘
電体キヤパシタの分極特性を微少電流によつて反転させ
る。これによりデータの書き込み時や消去時に流れる電
流を少なくすることができ、一段と消費電流の小さいメ
モリセルを実現することができる。また強誘電体コンデ
ンサは低電界において容易に分極を反転できるため、従
来に比して一段と低電圧でも確実な動作を実現すること
ができる。
一段と低消費電力を実現する。 【構成】メモリセルを構成する薄膜トランジスタのバツ
クチヤネルに強誘電体キヤパシタを埋め込み、当該強誘
電体キヤパシタの分極特性を微少電流によつて反転させ
る。これによりデータの書き込み時や消去時に流れる電
流を少なくすることができ、一段と消費電流の小さいメ
モリセルを実現することができる。また強誘電体コンデ
ンサは低電界において容易に分極を反転できるため、従
来に比して一段と低電圧でも確実な動作を実現すること
ができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図７） 発明が解決しようとする課題（図８） 課題を解決するための手段（図２） 作用（図３） 実施例（図１〜図６） （１）断面構造（図１〜図３） （２）製造プロセス（図４及び図５） （３）動作及び効果 （３−１）書き込み動作 （３−２）消去動作 （３−３）読み出し動作（図６） （３−４）効果 （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は不揮発性メモリに関し、
特に強誘電体メモリに適用して好適なものである。
特に強誘電体メモリに適用して好適なものである。
【０００３】
【従来の技術】強誘電体を用いたメモリは不揮発性とい
う特徴から大いに期待されている。図７に主な強誘電体
メモリの例を示す。上段（図７（Ａ））及び中段（図７
（Ｂ））のメモリは強誘電体キヤパシタを用いるもので
あり、下段（図７（Ｃ））のメモリは強誘電体をゲート
とするトランジスタ（金属−強誘電体−半導体（ＭＦ
Ｓ：metal ferroelectricity semiconductor）構造のト
ランジスタ）を用いるものである。
う特徴から大いに期待されている。図７に主な強誘電体
メモリの例を示す。上段（図７（Ａ））及び中段（図７
（Ｂ））のメモリは強誘電体キヤパシタを用いるもので
あり、下段（図７（Ｃ））のメモリは強誘電体をゲート
とするトランジスタ（金属−強誘電体−半導体（ＭＦ
Ｓ：metal ferroelectricity semiconductor）構造のト
ランジスタ）を用いるものである。
【０００４】このうちＭＦＳトランジスタを用いたメモ
リは記憶信号を増巾して読み出すことができる。このた
め低電圧動作時においても情報の読み出しが容易であ
り、強誘電体メモリとして最有力視されている。ただし
この方式ではデータの書込みや消去のためゲート電極に
高電圧を印加すると、同じゲート電極線（ワード線）に
接続されている全てのセルのゲート電極に高電圧が印加
され、全てのセルに同じデータが書き込まれる問題があ
る。
リは記憶信号を増巾して読み出すことができる。このた
め低電圧動作時においても情報の読み出しが容易であ
り、強誘電体メモリとして最有力視されている。ただし
この方式ではデータの書込みや消去のためゲート電極に
高電圧を印加すると、同じゲート電極線（ワード線）に
接続されている全てのセルのゲート電極に高電圧が印加
され、全てのセルに同じデータが書き込まれる問題があ
る。
【０００５】そこでワード線とビツト線とによつて選択
されたセルにだけ強いバイアスをかけ、他のセルにはバ
イアスをかけないチヤネルシールドという方法が用いら
れている。この方法はトランジスタのソース及びドレイ
ンに選択的にバイアスを加えることによつて選択された
セルにだけ強いバイアスを加える一方、同一ワード線に
接続される他のセルにはソース及びドレイン間に形成さ
れたチヤネル領域の電位によつてゲートと基板間のバイ
アスを弱めるものである。
されたセルにだけ強いバイアスをかけ、他のセルにはバ
イアスをかけないチヤネルシールドという方法が用いら
れている。この方法はトランジスタのソース及びドレイ
ンに選択的にバイアスを加えることによつて選択された
セルにだけ強いバイアスを加える一方、同一ワード線に
接続される他のセルにはソース及びドレイン間に形成さ
れたチヤネル領域の電位によつてゲートと基板間のバイ
アスを弱めるものである。
【０００６】
【発明が解決しようとする課題】ところがチヤネルシー
ルドの効果は 100〔％〕有効ではないため、選択的なデ
ータの書き込みや消去を確実に実現するにはゲートに加
える電圧をある程度大きくしなければならない。しかし
これは低電圧化に反するという問題があつた。またデー
タの読み出しは、図８に示すように、トランジスタのソ
ースをワード線とし、かつドレインをビツト線として用
いるため、接合容量等によりワード線の負荷が大きくな
り動作速度が遅くなる問題があつた。加えて選択セルだ
けでなく非選択セルのトランジスタにも電流が流れるの
で消費電流が大きくなるという問題があつた。
ルドの効果は 100〔％〕有効ではないため、選択的なデ
ータの書き込みや消去を確実に実現するにはゲートに加
える電圧をある程度大きくしなければならない。しかし
これは低電圧化に反するという問題があつた。またデー
タの読み出しは、図８に示すように、トランジスタのソ
ースをワード線とし、かつドレインをビツト線として用
いるため、接合容量等によりワード線の負荷が大きくな
り動作速度が遅くなる問題があつた。加えて選択セルだ
けでなく非選択セルのトランジスタにも電流が流れるの
で消費電流が大きくなるという問題があつた。
【０００７】本発明は以上の点を考慮してなされたもの
で、従来に比して一段と低電圧かつ低消費電流によつて
データを書き込むことができ、また消去することができ
る不揮発性メモリを提案しようとするものである。
で、従来に比して一段と低電圧かつ低消費電流によつて
データを書き込むことができ、また消去することができ
る不揮発性メモリを提案しようとするものである。
【０００８】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、薄膜トランジスタ２のバツクチヤ
ネルに強誘電体コンデンサ３が配置され、当該強誘電体
コンデンサ３の分極極性に対応して薄膜トランジスタ２
がオン又はオフ制御されるメモリセルを具えるようにす
る。
め本発明においては、薄膜トランジスタ２のバツクチヤ
ネルに強誘電体コンデンサ３が配置され、当該強誘電体
コンデンサ３の分極極性に対応して薄膜トランジスタ２
がオン又はオフ制御されるメモリセルを具えるようにす
る。
【０００９】
【作用】データの書き込み時や消去時にメモリセルに流
れる電流は強誘電体コンデンサ３の分極を反転させるの
に必要な電荷だけで済み、一段の低電流化を実現するこ
とができる。また強誘電体コンデンサ３は低電界におい
ても容易に分極を反転できるため、従来に比して一段と
低電圧で動作するメモリセルを容易に実現することがで
きる。
れる電流は強誘電体コンデンサ３の分極を反転させるの
に必要な電荷だけで済み、一段の低電流化を実現するこ
とができる。また強誘電体コンデンサ３は低電界におい
ても容易に分極を反転できるため、従来に比して一段と
低電圧で動作するメモリセルを容易に実現することがで
きる。
【００１０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１１】（１）断面構造 図１及び図２は不揮発性メモリを構成するメモリセルの
断面構造及び等価回路を示すもので、メモリセル１を構
成する薄膜トランジスタ２のバツクチヤネルに強誘電体
キヤパシタ３を埋め込むことを特徴としている。以下等
価回路との対応関係を中心に断面構造を説明する。
断面構造及び等価回路を示すもので、メモリセル１を構
成する薄膜トランジスタ２のバツクチヤネルに強誘電体
キヤパシタ３を埋め込むことを特徴としている。以下等
価回路との対応関係を中心に断面構造を説明する。
【００１２】層構造のうちシリコン基板４及びフイール
ド酸化膜５上に形成されたゲートポリシリコン６が図２
に示す書込みビツト線ＷＢに対応する。このビツト線Ｗ
Ｂ上に設けられた層間絶縁膜７に囲まれたＰＺＴ（Ｐｂ
（ＺｒＴｉ）Ｏ3 ）８が強誘電体キヤパシタ３である。
この強誘電体キヤパシタ３には図３に示すヒステリシス
履歴特性があり、電界Ｅc が０の場合における分極Ｐs
の正／負によつて情報を記憶することができる。この実
施例ではバツクチヤネルに埋め込まれた強誘電体キヤパ
シタ３の分極極性を制御することによつてトランジスタ
のオンオフをスイツチング制御する。
ド酸化膜５上に形成されたゲートポリシリコン６が図２
に示す書込みビツト線ＷＢに対応する。このビツト線Ｗ
Ｂ上に設けられた層間絶縁膜７に囲まれたＰＺＴ（Ｐｂ
（ＺｒＴｉ）Ｏ3 ）８が強誘電体キヤパシタ３である。
この強誘電体キヤパシタ３には図３に示すヒステリシス
履歴特性があり、電界Ｅc が０の場合における分極Ｐs
の正／負によつて情報を記憶することができる。この実
施例ではバツクチヤネルに埋め込まれた強誘電体キヤパ
シタ３の分極極性を制御することによつてトランジスタ
のオンオフをスイツチング制御する。
【００１３】実施例ではＰＺＴ８の上にシリコン酸化膜
９を設け、ＰＺＴ８と薄膜シリコン層１０とが直接触れ
ないようにしてある。これはＰＺＴとシリコンとの間の
界面準位が多いこと、またＰＺＴとシリコンが一部反応
してしまうことなどを防ぐためである。これらの問題が
解決されればシリコン酸化膜９はなくても良い。
９を設け、ＰＺＴ８と薄膜シリコン層１０とが直接触れ
ないようにしてある。これはＰＺＴとシリコンとの間の
界面準位が多いこと、またＰＺＴとシリコンが一部反応
してしまうことなどを防ぐためである。これらの問題が
解決されればシリコン酸化膜９はなくても良い。
【００１４】薄膜シリコン層１０には薄膜トランジスタ
のチヤネル１０Ａ、ソース１０Ｂ及びドレイン１０Ｃが
構成される。この薄膜シリコン層１０の表面にゲートシ
リコン酸化膜１１を介してゲートポリシリコン１２が形
成される。このゲートポリシリコン１２は図２のワード
線ＲＷに対応する。また薄膜トランジスタのソース１０
Ｂは接地又は所定の電位に接続され、ドレイン１０Ｃは
コンタクト１４を介してＡｌビツト線１５に接続されて
いる。
のチヤネル１０Ａ、ソース１０Ｂ及びドレイン１０Ｃが
構成される。この薄膜シリコン層１０の表面にゲートシ
リコン酸化膜１１を介してゲートポリシリコン１２が形
成される。このゲートポリシリコン１２は図２のワード
線ＲＷに対応する。また薄膜トランジスタのソース１０
Ｂは接地又は所定の電位に接続され、ドレイン１０Ｃは
コンタクト１４を介してＡｌビツト線１５に接続されて
いる。
【００１５】（２）製造プロセス 次に図１の断面構造を有するメモリセル１の製造プロセ
スを図４に示す。まず図４（Ａ）に示すように、シリコ
ン基板４上に選択酸化法（ＬＯＣＯＳ：local oxidatio
n of silicon法）等によりフイールド酸化膜５を形成
し、さらにその上面に一般的な方法で金属酸化膜半導体
（ＭＯＳ：metal oxide semiconductor ）のゲートポリ
シリコン電極６を加工する。続いてゲートポリシリコン
電極６の上にシリコン酸化膜によつて層間絶縁膜７を形
成する。この層間絶縁膜７を加工し、メモリセル部分に
強誘電体膜形成部７Ａを開口する。
スを図４に示す。まず図４（Ａ）に示すように、シリコ
ン基板４上に選択酸化法（ＬＯＣＯＳ：local oxidatio
n of silicon法）等によりフイールド酸化膜５を形成
し、さらにその上面に一般的な方法で金属酸化膜半導体
（ＭＯＳ：metal oxide semiconductor ）のゲートポリ
シリコン電極６を加工する。続いてゲートポリシリコン
電極６の上にシリコン酸化膜によつて層間絶縁膜７を形
成する。この層間絶縁膜７を加工し、メモリセル部分に
強誘電体膜形成部７Ａを開口する。
【００１６】この後、図４（Ｂ）に示すように、開口部
にＰＺＴ８を堆積して埋め込む。次にその表面に10〔n
m〕の酸化膜９を形成し、さらにその上に非晶質シリコ
ンをＳｉ2 Ｈ6 を約 460〔℃〕で熱分解して堆積する。
この非結晶シリコンを 600〔℃〕で10時間の熱処理する
ことにより結晶化し、厚さ20〔nm〕のシリコン膜１０を
形成する。
にＰＺＴ８を堆積して埋め込む。次にその表面に10〔n
m〕の酸化膜９を形成し、さらにその上に非晶質シリコ
ンをＳｉ2 Ｈ6 を約 460〔℃〕で熱分解して堆積する。
この非結晶シリコンを 600〔℃〕で10時間の熱処理する
ことにより結晶化し、厚さ20〔nm〕のシリコン膜１０を
形成する。
【００１７】続いて結晶化したシリコン膜１０を所定の
形状にパターニングした後、 850〔℃〕の酸素中で厚さ
10〔nm〕のシリコン酸化膜（ＳｉＯ2 ）を形成し、ゲー
ト酸化膜１１とする。さらにワード線ＲＷとなるポリシ
リコン膜（又はポリサイド膜）１２を堆積し、加工す
る。次にワード線ＲＷをマスクにしてシリコン層１０に
ソース１０Ｂ及びドレイン１０Ｃを形成するためヒ素
（Ａｓ）を５×１０14〔atom／cm2 〕でイオン注入す
る。その後は層間絶縁膜１３を堆積してシリコン層１０
の表面を覆い、ドレイン引き出し用のコンタクト窓を形
成する。続いてアルミニウム配線等を一般的な方法で形
成し、図５に示すように、メモリセルを完成する。
形状にパターニングした後、 850〔℃〕の酸素中で厚さ
10〔nm〕のシリコン酸化膜（ＳｉＯ2 ）を形成し、ゲー
ト酸化膜１１とする。さらにワード線ＲＷとなるポリシ
リコン膜（又はポリサイド膜）１２を堆積し、加工す
る。次にワード線ＲＷをマスクにしてシリコン層１０に
ソース１０Ｂ及びドレイン１０Ｃを形成するためヒ素
（Ａｓ）を５×１０14〔atom／cm2 〕でイオン注入す
る。その後は層間絶縁膜１３を堆積してシリコン層１０
の表面を覆い、ドレイン引き出し用のコンタクト窓を形
成する。続いてアルミニウム配線等を一般的な方法で形
成し、図５に示すように、メモリセルを完成する。
【００１８】（３）動作及び効果 以上の工程において、ｋ行目のワード線Ｗk とｊ列目の
ビツト線Ｂj との交点に位置するメモリセル１にデータ
を書き込む場合、消去する場合、読み出す場合のそれぞ
れについての各動作を説明する。
ビツト線Ｂj との交点に位置するメモリセル１にデータ
を書き込む場合、消去する場合、読み出す場合のそれぞ
れについての各動作を説明する。
【００１９】（３−１）書き込み動作 初期状態における強誘電体キヤパシタ３の分極状態を負
（すなわち図３のＲ０）とする。この状態でワード線Ｗ
k 及び書込みビツト線ＷＢj に＋３〔Ｖ〕及び−３
〔Ｖ〕をそれぞれ印加すると、このセルに埋め込まれた
強誘電体キヤパシタ３の状態はＲ０からＷの状態に変化
する。このとき他のワード線Ｗi （≠ｋ）及び書込みビ
ツト線ＷＢl （≠ｊ）を０〔Ｖ〕としておけば他のセル
にデータの書き込みは起こらない。続いてワード線Ｗk
及び書込みビツト線ＷＢj に０〔Ｖ〕を印加すると、強
誘電体キヤパシタ３の状態はＲ１に遷移する。
（すなわち図３のＲ０）とする。この状態でワード線Ｗ
k 及び書込みビツト線ＷＢj に＋３〔Ｖ〕及び−３
〔Ｖ〕をそれぞれ印加すると、このセルに埋め込まれた
強誘電体キヤパシタ３の状態はＲ０からＷの状態に変化
する。このとき他のワード線Ｗi （≠ｋ）及び書込みビ
ツト線ＷＢl （≠ｊ）を０〔Ｖ〕としておけば他のセル
にデータの書き込みは起こらない。続いてワード線Ｗk
及び書込みビツト線ＷＢj に０〔Ｖ〕を印加すると、強
誘電体キヤパシタ３の状態はＲ１に遷移する。
【００２０】（３−２）消去動作 消去の場合には書込み動作の場合とは逆に、ワード線Ｗ
k に−３〔Ｖ〕を印加し、書込みビツト線ＷＢj を＋３
〔Ｖ〕印加する。このとき強誘電体キヤパシタ３の状態
はＲ１からＣの状態に遷移する。次にワード線Ｗk 及び
書込みビツト線ＷＢj に０〔Ｖ〕を印加とすると強誘電
体キヤパシタ３の状態はＣからＲ０の状態に遷移する。
k に−３〔Ｖ〕を印加し、書込みビツト線ＷＢj を＋３
〔Ｖ〕印加する。このとき強誘電体キヤパシタ３の状態
はＲ１からＣの状態に遷移する。次にワード線Ｗk 及び
書込みビツト線ＷＢj に０〔Ｖ〕を印加とすると強誘電
体キヤパシタ３の状態はＣからＲ０の状態に遷移する。
【００２１】因に書込みビツト線ＷＢj に共通に接続さ
れる全てのセルのデータを一括消去したい場合（すなわ
ちフラツシユ消去の場合）には、ワード線Ｗに０〔Ｖ〕
を印加し、書込みビツト線ＷＢj に＋６〔Ｖ〕を印加す
る。これにより全てのセルが一括消去され、いわゆるフ
ラツシユメモリができる。
れる全てのセルのデータを一括消去したい場合（すなわ
ちフラツシユ消去の場合）には、ワード線Ｗに０〔Ｖ〕
を印加し、書込みビツト線ＷＢj に＋６〔Ｖ〕を印加す
る。これにより全てのセルが一括消去され、いわゆるフ
ラツシユメモリができる。
【００２２】（３−３）読み出し動作 最後に強誘電体キヤパシタ３が負（Ｒ０）の場合と正
（Ｒ１）の場合とに分けて読み出し動作を説明する。因
に各分極状態における薄膜トランジスタのＩd −Ｖg 特
性は図６に示すようになる。
（Ｒ１）の場合とに分けて読み出し動作を説明する。因
に各分極状態における薄膜トランジスタのＩd −Ｖg 特
性は図６に示すようになる。
【００２３】まず強誘電体キヤパシタ３が負（Ｒ０）の
場合、図６から分かるように、薄膜トランジスタ１のな
りワード線Ｗk にＶRWという電圧を加えても薄膜トラン
ジスタはオンしない。従つてセルの強誘電体キヤパシタ
３の状態を負に制御しておけばビツト線に電流が流れる
ことはない。
場合、図６から分かるように、薄膜トランジスタ１のな
りワード線Ｗk にＶRWという電圧を加えても薄膜トラン
ジスタはオンしない。従つてセルの強誘電体キヤパシタ
３の状態を負に制御しておけばビツト線に電流が流れる
ことはない。
【００２４】これに対して強誘電体キヤパシタ３が正
（Ｒ１）の場合、ワード線Ｗk にＶRWという電圧が印加
されることによりオンする。従つてセルの強誘電体キヤ
パシタ３の状態を正に制御しておけばビツト線に電流が
流れ、流れる電流を検出することができる。因にこのと
きビツト線にはある電圧ＶCCを充電しておく。
（Ｒ１）の場合、ワード線Ｗk にＶRWという電圧が印加
されることによりオンする。従つてセルの強誘電体キヤ
パシタ３の状態を正に制御しておけばビツト線に電流が
流れ、流れる電流を検出することができる。因にこのと
きビツト線にはある電圧ＶCCを充電しておく。
【００２５】（３−４）効果 以上の構成によれば、データの書き込み、消去に際して
メモリセルを流れる電流を分極の反転に要する電荷だけ
にでき、不揮発性メモリの一段の低電流化を図ることが
できる。また低電界でのデータ反転ができる強誘電体キ
ヤパシタを用いることにより一段と低電圧で動作する不
揮発性メモリを実現することができる。
メモリセルを流れる電流を分極の反転に要する電荷だけ
にでき、不揮発性メモリの一段の低電流化を図ることが
できる。また低電界でのデータ反転ができる強誘電体キ
ヤパシタを用いることにより一段と低電圧で動作する不
揮発性メモリを実現することができる。
【００２６】さらに書き込み時や読み出し時におけるワ
ード線の入力インピーダンスを無限大にでき、正確な記
憶の書き込みと消去を低電圧かつ低消費で確実に達成す
ることができる。また構造としては、強誘電体を用いた
薄膜トランジスタを用いることにより、書き込み線や選
択線、またデータ線（ビツト線）を一段とコンパクトに
集積することができる。
ード線の入力インピーダンスを無限大にでき、正確な記
憶の書き込みと消去を低電圧かつ低消費で確実に達成す
ることができる。また構造としては、強誘電体を用いた
薄膜トランジスタを用いることにより、書き込み線や選
択線、またデータ線（ビツト線）を一段とコンパクトに
集積することができる。
【００２７】（４）他の実施例 なお上述の実施例においては、データの書き込み時や消
去時に負電圧を用いる場合について述べたが、本発明は
これに限らず、正電圧だけでデータの書き込みや消去を
実現することができる。この場合、データを書込むに
は、書込み対象である選択セルに接続されるワード線Ｗ
k 及び書込みビツト線ＷＢj にそれぞれ＋６〔Ｖ〕及び
０〔Ｖ〕を印加し、非選択セルに接続される書込みビツ
ト線ＷＢi （≠k ）に＋６〔Ｖ〕を印加すれば良い。ま
たデータを消去するには、選択セルに接続されるワード
線Ｗk に０〔Ｖ〕を印加し、非選択セルに接続されるワ
ード線Ｗl （≠k ）及び書込みビツト線ＷＢi （≠j ）
にそれぞれ６〔Ｖ〕を印加すれば良い。
去時に負電圧を用いる場合について述べたが、本発明は
これに限らず、正電圧だけでデータの書き込みや消去を
実現することができる。この場合、データを書込むに
は、書込み対象である選択セルに接続されるワード線Ｗ
k 及び書込みビツト線ＷＢj にそれぞれ＋６〔Ｖ〕及び
０〔Ｖ〕を印加し、非選択セルに接続される書込みビツ
ト線ＷＢi （≠k ）に＋６〔Ｖ〕を印加すれば良い。ま
たデータを消去するには、選択セルに接続されるワード
線Ｗk に０〔Ｖ〕を印加し、非選択セルに接続されるワ
ード線Ｗl （≠k ）及び書込みビツト線ＷＢi （≠j ）
にそれぞれ６〔Ｖ〕を印加すれば良い。
【００２８】また上述の実施例においては、強誘電体と
してはＰＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ3 ）を用いる場合に
ついて述べたが、本発明はこれに限らず、ＰＴＯ（Ｐｂ
ＴｉＯ3 ）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）
Ｏ3 ）等、他の強誘電体を用いても良い。このとき３
〔Ｖ〕以下の電圧で分極反転ができ、１０10以上の書き
換え回数が実現できる。
してはＰＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ3 ）を用いる場合に
ついて述べたが、本発明はこれに限らず、ＰＴＯ（Ｐｂ
ＴｉＯ3 ）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）
Ｏ3 ）等、他の強誘電体を用いても良い。このとき３
〔Ｖ〕以下の電圧で分極反転ができ、１０10以上の書き
換え回数が実現できる。
【００２９】
【発明の効果】上述のように本発明によれば、メモリセ
ルを構成する薄膜トランジスタのバツクチヤネルに強誘
電体キヤパシタを埋め込み、当該強誘電体キヤパシタの
分極特性を微少電流によつて反転させることにより、デ
ータの書き込み時や消去時に流れる電流を少なくするこ
とができ、一段と消費電流の小さいメモリセルを実現す
ることができる。また強誘電体コンデンサは低電界にお
いても容易に分極を反転できるため、従来に比して一段
と低電圧でも確実な動作を実現することができる。
ルを構成する薄膜トランジスタのバツクチヤネルに強誘
電体キヤパシタを埋め込み、当該強誘電体キヤパシタの
分極特性を微少電流によつて反転させることにより、デ
ータの書き込み時や消去時に流れる電流を少なくするこ
とができ、一段と消費電流の小さいメモリセルを実現す
ることができる。また強誘電体コンデンサは低電界にお
いても容易に分極を反転できるため、従来に比して一段
と低電圧でも確実な動作を実現することができる。
【図１】本発明による不揮発性メモリの一実施例を示す
断面図である。
断面図である。
【図２】本発明の不揮発性メモリの等価回路を示す接続
図である。
図である。
【図３】分極−電界履歴特性を示す特性曲線図である。
【図４】製造工程の説明の供する断面図である。
【図５】強誘電体の配置関係を示す平面図である。
【図６】電圧−電流特性を示す特性曲線図である。
【図７】強誘電体メモリの説明に供する略線図である。
【図８】従来の読み出し動作の説明に供する接続図であ
る。
る。
１……メモリセル、２……薄膜トランジスタ、３……強
誘電体キヤパシタ、４……シリコン基板、５……フイー
ルド酸化膜、６……ゲートポリシリコン、７……層間絶
縁膜、８……ＰＺＴ、９……シリコン酸化膜、１０……
シリコン層、１０Ａ……チヤネル、１０Ｂ……ソース、
１０Ｃ……ドレイン、１１……ゲート酸化膜、１２……
ゲートポリシリコン、１４……コンタクト、１５……ビ
ツト線。
誘電体キヤパシタ、４……シリコン基板、５……フイー
ルド酸化膜、６……ゲートポリシリコン、７……層間絶
縁膜、８……ＰＺＴ、９……シリコン酸化膜、１０……
シリコン層、１０Ａ……チヤネル、１０Ｂ……ソース、
１０Ｃ……ドレイン、１１……ゲート酸化膜、１２……
ゲートポリシリコン、１４……コンタクト、１５……ビ
ツト線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/22 17/08 Ｈ０１Ｌ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｊ
Claims (3)
- 【請求項１】薄膜トランジスタのバツクチヤネルに強誘
電体コンデンサが配置され、当該強誘電体コンデンサの
分極極性に対応して上記薄膜トランジスタがオン又はオ
フ制御されるメモリセルを具えることを特徴とする不揮
発性メモリ。 - 【請求項２】上記強誘電体コンデンサの一方の電極を書
き込み信号線に接続して上記薄膜トランジスタの第１の
ゲート電極とし、 上記薄膜トランジスタのソースを電源線に接続し、かつ
ドレインを読み出し線に接続し、 上記第１のゲート電極に対し、上記薄膜トランジスタの
チヤネル領域を挟んで反対側に設けられた第２のゲート
電極を選択線に接続することを特徴とする請求項１に記
載の不揮発性メモリ。 - 【請求項３】上記第２のゲート電極をポリサイドとする
ことを特徴とする請求項２に記載の不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341697A JPH07161854A (ja) | 1993-12-09 | 1993-12-09 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341697A JPH07161854A (ja) | 1993-12-09 | 1993-12-09 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161854A true JPH07161854A (ja) | 1995-06-23 |
Family
ID=18348078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5341697A Pending JPH07161854A (ja) | 1993-12-09 | 1993-12-09 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161854A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081417A (en) * | 1997-05-26 | 2000-06-27 | Nec Corporation | Capacitor having a ferroelectric layer |
| US6532165B1 (en) | 1999-05-31 | 2003-03-11 | Sony Corporation | Nonvolatile semiconductor memory and driving method thereof |
| WO2010097862A1 (ja) * | 2009-02-24 | 2010-09-02 | パナソニック株式会社 | 半導体メモリセル及びその製造方法並びに半導体記憶装置 |
| WO2011138941A1 (ja) * | 2010-05-07 | 2011-11-10 | 独立行政法人科学技術振興機構 | 電界効果トランジスター及びメモリー装置 |
-
1993
- 1993-12-09 JP JP5341697A patent/JPH07161854A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081417A (en) * | 1997-05-26 | 2000-06-27 | Nec Corporation | Capacitor having a ferroelectric layer |
| US6532165B1 (en) | 1999-05-31 | 2003-03-11 | Sony Corporation | Nonvolatile semiconductor memory and driving method thereof |
| WO2010097862A1 (ja) * | 2009-02-24 | 2010-09-02 | パナソニック株式会社 | 半導体メモリセル及びその製造方法並びに半導体記憶装置 |
| US8385099B2 (en) | 2009-02-24 | 2013-02-26 | Panasonic Corporation | Semiconductor memory cell and manufacturing method thereof, and semiconductor memory devices |
| WO2011138941A1 (ja) * | 2010-05-07 | 2011-11-10 | 独立行政法人科学技術振興機構 | 電界効果トランジスター及びメモリー装置 |
| JP5415613B2 (ja) * | 2010-05-07 | 2014-02-12 | 独立行政法人科学技術振興機構 | 電界効果トランジスター及びメモリー装置 |
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