JP5415613B2 - 電界効果トランジスター及びメモリー装置 - Google Patents

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Description

本発明は、電界効果トランジスター及びメモリー装置に関する。
従来、ゲート絶縁層に強誘電体材料を用いる電界効果トランジスターが知られている（例えば、特許文献１参照。）。
図５９は、従来の電界効果トランジスター９００を説明するために示す図である。図６０は、従来の電界効果トランジスター９００におけるスイッチング動作を説明するために示す図である。図６０（ａ）はオン状態を示す図であり、図６０（ｂ）はオフ状態を示す図である。
従来の電界効果トランジスター９００は、図５９に示すように、ソース電極９５０及びドレイン電極９６０と、ソース電極９５０とドレイン電極９６０との間に位置するチャネル層９４０と、チャネル層９４０の導通状態を制御するゲート電極９２０と、ゲート電極９２０とチャネル層９４０との間に形成され、強誘電体材料からなるゲート絶縁層９３０とを備える。なお、図５９において、符号９１０は絶縁性基板を示す。
従来の電界効果トランジスター９００において、ゲート電極９２０に正の電位を与えた場合には、図６０（ａ）に示すようにチャネル層９４０にチャネル９４０ａが形成され、ドレイン電極９６０からソース電極９５０に電流が流れる状態となる。その一方で、ゲート電極９２０に零又は負の電位を与えた場合には、図６０（ｂ）に示すように、チャネル層９４０が空乏化して空乏層９４０ｂが形成され、ドレイン電極９６０とソース電極９５０との間に電流が流れない状態となる。
なお、従来の電界効果トランジスター９００においては、ゲート絶縁層９３０を構成する材料として、強誘電体材料（例えば、ＢＬＴ（（Ｂｉ４−ｘ，Ｌａｘ）Ｔｉ３Ｏ１２）又はＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）。）が使用され、チャネル層９４０を構成する材料として、酸化物導電体材料（例えば、インジウム錫酸化物（ＩＴＯ）。）が使用されている。
このため、従来の電界効果トランジスター９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。
また、従来の電界効果トランジスター９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため、ゲート絶縁層９３０にヒステリシス特性を持たせることができる。このため、ゲート絶縁層９３０のヒステリシス特性を利用して、ゲート絶縁層９３０に情報を書き込んだりゲート絶縁層９３０から情報を読み出したりすることができるようになり、従来の電界効果トランジスター９００をメモリー素子として使用することができる。
図６１は、ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。図６２は、ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。図６２（ａ）はゲート絶縁層９３０に「１」の情報を書き込んでいる様子を示し、図６２（ｂ）はゲート絶縁層９３０に「０」の情報を書き込んでいる様子を示す。図６３は、ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。図６３（ａ）はゲート絶縁層９３０が「１」の情報を保持している場合を示し、図６３（ｂ）はゲート絶縁層９３０が「０」の情報を保持している場合を示す。なお、図６１において、符号Ｖｃはゲート絶縁層９３０の抗電圧を示す。
従来の電界効果トランジスター９００においては、ゲート絶縁層９３０が、図６１に示すようなヒステリシス特性を有するため、図６２に示すように、ソース電極９５０及びドレイン電極９６０を接地電位に落とした状態で、ゲート電極９２０に書き込み電圧±Ｖｗを印加することによりゲート絶縁層９３０に「１」又は「０」の情報を書き込むことができる。すなわち、図６２（ａ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における正の抗電圧（＋Ｖｃ）よりも高い書き込み電圧（＋Ｖｗ）を印加することにより、ゲート絶縁層９３０に「１」の情報を書き込むことができる。また。図６２（ｂ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における負の抗電圧（−Ｖｃ）よりも低い書き込み電圧（−Ｖｗ）を印加することにより、ゲート絶縁層９３０に「０」の情報を書き込むことができる。
また、従来の電界効果トランジスター９００においては、ゲート絶縁層９３０が、図６１に示すようなヒステリシス特性を有するため、図６３に示すように、ゲート電極９２０に正の抗電圧（＋Ｖｃ）よりも低く負の高電圧（−Ｖｃ）よりも高い電圧しか印加されていない状態のもとで、ソース電極９５０とドレイン電極９６０との間に所定の電圧を印加することにより、ゲート絶縁層９３０から情報を読み出すことができる。すなわち、ゲート絶縁層９３０が「１」の情報を保持しているときには、図６３（ａ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れる状態となり、ゲート絶縁層９３０が「０」の情報を保持しているときには、図６３（ｂ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れない状態となるため、電流が流れるか否かを目印にしてゲート絶縁層９３０から情報を読み出すことができる。
特開２００６−１２１０２９号公報
ところで、従来の電界効果トランジスター９００においては、図６１からも分かるように、ゲート電極９２０に、正の抗電圧（＋Ｖｃ）よりも低く負の高電圧（−Ｖｃ）よりも高い電圧を印加してもゲート絶縁層９３０に書き込まれた情報は保持されるため、従来の電界効果トランジスター９００をメモリー素子として使用することができる。従って、従来の電界効果トランジスター９００を、大容量化に向いたＮＡＮＤ型メモリー装置のメモリーセルに使用することが考えられる。
しかしながら、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には以下のような問題がある。
図６４及び図６５は、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。このうち、図６４は電界効果トランジスター９００に書き込まれている情報を読み出そうとした場合の問題点を説明するために示す図であり、図６５は電界効果トランジスター９００に新しい情報を書き込もうとした場合の問題点を説明するために示す図である。なお、図６４及び図６５において、符号ＳＷは、ブロック選択トランジスターを示す。
従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択されたメモリーセル（以下、選択セルという。）Ｍ６に保持されている情報を読み出そうとした場合、図６４に示すように、選択されていないメモリーセル（以下、非選択セルという。）Ｍ０〜Ｍ５，Ｍ７をすべてオンにした状態でビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加し、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断する。しかしながら、この場合、非選択セルＭ０〜Ｍ５，Ｍ７をすべてオンにすることが必要となるため、その過程で非選択セルＭ０〜Ｍ５，Ｍ７のすべてに「１」の情報が書き込まれてしまい、非選択セルＭ０〜Ｍ５，Ｍ７が保持する情報を破壊してしまうという問題がある。本明細書においては、このような問題を「読み出しディスターブ問題」ということにする。
また、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、図６５に示すように、ビット線ＢＬ及びプレート線ＰＬの電位を接地電位に落とすことにより選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とした後、選択セルＭ６のゲート電極に「＋Ｖｗ」又は「−Ｖｗ」の書き込み電位を与えて選択セルＭ６に情報を書き込む。しかしながら、この場合、非選択セルＭ０〜Ｍ５，Ｍ７のうち１個でもオフの非選択セルが存在する場合、選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とすことができないことから、非選択セルＭ０〜Ｍ５，Ｍ７が保持する情報を破壊することなく選択セルＭ６に新しい情報を書き込むことができないという問題がある。本明細書においては、このような問題を「書き込みディスターブ問題」ということにする。
このように、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には、選択セルに保持されている情報を読み出そうとした場合及び選択セルに新しい情報を書き込もうとした場合のいずれにおいても以上のような重大な問題（「読み出しディスターブ問題」及び「書き込みディスターブ問題」）がある。
そこで、本発明は、上記した問題を解決するためになされたもので、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターを提供することを目的とする。また、このような電界効果トランジスターを用いるメモリー装置を提供することを目的とする。
［１］本発明の電界効果トランジスターは、ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記ゲート絶縁層は、強誘電体層からなり所定の第１抗電圧Ｖｃ１を有する情報記憶用の第１領域と、前記第１領域とは異なる層厚又は組成を有する層からなる情報読み出し／書き込み用の第２領域との２つの領域とに、これら２つの領域が前記ソース端と前記ドレイン端との間で並列に配置されるように分割されてなり、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１が「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たし、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有する。すなわち、本発明の電界効果トランジスターは、後述する図１（ｂ）に示すように、１つの電界効果トランジスターの中に、第１領域Ｒ１に形成される、情報記憶用の第１トランジスター部分ＴＲ１と、第２領域Ｒ２に形成される、情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とを備える電界効果トランジスターである。
本発明の電界効果トランジスターは、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有する。すなわち、上記したように、１つの電界効果トランジスターの中に、情報記憶用の第１トランジスター部分ＴＲ１と情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とを備える電界効果トランジスターであるため、これをＮＡＮＤ型メモリー装置のメモリーセルに用いることにより、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置を構成することが可能となる。
すなわち、本発明の電界効果トランジスターをＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に保持されている情報を読み出そうとした場合、後述する図４及び図６などに示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続されたワード線ＷＬ０〜ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになり、選択セルＭ６における第２トランジスター部分ＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。このとき、第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆは、「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定されているため、非選択セルＭ０〜Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスター部分ＴＲ１に対しても、保持する情報を破壊することがない。その結果、本発明の電界効果トランジスターは、「読み出しディスターブ問題」を発生させることがない電界効果トランジスターとなる。
一方、本発明の電界効果トランジスターをＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、後述する図５及び図７などに示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続されたワード線ＷＬ０〜ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６に第１の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、本発明の電界効果トランジスターは、「書き込みディスターブ問題」を発生させることがない電界効果トランジスターとなる。
また、本発明の電界効果トランジスターは、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
さらにまた、本発明の電界効果トランジスターによれば、ゲート電極層に印加する電圧Ｖが「Ｖｏｎ＜Ｖ＜Ｖｃ１」の範囲内の電圧である場合には、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２のうち第２トランジスター部分ＴＲ２のみをオンさせることが可能となり、上述したＮＡＮＤ型メモリー装置や論理回路をはじめ様々な用途に用いることができる。
本発明の電界効果トランジスターは、「ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記電界効果トランジスターは、情報記憶用の第１トランジスター部分が形成された第１領域と、情報読み出し／書き込み制御用の第２トランジスター部分が形成された第２領域とを、前記ソース端と前記ドレイン端との間で並列に有し、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層は、所定の第１抗電圧Ｖｃ１を有する強誘電体層からなり、前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記第１ゲート絶縁層とは異なる層厚又は組成を有する層からなり、 前記第１トランジスター部分に情報を書き込むための正の書き込み電圧Ｖｗ及び負の書き込み電圧「−Ｖｗ」、前記第２トランジスター部分をオン・オフさせるためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１が「−Ｖｗ≦−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１≦Ｖｗ」の関係を満たし、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有する電界効果トランジスター」と言い表すこともできる。
［２］本発明の電界効果トランジスターにおいては、前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層よりも薄いことが好ましい。
このような構成とすることにより、情報読み出し／書き込み用の第２領域における第２抗電圧Ｖｃ２を情報記憶用の第１領域における第１抗電圧Ｖｃ１よりも低い値にすることが可能となるため、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足させるものにすることができる。
［３］本発明の電界効果トランジスターにおいては、前記ゲート絶縁層は、型押し成形技術を用いて形成されたものであることが好ましい。
このような構成とすることにより、型押し成形加工実施後、フォトリソグラフィープロセスを施さないか、または、少ない回数のフォトリソグラフィープロセスを施すだけで電界効果トランジスターを製造することが可能となるため、従来よりも大幅に少ない原材料及び製造エネルギーを用いて本発明の電界効果トランジスターを製造することが可能となる。
この場合において、第２領域に位置する第２ゲート絶縁層が、第１領域に位置する第１ゲート絶縁層よりも薄い構造は、電界効果トランジスターを形成する固体基板、ゲート電極層、ゲート絶縁層及びチャネル層のうち１又は２以上に型押し成形技術を用いて段差を設けることにより形成することができる。
なお、「型押し成形技術」は、「ナノインプリント技術」と呼ばれることもある。
［４］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、前記１ゲート絶縁層と同一の組成を有することが好ましい。
このような構成とすることにより、１種類の強誘電体材料を用いるだけで、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに第１抗電圧Ｖｃ１が「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足するものになる。
［５］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、前記１ゲート絶縁層とは異なる組成を有することが好ましい。
このような構成とすることによっても、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１を「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足させるものにすることができる。
［６］本発明の電界効果トランジスターにおいては、前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層とは異なる組成を有することが好ましい。
このような構成とすることにより、第２領域に位置する第２ゲート絶縁層の層厚と、第１領域に位置する第１ゲート絶縁層の層厚とを異なる層厚にしなくても、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに第１抗電圧Ｖｃ１を「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足させるものにすることができる。
［７］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、強誘電体層からなり前記第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有することが好ましい。
このように、第２ゲート絶縁層は、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有するものであれば、強誘電体層からなるものであってもよい。
［８］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、常誘電体材料からなることが好ましい。
このように、第２ゲート絶縁層は、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに第１抗電圧Ｖｃ１が「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たすものであれば、常誘電体層からなるものであってもよい。
［９］本発明の電界効果トランジスターにおいては、固体基板における一方の表面上に、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層がこの順序で形成された構造を有することが好ましい。
このような構成とすることにより、ボトムゲートタイプの電界効果トランジスターを構成することができる。
［１０］本発明の電界効果トランジスターにおいては、固体基板における一方の表面上に、前記チャネル層、前記ゲート絶縁層及び前記ゲート電極層がこの順序で形成された構造を有することが好ましい。
このような構成とすることにより、トップゲートタイプの電界効果トランジスターを構成することができる。
上記した［９］又は［１０］に記載の電界効果トランジスターによれば、チャネル層、ゲート絶縁層及びゲート電極層からなる積層構造又はゲート電極層、ゲート絶縁層及びチャネル層からなる積層構造を２層以上固体基板上に形成することにより、より一層高集積化を図ることも可能となる。
［１１］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて液体材料を用いて形成されたものであることが好ましい。
このような構成とすることにより、型押し成形加工技術を用いて電界効果トランジスターを製造することが可能となるため、上記のように優れた電界効果トランジスターを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて製造することが可能となる。液体材料としては、ゾルゲル溶液、ＭＯＤ（Metal Organic Decomposition）溶液、酸塩化物溶液、ナノ粒子分散液体材料など又はこれらの２以上を含有するハイブリッド溶液を用いることができる。
［１２］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて酸化物材料からなることが好ましい。
このような構成とすることにより、ゲート電極層、ゲート絶縁層及びチャネル層を、すべて液体材料を用いて形成することができるようになる。また、信頼性の高い電界効果トランジスターとすることができる。
［１３］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべてペロブスカイト構造を有することが好ましい。
このような構成とすることにより、ゲート電極層、ゲート絶縁層及びチャネル層がすべて同一の結晶構造となり、格子欠陥の少ない高品質な電界効果トランジスターを製造することが可能となる。
［１４］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて真空プロセスを用いることなく形成されたものであることが好ましい。
このような構成とすることにより、真空プロセスを用いることなしに電界効果トランジスターを製造することが可能となるため、上記のように優れた電界効果トランジスターを従来よりも大幅に少ない製造エネルギーを用いて製造することが可能となる。
［１５］本発明の電界効果トランジスターにおいては、前記第１領域に位置する前記チャネル層及び前記第２領域に位置する前記チャネル層は、同一工程で形成される導電体層又は半導体層からなることが好ましい。
このような構成とすることにより、本発明の電界効果トランジスターを単純なプロセスで製造することが可能となる。
［１６］本発明の電界効果トランジスターにおいては、前記チャネル層は酸化物導電体層からなり、前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることが好ましい。
このような構成とすることにより、チャネル層におけるキャリア濃度を高くしたとしても、第１トランジスタ部分ＴＲ１に対して確実に「０」又は「１」の情報を書き込んだり、第２トランジスター部分ＴＲ２を確実にオン・オフ制御したりすることが可能となる。
［１７］本発明の電界効果トランジスターにおいては、前記チャネル層は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、前記ゲート絶縁層は、前記チャネル層を覆うように形成され、前記ゲート電極は、前記ゲート絶縁層を介して前記チャネル層に対向するように形成されていることが好ましい。
このような構成とすることにより、半導体基板の表面にＭＦＳ（Metal-Ferroelectric-Semiconductor）型の電界効果トランジスターを構成することができる。その結果、一般的な半導体プロセスを用いて安価な製造コストで電界効果トランジスターを製造することができる。
［１８］本発明の電界効果トランジスターにおいては、前記チャネル層と、前記ゲート絶縁層との間には、常誘電体バッファ層が形成されていることが好ましい。
このような構成とすることにより、半導体基板の表面にＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型の電界効果トランジスターを構成することができる。これにより、半導体基板（例えばＳｉ）と、ゲート絶縁層を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができる。
［１９］本発明の電界効果トランジスターにおいては、前記常誘電体バッファ層と、前記ゲート絶縁層との間には、浮遊電極が形成されていることが好ましい。
このような構成とすることにより、半導体基板の表面にＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型の電界効果トランジスターを構成することができる。これにより、ゲート絶縁層によるキャパシタと、常誘電体バッファ層によるキャパシタの面積を任意に調整することで、分極量が大きいゲート絶縁層と、分極量が小さい常誘電体バッファ層との間の電荷ミスマッチを緩和することができる。
［２０］本発明の電界効果トランジスターにおいては、前記第１領域及び前記第２領域は、チャネル幅方向に並列して配置されていることが好ましい。
このような構成とすることにより、第１領域及び第２領域、ひいては、第１トランジスター部分及び第２トランジスター部分をスペース効率よく配置することが可能となる。この場合において、第１領域及び第２領域は互いに接して配置されていてもよいし、互いに離隔して配置されていてもよい。
［２１］本発明のメモリー装置は、ビット線と、プレート線と、ワード線と、メモリーセルと、前記ビット線と前記プレート線との間に前記メモリーセルが複数個直列接続されたメモリーセルブロックと、前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備える強誘電体メモリー装置であって、前記メモリーセルは、本発明の電界効果トランジスターからなることを特徴とする。
このため、本発明のメモリー装置は、本発明の電界効果トランジスターをＮＡＮＤ型メモリー装置のメモリーセルに用いた、大容量で、かつ、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。また、本発明のメモリー装置は、高集積化を図るうえで有利なメモリー装置となる。
［２２］本発明のメモリー装置においては、前記チャネル層は、酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつ当該チャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることが好ましい。
このような構成とすることにより、各メモリーセルを接続するための特別な配線が必要なくなり、メモリー装置を単純なプロセスで製造することが可能となる。
また、このような構成とすることにより、チャネル層及び接続層におけるキャリア濃度を高くすることができるため、低駆動電圧で高速駆動可能なメモリー装置となる。
［２３］本発明のメモリー装置においては、前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることが好ましい。
このような構成とすることにより、チャネル層及び接続層におけるキャリア濃度を高くしたとしても、第１トランジスタ部分ＴＲ１に対して確実に「０」又は「１」の情報を書き込んだり、第２トランジスター部分ＴＲ２を確実にオン・オフ制御したりすることが可能となる。
［２４］本発明のメモリー装置においては、前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスターを介して前記ビット線又は前記プレート線に接続されており、前記ブロック選択トランジスターは、酸化物導電体からなる別のチャネル層と、当該別のチャネル層の導通状態を制御する別のゲート電極層と、当該別のゲート電極層と前記別のチャネル層との間に形成された別のゲート絶縁層とを有する電界効果トランジスターからなり、前記メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層は、同一工程で形成される酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続され、かつ、同一の前記メモリーセルブロックに属する前記ブロック選択トランジスター及び当該ブロック選択トランジスターに隣接するメモリーセルは、当該メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることが好ましい。
このような構成とすることにより、ブロック選択トランジスターに与えるブロック選択信号により所望のメモリーセルブロックを選択可能なメモリー装置とすることができる。
また、このような構成とすることにより、ブロック選択トランジスターを、メモリセルを構成する電界効果トランジスターと同様の方法で製造することが可能となる。また、メモリーセル同士を接続するための又はメモリーセルとブロック選択トランジスターとを接続するための特別な配線が必要なくなり、メモリー装置の構造を単純なものにするとともに、メモリー装置を単純なプロセスで製造することが可能となる。
また、このような構成とすることにより、チャネル層及び別のチャネル層並びに接続層におけるキャリア濃度を高くすることができるため、低駆動電圧で高速駆動可能なメモリー装置とすることが可能となる。
［２５］本発明のメモリー装置においては、前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記別のチャネル層におけるキャリア濃度及び層厚は、前記ブロック選択トランジスターがオフ状態となるとき、前記別のチャネル層全体が空乏化するような値に設定されていることが好ましい。
このような構成とすることにより、チャネル層、別のチャネル層及び接続層におけるキャリア濃度を高くしたとしても、第１トランジスタ部分ＴＲ１に対して確実に「０」又は「１」の情報を書き込んだり、第２トランジスター部分ＴＲ２及びブロック選択トランジスター部分を確実にオン・オフ制御したりすることが可能となる。
本発明のメモリー装置においては、第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターであってもよいし、エンハンスメントタイプのトランジスターであってもよい。いずれのタイプのトランジスターであっても、後述する図６及び図７、図３９及び図４０並びに図４２及び図４３からも明らかなように、選択セルに対して情報の読み出しや書き込みを正しく行うことができるメモリー装置となる。
但し、本発明のメモリー装置においては、第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターであることがより好ましい。このような構成とすることにより、チャネル層ど同一の工程で形成される接続層は常に導通状態となるため、接続層の導通を確保するための裏打ち金属層などを別途形成する必要がなくなる。また、また、図３９及び図４０からも明らかなように、選択セルに対して情報の読み出しや書き込みを行う際に、信号波形を単純なものにすることができ、また、消費電力を小さなものにすることができる。
なお、本発明のメモリー装置において、チャネル層及び別のチャネル層並びに接続層が酸化物導電体層である場合には、チャネル層又は別のチャネル層を構成する酸化物導電体層のキャリア濃度及び層厚は、対応するトランジスターがオフ状態ときに、当該チャネル層全体が空乏化するような値に設定されていることが好ましい。
一方、本発明のメモリー装置において、チャネル層及び別のチャネル層並びに接続層が半導体層である場合には、接続層のキャリア濃度及び層厚は、当該接続層が低抵抗となるような値に設定されていることが好ましい。
本発明のメモリー装置においては、接続層をチャネル層よりも厚くしてもよい。
このような構成とすることにより、接続層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより容易に、接続層をチャネル層よりも厚くすることができる。
実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。 実施形態１に係るメモリー装置２００における読み出し時の駆動波形を説明するために示す図である。 実施形態１に係るメモリー装置２００における書き込み時の駆動波形を示す図である。 実施形態１に係るメモリー装置２００を製造する方法を説明するために示す図である。 実施形態１に係るメモリー装置２００を製造する別の方法を説明するために示す図である。 実施形態１に係るメモリー装置２００を製造する別の方法を説明するために示す図である。 実施形態１に係るメモリー装置２００を製造するさらに別の方法を説明するために示す図である。 変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂを説明するために示す図である。 変形例３〜５に係る電界効果トランジスター１００ｃ，１００ｄ，１００ｅを説明するために示す図である。 変形例６〜８に係る電界効果トランジスター１００ｆ，１００ｇ，１００ｈを説明するために示す図である。 変形例９〜１２に係る電界効果トランジスター１００ｉ，１００ｊ，１００ｋ，１００ｌを説明するために示す図である。 実施形態２に係るメモリー装置２０２を説明するために示す図である。 実施形態２に係るメモリー装置２０２を製造する方法を説明するために示す図である。 変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂを説明するために示す図である。 変形例１５〜１７に係る電界効果トランジスター１０２ｃ，１０２ｄ，１０２ｅを説明するために示す図である。 実施形態３に係るメモリー装置２０４を説明するために示す図である。 実施形態４に係るメモリー装置２０６を説明するために示す図である。 実施形態５に係るメモリー装置４００を説明するために示す図である。 実施形態５に係るメモリー装置４００を説明するために示す図である。 実施形態５に係るメモリー装置４００を説明するために示す図である。 実施形態５に係るメモリー装置４００における情報読み出し動作を説明するために示す図である。 実施形態５に係るメモリー装置４００における情報書き込み動作を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造するさらに別の方法を説明するために示す図である。 変形例１８に係る電界効果トランジスター３００ａの断面構造を示す図である。 変形例１９に係る電界効果トランジスター３００ｂの断面構造を示す図である。 実施形態６に係るメモリー装置４０２を説明するために示す図である。 実施形態６に係るメモリー装置４０２を説明するために示す図である。 実施形態６に係るメモリー装置４０２を製造する方法を説明するために示す図である。 実施形態７に係るメモリー装置４０４を説明するために示す図である。 実施形態７に係るメモリー装置４０４を説明するために示す図である。 実施形態７に係るメモリー装置４０４における情報読み出し時の駆動波形を説明するために示す図である。 実施形態７に係るメモリー装置４０４における情報書き込み時の駆動波形を示す図である。 実施形態８に係るメモリー装置４０６を説明するために示す図である。 実施形態８に係るメモリー装置４０６における情報読み出し時の駆動波形を説明するために示す図である。 実施形態８に係るメモリー装置４０６における情報書き込み時の駆動波形を示す図である。 実施形態９に係るメモリー装置４０７を説明するために示す図である。 実施形態１０に係るメモリー装置４０８を説明するために示す図である。 実施形態１１に係るメモリー装置４０９を説明するために示す図である。 実施形態１１に係るメモリー装置４０９を製造する方法を説明するために示す図である。 実施形態１１に係るメモリー装置４０９を製造する方法を説明するために示す図である。 実施形態１２に係るメモリー装置６００を説明するために示す図である。 実施形態１２に係るメモリー装置６００を説明するために示す図である。 実施形態１３に係るメモリー装置６０２を説明するために示す図である。 実施形態１４に係るメモリー装置６０４を説明するために示す図である。 実施例に係る電界効果トランジスターの製造方法を説明するために示す図である。 実施例に用いる凹凸型Ｍ１１を説明するために示す図である。 実施例に用いる型押し成形装置８００を説明するために示す図である。 実施例に係る電界効果トランジスター７００を説明するために示す図である。 ＩＴＯ層の表面状態を説明するために示す図である。 実施例に係る電界効果トランジスター７００の電気特性を説明するために示す図である。 従来の電界効果トランジスター９００を説明するために示す図である。 従来の電界効果トランジスター９００におけるスイッチング動作を説明するために示す図である。 ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。 ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。 ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。 従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。 従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。
以下、本発明の電界効果トランジスター、メモリー装置及びメモリー装置の駆動方法について、図に示す実施の形態に基づいて説明する。
[実施形態１]
図１は、実施形態１に係るメモリー装置２００を説明するために示す図である。図１（ａ）はメモリー装置２００の回路図であり、図１（ｂ）は電界効果トランジスター１００の構成を示す図であり、図１（ｃ）は電界効果トランジスター１００の等価回路図である。
図２は、実施形態１に係るメモリー装置２００を説明するために示す図である。図２（ａ）はメモリー装置２００の平面図であり、図２（ｂ）は図２（ａ）のＡ１−Ａ１断面図であり、図２（ｃ）は図２（ａ）のＡ２−Ａ２断面図であり、図２（ｄ）は図２（ａ）のＡ３−Ａ３断面図であり、図２（ｅ）は図２（ａ）のＡ４−Ａ４断面図である。
図３は、実施形態１に係るメモリー装置２００を説明するために示す図である。図３（ａ）は、図２（ｄ）の符号Ｂ１で囲まれた部分（実施形態１に係る電界効果トランジスター１００）の拡大断面図であり、図３（ｂ）は、図２（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図３（ｃ）は、電界効果トランジスター１００における第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２並びにブロック選択トランジスターＳＷにおけるブロック選択トランジスターＳＷのヒステリシス特性を示す図である。
実施形態１に係るメモリー装置２００は、図１に示すように、ビット線ＢＬと、プレート線ＰＬと、ワード線ＷＬ５〜ＷＬ７と、メモリーセルＭ５〜Ｍ７と、ビット線ＢＬとプレート線ＰＬとの間にメモリーセルＭ５〜Ｍ７が複数個直列接続されたメモリーセルブロックＭＢ１〜ＭＢ３と、メモリーセルブロックＭＢ１〜ＭＢ３が複数個配設されたメモリーセルアレイ（図示せず。）とを備える。また、メモリーセルブロックＭＢ１〜ＭＢ３の各ブロック選択トランジスターＳＷには、ブロック選択線ＢＳ０〜ＢＳ２がそれぞれ接続されている。なお、図１には示していないが、ワード線は８本あり、従って、各メモリブロック中、メモリーセルは８個ある。ワード線ＷＬ０〜ＷＬ４及びメモリーセルＭ０〜Ｍ４はそれぞれ図示を省略してある。
各メモリーセルＭ０〜Ｍ７は、図１、図２（ａ）、図２（ｄ）及び図３（ａ）に示すように、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２とを備える電界効果トランジスター１００からなる。
第１トランジスター部分ＴＲ１は、情報記憶用のトランジスターであり、図２（ａ）、図２（ｃ）、図２（ｄ）及び図３（ａ）に示すように、第１ソース端Ｓ１及び第１ドレイン端Ｄ１を有する第１チャネル層１４２と、第１チャネル層１４２の導通状態を制御する第１ゲート電極層１２２と、第１ゲート電極層１２２と第１チャネル層１４２との間に形成され第１の抗電圧Ｖｃ１（図３（ｃ）参照。）を有する第１ゲート絶縁層１３２とを有する。
第２トランジスター部分ＴＲ２は、情報読み出し／書き込み用のトランジスターであり、図２（ａ）、図２（ｂ）、図２（ｄ）及び図３（ａ）に示すように第２ソース端Ｓ２及び第２ドレイン端Ｄ２を有する第２チャネル層１４４と、第２チャネル層１４４の導通状態を制御する第２ゲート電極層１２４と、第２ゲート電極層１２４と第２チャネル層１４４との間に形成され、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２（図３（ｃ）参照。）を有する第２ゲート絶縁層１３４とを有する。そして、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２においては、第２ゲート絶縁層１３４の層厚ｄ２は、第１ゲート絶縁層１３２の層厚ｄ１よりも薄く構成されている。
第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図１並びに図２（ａ）〜図２（ｃ）に示すように、第１ソース端Ｓ１と第２ソース端Ｓ２とが接続され、第１ドレイン端Ｄ１と第２ドレイン端Ｄ２とが接続され、さらには第１ゲート電極層１２２と第２ゲート電極層１２４とが共通のワード線ＷＬ（図２（ａ）ではゲート電極層１２０に対応）に接続された状態で並列に接続されている。
第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図２（ｄ）及び図３（ａ）に示すように、チャネル幅方向に並列して配置されている。
メモリーセルブロック（例えばＭＢ１）は、図１に示すように、少なくとも１つのブロック選択トランジスターＳＷを介してビット線ＢＬに接続されている。
ブロック選択トランジスターＳＷは、図２（ａ）〜図２（ｃ）、図２（ｅ）及び図３（ｂ）に示すように、第３チャネル層（別のチャネル層）１４６と、第３チャネル層１４６の導通状態を制御する第３ゲート電極層（別の電極層）１２６と、第３ゲート電極層１２６と第３チャネル層１４６との間に形成され第１の抗電圧Ｖｃ１よりも低い第３の抗電圧Ｖｃ３を有する第３ゲート絶縁層１３６とを有するブロック選択トランジスターＳＷからなる。
第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６は、同一工程で形成される導電体層１４０からなり、同一のメモリーセルブロック（例えばＭＢ１）に属する複数のメモリーセルＭ０〜Ｍ７のうち隣接する２つのメモリーセル（例えばＭ６及びＭ７）は、図２（ａ）〜図２（ｃ）に示すように、当該２つのメモリーセルにおける第１チャネル層１４２及び第２チャネル層１４４に連続しかつこれらのチャネル層１４２，１４４と同一工程で形成される導電体層からなる接続層によって接続され、かつ、同一のメモリーセルブロック（例えばＭＢ１）に属するブロック選択トランジスターＳＷ及び当該ブロック選択トランジスターＳＷに隣接するメモリーセル（メモリーセルＭ０）は、当該メモリーセルＭ０における第１チャネル層１４２及び第２チャネル層１４４並びにブロック選択トランジスターＳＷにおける第３チャネル層１４６に連続しかつこれらのチャネル層１４２，１４４，１４６と同一工程で形成される導電体層からなる接続層によって接続されている。
実施形態１に係るメモリー装置２００においては、第２トランジスター部分ＴＲ２は、例えば、ディプレッションタイプのトランジスターであり、第２ゲート電極層１２４にオフ電圧が印加されたときに非導通状態となるように、不純物濃度及び層厚が設定されている。
実施形態１に係る電界効果トランジスター１００は、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が、図２（ｄ）及び図３（ａ）に示すように、固体基板１１０における一方の表面上に、第１ゲート電極層１２２及び第２ゲート電極層１２４を構成するゲート電極層１２０と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４を構成するゲート絶縁層１３０と、第１チャネル層１４２及び第２チャネル層１４４を構成する導電体層１４０とがこの順序で形成された、いわゆるダブルチャネル・ボトムゲート構造を有する。
実施形態１に係る電界効果トランジスター１００においては、導電体層１４０として、インジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いる。また、ゲート電極層１２０として、Ｐｔ電極層を用いる。また、固体基板１１０として、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いる。さらにまた、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４に用いる強誘電体材料としてＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）を用いる。
実施形態１に係るメモリー装置２００において、情報の読み出し及び書き込みは、以下のようにして行う。図４は、実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。図５は、実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。
すなわち、情報読み出し時には、図４に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続されたワード線ＷＬ０〜ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスター部分ＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、図３（ｃ）に示すように、第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たすこととなり、上記したオン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆによっては第１トランジスター部分ＴＲ１をオンにすることがないため、非選択セルＭ０〜Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスター部分ＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態１に係る電界効果トランジスター１００（及び実施形態１に係るメモリー装置２００）は、「読み出しディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
また、情報書き込み時には、図５に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続されたワード線ＷＬ０〜ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６に第１の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態１に係るの電界効果トランジスター１００（及び実施形態１に係るメモリー装置２００）は、「書き込みディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
図６は、実施形態１に係るメモリー装置２００における情報読み出し時の駆動波形を説明するために示す図である。図６（ａ）は駆動波形を示し、図６（ｂ）はドレイン電流を示す。
図７は、実施形態１に係るメモリー装置２００における情報書き込み時の駆動波形を示す図である。
なお、以下の説明においては、メモリーセルＭ６に着目して情報の読み出し及び書き込み方法を説明することとする。従って、図６及び図７においては、メモリーセルＭ６を選択している期間（期間７）について、網掛けを除去してハイライト表示することとする。
実施形態１に係るメモリー装置２００においては、図６（ａ）に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、メモリーセルＭ６に着目すると、まず、期間１においてワード線ＷＬ６にオン電圧Ｖｏｎが与えられ、期間１中第２トランジスター部分ＴＲ２がオンになる。次に、期間２〜６においてワード線ＷＬ６には０Ｖの電圧しか与えられないが、第２トランジスター部分ＴＲ２のメモリー効果により、第２トランジスター部分ＴＲ２は期間２〜６中も引き続いてオンのままとなる。次に、期間７においてワード線ＷＬ６にオフ電圧Ｖｏｆｆが与えられ、期間７中第２トランジスター部分ＴＲ２がオフになる。次に、期間８においてワード線ＷＬ６にはオン電圧Ｖｏｎが与えられ、期間８中第２トランジスター部分ＴＲ２は再びオンになる。他のメモリーセルＭ０〜Ｍ５，Ｍ７の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルＭ０の場合には、期間１が選択期間であるため、ワード線ＷＬ０には最初からオフ電圧Ｖｏｆｆが与えられる。また、メモリーセルＭ７の場合には、期間８が期間１〜８における最後の期間であるため、期間８においてワード線ＷＬ７にオフ電圧Ｖｏｆｆが与えられた後、ワード線ＷＬ７にはオン電圧Ｖｏｎが与えられない。
実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各ワード線に与えることにより、ビット線とプレート線との間に図６（ｂ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
一方、実施形態１に係るメモリー装置２００においては、図７に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、メモリーセルＭ６に着目すると、まず、期間１においてワード線ＷＬ６にオン電圧Ｖｏｎが与えられ、期間１中第２トランジスター部分ＴＲ２がオンになる。次に、期間２〜６においてワード線ＷＬ６には０Ｖの電圧しか与えられないが、第２トランジスター部分ＴＲ２のメモリー効果により、第２トランジスター部分ＴＲ２は期間２〜６中も引き続いてオンのままとなる。次に、期間７においてワード線ＷＬ６に第１書き込み電圧（＋Ｖｗ）及び第２書き込み電圧（−Ｖｗ）のいずれかが与えられ、第１トランジスター部分ＴＲ１に情報が書き込まれる。次に、期間８においてワード線ＷＬ６にはオン電圧Ｖｏｎが与えられ、期間８中第２トランジスター部分ＴＲ２は再びオンになる。他のメモリーセルＭ０〜Ｍ５，Ｍ７の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルＭ０の場合には、期間１が選択期間であるため、ワード線ＷＬ０には最初から第１書き込み電圧（＋Ｖｗ）及び第２書き込み電圧（−Ｖｗ）のいずれかが与えられる。また、メモリーセルＭ７の場合には、期間８が最後の期間であるため、期間８においてワード線ＷＬ７に第１書き込み電圧（＋Ｖｗ）及び第２書き込み電圧（−Ｖｗ）のいずれかが与えられた後、ワード線ＷＬ７にはオン電圧Ｖｏｎが与えられない。
実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各ワード線に与えることにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することがなくなる。
なお、実施形態１に係る電界効果トランジスター１００は、以下のような効果も有する。すなわち、実施形態１に係る電界効果トランジスター１００は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
また、実施形態１に係る電界効果トランジスター１００によれば、ゲート電極層に印加する電圧Ｖが「Ｖｏｎ＜Ｖ＜Ｖｃ１」の範囲内の電圧である場合には、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２のうち第２トランジスター部分ＴＲ２のみをオンさせることが可能となり、上述したＮＡＮＤ型メモリー装置や論理回路をはじめ様々な用途に用いることができる。
なお、実施形態１に係るメモリー装置２００において、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷをエンハンスメントタイプのトランジスターで構成することも可能である。
＜実施形態１に係るメモリー装置２００の製造方法＞
実施形態１に係るメモリー装置２００は、第１工程〜第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図８は、実施形態１に係るメモリー装置２００を製造する方法を説明するために示す図である。図８（ａ）〜図８（ｆ）は各工程図である。なお、図８（ａ）〜図８（ｆ）は図２（ｄ）に対応する断面図である。
（１）第１工程
第１工程は、固体基板１１０（Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板）の表面にゲート電極層１２０を形成する工程である（図８（ａ）〜図８（ｃ）参照。）。
まず、図８（ａ）及び図８（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面におけるゲート電極層１２０を形成する領域全面に例えば白金（Ｐｔ）からなる第１白金層１２１を形成する。
次に、スパッタリング法及びフォトリソグラフィを用いて、第１白金層１２１の表面における第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷを形成する領域にのみ例えば白金（Ｐｔ）からなる第２白金層１２１ａをさらに形成することにより、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２との境界などで段差を有するゲート電極層１２０を形成する。
なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層１２０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層１２０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層１２０を形成してもよい。
（２）第２工程
第２工程は、固体基板１１０の表面にゲート絶縁層１３０を形成する工程である（図８（ｄ）〜図８（ｅ）参照。）。
まず、図８（ｄ）に示すように、スパッタリング法を用いて、固体基板１１０の表面上にゲート電極層１２０を覆うようにＰＺＴからなる強誘電体層１３１を形成する。
次に、図８（ｅ）に示すように、ＣＭＰ法を用いて、強誘電体層１３１を研磨して、第１ゲート絶縁層１３２、第２ゲート絶縁層１３４及び第２ゲート絶縁層１３６を含むゲート絶縁層１３０を形成する。
なお、第２工程においては、スパッタリング法及びＣＭＰ法を用いて、固体基板１１０の表面上にゲート絶縁層１３０を形成したが、ＣＶＤ法及びＣＭＰ法を用いて、固体基板１１０の表面上にゲート絶縁層１３０を形成してもよいし、ＰＺＴ材料を含有するゾルゲル溶液及び平坦型による型押し成形技術を用いて、固体基板１１０の表面上にゲート絶縁層１３０を形成してもよい。
（３）第３工程
第３工程は、ゲート絶縁層１３０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する工程である（図８（ｆ）参照。）。
図８（ｆ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層１３０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
以上のようにして、実施形態１に係るメモリー装置２００を製造することができる。
＜実施形態１に係るメモリー装置２００の別の製造方法＞
実施形態１に係るメモリー装置２００は、第１工程〜第３工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。
図９及び図１０は、実施形態１に係るメモリー装置２００を製造する別の方法を説明するために示す図である。図９（ａ）〜図９（ｆ）及び図１０（ａ）〜図１０（ｆ）は各工程図である。なお、図９（ａ）〜図９（ｃ）は、図２（ｂ）に対応する断面図であり、図９（ｄ）〜図９（ｆ）及び図１０（ａ）〜図１０（ｆ）は、図２（ｄ）に対応する断面図である。
（１）第１工程
第１工程は、固体基板１１０の表面にゲート電極層１２０を形成する工程である（図９（ａ）〜図９（ｆ）参照。）。
まず、図９（ａ）に示すように、固体基板１１０の表面に、少なくとも凸部分にめっき触媒微粒子Ｐを付着させておいた凹凸型（凹凸モールドということもある。）Ｍ１を押し付けることにより、図９（ｂ）に示すように、固体基板１１０の表面におけるゲート電極層１２０を形成する領域全面にめっき触媒微粒子Ｐを付着させる。
次に、固体基板１１０の表面に無電解めっきを施すことにより、図９（ｃ）に示すように、めっき触媒微粒子Ｐが付着した領域に白金（Ｐｔ）からなる第１白金層１２１を形成する。
次に、図９（ｄ）に示すように、第１白金層１２１の表面に、少なくとも凸部分にめっき触媒微粒子Ｐを付着させておいた凹凸型Ｍ２を押し付けることにより、図９（ｅ）に示すように、第１白金層１２１の表面における第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷを形成する領域にのみめっき触媒微粒子Ｐを付着させる。
次に、固体基板１１０の表面に無電解めっきを施すことにより、図９（ｆ）に示すように、めっき触媒微粒子Ｐが付着した領域に白金（Ｐｔ）からなる第２白金層を形成することにより、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２との境界などで段差を有するゲート電極層１２０を形成する。
なお、第１工程においては、めっき触媒微粒子Ｐを付着した部分に無電解めっきにより白金層を形成する工程を２回実施することにより、固体基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層１２０を形成したが、白金材料を含有するゾルゲル溶液を塗布するとともに、その後ゲート電極層１２０の段差に対応する段差を有する凹凸型による型押し成形加工を１回実施することにより、固定基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層１２０を形成してもよい。この場合、型押し成形加工実施後に、ゲート電極層１２０を形成すべき領域以外の領域に「白金材料を含有するゾルゲル溶液を塗布して得られる膜」がごく薄く残ることがあるが、当該膜を除去するために、弱い条件でウェットエッチングを実施して当該膜を除去することとしてもよい。
（２）第２工程
第２工程は、固体基板１１０の表面にゲート絶縁層１３０を形成する工程である（図１０（ａ）〜図１０（ｃ）参照。）。
まず、図１０（ａ）に示すように、固体基板１１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３１を形成する。次に、図１０（ｂ）に示すように、当該強誘電体材料の原料を含む膜１３１に平坦型（フラットモールドということもある。）Ｍ３を押し付けることにより、強誘電体材料の原料を含む膜１３１を平坦化する。
次に、強誘電体材料の原料を含む膜１３１に熱処理を施すことにより、図１０（ｃ）に示すように、固定基板１１０の表面に第１ゲート絶縁層１３２、第２ゲート絶縁層１３４を含むゲート絶縁層１３０を形成する。
（３）第３工程
第３工程は、ゲート絶縁層１３０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する工程である（図１０（ｄ）〜図１０（ｆ）参照。）。
まず、図１０（ｄ）に示すように、酸化物導電体材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層１３０の表面に塗布することにより酸化物導電体材料の原料を含む膜１４１を形成する。なお、酸化物導電体材料の原料を含む溶液には、完成時に導電体層１４０のキャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるような濃度の不純物が添加されている。
次に、図１０（ｅ）に示すように、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ４を用いて、酸化物導電体材料の原料を含む膜１４１に対して型押し成形加工を行う。このとき、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６の層厚が完成時に５ｎｍ〜１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜１４１に対する型押し成形加工を行う。なお、型押し成形加工実施後に、導電体層１４０を形成すべき領域以外の領域に酸化物導電体材料の原料を含む膜１４１がごく薄く残ることがあるが、当該膜１４１を除去するために、弱い条件でウェットエッチングを実施して当該膜１４１を除去することとしてもよい。
次に、酸化物導電体材料の原料を含む膜１４１に熱処理を施すことにより、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する（図１０（ｅ）参照。）。
以上のようにして、実施形態１に係るメモリー装置２００を製造することができる。
＜実施形態１に係るメモリー装置２００のさらに別の製造方法＞
実施形態１に係るメモリー装置２００のさらに別の製造方法は、基本的には実施形態１に係るメモリー装置２００の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第１工程を実施する点で実施形態１に係るメモリー装置２００の別の製造方法とは異なる。以下、第１工程のみ説明する。
図１１は、実施形態１に係るメモリー装置２００を製造するさらに別の方法を説明するために示す図である。図１１（ａ）〜図１１（ｆ）は各工程図である。なお、図１１（ａ）〜図１１（ｆ）は、図２（ｄ）に対応する断面図である。
まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
次に、図１１（ａ）及び図１１（ｂ）に示すように、固体基板１１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１２０’（層厚３００ｎｍ）を形成する。
次に、図１１（ｃ）〜図１１（ｅ）に示すように、ゲート電極層１２０の段差に対応する段差を有する凹凸型Ｍ１ａを用いて、１５０℃で前駆体組成物層１２０’に対して型押し加工を施すことにより、前駆体組成物層１２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
次に、前駆体組成物層１２０’を弱い条件で全面エッチングすることにより、ゲート電極層１２０に対応する領域以外の領域から前駆体組成物層を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
最後に、前駆体組成物層１２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図１１（ｆ）に示すように、前駆体組成物層１２０’から、酸化ニッケルランタンからなるゲート電極層１２０を形成する。このような方法によっても、実施形態１に係る電界効果トランジスターの別の製造方法の場合と同様に、ゲート電極層１２０を形成することができる。
その後、実施形態１に係る電界効果トランジスターの別の製造方法の場合と同様にゲート絶縁層１３０及び導電体層１４０を形成することにより、実施形態１に係るメモリー装置２００を製造することができる。
［変形例１及び２］
図１２は、変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂを説明するために示す図である。図１２（ａ）は変形例１に係る電界効果トランジスター１００ａの断面図であり、図１２（ｂ）は変形例２に係る電界効果トランジスター１００ｂの断面図である。なお、図１２（ａ）及び図１２（ｂ）は図３（ａ）に対応する断面図である。
変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂは、基本的には、実施形態１に係る電界効果トランジスター１００（図３（ａ）参照。）と同様の構成を有するが、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態１に係る電界効果トランジスター１００の場合と異なる。すなわち、変形例１に係る電界効果トランジスター１００ａにおいては、図１２（ａ）に示すように、固体基板１１０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けており、変形例２に係る電界効果トランジスター１００ｂにおいては、図１２（ｂ）に示すように、ゲート絶縁層１３０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けている。
なお、固体基板１１０に段差を設ける方法やゲート絶縁層１３０に段差を設ける方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを用いて成膜した膜に対してフォトリソグラフィを用いて段差を設ける方法、ＭＯＤ材料、ゾルゲル材料、ナノ粒子分散液体材料などの液体材料を用いて成膜した膜に対して凹凸型を用いた型押し形成技術により段差を設ける方法などを用いることができる。
このように、変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態１に係る電界効果トランジスター１００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係る電界効果トランジスター１００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
なお、変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法以外の点においては実施形態１に係る電界効果トランジスター１００の場合と同様の構成を有するため、実施形態１に係る電界効果トランジスター１００が有する効果のうち該当する効果を有する。
［変形例３〜５］
図１３は、変形例３〜５に係る電界効果トランジスター１００ｃ〜１００ｅを説明するために示す図である。図１３（ａ）は変形例３に係る電界効果トランジスター１００ｃの部分平面図であり、図１３（ｂ）は変形例３に係る電界効果トランジスター１００ｃの断面図であり、図１３（ｃ）は変形例４に係る電界効果トランジスター１００ｄの断面図であり、図１３（ｄ）は変形例５に係る電界効果トランジスター１００ｅの断面図である。なお、図１３（ｂ）は図１３（ａ）のＡ５−Ａ５断面図であり、図１３（ｃ）及び図１３（ｄ）は図１３（ｂ）に対応する断面図である。
変形例３〜５に係る電界効果トランジスター１００ｃ〜１００ｅは、基本的には、実施形態１に係る電界効果トランジスター１００（図３（ａ）参照。）並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂ（図１２参照。）と同様の構成を有するが、図１３（ａ）〜図１３（ｄ）に示すように、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なる。
このように、変形例３〜５に係る電界効果トランジスター１００ｃ〜１００ｅは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
また、変形例３〜５に係る電界効果トランジスター１００ｃ〜１００ｅによれば、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されているため、より信頼性の高い電界効果トランジスターを構成できるようになる。
なお、変形例３〜５に係る電界効果トランジスター１００ｃ〜１００ｅは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点以外の点においては、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様の構成を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂが有する効果のうち該当する効果を有する。
［変形例６〜８］
図１４は、変形例６〜８に係る電界効果トランジスター１００ｆ〜１００ｈを説明するために示す図である。図１４（ａ）は変形例６に係る電界効果トランジスター１００ｆの部分平面図であり、図１４（ｂ）は変形例６に係る電界効果トランジスター１００ｆの断面図であり、図１４（ｃ）は変形例７に係る電界効果トランジスター１００ｇの断面図であり、図１４（ｄ）は変形例８に係る電界効果トランジスター１００ｈの断面図である。なお、図１４（ｂ）は図１４（ａ）のＡ５−Ａ５断面図であり、図１４（ｃ）及び図１４（ｄ）は図１４（ｂ）に対応する断面図である。
変形例６〜８に係る電界効果トランジスター１００ｆ〜１００ｈは、基本的には、実施形態１に係る電界効果トランジスター１００（図３（ａ）参照。）並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂ（図１２参照。）と同様の構成を有するが、図１４（ａ）〜図１４（ｄ）に示すように、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なる。
このように、変形例６〜８に係る電界効果トランジスター１００ｆ〜１００ｈは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
なお、変形例６〜８に係る電界効果トランジスター１００ｆ〜１００ｈは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点以外の点においては、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様の構成を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂが有する効果のうち該当する効果を有する。
［変形例９〜１２］
図１５は、変形例９〜１２に係る電界効果トランジスター１００ｉ〜１００ｌを説明するために示す図である。図１５（ａ）は変形例９に係る電界効果トランジスター１００ｉの部分平面図であり、図１５（ｂ）は変形例９に係る電界効果トランジスター１００ｉの断面図であり、図１５（ｃ）は変形例１０に係る電界効果トランジスター１００ｊの断面図であり、図１５（ｄ）は変形例１１に係る電界効果トランジスター１００ｋの断面図であり、図１５（ｅ）は変形例１２に係る電界効果トランジスター１００ｌの断面図である。なお、図１５（ｂ）は図１５（ａ）のＡ５−Ａ５断面図であり、図１５（ｃ）、図１５（ｄ）及び図１５（ｅ）は図１５（ｂ）に対応する断面図である。
変形例９〜１０に係る電界効果トランジスター１００ｉ〜１００ｊは、基本的には、変形例６〜７に係る電界効果トランジスター１００ｆ，１００ｇ（図１４（ｂ）及び図１４（ｃ）参照。）と同様の構成を有するが、図１５（ｂ）及び図１５（ｃ）に示すように、第１トランジスター部分ＴＲ１におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例６〜７に係る電界効果トランジスター１００ｆ，１００ｇの場合と異なる。また、変形例１１〜１２に係る電界効果トランジスター１００ｋ，１００ｌは、図１５（ｄ）及び図１５（ｅ）に示すように、第２トランジスター部分ＴＲ２におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例６〜７に係る電界効果トランジスター１００ｆ，１００ｇの場合と異なる。
このように、変形例９〜１２に係る電界効果トランジスター１００ｉ〜１００ｌは、第１トランジスター部分ＴＲ１又は第２トランジスター部分ＴＲ２におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例６〜７に係る電界効果トランジスター１００ｆ，１００ｇの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、変形例６〜７に係る電界効果トランジスター１００ｆ，１００ｇの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
また、変形例９〜１２に係る電界効果トランジスター１００ｉ〜１００ｌによれば、第１トランジスター部分ＴＲ１又は第２トランジスター部分ＴＲ２がチャネル幅方向に分離された２以上のチャネル層を有するため、より信頼性の高い電界効果トランジスターを構成できるようになる。
なお、変形例９〜１２に係る電界効果トランジスター１００ｉ〜１００ｌは、第１トランジスター部分ＴＲ１又は第２トランジスター部分ＴＲ２におけるゲート絶縁層がゲート電極層の側面に形成されている点以外の点においては、変形例６〜７に係る電界効果トランジスター１００ｆ，１００ｇの場合と同様の構成を有するため、変形例６〜７に係る電界効果トランジスター１００ｆ，１００ｇが有する効果のうち該当する効果を有する。
［実施形態２］
図１６は、実施形態２に係るメモリー装置２０２を説明するために示す図である。図１６（ａ）はメモリー装置２０２の平面図であり、図１６（ｂ）は図１６（ａ）のＡ１−Ａ１断面図であり、図１６（ｃ）は図１６（ａ）のＡ２−Ａ２断面図であり、図１６（ｄ）は図１６（ａ）のＡ３−Ａ３断面図であり、図１６（ｅ）は図１６（ａ）のＡ４−Ａ４断面図である。
実施形態２に係るメモリー装置２０２は、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態１に係るメモリー装置２００の場合と異なる。
すなわち、実施形態２に係るメモリー装置２０２においては、図１６に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷは、固体基板１１０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層（別のチャネル層）１４６を構成する導電体層１４０、第１ゲート絶縁層１３２、第２ゲート絶縁層１３４及び第３ゲート絶縁層（別のゲート絶縁層）１３６を構成するゲート絶縁層１３０並びに第１ゲート電極層１２２、第２ゲート電極層１２４及び第３ゲート電極層（別のゲート電極層）１２６を構成するゲート電極層１２０がこの順序で形成されたトップゲート構造を有する。
このように、実施形態２に係るメモリー装置２０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態１に係るメモリー装置２００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係るメモリー装置２０２の場合と同様に、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
なお、実施形態２に係るメモリー装置２０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
実施形態２に係るメモリー装置２０２は、第１工程〜第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図１７は、実施形態２に係るメモリー装置２０２を製造する方法を説明するために示す図である。図１７（ａ）〜図１７（ｆ）は各工程図である。なお、図１７（ａ）〜図１７（ｆ）は図１６（ｄ）に対応する断面図である。
（１）第１工程
第１工程は、固体基板１１０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する工程である（図１７（ａ）及び図１７（ｂ）参照。）。
図１７（ａ）及び図１７（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
（２）第２工程
第２工程は、固体基板１１０の表面にゲート絶縁層１３０を形成する工程である（図１７（ｃ）〜図１７（ｅ）参照。）。
まず、図１７（ｃ）に示すように、固体基板１１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３１を形成する。次に、図１７（ｄ）に示すように、当該強誘電体材料の原料を含む膜１３１に凹凸型Ｍ５を押し付けることにより、強誘電体材料の原料を含む膜１３１に所定の段差を形成する。
次に、強誘電体材料の原料を含む膜１３１に熱処理を施すことにより、図１１（ｅ）に示すように、固定基板１１０の表面に第１ゲート絶縁層１３２、第２ゲート絶縁層１３４を含むゲート絶縁層１３０を形成する。
（３）第３工程
第３工程は、ゲート絶縁層１３０の表面にゲート電極層１２０を形成する工程である（図１７（ｆ）参照。）。
図１７（ｆ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層１３０の表面に白金（Ｐｔ）からなるゲート電極層１２０を形成する。
以上のようにして、実施形態２に係るメモリー装置２０２を製造することができる。
なお、実施形態２に係るメモリー装置２０２を製造する場合にも、実施形態１に係るメモリー装置２００の別の製造方法又は実施形態１に係るメモリー装置２００のさらに別の製造方法の場合と同様に、ゲート電極層、ゲート絶縁層及び導電体層を液体材料を用いて形成することができる。
［変形例１３及び１４］
図１８は、変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂを説明するために示す図である。図１８（ａ）は変形例１３に係る電界効果トランジスター１０２ａの断面図であり、図１８（ｂ）は変形例１４に係る電界効果トランジスター１００ｂの断面図である。なお、図１８（ａ）及び図１８（ｂ）は図３（ａ）に対応する断面図である。
変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂは、基本的には、実施形態２に係る電界効果トランジスター１０２と同様の構成を有するが、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態２に係る電界効果トランジスター１０２の場合と異なる。すなわち、変形例１３に係る電界効果トランジスター１０２ａにおいては、図１８（ａ）に示すように、導電体層１４０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けており、変形例１４に係る電界効果トランジスター１０２ｂは、図１８（ｂ）に示すように、固体基板１１０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けている。
このように、変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態２に係る電界効果トランジスター１０２の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態２に係る電界効果トランジスター１０２の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
なお、変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法以外の点においては実施形態２に係る電界効果トランジスター１０２の場合と同様の構成を有するため、実施形態２に係る電界効果トランジスター１０２が有する効果のうち該当する効果を有する。
［変形例１５〜１７］
図１９は、変形例１５〜１７に係る電界効果トランジスター１０２ｃ〜１０２ｅを説明するために示す図である。図１９（ａ）は変形例１５に係る電界効果トランジスター１０２ｃの平面図であり、図１９（ｂ）は変形例１５に係る電界効果トランジスター１０２ｃの断面図であり、図１９（ｃ）は変形例１６に係る電界効果トランジスター１０２ｄの断面図であり、図１９（ｄ）は変形例１５に係る電界効果トランジスター１０２ｅの断面図である。なお、図１９（ｂ）は図１９（ａ）のＡ５−Ａ５断面図であり、図１９（ｃ）及び図１９（ｄ）は図１９（ｂ）に対応する断面図である。
変形例１５〜１７に係る電界効果トランジスター１０２ｃ〜１０２ｅは、基本的には、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂと同様の構成を有するが、図１９（ａ）〜図１９（ｄ）に示すように、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と異なる。
このように、変形例１５〜１７に係る電界効果トランジスター１０２ｃ〜１０２ｅは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
なお、変形例１５〜１７に係る電界効果トランジスター１０２ｃ〜１０２ｅは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点以外の点においては、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と同様の構成を有するため、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂが有する効果のうち該当する効果を有する。
［実施形態３］
図２０は、実施形態３に係るメモリー装置２０４を説明するために示す図である。図２０（ａ）はメモリー装置２０４の平面図であり、図２０（ｂ）は図２０（ａ）のＡ１−Ａ１断面図であり、図２０（ｃ）は図２０（ａ）のＡ２−Ａ２断面図であり、図２０（ｄ）は図２０（ａ）のＡ３−Ａ３断面図であり、図２０（ｅ）は図２０（ａ）のＡ４−Ａ４断面図である。
実施形態３に係るメモリー装置２０４は、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、図２０に示すように、導電体層１４０における接続層に対応する領域にアルミニウムからなる低抵抗層１５０が形成されている点で、実施形態１に係るメモリー装置２００の場合と異なる。
このように、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されている点で、実施形態１に係るメモリー装置２００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
また、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されているため、接続層の抵抗を低減することが可能となることから、実施形態１に係るメモリー装置２００よりも高速化が可能なメモリー装置となる。
また、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されているため、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷとしてエンハンスメントタイプのトランジスターを用いた場合に、これに起因して導電体層１４０が高抵抗なものになったとしても、十分に使用可能なメモリー装置となる。
なお、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されている点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
[実施形態４]
図２１は、実施形態４に係るメモリー装置２０６を説明するために示す図である。図２１（ａ）はメモリー装置２０６の平面図であり、図２１（ｂ）は図２１（ａ）のＡ１−Ａ１断面図であり、図２１（ｃ）は図２１（ａ）のＡ２−Ａ２断面図であり、図２１（ｄ）は図２１（ａ）のＡ３−Ａ３断面図であり、図２１（ｅ）は図２１（ａ）のＡ４−Ａ４断面図である。図２１（ｆ）は図２１（ａ）のＡ６−Ａ６断面図である。
実施形態４に係るメモリー装置２０６は、基本的には、実施形態３に係るメモリー装置２０４と同様の構成を有するが、図２１に示すように、導電体層１４０における接続層に対応する領域に、アルミニウムからなる低抵抗層１５０を形成する代わりに導電体層を厚く形成している点で、実施形態３に係るメモリー装置２０４の場合と異なる。
このように、実施形態４に係るメモリー装置２０６は、導電体層１４０における接続層に対応する領域に、アルミニウムからなる低抵抗層１５０を形成する代わりに導電体層を厚く形成している点で、実施形態３に係るメモリー装置２０４の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態３に係るメモリー装置２０４の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
また、実施形態４に係るメモリー装置２０６は、導電体層１４０における接続層に対応する領域に導電体層を厚く形成しているため、実施形態３に係るメモリー装置２０４の場合と同様に、接続層の抵抗を低減することが可能となる。
また、実施形態４に係るメモリー装置２０６は、導電体層を形成する際に型押しするだけで導電体層１４０における接続層に対応する領域に導電体層を厚く形成することができるため、実施形態３に係るメモリー装置２０４よりも簡単にメモリー装置を製造することが可能となる。
なお、実施形態４に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に導電体層を厚く形成している点以外の点においては、実施形態３に係るメモリー装置２０４の場合と同様の構成を有するため、実施形態３に係るメモリー装置２０４が有する効果のうち該当する効果を有する。
[実施形態５]
図２２は、実施形態５に係るメモリー装置４００を説明するために示す図である。図２２（ａ）はメモリー装置４００の回路図であり、図２２（ｂ）は電界効果トランジスター３００の構成を示す図であり、図２２（ｃ）は電界効果トランジスター３００の等価回路図である。
図２３は、実施形態５に係るメモリー装置４００を説明するために示す図である。図２３（ａ）はメモリー装置４００の平面図であり、図２３（ｂ）は図２３（ａ）のＡ１−Ａ１断面図であり、図２３（ｃ）は図２３（ａ）のＡ２−Ａ２断面図であり、図２３（ｄ）は図２３（ａ）のＡ３−Ａ３断面図であり、図２３（ｅ）は図２３（ａ）のＡ４−Ａ４断面図である。
図２４は、実施形態５に係るメモリー装置４００を説明するために示す図である。図２４（ａ）は、図２４（ｄ）の符号Ｂ１で囲まれた部分（実施形態５に係る電界効果トランジスター３００）の拡大断面図であり、図２４（ｂ）は、図２４（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図２４（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
実施形態５に係るメモリー装置４００は、図２２に示すように、ビット線ＢＬと、プレート線ＰＬと、ワード線ＷＬ５〜ＷＬ７と、メモリーセルＭ５〜Ｍ７と、ビット線ＢＬとプレート線ＰＬとの間にメモリーセルＭ５〜Ｍ７が複数個直列接続されたメモリーセルブロックＭＢ１〜ＭＢ３と、メモリーセルブロックＭＢ１〜ＭＢ３が複数個配設されたメモリーセルアレイ（図示せず。）とを備える。また、メモリーセルブロックＭＢ１〜ＭＢ３の各ブロック選択トランジスターＳＷには、ブロック選択線ＢＳ０〜ＢＳ２がそれぞれ接続されている。なお、図２２には示していないが、ワード線は８本あり、従って、各メモリブロック中、メモリーセルは８個ある。ワード線ＷＬ０〜ＷＬ４及びメモリーセルＭ０〜Ｍ４はそれぞれ図示を省略してある。
各メモリーセルＭ０〜Ｍ７は、図２２、図２３（ａ）、図２３（ｄ）及び図２４（ａ）に示すように、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２とを備える電界効果トランジスター３００からなる。
第１トランジスター部分ＴＲ１は、情報記憶用のトランジスターであり、図２３（ａ）、図２３（ｃ）、図２３（ｄ）及び図２４（ａ）に示すように、第１ソース端Ｓ１及び第１ドレイン端Ｄ１を有する第１チャネル層３４２と、第１チャネル層３４２の導通状態を制御する第１ゲート電極層３２２と、第１ゲート電極層３２２と第１チャネル層３４２との間に形成され第１の抗電圧Ｖｃ１（図２４（ｃ）参照。）を有する第１ゲート絶縁層３３２とを有する。
第２トランジスター部分ＴＲ２は、情報読み出し／書き込み用のトランジスターであり、図２３（ａ）、図２３（ｂ）、図２３（ｄ）及び図２４（ａ）に示すように第２ソース端Ｓ２及び第２ドレイン端Ｄ２を有する第２チャネル層３４４と、第２チャネル層３４４の導通状態を制御する第２ゲート電極層３２４と、第２ゲート電極層３２４と第２チャネル層３４４との間に形成され、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２（図２４（ｃ）参照。）を有する第２ゲート絶縁層３３４とを有する。第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆは、図２４（ｃ）に示すように、「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定されている。そして、実施形態５に係る電界効果トランジスター３００においては、第１ゲート絶縁層３３２と第２ゲート絶縁層３３４との組成差によって、第１トランジスター部分の特性と第２トランジスター部分の特性とを異ならせており、これによって、第２トランジスター部分のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値になるようにしている。
第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図２２並びに図２３（ａ）〜図２３（ｃ）に示すように、第１ソース端Ｓ１と第２ソース端Ｓ２とが接続され、第１ドレイン端Ｄ１と第２ドレイン端Ｄ２とが接続され、さらには第１ゲート電極層３２２と第２ゲート電極層１２４とが共通のワード線ＷＬ（図２３（ｃ）ではゲート電極層３２０に対応）に接続された状態で並列に接続されている。
第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図２３（ｄ）及び図２４（ａ）に示すように、チャネル幅方向に並列して配置されている。
メモリーセルブロック（例えばＭＢ１）は、図２２に示すように、少なくとも１つのブロック選択トランジスターＳＷを介してビット線ＢＬに接続されている。
ブロック選択トランジスターＳＷは、図２３（ａ）〜図２３（ｃ）、図２３（ｅ）及び図２４（ｂ）に示すように、第３チャネル層（別のチャネル層）３４６と、第３チャネル層３４６の導通状態を制御する第３ゲート電極層（別のゲート電極層）３２６と、第３ゲート電極層３２６と第３チャネル層３４６との間に形成され第１の抗電圧Ｖｃ１よりも低い第３の抗電圧Ｖｃ３を有する第３ゲート絶縁層（別のゲート電極層）３３６とを有するブロック選択トランジスターＳＷからなる。なお、本実施形態においては、第３の抗電圧Ｖｃ３の値を第２の抗電圧Ｖｃ２の値と同一としているため、図２４（ｃ）においては、符号Ｖｃ３の値の図示を省略している。
第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６は、同一工程で形成される導電体層３４０からなり、同一のメモリーセルブロック（例えばＭＢ１）に属する複数のメモリーセルＭ０〜Ｍ７のうち隣接する２つのメモリーセル（例えばＭ６及びＭ７）は、図２３（ａ）〜図２３（ｃ）に示すように、当該２つのメモリーセルにおける第１チャネル層３４２及び第２チャネル層３４４に連続しかつこれらのチャネル層３４２，３４４と同一工程で形成される導電体層３４０からなる接続層によって接続され、かつ、同一のメモリーセルブロック（例えばＭＢ１）に属するブロック選択トランジスターＳＷ及び当該ブロック選択トランジスターＳＷに隣接するメモリーセル（メモリーセルＭ０）は、当該メモリーセルＭ０における第１チャネル層３４２及び第２チャネル層３４４並びにブロック選択トランジスターＳＷにおける第３チャネル層３４６に連続しかつこれらのチャネル層３４２，３４４，３４６と同一工程で形成される導電体層３４０からなる接続層によって接続されている。
実施形態５に係る電界効果トランジスター３００は、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が、図２３（ｄ）及び図２４（ａ）に示すように、固体基板３１０における一方の表面上に、第１ゲート電極層３２２及び第２ゲート電極層３２４を構成するゲート電極層３２０と、第１ゲート絶縁層３３２及び第２ゲート絶縁層３３４を構成するゲート絶縁層３３０と、第１チャネル層３４２及び第２チャネル層３４４を構成する導電体層３４０とがこの順序で形成された、いわゆるダブルチャネル・ボトムゲート構造を有する。
実施形態５に係る電界効果トランジスター３００においては、導電体層３４０として、インジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いる。また、ゲート電極層３２０として、Ｐｔを用いる。また、固体基板３１０として、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いる。さらにまた、第１ゲート絶縁層３３２に用いる強誘電体材料としてＴｉリッチの正方晶系のＰＺＴを用い、第２ゲート絶縁層３３４に用いる強誘電体材料としてＺｒリッチの菱面体結晶系のＰＺＴを用いる。従って、第１ゲート絶縁層３３２及び第２ゲート絶縁層３３４は、異なる組成の強誘電体材料からなる。
実施形態５に係るメモリー装置３００において、情報の読み出し及び書き込みは、以下のようにして行う。
図２５は、実施形態５に係るメモリー装置４００における情報読み出し動作を説明するために示す図である。図２６は、実施形態５に係るメモリー装置４００における情報書き込み動作を説明するために示す図である。
すなわち、情報読み出し時には、図２５に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続されたワード線ＷＬ０〜ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスター部分ＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定されているため、上記したオン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆによっては第１トランジスター部分ＴＲ１をオンにすることがないため、非選択セルＭ０〜Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスター部分ＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態５に係る電界効果トランジスター３００（及び実施形態５に係るメモリー装置４００）は、「読み出しディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
また、情報書き込み時には、図２６に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続されたワード線ＷＬ０〜ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６に第１の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態５に係るの電界効果トランジスター３００（及び実施形態５に係るメモリー装置４００）は、「書き込みディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
実施形態５におけるメモリー装置の駆動波形は、情報読み出し時の駆動波形も、情報書き込み時の駆動波形も、実施形態１におけるメモリー装置の駆動方法の場合と同じである（図６及び図７参照。）。
＜実施形態５に係るメモリー装置４００の製造方法＞
実施形態５に係るメモリー装置４００は、第１工程〜第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図２７は、実施形態５に係るメモリー装置４００を製造する方法を説明するために示す図である。図２７（ａ）〜図２７（ｇ）は各工程図である。
（１）第１工程
第１工程は、固体基板３１０の表面にゲート電極層３２０を形成する工程である（図２７（ａ）〜図２７（ｂ）参照。）。
図２７（ａ）及び図２７（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲート電極層３２０を形成する。
なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲ−ト電極層３２０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲ−ト電極層３２０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲ−ト電極層３２０を形成してもよい。
（２）第２工程
第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図２７（ｃ）〜図２７（ｆ）参照。）。
まず、図２７（ｃ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上にゲート電極層３２０を覆うようにＺｒリッチの正方晶系のＰＺＴからなる層３３１を形成する。
次に、図２７（ｄ）に示すように、フォトリソグラフィを用いて第１ゲート絶縁層３３２を形成する領域においてＺｒリッチの正方晶系のＰＺＴからなる層３３１を除去する。
次に、図２７（ｅ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上にＺｒリッチの正方晶系のＰＺＴからなる層３３１を覆うようにＴｉリッチの菱面体結晶系のＰＺＴからなる層３３３を形成する。
次に、図２７（ｆ）に示すように、ＣＭＰ法を用いて、Ｚｒリッチの正方晶系のＰＺＴからなる層３３１が露出するまでＴｉリッチの菱面体結晶系のＰＺＴからなる層３３３を研磨して、第１ゲート絶縁層３３２、第２ゲート絶縁層３３４及び第３ゲート絶縁層３３６を含むゲート絶縁層３３０を形成する。
（３）第３工程
第３工程は、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する工程である（図２７（ｇ）参照。）。
図２７（ｇ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する。導電体層３４０は、キャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
以上のようにして、実施形態５に係るメモリー装置４００を製造することができる。
＜実施形態５に係るメモリー装置４００の別の製造方法＞
実施形態５に係るメモリー装置４００は、第１工程〜第３工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。図２８〜図３０は、実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。図２８（ａ）〜図２８（ｃ）、図２９（ａ）〜図２９（ｆ）及び図３０（ａ）〜図３０（ｅ）は各工程図である。
（１）第１工程
第１工程は、固体基板３１０の表面にゲート電極層３２０を形成する工程である（図２８参照。）。
まず、図２８（ａ）に示すように、固体基板３１０の表面に、少なくとも凸部分にめっき触媒微粒子３２１を付着させておいた凹凸型（凹凸モールドということもある。）Ｍ１を押し付けることにより、図２８（ｂ）に示すように、固体基板３１０におけるゲート電極層３２０を形成する部分にめっき触媒微粒子を付着させる。
次に、固体基板３１０の表面に無電解めっきを施すことにより、図２８（ｃ）に示すように、無電解めっき触媒微粒子３２１が付着した領域に、例えば白金（Ｐｔ）からなるゲート電極層３２０を形成する。
（２）第２工程
第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図２９参照。）。
まず、図２９（ａ）に示すように、固体基板３１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＺｒリッチなＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜３３１を形成する。次に、図２９（ｂ）及び図２９（ｃ）に示すように、当該強誘電体材料の原料を含む膜３３１に、第１ゲート絶縁膜３３２を形成する領域が凸となる凹凸型Ｍ５を押し付けることにより、強誘電体材料の原料を含む膜３３１に所定の凹部を形成する。次に、強誘電体材料の原料を含む膜３３１に熱処理を施して、第２ゲート絶縁層３３４を含むゲート絶縁膜を形成する。
次に、図２９（ｄ）に示すように、第２ゲート絶縁層３３４を含むゲート絶縁膜の表面を覆うように、強誘電体材料の原料を含む溶液（例えば、ＴｉリッチなＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜３３３を形成する。次に、図２９（ｅ）に示すように当該強誘電体材料の原料を含む膜３３３に平坦型（フラットモールドということもある。）Ｍ６を押し付けることにより、第１ゲート絶縁膜３３２を形成する領域以外の領域から強誘電体材料の原料を含む膜３３３を除去し、上記した所定の凹部に強誘電体材料の原料を含む膜３３３が埋め込まれた構造を形成する。次に、強誘電体材料の原料を含む膜３３３に熱処理を施して、図２９（ｆ）に示すように、第１ゲート絶縁膜３３２を形成する。
（３）第３工程
第３工程は、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する工程である（図３０参照。）。
まず、図３０（ａ）及び図３０（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層３３０の表面に塗布することにより酸化物導電性材料の原料を含む膜３４１を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層３４０のキャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるような濃度の不純物が添加されている。
次に、図３０（ｃ）〜図３０（ｄ）に示すように、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ４を用いて、酸化物導電性材料の原料を含む膜３４１に対して型押し成形加工を行う。このとき、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６の層厚が完成時に５ｎｍ〜１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜３４１に対する型押し成形加工を行う。
次に、酸化物導電性材料の原料を含む膜３４１に熱処理を施すことにより、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する。
以上のようにして、実施形態５に係る電界効果トランジスター３００を製造することができる。また、実施形態５に係るメモリー装置４００を製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態５に係る電界効果トランジスター３００及び実施形態５に係るメモリー装置４００を製造することができる。
＜実施形態５に係るメモリー装置４００のさらに別の製造方法＞
実施形態５に係るメモリー装置４００のさらに別の製造方法は、基本的には実施形態５に係るメモリー装置４００の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第１工程を実施する点で実施形態５に係るメモリー装置４００の別の製造方法とは異なる。以下、第１工程のみ説明する。
図３１は、実施形態５に係るメモリー装置４００を製造するさらに別の方法を説明するために示す図である。図３１（ａ）〜図３１（ｆ）は各工程図である。なお、図３１（ａ）〜図３１（ｆ）は、図２３（ｂ）に対応する断面図である。
まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
次に、図３１（ａ）及び図３１（ｂ）に示すように、固体基板３１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板３１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層３２０’（層厚３００ｎｍ）を形成する。
次に、図３１（ｃ）〜図３１（ｅ）に示すように、ゲート電極層３２０の段差に対応する段差を有する凹凸型Ｍ１ａを用いて、１５０℃で前駆体組成物層３２０’に対して型押し加工を施すことにより、前駆体組成物層３２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
次に、前駆体組成物層３２０’を弱い条件で全面エッチングすることにより、ゲート電極層３２０に対応する領域以外の領域から前駆体組成物層を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
最後に、前駆体組成物層３２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図３１（ｆ）に示すように、前駆体組成物層３２０’から、酸化ニッケルランタンからなるゲート電極層３２０を形成する。このような方法によっても、実施形態５に係る電界効果トランジスターの別の製造方法の場合と同様に、ゲート電極層１２０を形成することができる。
その後、実施形態１に係るメモリー装置４００の別の製造方法の場合と同様にゲート絶縁層３３０及び導電体層３４０を形成することにより、実施形態５に係るメモリー装置４００を製造することができる。
［変形例１８］
図３２は、変形例１８に係る電界効果トランジスター３００ａの断面構造を示す図である。
変形例１８に係る電界効果トランジスター３００ａは、基本的には、実施形態５に係る電界効果トランジスター３００と同様の構成を有するが、図３２に示すように、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態５に係る電界効果トランジスター３００の場合と異なる（比較のため、図２４（ａ）参照。）。
このように、変形例１８に係る電界効果トランジスター３００ａは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態５に係る電界効果トランジスター３００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係る電界効果トランジスター３００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
また、変形例１８に係る電界効果トランジスター３００ａによれば、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されているため、より信頼性の高い電界効果トランジスターを構成できるようになる。
なお、変形例１８に係る電界効果トランジスター３００ａは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点以外の点においては、実施形態１に係る電界効果トランジスター３００の場合と同様の構成を有するため、実施形態５に係る電界効果トランジスター３００が有する効果のうち該当する効果を有する。
［変形例１９］
図３３は、変形例１９に係る電界効果トランジスター３００ｂの断面構造を示す図である。
変形例１９に係る電界効果トランジスター３００ｂは、基本的には、実施形態５に係る電界効果トランジスター３００と同様の構成を有するが、図３３に示すように、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２つのチャネル層を有する点で、実施形態５に係る電界効果トランジスター３００の場合と異なる（比較のため、図２４（ａ）参照。）。
このように、変形例１９に係る電界効果トランジスター３００ｂは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２つのチャネル層を有する点で、実施形態５に係る電界効果トランジスター３００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係る電界効果トランジスター３００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
また、変形例１９に係る電界効果トランジスター３００ｂによれば、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２つのチャネル層を有するため、より信頼性の高い電界効果トランジスターを構成できるようになる。
なお、変形例１９に係る電界効果トランジスター３００ｂは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点以外の点においては、実施形態５に係る電界効果トランジスター３００の場合と同様の構成を有するため、実施形態５に係る電界効果トランジスター３００が有する効果のうち該当する効果を有する。
［実施形態６］
図３４は、実施形態６に係るメモリー装置４０２を説明するために示す図である。図３４（ａ）はメモリー装置４０２の平面図であり、図３４（ｂ）は図３４（ａ）のＡ１−Ａ１断面図であり、図３４（ｃ）は図３４（ａ）のＡ２−Ａ２断面図であり、図３４（ｄ）は図３４（ａ）のＡ３−Ａ３断面図であり、図３４（ｅ）は図３４（ａ）のＡ４−Ａ４断面図である。
図３５は、実施形態６に係るメモリー装置４０２を説明するために示す図である。図３５（ａ）は、図３４（ｄ）の符号Ｂ１で囲まれた部分（実施形態６に係る電界効果トランジスター３０２）の拡大断面図であり、図３５（ｂ）は、図３４（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図３５（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
実施形態６に係るメモリー装置４０２は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態５に係るメモリー装置４００の場合と異なる。
すなわち、実施形態６に係るメモリー装置４０２においては、図３４及び図３５に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷは、固体基板３１０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６を構成する導電体層３４０、第１ゲート絶縁層３３２、第２ゲート絶縁層３３４及び第３ゲート絶縁層３３６を構成するゲート絶縁層３３０並びに第１ゲート電極層３２２、第２ゲート電極層３２４及び第３ゲート電極層３２６を構成するゲート電極層３２０がこの順序で形成されたトップゲート構造を有する。
このように、実施形態６に係るメモリー装置４０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係るメモリー装置４００の場合と同様に、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
なお、実施形態６に係るメモリー装置４０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点以外の点においては、実施形態５に係るメモリー装置４００の場合と同様の構成を有するため、実施形態５に係るメモリー装置４００が有する効果のうち該当する効果を有する。
実施形態６に係るメモリー装置４０２は、第１工程〜第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図３６は、実施形態６に係るメモリー装置４０２を製造する方法を説明するために示す図である。図３６（ａ）〜図３６（ｇ）は各工程図である。
（１）第１工程
第１工程は、固体基板３１０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する工程である（図３６（ａ）及び図３６（ｂ）参照。）。
図３６（ａ）及び図３６（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板３１０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する。導電体層３４０は、キャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
（２）第２工程
第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図３６（ｃ）〜図３６（ｆ）参照。）。
まず、図３６（ｃ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上に導電体層３４０を覆うようにＺｒリッチの菱面体結晶系のＰＺＴからなる層３３１を形成する。
次に、図３６（ｄ）に示すように、フォトリソグラフィを用いて第１ゲート絶縁層３３２を形成する領域においてＺｒリッチの菱面体結晶系のＰＺＴからなる層３３１を除去する。
次に、図３６（ｅ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上にＺｒリッチの菱面体結晶系のＰＺＴからなる層３３１を覆うようにＴｉリッチの正方晶系のＰＺＴからなる層３３３を形成する。
次に、図３６（ｆ）に示すように、ＣＭＰ法を用いて、Ｚｒリッチの菱面体結晶系のＰＺＴからなる層３３１が露出するまでＴｉリッチの正方晶系のＰＺＴからなる層３３３を研磨して、第１ゲート絶縁層３３２、第２ゲート絶縁層３３４及び第３ゲート絶縁層３３６を含むゲート絶縁層３３０を形成する。
（３）第３工程
第３工程は、ゲート絶縁層３３０の表面にゲート電極層３２０を形成する工程である（図３６（ｇ）参照。）。
図３６（ｇ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層３３０の表面に白金（Ｐｔ）からなるゲート電極層３２０を形成する。
以上のようにして、実施形態６に係るメモリー装置４０２を製造することができる。
なお、実施形態５の場合と同様に、液体材料を用いて真空プロセスを用いることなく、実施形態６に係る電界効果トランジスター３０２及び実施形態６に係るメモリー装置４０２を製造することもできる。
[実施形態７]
図３７は、実施形態７に係るメモリー装置４０４を説明するために示す図である。図３７（ａ）はメモリー装置４０４の回路図であり、図３７（ｂ）は電界効果トランジスター３０４の構成を示す図であり、図３７（ｃ）は電界効果トランジスター３０４の等価回路図である。
図３８は、実施形態７に係るメモリー装置４０４を説明するために示す図である。図３８（ａ）は電界効果トランジスター３０４の断面図であり、図３８（ｂ）はブロック選択トランジスターＳＷの断面図であり、図３８（ｃ）は、第１トランジスター部分ＴＲ１のヒステリシス特性と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
図３９は、実施形態７に係るメモリー装置４０４における情報読み出し時の駆動波形を説明するために示す図である。図３９（ａ）は駆動波形を示し、図３９（ｂ）はドレイン電流を示す。
図４０は、実施形態７に係るメモリー装置４０４における情報書き込み時の駆動波形を示す図である。
実施形態７に係るメモリー装置４０４は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、図３７及び図３８に示すように、第２トランジスター部分ＴＲ２の構成が実施形態５に係るメモリー装置４００の場合と異なる。すなわち、実施形態７に係るメモリー装置４０４においては、第２トランジスター部分ＴＲ２は、常誘電体材料（例えばＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７））からなる第２ゲート絶縁層３３５を備える。第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターである。
このように、実施形態７に係るメモリー装置４０４は、第２トランジスター部分ＴＲ２の構成が実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係るメモリー装置４００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
なお、第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターであるため、図３９に示すように、選択セルに接続されたワード線にオフ電圧Ｖｏｆｆを与えるだけで選択セルに対する情報の読み出しを行うことができる。また、図４０に示すように、選択セルに接続されたワード線に第１書き込み電圧（＋Ｖｗ）又は第２書き込み電圧（−Ｖｗ）を与えるだけで選択セルに対する情報の書き込みを行うことができる。このため、実施形態７に係るメモリー装置４０４によれば、駆動波形を単純なものにすることができ、また、消費電力を小さなものにすることができる。
[実施形態８]
図４１は、実施形態８に係るメモリー装置４０６（図示せず。）を説明するために示す図である。図４１（ａ）は電界効果トランジスター４０６の断面図であり、図４１（ｂ）はブロック選択トランジスターＳＷの断面図であり、図４１（ｃ）は、第１トランジスター部分ＴＲ１のヒステリシス特性と、第２トランジスター部分ＴＲ２及び第３トランジスターのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
図４２は、実施形態８に係るメモリー装置４０６における情報読み出し時の駆動波形を説明するために示す図である。図４２（ａ）は駆動波形を示し、図４２（ｂ）はドレイン電流を示す。
図４３は、実施形態８に係るメモリー装置４０６における情報書き込み時の駆動波形を示す図である。
実施形態８に係るメモリー装置４０６は、基本的には、実施形態７に係るメモリー装置４０４と同様の構成を有するが、図４１（ｃ）に示すように、第２トランジスター部分ＴＲ２がエンハンスメントタイプのトランジスターである点で、実施形態７に係るメモリー装置４０４の場合と異なる。
このように、実施形態８に係るメモリー装置４０６は、第２トランジスター部分ＴＲ２がエンハンスメントタイプのトランジスターである点で実施形態７に係るメモリー装置４０４の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態７に係るメモリー装置４０４の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
なお、実施形態８に係るメモリー装置４０６においては、第２トランジスター部分ＴＲ２がエンハンスメントタイプのトランジスターであるため、図４２及び図４３に示すように、非選択セルに接続されたワード線に常時オン電圧Ｖｏｎを与える必要があるため、実施形態７に係るメモリー装置４０４の場合よりも消費電力が若干高いという特徴を有する。
［実施形態９］
図４４は、実施形態９に係るメモリー装置４０７を説明するために示す図である。図４４（ａ）はメモリー装置４０８の平面図であり、図４４（ｂ）は図４４（ａ）のＡ１−Ａ１断面図であり、図４４（ｃ）は図４４（ａ）のＡ２−Ａ２断面図であり、図４４（ｄ）は図４４（ａ）のＡ３−Ａ３断面図であり、図４４（ｅ）は図４４（ａ）のＡ４−Ａ４断面図である。
実施形態９に係るメモリー装置４０８は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、図４４に示すように、導電体層３４０における接続層に対応する領域にアルミニウムからなる低抵抗層３５０が形成されている点で、実施形態５に係るメモリー装置４００の場合と異なる。
このように、実施形態９に係るメモリー装置４０７は、導電体層３４０における接続層に対応する領域に低抵抗層３５０が形成されている点で、実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係るメモリー装置４００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
また、実施形態９に係るメモリー装置４０７は、導電体層３４０における接続層に対応する領域に低抵抗層３５０が形成されているため、接続層の抵抗を低減することが可能となることから、実施形態５に係るメモリー装置４００よりも高速化が可能なメモリー装置となる。
なお、実施形態９に係るメモリー装置４０７は、導電体層３４０における接続層に対応する領域に低抵抗層３５０が形成されている点以外の点においては、実施形態５に係るメモリー装置４００の場合と同様の構成を有するため、実施形態５に係るメモリー装置４００が有する効果のうち該当する効果を有する。
［実施形態１０］
図４５は、実施形態１０に係るメモリー装置４０８を説明するために示す図である。図４５（ａ）はメモリー装置４０９の平面図であり、図４５（ｂ）は図４５（ａ）のＡ１−Ａ１断面図であり、図４５（ｃ）は図４５（ａ）のＡ２−Ａ２断面図であり、図４５（ｄ）は図４５（ａ）のＡ３−Ａ３断面図であり、図４５（ｅ）は図４５（ａ）のＡ４−Ａ４断面図であり、図４５（ｆ）は図４５（ａ）のＡ６−Ａ６断面図である。
実施形態１０に係るメモリー装置４０９は、基本的には、実施形態９に係るメモリー装置４０７と同様の構成を有するが、図４５に示すように、導電体層３４０における接続層に対応する領域にアルミニウムからなる低抵抗層３５０を形成する代わりに導電体層を厚く形成している点で、実施形態９に係るメモリー装置４０７の場合と異なる。
このように、実施形態１０に係るメモリー装置４０８は、導電体層３４０における接続層に対応する領域にアルミニウムからなる低抵抗層３５０を形成する代わりに導電体層を厚く形成している点で、実施形態９に係るメモリー装置４０７の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態９に係るメモリー装置４０７の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
また、実施形態１０に係るメモリー装置４０８は、導電体層３４０における接続層に対応する領域において導電体層を厚く形成しているため、実施形態９に係るメモリー装置４０７の場合と同様に、接続層の抵抗を低減することが可能となる。
また、実施形態１０に係るメモリー装置４０８は、導電体層を形成する際に型押しするだけで導電体層３４０における接続層に対応する領域に導電体層を厚く形成することができるため、実施形態９に係るメモリー装置４０７よりも簡単にメモリー装置を製造することが可能となる。
なお、実施形態１０に係るメモリー装置４０８は、導電体層３４０における接続層に対応する領域に導電体層を厚く形成している点以外の点においては、実施形態９に係るメモリー装置４０７の場合と同様の構成を有するため、実施形態９に係るメモリー装置４０７が有する効果のうち該当する効果を有する。
［実施形態１１］
図４６は、実施形態１１に係るメモリー装置４０９を説明するために示す図である。図４６（ａ）はメモリー装置４０９の平面図であり、図４６（ｂ）は図４６（ａ）のＡ１−Ａ１断面図であり、図４６（ｃ）は図４６（ａ）のＡ２−Ａ２断面図であり、図４６（ｄ）は図４６（ａ）のＡ３−Ａ３断面図であり、図４６（ｅ）は図４６（ａ）のＡ４−Ａ４断面図である。
図４７及び図４８は、実施形態１１に係るメモリー装置４０９を製造する方法を説明するために示す図である。図４７（ａ）〜図４７（ｅ）及び図４８（ａ）〜図４８（ｅ）は各工程図である。
実施形態１１に係るメモリー装置４０９は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段が実施形態５に係るメモリー装置４００の場合と異なる。
すなわち、実施形態１１に係るメモリー装置４０９においては、図４６〜図４８に示すように、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段として、第１ゲート絶縁層３３２と第２ゲート絶縁層３３４との層厚差を利用している。
このように、実施形態１１に係るメモリー装置４０９は、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段が実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係るメモリー装置２０２の場合と同様に、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
なお、実施形態１１に係るメモリー装置４０９は、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段以外の点においては、実施形態５に係るメモリー装置４００の場合と同様の構成を有するため、実施形態５に係るメモリー装置４００が有する効果のうち該当する効果を有する。
実施形態１１に係るメモリー装置４０９は、第１工程〜第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。
（１）第１工程
第１工程は、固体基板３１０の表面にゲート電極層３２０を形成する工程である。
実施形態５に係る電界効果トランジスター３００の別の製造方法の場合と同様の方法により第１工程を行い、固体基板３１０の表面にゲート電極層３２０を形成する（図２８参照。）。なお、ゲート電極層３２０を形成した後、ゲート電極層３２０を覆うように固体基板３１０の表面にＺｒからなるシード層３６０を形成しておく。
（２）第２工程
第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図４７参照。）。
まず、図４７（ｂ）に示すように、固体基板３１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＴｉリッチなＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜３３１を形成する。次に、図４７（ｃ）に示すように、当該強誘電体材料の原料を含む膜３３１に、第２ゲート絶縁層３３４を形成する領域が凸となる凹凸型Ｍ５を押し付けることにより、強誘電体材料の原料を含む膜３３１に所定の凹部を形成する。
次に、図４７（ｄ）に示すように、強誘電体材料の原料を含む膜３３１にプラズマ処理を施して、強誘電体材料の原料を含む膜３３１にシード層の成分のＺｒを拡散させる。このとき、第２ゲート絶縁層３３４を形成する領域においては、強誘電体材料の原料を含む膜３３１が薄くなっているため、他の領域においてよりもＺｒが高濃度に拡散される。次に、強誘電体材料の原料を含む膜３３１に熱処理を施して、図４７（ｅ）に示すように、第１ゲート絶縁膜３３２及び第２ゲート絶縁層３３４を含むゲート絶縁層３３０を形成する。
（３）第３工程
第３工程は、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する工程である（図４８参照。）。
まず、図４８（ａ）及び図４８（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層３３０の表面に塗布することにより酸化物導電性材料の原料を含む膜３４１を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層３４０のキャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるような濃度の不純物が添加されている。
次に、図４８（ｃ）〜図４８（ｄ）に示すように、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ９を用いて、酸化物導電性材料の原料を含む膜３４１に対して型押し成形加工を行う。このとき、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６の層厚が完成時に５ｎｍ〜１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜３４１に対する型押し成形加工を行う。
次に、酸化物導電性材料の原料を含む膜３４１に熱処理を施すことにより、図４８（ｅ）に示すように、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する。
以上のようにして、実施形態１１に係るメモリー装置４０９を製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態１１に係るメモリー装置４０９を製造することができる。
［実施形態１２］
図４９は、実施形態１２に係るメモリー装置６００を説明するために示す図である。図４９（ａ）はメモリー装置６００の平面図であり、図４９（ｂ）は図４９（ａ）のＡ１−Ａ１断面図であり、図４９（ｃ）は図４９（ａ）のＡ２−Ａ２断面図であり、図４９（ｄ）は図４９（ａ）のＡ３−Ａ３断面図であり、図４９（ｅ）は図４９（ａ）のＡ４−Ａ４断面図である。なお、符号５５２はドレイン領域を示し、符号５５４はソース領域／ドレイン領域を示し、符号５５６はソース領域を示す。
図５０は、実施形態１２に係るメモリー装置６００を説明するために示す図である。図５０（ａ）は、図４９（ｄ）の符号Ｂ１で囲まれた部分（実施形態１２に係る固体電子素子５００）の拡大断面図であり、図５０（ｂ）は、図４９（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図５０（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及び第３トランジスターＴＲ３のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
実施形態１２に係るメモリー装置６００は、基本的には、実施形態２に係るメモリー装置２０２と同様にトップゲート構成を有するが、図４９及び図５０に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＳ（Metal-Ferroelectric-Semiconductor）型のトランジスターからなる点で、実施形態２に係るメモリー装置２０２の場合と異なる。
すなわち、実施形態１２に係るメモリー装置６００においては、チャネル層（チャネル領域ともいう。第１チャネル層５４２及び第２チャネル層５４４）は、半導体基板５５０の表面に形成された所定のソース領域５５６、所定のソース／ドレイン領域５５４及び所定のドレイン領域５５２のうちいずれか２つの領域の間に位置し、ゲート絶縁層（第１ゲート絶縁層５３２及び第２ゲート絶縁層５３４）は、チャネル層を覆うように形成され、ゲート電極層（第１ゲート電極５２２及び第２ゲート電極５２４）は、ゲート絶縁層を介してチャネル層に対向するように形成されている。
このように、実施形態１２に係るメモリー装置６００は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＳ型のトランジスターからなる点で、実施形態２に係るメモリー装置２０２の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態２に係るメモリー装置２０２の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
また、実施形態１２に係るメモリー装置２０２によれば、一般的な半導体プロセスを用いて安価な製造コストでメモリー装置を製造することができるという効果もある。
実施形態１２に係る電界効果トランジスター５００は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
なお、実施形態１２に係るメモリー装置６００は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＳ型のトランジスターからなる点以外の点においては、実施形態２に係るメモリー装置２０２の場合と同様の構成を有するため、実施形態２に係るメモリー装置２０２が有する効果のうち該当する効果を有する。
［実施形態１３］
図５１は、実施形態１３に係るメモリー装置６０２（図示せず）を説明するために示す図である。図５１（ａ）は固体電子素子５０２の部分の拡大断面図であり、図５１（ｂ）はブロック選択トランジスターＳＷの部分の拡大断面図であり、図５１（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
実施形態１３に係るメモリー装置６０２は、基本的には、実施形態１２に係るメモリー装置６００と同様の構成を有するが、図５１に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型のトランジスターからなる点で、実施形態１２に係るメモリー装置６００の場合と異なる。
すなわち、実施形態１３に係るメモリー装置６０２においては、チャネル層（第１チャネル層５４２及び第２チャネル層５４４）と、ゲート絶縁層５３０との間には、常誘電体バッファ層５６０が形成されている。
このように、実施形態１３に係るメモリー装置６０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＩＳ型のトランジスターからなる点で、実施形態１２に係るメモリー装置６００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１２に係るメモリー装置６００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
また、実施形態１３に係るメモリー装置６０２によれば、半導体基板５５０（例えばＳｉ）と、第１ゲート絶縁層５３２及び第２ゲート絶縁層５３４を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができる。
実施形態１３に係る電界効果トランジスター５０２は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
なお、実施形態１３に係るメモリー装置６０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＩＳ型の固体電子素子からなる点以外の点においては、実施形態１３に係るメモリー装置６００の場合と同様の構成を有するため、実施形態１３に係るメモリー装置６００が有する効果のうち該当する効果を有する。
［実施形態１４］
図５２は、実施形態１４に係るメモリー装置６０４（図示せず）を説明するために示す図である。図５２（ａ）は固体電子素子５０４の部分の拡大断面図であり、図５２（ｂ）はブロック選択トランジスターＳＷの部分の拡大断面図であり、図５２（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
実施形態１４に係るメモリー装置６０４は、基本的には、実施形態１３に係るメモリー装置６０２と同様の構成を有するが、図５２に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型の固体電子素子からなる点で、実施形態１３に係るメモリー装置６０２の場合と異なる。
すなわち、実施形態１４に係るメモリー装置６０４においては、常誘電体バッファ層５６０と、第１ゲート絶縁層５３２及び第２ゲート絶縁層５３４との間には、浮遊電極５７０が形成されている。
このように、実施形態１４に係るメモリー装置６０４は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点で、実施形態１３に係るメモリー装置６０２の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１３に係るメモリー装置６０２の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
また、実施形態１４に係るメモリー装置６０４によれば、ゲート絶縁層５３０によるキャパシタと、常誘電体バッファ層５６０によるキャパシタの面積を任意に調整することで、分極量が大きいゲート絶縁層５３０と、分極量が小さい常誘電体バッファ層５６０との間の電荷ミスマッチを緩和することができる。
実施形態１４に係る電界効果トランジスター５０４は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
なお、実施形態１４に係るメモリー装置６０４は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点以外の点においては、実施形態１３に係るメモリー装置６０２の場合と同様の構成を有するため、実施形態１３に係るメモリー装置６０２が有する効果のうち該当する効果を有する。
本実施例は、型押し成形技術を用いて本発明の電界効果トランジスターを製造可能であることを示す実施例である。
１．電界効果トランジスター７００の作製
図５３は、実施例に係る電界効果トランジスターの製造方法を説明するために示す図である。図５３（ａ）〜図５３（ｅ）は各工程図である。図５４は、実施例に用いる凹凸型Ｍ１１を説明するために示す図である。図５５は、実施例に用いる型押し成形加工装置８００を説明するために示す図である。なお、図５５中、符号８１０は下型、符号８１２は断熱板、符号８１４はヒーター、符号８１６は載置部、符号８１８は吸引部、符号８２０は上型、符号８２２はヒーター、符号８２４は固定部、符号８２６は石英ガラス基材を示す。
以下の「下地Ｐｔ基板準備工程」、「ＰＺＴ層形成工程」、「ＩＴＯ層形成工程」、「型押し成形加工工程」及び「ＩＴＯ層焼成工程」をこの順序で実施することにより実施例に係る電界効果トランジスター７００を製造した。以下、工程順に説明する。
（１）下地Ｐｔ基板準備工程
まず、図５３（ａ）に示すように、下地Ｐｔ基板（Ｓｉ基板５１２上にＳｉＯ２層７１４を形成した絶縁性基板７１０の全面にゲート電極層としてのＰｔ層７２０を形成したもの／田中貴金属製）を準備した。
（２）ゲート絶縁層形成工程
次に、図５３（ｂ）に示すように、下地Ｐｔ基板上に、ゲート絶縁層としてのＰＺＴ層７３０を形成した。ＰＺＴ層７３０の形成は、「下地Ｐｔ基板上に強誘電体材料の原料を含む溶液としてのＰＺＴゾルゲル溶液（三菱マテリアル製）を２５００ｒｐｍ・２５秒のスピンコート条件で塗布し、ホットプレート上で２２０℃・５分で乾燥させる操作」を４回繰り返した後、ホットプレート上で３５０℃・１０分で仮焼成し、さらには、ＲＴＡ装置を用いて６５０℃・２０分の条件でＰＺＴ層を結晶化させることにより行った。
（３）ＩＴＯ前駆体組成物層形成工程
次に、５分のＵＶ洗浄（λ＝２５４ｎｍ）によりＰＺＴ基板から有機残渣を除去した後、図５３（ｃ）に示すように、酸化物導電性材料の原料を含む膜としてのＩＴＯ前駆体組成物層７４０’を形成した。ＩＴＯ前駆体組成物層７４０’の形成は、ＰＺＴ層７３０上に、酸化物導電性材料の原料を含む溶液としてのＩＴＯゾルゲル溶液（高純度化学製／原液：希釈剤＝１：１．５）を２５００ｒｐｍ・２５秒のスピンコート条件で塗布し、ホットプレート上で１５０℃・５分の条件で乾燥させることにより行った。なお、ＩＴＯゾルゲル溶液には、完成時にチャネル層のキャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるような濃度の不純物が添加されている。
（４）型押し成形加工工程
次に、ＩＴＯ層７４０’の離型性を向上させる目的でＩＴＯ層７４０’上に離型剤ＨＤ−１１０１（ダイキン化成製）をスピンコートにより塗布した後、ホットプレート上で６０℃・５分の条件で乾燥させた。なお、型側の離型処理は、ディップコートタイプ離型剤ＺＨ−１１０１（ダイキン化成製）により行った。
次に、図５３（ｄ）に示すように、ソース／ドレイン領域７４４（図５３（ｅ）参照。）に対応する領域よりもチャネル層７４２（図５３（ｅ）参照。）に対応する領域が凸となるように形成された凹凸型Ｍ１１（図５４参照。）を用いて、ＩＴＯ前駆体組成物層７４０’に対して型押し成形加工を行った。型押し成形加工は、型押し成形加工装置８００（東芝機械製の型押し成形加工装置ＳＴ５０／図５５参照。）を用いて行った。
なお、凹凸型Ｍ１１は、図５４に示すように、１０ｍｍ×１０ｍｍの正方形状の中央部に２ｍｍ×２ｍｍのパターン領域を有し、当該パターン領域の中には幅１μｍ、高さ１５０ｎｍの格子状パターンが形成されたものである。凹凸型Ｍ１１は両面テープを用いて石英ガラス基材８２６に固定する。
型押し成形加工におけるプレス力は、０．３ｋＮ（３ＭＰａ、１ｃｍ□）として、プレス力が加わった時点で７０℃から昇温していき、プレス力を保持した状態で１８０℃まで加熱した。保持時間は１５分とした。その後、水で冷却して、温度が７０℃になった時点で離型を行った。
（５）ＩＴＯ前駆体組成物層焼成工程
次に、ホットプレート上で４００℃・１０分の条件でＩＴＯ前駆体組成物層７４０’の焼成を行い、その後、ＲＴＡ装置を用いて６５０℃・３０分（前半１５分酸素雰囲気、後半の１５分窒素雰囲気）の条件でＩＴＯ前駆体組成物層７４０’を加熱してＩＴＯ前駆体組成物層を結晶化させ、結晶化されたＩＴＯ層７４０を形成した。
以上の工程を経て、実施例に係る電界効果トランジスター７００が得られた。
２．電界効果トランジスター７００の評価
（１）電界効果トランジスター７００の構造
図５６は、実施例に係る電界効果トランジスター７００を説明するために示す図である。図５６（ａ）は電界効果トランジスター７００の断面図であり、図５６（ｂ）は電気的測定を行っているときの電界効果トランジスター７００の平面図であり、図５６（ｃ）は電気的測定を行っているときの電界効果トランジスター７００の断面図である。
実施例に係る電界効果トランジスター７００においては、図５６に示すように、凹凸型Ｍ１１の凸部によって型押しされた部分がチャネル層７４２となり、凹凸型Ｍ１１の凹部によって型押しされた部分がソース／ドレイン領域７４４となる。
（２）電界効果トランジスター７００の表面状態
得られた電界効果トランジスター７００におけるＩＴＯ層焼成工程前のＩＴＯ前駆体組成物層７４０’及びＩＴＯ前駆体組成物層焼成工程後のＩＴＯ層７４０の状態をレーザー顕微鏡ＯＬＳ−３０００（オリンパス製）及びＳＰＭ（ＳＩＩ・ナノテクノロジー製）を用いて観察した。
図５７は、ＩＴＯ層の表面状態を説明するために示す図である。図５７（ａ）における左側の写真はＩＴＯ層焼成工程前におけるＩＴＯ前駆体組成物層７４０’のレーザー顕微鏡写真であり、図５７（ａ）における右側の写真は左側の写真で破線で囲った領域を拡大したものである。また、図５７（ｂ）はＩＴＯ前駆体組成物層焼成工程後におけるＩＴＯ層７４０のＳＰＭ写真である。なお、図５７（ｂ）において中央部で窪んでいる部分がチャネル層７４２に対応する領域である。
実施例に係る電界効果トランジスター７００においては、図５７（ａ）からも分かるように、パターン領域全体にわたってレーザー顕微鏡の濃淡差の少ない（すなわち高低差の小さい）均一な構造が得られている。また、図５７（ｂ）からも分かるように、長さが約１μｍのチャネル層７４２と、ソース／ドレイン領域７４４との間に５０ｎｍ〜６０ｎｍの高低差が形成されている。
（３）電界効果トランジスター７００の電気特性
まず、ＩＴＯ層７４０の端部を１％フッ酸によりウェットエッチングし、下部のＰｔ電極層７２０を露出させ、ゲート電極層用のプローブを押し当てた。その後、図５６（ｂ）及び図５６（ｃ）に示すように、チャネル層７４２を挟む位置にある２つのソース／ドレイン領域７４４のそれぞれにソース用プローブ及びドレイン用プローブを押し当てた（図５６中、符号ＩＶを参照。）。
その後、電界効果トランジスター７００における電気特性（ドレイン電流ＩＤとゲート電圧ＶＧとの間のＩＤ−ＶＧ特性、ドレイン電流ＩＤとドレイン電圧ＶＤとの間のＩＤ−ＶＤ特性）を半導体パラメータアナライザー（アジレント製）を用いて測定した。
図５８は、実施例に係る電界効果トランジスター７００の電気特性を説明するために示す図である。図５８（ａ）はＩＤ−ＶＧ特性を示す図であり、図５８（ｂ）はＩＤ−ＶＤ特性を示す図である。なお、ＩＤ−ＶＧ特性を測定するに当たっては、ドレイン電圧ＶＤを２．５Ｖに固定した状態で−３Ｖ〜＋３Ｖの範囲でゲート電圧ＶＧを走査した。
実施例に係る電界効果トランジスター７００は、図５８（ａ）からも分かるように、ヒステリシス特性（メモリウインドウ０．５Ｖ）を有し、第１トランジスター部分ＴＲ１として使用可能であることが確認できた（図中、符号ＩＶ１で示す特性曲線参照。）。また、図５８（ａ）及び図５８（ｂ）からも分かるように、４桁程度のＯＮ／ＯＦＦ比が得られ、第２トランジスター部分ＴＲ２として使用可能であることが確認できた。
このことにより、製造条件を適宜設定して、情報記憶用の第１領域と情報読み出し／書き込み用の第２領域とで、ゲート絶縁層の層厚又は組成を異ならせれば、型押し成形技術を用いて第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２を１つの電界効果トランジスターの中に作り込むことが可能である、すなわち、型押し成形技術を用いて本発明の電界効果トランジスターを製造可能であることが示された。
以上、本発明の電界効果トランジスター及びメモリー装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態においては、電界効果トランジスターをＮＡＮＤ型メモリーに適用したが、本発明はこれに限定されるものではない。例えば、電界効果トランジスターをスイッチ回路その他の電子回路に適用することもできる。
（２）上記各実施形態においては、酸化物導電体材料として、インジウム錫酸化物（ＩＴＯ）を用いたが、本発明はこれに限定されるものではない。例えば、酸化インジウム（Ｉｎ２Ｏ３）、アンチモンドープ酸化錫（Ｓｂ−ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、アルミニウムドープ酸化亜鉛（Ａｌ−ＺｎＯ）、ガリウムドープ酸化亜鉛（Ｇａ−ＺｎＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、酸化錫（ＳｎＯ２）、一酸化錫ＳｎＯ、ニオブドープ二酸化チタン（Ｎｂ−ＴｉＯ２）などの酸化物導電体材料を用いることができる。また、インジウムガリウム亜鉛複合酸化物（ＩＧＺＯ）、ガリウムドープ酸化インジウム（Ｉｎ−Ｇａ−Ｏ（ＩＧＯ））、インジウムドープ酸化亜鉛（Ｉｎ−Ｚｎ−Ｏ（ＩＺＯ））などのアモルファス導電性酸化物を用いることができる。また、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ニオブドープチタン酸ストロンチウム（Ｎｂ−ＳｒＴｉＯ３）、ストロンチウムバリウム複合酸化物（ＳｒＢａＯ３）、ストロンチウムカルシウム複合酸化物（ＳｒＣａＯ３）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ２）、酸化ニッケルランタン（ＬａＮｉＯ３）、酸化チタンランタン（ＬａＴｉＯ３）、酸化銅ランタン（ＬａＣｕＯ３）、酸化ニッケルネオジム（ＮｄＮｉＯ３）、酸化ニッケルイットリウム（ＹＮｉＯ３）、酸化ランタンカルシウムマンガン複合酸化物（ＬＣＭＯ）、鉛酸バリウム（ＢａＰｂＯ３）、ＬＳＣＯ（ＬａｘＳｒ１−ｘＣｕＯ３）、ＬＳＭＯ（Ｌａ１−ｘＳｒｘＭｎＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７−ｘ）、ＬＮＴＯ（Ｌａ（ＮＩ１−ｘＴｉｘ）Ｏ３）、ＬＳＴＯ（（Ｌａ１−ｘ，Ｓｒｘ）ＴｉＯ３）、ＳＴＲＯ（Ｓｒ（Ｔｉ１−ｘＲｕｘ）Ｏ３）その他のペロブスカイト型導電性酸化物又はパイロクロア型導電性酸化物を用いることができる。
（３）上記各実施形態においては、チャネル層として、酸化物導電体からなる導電体層を用いたが、本発明はこれに限定されるものではない。例えば、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＺｎＳ、ＺｅＳｅ、ＺｎＯ、ＣｄＳ、ＣｕＩｎＳｅ２などからなる半導体層を用いることができる。
（４）上記各実施形態においては、強誘電体材料として、ＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）を用いたが、本発明はこれに限定されるものではない。例えば、ＮｂドープＰＺＴ、ＬａドープＰＺＴ、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、ＢＴＯ（Ｂｉ４Ｔｉ３Ｏ１２）、ＢＬＴ（Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７）、ビスマスフェライト（ＢｉＦｅＯ３）などを用いることができる。
（５）上記各実施形態においては、ゲート電極層に用いる材料として、Ｐｔ及び酸化ニッケルランタン（ＬａＮｉＯ３）を用いたが、本発明はこれに限定されるものではない。例えば、Ａｕ、Ａｇ、Ａｌ、Ｔｉ、ＩＴＯ、Ｉｎ２Ｏ３、、Ｓｂ−Ｉｎ２Ｏ３、Ｎｂ−ＴｉＯ２、ＺｎＯ、Ａｌ−ＺｎＯ、Ｇａ−ＺｎＯ、ＩＧＺＯ、ＲｕＯ２及びＩｒＯ２並びにＮｂ−ＳＴＯ、ＳｒＲｕＯ２、ＬａＮｉＯ３、ＢａＰｂＯ３、ＬＳＣＯ、ＬＳＭＯ、ＹＢＣＯその他のペロブスカイト型導電性酸化物を用いることができる。また、パイロクロア型導電性酸化物及びアモルファス導電性酸化物を用いることもできる。
（６）上記各実施形態においては、固体基板として、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いたが、本発明はこれに限定されるものではない。例えば、石英ガラス基板、ＳｉＯ２／Ｓｉ基板、アルミナ（Ａｌ２Ｏ３）基板、ＳＲＯ（ＳｒＲｕＯ３）基板又はＳＴＯ（ＳｒＴｉＯ）基板からなる絶縁性基板、Ｓｉ基板、ＳｉＣ基板等の半導体基板を用いることもできる。
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉ，１００ｊ，１００ｋ，１００ｌ，１０２，１０２ａ、１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，３００，３０２，３０４，３０６，３０７，３０８，３０９，５００，５０２，５０４，７００，９００…電界効果トランジスター、１１０、９１０…固体基板、１２０…ゲート電極層、１２０’…酸化ニッケルランタンの前駆体組成物層、１２１，１２１ａ…白金層、１２２…第１ゲート電極層，１２４…第２ゲート電極層、１２６…第３ゲート電極層、１３０，９３０…ゲート絶縁層、１３２…第１ゲート絶縁層、１３４…第２ゲート絶縁層、１３６…第３ゲート絶縁層、１４０…導電体層、１４２…第１チャネル層、１４４…第２チャネル層，１４６…第３チャネル層、１５０…低抵抗層、２００，２０２，２０４，４００，４０２，４０４，４０７，４０８，４０９，６００…メモリー装置、９２０…ゲート電極、９４０…チャネル層、９５０…ソース電極、９６０…ドレイン電極、ＢＬ…ビット線、ＢＳ０…ブロック選択線、Ｄ１…第１ドレイン端、Ｄ２…第２ドレイン端、ｄ１，ｄ２…層厚、Ｍ５，Ｍ６，Ｍ７…メモリーセル、ＭＢ１，ＭＢ２，ＭＢ３…メモリーセルブロック、Ｐ…めっき触媒微粒子、ＰＬ…プレート線、Ｓ１…第１ソース端、Ｓ２…第２ソース端、ＴＲ…電界効果トランジスター、ＴＲ１…第１トランジスター部分、ＴＲ２…第２トランジスター部分、ＳＷ…ブロック選択トランジスター、ＷＬ５、ＷＬ６，ＷＬ７…ワード線

Claims (25)

  1. ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記ゲート絶縁層は、強誘電体層からなり所定の第１抗電圧Ｖｃ１を有する情報記憶用の第１領域と、前記第１領域とは異なる層厚又は組成を有する層からなる情報読み出し／書き込み用の第２領域との２つの領域とに、これら２つの領域が前記ソース端と前記ドレイン端との間で並列に配置されるように分割されてなり、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１が「−Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たし、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することを特徴とする電界効果トランジスター。
  2. 請求項１に記載の電界効果トランジスターにおいて、
    前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層よりも薄いことを特徴とする電界効果トランジスター。
  3. 請求項２に記載の電界効果トランジスターにおいて、
    前記ゲート絶縁層は、型押し成形技術を用いて形成されたものであることを特徴とする電界効果トランジスター。
  4. 請求項２又は３に記載の電界効果トランジスターにおいて、
    前記第２ゲート絶縁層は、前記１ゲート絶縁層と同一の組成を有することを特徴とする電界効果トランジスター。
  5. 請求項２又は３に記載の電界効果トランジスターにおいて、
    前記第２ゲート絶縁層は、前記１ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。
  6. 請求項１に記載の電界効果トランジスターにおいて、
    前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。
  7. 請求項６に記載の電界効果トランジスターにおいて、
    前記第２ゲート絶縁層は、強誘電体層からなり前記第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有することを特徴とする電界効果トランジスター。
  8. 請求項６に記載の電界効果トランジスターにおいて、
    前記第２ゲート絶縁層は、常誘電体材料からなることを特徴とする電界効果トランジスター。
  9. 請求項１〜８のいずれかに記載の電界効果トランジスターにおいて、
    固体基板における一方の表面上に、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。
  10. 請求項１〜８のいずれかに記載の電界効果トランジスターにおいて、
    固体基板における一方の表面上に、前記チャネル層、前記ゲート絶縁層及び前記ゲート電極層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。
  11. 請求項９又は１０に記載の電界効果トランジスターにおいて、
    前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて液体材料を用いて形成されたものであることを特徴とする電界効果トランジスター。
  12. 請求項１１に記載の電界効果トランジスターにおいて、
    前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて酸化物材料からなることを特徴とする電界効果トランジスター。
  13. 請求項１２に記載の電界効果トランジスターにおいて、
    前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべてペロブスカイト構造を有することを特徴とする電界効果トランジスター。
  14. 請求項９〜１３のいずれかに記載の電界効果トランジスターにおいて、
    前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて真空プロセスを用いることなく形成されたものであることを特徴とする電界効果トランジスター。
  15. 請求項１〜１４のいずれかに記載の電界効果トランジスターにおいて、
    前記第１領域に位置する前記チャネル層及び前記第２領域に位置する前記チャネル層は、同一工程で形成される導電体層又は半導体層からなることを特徴とする電界効果トランジスター。
  16. 請求項１〜１５のいずれかに記載の電界効果トランジスターにおいて、
    前記チャネル層は酸化物導電体層からなり、
    前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とする電界効果トランジスター。
  17. 請求項１〜８のいずれかに記載の電界効果トランジスターにおいて、
    前記チャネル層は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、
    前記ゲート絶縁層は、前記チャネル層を覆うように形成され、
    前記ゲート電極は、前記ゲート絶縁層を介して前記チャネル層に対向するように形成されていることを特徴とする電界効果トランジスター。
  18. 請求項１７に記載の電界効果トランジスターにおいて、
    前記チャネル層と、前記ゲート絶縁層との間には、常誘電体バッファ層が形成されていることを特徴とする電界効果トランジスター。
  19. 請求項１８に記載の電界効果トランジスターにおいて、
    前記常誘電体バッファ層と、前記ゲート絶縁層との間には、浮遊電極が形成されていることを特徴とする電界効果トランジスター。
  20. 請求項１〜１９のいずれかに記載の電界効果トランジスターにおいて、
    前記第１領域及び前記第２領域は、チャネル幅方向に並列して配置されていることを特徴とする電界効果トランジスター。
  21. ビット線と、
    プレート線と、
    ワード線と、
    メモリーセルと、
    前記ビット線と前記プレート線との間に前記メモリーセルが複数個直列接続されたメモリーセルブロックと、
    前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備える強誘電体メモリー装置であって、
    前記メモリーセルは、請求項１に記載の電界効果トランジスターからなることを特徴とするメモリー装置。
  22. 請求項２１に記載のメモリー装置において、
    前記チャネル層は、酸化物導電体層からなり、
    同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつ当該チャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。
  23. 請求項２２に記載のメモリー装置において、
    前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。
  24. 請求項２２に記載のメモリー装置において、
    前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスターを介して前記ビット線又は前記プレート線に接続されており、
    前記ブロック選択トランジスターは、酸化物導電体からなる別のチャネル層と、当該別のチャネル層の導通状態を制御する別のゲート電極層と、当該別のゲート電極層と前記別のチャネル層との間に形成された別のゲート絶縁層とを有する電界効果トランジスターからなり、
    前記メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層は、同一工程で形成される酸化物導電体層からなり、
    同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続され、かつ、
    同一の前記メモリーセルブロックに属する前記ブロック選択トランジスター及び当該ブロック選択トランジスターに隣接するメモリーセルは、当該メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。
  25. 請求項２４に記載のメモリー装置において、
    前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    前記別のチャネル層におけるキャリア濃度及び層厚は、前記ブロック選択トランジスターがオフ状態となるとき、前記別のチャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。
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