WO2012033106A1 - メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法 - Google Patents

メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法 Download PDF

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WO2012033106A1
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memory cell
channel region
cell block
gate electrode
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下田　達也
永輔 ▲徳▼光
毅明 宮迫
グウエン クオツ チン ブイ
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独立行政法人科学技術振興機構
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • the present invention relates to a memory cell block, a manufacturing method thereof, a memory device, and a driving method of the memory device.
  • FIG. 41 is a view for explaining a conventional solid-state electronic device 900.
  • FIG. FIG. 42 is a diagram shown for explaining the switching operation in the conventional solid-state electronic device 900.
  • Fig.42 (a) is a figure which shows an ON state
  • FIG.42 (b) is a figure which shows an OFF state.
  • the conventional solid-state electronic device 900 controls the source electrode 950, the drain electrode 960, the channel layer 940 located between the source electrode 950 and the drain electrode 960, and the conduction state of the channel layer 940. And a gate insulating layer 930 formed between the gate electrode 920 and the channel layer 940 and made of a ferroelectric material.
  • reference numeral 910 denotes an insulating substrate.
  • the gate electrode 920 when a positive potential is applied to the gate electrode 920, a channel 940a is formed in the channel layer 940 as shown in FIG. 42 (a), and current flows from the drain electrode 960 to the source electrode 950. Will be in a state of flowing.
  • the channel layer 940 when a zero or negative potential is applied to the gate electrode 920, the channel layer 940 is depleted to form a depletion layer 940b as shown in FIG. 42B, and the drain electrode 960 and the source electrode are formed. Between 950, no current flows.
  • a ferroelectric material for example, BLT ((Bi 4-x , La x ) Ti 3 O 12 ) or PZT (Pb (Zr x 1 , Ti 1-x ) O 3 ).
  • an oxide conductive material for example, indium tin oxide (ITO) is used as a material constituting the channel layer 940.
  • the ferroelectric material is used as the material constituting the gate insulating layer 930, switching can be performed at a high speed with a low driving voltage, and as a result, a large current can be reduced. It becomes possible to control at high speed with the driving voltage.
  • the gate insulating layer 930 can have hysteresis characteristics. For this reason, the hysteresis characteristic of the gate insulating layer 930 can be used to write information to the gate insulating layer 930 and read information from the gate insulating layer 930, so that the conventional solid-state electronic device 900 can be used as a memory device. Can be used as
  • FIG. 43 is a diagram shown for explaining the hysteresis characteristics of the gate insulating layer 930.
  • FIG. 44 is a diagram illustrating a state where information is written to the gate insulating layer 930.
  • FIG. 44A shows a state in which “1” information is written in the gate insulating layer 930
  • FIG. 44B shows a state in which “0” information is written in the gate insulating layer 930.
  • FIG. 45 is a diagram illustrating a state in which information is read from the gate insulating layer 930.
  • FIG. 45A shows a case where the gate insulating layer 930 holds information “1”
  • FIG. 45B shows a case where the gate insulating layer 930 holds information “0”.
  • reference symbol Vc indicates the coercive voltage of the gate insulating layer 930.
  • the gate insulating layer 930 has a hysteresis characteristic as shown in FIG. 43, so that the source electrode 950 and the drain electrode 960 are dropped to the ground potential as shown in FIG.
  • Information of “1” or “0” can be written in the gate insulating layer 930 by applying a writing voltage ⁇ Vw to the gate electrode 920. That is, as shown in FIG. 44A, by applying a write voltage (+ Vw) higher than the positive coercive voltage (+ Vc) in the gate insulating layer 930 to the gate electrode 920, “1” is applied to the gate insulating layer 930. Can be written. In addition, as shown in FIG. 44B, by applying a write voltage ( ⁇ Vw) lower than the negative coercive voltage ( ⁇ Vc) in the gate insulating layer 930 to the gate electrode 920, Information of “0” can be written.
  • the gate electrode 920 is lower than the positive coercive voltage (+ Vc) as shown in FIG. 43.
  • Information is received from the gate insulating layer 930 by applying a predetermined voltage between the source electrode 950 and the drain electrode 960 in a state where only a voltage higher than the negative coercive voltage ( ⁇ Vc) is applied. Can be read. That is, when the gate insulating layer 930 holds “1” information, a current flows from the drain electrode 960 to the source electrode 950 as shown in FIG. 45A, and the gate insulating layer 930 is “0”. ”Is held, as shown in FIG. 45 (b), no current flows from the drain electrode 960 to the source electrode 950. Therefore, the gate insulating layer is used as a mark whether or not the current flows. Information can be read from 930.
  • the conventional solid-state electronic device 900 in the conventional solid-state electronic device 900, as can be seen from FIG. 45, a voltage lower than the positive coercive voltage (+ Vc) and higher than the negative coercive voltage ( ⁇ Vc) is applied to the gate electrode 920. Since the information written in the gate insulating layer 930 is retained, the conventional solid-state electronic device 900 can be used as a memory device. Therefore, it can be considered that the conventional solid-state electronic element 900 is used in a memory cell of a NAND memory device suitable for increasing the capacity.
  • FIGS. 46 and 47 are diagrams showing problems when the conventional solid-state electronic element 900 is used in a memory cell of a NAND memory device.
  • FIG. 46 is a figure shown in order to demonstrate the problem at the time of trying to write new information in the solid-state electronic element 900.
  • FIG. 47 is a diagram for explaining a problem when trying to read information written in the solid-state electronic element 900.
  • symbol SW denotes a block selection transistor. Show.
  • the conventional solid-state electronic device 900 When the conventional solid-state electronic device 900 is used as a memory cell of a NAND memory device, for example, when new information is written in the selected cell M6, the potentials of the bit line BL and the plate line PL are set as shown in FIG. After dropping the potential at the source and drain ends of the selected cell M6 to the ground potential by dropping to the ground potential, a write potential of “+ Vw” or “ ⁇ Vw” is applied to the gate electrode of the selected cell M6 to the selected cell M6. Write information.
  • a write potential of “+ Vw” or “ ⁇ Vw” is applied to the gate electrode of the selected cell M6 to the selected cell M6.
  • Write information if at least one of the non-selected cells M0 to M5 and M7 is off, the potential at the source end and the drain end of the selected cell M6 cannot be lowered to the ground potential.
  • a problem is referred to as a “write disturb problem”.
  • the conventional solid-state electronic device 900 when used as a memory cell of a NAND type memory device, for example, when information stored in a selected memory cell (hereinafter referred to as a selected cell) M6 is to be read. 47, a predetermined voltage is applied between the bit line BL and the plate line PL with all the unselected memory cells (hereinafter referred to as non-selected cells) M0 to M5 and M7 turned on. It is determined whether the information written in the selected cell M6 is “1” or “0” depending on whether or not a current flows at that time.
  • a selected cell hereinafter referred to as a selected cell
  • a predetermined voltage is applied between the bit line BL and the plate line PL with all the unselected memory cells (hereinafter referred to as non-selected cells) M0 to M5 and M7 turned on. It is determined whether the information written in the selected cell M6 is “1” or “0” depending on whether or not a current flows at that time.
  • Such a problem is not a problem that can occur only in a memory device using the conventional solid-state electronic element 900, but a problem that can occur in all memory devices that use a solid-state electronic element that uses a ferroelectric material for the gate insulating layer. It is.
  • the present invention has been made to solve the above-described problem, and does not cause a “write disturb problem” and a “read disturb problem” when used in a memory cell of a NAND memory device. It is an object of the present invention to provide a memory cell block and a manufacturing method thereof. It is another object of the present invention to provide a memory device using such a memory cell block and a driving method of the memory device.
  • a memory cell block includes a first channel region having a first source end and a first drain end, a first gate electrode for controlling a conduction state of the first channel region, and the first gate electrode. And a first channel for information storage having a first gate insulating layer made of a ferroelectric layer formed between the first channel region and a second channel having a second source end and a second drain end Information read / write having a region, a second gate electrode for controlling a conduction state of the second channel region, and a second gate insulating layer formed between the second gate electrode and the second channel region A first transistor having a first source terminal connected to the second source terminal, the first transistor terminal being connected to the second transistor terminal; A plurality of memory cells composed of solid-state electronic elements connected in parallel, with the first and second gate electrodes connected to different gate lines, respectively.
  • a memory device that does not cause a “write disturb problem” and a “read disturb problem” can be configured by using the memory cell block as a memory cell of a NAND memory device. Is possible.
  • the memory cell block of the present invention when used as a memory cell block of a NAND type memory device, for example, when new information is written in the selected cell M6, FIG. 5, FIG. 7, FIG. 14, FIG. As shown in FIGS. 18 and 20, the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 7 connected to at least the non-selected cells M0 to M5 and M7, and also connected to the selected cell M6.
  • Each of the two source ends can be set to the same ground potential as the potentials of the bit line BL and the plate line PL. Therefore, new information can be written to the selected cell M6 without destroying the information held by the first transistor TR1 in the non-selected cells M0 to M5 and M7.
  • the memory cell block of the present invention is a memory cell block that does not cause the “write disturb problem”. In this case, when writing new information to the selected cell M6, it may be applied either to the second word line WL 2 6 The ON voltage Von or off-voltage Voff which is connected to the selected cell M6.
  • the memory cell block of the present invention is used as a memory cell block of a NAND type memory device, for example, when trying to read information held in the selected cell M6, FIG. 6, FIG. 8, and FIG. 15, FIG. 17, FIG. 19 and FIG. 21, the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 5 and WL 2 7 connected to the non-selected cells M0 to M5 and M7. applies the oFF voltage Voff to the second word line WL 2 6 connected to the selected cell M6.
  • the second transistors TR2 in the non-selected cells M0 to M5 and M7 are all turned on, and the second transistor TR2 in the selected cell M6 is turned off, so that the information held in the selected cell M6 can be read out.
  • the memory cell block of the present invention is a memory cell block that does not cause the “read disturb problem”.
  • the first channel region and the second channel region are made of a conductor layer or a semiconductor layer formed in the same process, and two adjacent memory cells among a plurality of memory cells. Are connected by a connection layer made of a conductor layer or a semiconductor layer that is continuous with the first channel region and the second channel region in the two memory cells and formed in the same process as these channel regions.
  • the one channel region, the second channel region, and the connection layer can be formed in one step, that is, in a short step.
  • the contact resistance between the first channel region and the second channel region and the connection layer can be reduced.
  • the first channel region, the second channel region, and the connection layer are made of an oxide conductor material.
  • a gate insulating layer that constitutes the gate electrode layer constituting the first gate electrode and the second gate electrode, and the first gate insulating layer and the second gate insulating layer.
  • the layer and the conductor layer or the semiconductor layer are all preferably formed using a liquid material.
  • a memory cell block By adopting such a configuration, it becomes possible to manufacture a memory cell block using an embossing technique, so that the above-described excellent memory cell block is produced with significantly less raw materials and manufacturing than before. It becomes possible to manufacture using energy.
  • a MOD (Metal-Organic-Decomposition) material, a sol-gel solution, a nanoparticle-dispersed liquid material, or the like can be used.
  • the gate electrode layer, the gate insulating layer, and the conductor layer or the semiconductor layer are all formed without using a vacuum process cell. .
  • gate insulation constituting the gate electrode layer constituting the first gate electrode and the second gate electrode, and the first gate insulation layer and the second gate insulation layer.
  • the layer and the conductor layer or semiconductor layer are preferably all made of an oxide material.
  • the gate electrode layer, the gate insulating layer, the conductor layer, or the semiconductor layer can be formed using a liquid material.
  • a highly reliable solid-state electronic element can be obtained.
  • the gate electrode layer, the gate insulating layer, and the conductor layer or the semiconductor layer all have a perovskite structure.
  • the gate electrode layer, the gate insulating layer, the conductor layer, or the semiconductor layer have the same crystal structure, and it is possible to manufacture a high-quality solid-state electronic device with few lattice defects. Become.
  • the second gate insulating layer is made of a ferroelectric layer that is the same layer as the first gate insulating layer, and the first transistor and the second transistor are solid substrates.
  • a gate electrode layer constituting the first gate electrode and the second gate electrode; a gate insulation layer constituting the first gate insulation layer and the second gate insulation layer; The first channel region, the second channel region, and the conductor layer or the semiconductor layer constituting the connection layer may be formed in this order.
  • a plane-separated memory cell block (bottom gate type) can be formed on a solid substrate (see Embodiment 5 described later).
  • the second gate insulating layer is made of a ferroelectric layer that is the same layer as the first gate insulating layer, and the first transistor and the second transistor are solid substrates.
  • the first channel region, the second channel region, and the conductor layer or the semiconductor layer constituting the connection layer, the first gate insulating layer, and the second gate insulating layer are formed on one surface of A gate insulating layer and a gate electrode layer constituting the first gate electrode and the second gate electrode may be formed in this order.
  • a plane-separated memory cell block (top gate type) can be formed on a solid substrate (see Embodiment 6 described later).
  • the first transistor and the second transistor are arranged in parallel in the channel width direction.
  • the first transistor and the second transistor can be arranged in a space efficient manner.
  • the first transistor and the second transistor have a first gate electrode layer constituting the first gate electrode on one surface of the solid substrate, and the first transistor.
  • the electrode layer can have a structure formed in this order.
  • the first transistor including the first gate electrode, the first gate insulating layer, and the first channel region, the second channel region, the second gate insulating layer, and the first gate are formed on the solid substrate.
  • a stacked-separated memory cell block in which a second transistor including two gate electrodes is stacked in this order can be configured (see Embodiments 1, 3, and 4 to be described later).
  • the first transistor and the second transistor have a second gate electrode layer constituting the second gate electrode on one surface of the solid substrate, and the second transistor.
  • the electrode layer can have a structure formed in this order.
  • the second transistor including the second gate electrode, the second gate insulating layer, and the second channel region, the first channel region, the first gate insulating layer, and the first electrode on the solid substrate.
  • a stacked-separated solid-state electronic element in which a first transistor including one gate electrode is stacked in this order can be configured (see Embodiment 2 described later).
  • the second gate insulating layer is preferably made of a paraelectric layer.
  • the second gate insulating layer is preferably made of a ferroelectric layer.
  • the conductive layer or the semiconductor layer includes a first layer in the vicinity of the interface with the first gate electrode. One channel region is located, and the second channel region is located in the vicinity of the interface with the second gate electrode.
  • the thickness of the conductor layer or the semiconductor layer in the first channel region and the second channel region is set such that the conductor layer or the entire semiconductor layer constituting the first channel and the second channel is in a non-conductive state.
  • the second gate insulating layer is made of a ferroelectric layer that is the same layer as the first gate insulating layer, and the first channel region and the second channel region are Located between a predetermined source region and a predetermined drain region formed on the surface of the semiconductor substrate, the first gate insulating layer is formed to cover the first channel region, and the second gate insulating layer is The first gate electrode is formed so as to face the first channel region with the first gate insulating layer interposed therebetween, and the second gate electrode is formed so as to cover the second channel region.
  • the second channel region is formed so as to face the second channel region with the second gate insulating layer interposed therebetween.
  • a plane-separated solid-state electronic element (MFS (Metal-Ferroelectric-Semiconductor) type) can be formed on the surface of the semiconductor substrate (see Embodiment 7 described later).
  • MFS Metal-Ferroelectric-Semiconductor
  • a paraelectric buffer layer is preferably formed.
  • MFIS Metal-Ferroelectric-Insulator-Semiconductor
  • MFIS Metal-Ferroelectric-Insulator-Semiconductor
  • the paraelectric buffer layer, the first gate insulating layer, and the second gate insulating layer A floating electrode is preferably formed between the electrodes.
  • MFMIS Metal-Ferroelectric-Metal-Insulator-Semiconductor
  • MFMIS Metal-Ferroelectric-Metal-Insulator-Semiconductor
  • the charge mismatch between the gate insulating layer having a large amount of remanent polarization and the semiconductor substrate having a small amount of remanent polarization can be achieved by arbitrarily adjusting the area of the capacitor by the gate insulating layer and the capacitor by the paraelectric buffer layer. Can be relaxed.
  • a plurality of memory cells are connected in series between a bit line, a plate line, a first word line, a second word line, and the bit line and the plate line.
  • a memory cell array including a plurality of memory cell blocks, the memory cell having the first gate electrode connected to a first word line, and the second gate electrode being a second word;
  • a memory device connected in parallel with being connected to a line, wherein the memory cell block includes the memory cell block of the present invention.
  • the memory device of the present invention uses the solid-state electronic device of the present invention for the memory cell of the NAND type memory device, and has a large capacity and can generate a “write disturb problem” and a “read disturb problem”. There will be no memory device.
  • the second transistor may be a depletion type transistor (see Embodiments 1 to 3, 5 to 9 to be described later), or may be an enhancement type transistor. (Refer to Embodiment 4 described later.) Regardless of the type of transistor, the memory device can correctly read and write information from and to the selected cell.
  • the first transistor may also be a depletion type transistor or an enhancement type transistor. Regardless of the type of transistor, the memory device can correctly read and write information from and to the selected cell.
  • the memory cell block is connected to the bit line or the plate line via at least one block selection transistor.
  • a desired memory cell block can be selected by a block selection signal given to the block selection transistor.
  • the memory cell block includes the memory cell block of the present invention (the memory cell block according to any one of [7] to [9] above),
  • a resistance reducing conductor layer is formed in an upper layer or a lower layer of the connection layer located at a position intersecting with the first word line or the second word line as viewed in a plan view.
  • the memory device of the present invention includes the memory cell block of the present invention (the memory cell block according to any one of [7] to [9] above) as the memory cell block, and the connection layer is configured.
  • the conductor layer or semiconductor layer to be formed is preferably thicker than the conductor layer or semiconductor layer constituting the first channel region or the second channel region.
  • connection layer located at a position intersecting the first word line or the second word line.
  • the resistance of the conductor layer or the semiconductor layer constituting the connection layer can be reduced.
  • the conductive layer or the semiconductor layer constituting the connection layer can be made thicker than the conductive layer or the semiconductor layer constituting the first channel region or the second channel region by using an embossing molding technique or the like. it can.
  • the memory device of the present invention includes the memory cell block of the present invention (the memory cell block according to any one of [10] to [13] above) as the memory cell block, and the connection layer is configured.
  • the conductor layer or semiconductor layer to be formed is preferably thicker than the conductor layer or semiconductor layer constituting the first channel region and the second channel region.
  • the conductive layer or the semiconductor layer constituting the connection layer can be made thicker than the conductive layer or the semiconductor layer constituting the first channel region and the second channel region by using an embossing molding technique or the like. it can.
  • a memory device of the present invention is the memory device of the present invention, wherein the memory cell block of the present invention (the memory cell block according to any one of [10] to [13] above) is used as the memory cell block.
  • a predetermined memory cell hereinafter referred to as a selected cell. Among memory cells belonging to the same memory cell block as the selected cell, memory cells other than the selected cell are referred to as non-selected cells) using the memory device provided.
  • a driving method of a memory device for writing information wherein an on voltage Von is applied to at least a second word line connected to a non-selected cell to turn on the second transistor in the non-selected cell and select A ground potential is applied to the second word line connected to the cell, and a first gate is connected to the first word line connected to the selected cell.
  • a method of manufacturing a memory cell block according to the present invention includes a first channel region having a first source end and a first drain end, a first gate electrode for controlling a conduction state of the first channel region, A first transistor for information storage having a first gate insulating layer made of a ferroelectric layer formed between one gate electrode and the first channel region, and a second source end and a second drain end Information having a second channel region, a second gate electrode for controlling a conduction state of the second channel region, and a second gate insulating layer formed between the second gate electrode and the second channel region.
  • a second transistor for reading / writing wherein the first transistor and the second transistor have the first source terminal connected to the second source terminal, and the first drain terminal.
  • a plurality of memory cells comprising solid-state electronic elements connected in parallel with the second drain end connected and the first gate electrode and the second gate electrode connected to different gate lines, respectively.
  • the first channel region, the second channel region, and the connection layer are formed using an oxide conductor material.
  • the gate electrode layers constituting the first gate electrode and the second gate electrode, the first gate insulating layer, and the second gate insulating layer are constituted.
  • the gate insulating layer and the conductor layer or the semiconductor layer are all formed using a liquid material.
  • the gate electrode layer, the gate insulating layer, and the conductor layer or the semiconductor layer are all formed without using a vacuum process.
  • the gate electrode layer constituting the first gate electrode and the second gate electrode, the first gate insulating layer, and the second gate insulating layer are constituted.
  • the gate insulating layer and the conductor layer or the semiconductor layer are preferably formed using an oxide material.
  • the excellent memory cell block of the present invention can be manufactured as described above.
  • FIG. 6 is a chart shown for explaining the structure of each solid-state electronic device 100 to 100h in the first to ninth embodiments.
  • 1 is a circuit diagram of a memory device 200 according to Embodiment 1.
  • FIG. 1 is a diagram illustrating a memory device 200 according to Embodiment 1.
  • FIG. 1 is a diagram illustrating a memory device 200 according to Embodiment 1.
  • FIG. 6 is a diagram for explaining an information writing operation in the memory device 200 according to the first embodiment.
  • FIG. FIG. 4 is a diagram for explaining an information reading operation in the memory device 200 according to the first embodiment.
  • 6 is a diagram for explaining a drive waveform at the time of writing information in the memory device 200 according to the first embodiment.
  • FIG. 6 is a diagram illustrating a drive waveform at the time of reading information in the memory device 200 according to the first embodiment. It is a figure shown in order to demonstrate the memory device 200a which concerns on Embodiment 2. FIG. It is a figure shown in order to demonstrate the memory device 200a which concerns on Embodiment 2. FIG. 6 is a circuit diagram of a memory device 200b according to Embodiment 3. FIG. It is a figure shown in order to demonstrate the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate the memory device 200b which concerns on Embodiment 3.
  • FIG. 10 is a diagram for explaining an information writing operation in a memory device 200b according to a third embodiment.
  • FIG. 10 is a diagram for explaining an information reading operation in the memory device 200b according to the third embodiment.
  • FIG. 11 is a diagram for explaining a drive waveform at the time of writing information in the memory device 200b according to the third embodiment. It is a figure which shows the drive waveform at the time of the information reading in the memory apparatus 200b which concerns on Embodiment 3.
  • FIG. 10 is a diagram for explaining an information writing operation in a memory device 200c according to a fourth embodiment.
  • FIG. 10 is a diagram for explaining an information reading operation in the memory device 200c according to the fourth embodiment.
  • FIG. 10 is a diagram for explaining a drive waveform at the time of writing information in the memory device 200c according to the fourth embodiment.
  • FIG. 2 It is a figure which shows the drive waveform at the time of the information reading in the memory device 200c which concerns on Embodiment 4.
  • FIG. It is a figure shown in order to demonstrate the method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate another method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate another method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate another method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate another method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate another method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate another method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. 2 It is a figure shown in order to demonstrate another method of manufacturing the memory device 200b which concerns on Embodiment 3.
  • FIG. It is a figure shown in order to demonstrate memory device 200d concerning Embodiment 5.
  • FIG. It is a figure shown in order to demonstrate the memory device 200e which concerns on Embodiment 6.
  • FIG. It is a figure shown in order to demonstrate the method of manufacturing the memory device 200d which concerns on Embodiment 5.
  • FIG. It is a figure shown in order to demonstrate another method of manufacturing the memory device 200d which concerns on Embodiment 5.
  • FIG. 10 is a diagram for explaining a memory device 200g according to an eighth embodiment. It is a figure shown in order to demonstrate the memory device 200h which concerns on Embodiment 9. FIG. It is a figure which shows the result of a test example. It is a figure shown in order to demonstrate the conventional solid electronic element 900.
  • FIG. 10 is a diagram for illustrating hysteresis characteristics of a gate insulating layer 930.
  • FIG. 10 shows a state when information is written to a gate insulating layer 930.
  • FIG. 11 shows how information is read from a gate insulating layer 930. It is a figure which shows the problem in the case of using the conventional solid-state electronic element 900 for the memory cell of a NAND type memory device. It is a figure which shows the problem in the case of using the conventional solid-state electronic element 900 for the memory cell of a NAND type memory device.
  • FIG. 1 is a chart for explaining the structure of the solid-state electronic elements 100 to 100h used in the memory devices 200 to 200h according to the first to ninth embodiments.
  • the solid-state electronic device used in the present invention includes a first transistor TR1 for information storage and a second transistor TR2 for information reading / writing, the first source terminal and the second source terminal are connected, and the first drain
  • the first gate electrode and the second gate electrode are connected in parallel with each other connected to another gate line (first word line or second word line). It is a solid electronic device.
  • all the gate insulating layers (first gate insulating layers) of the first transistor TR1 are composed of ferroelectric layers (Embodiments 1 to 9).
  • the gate insulating layer (second gate insulating layer) of the transistor TR2 is composed of a paraelectric layer (Embodiments 1, 2, 4) or a ferroelectric layer (Embodiments 3, 5 to 9), and the channel region is on a solid substrate.
  • the conductive layer or the semiconductor layer (Embodiments 1 to 6) formed on the surface of the semiconductor substrate or those located between the predetermined source region and the predetermined drain region on the surface of the semiconductor substrate (Embodiments 7 to 9).
  • the isolation structure between the first transistor TR1 and the second transistor TR2 is a stacked isolation type (Embodiments 1 to 4) or a planar isolation type (Embodiments 5 to 9).
  • the gate type in the stacked type is the gate type in which the first gate is the lower layer and the second gate is the upper layer (Embodiments 1, 3 and 4), or the first gate is the upper layer and the second gate is the lower layer. Form 2).
  • the gate type in the plane separation type is a bottom gate type (Embodiment 5) or a top gate type (Embodiments 6 to 9).
  • the second transistor TR2 is of a depletion type (Embodiments 1 to 3, 5 to 9) or an enhancement type (Embodiment 4).
  • the depletion type is not only a complete “depletion type” which is turned off when a negative voltage is applied to the gate electrode and turned on when 0 V is applied to the gate electrode.
  • “incomplete depletion type” which is turned off when 0V is applied to the gate electrode, but is not completely turned on when 0V is applied to the gate electrode, and is turned on only when a positive voltage is applied to the gate electrode.
  • FIG. 2 is a circuit diagram of the memory device 200 according to the first embodiment.
  • FIG. 3 is a diagram for explaining the memory device 200 according to the first embodiment.
  • 3A is a plan view of the memory device 200
  • FIG. 3B is a cross-sectional view along A1-A1 in FIG. 3A
  • FIG. 3C is A2-A2 in FIG. 3A.
  • FIG. 3D is a cross-sectional view taken along the line A3-A3 of FIG.
  • FIG. 4 is a diagram for explaining the memory device 200 according to the first embodiment.
  • 4A is an enlarged cross-sectional view of a portion (solid-state electronic device 100 used in Embodiment 1) surrounded by a symbol R in FIG. 3B, and FIG.
  • FIG. 4B is a first gate insulating layer.
  • FIG. 4C is a diagram showing the relationship between the coercive voltage Vc1 of 130 and the write voltage (+ Vw, ⁇ Vw) of the first transistor TR1, and FIG. 4C shows the on voltage Von and the off voltage Voff of the second transistor TR2.
  • FIG. 4C is a diagram showing the relationship between the coercive voltage Vc1 of 130 and the write voltage (+ Vw, ⁇ Vw) of the first transistor TR1, and FIG. 4C shows the on voltage Von and the off voltage Voff of the second transistor TR2.
  • the memory device 200 includes a bit line BL, a plate line PL, first word lines WL 1 0 to WL 1 7, and second word lines WL 2 0 to WL 2. 7, memory cells M0 to M7, and memory cell blocks MB1 to MB3 (memory cell blocks according to the first embodiment) in which a plurality of memory cells M0 to M7 are connected in series between the bit line BL and the plate line PL. And a memory cell array (not shown) in which a plurality of memory cell blocks MB1 to MB3 are arranged.
  • FIG. 2 shows only a part of the memory device 200 according to the first embodiment.
  • each of the memory cells M0 to M7 is formed from a solid-state electronic device 100 including a first transistor TR1 and a second transistor TR2. Become.
  • the first transistor TR1 is an information storage transistor, and has a first source terminal S1 and a first drain terminal D1 as shown in FIGS. 3A to 3C and 4A.
  • the write voltages Vw and ⁇ Vw of the first transistor TR1 are set to values satisfying the relationship “ ⁇ Vw ⁇ Vc1 ⁇ 0 ⁇ Vc1 ⁇ Vw”, as shown in FIG. 4B.
  • Vc1 and -Vc1 are coercive voltages of the first gate insulating layer.
  • the second transistor TR2 is a transistor for reading / writing information, and has a second source terminal S2 and a second drain terminal D2 as shown in FIGS. 3 (a) to 3 (c) and FIG. 4 (a).
  • the second channel region 144, the second gate electrode 164 for controlling the conduction state of the second channel region 144, and a paraelectric layer formed between the second gate electrode 164 and the second channel region 144 are provided. 2 gate insulating layers 154.
  • the first transistor TR1 and the second transistor TR2 are connected to the first source terminal S1 and the second source terminal S2, and are connected to the first drain terminal. D1 and the second drain end D2 are connected, and the first gate electrode 122 and the second gate electrode 164 are separated from each other by different gate lines (first gate electrode layer (first word line) 120, second gate electrode).
  • the layers (second word lines) 160 are connected in parallel.
  • 1st transistor TR1 and 2nd transistor TR2 are arrange
  • the memory cell block (for example, MB1) according to the first embodiment is connected to the bit line BL via at least one block selection transistor SW.
  • the block selection transistor SW includes a third channel region 146 and a third gate electrode that controls the conduction state of the third channel region 146.
  • 166 and a third transistor having a third gate insulating layer 156 (same layer as the second gate insulating layer 154) made of a paraelectric layer formed between the third gate electrode 166 and the third channel region 146. It consists of TR3.
  • the first channel region 142, the second channel region 144, and the third channel region 146 are composed of the conductor layer 140 formed in the same process, and a plurality of memory cells M0 to M7 belonging to the same memory cell block (for example, MB1). Two adjacent memory cells (for example, M7 and M6) are connected to the first channel region 142 and the second channel region 144 in the two memory cells as shown in FIGS. 3 (a) and 3 (b).
  • the block selection transistor SW connected to the channel layer 142, 144 by the connection layer made of the conductor layer 140 formed in the same process and belonging to the same memory cell block (for example, MB1) and the block selection
  • the memory cell (memory cell M0) adjacent to the transistor SW is connected to the memory From the conductor layer 140 that is continuous with the first channel region 142 and the second channel region 144 in the transistor M0 and the third channel region 146 in the block selection transistor SW and is formed in the same process as the channel regions 142, 144, and 146. Are connected by a connection layer.
  • the first transistor TR1 and the second transistor TR2 are arranged on the first surface of the solid substrate 110 as shown in FIGS. 3B and 4A.
  • 154 (150) and the second gate electrode layer 160 constituting the second gate electrode 164 are so-called stacked separation type solid state electronic devices having a structure formed in this order.
  • the solid substrate 110 for example, an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer is used. Further, for example, Pt is used as the first gate electrode layer 120.
  • a ferroelectric material used for the first gate insulating layer 130 for example, PZT (Pb (Zr x , Ti 1-x ) O 3 ) is used.
  • the conductor layer 140 an oxide conductor made of indium tin oxide (ITO), for example, is used.
  • SiO 2 is used as the second gate insulating layer 150.
  • the second gate electrode layer 160 for example, Al is used.
  • FIG. 5 is a diagram for explaining an information writing operation in the memory device 200 according to the first embodiment.
  • FIG. 6 is a diagram for explaining the information reading operation in the memory device 200 according to the first embodiment.
  • the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 7 connected to the non-selected cells M0 to M7, and also connected to the selected cell M6.
  • higher first write voltage than the coercive voltage Vc1 of the first gate insulating layer on the first word line WL 1 6 (Vw: Vw> Vc1) and the voltage marked with minus sign coercive voltage Vc1 of the first gate insulating layer (- Any one of the second write voltages (“ ⁇ Vw”: “ ⁇ Vw” ⁇ Vc1) lower than Vc1) is applied.
  • the solid-state electronic element 100 (and the memory device 200 according to the first embodiment) used in the first embodiment is a solid-state electronic element (and a memory device) that does not generate the “write disturb problem”.
  • the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 5 and WL 2 7 connected to the non-selected cells M0 to M5 and M7 and selected. applying an off voltage Voff to the second word line WL 2 6 connected to the cell M6.
  • the solid-state electronic device 100 (and the memory device 200 according to the first embodiment) used in the first embodiment is a solid-state electronic device (and a memory device) that does not cause the “read disturb problem”.
  • FIG. 7 is a diagram illustrating a drive waveform at the time of writing information in the memory device 200 according to the first embodiment.
  • FIG. 7A is a diagram showing a drive waveform for driving the second transistor TR2
  • FIG. 7B is a diagram showing a drive waveform for driving the first transistor TR1.
  • FIG. 8 is a diagram for explaining a drive waveform at the time of reading information in the memory device 200 according to the first embodiment.
  • FIG. 8A is a diagram showing a drive waveform for driving the second transistor TR2, and
  • FIG. 8B is a diagram showing a drive waveform for driving the first transistor TR1, and FIG. ) Indicates the drain current.
  • a method for reading and writing information will be described focusing on the memory cell M6. Accordingly, in FIG. 7 and FIG. 8, in the period (period 7) in which the memory cell M6 is selected, shading is removed and highlight display is performed.
  • information can be written using the drive waveform shown in FIG. That is, as shown in FIG. 7A, the ON voltage Von (for example, 0 V) is applied to the second word lines WL 2 0 to WL 2 7 connected to all the memory cells M0 to M7 for the entire period. Further, as shown in FIG. 7 (b), in this state, the first word line WL 1 0 ⁇ WL 1 5, WL 1 7 connected to the unselected cells M0 ⁇ M5, M7 is a ground potential (e.g.
  • 0V applies a first write voltage higher than the coercive voltage Vc1 of the first gate insulating layer on the first word line WL 1 6 connected to the selected cell M6 (Vw: Vw> Vc1) and the first gate insulating
  • One of the second write voltages (“ ⁇ Vw”: “ ⁇ Vw” ⁇ Vc1) lower than the negative voltage ( ⁇ Vc1) is applied to the coercive voltage Vc1 of the layer.
  • the second transistor TR2 in at least the non-selected cells M0 to M5 and M7 is non-selected by applying the drive waveform as described above to each of the first word line and the second word line. Since the transistor is always on during the selection period, the second drain end and the second source end of the selected cell M6 are connected to the bit line BL and the plate line PL through the second transistor TR2 without using the first transistor TR1. The ground potential can be the same as this potential. Therefore, new information can be written to the selected cell M6 without destroying the information held by the first transistor TR1 in the non-selected cells M0 to M5 and M7.
  • information can be read using the drive waveform shown in FIG. That is, as shown in FIG. 8A, the on-voltage Von (0 V) is applied to the second word lines WL 2 0 to WL 2 5 and WL 2 7 connected to the non-selected cells M0 to M5 and M7. applies the oFF voltage Voff to the second word line WL 2 6 connected to the selected cell M6. Further, as shown in FIG. 8 (b), the first word line WL 1 0 ⁇ WL 1 7 which is connected to each first memory cell M0 ⁇ M7, applies a 0V.
  • the coercive voltage Vc1 of the first gate insulating layer lower than the coercive voltage Vc1 of the first gate insulating layer
  • a voltage V (“ ⁇ Vc1” ⁇ V ⁇ Vc1) higher than the negative voltage ( ⁇ Vc1) may be applied.
  • FIG. 9 is a diagram for explaining the memory device 200a according to the second embodiment.
  • 9A is a plan view of the memory device 200a
  • FIG. 9B is a cross-sectional view along A1-A1 in FIG. 9A
  • FIG. 9C is A2-A2 in FIG. 9A
  • FIG. 9D is a cross-sectional view taken along line A3-A3 of FIG. 9A.
  • FIG. 10 is a diagram for explaining the memory device 200a according to the second embodiment.
  • FIG. 10A is an enlarged cross-sectional view of a portion (solid-state electronic element 100a used in Embodiment 2) surrounded by the symbol R in FIG. 9B
  • FIG. 10B is a first gate insulating layer.
  • FIG. 10A is an enlarged cross-sectional view of a portion (solid-state electronic element 100a used in Embodiment 2) surrounded by the symbol R in FIG. 9B
  • FIG. 10B is a first gate insulating layer.
  • FIG. 10C is a diagram showing the relationship between the coercive voltage Vc1 of 130 and the write voltage (+ Vw, ⁇ Vw) of the first transistor TR1, and FIG. 10C shows the on voltage Von and the off voltage Voff of the second transistor TR2.
  • FIG. 10C shows the relationship between the coercive voltage Vc1 of 130 and the write voltage (+ Vw, ⁇ Vw) of the first transistor TR1, and FIG. 10C shows the on voltage Von and the off voltage Voff of the second transistor TR2.
  • the memory device 200a according to the second embodiment basically has a stacked and separated configuration like the memory device 200 according to the first embodiment.
  • the first transistor TR1 is formed in an upper layer of the second transistor TR2. This is different from the memory device 200 according to the first embodiment.
  • the first transistor TR1 and the second transistor TR2 are arranged on the solid substrate 110 as shown in FIG. 9B, FIG. 9C, and FIG.
  • the second gate electrode layer 160 constituting the second gate electrode 164, the second gate insulating layer 154 (150), and the conductor layer 140 constituting the second channel region 144 and the first channel region 142 are formed on the surface of the conductive layer 140.
  • the first gate insulating layer 132 (130) and the first gate electrode layer 120 constituting the first gate electrode 122 are formed in this order.
  • the memory device 200a according to the second embodiment is different from the memory device 200 according to the first embodiment in that the first transistor TR1 is formed in the upper layer of the second transistor TR2.
  • the first transistor TR1 and the second transistor TR2 for reading / writing information have a structure in which the first gate electrode and the second gate electrode are connected in parallel with each other connected to different gate lines.
  • the memory device does not cause the “write disturb problem” and the “read disturb problem”.
  • the memory device 200a according to the second embodiment has the same configuration as that of the memory device 200 according to the first embodiment, except that the first transistor TR1 is formed in an upper layer of the second transistor TR2. Therefore, the memory device 200 according to the first embodiment has a corresponding effect among the effects.
  • FIG. 11 is a circuit diagram of the memory device 200b according to the third embodiment.
  • FIG. 12 is a diagram for explaining the memory device 200b according to the third embodiment.
  • 12A is a plan view of the memory device 200b
  • FIG. 12B is a cross-sectional view along A1-A1 in FIG. 12A
  • FIG. 12C is A2-A2 in FIG. 12A.
  • FIG. 12D is a cross-sectional view taken along the line A3-A3 of FIG.
  • FIG. 13 is a diagram for explaining the memory device 200b according to the third embodiment.
  • FIG. 13A is an enlarged cross-sectional view of a portion (solid-state electronic device 100b used in Embodiment 3) surrounded by a symbol R in FIG.
  • FIG. 13C is a diagram illustrating a relationship between the coercive voltage Vc1 of 130 and the write voltage (+ Vw, ⁇ Vw) of the first transistor TR1, and FIG. 13C illustrates the coercive voltage Vc2 of the second gate insulating layer 150 and the second voltage Vc2. It is a figure which shows ON voltage Von and OFF voltage Voff of transistor TR2.
  • the memory device 200b according to the third embodiment basically has the same configuration as that of the memory device 200 according to the first embodiment.
  • the second gate insulating layer 154 is provided. (150) differs from the memory device 200 according to the first embodiment in that (150) is made of a ferroelectric layer. In this case, the second gate insulating layer 154 (150) is thinner than the first gate insulating layer 132 (130).
  • the memory device 200b according to the third embodiment is different from the memory device 200 according to the first embodiment in that the second gate insulating layer 154 (150) is formed of a ferroelectric layer.
  • the first transistor TR1 and the second transistor TR2 for reading / writing information have a structure in which the first gate electrode and the second gate electrode are connected in parallel with each other connected to different gate lines.
  • the memory device does not cause the “write disturb problem” and the “read disturb problem”.
  • writing information to the first gate insulating layer 132 is writing to the ferroelectric layer sandwiched between the first channel region 142 and the first gate electrode 122, and thus stable writing characteristics are obtained. can get.
  • FIG. 14 is a diagram for explaining an information writing operation in the memory device 200b according to the third embodiment.
  • FIG. 15 is a diagram for explaining an information reading operation in the memory device 200b according to the third embodiment.
  • the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 7 connected to the non-selected cells M0 to M7, and also connected to the selected cell M6.
  • higher first write voltage than the coercive voltage Vc1 of the first gate insulating layer on the first word line WL 1 6 (Vw: Vw> Vc1) and the voltage marked with minus sign coercive voltage Vc1 of the first gate insulating layer (- Any one of the second write voltages (“ ⁇ Vw”: “ ⁇ Vw” ⁇ Vc1) lower than Vc1) is applied.
  • the solid-state electronic device 100b used in the third embodiment is a solid-state electronic device (and memory device) that does not cause the “write disturb problem”.
  • the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 5 and WL 2 7 connected to the non-selected cells M0 to M5 and M7 and selected. applying an off voltage Voff to the second word line WL 2 6 connected to the cell M6.
  • the solid-state electronic device 100b (and the memory device 200b according to the third embodiment) used in the third embodiment is a solid-state electronic device (and memory device) that does not cause the “read disturb problem”.
  • FIG. 16 is a diagram illustrating drive waveforms at the time of writing information in the memory device 200b according to the third embodiment.
  • FIG. 16A is a diagram illustrating a driving waveform for driving the second transistor TR2
  • FIG. 16B is a diagram illustrating a driving waveform for driving the first transistor TR1.
  • FIG. 17 is a diagram for explaining a drive waveform at the time of reading information in the memory device 200b according to the third embodiment.
  • FIG. 17A is a diagram showing a drive waveform for driving the second transistor TR2
  • FIG. 17B is a diagram showing a drive waveform for driving the first transistor TR1, and FIG. ) Indicates the drain current.
  • the ON voltage Von for example, + V W2
  • the second gate insulating layer is formed of a ferroelectric layer
  • the second ranger TR2 is always turned on thereafter (selection period 2 to 8) due to the memory effect.
  • the first word line WL 1 0 ⁇ WL 1 5, WL 1 7 connected to the unselected cells M0 ⁇ M5, M7 is a ground potential (e.g.
  • 0V applies a first write voltage higher than the coercive voltage Vc1 of the first gate insulating layer on the first word line WL 1 6 connected to the selected cell M6 (Vw: Vw> Vc1) and the first gate insulating
  • One of the second write voltages (“ ⁇ Vw”: “ ⁇ Vw” ⁇ Vc1) lower than the negative voltage ( ⁇ Vc1) is applied to the coercive voltage Vc1 of the layer.
  • the second transistor TR2 in at least the non-selected cells M0 to M5 and M7 is non-selected by applying the drive waveform as described above to each of the first word line and the second word line. Since the transistor is always on during the selection period, the second drain end and the second source end of the selected cell M6 are connected to the bit line BL and the plate line PL through the second transistor TR2 without using the first transistor TR1. The ground potential can be the same as this potential. Therefore, new information can be written to the selected cell M6 without destroying the information held by the first transistor TR1 in the non-selected cells M0 to M5 and M7.
  • the memory device 200b information can be read using the drive waveform shown in FIG. That is, when attention is paid to the memory cell M6, first with reference to FIG. 17 (a), the on-voltage Von to the second word line WL 2 6 is provided in the period 1, the second transistor TR2 is turned on during the period 1 . Next, the word line WL 2 6 in the period 2-6 only given voltage 0V, the memory effect of the second transistor TR2, the second transistor TR2 remains on subsequent even in periods 2-6 and become. Then, off-voltage Voff is applied to the word line WL 2 6 in the period 7, the second transistor TR2 is turned off during the period 7.
  • the word line WL 2 6 in the period 8 given on voltage Von, the second transistor TR2 during 8 is turned on again.
  • the other memory cells M0 to M5 and M7 basically the same drive waveform is used.
  • the period 1 is the selection period
  • off-voltage Voff is supplied from the first to the second word line WL 2 0.
  • the second word line WL No on voltage Von is applied to 27. Further, as shown in FIG.
  • the first word line WL 1 connected to the respective first memory cell M0 ⁇ M7 applies a 0V.
  • the first word line WL 1 connected to the respective first memory cell M0 ⁇ M7 given the minus sign coercive voltage Vc1 of the first gate insulating layer lower than the coercive voltage Vc1 of the first gate insulating layer A voltage V higher than the voltage ( ⁇ Vc1) (“ ⁇ Vc1” ⁇ V ⁇ Vc1) may be applied.
  • the drive waveform as described above is applied to each of the first word line and the second word line. Therefore, it is possible to determine whether the information stored in each memory cell is “1” or “0” by measuring the magnitude of the drain current. As a result, information held in each memory cell can be read.
  • the memory device 200b according to the third embodiment has the same configuration as that of the memory device 200 according to the first embodiment except that the second gate insulating layer 154 (150) is made of a ferroelectric layer.
  • the memory device 200 according to the first embodiment has a corresponding effect.
  • the memory device 200c according to the fourth embodiment basically has the same configuration as that of the memory device 200 according to the first embodiment, but according to the first embodiment in that the second transistor TR2 is an enhancement type transistor. This is different from the case of the memory device 200.
  • FIG. 18 is a diagram for explaining an information writing operation in the memory device 200c according to the fourth embodiment.
  • FIG. 19 is a diagram for explaining an information reading operation in the memory device 200c according to the fourth embodiment.
  • the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 7 connected to the non-selected cells M0 to M7, and also connected to the selected cell M6.
  • higher first write voltage than the coercive voltage Vc1 of the first gate insulating layer on the first word line WL 1 6 (Vw: Vw> Vc1) and the voltage marked with minus sign coercive voltage Vc1 of the first gate insulating layer (- Any one of the second write voltages (“ ⁇ Vw”: “ ⁇ Vw” ⁇ Vc1) lower than Vc1) is applied.
  • the solid-state electronic device 100c used in the fourth embodiment is a solid-state electronic device (and memory device) that does not cause the “write disturb problem”.
  • the on-voltage Von is applied to the second word lines WL 2 0 to WL 2 5 and WL 2 7 connected to the non-selected cells M0 to M5 and M7 and selected. applying an off voltage Voff to the second word line WL 2 6 connected to the cell M6.
  • the solid-state electronic device 100c used in the fourth embodiment is a solid-state electronic device (and memory device) that does not cause the “read disturb problem”.
  • FIG. 20 is a diagram illustrating drive waveforms at the time of writing information in the memory device 200c according to the fourth embodiment.
  • FIG. 20A is a diagram illustrating a drive waveform for driving the second transistor TR2
  • FIG. 20B is a diagram illustrating a drive waveform for driving the first transistor TR1.
  • FIG. 21 is a diagram for explaining a drive waveform at the time of reading information in the memory device 200c according to the fourth embodiment.
  • FIG. 21A is a diagram showing a drive waveform for driving the second transistor TR2
  • FIG. 21B is a diagram showing a drive waveform for driving the first transistor TR1, and FIG. ) Indicates the drain current.
  • information can be written using the drive waveform shown in FIG. That is, as shown in FIG. 20 (a), applies all the entire period to the second word line WL 2 0 ⁇ WL 2 7 connected to the memory cells M0 ⁇ M7 ON voltage Von of the (Von> 0V). Further, as shown in FIG. 20 (b), in this state, the first word line WL 1 0 ⁇ WL 1 5, WL 1 7 connected to the unselected cells M0 ⁇ M5, M7 is a ground potential (e.g.
  • 0V applies a first write voltage higher than the coercive voltage Vc1 of the first gate insulating layer on the first word line WL 1 6 connected to the selected cell M6 (Vw: Vw> Vc1) and the first gate insulating
  • One of the second write voltages (“ ⁇ Vw”: “ ⁇ Vw” ⁇ Vc1) lower than the negative voltage ( ⁇ Vc1) is applied to the coercive voltage Vc1 of the layer.
  • the second transistors TR2 in the non-selected cells M0 to M5 and M7 are non-selected. Since the transistor is always on during the selection period, the second drain end and the second source end of the selected cell M6 are connected to the bit line BL and the plate line PL through the second transistor TR2 without using the first transistor TR1.
  • the ground potential can be the same as this potential. Therefore, new information can be written to the selected cell M6 without destroying the information held by the first transistor TR1 in the non-selected cells M0 to M5 and M7.
  • the memory device 200c information can be read using the drive waveform shown in FIG. That is, as shown in FIG. 21A, the on-voltage Von (Von> 0V) is applied to the second word lines WL 2 0 to WL 2 5 and WL 2 7 connected to the non-selected cells M0 to M5 and M7. as well as, an oFF voltage is applied Voff (for example, 0V) to the second word line WL 2 6 connected to the selected cell M6. Further, as shown in FIG. 21 (b), the first word line WL 1 0 ⁇ WL 1 7 which is connected to each first memory cell M0 ⁇ M7, applies a 0V.
  • the coercive voltage Vc1 of the first gate insulating layer lower than the coercive voltage Vc1 of the first gate insulating layer
  • a voltage V (“ ⁇ Vc1” ⁇ V ⁇ Vc1) higher than the negative voltage ( ⁇ Vc1) may be applied.
  • the drive waveform as described above is applied to each of the first word line and the second word line. Therefore, it is possible to determine whether the information stored in each memory cell is “1” or “0” by measuring the magnitude of the drain current. As a result, information held in each memory cell can be read.
  • the memory device 200c according to the fourth embodiment has the same configuration as that of the memory device 200 according to the first embodiment except that the second transistor TR2 is an enhancement type transistor.
  • the memory device 200 has a corresponding effect among the effects of the memory device 200.
  • the memory devices 200 to 200c (and the solid-state electronic elements 100 to 100c) according to the first to fourth embodiments can be manufactured by using a well-known thin film forming technique and photolithography, and liquid materials (for example, MOD (Metal Organic) (Decomposition) material, sol-gel material, and nanoparticle-dispersed liquid material.
  • liquid materials for example, MOD (Metal Organic) (Decomposition) material, sol-gel material, and nanoparticle-dispersed liquid material.
  • FIG. 22 is a diagram for explaining a method of manufacturing the memory device 200b according to the third embodiment.
  • FIG. 22A to FIG. 22F are process diagrams.
  • FIGS. 22 (a) to 22 (f) correspond to FIG. 12 (b).
  • the first step is a step of forming the first gate electrode layer 120 on the surface of the solid substrate 110 (see FIGS. 22A to 22B).
  • a first gate electrode layer 120 made of platinum (Pt) is formed on the surface of the solid substrate 110 made of “substrate”.
  • the first gate electrode layer 120 made of platinum (Pt) is formed on the surface of the solid substrate 110 by using a sputtering method and photolithography, but a vacuum deposition method (for example, an EB deposition method) is used. ) Or the CVD method and photolithography may be used to form the first gate electrode layer 120 made of platinum (Pt) on the surface of the solid substrate 110, or by a sol-gel solution containing a platinum material and an uneven type.
  • the first gate electrode layer 120 made of platinum (Pt) may be formed on the surface of the solid substrate 110 using an embossing technique.
  • the second step is a step of forming the first gate insulating layer 130 on the surfaces of the solid substrate 110 and the first gate electrode layer 120 (see FIG. 22C).
  • a layer made of PZT is formed on the surface of the solid substrate 110 so as to cover the first gate electrode layer 120 by using the sputtering method, and then the CMP method is used.
  • the layer made of PZT is polished to form the first gate insulating layer 130.
  • the third step is a conductive process including a first channel region 142, a second channel region 144, a third channel region 146, and a connection layer continuous to these channel regions on the surface of the first gate insulating layer 130. This is a step of forming the body layer 140 (see FIG. 22D).
  • the first channel region 142, the second channel region 144, the third channel region 146, and these channel regions are formed on the surface of the first gate insulating layer 130 by using a sputtering method and photolithography.
  • a conductor layer 140 including a connection layer that is continuous is formed.
  • an oxide conductor material made of indium tin oxide (ITO) having a carrier concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is used. .
  • the fourth step is a conductor layer 140 including the first gate insulating layer 130, the first channel region 142, the second channel region 144, the third channel region 146, and a connection layer continuous to these channel regions.
  • This is a step of forming the second gate insulating layer 150 on the surface (see FIG. 22E).
  • a layer made of PZT is formed on the surface of the first gate insulating layer 130 so as to cover the conductor layer 140 using a sputtering method, and then a CMP method is performed. Then, the PZT layer is polished to form the second gate insulating layer 150.
  • the fifth step is a step of forming the second gate electrode layer 160 on the surface of the second gate insulating layer 150 (see FIG. 22F).
  • a second gate electrode layer 160 made of aluminum (Al) is formed on the surface of the second gate insulating layer 150 by using a sputtering method and photolithography.
  • the second gate electrode layer 160 made of aluminum (Al) is formed on the surface of the second gate insulating layer 150 by using a sputtering method and photolithography, but a vacuum evaporation method (for example, The second gate electrode layer 160 made of aluminum (Al) may be formed on the surface of the second gate insulating layer 150 using an EB vapor deposition method) or a CVD method and photolithography, and contains a platinum material.
  • the second gate electrode layer 160 made of aluminum (Al) may be formed on the surface of the second gate insulating layer 150 using a sol-gel solution and an embossing technique using an uneven mold.
  • the memory device 200b according to the third embodiment can be manufactured.
  • the memory device 200 according to the first embodiment can be manufactured by forming a layer made of SiO 2 as the second gate insulating layer 150 instead of the layer made of PZT.
  • the second gate electrode layer 160, the second gate insulating layer 150, the conductor layer 140, the first gate insulating layer 130, and the first gate electrode layer 120 are formed on the surface of the solid substrate 110 in this order.
  • the memory device 200a according to the second embodiment can be manufactured.
  • a layer made of SiO 2 is formed as the second gate insulating layer 150 instead of the layer made of PZT, and the impurity concentration and the layer thickness of the conductor layer 140 are adjusted, whereby the memory device 200c according to the fourth embodiment. Can be manufactured.
  • the memory device 200b according to Embodiment 3 can also be manufactured by performing the following first to fifth steps in this order.
  • the first gate electrode 120 and the second gate electrode layer 160 are formed of layers made of LNO.
  • 23 to 27 are views for explaining another method of manufacturing the memory device 200b according to the third embodiment. 23 (a) to 23 (f), 24 (a) to 24 (e), 25 (a) to 25 (e), 26 (a) to 26 (e) and 27.
  • FIG. 27A to FIG. 27F are process diagrams.
  • the first step is a step of forming the first gate electrode layer 120 on the surface of the solid substrate 110 (see FIG. 23).
  • a functional liquid material to be nickel oxide lanthanum (LaNiO 3 ) is prepared by heat treatment. Specifically, a solution (solvent: 2-methoxyethanol) containing a metal inorganic salt (lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)) is prepared.
  • a solution solvent: 2-methoxyethanol
  • a metal inorganic salt lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)
  • a solid substrate comprising “an insulating substrate having an STO (SrTiO) layer formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer”.
  • a functional liquid material is applied to one surface at 110 using a spin coating method (for example, 500 rpm for 25 seconds), and then the solid substrate 110 is placed on a hot plate and dried at 60 ° C. for 1 minute.
  • a precursor composition layer 120 ′ (layer thickness: 300 nm) of nickel lanthanum oxide is formed.
  • the precursor composition layer 120 ′ is formed at 150 ° C. using the concavo-convex mold M1 having a step corresponding to the step of the first gate electrode layer 120. Is subjected to a stamping process to form a stamping structure in the precursor composition layer 120 ′.
  • the pressure at the time of embossing is 5 MPa.
  • the precursor composition layer 120 ′ is etched on the entire surface under weak conditions to completely remove the precursor composition layer 120 ′ from a region other than the region corresponding to the first gate electrode layer 120 (entire etching step). ).
  • the whole surface etching process is performed using a wet etching technique (HF: HCl solution) without using a vacuum process.
  • the precursor composition layer 120 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, thereby oxidizing the precursor composition layer 120 ′ from the precursor composition layer 120 ′ as shown in FIG.
  • a first gate electrode layer 120 made of nickel lanthanum (LaNiO 3 ) is formed.
  • the second step is a step of forming the first gate insulating layer 130 on the surfaces of the solid substrate 110 and the first gate electrode layer 120 (see FIG. 24).
  • a solution for example, PZT sol-gel solution
  • a solution containing a raw material of a ferroelectric material so as to cover the first gate electrode layer 120 on the surface of the solid substrate 110. Is applied to form a film 130 'containing a raw material of the ferroelectric material.
  • the film 130 ′ containing the material of the ferroelectric material is formed on the film 130 ′.
  • the film 130 ′ containing the raw material of the ferroelectric material is flattened.
  • the first gate insulating layer 130 is formed as shown in FIG. 24E by performing a heat treatment on the film 130 ′ including the raw material of the ferroelectric material using an RTA apparatus.
  • the first channel region 142, the second channel region 144, the third channel region 146, and the channel regions 142, 144, 146 are continuous on the surface of the first gate insulating layer 130.
  • a solution containing an oxide conductive material (for example, an ITO sol-gel solution) is applied to the surface of the first gate insulating layer 130 to be oxidized.
  • a film 140 ′ containing a raw material of the material conductive material is formed.
  • the solution containing the raw material for the oxide conductive material contains impurities having a concentration such that the carrier concentration of the conductor layer 140 is in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed. Is added.
  • the embossing is performed on the film 140 ′ containing the raw material of the oxide conductive material. Processing. At this time, the raw material of the oxide conductor material is used so that the first channel region 142, the second channel region 144, and the third channel region 146 have a predetermined layer thickness within a range of 5 nm to 100 nm when completed. An embossing process is performed on the film 140 ′ including the film.
  • the film 140 ′ containing the raw material of the oxide conductor material is etched on the entire surface under weak conditions, so that the film 140 containing the raw material of the oxide conductor material is obtained from a region other than the region corresponding to the conductor layer 140.
  • heat treatment is performed on the film 140 containing the raw material of the oxide conductive material using an RTA apparatus, so that the first channel region 142 and the second channel are formed as shown in FIG.
  • a conductor layer 140 including a channel region 144, a third channel region 146, and a connection layer continuous with the channel regions 142, 144, 146 is formed.
  • the fourth step is a step of forming the second gate insulating layer 150 on the surface of the first gate insulating layer 130 (see FIG. 26).
  • a ferroelectric material is prepared by applying a solution (for example, PZT sol-gel solution) containing a raw material of the ferroelectric material to the surface of the first gate insulating layer 130.
  • a solution for example, PZT sol-gel solution
  • a film 150 ′ containing the raw material is formed.
  • the film 150 ′ containing the ferroelectric material material is flattened.
  • the film 150 ′ containing the raw material of the ferroelectric material is planarized.
  • the second gate insulating layer 150 is formed by performing heat treatment on the film 150 ′ containing the raw material of the ferroelectric material by using an RTA apparatus.
  • the fifth step is a step of forming the second gate electrode layer 160 on the surface of the second gate insulating layer 150 (see FIG. 27).
  • a functional liquid material to be nickel oxide lanthanum (LaNiO 3 ) is prepared by heat treatment. Specifically, a solution (solvent: 2-methoxyethanol) containing a metal inorganic salt (lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)) is prepared.
  • a solution solvent: 2-methoxyethanol
  • a metal inorganic salt lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)
  • a functional liquid material is applied to one surface of the second gate insulating layer 150 using a spin coating method (for example, 500 rpm ⁇ 25). Second), and then, the solid substrate 110 is placed on a hot plate and dried at 60 ° C. for 1 minute to form a nickel lanthanum precursor composition layer 160 ′ (layer thickness: 300 nm).
  • the precursor composition layer 160 ′ is formed at 150 ° C. using a concavo-convex mold M 5 having a level difference corresponding to the level difference of the second gate electrode layer 160.
  • a stamping structure is formed in the precursor composition layer 160 ′ by performing a stamping process.
  • the pressure at the time of embossing is 5 MPa.
  • the precursor composition layer 160 ′ is completely etched under a weak condition to completely remove the precursor composition layer 160 ′ from a region other than the region corresponding to the second gate electrode 160 (entire etching step).
  • the whole surface etching process is performed using a wet etching technique (HF: HCl solution) without using a vacuum process.
  • the precursor composition layer 160 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, thereby oxidizing the precursor composition layer 160 ′ from the precursor composition layer 160 ′ as shown in FIG.
  • a second gate electrode 160 ′ made of nickel lanthanum is formed.
  • the memory device 200b according to the third embodiment can be manufactured.
  • the memory device 200b according to Embodiment 3 can be manufactured using a liquid material without using a vacuum process.
  • the memory device 200 according to the first embodiment can be manufactured by forming a layer made of BZN instead of the layer made of PZT as the second gate insulating layer 150.
  • the layer made of BZN can be formed using a BZT sol-gel solution.
  • the second gate electrode layer 160, the second gate insulating layer 150, the conductor layer 140, the first gate insulating layer 130, and the first gate electrode layer 120 are formed on the surface of the solid substrate 110 in this order.
  • the memory device 200a according to the second embodiment can be manufactured.
  • the memory device 200c according to the fourth embodiment is made. Can be manufactured.
  • FIG. 28 is a diagram for explaining the memory device 200d according to the fifth embodiment.
  • 28A is a plan view of the memory device 200d
  • FIG. 28B is a cross-sectional view along A1-A1 in FIG. 28A
  • FIG. 28C is A2-A2 in FIG. 28A.
  • 28D is a cross-sectional view taken along line A3-A3 in FIG. 28A
  • FIG. 28E is a cross-sectional view taken along line A4-A4 in FIG. 28A.
  • reference numeral 170 denotes a resistance reducing metal layer.
  • FIG. 29 is a diagram for explaining the memory device 200d according to the fifth embodiment.
  • FIG. 29 is a diagram for explaining the memory device 200d according to the fifth embodiment.
  • FIG. 29A is an enlarged cross-sectional view of a portion (solid-state electronic element 100d used in Embodiment 5) surrounded by a symbol R in FIG. 29D, and FIG. 29B is a first gate insulating layer. It is a figure which shows the relationship between coercive voltage Vc1 of 132 (130), and the write voltage (+ Vw, -Vw) of 1st transistor TR1.
  • the memory device 200d according to the fifth embodiment basically has the same configuration as that of the memory device 200 according to the first embodiment.
  • the solid-state electronic element is the first transistor TR1.
  • the second transistor TR2 is a so-called plane-separated solid-state electronic element separated in a plane, which is different from the memory device 200 according to the first embodiment.
  • the second gate insulating layer 134 is formed of the same ferroelectric layer as the first gate insulating layer 132, and the first transistor TR1 and the second transistor TR2 are solid.
  • gate electrode layers 120a and 120b constituting the first gate electrode 122 and the second gate electrode 124, and gate insulation constituting the first gate insulating layer 132 and the second gate insulating layer 134 are formed.
  • This is a so-called plane-separated solid-state electronic device (bottom gate type) having a structure in which the layer 130 and the conductor layer 140 constituting the first channel region 142 and the second channel region 144 are formed in this order.
  • the memory device 200d according to the fifth embodiment is different from the memory device 200 according to the first embodiment in that the first transistor TR1 and the second transistor TR2 are separated in a plane.
  • the memory according to the first embodiment has a structure in which the gate electrode 122 and the second gate electrode 124 are connected in parallel with each other being connected to different gate lines (first word line 120a and second word line 120b). As in the case of the device 200, the memory device does not cause the “write disturb problem” and the “read disturb problem”.
  • the memory device 200d according to the fifth embodiment is different from the memory device according to the first embodiment except that the solid-state electronic elements (the first transistor TR1 and the second transistor TR2) are plane-separated solid-state electronic elements. Since the configuration is the same as that of the memory device 200, the memory device 200 according to the first embodiment has a corresponding effect.
  • FIG. 30 is a diagram for explaining the memory device 200e according to the sixth embodiment.
  • 30A is a plan view of the memory device 200e
  • FIG. 30B is a cross-sectional view along A1-A1 in FIG. 30A
  • FIG. 30C is A2-A2 in FIG. 30A.
  • 30D is a cross-sectional view taken along the line A3-A3 in FIG. 30A
  • FIG. 30E is a cross-sectional view taken along the line A4-A4 in FIG. 30A.
  • FIG. 31 is a diagram for explaining the memory device 200e according to the sixth embodiment.
  • FIG. 31A is an enlarged cross-sectional view of a portion (solid-state electronic element 100e used in Embodiment 6) surrounded by the symbol R in FIG. 31D, and FIG. 31B is a first gate insulating layer. It is a figure which shows the relationship between coercive voltage Vc1 of 132 (130), and the write voltage (+ Vw, -Vw) of 1st transistor TR1.
  • the memory device 200e according to the sixth embodiment is basically a plane-separated solid-state electronic device, as in the memory device 200d according to the fifth embodiment, but as shown in FIGS. This is different from the memory device 200d according to the fifth embodiment in that the solid-state electronic element is a top gate type.
  • the second gate insulating layer 134 is formed of the same ferroelectric layer as the first gate insulating layer 132, and the first transistor TR1 and the second transistor TR2 are solid.
  • a conductor layer 140 that forms the first channel region 142 and the second channel region 144, and a gate insulating layer 130 that forms the first gate insulating layer 132 and the second gate insulating layer 134.
  • a so-called plane-separated (top gate) solid-state electronic device having a structure in which the gate electrode layers 120a and 120b constituting the first gate electrode 122 and the second gate electrode 124 are formed in this order.
  • the memory device 200e according to the sixth embodiment is different from the memory device 200d according to the fifth embodiment in that the solid-state electronic element 100e has a top gate structure, but the first gate electrode 122 and the second gate are different. Since the electrodes 124 are connected in parallel with being connected to different gate lines 120a and 120b, the “write disturb problem” and the “read disturb” are the same as in the memory device 200d according to the fifth embodiment. It becomes a memory device that does not cause "problems".
  • the memory device 200e according to the sixth embodiment has the same configuration as that of the memory device 200d according to the fifth embodiment except that the solid-state electronic element 100e has a top gate structure. Among the effects of the memory device 200d according to FIG.
  • the memory devices 200d and 200e (and the solid electronic elements 100d and 100e) according to the fifth and sixth embodiments are the same as the memory devices 200, 200a to 200c (and the solid electronic elements 100, 100a to 100c) according to the first to fourth embodiments.
  • a liquid material for example, MOD (Metal Organic Decomposition) material, sol-gel material, nanoparticle dispersed liquid material
  • It can also be manufactured using an embossing technique.
  • Embodiment 5 A method for manufacturing the memory devices 200d and 200e according to the fifth and sixth embodiments will be described using the method for manufacturing the memory device 200d according to the fifth embodiment as an example.
  • FIG. 32 is a view for explaining the method for manufacturing the memory device 200d according to the fifth embodiment.
  • FIG. 32A to FIG. 32E are process diagrams.
  • the first step is a step of forming a gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124) on the surface of the solid substrate 110. (See FIGS. 32 (a) to 32 (b)).
  • a gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124) made of platinum (Pt) is formed on the surface of the solid substrate 110 made of “substrate”.
  • a gate electrode layer made of platinum (Pt) is formed on the surface of the solid substrate 110 by using a sputtering method and photolithography, but a vacuum deposition method (for example, an EB deposition method) or a CVD method is used.
  • a gate electrode layer made of platinum (Pt) may be formed on the surface of the solid substrate 110 by using a method and photolithography, or by using a sol-gel solution containing a platinum material and an embossing technique using an uneven mold.
  • a gate electrode layer made of platinum (Pt) may be formed on the surface of the solid substrate 110.
  • the second step is a step of forming the gate insulating layer 130 on the surfaces of the solid substrate 110 and the gate electrode layers 120a, 120b, 122, and 124 (see FIG. 32C).
  • a gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124 is formed on the surface of the solid substrate 110 by sputtering.
  • a layer made of PZT is formed so as to cover, and then the layer made of PZT is polished by CMP to form the gate insulating layer 130.
  • the third step is a conductor layer including a first channel region 142, a second channel region 144, a third channel region 146, and a connection layer continuous to these channel regions on the surface of the gate insulating layer 130.
  • 140 is a step of forming 140 (see FIG. 32D).
  • the first channel region 142, the second channel region 144, the third channel region 146, and the channel regions are continuously formed on the surface of the gate insulating layer 130 by using a sputtering method and photolithography.
  • a conductor layer 140 including a connection layer is formed.
  • an oxide conductor material made of indium tin oxide (ITO) having a carrier concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is used. .
  • the fourth step is a step of forming a resistance-reducing metal layer 170 in a predetermined region on the surface of the conductor layer 140 (see FIG. 32E).
  • a resistance-reducing metal layer 170 is formed in a region intersecting the first gate electrode line or the second gate line 120b in the connection layer of the conductor layer 140.
  • the memory device 200d according to the fifth embodiment can be manufactured.
  • the resistance-reducing metal layer 170, the conductor layer 140, the gate insulating layer 130, and the gate electrode layer are formed on the surface of the solid substrate 110.
  • the gate electrode 122 and the second gate electrode 124) are formed in this order, the memory device 200e according to the sixth embodiment can be manufactured.
  • the memory device 200d according to the fifth embodiment can also be manufactured by performing the following first to fourth steps in this order.
  • the gate electrode layer (the first gate line 120a, the second gate line 120b, the first gate electrode 122, and the second gate electrode 124) and the resistance reducing layer are used.
  • the metal layer 170 is formed of a layer made of nickel lanthanum oxide (LaNiO 3 ).
  • another method for manufacturing the memory device 200d according to Embodiment 5 will be described in the order of steps.
  • 33 to 35 are views for explaining another method of manufacturing the memory device 200d according to the fifth embodiment.
  • FIGS. 34 (a) to 34 (e) and FIGS. 35 (a) to 35 (f) are process diagrams.
  • the first step is a step of forming a gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124) on the surface of the solid substrate 110. (See FIG. 33).
  • a functional liquid material to be nickel oxide lanthanum (LaNiO 3 ) is prepared by heat treatment. Specifically, a solution (solvent: 2-methoxyethanol) containing a metal inorganic salt (lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)) is prepared.
  • a solution solvent: 2-methoxyethanol
  • a metal inorganic salt lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)
  • a solid substrate comprising “an insulating substrate having an STO (SrTiO) layer formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer”.
  • a functional liquid material is applied to one surface at 110 using a spin coating method (for example, 500 rpm for 25 seconds), and then the solid substrate 110 is placed on a hot plate and dried at 60 ° C. for 1 minute.
  • a precursor composition layer 120 ′ (layer thickness: 300 nm) of nickel lanthanum oxide is formed.
  • the step of the gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124) is formed.
  • the precursor composition layer 120 ′ is stamped at 150 ° C. to form a stamp structure in the precursor composition layer 120 ′.
  • the pressure at the time of embossing is 5 MPa.
  • the precursor composition layer 120 ′ is etched on the entire surface under weak conditions to correspond to the gate electrode layers (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124).
  • the precursor composition layer 120 ′ is completely removed from the region other than the region to be performed (entire etching step).
  • the whole surface etching process is performed using a wet etching technique (HF: HCl solution) without using a vacuum process.
  • the precursor composition layer 120 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, thereby oxidizing the precursor composition layer 120 ′ from the precursor composition layer 120 ′ as shown in FIG.
  • a gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124) made of nickel lanthanum is formed.
  • the gate insulating layer 130 is formed on the surface of the solid substrate 110 and the gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124). (See FIG. 34).
  • a gate electrode layer (first gate line 120a, second gate line 120b, first gate electrode 122, and second gate electrode 124 is formed on the surface of the solid substrate 110. ) Is applied to form a film 130 ′ containing a ferroelectric material material (eg, a PZT sol-gel solution).
  • a ferroelectric material material eg, a PZT sol-gel solution
  • the film 130 ′ containing the material of the ferroelectric material is formed on the film 130 ′.
  • the film 130 ′ containing the raw material of the ferroelectric material is flattened.
  • the gate insulating layer 130 is formed by performing a heat treatment on the film 130 ′ containing the raw material of the ferroelectric material using an RTA apparatus.
  • the first channel region 142, the second channel region 144, the third channel region 146, and the connection layer continuous to the channel regions 142, 144, 146 are formed on the surface of the gate insulating layer 130. (See FIGS. 35A to 35E).
  • a solution containing a raw material of an oxide conductive material (for example, an ITO sol-gel solution) is applied to the surface of the gate insulating layer 130 to thereby form an oxide conductive layer.
  • a film 140 ′ containing a raw material of the conductive material is formed.
  • the solution containing the raw material for the oxide conductive material contains impurities having a concentration such that the carrier concentration of the conductor layer 140 is in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed. Is added.
  • the embossing is performed on the film 140 ′ containing the raw material of the oxide conductive material. Processing. At this time, the raw material of the oxide conductor material is used so that the first channel region 142, the second channel region 144, and the third channel region 146 have a predetermined layer thickness within a range of 5 nm to 100 nm when completed. An embossing process is performed on the film 140 ′ including the film.
  • the film 140 ′ containing the raw material of the oxide conductor material is etched on the entire surface under weak conditions, so that the film 140 containing the raw material of the oxide conductor material is obtained from a region other than the region corresponding to the conductor layer 140. ′ Is completely removed, and then a heat treatment is performed on the film 140 containing the raw material of the oxide conductive material using an RTA apparatus, so that the first channel region 142 and the first channel are formed as shown in FIG.
  • a conductor layer 140 including a two-channel region 144, a third channel region 146, and a connection layer continuous to the channel regions 142, 144, 146 is formed. Note that the first channel region 142 and the second channel region 144 are separated.
  • the fourth step is a step of forming the resistance-reducing metal layer 170 in a predetermined region on the surface of the conductor layer 140 (see FIG. 35F).
  • a resistance-reducing metal layer 170 is formed in a region intersecting the first gate line 120a or the second gate line 120b in the connection layer of the conductor layer 140.
  • the resistance reducing metal layer 170 is formed by the following method.
  • a functional liquid material to be nickel oxide lanthanum (LaNiO 3 ) is prepared by heat treatment. Specifically, a solution (solvent: 2-methoxyethanol) containing a metal inorganic salt (lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)) is prepared.
  • a solution solvent: 2-methoxyethanol
  • a metal inorganic salt lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)
  • a functional liquid material is applied to the surfaces of the gate insulating layer 130 and the conductor layer 140 using a spin coating method (for example, 500 rpm for 25 seconds), and then the solid substrate 110 is placed on a hot plate at 60 ° C. Is dried for 1 minute to form a lanthanum oxide precursor composition layer 170 ′ (layer thickness: 300 nm).
  • the precursor composition layer 170 ′ is embossed at 150 ° C. to thereby form the precursor composition layer 170.
  • the pressure at the time of embossing is 5 MPa.
  • the precursor composition layer 170 ′ is etched on the entire surface under weak conditions to completely remove the precursor composition layer 170 ′ from a region other than the region corresponding to the resistance reducing metal layer 170 (entire etching step). ).
  • the whole surface etching process is performed using a wet etching technique (HF: HCl solution) without using a vacuum process.
  • the precursor composition layer 170 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, thereby oxidizing the precursor composition layer 170 ′ from the precursor composition layer 170 ′ as shown in FIG.
  • a resistance-reducing metal layer 170 made of nickel lanthanum is formed.
  • the memory device 200d according to the fifth embodiment can be manufactured.
  • the memory device 200d according to Embodiment 5 can be manufactured using a liquid material without using a vacuum process.
  • the resistance-reducing metal layer 170, the conductor layer 140, the gate insulating layer 130, and the gate electrode layer are formed on the surface of the solid substrate 110.
  • the gate electrode 122 and the second gate electrode 124) are formed in this order, the memory device 200e according to the sixth embodiment can be manufactured.
  • the resistance reduction metal layer 170 may be formed by embedding a material constituting the resistance reduction metal layer 170 in the recess while providing a recess in a predetermined region of the solid substrate 110 using an embossing technique. Good.
  • FIG. 36 is a diagram for explaining the memory device 200f according to the seventh embodiment.
  • 36 (a) is a plan view of the memory device 200f
  • FIG. 36 (b) is a cross-sectional view along A1-A1 in FIG. 36 (a)
  • FIG. 36 (c) is A2-A2 in FIG. 36 (a).
  • FIG. 36 (d) is a cross-sectional view taken along line A3-A3 of FIG. 36 (a).
  • Reference numeral 180 indicates a semiconductor substrate
  • reference numeral 182 indicates a source region
  • reference numeral 184 indicates a source region / drain region
  • reference numeral 186 indicates a drain region.
  • FIG. 37 is a diagram for explaining the memory device 200f according to the seventh embodiment.
  • FIG. 37A is an enlarged cross-sectional view of a portion (solid-state electronic element 100f used in Embodiment 7) surrounded by the symbol R in FIG. 36C, and
  • FIG. 36B is the first gate insulating layer 132. It is a figure which shows the relationship between the coercive voltage Vc1 of (130), and the write voltage (+ Vw, -Vw) of 1st transistor TR1.
  • the memory device 200f according to the seventh embodiment basically has a top gate configuration similar to the memory device 200e according to the sixth embodiment.
  • the first transistor TR1 and the second transistor The transistor TR2 and the third transistor TR3 are different from the case of the memory device 200e according to the sixth embodiment in that the transistor TR2 and the third transistor TR3 are formed of MFS (Metal-Ferroelectric-Semiconductor) type transistors formed on the surface of the semiconductor substrate 180.
  • MFS Metal-Ferroelectric-Semiconductor
  • the first channel region 142 and the second channel region 144 include the predetermined source region 182 formed on the surface of the semiconductor substrate 180, the predetermined source region / drain region 184, and Located between any two regions of the predetermined drain region 186, the first gate insulating layer 132 is formed to cover the first channel region 142, and the second gate insulating layer 134 is formed from the second channel region.
  • the first gate electrode 122 is formed to face the first channel region 142 with the first gate insulating layer 132 interposed therebetween, and the second gate electrode 124 is formed to cover the second gate insulating layer 134.
  • the second channel region 144 is formed so as to face the second channel region 144.
  • the memory device 200f according to the seventh embodiment is different from the first embodiment in that the first transistor TR1, the second transistor TR2, and the third transistor TR3 are formed of MFS type transistors formed on the surface of the semiconductor substrate 180. 6, the first transistor TR1 for information storage and the second transistor TR2 for reading / writing information are different from each other, but the first gate electrode 122 and the second gate electrode 124 are different gate lines. Since it has a structure of being connected in parallel with being connected to 120a and 120b, as in the case of the memory device 200e according to the sixth embodiment, when used for a memory cell of a NAND type memory device, the “write disturb problem” and Memories that do not cause the “read disturb problem” The Lee apparatus.
  • the memory device 200f according to the seventh embodiment an effect that the memory device can be manufactured at a low manufacturing cost by using a general semiconductor process is also obtained.
  • the memory device 200f according to the seventh embodiment is different from the memory device 200f in that the first transistor TR1, the second transistor TR2, and the third transistor TR3 are composed of MFS type transistors formed on the surface of the semiconductor substrate 180. Since the memory device 200e according to the sixth embodiment has the same configuration as the memory device 200e, the memory device 200e according to the sixth embodiment has a corresponding effect.
  • FIG. 38 is a diagram for explaining a memory device 200g (not shown) according to the eighth embodiment.
  • the cross-section of the main part of the solid-state electronic element 100g constituting the memory device 200g according to the eighth embodiment is shown enlarged.
  • the memory device 200g according to the eighth embodiment has basically the same configuration as the memory device 200f according to the seventh embodiment, but as illustrated in FIG. 38, the first transistor TR1, the second transistor TR2, and the third transistor
  • the transistor TR3 is different from the memory device 200f according to the seventh embodiment in that the transistor TR3 is formed of an MFIS (Metal-Ferroelectric-Insulator-Semiconductor) type transistor formed on the surface of the semiconductor substrate 180.
  • MFIS Metal-Ferroelectric-Insulator-Semiconductor
  • the paraelectric buffer layer is interposed between the first channel region 142 and the second channel region 144 and the first gate insulating layer 132 and the second gate insulating layer 134. 190 is formed.
  • the memory device 200g according to the eighth embodiment is different from the first embodiment in that the first transistor TR1, the second transistor TR2, and the third transistor TR3 are MFIS transistors formed on the surface of the semiconductor substrate 170. 7 differs from the memory device 200f according to FIG. 7 in that the first transistor TR1 for information storage and the second transistor TR2 for information reading / writing are different from each other in that the first gate electrode 122 and the second gate electrode 124 are different gate lines. Since it has a structure connected in parallel with being connected to 120a, 120b, similarly to the case of the memory device 200f according to the seventh embodiment, when used for a memory cell of a NAND type memory device, the “write disturb problem” and Does not cause "read disturb problem” The Molly apparatus.
  • the semiconductor substrate 180 for example, Si
  • the ferroelectric layer for example, PZT
  • the memory device 200g according to the eighth embodiment is different from the memory device 200g in that the first transistor TR1, the second transistor TR2, and the third transistor TR3 are made of MFIS type solid-state electronic elements formed on the surface of the semiconductor substrate 180. Has the same configuration as that of the memory device 200f according to the seventh embodiment, and thus has a corresponding effect among the effects of the memory device 200f according to the seventh embodiment.
  • FIG. 39 is a diagram for explaining a memory device 200h (not shown) according to the ninth embodiment.
  • FIG. 39 shows an enlarged cross-sectional view of the main part of the solid-state electronic element 100h constituting the memory device 200h according to the ninth embodiment.
  • the memory device 200h according to the ninth embodiment basically has the same configuration as that of the memory device 200g according to the eighth embodiment.
  • the first transistor TR1, the second transistor TR2, and the third transistor The transistor TR3 is different from the memory device 200g according to the eighth embodiment in that the transistor TR3 is formed of an MFMIS (Metal-Ferroelectric-Metal-Insulator-Semiconductor) type solid-state electronic element formed on the surface of the semiconductor substrate 180.
  • MFMIS Metal-Ferroelectric-Metal-Insulator-Semiconductor
  • the floating electrode 192 is formed between the paraelectric buffer layer 190, the first gate insulating layer 132, and the second gate insulating layer 134.
  • the first transistor TR1, the second transistor TR2, and the third transistor TR3 are formed of MFMIS type solid-state electronic elements formed on the surface of the semiconductor substrate 180.
  • the first transistor TR1 for information storage and the second transistor TR2 for information reading / writing are different from each other in the first gate electrode 122 and the second gate electrode 124, respectively. Since it has a structure of being connected in parallel with being connected to the gate lines 120a and 120b, similarly to the case of the memory device 200g according to the eighth embodiment, the “write disturb problem” is used when used for the memory cell of the NAND type memory device. ”And“ read disturb problem ” A memory device.
  • the gate insulating layer 132 having a large residual polarization amount, There is also an effect that the charge mismatch between the semiconductor substrate 180 with a small amount of remanent polarization and the semiconductor substrate 180 with a small amount of remanent polarization can be relaxed.
  • the memory device 200h according to the ninth embodiment is different from the memory device 200h in that the first transistor TR1, the second transistor TR2, and the third transistor TR3 are made of MFMIS type solid-state electronic elements formed on the surface of the semiconductor substrate 180.
  • the first transistor TR1, the second transistor TR2, and the third transistor TR3 are made of MFMIS type solid-state electronic elements formed on the surface of the semiconductor substrate 180.
  • the memory devices 200f to 200h can be manufactured using a general semiconductor process, but the gate insulating layer, the gate electrode layer, the paraelectric material
  • the buffer layer and the floating electrode can also be formed using a liquid material (for example, MOD (Metal Organic Organic Decomposition) material, sol-gel material, nanoparticle-dispersed liquid material).
  • a liquid material for example, MOD (Metal Organic Organic Decomposition) material, sol-gel material, nanoparticle-dispersed liquid material.
  • test example when information is written to a predetermined selected cell using a memory device in which the separation structure of the first transistor TR1 and the second transistor TR2 is a stacked separation type, the “first connected to the selected cell” This is a test example showing that it is preferable to apply a ground potential to the second word line instead of bringing the two word lines into a floating state.
  • Memory Device A test was performed using a solid-state electronic element having the same structure as the solid-state electronic element 100 in the memory device 200 according to the first embodiment.
  • Vw ⁇ 8 V
  • the pulse width of the writing pulse was changed in the range of 5 ⁇ 10 ⁇ 6 seconds to 5 ⁇ 10 ⁇ 1 seconds (5 ⁇ sec to 500 msec).
  • FIG. 40 is a diagram showing the results of test examples. As can be seen from FIG. 40, in the writing method 2, even when the pulse width was shorter than that in the writing method 1, a large S / N ratio was obtained. That is, it has been clarified that the writing method 2 can write information to the selected cell at a higher speed than the writing method 1.
  • the memory cell block, the manufacturing method thereof, the memory device, and the driving method of the memory device according to the present invention have been described based on the above embodiment, but the present invention is not limited to this and does not depart from the gist thereof. For example, the following modifications are possible.
  • the solid electronic element is applied to the NAND memory, but the present invention is not limited to this.
  • the solid electronic element can be applied to a switch circuit or other electronic circuits.
  • an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer, for example, is used as the solid substrate 110.
  • an insulating substrate made of an SiO 2 substrate or other insulating substrates can be used.
  • Pt is used as the first gate electrode layer 120.
  • a semiconductor substrate such as a quartz glass substrate, an SiO 2 / Si substrate, an alumina (Al 2 O 3 ) substrate, an SRO (SrRuO 3 ) substrate or an STO (SrTiO) substrate, an Si substrate, an SiC substrate, or the like is used. You can also
  • the present invention is not limited to this.
  • the first gate electrode layer 120 or the second gate electrode layer 160 for example, Au, Ag, Al, Ti, ITO, In 2 O 3, Sb—In 2 O 3 , Nb—TiO 2 , ZnO, Al—ZnO, lanthanum nickel oxide (LaNiO 3), Ga-ZnO , IGZO, RuO 2 and IrO 2 and Nb-STO, SrRuO 2, LaNiO 3, BaPbO 3, LSCO, LSMO, be used YBCO other perovskite-type conductive oxide it can.
  • a pyrochlore type conductive oxide and an amorphous conductive oxide can also be used.
  • PZT Pb (Zr x , Ti 1-x ) O 3
  • PZT Pb (Zr x , Ti 1-x ) O 3
  • an oxide conductor made of indium tin oxide (ITO), for example, is used as the conductor layer 140.
  • ITO indium tin oxide
  • the present invention is not limited to this.
  • An oxide conductor material such as (RuO 2 ), iridium oxide (IrO 2 ), tin oxide (SnO 2 ), tin monoxide SnO, or niobium-doped titanium dioxide (Nb—TiO 2 ) can be used.
  • an amorphous conductive oxide such as indium gallium zinc composite oxide (IGZO), gallium-doped indium oxide (In—Ga—O (IGO)), or indium-doped zinc oxide (In—Zn—O (IZO)) is used. be able to.
  • IGZO indium gallium zinc composite oxide
  • IGO gallium-doped indium oxide
  • IZO indium-doped zinc oxide
  • strontium titanate (SrTiO 3 ), niobium-doped strontium titanate (Nb—SrTiO 3 ), strontium barium composite oxide (SrBaO 3 ), strontium calcium composite oxide (SrCaO 3 ), strontium ruthenate (SrRuO 2 ), Nickel lanthanum oxide (LaNiO 3 ), titanium lanthanum oxide (LaTiO 3 ), copper lanthanum oxide (LaCuO 3 ), nickel neodymium oxide (NdNiO 3 ), nickel yttrium oxide (YNiO 3 ), lanthanum calcium manganese composite oxide (LCMO) , Barium leadate (BaPbO 3 ), LSCO (La x Sr 1-x CuO 3 ), LSMO (La 1-x Sr x MnO 3 ), YBCO (YBa 2 Cu 3 O 7-x ), LNTO ( La (NI 1-x Ti x ) O 3
  • the conductor layer made of an oxide conductor is used as the channel layer.
  • the present invention is not limited to this.
  • a semiconductor layer made of Si, Ge, SiC, SiGe, GaAs, GaP, GaN, ZnS, ZeSe, ZnO, CdS, CuInSe 2 or the like can be used.
  • SiO 2 is used as the second gate insulating layer 150, but the present invention is not limited to this.
  • it is also SiO 2, Al 2 O 3, BZN (Bi 1.5 Zn 1.0 Nb 1.5 O 7) LaAlO 3, be used as HfO 2.
  • the resistance-reducing conductor layer is formed in the upper layer or the lower layer of the connection layer, but the present invention is not limited to this.
  • the conductor layer or the semiconductor layer constituting the connection layer may be formed thicker than the conductor layer or the semiconductor layer constituting the first channel region or the second channel region. Even with this configuration, it is possible to prevent an undesirable switching phenomenon from occurring in a portion of the connection layer located at a position intersecting the first word line or the second word line.
  • the resistance of the conductor layer or the semiconductor layer constituting the connection layer can be reduced.
  • the conductive layer or the semiconductor layer constituting the connection layer can be made thicker than the conductive layer or the semiconductor layer constituting the first channel region or the second channel region by using an embossing molding technique or the like. it can.
  • the conductor layer or semiconductor layer constituting the connection layer has the same thickness as the conductor layer or semiconductor layer constituting the first channel region and the second channel region.
  • the present invention is not limited to this.
  • the conductor layer or the semiconductor layer constituting the connection layer may be formed thicker than the conductor layer or the semiconductor layer constituting the first channel region and the second channel region. With such a configuration, it is possible to reduce the resistance of the conductor layer or the semiconductor layer constituting the connection layer.
  • the conductive layer or the semiconductor layer constituting the connection layer can be made thicker than the conductive layer or the semiconductor layer constituting the first channel region and the second channel region by using an embossing molding technique or the like. it can.
  • Solid electronic device 110: Solid substrate, 120, 120a, 120b, 120c, 160, 160a, 160b, 160c ...
  • Gate electrode layer 122, 162 ... First gate electrode, 124, 164 ... Second gate electrode 126, 166 ... third gate electrode, 130, 150, 930 ... gate insulating layer, 132, 152, ... first gate insulating layer, 134, 154 ... second gate insulating layer, 136, 156 ... third gate insulating layer , 140 ... conductor layer, 142 ... first channel region, 144 ... second channel region, 146 ... third channel region, 170 ... metal layer for resistance reduction, 180 ... semiconductor substrate, 182 ... source region, 184 ...

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Abstract

　本発明のメモリーセルブロックは、強誘電体層からなる第１ゲート絶縁層を有する情報記憶用のＴＲ１と、第２ゲート絶縁層を有する情報読み出し／書き込み用のＴＲ２とが並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されている。第１チャネル領域及び第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなる。隣接する２つのメモリーセルは、第１チャネル領域及び第２チャネル領域に連続する接続層によって接続されている。　ＮＡＮＤ型メモリー装置に用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることがなくなる。また、第１チャネル領域及び第２チャネル領域と接続層とを１回の工程で形成することが可能となる。また、第１チャネル領域及び第２チャネル領域と接続層との間の接触抵抗を低減することが可能となる。

Description

メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法
　本発明は、メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法に関する。
　従来、ゲート絶縁層に強誘電体材料を用いる固体電子素子が知られている（例えば、特許文献１参照。）。
　図４１は、従来の固体電子素子９００を説明するために示す図である。図４２は、従来の固体電子素子９００におけるスイッチング動作を説明するために示す図である。図４２（ａ）はオン状態を示す図であり、図４２（ｂ）はオフ状態を示す図である。
　従来の固体電子素子９００は、図４１に示すように、ソース電極９５０及びドレイン電極９６０と、ソース電極９５０とドレイン電極９６０との間に位置するチャネル層９４０と、チャネル層９４０の導通状態を制御するゲート電極９２０と、ゲート電極９２０とチャネル層９４０との間に形成され、強誘電体材料からなるゲート絶縁層９３０とを備える。なお、図４１において、符号９１０は絶縁性基板を示す。
　従来の固体電子素子９００において、ゲート電極９２０に正の電位を与えた場合には、図４２（ａ）に示すようにチャネル層９４０にチャネル９４０ａが形成され、ドレイン電極９６０からソース電極９５０に電流が流れる状態となる。その一方で、ゲート電極９２０に零又は負の電位を与えた場合には、図４２（ｂ）に示すように、チャネル層９４０が空乏化して空乏層９４０ｂが形成され、ドレイン電極９６０とソース電極９５０との間に電流が流れない状態となる。
　なお、従来の固体電子素子９００においては、ゲート絶縁層９３０を構成する材料として、強誘電体材料（例えば、ＢＬＴ（（Ｂｉ４－ｘ，Ｌａｘ）Ｔｉ３Ｏ１２）又はＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３）。）が使用され、チャネル層９４０を構成する材料として、酸化物導電性材料（例えば、インジウム錫酸化物（ＩＴＯ）。）が使用されている。
　このため、従来の固体電子素子９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。
　また、従来の固体電子素子９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため、ゲート絶縁層９３０にヒステリシス特性を持たせることができる。このため、ゲート絶縁層９３０のヒステリシス特性を利用して、ゲート絶縁層９３０に情報を書き込んだりゲート絶縁層９３０から情報を読み出したりすることができるようになり、従来の固体電子素子９００をメモリー素子として使用することができる。
　図４３は、ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。図４４は、ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。図４４（ａ）はゲート絶縁層９３０に「１」の情報を書き込んでいる様子を示し、図４４（ｂ）はゲート絶縁層９３０に「０」の情報を書き込んでいる様子を示す。図４５は、ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。図４５（ａ）はゲート絶縁層９３０が「１」の情報を保持している場合を示し、図４５（ｂ）はゲート絶縁層９３０が「０」の情報を保持している場合を示す。なお、図４３において、符号Ｖｃはゲート絶縁層９３０の抗電圧を示す。
　従来の固体電子素子９００においては、ゲート絶縁層９３０が、図４３に示すようなヒステリシス特性を有するため、図４４に示すように、ソース電極９５０及びドレイン電極９６０を接地電位に落とした状態で、ゲート電極９２０に書き込み電圧±Ｖｗを印加することによりゲート絶縁層９３０に「１」又は「０」の情報を書き込むことができる。すなわち、図４４（ａ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における正の抗電圧（＋Ｖｃ）よりも高い書き込み電圧（＋Ｖｗ）を印加することにより、ゲート絶縁層９３０に「１」の情報を書き込むことができる。また、図４４（ｂ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における負の抗電圧（－Ｖｃ）よりも低い書き込み電圧（－Ｖｗ）を印加することにより、ゲート絶縁層９３０に「０」の情報を書き込むことができる。
　また、従来の固体電子素子９００においては、ゲート絶縁層９３０が、図４３に示すようなヒステリシス特性を有するため、図４５に示すように、ゲート電極９２０に正の抗電圧（＋Ｖｃ）よりも低く負の抗電圧（－Ｖｃ）よりも高い電圧しか印加されていない状態のもとで、ソース電極９５０とドレイン電極９６０との間に所定の電圧を印加することにより、ゲート絶縁層９３０から情報を読み出すことができる。すなわち、ゲート絶縁層９３０が「１」の情報を保持しているときには、図４５（ａ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れる状態となり、ゲート絶縁層９３０が「０」の情報を保持しているときには、図４５（ｂ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れない状態となるため、電流が流れるか否かを目印にしてゲート絶縁層９３０から情報を読み出すことができる。
特開２００６－１２１０２９号公報
　ところで、従来の固体電子素子９００においては、図４５からも分かるように、ゲート電極９２０に、正の抗電圧（＋Ｖｃ）よりも低く負の抗電圧（－Ｖｃ）よりも高い電圧を印加してもゲート絶縁層９３０に書き込まれた情報は保持されるため、従来の固体電子素子９００をメモリー素子として使用することができる。従って、従来の固体電子素子９００を、大容量化に向いたＮＡＮＤ型メモリー装置のメモリーセルに使用することが考えられる。
　しかしながら、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には以下のような問題がある。
　図４６及び図４７は、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。このうち、図４６は固体電子素子９００に新しい情報を書き込もうとした場合の問題点を説明するために示す図である。図４７は固体電子素子９００に書き込まれている情報を読み出そうとした場合の問題点を説明するために示す図であり、なお、図４６及び図４７において、符号ＳＷは、ブロック選択トランジスタを示す。
　従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、図４６に示すように、ビット線ＢＬ及びプレート線ＰＬの電位を接地電位に落とすことにより選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とした後、選択セルＭ６のゲート電極に「＋Ｖｗ」又は「－Ｖｗ」の書き込み電位を与えて選択セルＭ６に情報を書き込む。しかしながら、この場合、非選択セルＭ０～Ｍ５，Ｍ７のうち１個でもオフの非選択セルが存在する場合、選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とすことができないことから、非選択セルＭ０～Ｍ５，Ｍ７が保持する情報を破壊することなく選択セルＭ６に新しい情報を書き込むことができないという問題がある。本明細書においては、このような問題を「書き込みディスターブ問題」ということにする。
　また、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択されたメモリーセル（以下、選択セルという。）Ｍ６に保持されている情報を読み出そうとした場合、図４７に示すように、選択されていないメモリーセル（以下、非選択セルという。）Ｍ０～Ｍ５，Ｍ７をすべてオンにした状態でビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加し、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断する。しかしながら、この場合、非選択セルＭ０～Ｍ５，Ｍ７をすべてオンにすることが必要となるため、その過程で非選択セルＭ０～Ｍ５，Ｍ７のすべてに「１」の情報が書き込まれてしまい、非選択セルＭ０～Ｍ５，Ｍ７が保持する情報を破壊してしまうという問題がある。本明細書においては、このような問題を「読み出しディスターブ問題」ということにする。
　このように、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には、選択セルに新しい情報を書き込もうとした場合及び選択セルに保持されている情報を読み出そうとした場合のいずれにおいても以上のような重大な問題（「書き込みディスターブ問題」及び「読み出しディスターブ問題」）がある。
　なお、このような問題は、従来の固体電子素子９００を用いるメモリー装置のみに発生し得る問題ではなく、ゲート絶縁層に強誘電体材料を用いる固体電子素子を用いるメモリー装置全般に発生し得る問題である。
　そこで、本発明は、上記した問題を解決するためになされたもので、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのない固体電子素子からなるメモリーセルブロック及びその製造方法を提供することを目的とする。また、このようなメモリーセルブロックを用いるメモリー装置及びメモリー装置の駆動方法を提供することを目的とする。
［１］本発明のメモリーセルブロックは、第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックであって、前記第１チャネル領域及び前記第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなり、前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記第１チャネル領域及び前記第２チャネル領域に連続しかつこれらのチャネル領域と同一工程で形成される導電体層又は半導体層からなる接続層によって接続されていることを特徴とする。
　このため、本発明のメモリーセルブロックによれば、これをＮＡＮＤ型メモリー装置のメモリーセルに用いることにより、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置を構成することが可能となる。
　すなわち、本発明のメモリーセルブロックをＮＡＮＤ型メモリー装置のメモリーセルブロックに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、後述する図５、図７、図１４、図１６、図１８及び図２０に示すように、少なくとも非選択セルＭ０～Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。これにより、少なくとも非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、本発明のメモリーセルブロックは、「書き込みディスターブ問題」を発生させることがないメモリーセルブロックとなる。なお、この場合、選択セルＭ６に新しい情報を書き込むとき、選択セルＭ６に接続された第２ワード線ＷＬ２６にはオン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆのどちらを印加してもよい。
　一方、本発明のメモリーセルブロックをＮＡＮＤ型メモリー装置のメモリーセルブロックに用いる場合において、例えば、選択セルＭ６に保持されている情報を読み出そうとした場合、後述する図６、図８、図１５、図１７、図１９及び図２１に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンになり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。このとき、いずれの第２ワード線も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０～Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、本発明のメモリーセルブロックは、「読み出しディスターブ問題」を発生させることがないメモリーセルブロックとなる。
　また、本発明のメモリーセルブロックによれば、第１チャネル領域及び第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなり、複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける第１チャネル領域及び第２チャネル領域に連続しかつこれらのチャネル領域と同一工程で形成される導電体層又は半導体層からなる接続層によって接続されているため、第１チャネル領域及び第２チャネル領域と接続層とを１回の工程で、すなわち、短い工程で形成することが可能となる。また、第１チャネル領域及び第２チャネル領域と接続層との間の接触抵抗を低減することが可能となる。
［２］本発明のメモリーセルブロックにおいては、前記前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層は、酸化物導電体材料からなることが好ましい。
　このような構成とすることにより、各チャネル領域におけるキャリア濃度を高くすることができるため、大きな電流を低い駆動電圧で高速に制御することが可能となる。
［３］本発明のメモリーセルブロックにおいては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて液体材料を用いて形成されたものであることが好ましい。
　このような構成とすることにより、型押し成形加工技術を用いてメモリーセルブロックを製造することが可能となるため、上記のように優れたメモリーセルブロックを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて製造することが可能となる。液体材料としては、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル溶液、ナノ粒子分散液体材料などを用いることができる。
［４］本発明のメモリーセルブロックにおいては、前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべて真空プロセルを用いることなく形成されたものであることが好ましい。
　このような構成とすることにより、真空プロセスを用いることなしにメモリーセルブロックを製造することが可能となるため、上記のように優れたメモリーセルブロックを従来よりも大幅に少ない製造エネルギーを用いて製造することが可能となる。
［５］本発明のメモリーセルブロックにおいては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて酸化物材料からなることが好ましい。
　このような構成とすることにより、ゲート電極層と、ゲート絶縁層と、導電体層又は半導体層を、すべて液体材料を用いて形成することができるようになる。また、信頼性の高い固体電子素子とすることができる。
［６］本発明のメモリーセルブロックにおいては、前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべてペロブスカイト構造を有することが好ましい。
　このような構成とすることにより、ゲート電極層と、ゲート絶縁層と、導電体層又は半導体層とが同一の結晶構造となり、格子欠陥の少ない高品質な固体電子素子を製造することが可能となる。
［７］本発明のメモリーセルブロックにおいては、前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層とがこの順序で形成された構造を有することができる。
　このような構成とすることにより、固体基板上に平面分離型のメモリーセルブロック（ボトムゲートタイプ）を構成することができる（後述する実施形態５参照。）。
［８］本発明のメモリーセルブロックにおいては、前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層とがこの順序で形成された構造を有することができる。
　このような構成とすることにより、固体基板上に平面分離型のメモリーセルブロック（トップゲートタイプ）を構成することができる（後述する実施形態６参照。）。
［９］本発明のメモリーセルブロックにおいては、前記第１トランジスタ及び前記第２トランジスタは、チャネル幅方向に並列して配置されていることが好ましい。
　このような構成とすることにより、第１トランジスタ及び第２トランジスタをスペース効率良く配置することが可能となる。
［１０］本発明のメモリーセルブロックにおいては、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極を構成する第１ゲート電極層と、前記第１ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第２ゲート絶縁層と、前記第２ゲート電極を構成する第２ゲート電極層とがこの順序で形成された構造を有することができる。
　このような構成とすることにより、固体基板上に、第１ゲート電極、第１ゲート絶縁層及び第１チャネル領域から構成される第１トランジスタと、第２チャネル領域、第２ゲート絶縁層及び第２ゲート電極から構成される第２トランジスタとがこの順序で積層された積層分離型のメモリーセルブロックを構成することができる（後述する実施形態１、３及び４参照。）。
［１１］本発明のメモリーセルブロックにおいては、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第２ゲート電極を構成する第２ゲート電極層と、前記第２ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と、前記第１ゲート電極を構成する第１ゲート電極層とがこの順序で形成された構造を有することができる。
　このような構成とすることにより、固体基板上に、第２ゲート電極、第２ゲート絶縁層及び第２チャネル領域から構成される第２トランジスタと、第１チャネル領域、第１ゲート絶縁層及び第１ゲート電極から構成される第１トランジスタとがこの順序で積層された積層分離型の固体電子素子を構成することができる（後述する実施形態２参照。）。
［１２］本発明のメモリーセルブロック（上記［１０］又は［１１］に記載のメモリーセルブロック）においては、前記第２ゲート絶縁層は、常誘電体層からなることが好ましい。
　このような構成とすることにより、後述する実施形態１、２及び４からも分かるように、上記した積層分離型の固体電子素子において、情報の書き込み及び読み出しを正しく行うことが可能となる。
［１３］本発明のメモリーセルブロック（上記［１０］又は［１１］に記載のメモリーセルブロック）においては、前記第２ゲート絶縁層は、強誘電体層からなることが好ましい。
　このような構成とすることによっても、後述する実施形態３からも分かるように、上記した積層分離型のメモリーセルブロックにおいて、情報の書き込み及び読み出しを正しく行うことが可能となる。
　なお、本発明のメモリーセルブロック（上記［１０］～［１３］のいずれかに記載のメモリーセルブロック）においては、導電体層又は半導体層のうち、第１ゲート電極との界面の近傍に第１チャネル領域が位置し、第２ゲート電極との界面の近傍に第２チャネル領域が位置することとなる。
　また、本発明のメモリーセルブロック（上記［１０］～［１３］のいずれかに記載のメモリーセルブロック）においては、第１チャネル領域及び第２チャネル領域の部分における導電体層又は半導体層の厚さは、所定のメモリーセルに保持されているオフ情報を読み出そうとしたときにおいて、所定のメモリーセル以外のメモリーセルにおいては、少なくとも第２チャネル領域が導通状態となる一方、所定のメモリーセルにおいては、第１チャネル及び第２チャネルを構成する導電体層又は半導体層全体が非導通状態となるような厚さに設定されていることが好ましい。
［１４］本発明のメモリーセルブロックにおいては、前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１チャネル領域及び前記第２チャネル領域は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、前記第１ゲート絶縁層は、前記第１チャネル領域を覆うように形成され、前記第２ゲート絶縁層は、前記第２チャネル領域を覆うように形成され、前記第１ゲート電極は、前記第１ゲート絶縁層を介して前記第１チャネル領域に対向するように形成され、前記第２ゲート電極は、前記第２ゲート絶縁層を介して前記第２チャネル領域に対向するように形成されていることが好ましい。
　このような構成とすることにより、半導体基板の表面に平面分離型の固体電子素子（ＭＦＳ（Metal-Ferroelectric-Semiconductor）型）を構成することができる（後述する実施形態７参照。）。その結果、一般的な半導体プロセスを用いて安価な製造コストでメモリーセルブロックを製造することができる。
［１５］本発明のメモリーセルブロック（上記［１４］に記載のメモリーセルブロック）においては、前記第１チャネル領域及び前記第２チャネル領域と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、常誘電体バッファ層が形成されていることが好ましい。
　このような構成とすることにより、半導体基板の表面に平面分離型のメモリーセルブロック（ＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型）を構成することができる（後述する実施形態８参照。）。これにより、半導体基板（例えばＳｉ）と、第１ゲート絶縁層及び第２ゲート絶縁層を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができる。
［１６］本発明のメモリーセルブロック（上記［１４］又は［１５］に記載のメモリーセルブロック）においては、前記常誘電体バッファ層と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、浮遊電極が形成されていることが好ましい。
　このような構成とすることにより、半導体基板の表面に平面分離型のメモリーセルブロック（ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型）を構成することができる（後述する実施形態９参照。）。これにより、ゲート絶縁層によるキャパシタと、常誘電体バッファ層によるキャパシタの面積を任意に調整することで、残留分極量が大きいゲート絶縁層と、残留分極量が小さい半導体基板との間の電荷ミスマッチを緩和することができる。
［１７］本発明のメモリー装置は、ビット線と、プレート線と、第１ワード線と、第２ワード線と、前記ビット線と前記プレート線との間にメモリーセルが複数個直列接続されたメモリーセルブロックと、前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備え、前記メモリーセルが、前記第１ゲート電極が第１ワード線に接続され、前記第２ゲート電極が第２ワード線に接続された状態で、並列に接続されてなるメモリー装置であって、前記メモリーセルブロックとして、本発明のメモリーセルブロックを備えることを特徴とする。
　このため、本発明のメモリー装置は、本発明の固体電子素子をＮＡＮＤ型メモリー装置のメモリーセルに用いた、大容量で、かつ、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　なお、本発明のメモリー装置においては、第２トランジスタは、ディプレッションタイプのトランジスタであってもよいし（後述する実施形態１～３，５～９参照。）、エンハンスメントタイプのトランジスタであってもよい（後述する実施形態４参照。）。いずれのタイプのトランジスタであっても、選択セルに対して情報の読み出しや書き込みを正しく行うことができるメモリー装置となる。また、第１トランジスタも、ディプレッションタイプのトランジスタであってもよいし、エンハンスメントタイプのトランジスタであってもよい。いずれのタイプのトランジスタであっても、選択セルに対して情報の読み出しや書き込みを正しく行うことができるメモリー装置となる。
［１８］本発明のメモリー装置においては、前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスタを介して前記ビット線又は前記プレート線に接続されていることが好ましい。
　このような構成とすることにより、ブロック選択トランジスタに与えるブロック選択信号により、所望のメモリーセルブロックを選択することができる。
［１９］本発明のメモリー装置においては、前記メモリーセルブロックとして、本発明のメモリーセルブロック（上記［７］～［９］のいずれかに記載のメモリーセルブロック）を備え、前記接続層のうち、平面的に見て前記第１ワード線又は前記第２ワード線と交差する位置に位置する前記接続層の上層又は下層に抵抗低減用導電体層が形成されていることが好ましい。
　このような構成とすることにより、第１ワード線又は第２ワード線と交差する位置に位置する接続層の部分で望ましくないスイッチング現象が生じることを防止することが可能となる。
［２０］本発明のメモリー装置においては、前記メモリーセルブロックとして、本発明のメモリーセルブロック（上記［７］～［９］のいずれかに記載のメモリーセルブロック）を備え、前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域又は前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことが好ましい。
　このような構成とすることによっても、第１ワード線又は第２ワード線と交差する位置に位置する接続層の部分で望ましくないスイッチング現象が生じることを防止することが可能となる。また、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域又は第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。
［２１］本発明のメモリー装置においては、前記メモリーセルブロックとして、本発明のメモリーセルブロック（上記［１０］～［１３］のいずれかに記載のメモリーセルブロック）を備え、前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域及び前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことが好ましい。
　このような構成とすることにより、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。
［２２］本発明のメモリー装置は、本発明のメモリー装置であって、前記メモリーセルブロックとして本発明のメモリーセルブロック（上記［１０］～［１３］のいずれかに記載のメモリーセルブロック）を備えるメモリー装置を用いて、所定のメモリーセル（以下、選択セルという。また、選択セルと同一のメモリーセルブロックに属するメモリーセルのうち選択セル以外のメモリーセルを非選択セルという。）に対して情報の書き込みを行うメモリー装置の駆動方法であって、少なくとも非選択セルに接続された第２ワード線にオン電圧Ｖｏｎを印加することにより非選択セルにおける前記第２トランジスタをオンにするとともに、選択セルに接続された第２ワード線には接地電位を与え、選択セルに接続された第１ワード線には第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び前記抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加することにより、選択セルに対する情報の書き込み動作を行うことを特徴とする。
　このため、本発明のメモリー装置の駆動方法によれば、後述する試験例からも分かるように、選択セルに対して高速に情報を書き込むことが可能となる。
［２３］本発明のメモリーセルブロックの製造方法は、第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックを製造するためのメモリーセルブロックの製造方法であって、前記第１チャネル領域及び前記第２チャネル領域並びに前記複数のメモリーセルのうち隣接する２つのメモリーセルを接続する接続層を同一工程で形成することを特徴とする。
［２４］本発明のメモリーセルブロックの製造方法においては、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を酸化物導電体材料を用いて形成することが好ましい。
［２５］本発明のメモリーセルブロックの製造方法においては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて液体材料を用いて形成することが好ましい。
［２６］本発明のメモリーセルブロックの製造方法においては、前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とをすべて真空プロセスを用いることなく形成することが好ましい。
［２７］本発明のメモリーセルブロックの製造方法においては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて酸化物材料を用いて形成することが好ましい。
　本発明のメモリーセルブロックの製造方法によれば、上記したように優れた本発明のメモリーセルブロックを製造することができる。
実施形態１～９における各固体電子素子１００～１００ｈの構造を説明するために示す図表である。 実施形態１に係るメモリー装置２００の回路図である。 実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報書き込み時の駆動波形を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報読み出し時の駆動波形を示す図である。 実施形態２に係るメモリー装置２００ａを説明するために示す図である。 実施形態２に係るメモリー装置２００ａを説明するために示す図である。 実施形態３に係るメモリー装置２００ｂの回路図である。 実施形態３に係るメモリー装置２００ｂを説明するために示す図である。 実施形態３に係るメモリー装置２００ｂを説明するために示す図である。 実施形態３に係るメモリー装置２００ｂにおける情報書き込み動作を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂにおける情報読み出し動作を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂにおける情報書き込み時の駆動波形を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂにおける情報読み出し時の駆動波形を示す図である。 実施形態４に係るメモリー装置２００ｃにおける情報書き込み動作を説明するために示す図である。 実施形態４に係るメモリー装置２００ｃにおける情報読み出し動作を説明するために示す図である。 実施形態４に係るメモリー装置２００ｃにおける情報書き込み時の駆動波形を説明するために示す図である。 実施形態４に係るメモリー装置２００ｃにおける情報読み出し時の駆動波形を示す図である。 実施形態３に係るメモリー装置２００ｂを製造する方法を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂ製造する別の方法を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂ製造する別の方法を説明するために示す図である。 実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置２００ｄを説明するために示す図である。 実施形態５に係るメモリー装置２００ｄを説明するために示す図である。 実施形態６に係るメモリー装置２００ｅを説明するために示す図である。 実施形態６に係るメモリー装置２００ｅを説明するために示す図である。 実施形態５に係るメモリー装置２００ｄを製造する方法を説明するために示す図である。 実施形態５に係るメモリー装置２００ｄを製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置２００ｄを製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置２００ｄ製造する別の方法を説明するために示す図である。 実施形態７に係るメモリー装置２００ｆを説明するために示す図である。 実施形態７に係るメモリー装置２００ｆを説明するために示す図である。 実施形態８に係るメモリー装置２００ｇを説明するために示す図である。 実施形態９に係るメモリー装置２００ｈを説明するために示す図である。 試験例の結果を示す図である。 従来の固体電子素子９００を説明するために示す図である。 従来の固体電子素子９００におけるスイッチング動作を説明するためにす図である。 ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。 ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。 ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。 従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。 従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。
　以下、本発明のメモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法について、図に示す実施の形態に基づいて説明する。
　図１は、実施形態１～９に係るメモリー装置２００～２００ｈに用いる固体電子素子１００～１００ｈの構造を説明するために示す図表である。
　本発明に用いる固体電子素子は、情報記憶用の第１トランジスタＴＲ１と、情報読み出し／書き込み用の第２トランジスタＴＲ２とを備え、第１ソース端と第２ソース端とが接続され、第１ドレイン端と第２ドレイン端とが接続され、第１ゲート電極及び第２ゲート電極がそれぞれ別のゲート線（第１ワード線又は第２ワード線）に接続された状態で、並列に接続されている固体電子素子である。
　本発明に用いる固体電子素子においては、図１に示すように、第１トランジスタＴＲ１のゲート絶縁層（第１ゲート絶縁層）はすべて強誘電体層（実施形態１～９）からなり、第２トランジスタＴＲ２のゲート絶縁層（第２ゲート絶縁層）は常誘電体層（実施形態１，２，４）又は強誘電体層（実施形態３，５～９）からなり、チャネル領域は固体基板上に形成された導電体層又は半導体層（実施形態１～６）又は半導体基板の表面における所定のソース領域と所定のドレイン領域の間に位置するもの（実施形態７～９）からなる。また、第１トランジスタＴＲ１と第２トランジスタＴＲ２との分離構造は、積層分離型（実施形態１～４）又は平面分離型（実施形態５～９）からなる。このうち積層分離型におけるゲートタイプは、第１ゲートが下層で第２ゲートが上層のゲートタイプ（実施形態１，３，４）又は第１ゲートが上層で第２ゲートが下層のゲートタイプ（実施形態２）からなる。また、平面分離型におけるゲートタイプは、ボトムゲートタイプ（実施形態５）又はトップゲートタイプ（実施形態６～９）からなる。第２トランジスタＴＲ２はディプレッションタイプ（実施形態１～３，５～９）又はエンハンスメントタイプ（実施形態４）からなる。
　なお、本発明において、ディプレッションタイプには、ゲート電極に負電圧を印加したときオフ状態となりゲート電極に０Ｖを印加したときオン状態となる完全な「ディプレッションタイプ」のみならず、ゲート電極に負電圧を印加したときにはオフ状態となるが、ゲート電極に０Ｖを印加したとき完全なオン状態とならずゲート電極に正電圧を印加したときにはじめて完全なオン状態となる「不完全なディプレッションタイプ」のものも含むものとする。
[実施形態１]
　図２は、実施形態１に係るメモリー装置２００の回路図である。
　図３は、実施形態１に係るメモリー装置２００を説明するために示す図である。図３（ａ）はメモリー装置２００の平面図であり、図３（ｂ）は図３（ａ）のＡ１－Ａ１断面図であり、図３（ｃ）は図３（ａ）のＡ２－Ａ２断面図であり、図３（ｄ）は図３（ａ）のＡ３－Ａ３断面図である。
　図４は、実施形態１に係るメモリー装置２００を説明するために示す図である。図４（ａ）は、図３（ｂ）の符号Ｒで囲まれた部分（実施形態１に用いる固体電子素子１００）の拡大断面図であり、図４（ｂ）は、第１ゲート絶縁層１３０の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，－Ｖｗ）との関係を示す図であり、図４（ｃ）は、第２トランジスタＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを示す図である。
　実施形態１に係るメモリー装置２００は、図２に示すように、ビット線ＢＬと、プレート線ＰＬと、第１ワード線ＷＬ１０～ＷＬ１７と、第２ワード線ＷＬ２０～ＷＬ２７と、メモリーセルＭ０～Ｍ７と、ビット線ＢＬとプレート線ＰＬとの間にメモリーセルＭ０～Ｍ７が複数個直列接続されたメモリーセルブロックＭＢ１～ＭＢ３（実施形態１に係るメモリーセルブロック）と、メモリーセルブロックＭＢ１～ＭＢ３が複数個配設されたメモリーセルアレイ（図示せず。）とを備える。なお、図２には、実施形態１に係るメモリー装置２００の一部のみが図示されている。
　各メモリーセルＭ０～Ｍ７は、図２、図３（ａ）～図３（ｃ）及び図４（ａ）に示すように、第１トランジスタＴＲ１と第２トランジスタＴＲ２とを備える固体電子素子１００からなる。
　第１トランジスタＴＲ１は、情報記憶用のトランジスタであり、図３（ａ）～図３（ｃ）及び図４（ａ）に示すように、第１ソース端Ｓ１及び第１ドレイン端Ｄ１を有する第１チャネル領域１４２と、第１チャネル領域１４２の導通状態を制御する第１ゲート電極１２２と、第１ゲート電極１２２と第１チャネル領域１４２との間に形成された強誘電体層からなる第１ゲート絶縁層１３２とを有する。
　第１トランジスタＴＲ１の書き込み電圧Ｖｗ，－Ｖｗは、図４（ｂ）に示すように、「－Ｖｗ＜－Ｖｃ１＜０＜Ｖｃ１＜Ｖｗ」の関係を満たす値に設定されている。Ｖｃ１，－Ｖｃ１は第１ゲート絶縁層の抗電圧である。
　第２トランジスタＴＲ２は、情報読み出し／書き込み用のトランジスタであり、図３（ａ）～図３（ｃ）及び図４（ａ）に示すように第２ソース端Ｓ２及び第２ドレイン端Ｄ２を有する第２チャネル領域１４４と、第２チャネル領域１４４の導通状態を制御する第２ゲート電極１６４と、第２ゲート電極１６４と第２チャネル領域１４４との間に形成された常誘電体層からなる第２ゲート絶縁層１５４とを有する。
　第２トランジスタＴＲ２はディプレッション型のトランジスタであり、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆは、図４（ｃ）に示すように、「Ｖｏｆｆ＜Ｖｏｎ＝０Ｖ」の関係を満たす値に設定されている。
　第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、図２及び図３（ａ）～図３（ｃ）に示すように、第１ソース端Ｓ１と第２ソース端Ｓ２とが接続され、第１ドレイン端Ｄ１と第２ドレイン端Ｄ２とが接続され、さらには第１ゲート電極１２２と第２ゲート電極１６４とがそれぞれ別のゲート線（第１ゲート電極層（第１ワード線）１２０，第２ゲート電極層（第２ワード線）１６０）に接続された状態で並列に接続されている。
　第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、図３（ｂ）、図３（ｃ）及び図４（ａ）に示すように、積層方向に並列して配置されている。
　実施形態１に係るメモリーセルブロック（例えばＭＢ１）は、図２に示すように、少なくとも１つのブロック選択トランジスタＳＷを介してビット線ＢＬに接続されている。
　ブロック選択トランジスタＳＷは、図３（ａ）、図３（ｂ）及び図３（ｄ）に示すように、第３チャネル領域１４６と、第３チャネル領域１４６の導通状態を制御する第３ゲート電極１６６と、第３ゲート電極１６６と第３チャネル領域１４６との間に形成された常誘電体層からなる第３ゲート絶縁層１５６（第２ゲート絶縁層１５４と同じ層）とを有する第３トランジスタＴＲ３からなる。
　第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６は、同一工程で形成される導電体層１４０からなり、同一のメモリーセルブロック（例えばＭＢ１）に属する複数のメモリーセルＭ０～Ｍ７のうち隣接する２つのメモリーセル（例えばＭ７及びＭ６）は、図３（ａ）及び図３（ｂ）に示すように、当該２つのメモリーセルにおける第１チャネル領域１４２及び第２チャネル領域１４４に連続しかつこれらのチャネル領域１４２，１４４と同一工程で形成される導電体層１４０からなる接続層によって接続され、かつ、同一のメモリーセルブロック（例えばＭＢ１）に属するブロック選択トランジスタＳＷ及び当該ブロック選択トランジスタＳＷに隣接するメモリーセル（メモリーセルＭ０）は、当該メモリーセルＭ０における第１チャネル領域１４２及び第２チャネル領域１４４並びにブロック選択トランジスタＳＷにおける第３チャネル領域１４６に連続しかつこれらのチャネル領域１４２，１４４，１４６と同一工程で形成される導電体層１４０からなる接続層によって接続されている。
　実施形態１に用いる固体電子素子１００は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、図３（ｂ）及び図４（ａ）に示すように、固体基板１１０における一方の表面上に、第１ゲート電極１２２を構成する第１ゲート電極層１２０と、第１ゲート絶縁層１３２（１３０）と、第１チャネル領域１４２及び第２チャネル領域１４４を構成する導電体層１４０と、第２ゲート絶縁層１５４（１５０）と、第２ゲート電極１６４を構成する第２ゲート電極層１６０とがこの順序で形成された構造を有する、いわゆる積層分離型の固体電子素子である。
　実施形態１に用いる固体電子素子１００においては、固体基板１１０として、例えばＳｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いる。また、第１ゲート電極層１２０として、例えばＰｔを用いる。また、第１ゲート絶縁層１３０に用いる強誘電体材料として、例えばＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３）を用いる。また、導電体層１４０として、例えばインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いる。また、第２ゲート絶縁層１５０として、例えばＳｉＯ２を用いる。さらにまた、第２ゲート電極層１６０として、例えばＡｌを用いる。
　実施形態１に係るメモリー装置２００において、情報の書き込み及び読み出しは、以下のようにして行う。
　図５は、実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。図６は、実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。
　すなわち、情報書き込み時には、図５に示すように、非選択セルＭ０～Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０～Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態１に用いる固体電子素子１００（及び実施形態１に係るメモリー装置２００）は、「書き込みディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
　また、情報読み出し時には、図６に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、いずれの第２ワード線ＷＬ２０～ＷＬ２７も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０～Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態１に用いる固体電子素子１００（及び実施形態１に係るメモリー装置２００）は、「読み出しディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
　図７は、実施形態１に係るメモリー装置２００における情報書き込み時の駆動波形を示す図である。図７（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図７（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図である。
　図８は、実施形態１に係るメモリー装置２００における情報読み出し時の駆動波形を説明するために示す図である。図８（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図８（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図であり、図８（ｃ）はドレイン電流を示す。
　なお、以下の説明においては、メモリーセルＭ６に着目して情報の読み出し及び書き込み方法を説明することとする。従って、図７及び図８においては、メモリーセルＭ６を選択している期間（期間７）について、網掛けを除去してハイライト表示することとする。
　実施形態１に係るメモリー装置２００においては、図７に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、図７（ａ）に示すように、すべてのメモリーセルＭ０～Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２７に全期間オン電圧Ｖｏｎ（例えば０Ｖ）を印加する。また、図７（ｂ）に示すように、その状態で、非選択セルＭ０～Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１５，ＷＬ１７には、接地電位（例えば０Ｖ）を印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。なお、非選択セルＭ０～Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１５，ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも高い電圧Ｖ（「－Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。また、選択セルＭ６に接続された第２ワード線ＷＬ２６には、オフ電圧Ｖｏｆｆを印加してよい。
　実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、少なくとも非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。
　一方、実施形態１に係るメモリー装置２００においては、図８に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、図８（ａ）に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎ（０Ｖ）を印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。また、図８（ｂ）に示すように、各第１メモリーセルＭ０～Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１７には、０Ｖを印加する。なお、各第１メモリーセルＭ０～Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも高い電圧Ｖ（「－Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。
　実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、ビット線とプレート線との間に図８（ｃ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
［実施形態２］
　図９は、実施形態２に係るメモリー装置２００ａを説明するために示す図である。図９（ａ）はメモリー装置２００ａの平面図であり、図９（ｂ）は図９（ａ）のＡ１－Ａ１断面図であり、図９（ｃ）は図９（ａ）のＡ２－Ａ２断面図であり、図９（ｄ）は図９（ａ）のＡ３－Ａ３断面図である。
　図１０は、実施形態２に係るメモリー装置２００ａを説明するために示す図である。図１０（ａ）は、図９（ｂ）の符号Ｒで囲まれた部分（実施形態２に用いる固体電子素子１００ａ）の拡大断面図であり、図１０（ｂ）は、第１ゲート絶縁層１３０の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，－Ｖｗ）との関係を示す図であり、図１０（ｃ）は、第２トランジスタＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを示す図である。
　実施形態２に係るメモリー装置２００ａは、基本的には、実施形態１に係るメモリー装置２００と同様に積層分離型の構成を有するが、第１トランジスタＴＲ１が第２トランジスタＴＲ２の上層に形成されている点で、実施形態１に係るメモリー装置２００の場合と異なる。
　すなわち、実施形態２に係るメモリー装置２００ａは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、図９（ｂ）、図９（ｃ）及び図１０（ａ）に示すように、固体基板１１０における一方の表面上に、第２ゲート電極１６４を構成する第２ゲート電極層１６０と、第２ゲート絶縁層１５４（１５０）と、第２チャネル領域１４４及び第１チャネル領域１４２を構成する導電体層１４０と、第１ゲート絶縁層１３２（１３０）と、第１ゲート電極１２２を構成する第１ゲート電極層１２０とがこの順序で形成された構造を有する。
　このように、実施形態２に係るメモリー装置２００ａは、第１トランジスタＴＲ１が第２トランジスタＴＲ２の上層に形成されている点で、実施形態１に係るメモリー装置２００の場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極及び第２ゲート電極がそれぞれ別のゲート線に接続された状態で並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　なお、実施形態２に係るメモリー装置２００ａは、第１トランジスタＴＲ１が第２トランジスタＴＲ２の上層に形成されている点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
［実施形態３］
　図１１は、実施形態３に係るメモリー装置２００ｂの回路図である。
　図１２は、実施形態３に係るメモリー装置２００ｂを説明するために示す図である。図１２（ａ）はメモリー装置２００ｂの平面図であり、図１２（ｂ）は図１２（ａ）のＡ１－Ａ１断面図であり、図１２（ｃ）は図１２（ａ）のＡ２－Ａ２断面図であり、図１２（ｄ）は図１２（ａ）のＡ３－Ａ３断面図である。
　図１３は、実施形態３に係るメモリー装置２００ｂを説明するために示す図である。図１３（ａ）は、図１２（ｂ）の符号Ｒで囲まれた部分（実施形態３に用いる固体電子素子１００ｂ）の拡大断面図であり、図１３（ｂ）は、第１ゲート絶縁層１３０の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，－Ｖｗ）との関係を示す図であり、図１３（ｃ）は、第２ゲート絶縁層１５０の抗電圧Ｖｃ２と、第２トランジスタＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを示す図である。
　実施形態３に係るメモリー装置２００ｂは、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、図１１及び図１３（ｃ）に示すように、第２ゲート絶縁層１５４（１５０）が強誘電体層からなる点で、実施形態１に係るメモリー装置２００の場合と異なる。この場合、第２ゲート絶縁層１５４（１５０）の層厚は、第１ゲート絶縁層１３２（１３０）の層厚よりも薄い。
　このように、実施形態３に係るメモリー装置２００ｂは、第２ゲート絶縁層１５４（１５０）が強誘電体層からなる点で、実施形態１に係るメモリー装置２００の場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極及び第２ゲート電極がそれぞれ別のゲート線に接続された状態で並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　また、第１ゲート絶縁層１３２への情報の書き込みは、第１チャネル領域１４２と第１ゲート電極１２２との間に挟みこまれた強誘電体層への書き込みとなるため、安定した書き込み特性が得られる。
　実施形態３に係るメモリー装置２００ｂにおいて、情報の書き込み及び読み出しは、以下のようにして行う。
　図１４は、実施形態３に係るメモリー装置２００ｂにおける情報書き込み動作を説明するために示す図である。図１５は、実施形態３に係るメモリー装置２００ｂにおける情報読み出し動作を説明するために示す図である。
　すなわち、情報書き込み時には、図１４に示すように、非選択セルＭ０～Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０～Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態３に用いる固体電子素子１００ｂ（及び実施形態３に係るメモリー装置２００ｂ）は、「書き込みディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
　また、情報読み出し時には、図１５に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、いずれの第２ワード線ＷＬ２０～ＷＬ２７も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０～Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態３に用いる固体電子素子１００ｂ（及び実施形態３に係るメモリー装置２００ｂ）は、「読み出しディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
　図１６は、実施形態３に係るメモリー装置２００ｂにおける情報書き込み時の駆動波形を示す図である。図１６（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図１６（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図である。
　図１７は、実施形態３に係るメモリー装置２００ｂにおける情報読み出し時の駆動波形を説明するために示す図である。図１７（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図１７（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図であり、図１７（ｃ）はドレイン電流を示す。
　実施形態３に係るメモリー装置２００ｂにおいては、図１６に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、図１６（ａ）に示すように、すべてのメモリーセルＭ０～Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２７に選択期間１のときにオン電圧Ｖｏｎ（例えば＋ＶＷ２）を印加する。このとき、第２ゲート絶縁層は強誘電体層からなるため、そのメモリー効果により、その後（選択期間２～８）第２トレンジスタＴＲ２は常にオンとなる。また、図１６（ｂ）に示すように、その状態で、非選択セルＭ０～Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１５，ＷＬ１７には、接地電位（例えば０Ｖ）を印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。なお、非選択セルＭ０～Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１５，ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも高い電圧Ｖ（「－Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。また、選択セルＭ６に接続された第２ワード線ＷＬ２６には、オフ電圧Ｖｏｆｆを印加してよい。
　実施形態３に係るメモリー装置２００ｂにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、少なくとも非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。
　一方、実施形態３に係るメモリー装置２００ｂにおいては、図１７に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、メモリーセルＭ６に着目すると、まず、図１７（ａ）を参照して、期間１において第２ワード線ＷＬ２６にオン電圧Ｖｏｎが与えられ、期間１中第２トランジスタＴＲ２がオンになる。次に、期間２～６においてワード線ＷＬ２６には０Ｖの電圧しか与えられないが、第２トランジスタＴＲ２のメモリー効果により、第２トランジスタＴＲ２は期間２～６中も引き続いてオンのままとなる。次に、期間７においてワード線ＷＬ２６にオフ電圧Ｖｏｆｆが与えられ、期間７中第２トランジスタＴＲ２がオフになる。次に、期間８においてワード線ＷＬ２６にはオン電圧Ｖｏｎが与えられ、期間８中第２トランジスタＴＲ２は再びオンになる。他のメモリーセルＭ０～Ｍ５，Ｍ７の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルＭ０の場合には、期間１が選択期間であるため、第２ワード線ＷＬ２０には最初からオフ電圧Ｖｏｆｆが与えられる。また、メモリーセルＭ７の場合には、期間８が期間１～８における最後の期間であるため、期間８において第２ワード線ＷＬ２７にオフ電圧Ｖｏｆｆが与えられた後、第２ワード線ＷＬ２７にはオン電圧Ｖｏｎが与えられない。また、図１７（ｂ）に示すように、各第１メモリーセルＭ０～Ｍ７に接続された第１ワード線ＷＬ１には、０Ｖを印加する。なお、各第１メモリーセルＭ０～Ｍ７に接続された第１ワード線ＷＬ１には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも高い電圧Ｖ（「－Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。
　実施形態３に係るメモリー装置２００ｂにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、ビット線とプレート線との間に図１７（ｃ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
　実施形態３に係るメモリー装置２００ｂは、第２ゲート絶縁層１５４（１５０）が強誘電体層からなる点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
[実施形態４]
　実施形態４に係るメモリー装置２００ｃは、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、第２トランジスタＴＲ２がエンハンスメントタイプのトランジスタである点で、実施形態１に係るメモリー装置２００の場合と異なる。
　実施形態４に係るメモリー装置２００ｃにおいて、情報の書き込み及び読み出しは、実施形態１に係るメモリー装置２００の場合と同様に、以下のようにして行う。
　図１８は、実施形態４に係るメモリー装置２００ｃにおける情報書き込み動作を説明するために示す図である。図１９は、実施形態４に係るメモリー装置２００ｃにおける情報読み出し動作を説明するために示す図である。
　すなわち、情報書き込み時には、図１８に示すように、非選択セルＭ０～Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０～Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態４に用いる固体電子素子１００ｃ（及び実施形態４に係るメモリー装置２００ｃ）は、「書き込みディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
　また、情報読み出し時には、図１９に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、いずれの第２ワード線ＷＬ２０～ＷＬ２７も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０～Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態４に用いる固体電子素子１００ｃ（及び実施形態４に係るメモリー装置２００ｃ）は、「読み出しディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
　図２０は、実施形態４に係るメモリー装置２００ｃにおける情報書き込み時の駆動波形を示す図である。図２０（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図２０（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図である。
　図２１は、実施形態４に係るメモリー装置２００ｃにおける情報読み出し時の駆動波形を説明するために示す図である。図２１（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図２１（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図であり、図２１（ｃ）はドレイン電流を示す。
　実施形態４に係るメモリー装置２００ｃにおいては、図２０に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、図２０（ａ）に示すように、すべてのメモリーセルＭ０～Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２７に全期間オン電圧Ｖｏｎ（Ｖｏｎ＞０Ｖ）を印加する。また、図２０（ｂ）に示すように、その状態で、非選択セルＭ０～Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１５，ＷＬ１７には、接地電位（例えば０Ｖ）を印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。なお、非選択セルＭ０～Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１５，ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも高い電圧Ｖ（「－Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。また、選択セルＭ６に接続された第２ワード線ＷＬ２６には、オフ電圧Ｖｏｆｆ（例えば０Ｖ）を印加してよい。
　実施形態４に係るメモリー装置２００ｃにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、少なくとも非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスタＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。
　一方、実施形態４に係るメモリー装置２００ｃにおいては、図２１に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、図２１（ａ）に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０～ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎ（Ｖｏｎ＞０Ｖ）を印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆ（例えば０Ｖ）を印加する。また、図２１（ｂ）に示すように、各第１メモリーセルＭ０～Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１７には、０Ｖを印加する。なお、各第１メモリーセルＭ０～Ｍ７に接続された第１ワード線ＷＬ１０～ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも高い電圧Ｖ（「－Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。
　実施形態４に係るメモリー装置２００ｃにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、ビット線とプレート線との間に図２１（ｃ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
　実施形態４に係るメモリー装置２００ｃは、第２トランジスタＴＲ２がエンハンスメントタイプのトランジスタである点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
　実施形態１～４に係るメモリー装置２００～２００ｃ（及び固体電子素子１００～１００ｃ）は、公知の薄膜形成技術及びフォトリソグライを用いて製造することができるし、液体材料（例えば、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル材料、ナノ粒子分散液体材料。）を用いるとともに型押し形成技術を用いて製造することもできる。
＜実施形態３に係るメモリー装置２００ｂの製造方法＞
　実施形態１～４に係るメモリー装置２００～２００ｃの製造方法を、実施形態３に係るメモリー装置２００ｂの製造方法を例にとって説明する。
　実施形態３に係るメモリー装置２００ｂは、以下に示す第１工程～第５工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図２２は、実施形態３に係るメモリー装置２００ｂを製造する方法を説明するために示す図である。図２２（ａ）～図２２（ｆ）は各工程図である。なお、図２２（ａ）～図２２（ｆ）は、図１２（ｂ）に対応した図である。
（１）第１工程
　第１工程は、固体基板１１０の表面に第１ゲート電極層１２０を形成する工程である（図２２（ａ）～図２２（ｂ）参照。）。
　図２２（ａ）及び図２２（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲート電極層１２０を形成する。
　なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲ－ト電極層１２０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲ－ト電極層１２０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲ－ト電極層１２０を形成してもよい。
（２）第２工程
　第２工程は、固体基板１１０及び第１ゲ－ト電極層１２０の表面に第１ゲート絶縁層１３０を形成する工程である（図２２（ｃ）参照。）。　
　図２２（ｃ）に示すように、スパッタリング法を用いて、固体基板１１０の表面上に第１ゲート電極層１２０を覆うようにＰＺＴからなる層を形成し、その後、ＣＭＰ法を用いて、当該ＰＺＴからなる層を研磨して、第１ゲート絶縁層１３０を形成する。
（３）第３工程
　第３工程は、第１ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する工程である（図２２（ｄ）参照。）。
　図２２（ｄ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、第１ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
（４）第４工程
　第４工程は、第１ゲート絶縁層１３０並びに第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０の表面に、第２ゲート絶縁層１５０を形成する工程である（図２２（ｅ）参照。）。
　図２２（ｅ）に示すように、スパッタリング法を用いて、第１ゲート絶縁層１３０の表面上に上記した導電体層１４０を覆うように、ＰＺＴからなる層を形成し、その後、ＣＭＰ法を用いて、当該ＰＺＴからなる層を研磨して、第２ゲート絶縁層１５０を形成する。
（５）第５工程
　第５工程は、第２ゲート絶縁層１５０の表面に、第２ゲート電極層１６０を形成する工程である（図２２（ｆ）参照。）。
　図２２（ｆ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲート電極層１６０を形成する。
　なお、第５工程においては、スパッタリング法及びフォトリソグラフィを用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲ－ト電極層１６０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲ－ト電極層１６０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲ－ト電極層１６０を形成してもよい。
　以上のようにして、実施形態３に係るメモリー装置２００ｂを製造することができる。
　なお、上記の製造方法において、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＳｉＯ２からなる層を形成することにより、実施形態１に係るメモリー装置２００を製造することができる。また、固体基板１１０の表面に、第２ゲート電極層１６０、第２ゲート絶縁層１５０、導電体層１４０、第１ゲート絶縁層１３０及び第１ゲート電極層１２０をこの順序で形成するとともに、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＳｉＯ２からなる層を形成することにより、実施形態２に係るメモリー装置２００ａを製造することができる。また、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＳｉＯ２からなる層を形成するとともに、導電体層１４０の不純物濃度や層厚を調整することにより、実施形態４に係るメモリー装置２００ｃを製造することができる。
＜実施形態３に係るメモリー装置２００ｂの別の製造方法＞
　実施形態３に係るメモリー装置２００ｂは、以下に示す第１工程～第５工程をこの順序で実施することによっても製造することができる。但し、実施形態３に係るメモリー装置２００ｂの別の製造方法においては、第１ゲート電極１２０及び第２ゲート電極層１６０をＬＮＯからなる層により形成することとする。以下、実施形態３に係るメモリー装置２００ｂの別の製造方法を、工程順に説明する。図２３～図２７は、実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。図２３（ａ）～図２３（ｆ）、図２４（ａ）～図２４（ｅ）、図２５（ａ）～図２５（ｅ）、図２６（ａ）～図２６（ｅ）及び図２７（ａ）～図２７（ｆ）は各工程図である。
（１）第１工程
　第１工程は、固体基板１１０の表面に第１ゲート電極層１２０を形成する工程である（図２３参照。）。
　まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
　次に、図２３（ａ）及び図２３（ｂ）に示すように、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１２０’（層厚３００ｎｍ）を形成する。
　次に、図２３（ｃ）～図２３（ｅ）に示すように、第１ゲート電極層１２０の段差に対応する段差を有する凹凸型Ｍ１を用いて、１５０℃で前駆体組成物層１２０’に対して型押し加工を施すことにより、前駆体組成物層１２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
　次に、前駆体組成物層１２０’を弱い条件で全面エッチングすることにより、第１ゲート電極層１２０に対応する領域以外の領域から前駆体組成物層１２０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図２３（ｆ）に示すように、前駆体組成物層１２０’から、酸化ニッケルランタン（ＬａＮｉＯ３）からなる第１ゲート電極層１２０を形成する。
（２）第２工程
　第２工程は、固体基板１１０及び第１ゲート電極層１２０の表面に第１ゲート絶縁層１３０を形成する工程である（図２４参照。）。
　図２４（ａ）及び図２４（ｂ）に示すように、固体基板１１０の表面に、第１ゲート電極層１２０を覆うように、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３０’を形成する。
　次に、当該強誘電体材料の原料を含む膜１３０’を乾燥した後、図２４（ｃ）及び図２４（ｄ）に示すように、当該強誘電体材料の原料を含む膜１３０’に、平坦型Ｍ２を押し付けることにより、強誘電体材料の原料を含む膜１３０’を平坦化にする。
　次に、ＲＴＡ装置を用いて強誘電体材料の原料を含む膜１３０’に熱処理を施して、図２４（ｅ）に示すように、第１ゲート絶縁層１３０を形成する。
（３）第３工程
　第３工程は、第１ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する工程である（図２５参照。）。
　まず、図２５（ａ）及び図２５（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）を第１ゲート絶縁層１３０の表面に塗布することにより酸化物導電性材料の原料を含む膜１４０’を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層１４０のキャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、酸化物導電性材料の原料を含む膜１４０’を乾燥した後、図２５（ｃ）～図２５（ｄ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ３を用いて、酸化物導電性材料の原料を含む膜１４０’に対して型押し成形加工を行う。このとき、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６の層厚が完成時に５ｎｍ～１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜１４０’に対する型押し成形加工を行う。
　次に、当該酸化物導電体材料の原料を含む膜１４０’を弱い条件で全面エッチングすることにより、導電体層１４０に対応する領域以外の領域から当該酸化物導電体材料の原料を含む膜１４０’を完全に除去した後、ＲＴＡ装置を用いて酸化物導電性材料の原料を含む膜１４０’に熱処理を施すことにより、図２５（ｅ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する。
（４）第４工程
　第４工程は、第１ゲート絶縁層１３０の表面に、第２ゲート絶縁層１５０を形成する工程である（図２６参照。）。
　図２６（ａ）及び図２６（ｂ）に示すように、第１ゲート絶縁層１３０の表面に、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１５０’を形成する。
　次に、強誘電体材料の原料を含む膜１５０’を乾燥した後、図２６（ｃ）及び図２６（ｄ）に示すように、当該強誘電体材料の原料を含む膜１５０’に、フラットモールドＭ４を押し付けることにより、強誘電体材料の原料を含む膜１５０’を平坦化する。
　次に、ＲＴＡ装置を用いて、強誘電体材料の原料を含む膜１５０’に熱処理を施して、第２ゲート絶縁層１５０を形成する。
（５）第５工程
　第５工程は、第２ゲート絶縁層１５０の表面に第２ゲート電極層１６０を形成する工程である（図２７参照。）。
　まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
　次に、図２７（ａ）及び図２７（ｂ）に示すように、第２ゲート絶縁層１５０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１６０’（層厚３００ｎｍ）を形成する。
　次に、図２７（ｃ）～図２７（ｅ）に示すように、第２ゲート電極層１６０の段差に対応する段差を有する凹凸型Ｍ５用いて、１５０℃で前駆体組成物層１６０’に対して型押し加工を施すことにより、前駆体組成物層１６０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
　次に、前駆体組成物層１６０’を弱い条件で全面エッチングすることにより、第２ゲート電極１６０に対応する領域以外の領域から前駆体組成物層１６０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１６０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図２７（ｆ）に示すように、前駆体組成物層１６０’から、酸化ニッケルランタンからなる第２ゲート電極１６０’を形成する。
　以上のようにして、実施形態３に係るメモリー装置２００ｂを製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態３に係るメモリー装置２００ｂを製造することができる。
　なお、上記の製造方法において、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＢＺＮからなる層を形成することにより、実施形態１に係るメモリー装置２００を製造することができる。この場合において、ＢＺＮからなる層は、ＢＺＴゾルゲル溶液を用いて形成することができる。
　また、固体基板１１０の表面に、第２ゲート電極層１６０、第２ゲート絶縁層１５０、導電体層１４０、第１ゲート絶縁層１３０及び第１ゲート電極層１２０をこの順序で形成するとともに、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＢＺＮからなる層を形成することにより、実施形態２に係るメモリー装置２００ａを製造することができる。
　また、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＢＺＮからなる層を形成するとともに、導電体層１４０の不純物濃度や層厚を調整することにより、実施形態４に係るメモリー装置２００ｃを製造することができる。
[実施形態５]
　図２８は、実施形態５に係るメモリー装置２００ｄを説明するために示す図である。図２８（ａ）はメモリー装置２００ｄの平面図であり、図２８（ｂ）は図２８（ａ）のＡ１－Ａ１断面図であり、図２８（ｃ）は図２８（ａ）のＡ２－Ａ２断面図であり、図２８（ｄ）は図２８（ａ）のＡ３－Ａ３断面図であり、図２８（ｅ）は図２８（ａ）のＡ４－Ａ４断面図である。なお、図２８中、符号１７０は抵抗低減用金属層を示す。
　図２９は、実施形態５に係るメモリー装置２００ｄを説明するために示す図である。図２９（ａ）は、図２９（ｄ）の符号Ｒで囲まれた部分（実施形態５に用いる固体電子素子１００ｄ）の拡大断面図であり、図２９（ｂ）は、第１ゲート絶縁層１３２（１３０）の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，－Ｖｗ）との関係を示す図である。
　実施形態５に係るメモリー装置２００ｄは、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、図２８及び図２９に示すように、固体電子素子が、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が平面内で分離された、いわゆる平面分離型の固体電子素子である点で、実施形態１に係るメモリー装置２００の場合と異なる。
　すなわち、実施形態５に用いる固体電子素子１００ｄは、第２ゲート絶縁層１３４が、第１ゲート絶縁層１３２と同層の強誘電体層からなり、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、固体基板１１０における一方の表面上に、第１ゲート電極１２２及び第２ゲート電極１２４を構成するゲート電極層１２０ａ，１２０ｂと、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とを構成するゲート絶縁層１３０と、第１チャネル領域１４２及び第２チャネル領域１４４を構成する導電体層１４０とがこの順序で形成された構造を有する、いわゆる平面分離型の固体電子素子（ボトムゲートタイプ）である。
　このように、実施形態５に係るメモリー装置２００ｄは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が平面内で分離されている点で、実施形態１に係るメモリー装置２００の場合と異なるが、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線（第１ワード線１２０ａ，第２ワード線１２０ｂ）に接続された状態で並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　なお、実施形態５に係るメモリー装置２００ｄは、固体電子素子（第１トランジスタＴＲ１及び第２トランジスタＴＲ２）が平面分離型の固体電子素子である点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
[実施形態６]
　図３０は、実施形態６に係るメモリー装置２００ｅを説明するために示す図である。図３０（ａ）はメモリー装置２００ｅの平面図であり、図３０（ｂ）は図３０（ａ）のＡ１－Ａ１断面図であり、図３０（ｃ）は図３０（ａ）のＡ２－Ａ２断面図であり、図３０（ｄ）は図３０（ａ）のＡ３－Ａ３断面図であり、図３０（ｅ）は図３０（ａ）のＡ４－Ａ４断面図である。
　図３１は、実施形態６に係るメモリー装置２００ｅを説明するために示す図である。図３１（ａ）は、図３１（ｄ）の符号Ｒで囲まれた部分（実施形態６に用いる固体電子素子１００ｅ）の拡大断面図であり、図３１（ｂ）は、第１ゲート絶縁層１３２（１３０）の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，－Ｖｗ）との関係を示す図である。
　実施形態６に係るメモリー装置２００ｅは、基本的には、実施形態５に係るメモリー装置２００ｄ同様に、固体電子素子が平面分離型の固体電子素子であるが、図３０及び図３１に示すように、固体電子素子がトップゲートタイプである点で、実施形態５に係るメモリー装置２００ｄの場合と異なる。
　すなわち、実施形態６に用いる固体電子素子１００ｅは、第２ゲート絶縁層１３４が、第１ゲート絶縁層１３２と同層の強誘電体層からなり、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、固体基板１１０における一方の表面上に、第１チャネル領域１４２及び第２チャネル領域１４４を構成する導電体層１４０と、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とを構成するゲート絶縁層１３０と、第１ゲート電極１２２及び第２ゲート電極１２４を構成するゲート電極層１２０ａ，１２０ｂとがこの順序で形成された構造を有する、いわゆる平面分離型（トップゲート）の固体電子素子である。
　このように、実施形態６に係るメモリー装置２００ｅは、固体電子素子１００ｅがトップゲート構造を有する点で、実施形態５に係るメモリー装置２００ｄの場合と異なるが、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態５に係るメモリー装置２００ｄの場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　なお、実施形態６に係るメモリー装置２００ｅは、固体電子素子１００ｅがトップゲート構造を有する点以外の点においては、実施形態５に係るメモリー装置２００ｄの場合と同様の構成を有するため、実施形態５に係るメモリー装置２００ｄが有する効果のうち該当する効果を有する。
　なお、実施形態５及び６に係るメモリー装置２００ｄ，２００ｅ（及び固体電子素子１００ｄ，１００ｅ）は、実施形態１～４に係るメモリー装置２００，２００ａ～２００ｃ（及び固体電子素子１００，１００ａ～１００ｃ）の場合と同様に、公知の薄膜形成技術及びフォトリソグライを用いて製造することができるし、液体材料（例えば、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル材料、ナノ粒子分散液体材料。）を用いるとともに型押し形成技術を用いて製造することもできる。
＜実施形態５に係るメモリー装置２００ｄの製造方法＞
　実施形態５及び６に係るメモリー装置２００ｄ，２００ｅの製造方法を、実施形態５に係るメモリー装置２００ｄの製造方法を例にとって説明する。
　実施形態５に係るメモリー装置２００ｄは、以下に示す第１工程～第４工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図３２は、実施形態５に係るメモリー装置２００ｄを製造する方法を説明するために示す図である。図３２（ａ）～図３２（ｅ）は各工程図である。
（１）第１工程
　第１工程は、固体基板１１０の表面にゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する工程である（図３２（ａ）～図３２（ｂ）参照。）。
　図３２（ａ）及び図３２（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０の表面に、白金（Ｐｔ）からなるゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する。
　なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層を形成してもよい。
（２）第２工程
　第２工程は、固体基板１１０及びゲ－ト電極層１２０ａ，１２０ｂ，１２２，１２４の表面にゲート絶縁層１３０を形成する工程である（図３２（ｃ）参照。）。　
　図３２（ｃ）に示すように、スパッタリング法を用いて、固体基板１１０の表面上にゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を覆うようにＰＺＴからなる層を形成し、その後、ＣＭＰ法を用いて、当該ＰＺＴからなる層を研磨して、ゲート絶縁層１３０を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する工程である（図３２（ｄ）参照。）。
　図３２（ｄ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
（４）第４工程
　第４工程は、導電体層１４０の表面所定領域に、抵抗低減用金属層１７０を形成する工程である（図３２（ｅ）参照。）。
　図３２（ｅ）に示すように、導電体層１４０における接続層のうち、第１ゲ－ト電極線又は第２ゲート線１２０ｂと交差する領域に抵抗低減用金属層１７０を形成する。
　以上のようにして、実施形態５に係るメモリー装置２００ｄを製造することができる。
　なお、上記の製造方法において、固体基板１１０の表面に、抵抗低減用金属層１７０、導電体層１４０、ゲート絶縁層１３０及びゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）をこの順序で形成することにより、実施形態６に係るメモリー装置２００ｅを製造することができる。
＜実施形態５に係るメモリー装置２００ｄの別の製造方法＞
　実施形態５に係るメモリー装置２００ｄは、以下に示す第１工程～第４工程をこの順序で実施することにより製造することもできる。但し、実施形態５に係るメモリー装置２００ｄの別の製造方法においては、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）並びに抵抗低減用金属層１７０を酸化ニッケルランタン（ＬａＮｉＯ３）からなる層により形成することとする。以下、実施形態５に係るメモリー装置２００ｄの別の製造方法を、工程順に説明する。図３３～図３５は、実施形態５に係るメモリー装置２００ｄを製造する別の方法を説明するために示す図である。図３３（ａ）～図３３（ｆ）、図３４（ａ）～図３４（ｅ）及び図３５（ａ）～図３５（ｆ）は各工程図である。
（１）第１工程
　第１工程は、固体基板１１０の表面に、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する工程である（図３３参照。）。
　まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
　次に、図３３（ａ）及び図３３（ｂ）に示すように、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１２０’（層厚３００ｎｍ）を形成する。
　次に、図３３（ｃ）～図３３（ｅ）に示すように、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）の段差に対応する段差を有する凹凸型Ｍ６を用いて、１５０℃で前駆体組成物層１２０’に対して型押し加工を施すことにより、前駆体組成物層１２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
　次に、前駆体組成物層１２０’を弱い条件で全面エッチングすることにより、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）に対応する領域以外の領域から前駆体組成物層１２０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図３３（ｆ）に示すように、前駆体組成物層１２０’から、酸化ニッケルランタンからなるゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する。
（２）第２工程
　第２工程は、固体基板１１０及びゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）の表面にゲート絶縁層１３０を形成する工程である（図３４参照。）。
　図３４（ａ）及び図３４（ｂ）に示すように、固体基板１１０の表面に、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を覆うように、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３０’を形成する。
　次に、当該強誘電体材料の原料を含む膜１３０’を乾燥した後、図３４（ｃ）及び図３４（ｄ）に示すように、当該強誘電体材料の原料を含む膜１３０’に、平坦型Ｍ７を押し付けることにより、強誘電体材料の原料を含む膜１３０’を平坦化する。
　次に、ＲＴＡ装置を用いて、強誘電体材料の原料を含む膜１３０’に熱処理を施して、ゲート絶縁層１３０を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する工程である（図３５（ａ）～図３５（ｅ）参照。）。
　まず、図３５（ａ）及び図３５（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層１３０の表面に塗布することにより酸化物導電性材料の原料を含む膜１４０’を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層１４０のキャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、酸化物導電性材料の原料を含む膜１４０’を乾燥した後、図３５（ｃ）～図３５（ｄ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ８を用いて、酸化物導電性材料の原料を含む膜１４０’に対して型押し成形加工を行う。このとき、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６の層厚が完成時に５ｎｍ～１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜１４０’に対する型押し成形加工を行う。
　次に、当該酸化物導電体材料の原料を含む膜１４０’を弱い条件で全面エッチングすることにより、導電体層１４０に対応する領域以外の領域から当該酸化物導電体材料の原料を含む膜１４０’を完全に除去した後、ＲＴＡ装置を用いて、酸化物導電性材料の原料を含む膜１４０’に熱処理を施すことにより、図３５（ｅ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する。なお、第１チャネル領域１４２と第２チャネル領域１４４とは、分離されている。
（４）第４工程
　第４工程は、導電体層１４０の表面所定領域に、抵抗低減用金属層１７０を形成する工程である（図３５（ｆ）参照。）。
　図３５（ｆ）に示すように、導電体層１４０における接続層のうち、第１ゲ－ト線１２０ａ又は第２ゲート線１２０ｂと交差する領域に抵抗低減用金属層１７０を形成する。抵抗低減用金属層１７０の形成は、以下に示す方法により行う。
　まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
　次に、ゲート絶縁層１３０及び導電体層１４０表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１７０’（層厚３００ｎｍ）を形成する。
　次に、抵抗低減用金属層１７０の段差に対応する段差を有する凹凸型を用いて、１５０℃で前駆体組成物層１７０’に対して型押し加工を施すことにより、前駆体組成物層１７０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
　次に、前駆体組成物層１７０’を弱い条件で全面エッチングすることにより、抵抗低減用金属層１７０に対応する領域以外の領域から前駆体組成物層１７０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１７０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図３３（ｆ）に示すように、前駆体組成物層１７０’から、酸化ニッケルランタンからなる抵抗低減用金属層１７０を形成する。
　以上のようにして、実施形態５に係るメモリー装置２００ｄを製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態５に係るメモリー装置２００ｄを製造することができる。
　なお、上記の製造方法において、固体基板１１０の表面に、抵抗低減用金属層１７０、導電体層１４０、ゲート絶縁層１３０及びゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）をこの順序で形成することにより、実施形態６に係るメモリー装置２００ｅを製造することができる。この場合、型押し成形技術を用いて固体基板１１０の所定領域に凹部を設けるとともに、当該凹部に抵抗低減用金属層１７０を構成する材料を埋め込むことによって抵抗低減用金属層１７０を形成してもよい。
［実施形態７］
　図３６は、実施形態７に係るメモリー装置２００ｆを説明するために示す図である。図３６（ａ）はメモリー装置２００ｆの平面図であり、図３６（ｂ）は図３６（ａ）のＡ１－Ａ１断面図であり、図３６（ｃ）は図３６（ａ）のＡ２－Ａ２断面図であり、図３６（ｄ）は図３６（ａ）のＡ３－Ａ３断面図である。なお、符号１８０は半導体基板を示し、符号１８２はソース領域を示し、符号１８４はソース領域／ドレイン領域を示し、符号１８６はドレイン領域を示す。
　図３７は、実施形態７に係るメモリー装置２００ｆを説明するために示す図である。図３７（ａ）は、図３６（ｃ）の符号Ｒで囲まれた部分（実施形態７に用いる固体電子素子１００ｆ）の拡大断面図であり、図３６（ｂ）は第１ゲート絶縁層１３２（１３０）の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，－Ｖｗ）との関係を示す図である。
　実施形態７に係るメモリー装置２００ｆは、基本的には、実施形態６に係るメモリー装置２００ｅと同様にトップゲート構成を有するが、図３６及び図３７に示すように、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＳ（Metal-Ferroelectric-Semiconductor）型のトランジスタからなる点で、実施形態６に係るメモリー装置２００ｅの場合と異なる。
　すなわち、実施形態７に係るメモリー装置２００ｆにおいては、第１チャネル領域１４２及び第２チャネル領域１４４は、半導体基板１８０の表面に形成された所定のソース領域１８２、所定のソース領域／ドレイン領域１８４及び所定のドレイン領域１８６のうちいずれか２つの領域の間に位置し、第１ゲート絶縁層１３２は、第１チャネル領域１４２を覆うように形成され、第２ゲート絶縁層１３４は、第２チャネル領域１４４を覆うように形成され、第１ゲート電極１２２は、第１ゲート絶縁層１３２を介して第１チャネル領域１４２に対向するように形成され、第２ゲート電極１２４は、第２ゲート絶縁層１３４を介して第２チャネル領域１４４に対向するように形成されている。
　このように、実施形態７に係るメモリー装置２００ｆは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＳ型のトランジスタからなる点で、実施形態６に係るメモリー装置２００ｅの場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態６に係るメモリー装置２００ｅの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態７に係るメモリー装置２００ｆによれば、一般的な半導体プロセスを用いて安価な製造コストでメモリー装置を製造することができるという効果も得られる。
　なお、実施形態７に係るメモリー装置２００ｆは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＳ型のトランジスタからなる点以外の点においては、実施形態６に係るメモリー装置２００ｅの場合と同様の構成を有するため、実施形態６に係るメモリー装置２００ｅが有する効果のうち該当する効果を有する。
［実施形態８］
　図３８は、実施形態８に係るメモリー装置２００ｇ（図示せず）を説明するために示す図である。図３８においては、実施形態８に係るメモリー装置２００ｇを構成する固体電子素子１００ｇの要部断面を拡大して示す。
　実施形態８に係るメモリー装置２００ｇは、基本的には、実施形態７に係るメモリー装置２００ｆと同様の構成を有するが、図３８に示すように、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型のトランジスタからなる点で、実施形態７に係るメモリー装置２００ｆの場合と異なる。
　すなわち、実施形態８に係るメモリー装置２００ｇにおいては、第１チャネル領域１４２及び第２チャネル領域１４４と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４との間には、常誘電体バッファ層１９０が形成されている。
　このように、実施形態８に係るメモリー装置２００ｇは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１７０の表面に形成されたＭＦＩＳ型のトランジスタからなる点で、実施形態７に係るメモリー装置２００ｆの場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態７に係るメモリー装置２００ｆの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態８に係るメモリー装置２００ｇによれば、半導体基板１８０（例えばＳｉ）と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができるという効果も得られる。
　なお、実施形態８に係るメモリー装置２００ｇは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＩＳ型の固体電子素子からなる点以外の点においては、実施形態７に係るメモリー装置２００ｆの場合と同様の構成を有するため、実施形態７に係るメモリー装置２００ｆが有する効果のうち該当する効果を有する。
［実施形態９］
　図３９は、実施形態９に係るメモリー装置２００ｈ（図示せず）を説明するために示す図である。図３９においては、実施形態９に係るメモリー装置２００ｈを構成する固体電子素子１００ｈの要部断面を拡大して示す。
　実施形態９に係るメモリー装置２００ｈは、基本的には、実施形態８に係るメモリー装置２００ｇと同様の構成を有するが、図３９に示すように、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型の固体電子素子からなる点で、実施形態８に係るメモリー装置２００ｇの場合と異なる。
　すなわち、実施形態９に係るメモリー装置２００ｈにおいては、常誘電体バッファ層１９０と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４との間には、浮遊電極１９２が形成されている。
　このように、実施形態９に係るメモリー装置２００ｈは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点で、実施形態８に係るメモリー装置２００ｇの場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態８に係るメモリー装置２００ｇの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態９に係るメモリー装置２００ｈによれば、ゲート絶縁層１３０によるキャパシタと、常誘電体バッファ層１９０によるキャパシタの面積を任意に調整することで、残留分極量が大きいゲート絶縁層１３２，１３４（１３０）と、残留分極量が小さい半導体基板１８０との間の電荷ミスマッチを緩和することができるという効果も得られる。
　なお、実施形態９に係るメモリー装置２００ｈは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点以外の点においては、実施形態８に係るメモリー装置２００ｇの場合と同様の構成を有するため、実施形態８に係るメモリー装置２００ｇが有する効果のうち該当する効果を有する。
　上記実施形態６～８においては、メモリー装置２００ｆ～２００ｈ（及び固体電子素子１００ｆ～１００ｈ）を一般的な半導体プロセスを用いて製造することができるが、ゲート絶縁層、ゲート電極層、常誘電体バッファ層及び浮遊電極については、液体材料（例えば、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル材料、ナノ粒子分散液体材料。〉を用いて形成することもできる。
［試験例］
　以下、試験例により本発明をさらに詳細に説明する。
　試験例は、第１トランジスタＴＲ１と第２トランジスタＴＲ２との分離構造が積層分離型であるメモリー装置を用いて所定の選択セルに対して情報の書き込みを行うときには、「選択セルに接続された第２ワード線をフローティング状態にするのではなく、当該第２ワード線に接地電位を与える」ことが好ましいことを示す試験例である。
１．メモリー装置
　実施形態１に係るメモリー装置２００における固体電子素子１００と同様の構造を有する固体電子素子を用いて試験を行った。
２．評価方法
　以下の書き込み方法１及び２に従って、上記した固体電子素子に対して情報の書き込みを行った。すなわち、書き込み方法１においては、固体電子素子のソース端（第１ソース端及び第２ソース端）及びドレイン端（第１ドレイン端及び第２ドレイン端）に接地電位を与えた状態で、第２ゲート電極をフローティング状態にするとともに、第１ゲート電極には正又は負の書き込み電圧（Ｖｗ＝±８Ｖ）を与えた。また、書き込み方法２においては、固体電子素子のソース端（第１ソース端及び第２ソース端）及びドレイン端（第１ドレイン端及び第２ドレイン端）に接地電位を与えた状態で、第２ゲート電極には接地電位を与え、第１ゲート電極には正又は負の書き込み電圧（Ｖｗ＝±８Ｖ）を与えた。なお、書き込み方法１においても書き込み方法２においても書き込みパルスのパルス幅を５×１０－６秒～５×１０－１秒（５μｓｅｃ～５００ｍｓｅｃ）の範囲で変化させた。
　その後、固体電子素子のソース端（第１ソース端及び第２ソース端）とドレイン端（第１ドレイン端及び第２ドレイン端）との間に所定の読み出し電位を与えたときに流れるドレイン電流を測定した。
３．評価結果
　図４０は、試験例の結果を示す図である。
　図４０から分かるように、書き込み方法２においては、書き込み方法１においてよりも短いパルス幅の場合であっても大きなＳ／Ｎ比が得られた。すなわち、書き込み方法２においては、書き込み方法１においてよりも選択セルに対して高速に情報を書き込むことが可能であることが明らかとなった。
　以上、本発明のメモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態においては、固体電子素子をＮＡＮＤ型メモリーに適用したが、本発明はこれに限定されるものではない。例えば、固体電子素子をスイッチ回路その他の電子回路に適用することもできる。
（２）上記実施形態１～６においては、固体基板１１０として、例えばＳｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いたが、本発明はこれに限定されるものではない。例えばＳｉＯ２基板からなる絶縁性基板その他の絶縁性基板を用いることもできる。
（３）上記実施形態１～６においては、第１ゲート電極層１２０として、例えばＰｔを用いたが、本発明はこれに限定されるものではない。例えば、石英ガラス基板、ＳｉＯ２／Ｓｉ基板、アルミナ（Ａｌ２Ｏ３）基板、ＳＲＯ（ＳｒＲｕＯ３）基板又はＳＴＯ（ＳｒＴｉＯ）基板からなる絶縁性基板、Ｓｉ基板、ＳｉＣ基板等の半導体基板を用いることもできる。
（４）上記実施形態１～６においては、第１ゲート電極層１２０として例えばＰｔを用い、第２ゲート電極層１６０として例えばＡｌを用いたが、本発明はこれに限定されるものではない。第１ゲート電極層１２０又は第２ゲート電極層１６０として、例えば、Ａｕ、Ａｇ、Ａｌ、Ｔｉ、ＩＴＯ、Ｉｎ２Ｏ３、Ｓｂ－Ｉｎ２Ｏ３、Ｎｂ－ＴｉＯ２、ＺｎＯ、Ａｌ－ＺｎＯ、酸化ニッケルランタン（ＬａＮｉＯ３）、Ｇａ－ＺｎＯ、ＩＧＺＯ、ＲｕＯ２及びＩｒＯ２並びにＮｂ－ＳＴＯ、ＳｒＲｕＯ２、ＬａＮｉＯ３、ＢａＰｂＯ３、ＬＳＣＯ、ＬＳＭＯ、ＹＢＣＯその他のペロブスカイト型導電性酸化物を用いることができる。また、パイロクロア型導電性酸化物及びアモルファス導電性酸化物を用いることもできる。
（５）上記実施形態１～６においては、第１ゲート絶縁層１３０に用いる強誘電体材料として、例えばＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３）を用いたが、本発明はこれに限定されるものではない。例えば、ＮｂドープＰＺＴ、ＬａドープＰＺＴ、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、ＢＴＯ（Ｂｉ４Ｔｉ３Ｏ１２）、ＢＬＴ（Ｂｉ４－ｘＬａｘＴｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７）又はビスマスフェライト（ＢｉＦｅＯ３）を用いることができる。
（６）上記実施形態１～６においては、導電体層１４０として、例えばインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いたが、本発明はこれに限定されるものではない。例えば、酸化インジウム（Ｉｎ２Ｏ３）、アンチモンドープ酸化錫（Ｓｂ－ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、アルミニウムドープ酸化亜鉛（Ａｌ－ＺｎＯ）、ガリウムドープ酸化亜鉛（Ｇａ－ＺｎＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、酸化錫（ＳｎＯ２）、一酸化錫ＳｎＯ、ニオブドープ二酸化チタン（Ｎｂ－ＴｉＯ２）などの酸化物導電体材料を用いることができる。また、インジウムガリウム亜鉛複合酸化物（ＩＧＺＯ）、ガリウムドープ酸化インジウム（Ｉｎ－Ｇａ－Ｏ（ＩＧＯ））、インジウムドープ酸化亜鉛（Ｉｎ－Ｚｎ－Ｏ（ＩＺＯ））などのアモルファス導電性酸化物を用いることができる。また、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ニオブドープチタン酸ストロンチウム（Ｎｂ－ＳｒＴｉＯ３）、ストロンチウムバリウム複合酸化物（ＳｒＢａＯ３）、ストロンチウムカルシウム複合酸化物（ＳｒＣａＯ３）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ２）、酸化ニッケルランタン（ＬａＮｉＯ３）、酸化チタンランタン（ＬａＴｉＯ３）、酸化銅ランタン（ＬａＣｕＯ３）、酸化ニッケルネオジム（ＮｄＮｉＯ３）、酸化ニッケルイットリウム（ＹＮｉＯ３）、酸化ランタンカルシウムマンガン複合酸化物（ＬＣＭＯ）、鉛酸バリウム（ＢａＰｂＯ３）、ＬＳＣＯ（ＬａｘＳｒ１－ｘＣｕＯ３）、ＬＳＭＯ（Ｌａ１－ｘＳｒｘＭｎＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７－ｘ）、ＬＮＴＯ（Ｌａ（ＮＩ１－ｘＴｉｘ）Ｏ３）、ＬＳＴＯ（（Ｌａ１－ｘ，Ｓｒｘ）ＴｉＯ３）、ＳＴＲＯ（Ｓｒ（Ｔｉ１－ｘＲｕｘ）Ｏ３）その他のペロブスカイト型導電性酸化物又はパイロクロア型導電性酸化物を用いることができる。
（７）上記実施形態１～６においては、チャネル層として、酸化物導電体からなる導電体層を用いたが、本発明はこれに限定されるものではない。例えば、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＺｎＳ、ＺｅＳｅ、ＺｎＯ、ＣｄＳ、ＣｕＩｎＳｅ２などからなる半導体層を用いることができる。
（８）上記実施形態１においては、第２ゲート絶縁層１５０として、例えばＳｉＯ２を用いたが、本発明はこれに限定されるものではない。例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７）ＬａＡｌＯ３、ＨｆＯ２などを用いることもできる。また、（Ｂｉ２－ｘ，Ｚｎｘ）（Ｚｎｘ，Ｎｂ２－ｘ）Ｏ７、Ｂｉｘ－Ｎｂ１－ｘ－Ｏｙ、Ｂｉｘ－Ｚｒ１－ｘ－Ｏｙ、Ｂｉｘ－Ｈｆ１－ｘ－Ｏｙ、Ｂｉｘ－Ｔａ１－ｘ－Ｏｙ、Ｌａｘ－Ｔｉ１－ｘ－Ｏｙ、Ｌａｘ－Ｚｒ１－ｘ－Ｏｙ、Ｌａｘ－Ｈｆ１－ｘ－Ｏｙ、Ｌａｘ－Ｔａ１－ｘ－Ｏｙ、Ｌａｘ－Ｎｂ１－ｘ－Ｏｙなどのパイロクロア型結晶若しくはアモルファス酸化物、ＢＳＴ（（Ｂａ１－ｘ，Ｓｒｘ）ＴｉＯ３）ＳＴＯ（ＳｒＴｉＯ３）などのペロブスカイト型結晶若しくはアモルファス酸化物、ＳｉｘＯｙ、ＡＬ２Ｏ３、ＬａＡｌＯ３、Ｌａ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５などの結晶若しくはアモルファス酸化物などを用いることもできる。
（９）上記実施形態５及び６においては、接続層の上層又は下層に抵抗低減用導電体層を形成したが、本発明はこれに限定されるものではない。例えば、接続層を構成する導電体層又は半導体層を、第１チャネル領域又は第２チャネル領域を構成する導電体層又は半導体層よりも厚く構成してもよい。このように構成しても、第１ワード線又は第２ワード線と交差する位置に位置する接続層の部分で望ましくないスイッチング現象が生じることを防止することが可能となる。また、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域又は第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。
（１０）上記実施形態１～４においては、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層と同じ厚さとしたが、本発明はこれに限定されるものではない。例えば、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層よりも厚く構成してもよい。このような構成とすることにより、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。
１００～１００ｈ…固体電子素子、１１０…固体基板、１２０，１２０ａ，１２０ｂ，１２０ｃ、１６０，１６０ａ，１６０ｂ，１６０ｃ…ゲート電極層、１２２，１６２…第１ゲート電極，１２４，１６４…第２ゲート電極、１２６，１６６…第３ゲート電極、１３０，１５０，９３０…ゲート絶縁層、１３２，１５２，…第１ゲート絶縁層、１３４，１５４…第２ゲート絶縁層、１３６，１５６…第３ゲート絶縁層、１４０…導電体層、１４２…第１チャネル領域、１４４…第２チャネル領域，１４６…第３チャネル領域、１７０…抵抗低減用金属層、１８０…半導体基板、１８２…ソース領域、１８４…ソース領域／ドレイン領域、１８６…ドレイン領域、１９０…常誘電体バッファ層、１９２浮遊電極、２００～２００ｈ…メモリー装置、９１０…絶縁性基板、９２０…ゲート電極、９４０…チャネル層、９５０…ソース領域、９６０…ドレイン領域、ＢＬ…ビット線、ＢＳ０…ブロック選択線、Ｄ１…第１ドレイン端、Ｄ２…第２ドレイン端、Ｍ０，Ｍ５，Ｍ６，Ｍ７…メモリーセル、ＭＢ１，ＭＢ２，ＭＢ３…メモリーセルブロック、ＰＬ…プレート線、Ｓ１…第１ソース端、Ｓ２…第２ソース端、ＳＷ…ブロック選択トランジスタ、ＴＲ１…第１トランジスタ、ＴＲ２…第２トランジスタ、ＴＲ３…第３トランジスタ、ＷＬ１０，ＷＬ１５、ＷＬ１６，ＷＬ１７…第１ワード線、ＷＬ２０，ＷＬ２５、ＷＬ２６，ＷＬ２７…第２ワード線

Claims (27)

  1. 　第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、
    　第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、
    　前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックであって、
    　前記第１チャネル領域及び前記第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなり、
    　前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記第１チャネル領域及び前記第２チャネル領域に連続しかつこれらのチャネル領域と同一工程で形成される導電体層又は半導体層からなる接続層によって接続されていることを特徴とするメモリーセルブロック。
  2. 　請求項１に記載のメモリーセルブロックにおいて、
    　前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層は、酸化物導電体材料からなることを特徴とするメモリーセルブロック。
  3. 　請求項１又は２に記載のメモリーセルブロックにおいて、
    　前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて液体材料を用いて形成されたものであることを特徴とするメモリーセルブロック。
  4. 　請求項３に記載のメモリーセルブロックにおいて、
    　前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべて真空プロセスを用いることなく形成されたものであることを特徴とするメモリーセルブロック。
  5. 　請求項１～４のいずれかに記載のメモリーセルブロックにおいて、
    　前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて酸化物材料からなることを特徴とするメモリーセルブロック。
  6. 　請求項５に記載のメモリーセルブロックにおいて、
    　前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべてペロブスカイト構造を有することを特徴とするメモリーセルブロック。
  7. 　請求項１～６のいずれかに記載のメモリーセルブロックにおいて、
    　前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、
    　前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
  8. 　請求項１～６のいずれかに記載のメモリーセルブロックにおいて、
    　前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、
    　前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
  9. 　請求項７又は８に記載のメモリーセルブロックにおいて、
    　前記第１トランジスタ及び前記第２トランジスタは、チャネル幅方向に並列して配置されていることを特徴とするメモリーセルブロック。
  10. 　請求項１～６のいずれかに記載のメモリーセルブロックにおいて、
    　前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極を構成する第１ゲート電極層と、前記第１ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第２ゲート絶縁層と、前記第２ゲート電極を構成する第２ゲート電極層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
  11. 　請求項１～６のいずれかに記載のメモリーセルブロックにおいて、
    　前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第２ゲート電極を構成する第２ゲート電極層と、前記第２ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と、前記第１ゲート電極を構成する第１ゲート電極層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
  12. 　請求項１０又は１１に記載のメモリーセルブロックにおいて、
    　前記第２ゲート絶縁層は、常誘電体層からなることを特徴とするメモリーセルブロック。
  13. 　請求項１０又は１１に記載のメモリーセルブロックにおいて、
    　前記第２ゲート絶縁層は、強誘電体層からなることを特徴とするメモリーセルブロック。
  14. 　請求項１に記載のメモリーセルブロックにおいて、
    　前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１チャネル領域及び前記第２チャネル領域は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、
    　前記第１ゲート絶縁層は、前記第１チャネル領域を覆うように形成され、前記第２ゲート絶縁層は、前記第２チャネル領域を覆うように形成され、前記第１ゲート電極は、前記第１ゲート絶縁層を介して前記第１チャネル領域に対向するように形成され、前記第２ゲート電極は、前記第２ゲート絶縁層を介して前記第２チャネル領域に対向するように形成されていることを特徴とするがメモリーセルブロック。
  15. 　請求項１４に記載のメモリーセルブロックにおいて、
    　前記第１チャネル領域及び前記第２チャネル領域と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、常誘電体バッファ層が形成されていることを特徴とするメモリーセルブロック。
  16. 　請求項１４又は１５に記載のメモリーセルブロックにおいて、
    　前記常誘電体バッファ層と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、浮遊電極が形成されていることを特徴とするメモリーセルブロック。
  17. 　ビット線と、
    　プレート線と、
    　第１ワード線と、
    　第２ワード線と、
    　前記ビット線と前記プレート線との間にメモリーセルが複数個直列接続されたメモリーセルブロックと、
    　前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備え、
    　前記メモリーセルが、前記第１ゲート電極が第１ワード線に接続され、前記第２ゲート電極が第２ワード線に接続された状態で、並列に接続されてなるメモリー装置であって、
    　前記メモリーセルブロックとして、請求項１～１６のいずれかに記載のメモリーセルブロックを備えることを特徴とするメモリー装置。
  18. 　請求項１７に記載のメモリー装置において、
    　前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスタを介して前記ビット線又は前記プレート線に接続されていることを特徴とするメモリー装置。
  19. 　請求項１７又は１８に記載のメモリー装置において、
    　前記メモリーセルブロックとして、請求項７～９のいずれかに記載のメモリーセルブロックを備え、
    　前記接続層のうち、平面的に見て前記第１ワード線又は前記第２ワード線と交差する位置に位置する前記接続層の上層又は下層に抵抗低減用導電体層が形成されていることを特徴とするメモリー装置。
  20. 　請求項１７又は１８に記載のメモリー装置において、
    　前記メモリーセルブロックとして、請求項７～９のいずれかに記載のメモリーセルブロックを備え、
    　前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域又は前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことを特徴とするメモリー装置。
  21. 　請求項１７又は１８に記載のメモリー装置において、
    　前記メモリーセルブロックとして、請求項１０～１３のいずれかに記載のメモリーセルブロックを備え、
    　前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域及び前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことを特徴とするメモリー装置。
  22. 　請求項１７～２１のいずれかに記載のメモリー装置であって、前記メモリーセルブロックとして請求項２～５のいずれかに記載のメモリーセルブロックを備えるメモリー装置を用いて、所定のメモリーセル（以下、選択セルという。また、選択セルと同一のメモリーセルブロックに属するメモリーセルのうち選択セル以外のメモリーセルを非選択セルという。）に対して情報の書き込みを行うメモリー装置の駆動方法であって、
    　少なくとも非選択セルに接続された第２ワード線にオン電圧Ｖｏｎを印加することにより非選択セルにおける前記第２トランジスタをオンにするとともに、
    　選択セルに接続された第２ワード線には接地電位を与え、選択セルに接続された第１ワード線には第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び前記抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加することにより、選択セルに対する情報の書き込み動作を行うことを特徴とするメモリー装置の駆動方法。
  23. 　第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、
    　第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、
    　前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックの製造方法であって、
    　前記第１チャネル領域及び前記第２チャネル領域並びに前記複数のメモリーセルのうち隣接する２つのメモリーセルを接続する接続層を同一工程で形成することを特徴とするメモリーセルブロックの製造方法。
  24. 　請求項２３に記載のメモリーセルブロックの製造方法において、
    　前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を酸化物導電体材料を用いて形成することを特徴とするメモリーセルブロックの製造方法。
  25. 　請求項２３又は２４に記載のメモリーセルブロックの製造方法において、
    　前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて液体材料を用いて形成することを特徴とするメモリーセルブロックの製造方法。
  26. 　請求項２５に記載のメモリーセルブロックの製造方法において、
    　前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とをすべて真空プロセスを用いることなく形成することを特徴とするメモリーセルブロックの製造方法。
  27. 　請求項２３～２６のいずれかに記載のメモリーセルブロックの製造方法において、
    　前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて酸化物材料を用いて形成することを特徴とするメモリーセルブロックの製造方法。
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