JPH01235278A

JPH01235278A - 不揮発性半導体メモリ装置

Info

Publication number: JPH01235278A
Application number: JP63061383A
Authority: JP
Inventors: Ryohei Kirisawa; 桐澤　亮平; Ryozo Nakayama; 中山　良三; Satoshi Inoue; 聡井上; Riichiro Shirata; 理一郎白田; Tetsuo Endo; 哲郎遠藤; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-15
Filing date: 1988-03-15
Publication date: 1989-09-20
Anticipated expiration: 2013-03-09
Also published as: JP2724150B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。

（従来の技術）不揮発性性メモリの分野で、浮遊ゲートをもつＭＯＳＦ
ＥＴ構造のメモリセルを用いた電気的書替え可能な不揮
発性メモリ装置はＥ２ＦＲＯＭとして知られる。この種
のＥ２ＦＲＯＭのメモリアレイは、互いに交差する行線
と列線の各交点にメモリセルを配置して構成される。実
際のパターン上では、二つのメモリセルのドレインを共
通にして、ここに列線がコンタクトするようにしてセル
占有面積をできるだけ小さ（している。しかしこれでも
、二つのメモリセルの共通ドレイン毎に列線とのコンタ
クト部を必要とし、このコンタクト部がセル占有面積の
大きい部分を占めている。

これに対して最近、メモリセルを直列接続してＮＡＮＤ
セルを構成し、コンタクト部を大幅に減らすことを可能
としたＥ２　ＦＲＯＭが提案されている。このＮＡＮＤ
セルでは、−括して浮遊ゲートに電子を注入する全面消
去（−括消去）を行なった後、選択されたメモリセルだ
け浮遊ゲートから電子を放出させる書込みを行なう。全
面消去時には制御ゲートを“Ｈ“レベルにして、ドレイ
ンは″Ｌ°レベルにする。選択書込みでは、ソース側の
セルからドレイン側のセルへと順番に書き込んで行く。

その場合、選択されたセルの電位は、ドレインが“Ｈ＃
レベル、制御ゲートは“Ｌ”レベルとなり、これにより
浮遊ゲートからドレインへ電子が放出される。選択され
たセルよりもドレイン側にある非選択セルでは、ドレイ
ンに印加された電位を選択されたセルまで伝達するため
に、制御ゲートの電位をドレインに印加する電位と同程
度にする必要がある。何故なら、ドレインに印加された
電圧は、制御ゲートに印加された電圧からセルのしきい
値電圧を差引いた電圧までしかソース側に伝達されない
からである。

ところが従来提案されているＮＡＮＤセルでは、浮遊ゲ
ートがチャネル領域を横切って配設されているため、セ
ルのしきい値電圧は浮遊ゲートの電位によって一義的に
決定される。従って一括消去を行なうと、メモリセルの
しきい値電圧が正方向に移動するために、選択書込みを
行なう時の選択セルよりドレイン側にある非選択セルで
は制御ゲート電圧をドレイン電圧よりもしきい値電圧分
だけ高く設定しなければならない。このようにメモリセ
ルのしきい値電圧が浮遊ゲート電位で決定されると、−
括消去を行なった時のしきい値電圧のバラツキの結果、
あるメモリセルのしきい値電圧が高くなり、選択書込み
を行なう時の非選択セルの制御ゲート電圧ではドレイン
電圧を十分に転送できなくなる可能性が生じる。またデ
ータの書替えを行なうと、浮遊ゲートに電子が注入され
たままのセルでは更に一括消去動作が繰返されることに
なり、その結果セルのしきい値電圧は上昇して、選択書
込み時のドレイン電圧の転送ができなくなる。

（発明が解決しようとする課題）以上のように従来提案されているＮＡＮＤセルを用いた
Ｅ２　ＦＲＯＭは、非選択セルがドレイン電圧の伝達を
妨げる結果、選択書込みが確実に行われない、という問
題があった。

本発明は、この様な問題を解決した不揮発性半導体メモ
リ装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）本発明にがかるＥ２　ＦＲＯＭは、浮遊ゲートと制御ゲ
ートを有するメモリセルが複数個直列接続さ・れてＮＡ
ＮＤセルを構成し、これがマトリクス配列されてメモリ
アレイを構成する。メモリセルは浮遊ゲートと基板との
間で電子のトンネリングにより書込み及び消去を行なう
ものとする。この様な動作原理のＮＡＮＤセルを用いた
Ｅ２　ＦＲＯＭにおいて本発明では、メモリセルの浮遊
ゲートがチャネル領域を完全に横切っていない状態即ち
、チャネル領域をそのチャネル幅方向に関して部分的に
覆う状態として、メモリセルの正方向のしきい値電圧は
この浮遊ゲートが覆っていないチャネル領域部分で決定
されるようにしたことを特徴とする。

（作用）本発明では、メモリセルの正方向のしきい値電圧は、浮
遊ゲートがかかっていないチャネル領域の不純物濃度だ
けで決定される。このため、−括消去した後、選択書込
みを行なう際、ドレイン側の非選択セルの制御ゲート電
圧をドレイン電圧よりもそのしきい値電圧分だけ高くす
るだけで、ドレイン電圧は転送される。しかもこの場合
、転送されるドレイン電圧は浮遊ゲート電位に左右され
ないから、−括消去時に起きるしきい値電圧の不均一、
データ書替え時に起きる重複消去によりしきい値電圧の
上昇が生じても、選択書込みが可能になる。データ読出
し時では、選択されたセルの制御ゲート電圧がセルの浮
遊ゲートのかかっていないチャネル領域で決まるしきい
値電圧よりも低く設定されていれば、浮遊ゲート電位だ
けで“１°、“０“が判定できる。また、データ続出し
時の非選択セルでも選択書込み時同様、ドレイン電圧を
浮遊ゲート電位によらず転送することができる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は一実施例のＥ２　ＰＲＯＭのＮＡＮＤセルを示
す平面図であり、第２図（ａ）、（ｂ）はそのＡ−Ａ’
、Ｂ−Ｂ’断面図である。第３図は同じくそのＮＡＮＤ
セルの等価回路である。

この実施例では、４個のメモリセルＭ１〜Ｍ４と２個の
選択ＭＯＳトランジスタｓ１．ｓ２をそれらのソース、
ドレイン拡散層を共用する形で直列接続して、一つのＮ
ＡＮＤセルを構成している。

この様なＮＡＮＤセルがマトリクス配列されてメモリア
レイが構成される。ＮＡＮＤセルのドレインは選択ＭＯ
３）ランジスタＳ１を介してビ・ソトｎ　＋＝　接続さ
れる。ＮＡＮＤセルのソースは選択ＭＯ３）ランジスタ
Ｓ２を介して接地線に接続される。各メモリセルの制御
ゲートＣＧ　ｌ−ＣＧ　４はビット線と交差するワード
線ＷＬに接続される。この実施例では、４個のメモリセ
ルで一つのＮＡＮＤセルを構成しているが一般に２のｎ
乗（ｎ＝１．２．・・・）個のメモリセルで一つのＮＡ
ＮＤセルを構成することができる。

この実施例でのメモリセル構造は、第１図に斜線で示さ
れ、また第２図（ａ）の断面図から明らかなように、浮
遊ゲート４　（４１〜４４）がその一端が素子分離絶縁
膜２上にかかっていない状態、即ち浮遊ゲート４がチャ
ネル領域をそのチャネル幅方向に関して部分的に覆う状
態となっている。

この結果等価回路的には第３図に示されるように、各メ
モリセルＭ１〜Ｍ４に対して並列に制御トランジスタＴ
１〜Ｔ４が接続された状態になる。

この実施例のＮＡＮＤセルの製造工程例を次に、第４図
及び第５図を参照して説明する。第４図は第２図（ａ）
の断面に対応し、第５図は第２図（ｂ）の断面に対応す
る。但し第５図では、第２図（ｂ）のうち左側の部分、
即ちドレイン側選択ＭＯＳトランジスタＳ、とメモリセ
ルＭｌの部分のみを示している。まずｐ型Ｓｔ基板１に
素子分離絶縁膜２を形成した後、３００〜４００人の熱
酸化膜からなる第１ゲート絶縁膜３１を形成する。

この第１ゲート絶縁膜３、のうちメモリセルのチャネル
領域となる部分をフッ酸溶液または反応性インオンエツ
チングにより選択的に除去し、その部分に熱酸化膜から
なる５０〜２００人の第２ゲート絶縁膜３２を形成する
。次いで全面に浮遊ゲートを形成するための５００〜４
０００Ａの第１層多結晶シリコン膜４を堆積する。この
第１層多結晶シリコン膜４上に熱酸化膜からなる８０〜
２００人の第３ゲート絶縁膜３３を形成した後、ＣＶＤ
によりシリコン窒化膜５を８０〜２００人堆積する（第
４図（ａ）、第５図（ａ））。次に反応性イオンエツチ
ングにより窒化膜５．第３ゲート絶縁膜３３．第１層多
結晶シリコン膜４を選択エツチングし、隣接するＮＡＮ
Ｄセル間の浮遊ゲートを分離するスリットを形成する。

同時にスリットは、一部素子領域にかかるようにパター
ン形成し、チャネル領域上の一部が露出されるようにす
る（第４図（ｂ）、第５図（ｂ））。この段階では未だ
第１層多結晶シリコン膜４は、メモリセル間１〜Ｍ４間
では分離されていない。この後、熱酸化によりチャネル
領域上に３００〜４００人の第４ゲート絶縁膜３４を形
成する（第４図（Ｃ）、第５図（Ｃ））。このとき同時
に第１層多結晶シリコン膜４上の窒化膜５の表面も酸化
され、耐圧の高い酸化膜−窒化膜一酸化膜の３層構造の
層間絶縁膜が形成される。窒化膜５上での酸化速度は遅
いため、第１層多結晶シリコン膜４上の絶縁膜厚が必要
以上に厚くなることはない。これは各ゲート間の容量比
を最適値に設定し、書込み特性を劣化させないために意
味がある。次に制御ゲートを形成するための第２層多結
晶シリコン膜６を１０００〜４０００人堆積し、これを
反応性イオンエツチングによりパターニングしてセルの
制御ゲート６１〜６４及び渭択ゲート６５゜６６を形成
する。このとき同時に下の第１層多結晶シリコンｒａ４
まで同じマスクでパターニングして浮遊ゲート４１〜４
４を分離形成する。その後これらのゲート電極をマスク
としてイオン注入してソース、ドレイン拡散層であるｎ
型層７を形成し、全面をＣＶＤ絶縁膜８で覆って、ドレ
イン領域にコンタクト孔を開ける。このコンタクト孔を
介して再度イオン注入してｎ＋型層９を形成する（第４
図（ｄ）、第５図（ｄ））。最後にＡノの蒸着、バター
ニングによりビット線等の配線を形成して完成する。

このように構成されたＥ２　ＦＲＯＭの動作を次に、第
６図及び第７図を用いて説明する。第６図は隣接する二
つのビット線ＢＬｌ、ＢＬ２に沿った二つのＮＡＮＤセ
ル部分を示し、第７図は各動作モードでの端子の電位関
係を示している。この実施例では、浮遊ゲートに電子を
注入してしきい値電圧を正方向に移動させる動作が「消
去」であり、浮遊ゲートの電子を放出させてしきい値電
圧を負方向に移動させる動作が「書込み」である。

消去動作は、全ＮＡＮＤセルを同時に行なう一括消去方
式を用いる。

一括消去動作は、第７図に示すように、選択ゲ−）ＳＧ
、、ＳＧ２、制御ゲートＣＧｌ〜ＣＧ４に昇圧電位Ｖｐ
ｐ（例えば、２０ｖ）を印加し、ビット線ＢＬ１．ＢＬ
２及びソース電位ＶＳＳは０■とする。このとき、全て
のメモリセルにおいて基板から浮遊ゲートに電子が注入
され、しきい値電圧は正方向に移動する。

次にデータ書込みを、ＮＡＮＤセルのソース側から順番
に行なう。第７図では、第６図の破線で囲んだ選択セル
Ａに書込みを行なう場合の電圧条件を示している。即ち
、ＢＬｌをＶ　ｐＩ）　−２０ｖＳＢＬ２を（１／２）
　Ｖｐｐ−１０Ｖ、ＳＧｌとＣＧ、、ｃｃ２を２０Ｖ、
ＳＧ２とＣＧ３゜ＣＧ４をＯｖとする。この条件でセル
Ａのドレインには、選択トランジスタＳ、のしきい値電
圧と各メモリセルに等価的に並列接続された制御トラン
ジスタＴ８．”ｒ２のしきい値電圧性だけ減少したＶｐ
ｌ）が印加される。例えば、Ｓ　１　＋　Ｔ　１−”　
４のしきい値電圧をＩＶとすると、選択トランジスタＳ
、で約１ｖ減少した電圧１９Ｖは選択トランジスタＴ１
　＊　Ｔ２での電圧降下が少なく伝達されるから、選択
セルＡのドレインには約１９Ｖが印加されることになる
。このドレイン電圧は、先に一括消去動作で浮遊ゲート
に注入された電子量には左右されない。通常ｖｐｐ−２
ｏｖで一括消去を行なうと、メモリセルＭｌ　、　Ｍ２
　、・・・のしきい値電圧は１■以上になり、並列接続
された制御トランジスタ”１　、Ｔ２　ｒ　・・・のそ
れより高くなるため、Ｖｐｌ）は制御トランジスタＴ１
１　Ｔ２　＋　・・・を転送されるからである。こうし
てドレインに約１９Ｖが印加された選択セルＡでは、浮
遊ゲートから電子が放出される。また書込みが始まる時
は、セルＡはカットオフされており、浮遊ゲートから電
子が放出されるとオン状態になる。しかし、書込み時に
選択トランジスタＳ２はカットオフされており、電流は
ソース側に流れない。この書込み時、非選択ビット線Ｂ
Ｌ２には中間電位（１／２）Ｖｐｐ−１０Ｖが印加され
ている。これは、非選択のビット線ＢＬ２に沿うメモリ
セルに既に書込みが行われている場合に、それらのうち
、制御ゲートＣＧ３よりドレイン側のメモリセルについ
て、即ち制御ゲートＣＧ、、ｃｃ２により制御されるメ
モリセルでの誤消去を防止するためである。選択ゲート
Ｓ　Ｇ　１＊　　Ｓ　Ｇ　２　、制御ゲートＣＧｌ〜Ｃ
Ｇ４は横方向に配置された複数のＮＡＮＤセルに連続的
に配設されており、前述のようにセルＡへの込み時ＣＧ
１．ｃｃ２にはＶｌ）Ｉ）が印加されるから、もし非選
択ビット線ＢＬ２を０としておくと、この非選択ビット
線ＢＬ２に沿うメモリセルのうちＣＧ１．ＣＧ２で制御
されるセルで誤消去が生じてしまう。ＢＬ２を中間電位
に設定することにより、これらのセルでのゲート絶縁膜
には弱電界しかかからず、誤消去が起こらない。選択ビ
ット線ＢＬ、のＮＡＮＤセル内の既に書込みが行われた
セルＭ４では、選択セルＡの制御ゲートＣＧ４をＯｖと
するため、ドレイン電圧が転送されず、誤消去は生じな
い。

このようにして選択されたビット線について、ＮＡＮＤ
セルのソース側に位置するセルからドレイン側へ順にデ
ータの書込みが行われる。この選択書込み時、ソース側
の選択トランジスタＳ２のゲートＳＧ２をカッチオフに
しているのは、メモリセルがパンチスルーを起こして電
流が多量に流れ、昇圧電位Ｖｌ）りが低下するのを防止
するためである。

データの選択読出し動作は、セルＡについて第７図に示
したように、選択セルＡ以外の制御ゲー）ＣＧＩ　、Ｃ
Ｇ２　、ＣＧ４と非選択ビット線ＢＬ、及び選択トラン
ジスタのゲー）ＳＧ１゜ＳＧ２を５■とし、選択された
制御ゲートＣＧ３及び選択ビット線ＢＬ、をＯｖとする
。これにより、選択セルＡのしきい値電圧に応じて、電
流がオン、オフし、“１”、′０”の検出が行われる。

メモリセルに並列接続された制御トランジスタＴ、−Ｔ
４はそのしきい値電圧がＩ■に設定されている。従って
この選択読出し時、制御ゲートＣＧ３をＯｖとすること
によって、この選択セルＡに並列接続された制御トラン
ジスタＴ３はカットオフし、電流が流れるか否かはメモ
リセルの浮遊ゲート電位だけで決定される。このため、
制御トランジスタＴ１〜Ｔ４の存在に関わらず、データ
読出しが可能になる。そしてこの場合も、選択書込み時
と同様、選択されたセルのドレイン電圧は非選択セルの
浮遊ゲート電位に左右されないため、確実なデータ読出
しができる。

以上のようにこの実施例によれば、ＮＡＮＤセルの浮遊
ゲートの一端部が素子分離領域にかからないようにして
、等価的にメモリセルに制御トランジスタが並列接続さ
れた状態を作っている。そしてこの制御トランジスタを
、そのしきい値電圧が消去状態の浮遊ゲート下のそれよ
り低い正の値をもつようにすることにより、ドレイン電
圧がＮＡＮＤセルを構成する複数のメモリセルを電圧降
下を生じることなく確実に転送され、選択書込み及び読
出しの信頼性が向上する。

第８図及び第９図は、本発明の他の実施例のＮＡＮＤセ
ルを示す平面図である。先の実施例では、浮遊ゲート４
下のチャネル領域全体に薄い第２ゲート絶縁膜を形成し
てここを書替え領域即ちトンネル領域としているだが、
これらの実施例では、チャネル領域２１．３１の中でか
つ浮遊ゲート４下のドレイン側端部に部分的にトンネル
領域２２．３２を形成している。この場合、トンネル領
域下はソース、ドレイン拡散層と接続をとるために、破
線で示す開口２３．３３をもつマスクを用いて、浮遊ゲ
ート用の第１層多結晶シリコン膜形成前にヒ素戚いはリ
ンなどのイオン注入をしておく。第８図は、薄いトンネ
ル酸化膜形成用のマスクとイオン注入用のマスクを共用
した場合であり、第９図はこれらのマスクを別々に形成
した場合を示している。第８図の場合は、マスク開口２
３が、浮遊ゲート４及び制御ゲート６が形成された時に
チャネル長方向の各ゲート端部よりはみ出していること
が必要である。これらの実施例によっても先の実施例と
同様の効果が得られる。

第１０図は更に他の実施例のＮＡＮＤセルの平面図であ
る。先の実施例では浮遊ゲートの一端部が素子分離領域
にかからないようにしたが、この実施例では、浮遊ゲー
ト４はその両端ともに素子分離領域上にかからないよう
にしている。この実施例によっても、先の実施例と同様
の効果が得られる。

本発明は、上記実施例に限られない。例えば上記実施例
では、−括して浮遊ゲートに電子を注入することにより
消去を行なったが、−括して浮遊ゲートから電子を放出
させるのを消去動作とし、選択的に電子を浮遊ゲートに
注入してデータ書込みを行なう、という方式を採用した
場合にも本発明は有効である。この方式では、選択書込
み時、非選択セルのしきい値電圧は負方向に移動した状
態であるため、ドレイン電圧の転送にはもともと問題は
ないが、データ読出し時に上記実施例と同様の効果が得
られる。

その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果〕以上述べたように本発明によれば、ＮＡＮＤセルを用い
たＥ２　ＰＲＯＭおいて、浮遊ゲートがチャネル領域を
部分的に覆うようにすることによって、選択書込み時ま
たは読み出し時に必要なドレイン電圧を確実に選択セル
まで転送することが可能になり、書込み及び読出しの信
頼性向上を図ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＥ２ＰＲＯＭのＮＡＮＤ
セルを示す平面図、第２図（ａ）（ｂ）は第１図のそれ
ぞれＡ−Ａ’、Ｂ−Ｂ’断面図、第３図はそのＮＡＮＤ
セルの等価回路図、第４図（ａ）〜（ｄ）はその製造工
程を示す第２図（ａ）に対応する断面図、第５図（ａ）
〜（ｄ）は同じくその製造工程を示す第２図（ａ）に対
応する断面図、第６図はそのＥ２　ＦＲＯＭの動作を説
明するための隣接する２つのＮＡＮＤセル部を示す等価
回路図、第７図は動作条件を示す図、第８図〜第１０図
は本発明の他の実施例のＮＡＮＤセルを示す平面図であ
る。１・・・シリコン基板、２・・・素子分離絶縁膜、３１
・・・ゲート絶縁膜、４・・・第１層多結晶シリコン膜
（浮遊ゲート）、５・・・シリコン窒化膜、６・・・第
２層多結晶シリコン膜（制御ゲート）、７・・・ｎ型層
（ソース、ドレイン拡散層）、８・・・ＣＶＤ酸化膜、
９・・・ｎ＋型層、１０・・・ビット線、Ｍｌ〜Ｍ４・
・・メモリセル、Ｔ１〜Ｔ４・・・制御トランジスタ、
ｓ、、Ｓ２・・・選択トランジスタ。出願人代理人　弁理士　鈴江武彦第１図Ｌ第３図（ａ）（ｃ）（ｄ）第５図第１Ｏ図ｓｓ第６図第７図第８図第９図

Claims

【特許請求の範囲】

（１）半導体基板上に浮遊ゲートと制御ゲートが積層さ
れ、浮遊ゲートと基板の間でトンネル電流により電荷の
やりとりをして書込みおよび消去を行う書替え可能なメ
モリセルが複数個ずつ直列接続されてＮＡＮＤセルを構
成し、このＮＡＮＤセルがマトリクス状に配列されてメ
モリアレイが構成される不揮発性半導体メモリ装置にお
いて、前記浮遊ゲートはチャネル領域をチャネル幅方向
に関して部分的に覆うように配設されていることを特徴
とする不揮発性半導体メモリ装置。
（２）浮遊ゲートで覆われていないチャネル領域のゲー
ト絶縁膜は浮遊ゲート下のゲート絶縁膜に比べて厚いこ
とを特徴とする請求項（１）記載の不揮発性半導体メモ
リ装置。