KR100267870B1 - 비휘발성 반도체 메모리와 그의 구동방법 및 제조방법 - Google Patents

비휘발성 반도체 메모리와 그의 구동방법 및 제조방법 Download PDF

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KR100267870B1
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요시미츠 야마우찌
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본 발명의 비휘발성 반도체 메모리는, 반도체 기판; 상기 반도체 기판상에 매트릭스형태로형성되고, 각각, 상기 반도체 기판상에 형성된 제1 절연막, 상기 제 1 절연막상에 형성된 부유게이트, 그 사이에 협지된 제 2 절연막을 통해 상기 부유게이트상에 형성된 제어 게이트, 소스 확산 영역 및 드레인 확산 영역을 포함하는, 복수의 메모리셀; 제 1 방향으로 인접하는 두개의 메모리셀사이에 위치된 상기 반도체 기판의 일부에 형성되고, 상기 두 메모리셀중 하나에 대한 상기 드레인 확산 영역과 다른 메모리셀에 대한 소스 확산 영역을 포함하는 확산층; 상기 제 1 방향으로 인접하는 메모리셀들의 제어 게이트들을 접속함으로써 형성되는 워드라인; 및 상기 제 1 방향에 실질적으로 직교하는 제 2 방향으로 인접하는 확산층들을 접속함으로써 형성되는 비트라인을 포함하며, 상기 메모리셀은, 상기 확산층에 소정의 전압이 인가될때 제 1 절연막을 통해 두 인접한 메모리셀중 하나의 부유게이트와 상기 드레인 확산 영역간에 터널전류가 흐르며, 상기 확산층과 상기 다른 메모리셀의 부유게이트간에는 터널전류가 흐르지 않는 구조를 갖는다.

Description

비휘발성 반도체 메모리와 그의 구동방법 및 제조방법
제1도는 본 발명의 실시예 1에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도.
제2a도 및 제2b도는 각각 제1도의 A-A선 및 B-B선에 따른 제1도에 보인 메모리셀 어레이의 단면도.
제3도는 실시예 1에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 등가회로도.
제4도는 소스 확산층의 불순물 도즈량과 비선택셀에 대한 기입동작의 영향간의 관계를 보인 도면.
제5도는 본 발명의 실시예 1에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도.
제6도는 본 발명의 실시예 2에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제7도는 본 발명의 실시예 2에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제8도는 본 발명의 실시예 2에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제9도는 본 발명의 실시예 2에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제10도는 본 발명의 실시예 2에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제11a도, 제11b도, 제11c도, 및 제11d도는 본 발명의 실시예 2에 의한 비휘발성 반도체 메모리의 메모리셀의 다른 제조방법의 공정을 도시한 단면도.
제12a도, 및 제12b도는 본 발명의 실시예 2에 의한 비휘발성 반도체 메모리의 메모리셀의 또 다른 제조방법의 경사 이온주입 공정을 도시한 단면도.
제13a도는 소자분리가 p-n접합에 의해 행해지는, 본 발명에 의한 다른 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도, 제13b도는 제13a도의 D-D선에 따른 제13a도에 보인 메모리셀의 단면도.
제14도는 본 발명의 실시예 3에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도.
제15a도 및 제15b도는 각각 제14도의 A-A선 및 B-B선에 따른 제14도에 보인 메모리셀 어레이의 단면도.
제16도는 본 발명의 실시예 3에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 등가회로도.
제17도는 게이트절연막의 두께와 기입효율(누설전류/터널전류)간의 관계를 보인 도면.
제18도는 본 발명에 의한 다른 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도.
제19도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제20도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제21도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제22도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제23도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제24도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 다른 제조방법의 공정을 도시한 단면도.
제25도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 다른 제조방법의 공정을 도시한 단면도.
제26도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 다른 제조방법의 공정을 도시한 단면도.
제27도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 다른 제조방법의 공정을 도시한 단면도.
제28도는 본 발명의 실시예 4에 의한 비휘발성 반도체 메모리의 메모리셀의 다른 제조방법의 공정을 도시한 단면도.
제29a도는 소자분리가 p-n접합에 의해 행해지는, 본 발명에 의한 다른 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도, 제29b도는 제29a도의 D-D선에 따른 제29a도에 보인 메모리셀의 단면도.
제30도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도.
제31a도 및 제31b도는 각각 제30도의 A-A선 및 B-B선에 따른 제30도에 보인 메모리셀 어레이의 단면도.
제32도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제33도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제34도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제35도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제36도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제37도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제38도는 본 발명의 실시예 5에 의한 비휘발성 반도체 메모리의 메모리셀의 제조방법의 공정을 도시한 단면도.
제39도는 본 발명의 실시예 6에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 평면도.
제40도는 독출동작에 있어서의 메모리셀의 상태를 보인 도면.
제41도는 독출동작에 있어서의 독출전류(채널전류)와 누설전류간의 관계를 보인 도면.
제42도는 소거동작에 있어서의 인가전압을 개략적으로 보인 타이밍 차트.
제43도는 소스/드레인 확산층 및 반도체 기판에 부전압이 인가될때 메모리셀의 임계전압과 제어 게이트에 대한 전압인가시간간의 관계를 보인 도면.
제44도는 반도체 기판에 인가되는 부전압과 메모리셀의 수명(신뢰성)간의 관계를 보인 도면.
제45도는 기입동작에 있어서의 인가전압을 개략적으로 보인 타이밍 차트.
제46도는 본 발명에 의한 비휘발성 반도체 메모리의 메모리셀 어레이의 다른 실시예를 보인 평면도.
제47도는 핫일렉트론(hot electron) 주입에 의해 기입을 행하는 형태의 종래 비휘발성 반도체 메모리의 메모리셀 어레이의 일부를 보인 단면도.
제48도는 제47도에 보인 비휘발성 반도체 메모리의 메모리셀 어레이의 등가회로도.
제49도는 FN터널전류에 의해 기입동작을 행하는 종래 비휘발성 반도체 메모리의 메모리셀 어레이의 일부 단면을 보인 도면.
제50도는 제49도에 보인 비휘발성 반도체 메모리의 메모리셀 어레이의 등가회로도.
제51도는 FN터널전류에 의해 기입동작을 행하는 종래 다른 비휘발성 반도체 메모리에 있어서의 등가회로도.
〈도면의 주요부분에 대한 부호의 설명〉
1, 31 : 반도체 기판 2 : 확산층
3, 33 : 터널 절연막 5, 35 : 부유 게이트
7, 37 : 제어 게이트 8a, 8b : 레지스트 마스크
12 : 필드 산화막 14 : 불순물 확산층
34 : 게이트 절연막 100 : 비휘발성 반도체 메모리
본 발명은 파울러 노드하임(Fowler-Nordheim: 이하, "FL") 터널전류에 의해 기입 및 소거동작을 행하는 비휘발성 반도체 메모리와 그의 구동방법 및 제조방법에 관한 것이다. 특히, 본 발명은 플래쉬메모리와 그의 구동 방법 및 제조방법에 관한 것이다.
일반적인 플래쉬메모리는 핫일렉트론 주입에 의해 기입을 행하는 형태와 FL 터널전류에 의해 기입을 행하는 형태가 있다.
제 47도는 핫일렉트론 주입에 의해 기입을 행하는 종래의 플래쉬메모리(500)의 메모리셀의 단면을 도시한 것이다. 제 48도는 플래쉬메모리(500)의 메모리셀 어레이의 등가회로를 도시한 것이다.
제 47도에 도시한 바와 같이, 플래쉬메모리(500)는, 반도체 기판(151), 이 반도체 기판(151)상에 형성된 터널 절연막(153) 및 터널 절연막(153)상에 형성된 부유게이트(155)를 포함한다. 부유게이트(155)를 덮도록 ONO(SiO2/SiN/SiO2)막 등의 절연막(156)이 형성되며, 절연막(156) 위에 제어 게이트(157)가 배치되어 있다. 제 48도에 보인 바와 같이, 각 메모리셀(제 48도에는 메모리셀 C51 ~C53및 C61 ~C63이 도시되어 있다)은 매트릭스형태로 배치되어 있다. 제 47도에서 X방향으로 인접하는 각 메모리셀의 제어게이트(157)는 서로 전기적으로 접속되어 있고, 워드선 WL을 형성하고 있다(제 48도에는 워드라인 WL1및 WL2가 도시되어 있다).
또한, 제 47도에 도시한 바와 같이, X방향으로 인접하는 두개의 메모리셀간에 형성된 불순물 확산층(소스/드레인 확산층)(161)은, 일방의 메모리의 소스 확산층(159)과, 타방의 메모리셀의 드레인 확산층(160)에 의해 공유되어 있다. 이와 같은 소스/드레인 확산층은 제조공정중에 막을 마스크로 하여 이온주입함으로써, 자기정합적으로 형성된다. 제조공정의 완료에 따라, 상기 막은 스트라이프형태로 형성된 부유게이트로 된다.
제 48도에 보인 바와 같이, 비트라인 BL(제 48도에는 비트라인 BL1내지 BL4가 도시되어 있다)은 Y방향으로 연장되고, 서로 Y방향으로 인접하는 확산층(161)을 전기적으로 접속하고 있다. 각 비트라인은 선택되는 메모리셀에 따라 소스배선 또는 드레인배선으로 작용한다. 이와 같이, 각 비트라인이 소스배선 또는 드레인배선의 어느 것에 한정되지 않고, 소스배선(접지선)과 드레인배선이 적절히 절환되는 구동방식을 가상접지방식라 한다.
이와 같은 가상접지방식에 있어서는, 불순물 확산층(161)이 상기한 바와 같이 한 X방향으로 인접하는 메모리셀의 소스 확산층(159) 및 드레인 확산층(160)으로 같이 사용되기 때문에, X방향으로 인접하는 메모리셀의 소스확산층(159)과 드레인 확산층(160)간에 분리영역을 형성할 필요가 없다. 또한, 비트라인 BL이 확산배선을 통해 Y방향으로 배열된 불순물 확산층(161)을 접속함으로써 형성되기 때문에, 각 메모리셀과 비트라인 BL의 접속을 위한 콘택트영역을 형성할 필요가 없어, 메모리의 고집적화가 가능하다.
또한, 제 51도에 도시한 바와 같이, X방향으로 인접하는 메모리셀을 쌍으로 형성하고 각 쌍에 소스라인 SL을 공유시키되 개별적인 비트라인 BL은 갖지 않는 구조가 예컨대 일본 특개평 2-23177호 공보에 기재되어 있다. 이 구조는 데이타의 병렬독출이나 병렬기입을 가능케 한다.
제 48도를 참조하여 플래쉬메모리(500)의 기입동작을 설명하면 다음과 같다. 기입동작을 행하는 메모리셀로서 메모리셀 C52가 선택된 경우(이하, 이와 같은 선택된 메모리셀을 선택셀이라 한다)에 대해 설명한다. 우선, 선택셀 C52에 접속하는 워드라인 WL1에 고전압을 인가한다. 동시에, 선택셀 C52의 드레인측에 접속하는 일방의 비트라인(예컨대 BL2)에 소정의 전압을 인가하고, 소스측에 접속하는 타방의 비트라인(예컨대 BL3)에 0V(접지전압)를 인가한다. 이에 따라, 선택셀 C52의 채널영역에서 발생한 핫일렉트론이 부유게이트(155)에 주입되어, 데이타의 기입이 행해진다. 이 때, 기입을 행하지 않는 메모리셀(이하, 이와 같은 메모리셀을 비선택셀이라 한다)이 접속하는 두개의 비트라인에는, 두개의 비트라인의 전위가 같게 되도록 전압이 인가된다. 예컨대 비선택셀 C51에 대해서는, 비트라인 BL3의 전위와 BL4의 전위가 같게 되도록 전압이 인가된다.
또한, 플래쉬메모리(500)의 소거동작은 다음과 같이 행해진다. 워드라인 WL에 부의 전압을 인가하고 동시에 모든 비트라인 BL(또는 메모리셀 어레이가 블록들로 분할될 경우 블록내의 모든 비트라인)에 소정의 정의 전압을 인가한다. 이에 따라, FN터널전류가 흘러 부유게이트(155)에 축적된 전하가 인발되어(drawn out), 모든 메모리셀(또는 블록내의 모든 메모리셀)에 저장된 데이타가 일괄 소거된다.
플래쉬메모리(500)의 독출동작은 다음과 같이 행해진다. 독출을 행하는 선택셀에 접속된 워드라인 WL에 소정의 전압을 인가한다. 동시에 선택셀에 접속된 두 비트라인의 일방의 비트라인에 소정의 전압을 인가하고, 타방의 비트라인에 OV(접지전압)를 인가한다. 부유게이트(155)에 유지되어 있는 전하의 양(즉, 데이타)에 따라 비트라인간에 흐르는 전류가 다르기 때문에, 이 전류의 양을 검출함으로써 데이타의 독출을 행할수 있다. 이 때, 독출을 행하지 않는 비선택셀과 접속된 두개의 비트라인에는 기입동작의 경우와 같이, 두개의 비트라인의 전위가 같게 되도록 전압이 인가된다.
상기한 바와 같이 채널 핫일렉트론 주입에 의한 기입은, 일반적으로 전자의 주입효율(기입효율)이 불량하다. 또한, 기입전류가 크기때문에(약 1mA), 기입시의 소비전력이 많아지는 문제가 있다. 또한, 비교적 큰 기입전류를 공급하기 위해 고전압전원(또는 승압회로)을 필요로 하여, 플래쉬메모리(500)에 있어서의 구동전압의 저하 및 단일전원을 사용하기 어렵게 한다.
한편, FN터널전류를 사용하는 기입방식의 플래쉬메모리는, 그의 기입전류가 약 수십 nA정도이기 때문에, 이 형태의 플래쉬메모리는 단일전원을 사용할수 있다. 제49도는 FN터널전류를 사용하여 기입을 행하는 플래쉬메모리(600)의 메모리셀이 단면도이다. 제 50도는 플래쉬메모리(600)의 메모리셀 어레이의 등가회로도이다. 제 46도와 47도에 도시한 플래쉬메모리(500)와 같은 구성요소에는 동일한 도면부호를 부기했다.
제 49도에 보인 바와 같이, 플래쉬메모리(600)는 반도체 기판(151), 이 반도체 기판(151)상에 균일한 산화막으로 형성된 터널 절연막(153) 및 터널절연막(153) 위에 형성된 부유게이트(155)를 포함한다. 상기 부유게이트(155)의 각 양단에는 소스 확산층(159)와 드레인 확산층(160)이 형성된다. 모든 두개의 인접하는 메모리셀간에는 소자분리막(162)이 형성되어, 인접하는 메모리셀의 소스 확산층(159)과 드레인 확산층(160)을 분리하고 있다. 또한, 부유게이트(155)를 피복하도록, ONO(SiO2/SiN/SiO2)로 이루어진 절연막(156)이 형성되고, 절연막(156) 위에 제어 게이트(157)가 형성되어 있다.
제 50도를 참조하면, 메모리셀(제 50도에는 메모리셀 C71내지 C73및 C81내지 C83이 도시되어 있다)이 매트릭스형태로 배치되어 있다. 제 50도에 도시된 X방향으로 인접하는 메모리셀의 제어 게이트(157)는, 서로 전기적으로 접속되어, 워드선 WL(제 50도에는 워드라인 WL1및 WL2가 도시되어 있다)을 형성한다. 비트라인 BL(제 50도에는 비트라인 BL1내지 BL6가 도시되어 있다)은 Y방향으로 연장되어, 대응하는 소스 확산층(159) 또는 드레인 확산층(160)을 서로 전기적으로 접속한다. 각 비트라인 BL의 기능은 소스라인 또는 드레인라인으로 고정된다.
플래쉬메모리(600)의 기입동작은 다음과 같이 행해진다. 선택셀과 접속된 워드라인 WL에는 부의 전압 또는 0V를 인가하고, 접속된 셀의 드레인 확산층(160)에는 정의 전압을 인가하여, 전자가 부유게이트(155)로 부터 인발되도록 한다(drawn out). 소거동작은 다음과 같이 행해진다. 한 워드라인 WL에는 정의 전압을 인가하고, 소스 확산층(159) 및 드레인 확산층(160)에는 0V의 전압을 인가하여, 워드라인 WL과 접속된 모든 메모리셀의 부유게이트내로 전자가 주입되도록 한다.
제 51도는 FN터널전류를 사용하는 플래쉬메모리(700)의 다른 예를 도시한 것이다. 제 49도의 메모리셀(600)에 있어서, 인접한 메모리셀의 소스 확산층 및 드레인 확산층은 서로 분리되어 있다. 제 51도의 플래쉬메모리(700)에 있어서, 각 메모리셀의 드레인 확산층은 서로 분리되며 Y방향으로 정렬된 이들 각각의 드레인 확산층은 서로 접속되어 비트라인을 형성한다. 동시에, X방향으로 인접한 각쌍의 메모리셀은 소스 확산층을 공유하여 Y방향으로 연장되는 소스라인을 형성한다.
그러나, FN터널전류를 사용하는 종래의 플래쉬 메모리는 다음과 같은 문제가 있다. 상기한 바와 같이, 기입을 위해 FN터널전류를 사용하는 종래의 플래쉬 메모리에 있어서는, 터널 절연막(153)에 인가되는 전계에 의해 발생되는 터널전류가 사용된다. 따라서, 제 49도에 도시한 메모리셀에 있어서, X방향으로 인접한 각 쌍의 메모리셀이 제 48도에 보인 바와 같이 확산층을 공유하면, 데이타의 기입을 행하는 선택된 메모리셀의 드레인 확산층과 확산층을 공유하고 또한 상기 선택된 메모리셀과 동일한 워드라인에 접속되는 비선택 메모리셀에 데이타가 기입된다. 따라서, 제 49도에 도시한 바와 같이 소자분리막(162)을 형성하고 제 50도 및 51도에 도시한 바와 같이 서로 X방향으로 인접한 메모리셀의 적어도 드레인 확산층(160)을 분리시킬 필요가 있다. 따라서, 기입을 위해 FN터널전류를 사용하는 종래의 플래쉬 메모리는, 가상접지방식을 채용할수 없다. 이는 이 형태의 플래쉬 메모리를 미세화시키기 어렵게 한다.
제 49도에 도시한 바와 같이, 터널 절연막(153)을 비교적 얇다. 따라서, 기입시 드레인 확산층(160)에 비교적 높은 전압이 인가되면, 밴드간 터널현상에 의해 기입전류의 106배가 드레인 확산층(160)의 단부에서 기판(151)으로 흐르는 경우가 있다.
터널 절연막(153)이 얇게 되면, 부유게이트와 기판간의 용량이 커진다. 이는 제어 게이트의 용량결합비를 증가시키기를 곤란하게 한다. 또한, 터널 절연막(153)이 얇게 되면, 기입시 제어 게이트전극에 인가될 고전압에 대한 디스터브 마진(disturb margin)이 작아진다.
본 발명의 비휘발성 반도체 메모리는, 반도체 기판; 상기 반도체 기판상에 매트릭스형태로 형성되고, 각각, 상기 반도체 기판상에 형성된 제1 절연막, 상기 제 1 절연막상에 형성된 부유게이트, 그 사이에 협지된 제 2 절연막을 통해 상기 부유게이트상에 형성된 제어 게이트, 소스 확산 영역 및 드레인 확산 영역을 포함하는, 복수의 메모리셀; 제 1 방향으로 인접하는 두개의 메모리셀사이에 위치된 상기 반도체 기판의 일부에 형성되고, 상기 두 메모리셀중 하나에 대한 상기 드레인 확산 영역과 다른 메모리셀에 대한 소스 확산 영역을 포함하는 확산층; 상기 제 1 방향으로 인접하는 메모리셀들의 제어 게이트들을 접속함으로써 형성되는 워드라인; 및 상기 제 1 방향에 실질적으로 직교하는 제 2 방향으로 인접하는 확산층들을 접속함으로써 형성되는 비트라인을 포함하며, 상기 메모리셀은, 상기 확산층에 소정의 전압이 인가될때 제 1 절연막을 통해 두 인접한 메모리셀중 하나의 부유게이트와 상기 드레인 확산 영역간에 터널전류가 흐르며, 상기 확산층과 상기 다른 메모리셀의 부유게이트간에는 터널전류가 흐르지 않는 구조를 갖는다.
본 발명의 1 실시예에서, 각 메모리셀의 소스 확산 영역과 드레인 확산 영역은 서로 다른 불순물 농도를 갖는다.
본 발명의 다른 실시예에서, 상기 드레인 확산 영역은 외측 층에서 불순물 농도가 낮은 2중 확산층 구조를 갖는다.
본 발명의 또 다른 실시예에서, 상기 제 1 절연막은 터널영역을 구성하지 않는 제 1 부분과 터널영역을 구성하는 제 2 부분을 포함하고, 각 메모리셀의 드레인 확산 영역은 상기 제 2 부분을 통해 상기 부유게이트와 용량결합하며, 각 메모리셀의 소스 확산 영역은 상기 제 1 부분을 통해 상기 부유게이트와 용량결합한다.
본 발명의 또 다른 실시예에서, 터널영역을 구성하지 않는 상기 제 1 절연막의 제 1 부분의 두께는 터널영역을 구성하는 상기 제 2 부분의 두께보다 두껍다.
본 발명의 다른 양태에 의하면, 비휘발성 반도체 메모리의 제조방법이 제공된다. 이 방법은, 제 1 도전형의 반도체 기판상에 터널 절연막을 형성하는 공정; 상기 반도체 기판상에 형성된 제 1 도전층을 패터닝함으로써, 소정 폭을 갖는 패터닝된 부분으로 제 1 도전층 패턴을 형성하는 공정; 상기 제 1 도전층 패턴을 마스크로 사용하여 제 2 도전형의 불순물을 주입함으로써 상기 반도체 기판에 제 1 확산층을 형성하는 공정; 상기 제 1 도전층을 형성하기 위한 조건과 상이한 주입조건하에 제 2 도전형의 불순물을 주입함으로써 상기 제 1 확산층과 접촉하여 상기 반도체 기판에, 그의 불순물 농도가 제 1 확산층의 불순물 농도보다 높은 제 2 확산층을 형성하는 공정; 상기 제 1 도전층 패턴상에 절연막 및 제 2 도전층을 이 순서로 형성하는 공정; 및 상기 제 2 도전층, 절연막 및 제 1 도전층을 패터닝하여 제어게이트, 절연층 및 부유게이트를 각각 형성하는 공정을 포함한다.
본 발명의 1 실시예에 있어서, 상기 제 2 확산층을 형성하는 공정은 제 2 폭을 갖는 마스크를 사용하며 행해지며, 상기 제 2 도전형의 불순물은 상기 제 1 확산층의 소정영역에 주입된다.
본 발명의 다른 실시예에 있어서, 상기 제 1 확산층을 형성하는 공정은, 마스크로 사용되는 상기 제 1 도전층 패턴의 구멍의 일측을 향해 소정각도로 제 2 도전형의 불순물을 주입하는 공정을 포함하며, 상기 제 2 확산층을 형성하는 공정은, 마스크로 사용되는 상기 제 1 도전층 패턴의 구멍의 타측을 향해 소정 각도로 제 2 도전형의 불순물을 주입하는 공정을 포함한다.
본 발명에 의한 비휘발성 반도체 메모리의 제조방법은, 제 1 도전형의 반도체 기판상에 제 1 절연막을 형성하는 공정; 제 1 구멍을 갖는 제 1 레지스트 패턴을 마스크로 사용하여 상기 반도체 기판에 제 2 도전형의 불순물을 주입함으로써 드레인 확산층을 형성하는 공정; 터널영역에 대응하는 제 2 구멍을 갖는 제 2 레지스트 패턴을 마스크로 사용하여 게이트절연막을 형성하고 상기 제 2 구멍아래에 위치된 제 1 절연막의 일부를 제거하는 공정; 상기 제 2 레지스트 패턴의 제거후 상기 반도체 기판상에 제 2 절연막을 형성함으로써 상기 제 1 절연막이 제거된 터널영역에 터널 절연막을 형성하는 공정; 상기 터널 절연막이 형성된 터널영역을 커버하도록 패터닝하여 소정 폭을 갖는 제 1 도전층을 형성하는 공정; 상기 1 도전층을 마스크로 사용하여 상기 반도체 기판에 제 2 도전형의 불순물을 주입함으로써 상기 드레인 확산층과 접촉하여 소스 확산층을 형성하는 공정; 제 3 절연막을 형성하는 공정; 및 패터닝에 의해 상기 제 3 절연막상에 제 2 도전층을 형성하는 공정을 포함한다.
본 발명에 의한 비휘발성 반도체 메모리의 제조방법은, 제 1 도전형의 반도체 기판상에 제 1 절연막을 형성하는 공정; 터널영역에 대응하는 구멍을 갖는 레지스트 패턴을 마스크로 사용하여 상기 반도체 기판에 제 2 도전형의 불순물을 주입함으로써 드레인 확산층을 형성하는 공정; 레지스트패턴을 마스크로 사용하여 제 1 절연막의 일부를 제거하는 공정; 상기 레지스트 패턴의 제거후 상기 반도체 기판상에 제 2 절연막을 형성함으로써 상기 제 1 절연막이 제거된 터널영역에 터널 절연막을 형성하는 공정; 상기 터널 절연막이 형성된 터널영역을 커버하도록 패터닝하여 소정 폭을 갖는 제 1 도전층을 형성하는 공정; 상기 1 도전층을 마스크로 사용하여 상기 반도체 기판에 제 2 도전형의 불순물을 주입함으로써 상기 드레인 확산층과 접촉하여 소스 확산층을 형성하는 공정; 제 3 절연막을 형성하는 공정; 및 패터닝에 의해 상기 제 3 절연막상에 제 2 도전층을 형성하는 공정을 포함한다.
본 발명에 의한 비휘발성 반도체 메모리의 제조방법은, 제 1 도전형의 반도체 기판상에 제 1 절연막을 형성하는 공정; 패터닝에 의해 상기 제 1 절연막상에 제 1 폭을 갖는 제 1 질화막을 형성하는 공정; 상기 제 1 질화막을 산화막으로 피복한 다음 상기 제 1 질화막의 양측벽상에 스페이서를 형성하는 공정으로, 양 측벽의 일방의 스페이서가 터널영역을 규정하는 부분에 대응하는, 공정; 마스크로서 상기 측벽상의 스페이서와 제 1 질화막을 사용하여 제 2 도전형의 불순물을 주입하여 확산층을 형성하는 공정; 상기 제 1 질화막의 타방 측벽상의 스페이서를 제거하는 공정; 마스크로서 상기 스페이서와 제 1 질화막을 사용하여 선택적으로 상기 제 1 절연막보다 두꺼운 두께를 갖는 제 2 절연막을 형성하는 공정; 상기 제 1 질화막의 양측벽의 일방의 스페이서와 이 스페이서 아래에 위치된 제 1 절연막의 일부를 제거하는 공정; 타방 측벽상의 스페이서와 상기 제 1 절연막의 일부가 제거된 영역에 열산화막을 형성하는 공정; 상기 열산화막을 제거하는 공정; 상기 열산화막이 제거된 영역에 터널 절연막을 형성하여 터널영역을 형성하는 공정; 및 터널영역을 커버하도록 부유게이트를 형성하는 공정을 포함한다.
본 발명의 1 실시예에서, 기입 및 소거는 터널전류를 사용하여 행해지며, 상기 메모리는, 반도체 기판상에 매트릭스형태로 형성되고 복수의 블럭으로 분할된 복수의 메모리셀; 제 1 방향으로 인접하는 상기 메모리셀의 제어 게이트들을 접속함으로써 형성되는 워드라인; 상기 제 1 방향에 직교하는 제 2 방향으로 상기 제 1 방향에 인접하는 메모리셀들간에 형성된 확산층들을 접속함으로써 형성된 제 1 비트라인; 소정수의 제 1 비트라인에 대응하여 제공된 제 2 비트라인; 및 상기 제 1 비트라인을 대응하는 제 2 비트라인에 접속하기 위해 제 1 비트라인의 각각에 대응하여 제공된 선택 트랜지스터를 포함하며, 상기 선택 트랜지스터는 선택된 블록의 제 1 비트라인을 대응하는 제 2 비트라인에 전기적으로 접속하고 선택된 블록이외의 블록의 제 1 비트라인을 플로팅상태로 하여, 모든 블록마다 소거동작을 행한다.
본 발명의 다른 실시예에 있어서, 상기 반도체 기판의 하나의 웰영역내에 복수의 블록이 형성된다.
본 발명에 의하면 비휘발성 반도체 메모리의 구동방법이 제공된다. 그 메모리는, 반도체 기판상에 매트릭스형태로 형성되고, 복수의 블록으로 분할된 복수의 메모리셀; 제 1 방향으로 인접하는 메모리셀들의 제어 게이트를 접속함으로써 형성되는 워드라인; 상기 제 1 방향에 직교하는 제 2 방향으로 제 1 방향에 인접하는 메모리셀들간에 형성된 확산층들을 접속함으로써 형성되는 제 1 비트라인; 소정수의 상기 제 1 비트라인에 대응하여 제공된 제 2 비트라인; 및 상기 제 1 비트라인을 대응하는 제 2 비트라인에 접속하기 위해 제 1 비트라인의 각각에 대응하여 제공된 선택 트랜지스터를 포함한다. 상기 방법은, 선택된 블록의 제 1 비트라인을 대응하는 제 2 비트라인에 전기적으로 접속하고, 상기 선택 트랜지스터를 제어하여, 선택된 블록이외의 블록의 제 1 비트라인을 플로팅상태로 하는 스텝; 상기 제 1 비트라인과 반도체 기판에 소정의 부의 전압을 인가하는 스텝; 상기 선택된 블록의 워드라인에 소정의 정의 전압을 인가하고, 선택된 블록이외의 블록의 워드라인에 접지전압을 인가하는 스텝; 및 터널전류를 사용하여 선택된 블록의 메모리셀의 데이타를 연속적으로 소거하는 스텝을 포함한다.
또는, 본 발명에 의하면 비휘발성 반도체 메모리의 구동방법이 제공된다. 그 메모리는, 반도체 기판상에 매트릭스형태로 형성된 복수의 메모리셀; 제 1 방향으로 인접하는 메모리셀들의 제어 게이트를 접속함으로써 형성되는 워드라인; 상기 제 1 방향에 직교하는 제 2 방향으로 제 1 방향에 인접하는 메모리셀들간에 형성된 확산층들을 접속함으로써 형성되는 제 1 비트라인; 소정 수(N)의 제 1 비트라인에 대응하여 제공된 제 2 비트라인; 및 상기 제 1 비트라인을 대응하는 제 2 비트라인에 접속하기 위해 제 1 비트라인의 각각에 대응하여 제공된 선택 트랜지스터; 및 상기 N개의 선택 트랜지스터를 별도로 제어하기 위한 신호선을 포함한다. 상기 방법은, (a) 워드라인을 선택하는 스텝; (b)데이타가 기입될 메모리셀의 드레인과 접속되는 제 2 비트라인에 소정 전위를 공급하는 스텝; (c) 신호선중 하나를 제어하여 대응하는 선택 트랜지스터가 도통되도록 하여 상기 N개의 제 1 비트라인중 하나를 선택하여 제 2 비트라인에 접속되도록 하고, 이 선택된 워드라인 및 상기 제 2 비트라인에 접속된 제 1 비트라인에 접속되는 메모리셀에 상기 선택된 제 2 비트라인상의 데이타를 기입하는 스텝; 및 (d) 상기 스텝(c)를 반복하여, 상기 선택된 제 2 비트라인에 대응하는 N개의 제 1 비트라인과 상기 선택된 워드라인에 접속되는 모든 N개의 메모리셀에 데이타를 기입하는 스텝을 포함한다.
또한, 본 발명에 의하면 비휘발성 반도체 메모리의 구동방법이 제공된다. 상기 메모리는, 반도체 기판상에 매트릭스형태로 형성되고, 복수의 블록으로 분할된 복수의 메모리셀; 제 1 방향으로 인접하는 메모리셀들의 제어 게이트를 접속함으로써 형성되는 워드라인; 상기 제 1 방향에 직교하는 제 2 방향으로 제 1 방향에 인접하는 메모리셀들간에 형성된 확산층들을 접속함으로써 형성되는 제 1 비트라인; 소정 수의 상기 제 1 비트라인에 대응하여 제공된 제 2 비트라인; 및 상기 제 1 비트라인을 대응하는 제 2 비트라인에 선택적으로 접속하기 위해 제 1 비트라인의 각각에 대응하여 제공된 선택 트랜지스터를 포함한다. 상기 방법은, 데이타의 독출을 행하는 메모리셀에 접속된 워드라인에 소정 전압을 인가하는 스텝; 데이타의 독출을 행하는 메모리셀의 소스 확산층에 접속된 제 1 비트라인중 하나에 소정 전압을 인가하고, 플로팅 상태하에 상기 제 1 비트라인중 하나를 통해 상기 제 1 비트라인중 하나와 평행하게 존재하는 다른 제 1 비트라인에 동일한 전압을 인가하는 스텝을 포함한다.
또한, 본 발명에 의하면 비휘발성 반도체 메모리의 구동방법이 제공된다. 상기 비휘발성 메모리장치의 메모리셀은, 상기 확산층에 소정의 전압이 인가될때 제 1 절연막을 통해 두 인접한 메모리셀중 하나의 부유게이트와 상기 드레인 확산 영역간에 터널전류가 흐르며, 상기 확산층과 상기 다른 메모리셀의 부유게이트간에는 터널전류가 흐르지 않는 구조를 갖는다. 이 방법은, 메모리셀에 저장된 데이타를 판독하기 위해 소스 확산 영역으로부터 메모리셀에 소정 전압을 인가하는 스텝을 포함한다.
따라서, 본 발명에 의하면, 기입시에 부유게이트가 소스 확산 영역측과 드레인 확산 영역측간에 비대칭적인 비대칭 메모리셀이 사용된다. 따라서, 선택된 메모리셀(선택셀)과 접속된 워드라인 및 비트라인(드레인 확산층)에 전압이 인가되면, 그의 소스 확산 영역이 선택된 비트라인에 접속된 비선택셀에는 데이타가 기입되지 않는다. 이와 같은 비대칭셀은 드레인 확산층을 소스 확산층보다 불순물농도를 높게 함으로써 실현될수 있다. 부유게이트가 고농도 드레인 확산층과 용량결합하기 때문에, 부유게이트와 드레인 확산층간에 터널 절연막을 통해 터널전류가 흐르기 쉬워진다. 한편, 드레인 확산층에 인가되는 전압과 같이 전압이 소스 확산층에 인가되어도, 부유게이트와 용량결합되는 소스 확산층측은 불순물농도가 낮기 때문에, 이 저농도 확산층표면이 공핍화되어 터널 절연막에 인가되는 전계가 저하하여 터널현상은 일어나지 않는다. 따라서, 선택될 셀과 비트라인을 공유하는 비선택셀은 비선택 메모리셀에 있어서는, 부유게이트가 공유된 비트라인의 저농도 소스 확산층과 용량결합되기 때문에 터널전류가 흐르지 않아, 비선택셀에 있어서의 데이타의 오기입을 방지한다.
또한, 이와 같은 비대칭셀은 드레인 확산층과 부유게이트간에만 터널 절연막을 형성함으로써도 실현될수 있다. 선택셀의 워드라인 및 비트라인에 전압을 인가하면, 선택셀의 부유게이트는 막두께가 얇은 터널 절연막을 통해 비트라인과 용량결합되기 때문에, 터널전류가 흐르기 쉬워진다. 동 워드라인과 접속되고 동 비트라인을 공유하는 비선택셀에 있어서, 부유게이트는 비교적 두꺼운 두께를 갖는 게이트절연막을 통해 비트라인과 용량결합된다. 이에 따라, 터널전류가 두꺼운 게이트절연막을 통해 흐르지 않게 된다. 따라서, 터널전류를 사용하는 기입동작시 비선택셀에 있어서의 데이타의 오기입없이 하나의 비트라인이 두개의 인접메모리셀들에 의해 공유되는 가상접지방식을 채용할수 있다.
이에 따라, 상기한 본 발명은 (1) 기입 및 소거를 위해 FN터널전류를 사용하고 메모리셀 어레이를 구동하기 위한 가상접지방식을 채용한 비휘발성 반도체 메모리를 제공하고, (2) 이와 같은 비휘발성 반도체 메모리의 구동방법을 제공하며, (3) 이와 같은 비휘발성 반도체 메모리의 제조방법을 제공하고, (4) 기입시 반도체 기판에 흐르는 전류가 감소되는, 고기입효율 및 신뢰성을 갖는 비휘발성 반도체 메모리를 제공하며, (5) 이와 같은 비휘발성 반도체 메모리의 구동방법을 제공하고, (6) 이와 같은 비휘발성 반도체 메모리의 제조방법을 제공한다.
본 발명을 첨부된 도면들을 참조하여 설명한다.
[실시예 1]
제 1 도는 본 발명의 실시예 1에 따른 비휘발성 반도체메모리(100)의 메모리셀 어레이의 일부를 나타낸 평면도이다. 제 2a 도 및 2b 도는 각각 제 1 도의 A-A, B-B선을 따라 취해진 비휘발성 반도체메모리(100)의 단면도들이다.
제 1 도, 2a, 및 2b 도를 참조하면, 비휘발성 반도체메모리(100)는 반도체 기판(1)상에 매트릭스상으로 형성된 다수의 메모리셀들(C)을 포함한다. 제 1 도에서, 각 메모리셀(C)은 Cim과 같은 개별 코드로 나타내진다. 각 메모리셀(C)은 반도체 기판(1)상에 형성된 터널 절연막(3) 및 그 터널 절연막(3)상에 형성된 부유 게이트(5)를 포함한다.
부유 게이트(5)상에는 ONO막등의 절연막(6)을 통해 제어 게이트(7)가 형성된다. 이 제어 게이트(7)는 메모리셀(C)의 채널방향(제 1 도에 도시된 X방향)으로 연장되어, 제 3 도에 도시된 바와같이 X방향으로 배열된 메모리셀(C)을 접속하는 워드라인(WL)을 구성한다.
제 1 도 및 2a 도에 도시된 바와같이, X방향으로 서로 인접한 2개의 메모리셀들(예컨대, 메모리셀 Cim, Cin) 사이에 확산층(2)이 형성된다. 이 확산층(2)은 인접한 2개의 메모리셀들중 하나(예컨대, 메모리셀 Cim)에 대한 드레인 확산층(2a)과 다른 메모리셀(예컨대, 메모리셀 Cin)에 대한 소스 확산층(2b)을 포함한다. 따라서, 확산층(2)은 인접한 2개의 메모리셀들에 의해 공유된다. 드레인 확산층(2a)의 불순물농도(N+)는 소스 확산층(2b)의 불순물 농도(N-)보다 고농도로 형성된다. 상기 드레인 확산층(2a)이 소스 확산층(2b)을 형성하는 불순물 농도가 낮은 확산영역의 내부에 형성되는 경우 확산층(2)은 2중 확산층 구조를 가진다.
2개의 확산층들(2) 사이에 배치된 메모리셀(C)에서, 부유 게이트(5)는 2개의 확산층(2)들중 하나의 드레인 확산층(2a)과 터널절연막(3)을 통해 용량결합되고(드레인측), 다른 하나의 확산층(2)의 소스 확산층(2b)과 터널 절연막(3)을 통해 용량결합된다(소스측). 상기 터널 절연막(3)은 실리콘 산화막 또는 실리콘 산화막과 실리콘질화막의 적층막으로 형성될 수 있다.
이 실시예에서, Y방향으로 배열된 확산층(2)은 확산층 배선으로 서로 접속되어, 소위 매립 비트 라인을 형성한다. 이와 다르게, 확산층(2)은 금속배선으로 서로 전기적으로 접속될 수 있다. 후자의 경우, 각 확산층(2)에 대한 접촉영역을 필요로 한다. 제 2b 도에 도시된 바와같이, Y방향으로 인접한 2개의 메모리셀들(예컨대, 메모리셀 Cin, Cjn) 사이에 필드산화막(소자분리막)(12)이 형성된다.
제 3 도의 등가회로도에 도시된 바와같이, 비휘발성 반도체메모리(100)는 가상 접지 방식을 채용하며, 각 비트 라인(BL)(제 3 도에 비트 라인 BL1-BL4이 형성됨)은 선택 셀에 대응하여 소스배선 또는 드레인배선으로 작용한다.
다음, 비휘발성 반도체메모리(100)의 동작에 대해 설명한다. 표 1 은 예컨대 제 3 도에 도시된 메모리셀(C12)이 선택된 경우의 동작조건을 나타낸다.
기입동작에서는, 메모리셀(C12)의 제어 게이트(7)에 접속된 워드라인(WL1)에 부의 고전압(예컨대, -8V)이 인가되는 한편, 다른 워드라인들에는 OV가 인가된다. 메모리셀(C12)의 드레인 확산층(2a)에 접속된 비트 라인(BL2)에 정의 소정 전압(Vcc)(예컨대, 4V)이 인가되는 한편, 다른 비트 라인은 플로팅 상태로 된다. 상기한 상태의 메모리셀(C12)에서는, 부유 게이트(5)와 드레인 확산층(2a) 사이에 인가된 전계에 의해 드레인 확산층(2a)에서 터널 절연막(3)을 통해 부유 게이트(5)로 터널 전류가 흐르게 되어, 메모리셀(C12)내에 데이타 기입을 실행할 수 있게된다.
선택 워드 라인(WL)에 접속되고 그의 소스 확산층(2b)이 선택된 비트 라인(BL)에 접속된 비선택셀, 예컨대 워드 라인(WL1) 및 비트 라인(BL2)에 접속된 비선택셀(C11)의 제어 게이트(7)에도 동일한 기입 전압이 인가된다. 그러나, 소스 확산층(2b)의 불순물 농도가 낮기 때문에, 비선택셀(C11)의 소스 확산층(2b)과 부유 게이트(5) 사이에 터널 전류가 흐르지 않는다. 따라서, 확산층(2)을 선택셀과 공유하여도 비선택셀에는 데이타가 기입되지 않는다.
소거동작에서는, 먼저, 비트 라인들(BL) 모두에 0V가 인가된다. 다음, 원하는 워드 라인(WL)에 정의 고전압(VH2)(예컨대, 17V)이 인가된다. 이로써, 복수의 메모리셀의 부유 게이트(5)에 동시에 전자가 주입되며, 데이타가 일괄 소거된다. 예컨대, 워드라인(WL1)에 고전압(VH2)을 인가하는 경우에는, 메모리셀(C11, C12, C13)의 데이타가 일괄적으로 소거되며, 워드 라인(WL2)에 고전압(VH2)을 인가하는 경우에는, 메모리셀(C21, C22, C23)의 데이타가 동시에 소거된다.
또한, 선택셀(C12)에서의 데이타의 독출은 종래 방식대로 실행된다. 먼저, 워드 라인(WL1)에 소정의 전압(Vcc)(예컨대, 3V)을 인가하고, 동시에 비트 라인(BL2)에 소정의 전압(VL)(예컨대, 1V)을 인가하고, 비트 라인(BL3)에 0V를 인가한다. 상기 비트 라인들 사이에 전류가 흐르게 되고, 비트 라인(BL3)의 전위를 검출하는 것에 의해 데이타가 독출된다.
다음, 선택셀(예컨대, 메모리셀 C12)에 대한 기입동작으로 인해 비선택셀(예컨대, 메모리셀 C11)에 미치는 영향에 대해 설명한다. 제 4 도는 확산층으로의 불순물 도즈량을 변화시키는 경우의 비선택셀(C11)의 셀 전압(임계)의 변화를 나타낸다. 곡선(4a)은 드레인 확산층(2a)의 불순물 도즈량이 5x1015/cm2인 메모리셀에 데이타가 기입될때 임계전압의 변화를 나타내며, 곡선(4b-4d)은 각 소스 확산층(2b)의 불순물 도즈량이 1x1014/cm2, 5x1013/cm2, 및 1x1013/cm2인 메모리셀의 소스 확산층에 기입동작이 실행될때 드레인 확산층에 인가되는 전압과 동일한 전압이 인가되는 경우의 임계전압의 변화를 나타낸다.
곡선(4a)에서 나타나는 바와같이, 선택셀(C12)의 드레인 확산층에 부의 고전압을 인가하면, 부유 게이트에서 전자가 인발되어, 임계치를 낮춘다. 이 전압 인가를 10ms이상 유지하면, 선택셀(C12)의 임계전압은 0V보다 작게된다. 이때, 곡선들(4c,4d)에 나타난 바와같이, 선택셀(C12)의 드레인 확산층과 접촉된 소스 확산층을 갖는 비선택셀(C11)의 임계전압은 소스 확산층(2b)의 불순물 도즈량이 5x1013/cm2이하일때 거의 변화되지 않는다. 선택셀(C12)에 고전압을 100ms 동안 인가한 경우에도 비선택셀(C11)의 임계전압은 4V이다. 소스 확산층(2b)의 불순물 도즈량이 1x1013/cm2, 곡선 (4d)인 경우에도, 선택셀(C12)에 고전압을 1000ms 동안 인가한 때의 비선택셀(C11)의 임계전압은 거의 변화되지 않는다. 따라서, 소스 확산층(2b)의 불순물 도즈량을 적절하게 세팅함에 의해, 선택셀에 인접한 비선택셀은 확산층(2)이 선택셀과 공유되는 경우에도 선택셀에 대한 기입동작에 의해 영향받지 않는다. 이로써, 선택셀에만 데이타를 기입할 수 있게된다.
제 5 도는 제 3 도에 도시된 확산층들로 구성된 비트 라인(BL)의 기입 저항을 감소시키도록, 선택 트랜지스터를 통해 금속으로 된 메인 비트 라인(MBL)에 서브 비트 라인(SBL)이 접속되어 있는 비휘발성 반도체 메모리셀어레이(100')의 등가회로의 일예를 나타낸다.
[실시예 2]
제 6 도 내지 10 도를 참조하여, 본 발명에 따른 비휘발성 반도체메모리의 제조 방법의 제 1 실시예를 설명한다. 이 실시예에서는, 실시예 1의 비휘발성 반도체메모리(100) 제조 방법을 설명한다. 제 6 도 내지 10 도는 제조 방법의 단계들을 나타내는, 제 1 도의 A-A선을 따라 취해진 단면도들이다.
먼저, 제 2b 도에 도시된 필드 절연막(소자 분리막)(12)이 반도체 기판(실리콘 기판)(1)상에 형성된다. 다음, 두께 80Å의 터널 절연막(3)이 열산화에 의해 형성되며, 그 터널 절연막(3)상에 두께 약1000-2000Å의 제 1 폴리실리콘이 퇴적된다. 상기 제 1 폴리실리콘상에 소정 패턴을 가진 제 1 레지스트 마스크(8a)가 포토리소그라피법에 의해 형성되어, 제 1 폴리실리콘층(5')을 패터닝에 의해 스트라이프 형태로 형성한다. 제 1 폴리실리콘층(5')은 각각 후단계(제 6 도)에서 형성되어질 부유 게이트(5)의 채널 방향의 폭과 같은 폭을 가진다.
그후, 에너지 50KeV 및 도즈량 3x1013/cm2의 인이온의 주입을 행한다. 인이온이 주입된 영역들은 후단계(제 7 도)에서 저농도 N형 불순물 확산층(소스 확산층)(2b)으로 된다. 다음, 제 1 레지스트 마스크(8a)의 제거후에, 후단계에서 드레인 확산층으로 될 영역들에 상응하는 구멍들을 가진 소정 패턴의 제 2 레지스터 마스크(8b)가 형성된다. 제 2 레지스트 마스크(8b)를 이용하여, 에너지 70KeV 및 도즈량 1x1015/cm2의 비소이온이 주입된다. 비소이온이 주입된 영역들은 후단계(제 8 도)에서 고농도 N형 불순물 확산층(드레인 확산층)(2a)으로 된다. 제 2 레지스트 마스크(8b)가 제거된후, 질소분위기하에서 900℃로 10분간 열처리하여, 드레인 확산층(2a)내에 DDD 구조가 형성되며, 소스 확산층(2b)에는 LDD 구조가 형성된다. 고농도 불순물 확산층(2a)과 저농도 불순물 확산층(2b)은 하나의 연속적인 확산층(2)을 형성하며, Y방향의 일련의 확산층들(2)이 하나의 비트 라인을 형성한다.
CVD법에 의해 산화막을 퇴적하고, 에칭을 실행함에 의해 제 1 폴리실리콘층들(5') 사이에 산화막(4)을 형성한다. 그 위에, ONO막(산화막/질화막/산화막)(6)을 퇴적한후(제 9 도), 제 2 폴리실리콘막(7')을 ONO막(6)상에 약 1000Å의 두께로 퇴적한다. 포토리소그라피법에 의해 제 2 폴리실리콘층(7'), ONO막(6), 및 제 1 폴리실리콘층(5')을 패터닝함에 의해(제 2b 도 참조), 제어 게이트(7), 절연막(6), 및 부유 게이트(5)를 형성한다(제 10 도). 각 메모리셀의 제어 게이트(7)는 X방향으로 연속적으로 형성되어 워드라인을 형성한다.
또는, 제어 게이트(워드 라인)(7)는 제 2 폴리실리콘층을 약 1000Å의 두께로 퇴적하고 그 위에 텅스텐실리사이드(WSi)등의 고융점 금속 실리사이드를 약 1000Å 퇴적하여 그 막들을 패터닝함으로써 2층 구조로 될 수 있다.
다음, 본 발명에 따른 비휘발성 반도체메모리의 다른 제조 방법을 제 11a 도 내지 제 11d 도를 참조하여 설명한다. 상술한 제조 방법에서는, 제 1 및 제 2 레지스트 마스크(8a,8b)가 이용되었다. 그러나, 후술될 제조 방법에서는 소형의 메모리 셀 어레이에 대한 최근의 요구에 부응하여, 인접한 부유 게이트들(5) 사이의 공간을 작게한다. 이로써, 제 2 레지스트 마스크(8b)를 형성하기가 어렵게 된다. 이 문제를 극복하기 위해, 이 방법에서는 제 1 레지스트 마스크(8a)를 이용하여 인 및 비소 이온 모두를 주입한다.
제 1 레지스트 마스크(8a)가 반도체 기판(1)상에 형성될때까지의 단계는 상기한 방법(제 6 도)과 동일하다. 다음, 제 11a 도에 도시된 바와같이, 저농도 불순물 확산층을 형성하도록 인이온이 주입된다. 이때, 소정 경사각(예컨대, 반도체 기판(1)의 법선에 대해 약 7°)으로 인이온을 주입함에 의해, 제 1 레지스트 마스크(8a)(비트 라인들에 대응함)의 구멍들 각각의 일측(소스측)을 따라 반도체 기판의 부분들로 인이온들이 주입된다. 이 주입은 DDD구조를 형성하지 않지만, 미세화에는 적합하다.
인 이온은 상기한 바와같이 소스측에만 주입될 수도 있고, 또한 제 7 도에 도시된 바와같이, DDD구조가 형성되도록 주입될 수도 있다.
그후, 제 11b 도에 도시된 바와같이, 비소 이온이 소정 경사각(예컨대, 반도체 기판(1)의 법선에 대해 반대측으로 약7°)으로 주입된다. 따라서, 비소이온은 제 1 레지스트 마스크(8a)의 구멍들 각각의 타측(드레인측)을 따라 반도체 기판의 부분들로 주입된다. 다음에, 제 1 레지스트 마스크(8a)를 제거한 다음 열처리하여, 드레인측에 고농도 N형 확산층(2a) 및 소스측에 저농도 N형 확산층(2b)을 연속으로 포함하는 확산층들(2)을 형성하다(제 11c 도). 다음, ONO막(6)과 제어 게이트(7)가 제 9 도 및 10 도에 도시된 단계들과 유사한 방식으로 형성된다(제 11d 도).
상기한 이온의 경사 주입에 따르면, 제 2 레지스트 마스크(8b)를 형성하는 단계는 생략될 수 있고 얼라인먼트 여유는 필요치 않다. 따라서, 셀크기를 더욱 감소시킬 수 있다.
상기와 다른 방법에서는, 제 12a 도 및 12b 도에 도시된 바와같이, 제 1 레지스트 마스크(8a)의 제거후에 인 및 비소 이온이 주입될 수 있다. 이 경우, 이온주입 경사각은 제 1 레지스트 마스크(8a)를 이용하는 경우보다 더 커지게 된다.
제13a 및 13b 도는 본 발명에 따른 다른 비휘발성 반도체메모리를 나타낸다. 이 비휘발성 반도체메모리(110)는 반도체 기판(1)상에 필드산화막(제 2b 도에 도시됨)(12)을 포함하지 않지만, Y방향으로 배열된 메모리셀들을 서로 분리시키도록 p형 불순물 확산층(14)을 포함한다.
비휘발성 반도체메모리(110)의 제조 방법은 상기한 바와 거의 동일하다(제 6 도 내지 10 도, 11a 도 내지 11d 도, 및 12a 도 및 12b 도). 제어 게이트(워드 라인)(제 13b 도)의 형성후에 그 제어 게이트(워드 라인)를 마스크로서 이용하여 에너지 40KeV 및 도즈량 1x1013/cm2으로 인이온을 주입함에 의해 소자 분리용 p형 불순물 확산층(14)이 형성된다.
소자 분리막 형성을 위한 패턴이 필요치 않기 때문에, Y방향으로 인접한 메모리셀들 사이의 간격을 포토리소그라피법에서의 해상한계까지 작게할 수 있다.
[실시예 3]
제 14 도는 본 발명에 따른 비휘발성 반도체메모리(300)의 메모리셀 어레이의 일부분의 평면도이다. 제 15a 도 및 15b 도는 각각 제 14 도의 A-A, 및 B-B선을 따라 취해진 비휘발성 반도체메모리(300)의 단면도들이다.
제 14, 15a, 및 15b 도를 참조하면, 비휘발성 반도체메모리(300)는 반도체 기판(31)상에 매트릭스상으로 형성된 다수의 메모리셀들(C')을 포함한다. 제 14 도에서, 각 메모리셀(C')은 C'im과 같은 개별 코드로 나타내진다. 각 메모리셀(C')은 절연막을 통해 반도체 기판(31)상에 형성된 부유 게이트(35)를 포함한다. 부유 게이트(35)상에는 ONO막등의 절연막(36)을 통해 제어 게이트(37)가 형성된다. 이 제어 게이트(37)는 메모리셀(C')의 채널방향(제 14 도에 도시된 X방향)으로 연장되어, 제 16 도에 도시된 바와같이 X방향으로 배열된 메모리셀(C')을 접속하는 워드라인(WL)을 구성한다.
제 14 도 및 15a 도에 도시된 바와같이, X방향으로 서로 인접한 2개의 메모리셀들(예컨대, 메모리셀 C'im, C'in) 사이에 고농도 N형 확산층(32)이 형성된다. 이 확산층(32)은 인접한 2개의 인접한 메모리셀들중 하나(예컨대, 메모리셀 C'im)에 대한 드레인 확산층(9)과 다른 메모리셀(예컨대, 메모리셀 C'in)에 대한 소스 확산층(10)을 포함한다. 따라서, 확산층(32)은 인접한 2개의 메모리셀들에 의해 공유된다.
제 14 도 및 15a 도에 도시된 바와같이, 부유 게이트(35) 각각의 아래에 터널 절연막(33)과 게이트 절연막(34)이 형성된다. 터널 절연막(33)은 확산층(32)위에 형성되며 게이트 절연막(34)보다 얇다. 따라서, 부유 게이트(35)와 반도체 기판(31) 사이에 소정 전압이 인가될때, 터널 절연막(33)을 통해 터널 전류가 흐르지만, 게이트 절연막(34)을 통해서는 흐르지 않는다.
각 메모리셀(C')에서, 부유 게이트(35)는 메모리셀(C')의 양측에 제공된 2개의 확산층들(32)중 하나의 드레인 확산층(9)과 드레인측의 터널절연막(33)을 통해 용량 결합되고(터널영역(9')을 형성), 다른 하나는 확산층(32)이 소스 확산층(10)과 소스측의 게이트 절연막(34)을 통해 용량결합된다. 따라서, 이 실시예의 메모리셀(C')의 트랜지스터는 절연막이 드레인측과 소스측 사이에 비대칭으로 형성된 비대칭 트랜지스터이다. 상기 터널 절연막(33)은 실리콘 산화막 또는 실리콘 산화막과 실리콘질화막의 적층막으로 형성될 수 있다.
이 실시예에서, Y방향으로 배열된 확산층들(32)은 확산층 배선으로 서로 접속되어, 소위 매립 비트 라인을 형성한다. 이와 다르게, 확산층(32)은 금속배선을 통해 서로 전기적으로 접속될 수 있다. 후자의 경우, 각 확산층(32)에 대한 접촉영역을 필요로 한다. 제 15b 도에 도시된 바와같이, Y방향으로 인접한 2개의 메모리셀들(예컨대, 메모리셀 C'in, C'jn)의 부유 전극들 사이에 필드산화막(소자분리막)(42)이 형성된다.
제 16 도의 등가회로도에 도시된 바와같이, 비휘발성 반도체메모리(300)는 가상 접지 방식을 채용하며, 각 비트 라인(BL)(제 16 도에 비트 라인 BL1-BL4이 형성됨)은 선택 셀에 대응하여 소스배선 또는 드레인배선으로 작용한다.
다음, 비휘발성 반도체메모리(300)의 동작에 대해 설명한다. 표 2 는 예컨대 제 16 도에 도시된 메모리셀(C'12)이 선택된 경우의 동작조건을 나타낸다.
기입동작에서는, 메모리셀(C'12)의 제어 게이트(37)에 접속된 워드라인(WLl)에 부의 고전압(예컨대, -6V)이 인가되는 한편, 다른 워드라인들에는 0V가 인가된다. 메모리셀(C'12)의 드레인에 접속된 비트 라인(BL2)에 정의 소정 전압(예컨대, 3V)이 인가되는 한편, 다른 비트 라인은 플로팅 상태로 된다. 상기한 상태의 메모리셀(C'12)에서는, 부유 게이트(35)와 드레인 확산층(9) 사이에 인가된 전계에 의해 드레인 확산층(9)에서 터널 절연막(33)을 통해 부유 게이트(35)로 터널 전류가 흐르게 되어, 메모리셀(C'12)내에 데이타 기입을 실행할 수 있게된다.
워드 라인(WL1) 및 비트 라인(BL2)의 소스 확산층(10)에 접속된 비선택셀(C'11)의 제어 게이트(7)에도 동일한 기입 전압이 인가된다. 그러나, 터널 현상을 야기하지 않는 비교적 두꺼운 게이트 절연막(34)이 소스 확산층(10)위에 형성되기 때문에, 비선택셀(C'11)의 부유 게이트(35)와 소스 확산층(10) 사이에 터널 전류가 흐르지 않는다. 따라서, 비선택셀이 선택셀과 확산층(32)을 공유하여도, 비선택셀에는 데이타의 기입이 발생되지 않는다.
소거동작에서는, 먼저, 비트 라인들(BL) 모두에 0V가 인가된다. 다음, 원하는 워드 라인(WL)에 정의 고전압(VH2)(예컨대, 12V)이 인가된다. 이로써, 복수의 메모리셀의 부유 게이트(5)에 동시에 전자가 주입되며, 메모리셀들에 저장된 데이타가 일괄 소거된다. 예컨대, 워드라인(WL1)에 고전압(VH2)을 인가하는 경우에는, 메모리셀(C'11, C'12, C'13)의 데이타가 일괄적으로 소거되며, 워드 라인(WL2)에 고전압(VH2)을 인가하는 경우에는, 메모리셀(C'21, C'22, C'23)의 데이타가 일괄적으로 소거된다.
또한, 선택셀(C'12)에서의 데이타의 독출은 종래의 방식으로 실행된다. 먼저, 워드 라인(WL1)에 소정의 전압(Vcc)(예컨대, 3V)을 인가하고, 동시에 비트 라인(BL3)에 소정의 전압(VL)(예컨대, 1V), 비트 라인(BL2)에 0V를 인가한다. 비트 라인들 사이에 흐르는 전류를 검출하는 것에 의해 데이타가 독출된다.
다음, 기입시에 부유 게이트(35)에 소정 전압을 인가한 경우, 반도체 기판(31)으로 흐르는 전류의 게이트 절연막(34)의 막두께에 대한 의존성에 대해 설명한다. 제 17 도는 기입 전류(즉, 드레인 확산층(9)과 부유 게이트(35) 사이에 흐르는 터널전류)에 대한 리크 전류(즉, 반도체 기판(31)으로 흐르는 전류)의 비를 게이트 절연막(34)의 막두께에 대해 플로팅한 그래프이다. 터널 절연막(33)의 두께는 11nm(110Å)이다. 제 17 도에 도시된 바와같이, 게이트 절연막(34)의 두께가 17nm이상일때, 반도체 기판(31)으로 흐르는 리크 전류는 터널 전류보다 작다. 따라서, 게이트 절연막(34)을 비교적 두껍게 함에 의해, 기입 효율이 향상될 수 있다. 기입동작에 인가된 전압이 터널 절연막(33)을 얇게 함으로써 감소될 수 있으므로, 게이트 절연막(34)은 터널 절연막(33)의 박막화에 비례하여 얇게될 수 있다. 또한, 실시예 1의 메모리셀의 경우보다 전압을 낮게할 수 있다.
이 실시예에서, 게이트 절연막의 두께를 변화시킴으로써 비대칭 메모리셀이 실현될 수 있다. 또는, 터널 절연막만을 다른 종류의 막, 예컨대 절연막의 다른 부분의 재료와 다른 재료의 막으로 형성함에 의해 실현될 수도 있다.
제 18 도는 제 16 도에 도시된 확산층들로 구성된 비트 라인(BL)의 기입 저항을 감소시키도록 선택 트랜지스터를 통해 금속으로 된 메인 비트 라인(MBL)에 서브 비트 라인(SBL)이 접속되어 있는 비휘발성 반도체 메모리셀어레이(420)의 등가회로의 일예를 나타낸다.
[실시예 4]
제 19 도 내지 23 도를 참조하여, 본 발명에 따른 비휘발성 반도체메모리의 제조 방법의 제 2 실시예를 설명한다. 이 실시예에서, 제 14 도에 도시된 비휘발성 반도체메모리(300)의 제조 방법을 설명한다.
먼저, 제 15b 도에 도시된 필드 절연막(소자 분리막)(42)이 반도체 기판(실리콘 기판)(31)상에 형성된다. 다음, 두께 약 200Å(20nm)의 게이트 절연막(34)이 열산화에 의해 형성된다. 상기 게이트 절연막(34)상에 소정 패턴을 가진 제 1 레지스트마스크(8a)가 포토리소그라피법에 의해 형성된다. 제 1 레지스트 마스크(8a)는 후단계에서 드레인 확산층(9)으로 될 영역들에 대응하는 위치들에 구멍들(8')을 가진다. 제 1 레지스트 마스크(8a)를 이용하여 에너지 70KeV 및 도즈량 5x1015/cm2(제 19 도)으로 비소이온이 주입된다.
제 1 레지스트 마스크(8a)가 제거된후, 질소분위기하에서 900℃로 30분간 열처리하여, 고농도 N형 확산층들인 드레인 확산층(9)이 형성된다. 그후, 후단계에서 터널 영역(9')으로 될 영역들에 대응하는 구멍들(8")을 가진 소정 패턴의 제 2 레지스트 마스크(8b)가 포토리소그라피법에 의해 형성된다. 제 2 레지스트 마스크(8b)를 이용하여, 터널 영역들(9')위에 배치된 게이트 절연막(34)의 부분들이 제거된다.(제 20 도)
두께 약 80Å의 터널 절연막(33)이 터널 영역(9')에 형성되며, 그 터널 절연막(3)상에 두께 약1500Å의 제 1 폴리실리콘이 퇴적된다. 소정 패턴의 제 3 레지스트 마스크(8c)가 포토리소그라피법에 의해 제 1 폴리실리콘상에 형성된다. 이 제 3 레지스트 마스크(8c)를 이용하여, 제 1 폴리실리콘층(35')을 스트라이프 형태로 형성하도록 패터닝한다. 제 1 폴리실리콘층(35')은 각각 후단계(제 21 도)에서 형성되어질 부유 게이트(35)의 채널 방향의 폭과 같은 폭을 가진다.
그후, 제 1 폴리실리콘층(35')을 마스크로 이용하여, 에너지 70KeV 및 도즈량 1x1015/cm2(제 22 도)의 비소이온의 주입을 행한다. 제 3 레지스트 마스크(8c)가 제거된후, 질소분위기하에서 900℃로 30분간 열처리하여, 소스 확산층(10)을 형성한다. 각 메모리셀의 소스 확산층(10)은 인접한 메모리셀의 드레인 확산층(9)과 접촉하여, 확산층(비트 라인)(32)을 형성한다.
CVD법에 의해 상기 확산층상에 ONO막(산화막/질화막/산화막)(36)을 퇴적한 후, 제 2 폴리실리콘층(37')을 약 1000Å으로 ONO막(36)상에 형성한다. 포토리소그라피법에 의해, 제 2 폴리실리콘층(37'), ONO막(36), 및 제 1 폴리실리콘층(35')을 패터닝함에 의해(제 15b 도 참조), 제어 게이트(37), 절연막(36), 및 부유 게이트(35)를 형성한다(제 23 도). 각 메모리셀의 제어 게이트(37)는 연속적으로 형성되어, 워드라인을 형성한다.
또는, 제어 게이트(워드 라인)(37)는 제 2 폴리실리콘층을 약 1000Å의 두께로 퇴적한 위에 텅스텐실리사이드(WSi)등의 고융점 금속 실리사이드를 약 1000Å 퇴적하고 그 막들을 패터닝하여 2층 구조로 될 수 있다.
다음, 본 발명에 따른 비휘발성 반도체메모리의 다른 제조 방법을 제 24 도 내지 제 28 도를 참조하여 설명한다. 상기 제조 방법에서는, 터널영역 전체를 확산층으로 피복하도록, 드레인 확산층 형성을 위한 이온 주입 마스크와 터널 영역을 결정하는 마스크를 2개의 다른 마스크(8a,8b)로써 이용한다. 이 때문에, 그러한 마스크들을 형성하는 경우에 양 마스크의 위치정렬을 위한 여유를 둘 필요가 있으므로, 그 메모리셀의 크기의 소형화가 제한된다. 이 문제를 극복하도록, 이와 다른 방법으로서, 터널 영역을 결정하는 마스크를 이용하여 불순물 이온의 주입을 행하고, 터널영역내에 자기정합적으로 확산층을 형성한다.
먼저, 상기 제조 방법에서와 같이, 필드 절연막(소자 분리막)(42)이 형성된 반도체 기판(31)상에 열산화에 의해 막두께 약 200Å(20nm)의 게이트 절연막(제 1 게이트 절연막)(34)을 형성한다. 그 게이트 절연막 위에, 포토리소그라피법에 의해 소정 패턴의 레지스트 마스크(8d)를 형성한다. 이 레지스트 마스크(8d)는 후단계에서 터널 영역으로 되는 영역들에 대응하는 구멍들을 가진다. 그 레지스트 마스크(8d)를 이용하여, 에너지 70KeV 및 도즈량 5x1015/cm2(제 24 도)으로 비소이온이 주입된다. 다음, 다시 레지스트 마스크(8d)를 이용하여, 터널 영역위에 배치된 게이트 절연막(34)의 부분들이 제거된다.(제 25 도)
레지스트 마스크(8d)가 제거된후, 질소분위기하에서 900℃로 10분간 열처리하여, 고농도 N형 확산층인 드레인 확산층(9)을 형성한다. 다음, 두께 약 80Å의 터널 절연막(제 2 게이트 절연막)(33)이 900℃에서 10분간 열산화함에 의해 형성된다.(제 26 도)
두께 약 1000-2000Å의 제 1 폴리실리콘층이 형성된 다음, 소정 패턴의 레지스트 마스크를 이용하여 포토리소그라피법에 의해 패터닝되어 스트라이프 형태의 제 1 폴리실리콘층(35')을 형성한다. 그 폴리실리콘층(35')은 각각 후단계에서 형성되어질 부유 게이트(35)의 채널 방향의 폭과 동일한 폭을 가진다. 레지스트 마스크가 제거된후, 에너지 30KeV 및 도즈량 5x1014/cm2의 인이온이 반도체 기판(31)의 법선에 대해 약 45°의 경사각으로 주입(경사 이온 주입)된다. 이어서, 다시 제 1 폴리실리콘층(35')을 마스크로서 이용하여, 에너지 70KeV 및 도즈량 1x1015/cm2의 비소이온이 경사 이온 주입에 의해 주입된다(제 27 도). 일단 인이온 또는 비소이온중 하나의 한번의 주입이 가능하다. 그러나, 터널 절연막(33) 아래에서 확산층(9)과의 접촉을 보다 확실하게 하도록 상기한 바와같이 인이온 및 비소이온의 2회의 주입을 실행할 수 있다. 그후, 소스 확산층(10)이 소정 열처리에 의해 형성된다. 하나의 메모리셀내의 소스 확산층(10)은 인접한 메모리셀의 드레인 확산층(9)과 접속하여, 확산층(비트 라인)(32)을 형성한다.
그후, CVD법에 의해 ONO막(36)이 형성된 다음, 두께 약 1000Å의 제 2 폴리실리콘층(37')이 ONO막(36)상에 형성된다. 다음, 제 2 폴리실리콘층(37'), ONO막(36), 및 제 1 폴리실리콘층(35')이 패터닝되어(제 15b 도) 제어 게이트(37), 절연막(36), 및 부유 게이트(35)를 형성한다(제 28 도). 각 메모리셀의 제어 게이트(37)는 연속으로 형성되어, 워드 라인을 형성한다.
또는, 제어 게이트(워드 라인)(37)는 제 2 폴리실리콘층을 약 1000Å의 두께로 퇴적한 위에 텅스텐실리사이드(WSi)등의 고융점 금속 실리사이드를 약 1000Å 퇴적하고 그 막들을 패터닝한 2층 구조로 할 수 있다.
따라서, 이 실시예에 따르면, 비트 라인이 2개의 인접한 메모리셀들에 의해 공유되기 때문에, 메모리셀 구조가 간단해지고 셀 크기가 축소될 수 있다. 모든 터널 영역들이 확산층(특히, 드레인 확산층)위에 형성되므로, 기입 동작시에 확산층에서 반도체 기판으로의 리크 전류가 감소될 수 있다. 이로써, 기입 능률이 개선되고 전력 소비를 감소시킬 수 있다. 또한, 리크 전류에 의한 전자/정공 트래핑(trapping)이 발생되지 않으므로, 메모리셀의 신뢰성이 향상될 수 있다.
제 29a 도 및 29b 도는 본 발명에 따른 비휘발성 반도체메모리의 다른 실시예를 나타낸다. 이 비휘발성 반도체메모리(310)는 반도체 기판(31)상에 필드 산화막(42)(제 15b 도)를 포함하지 않는다. 그 대신에, 서로 Y방향으로 배열된 분리형 메모리셀에 대한 p형 불순물 확산층(39)을 포함한다.
비휘발성 반도체메모리(310)의 제조방법은 상기한 바와(제 19 도 내지 23 도, 및 제 24 도 내지 28 도) 거의 동일하다. p형 불순물 확산층(39)은 제어 게이트(워드라인)(37)(제 29b 도)의 형성후에 에너지 40KeV 및 도즈량 1x1013/cm2의 조건에서 제어 게이트(워드 라인)(37)를 마스크로 이용하여 인이온을 주입함에 의해 형성된다.
[실시예 5]
실시예 5에서는, 실시예 3의 비휘발성 반도체메모리(300)와 같이 드레인측과 소스측 사이에 비대칭으로 절연막이 형성된 비대칭 트랜지스터를 이용한 비휘발성 반도체메모리(320)에 대해 설명한다.
제 30 도는 본 발명에 따른 비휘발성 반도체메모리(320)의 메모리셀 어레이의 일부를 나타낸 평면도이다. 제 31a 도 및 31b 도는 각각 제 30 도의 A-A, 및 B-B선을 따라 취해진 비휘발성 반도체메모리(320)의 단면도들이다.
제 30 도, 31a 도, 및 31b 도를 참조하면, 비휘발성 반도체메모리(320)는 반도체 기판(41)상에 매트릭스상으로 형성된 다수의 메모리셀들(C")을 포함한다. 각 메모리셀(C")에서, 반도체 기판(41)상에 절연막(55)을 통해 부유 게이트(51)가 형성된다. 제 31a 도에 도시된 바와같이, 절연막(55)은 두께가 균일하지 않으며, 게이트 절연막(제 1 게이트 절연막)(42), 터널 절연막(제 2 게이트 절연막)(50), 및 다른 두께의 비트 라인 절연막(48)을 포함한다.
부유 게이트(51)상에는 ONO막등의 절연막(52)을 통해 제어 게이트(53)가 형성된다. 이 제어 게이트(53)는 메모리셀(C")의 채널방향(제 30 도에 도시된 X방향)으로 연장되어, X방향으로 배열된 메모리셀(C")을 접속하는 워드라인(WL)을 구성한다.
제 30 도 및 31a 도에 도시된 바와같이, X방향으로 서로 인접한 2개의 메모리셀들 사이에 고농도 N형 확산층(46)이 형성된다. 이 확산층(46)은 인접한 2개의 메모리셀들중 하나에 대한 드레인 확산층과 다른 메모리셀에 대한 소스 확산층을 포함한다. 따라서, 확산층(46)은 인접한 2개의 메모리셀들에 의해 공유된다. Y방향으로 배열된 확산층(46)은 확산층 배선들을 통해 접속되어, 매립 비트 라인을 형성한다.
부유 게이트(51) 아래에 터널 절연막(50)과 게이트 절연막(42)이 형성된다. 모든 터널 절연막(50)은 확산층(46)위에 형성된다. 각 확산층(46)은 드레인측의 터널절연막(50)을 통해 인접한 메모리셀들중 하나의 부유 게이트(51)와 용량결합되고(터널영역(50')을 형성), 소스 측의 게이트 절연막(42)을 통해 다른 메모리셀의 부유 게이트(51)와 용량결합된다. 터널 절연막(50)은 게이트 절연막(42)보다 얇다. 따라서, 부유 게이트(51)와 반도체 기판(41) 사이에 소정 전압이 인가될때, 터널 절연막(50)을 통해 터널 전류가 흐르지만, 게이트 절연막(42)을 통해서는 흐르지 않는다.
따라서, 이 실시예의 메모리셀(C")의 트랜지스터는 절연막이 드레인측과 소스측 사이에 비대칭으로 형성된 비대칭 트랜지스터이다. 상기 터널 절연막(50)은 실리콘 산화막 또는 실리콘 산화막과 실리콘질화막의 적층막으로 형성될 수 있다. 비교적 두꺼운 비트 라인 절연막(48)이 드레인 및 소스 확산층과 다른 확산층(46)의 부분(즉, 인접한 메모리셀들 사이에 배치된 영역)위에 형성된다.
비휘발성 반도체메모리(320)는 가상 접지 방식을 채용하며, 각 비트 라인(BL)은 선택 셀에 대응하여 소스배선 또는 드레인배선으로 기능한다.
제 32 도 내지 38 도를 참조하여 비휘발성 반도체메모리(320)의 제조 방법을 설명한다.
먼저, 예컨대 40nm의 두께로 게이트 절연막(42)이 반도체 기판(실리콘 기판)(41)상에 형성된다. 다음, 예컨대 약 100nm의 두께의 제 1 실리콘 질화막(43)이 게이트 절연막(42)상에 형성되어 소정 스트라이프 형태로 패터닝된다. 상기 제 1 실리콘 질화막(43)은 매립 비트 라인들(확산층)을 형성하도록 마스크로서 작용한다. 실리콘 질화막(43)을 패터닝한후, 약 40nm의 두께로 산화막(44)이 반도체 기판(41)위에 형성된다(제 32 도).
상기 산화막(44)상에 제 2 실리콘 질화막(45)이 형성되어 산화막(44)으로 피복된 제 1 실리콘 질화막(43) 각각의 양 측벽들상에 질화막 스페이서(45)를 형성하도록 퇴적된다. 질화막 스페이서들(45)은 각각 드레인측(터널영역)에 대응하는 질화막 스페이서(45a) 및 소스측에 대응하는 질화막 스페이서(45b)로 구성된다. 제 1 실리콘 질화막(43)과 질화막 스페이서(45)를 마스크로 이용하여, 비소 이온이 주입되어, 열처리함에 의해 고농도 N형 불순물 확산층(46)(즉, 비트 라인 BL)(제 33 도)을 형성한다.
그후, 후단계에서 형성될 터널 영역(50')에 대응하는 질화막 스페이서(45a)를 피복하도록 소정 패턴의 레지스트 마스크(47)가 형성되고, 그 레지스트 마스크(47)(제 34 도)를 이용한 등방성 플라즈마 에칭에 의해 질화막 스페이서(45b)를 제거한다. 다음, 반도체 기판(41)상에 비교적 두꺼운 산화막(48)(두께 : 예컨대 약 150nm)이 형성되어, 확산층(46)(즉, 비트 라인 BL)(제 35 도)을 피복한다.
그후, 질화막 스페이서(45a)와 산화막(44)이 에칭에 의해 제거된다. 터널영역(50')위에 배치된 산화막(44) 부분들이 열 산화막(44,48)을 산화막(44)(약 40nm)의 두께만큼 에칭에 의해 제거함으로써 완전하게 제거된다. 이 에칭에 의해, 산화막(48)이 충분히 두꺼워지므로, 터널 영역(50') 이외의 다른 반도체 기판의 부분은 노출되지 않는다. 이어지는 열 산화 단계에서, 터널영역(50')상에 얇은 열산화막(49)(두께 : 예컨대 약 10nm)이 형성된다(제 36 도).
그후, 제 1 실리콘 질화막(43)이 예컨대 인산 보일링 처리에 의해 완전 제거된다. 다음, 에칭에 의해 산화막(49)이 제거되어, 터널 영역(50')으로 될 반도체 기판의 부분만을 노출시킨다. 그후, 열 산화에 의해 터널 절연막(50)(두께 : 예컨대 약 8nm)이 형성된다. 이어서, 예컨대 두께 약 1500Å의 제 1 폴리실리콘층이 형성되어, 포토리소그라피법에 의해 소정 형상으로 패터닝되어, 부유 게이트(51)(제 37 도)를 형성한다. CVD법에 의해 ONO막(52)이 형성되어 부유 게이트(51)를 피복한 후에, 예컨대 두께 약 1000Å의 제 2 폴리실리콘층이 ONO막(52)상에 형성되며 포토리소그라피법에 의해 패터닝되어, 제어 게이트(53)(제 38 도)를 형성한다. 각 메모리셀의 제어 게이트(53)가 연속으로 형성되어, 워드 라인을 형성한다.
부유 게이트(51)의 채널 방향의 폭과 같은 폭을 갖는 스트라이프 형태의 제 1 폴리실리콘층이 형성되어 제 2 폴리실리콘층과 동시에 패터닝될 수 있다. 제어 게이트(53)는 제 2 폴리실리콘층을 두께 약 100nm으로 퇴적한 위에, 텅스텐실리사이드(WSi)등의 고융점 금속 실리사이드를 약 100nm 퇴적하여 패터닝함으로써 2층 구조의 워드라인으로 될 수 있다.
따라서, 이 실시예에 의하면, 각 트랜지스터는 그의 부유 게이트(51) 아래에 막두께가 다른 절연막[게이트 절연막(48) 및 터널 절연막(50)]을 가진 비대칭 트랜지스터로 된다. 이 실시예에서는, 제 1 질화막(43)의 측벽에 형성된 질화막 스페이서(45a)를 이용하여 터널영역(50')을 결정하고 있다. 이에 따라, 터널 절연막(50)을 형성하는 영역을 작게할 수 있다.
터널 영역(50')은 모두 확산층(46)상에 형성되기 때문에, 기입동작시에 밴드사이의 터널 전류의 발생을 대폭 감소시킬 수 있고, 기입 효율 및 메모리의 신뢰성을 향상시킬 수 있다.
또한, 이 실시예에 의하면, 제어 게이트의 용량결합비(coupling ratio)를 크게 할 수 있기 때문에, 고내압 트랜지스터모듈이 불필요하게 되어, 제조경비를 절감할 수 있다.
또한, 확산층(46)의 배선부분, 즉 부유 게이트(51)와 결합되는 소스 결합영역 및 드레인 결합영역[터널영역(50')] 이외의 확산층(46)의 부분들은 비교적 두꺼운 절연막(48)으로 피복된다. 따라서, 제어 게이트(53)와 비트 라인 부분간의 기생용량을 감소시킬 수 있다.
[실시예 6]
제 39 도는 본 발명에 따른 실시예 6의 비휘발성 반도체메모리(400)의 구성을 나타낸 평면도이다. 비휘발성 반도체메모리(400)의 메모리셀 어레이는 다수의 블록들(410)에 의해 분할된다. 메모리셀 어레이의 소정 갯수의 블록들로의 분할은 기생 용량 및 배선 저항을 감소시키고 동작 속도를 향상시킨다. 이 실시예에서, 실시예 1의 비휘발성 반도체메모리(100)에 사용된 메모리셀들(C)이 이용된다. 또한, 이 실시예의 형태는 실시예 3의 비휘발성 반도체메모리(300)에도 적용될 수 있다. 실시예 3의 비휘발성 반도체메모리(300)의 메모리셀 어레이를 분할함에 의해 얻어진 비휘발성 반도체메모리의 동작은 기본적으로 하기와 동일하다. 인가되는 전압은 메모리셀의 특성에 따라 변화될 수 있다.
제 39 도를 참조하면, 비휘발성 반도체메모리(400)의 확산층(2)이 Y방향으로 결합되어, 서브비트 라인(제 39 도에 서브 비트 라인 SBL1-SBL3가 도시됨)(SBL)을 형성한다. 2개의 서브 비트 라인들(SBL) 마다 하나의 메인 비트 라인(MBL)이 배열된다(제 39 도에 메인 비트 라인들 MBL1-MBL3이 도시됨). 메인 비트 라인(MBL)은 금속층으로 제조되며 서브 비트 라인(SBL)과 동일방향으로 메모리셀(C) 배열의 2배의 피치에 배열되어 있다. 이 실시예에서, 서브 비트 라인(SBL)은 확산층 배선인 반면에, 메인 비트 라인(MBL)은 금속 배선으로 됨으로써 메모리셀들이 금속 배선의 피치에 관계없이 형성될 수 있고, 금속 배선의 피치를 메모리셀 사이즈의 2배로 할 수 있어서, 금속 배선의 기생용량을 감소시킬 수 있다.
서브 비트 라인(SBL)은 선택 트랜지스터를 통해 대응하는 메인 비트 라인(MBL)에 접속된다. 예컨대, 서브 비트 라인들(SBL1,SBL3)은 각각 선택 트랜지스터(Q1,Q2)를 통해 메인 비트 라인(MBL1)에 접속되는 한편, 서브 비트 라인(SBL2,SBL4)은 선택 트랜지스터(Q4,Q5)를 통해 메인 비트 라인(MBL2)에 접속된다. 선택 트랜지스터들은 대응하는 선택 라인들(선택 라인들 ST11-ST41, 및 ST12-ST42이 제 39 도에 도시됨)(ST)을 통해 제어된다.
블록(410)은 복수의 워드 라인들(WL1-WLn1)(예컨대, n=31, 32워드 라인들 일때)을 포함한다. 워드 라인 코드(01, n1, 등)의 우측의 1은 블록 번호를 나타낸다. 따라서, 제 39 도에 도시된 제 2 블록(410')의 워드 라인들(워드 라인들 WL2, WLn2, 등)에 대한 숫자는 2가 된다. 메인 비트 라인(MBL)의 배열 및 블록(410)의 형태는 상기한 것으로 제한되지 않는다.
블록(410)이 소거 동작시의 비선택 블록일때, 선택 트랜지스터(Q1-Q5)는 블록(410)의 모든 확산층(2)(서브 비트 라인 SBL)에 대응하는 메인 비트 라인(MBL)(부유 게이트)에서 전기적으로 분리되도록 오프된다. 이에 따라, 소거 동작이 되풀이되더라도 비선택 블록의 데이타가 잘못되어 소거되는 것을 방지한다.
각 블록의 경계에 가장 가까운 서브 비트 라인은 인접한 블록내에 포함된 메모리셀과 접속되지 않는다.
비휘발성 반도체메모리(400)의 동작을 이하 설명한다. 표 3은 메모리셀(C31)이 선택된때 각 동작 모드에서의 인가된 전압을 나타낸다.
기입 동작시에, 워드 라인(WL1)에 부의 고전압(예컨대, -8V)을 인가하고, 메인 비트 라인(MBL2)을 플로팅 상태로 하며, 메인 비트 라인(MBL1)에 소정의 정의전압(예컨대, 4V)을 인가한다. 선택 라인(ST21)을 로우레벨(6V)로 하여 선택 트랜지스터(Q1)를 온으로 하고, 서브 비트 라인(SBL1)을 메인 비트 라인(MBL1)에 접속한다. 동시에, 선택 라인(ST11, ST41)을 로우 레벨(예컨대, 0V)로 하여 선택 트랜지스터(Q2, Q5)를 오프로 하며 서브 비트 라인(SBL3,SBL4)을 플로팅 상태로 한다. 이에 따라, 선택셀(C31)에서는, 제어 게이트(7)에 부의 고전압이 인가되며, 소스 확산층(2b)에는 0V, 드레인 확산층(2a)에는 소정의 정의 전압이 인가되기 때문에, 부유 게이트(5)로 터널 전류가 흐르게 되고(즉, 전자가 인발됨), 선택셀(C31)에 데이타가 기입된다.
이때, 동일 블록내의 비선택 워드 라인(WL)의 드레인에 인가된 전압보다 낮은 전압을 인가함에 의해, 동일 서브 비트 라인(SBL1)에 접속되는 메모리셀의 드레인 디스터브(disturb) 내성을 향상시킬 수 있다.
또한, 소거 동작은 섹터 단위 또는 블록 단위에서 행해진다. 메인 비트 라인(MBL1, MBL2,MBL3)을 0V로 하고, 소정의 워드 라인, 예컨대 워드 라인(WL1)에 정의 고전압(예컨대, 17V)을 인가하고, 그외 워드 라인(WLn1)에는 0V를 인가한다. 선택 라인(ST11-ST41)을 하이레벨(예컨대 3V)로 세팅하고, 소거를 행한 메모리셀이 존재하는 블록내의 선택 트랜지스터를 모두 온으로 함으로써, 정의 고전압이 인가된 워드 라인(WL)에 접속된 메모리셀의 데이타가 소거되며, 0V가 인가된 워드 라인에 접속된 메모리셀의 데이타는 소거되지 않는다. 따라서, 섹터 단위에서 소거를 행하는 경우에는, 하나의 워드 라인에만 정의 고전압이 인가되고, 다른 워드 라인에는 0V가 인가된다.
또한, 블록 단위의 소거를 행하는 경우에는, 블록(410)내에서 모든 워드 라인에 동시에 고전압을 인가함으로써, 블록(410)내의 메모리셀의 모든 데이타가 일괄 소거된다.
선택셀(C31)에 대한 독출 동작은 다음 방식으로 실행된다. 메인 비트 라인(MBL2)에 소정의 정의 전압(예컨대, 1V)을 인가하고, 워드 라인(WL1)에 정의 전압(예컨대, 3V)을 인가한다. 선택 라인(ST21, ST31)을 하이레벨(예컨대, 3V)로 하여 선택 트랜지스터(Q1,Q4)를 온으로 한다. 이와같이 저농도측의 소스 확산층에서 데이타를 독출함에 의해 메모리셀에 "소프트 라이트(soft write)"가 발생하지 않는다.
이때, 선택 트랜지스터(Q3)가 동시에 온으로 되고, 서브 비트 라인(SBL5)이 메인 비트 라인(MBL3)에 접속된다. 이 경우의, 워드 라인(WL1)에 접속되는 메모리셀의 양태를 제 40 도에 나타낸다. 워드 라인(WL1)에 정의 전압이 인가되면, 제 40 도에 나타낸 바와같이, 선택 메모리셀(제 40 도에 A로 나타냄)에 대한 독출 동작에 있어서, 드레인 확산층(서브 비트 라인)(SBL1)이 선택 트랜지스터(Q1)를 통해 메인 비트 라인(MBL1)(접지레벨)에 접속되며, 소스 확산층(서브 비트 라인 SBL2)은 선택 트랜지스터(Q4)를 통해 메인 비트 라인(MBL2)(1V)에 접속되며, 서브 비트 라인(SBL5)은 선택 트랜지스터(Q3)를 통해 메인 비트 라인(MBL3)에 접속된다. 이때, 메모리셀(C31)에 기억되어 있는 데이타가 1 또는 0으로 되어, 메모리셀 트랜지스터가 온 또는 오프 상태로 된다. 메모리셀 트랜지스터가 오프 상태인 경우, 독출을 행하는 메인 비트 라인(MBL2)(서브 비트 라인 SBL2)의 전위가 저하하여 정확한 독출이 될 수 없음을 방지하기 위하여, 메인 비트 라인(MBL3)(서브 비트 라인 SBL5)에 동일 전위가 인가된다. 서브 비트 라인(SBL3, SBL4)는 플로팅 상태이고 메인 비트 라인에 비해 서브 비트 라인의 기생 용량이 작기 때문에, 서브 비트 라인에 의한 영향이 작다. 또한, 메모리셀 트랜지스터가 온 상태의 경우, 메인 비트 라인(MBL3)(서브 비트 라인 SBL5)에 동일 전위를 인가하는 것에 의해서도, 메모리셀(C32)에서 메모리셀(C34)을 통해 흐르는 리크 전류는 메모리셀(C31)로 흐르는 전류에 비해 거의 무시할 수 있고, 독출에는 문제가 되지 않는다.
제 40 도에서, 메인 비트 라인의 용량을 CMBL로 표시한다.
제 41 도에 도시된 바와같이, 워드 라인(WL1)에 접속되는 메모리셀(A)에서 데이타를 읽는 경우, Y방향으로 서로 인접하고, 워드 라인(WLn1)을 따라 서브 비트 라인(SBL2)에서 서브 비트 라인(SBL1)으로 흐르는 리크 전류는 데이타가 기입된 메모리셀(A) 채널 전류에 비해 무시할 수 있다. 제 41 도에 도시된 바와같이, 메모리셀의 임계 전압이 0.5V보다 큰 경우, 제어 게이트가 접지된 비선택 메모리셀의 리크전류는 독출 전류에 비해 7디지트의 차가 있으나 무시할 수 있는 정도이다.
다음, 비휘발성 반도체메모리(400)의 구동 방법의 다른 예를 설명한다. 상기한 구동 방법에서는, 소거동작시에 워드 라인에 고전압(17V)을 인가하였다. 그러나, 소거동작시에 확산층(2) 및 반도체 기판(1)에 부의 전압을 인가함에 의해 워드 라인에 인가하는 고전압을 감소시킬 수 있다.
이 경우, 소거동작시에는, 먼저 비선택 블록의 선택 트랜지스터를 오프 상태로 하고, 비선택 블록의 확산층(2)(즉, 서브 비트 라인 SBL)을 플로팅 상태로 한다. 반도체 기판(1)에 부의 전압이 인가되는 경우, 선택 트랜지스터(Q)는 하이레벨(0V) 또는 로우 레벨(부의 전압 : 예컨대 -8V)인가에 따라 온 또는 오프로 제어된다. 즉, 제 39 도 및 42 도에 도시된 바와같이, 선택 블록(410)의 선택 라인(STn1)(n=1-4)을 0V로 하고, 비선택 블록(410')의 선택 라인(STn2)(n=1-4)을 로우 레벨(-8V)로 한다.
제 42 도에 도시된 바와같이, 반도체 기판(1)에는 부의 전압(예컨대, -8V)을 인가하고, 선택 블록(410)의 워드 라인(WL)(즉, 제어 게이트(7))에 정의 전압(예컨대, 9V)을 인가하며, 확산층(2)(메인비트라인 BL)에 부의 전압(예컨대, -8V)를 인가함에 의해, 선택 블록(410)의 모든 데이타의 소거가 행해진다.
제 43 도는 제어 게이트(7)에 8V의 전압을 인가하는 경우 및 9V의 전압을 인가하는 경우의 메모리셀에서의 소거시간을 나타낸다. 제 43 도에 도시된 바와같이, 소거상태의 메모리셀의 임계전압을 5V로 하면, 제어 게이트(7)에 9V의 전압을 인가하는 경우, 약 10-2초로써 메모리셀의 데이타의 소거가 가능해진다.
또한, 메모리셀 어레이는 반도체 기판에 형성되어 있는 웰상에 형성되지만, 웰에 부의 전압을 인가하는 경우, 같은 기판상의 다른 비선택 블록에 대해 부의 전압이 인가되는 것을 방지하기 위해서는, 블록 마다 웰을 분리시킬 필요가 있다. 모든 블록에서 웰을 분리하면, 메모리의 사이즈가 커지게 된다. 그러나, 실제로 상기한 바와같이 웰이 모든 블록에 대해 분리되지 않더라도 다음과 같은 이유로 메모리셀의 신뢰성에 문제가 없다.
제 44 도는 반도체 기판에 인가된 부의 전압(-Vsub)과 터널 절연막(막두께 약 80Å)의 신뢰성(Disturb Immunity)과의 관계를 나타낸다. 제 44 도에서 알 수 있는 바와같이, 막두께 약 80Å의 터널 절연막이 형성된 경우, 기판에 인가하는 전압이 -20V를 초과하지 않으면 비휘발성 반도체 메모리는 10년 이상의 수명이 얻어진다.
다음, 기입 동작의 다른 예에 대해 설명한다. 각 메모리셀에 대한 기입은 상기와 마찬가지로, 선택 블록(410)에 접속되는 선택 트랜지스터만을 온 상태로 하고, 그후 데이타의 기입을 행하는 선택셀에 접속되는 워드 라인(WL)(즉, 제어 게이트(7))에 부의 전압(예컨대, -8V)을 인가한 상태에서, 선택셀의 드레인 확산층(2a)에 접속된 서브 비트 라인(SBL)에 데이타에 대응하는 전압을 인가함에 의해 행해진다.
본 실시예에서는, 각 메인 비트 라인(MBL)에 대해, 2개의 서브 비트 라인(SBL)이 각각의 선택 트랜지스터를 통해 접속되어 있다. 비휘발성 반도체메모리(400)에서는, 데이타가 대응하는 메모리셀에 기입될 수 있도록 메인 비트 라인(MBL)이 다음의 방식으로 선택된다. 이하, 드레인 배선으로서 메인 비트 라인(MBL2)이 선택된 경우에 대해, 표 4 및 제 45 도를 참조하여 설명한다.
먼저, 표 4 및 제 45 도에 도시된 바와같이, 선택 워드 라인(WL1)에 기입용 부의 전압(-8V)을 인가한다. 비선택 워드 라인(WLn1)(n≠0)은 접지전압(0V)으로 유지한다. 다음, 선택 라인(ST21, ST31)을 하이레벨(6V)로 하고, 메인 비트 라인(MBL1)에 대해서는, 선택 트랜지스터(Q1)를 통해 서브 비트 라인(SBL1)을 접속하고, 메인 비트 라인(MBL2)에 대해서는 선택 트랜지스터(Q4)를 통해 서브 비트 라인(SBL2)을 접속하고, 메인 비트 라인(MBL3)에 대해서는, 선택 트랜지스터(Q3)를 통해 서브 비트 라인(SBL3)을 접속한다. 이 상태에서, 각 메인 비트 라인(MBL)에, 데이타가 기입되어 있는 메모리셀(C)에 기억된 데이타에 대응하여 기입 전압을 인가한다. 기입 전압은, 예컨대 데이타(1)에 대해서는 4V를 인가하여 터널 전류를 흐르게 하고, 데이타 0에 대해서는 플로팅 상태로 하여 기입이 발생되지 않게 한다. 이에 따라, 메모리셀(C31,C32,C35(도시안됨))등으로의 데이타의 기입이 행해진다. 선택되지 않은 다른 선택 트랜지스터의 선택 라인은 접지전압으로 유지한다.
다음, 선택 워드 라인(WL1)에 그의 기입용 부의 전압(-8V)을 인가한 상태에서, 선택 라인(ST21, ST31)을 로우레벨(0V)로 하고, 다음 선택 라인(ST11, ST41)을 하이레벨(5V)로 하여, 메인 비트 라인(MBL1)에 대해서는, 선택 트랜지스터(Q2)를 통해 서브 비트 라인(SBL3)을 접속하고, 메인 비트 라인(MBL2)에 대해서는 선택 트랜지스터(Q5)를 통해 서브 비트 라인(SBL4)을 접속한다. 마찬가지로, 각 메인 비트 라인(MBL)에, 다음으로 선택되는 메모리셀(C)에 대응하는 기입 전압을 인가한다( 데이타 1에 대해서는 4V, 데이타 0에 대해서는 플로팅 상태). 이에 따라, 메모리셀(C33,C34)등으로의 데이타의 기입이 행해지며, 2회의 기입동작에 의해, 워드 라인(WL1)에 접속된 메모리셀로의 기입을 완료한다. 기입 종료후, 워드 라인(WL1)의 전위는 접지전압(0V)로 복귀된다.
또한, 본 실시예에서는, 1개의 메인 비트 라인(MBL)에 접속된 서브 비트 라인(SBL)을 2개로 하고 있지만, 각 메인 비트 라인(MBL)에는 임의의 갯수(N)의 서브 비트 라인(SBL)을 대응하는 선택 트랜지스터를 통해 접속할 수 있다. 이 경우, 1개의 워드 라인(WL)을 선택할때, N회의 기입 동작에 의해, 1개의 메인 비트 라인(MBL)에 접속된 N개의 서브 비트 라인(SBL)에 대응하는 모든 메모리셀에 데이타를 기입할 수 있다.
또한, 제 46 도에 도시된 비휘발성 반도체메모리(430)와 같이, 1개의 서브 비트 라인(SBL)만을 각 메인 비트 라인(MBL)에 대응하는 선택 트랜지스터(Q)를 통해 접속할 수 있다(N=1). 제 46 도에서는, 예컨대 메인 비트 라인(MBL1)에는 선택 트랜지스터(Q1)를 통해 서브 비트 라인(SBL1)이 접속되어 있다. 선택 트랜지스터(Q1,Q2……)를 오프 상태로 함에 의해, 서브 비트 라인(SBL1, SBL2……)을 각 메인 비트 라인(MBL1, MBL2……) 에서 전기적으로 분리하고, 플로팅 상태로 할 수 있다.
상기 비휘발성 반도체메모리(430)에서는, 1회의 기입동작에 의해, 1개의 워드라인에 접속된 모든 메모리셀에 데이타를 기입할 수 있다. 그러나, 이 구조에서는 1개의 서브 비트 라인 마다에 메인 비트 라인을 설치하지 않으면 안되므로, 메모리셀 사이즈가 금속 배선의 피치에 의해 결정되며, 제 39 도에 도시된 장치에 비해 미세화에 적합하지 않다.
상기한 바와같이, 본 발명에 의하면, 소스/드레인 확산층(비트 라인)에 인가되는 소정의 전압에 의해, 드레인 확산층과 부유 게이트 사이에만 터널 전류를 흐르게 할 수 있으므로, FN 터널 전류에 의한 기입동작을 행하고, 또한 가상 접지 방식을 채용할 수 있어서, 플래쉬 메모리를 더욱 미세화할 수 있다.
인접한 2개의 메모리셀에 공유된 소스/드레인 확산층에서, 소스 확산층과 드레인 확산층 사이에 불순물 농도차를 있게 함으로써, 드레인 확산층과 결합된 메모리셀 영역에서의 터널 전류가 흐르도록 할 수 있다.
또한, 부유 게이트 아래에 형성된 절연막에 막두께가 두꺼운 부분(게이트 절연막)과 막두께가 얇은 부분(터널 절연막)을 설치함에 의해, 인접한 메모리셀에서 소스/드레인 확산층을 공유하여도, 소정의 전압이 인가되는 경우에, 터널 절연막을 통해 용량결합된 메모리셀의 드레인측에만 터널 전류를 흐르게 할 수 있다.
또한, 비교적 얇은 터널 절연막이 형성된 영역을 모드 소스/드레인 확산층상에 배치하고 있기 때문에, 기입동작시에 밴드 사이에서의 터널 전류의 발생을 대폭감소시킬 수 있고, 기입 효율 및 메모리셀의 신뢰성을 향상시킬 수 있다.
또한, 소스/드레인 확산층의 배치를 규정하는 마스크로서 질화막 스페이서를 형성하고, 그 질화막 스페이서를 이용하여 터널 영역을 규정함에 의해, 터널 영역을 작게 형성하고 있다. 이에 따라, 제어 게이트의 용량 결합비를 증가시킬 수 있고, 고내압 트랜지스터 모듈이 불필요하게 되어, 제조 비용을 절감할 수 있다.
또한, 소스/ 드레인 확산층의 배선 부분, 즉 부유 게이트와 소스 결합 영역 및 드레인 결합 영역(터널영역) 이외의 확산층 부분을 비교적 두꺼운 절연막으로 피복함에 의해, 제어 게이트와 비트 라인 사이의 기생용량을 감소시킬 수 있다.
본 발명의 범위와 정신을 벗어나지 않고 당업자들에 의해 여러가지 개조가 용이하게 실시될 수 있을 것이다. 따라서, 본 발명의 특허 청구의 범위는 본 명세서에서 기술된 내용에 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (11)

  1. 반도체 기판; 상기 반도체 기판상에 매트릭스형태로 형성되고, 각각, 상기 반도체 기판상에 형성된 제1 절연막, 상기 제 1 절연막상에 형성된 부유게이트, 그 사이에 협지된 제 2 절연막을 통해 상기 부유게이트상에 형성된 제어 게이트, 소스 확산 영역 및 드레인 확산 영역을 포함하는, 복수의 메모리셀; 제 1 방향으로 배열된 두개의 메모리셀사이에 위치된 상기 반도체 기판의 일부에 형성되고, 상기 두 메모리셀중 하나에 대한 상기 드레인 확산 영역과 다른 메모리셀에 대한 소스 확산 영역을 포함하는 확산층; 상기 제 1 방향으로 인접하는 메모리셀들의 제어 게이트들을 접속함으로써 형성되는 워드라인; 및 상기 제 1 방향에 실질적으로 직교하는 제 2 방향으로 인접하는 확산층들을 접속함으로써 형성되는 비트라인을 포함하며, 각 메모리셀의 소스 확산 영역과 드레인 확산 영역은 서로 다른 불순물 농도를 갖고, 상기 드레인 확산 영역은 외측 층에서 불순물 농도가 낮은 2중 확산층 구조를 가지며, 상기 메모리셀은, 상기 확산층에 소정의 전압이 인가될때 제 1 절연막을 통해 두 인접한 메모리셀중 하나의 부유게이트와 드레인 확산 영역간에 터널전류가 흐르며, 상기 확산층과 상기 다른 메모리셀의 부유게이트간에는 터널전류가 흐르지 않는 비휘발성 반도체 메모리.
  2. 반도체 기판; 상기 반도체 기판상에 매트릭스형태로 형성되고, 각각, 상기 반도체 기판상에 형성된 제1 절연막, 상기 제 1 절연막상에 형성된 부유게이트, 그 사이에 협지된 제 2 절연막을 통해 상기 부유게이트상에 형성된 제어 게이트, 소스 확산 영역 및 드레인 확산 영역을 포함하는, 복수의 메모리셀; 제 1 방향으로 배열된 두개의 메모리셀사이에 위치된 상기 반도체 기판의 일부에 형성되고, 상기 두 메모리셀중 하나에 대한 상기 드레인 확산영역과 다른 메모리셀에 대한 소스 확산 영역을 포함하는 확산층; 상기 제 1 방향으로 인접하는 메모리셀들의 제어 게이트들을 접속함으로써 형성되는 워드라인; 및 상기 제 1 방향에 실질적으로 직교하는 제 2 방향으로 인접하는 확산층들을 접속함으로써 형성되는 비트라인을 포함하며, 상기 제 1 절연막은 터널영역을 구성하지 않는 제 1 부분과 터널영역을 구성하는 제 2 부분을 포함하고, 터널영역을 구성하지 않는 상기 제 1 절연막의 제 1 부분의 두께는 터널영역을 구성하는 상기 제 2 부분의 두께보다 두꺼우며, 각 메모리셀의 드레인 확산 영역은 상기 제 2 부분을 통해 상기 부유게이트와 용량결합하며, 각 메모리셀의 소스 확산 영역은 상기 제 1 부분을 통해 상기 부유게이트와 용량결합하며, 상기 메모리셀은, 상기 확산층에 소정의 전압이 인가될때 제 1 절연막을 통해 두 인접한 메모리셀중 하나의 부유게이트와 드레인 확산 영역간에 터널전류가 흐르며, 상기 확산층과 상기 다른 메모리셀의 부유게이트간에는 터널전류가 흐르지 않는 비휘발성 반도체 메모리.
  3. 비휘발성 반도체 메모리의 제조방법에 있어서, 제 1 도전형의 반도체 기판상에 터널 절연막을 형성하는 공정; 상기 반도체 기판상에 형성된 제 1 도전층을 패터닝함으로써, 소정 폭을 갖는 패터닝된 부분으로 제 1 도전층 패턴을 형성하는 공정; 상기 제 1 도전층 패턴을 마스크로 사용하여 제 2 도전형의 불순물을 주입함으로써 상기 반도체 기판에 제 1 확산층을 형성하는 공정; 상기 제 1 도전층을 형성하기 위한 조건과 상이한 주입조건하에 제 2 도전형의 불순물을 주입함으로써 상기 제 1 확산층과 접촉하여 상기 반도체기판에, 그의 불순물 농도가 제 1 확산층의 불순물 농도보다 높은 제 2 확산층을 형성하는 공정; 상기 제 1 도전층 패턴상에 절연막 및 제 2 도전층을 이 순서로 형성하는 공정; 및 상기 제 2 도전층, 절연막, 및 제 1 도전층을 패터닝하여, 제어 게이트, 절연층 및 부유게이트를 각각 형성하는 공정을 포함하는 비휘발성 반도체 메모리의 제조방법.
  4. 제3항에 있어서, 상기 제 2 확산층을 형성하는 공정은 제 2 폭을 갖는 마스크를 사용하여 행해지며, 상기 제 2 도전형의 불순물은 상기 제 1 확산층의 소정영역에 주입되는 비휘발성 반도체 메모리의 제조방법.
  5. 제3항에 있어서, 상기 제 1 확산층을 형성하는 공정은, 마스크로 사용되는 상기 제 1 도전층 패턴의 구멍의 일측을 향해 소정 각도로 제 2 도전형의 불순물을 주입하는 공정을 포함하며, 상기 제 2 확산층을 형성하는 공정은, 마스크로 사용되는 상기 제 1 도전층 패턴의 구멍의 타측을 향해 소정 각도로 제 2 도전형의 불순물을 주입하는 공정을 포함하는 비휘발성 반도체 메모리의 제조방법.
  6. 비휘발성 반도체 메모리의 제조방법에 있어서, 제 1 도전형의 반도체 기판상에 제 1 절연막을 형성하는 공정; 제 1 구멍을 갖는 제 1 레지스트 패턴을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 주입함으로써 드레인 확산층을 형성하는 공정; 터널영역에 대응하는 제 2 구멍을 갖는 제 2 레지스트 패턴을 마스크로 사용하여 게이트절연막을 형성하고 상기 제 2 구멍아래에 위치된 제 1 절연막의 일부를 제거하는 공정; 상기 제 2 레지스트 패턴의 제거후 상기 반도체 기판상에 제 2 절연막을 형성함으로써 상기 제 1 절연막이 제거된 터널영역에 터널 절연막을 형성하는 공정; 상기 터널 절연막이 형성된 터널영역을 커버하도록 패터닝하여 소정 폭을 갖는 제 1 도전층을 형성하는 공정; 상기 1 도전층을 마스크로 사용하여 상기 반도체 기판에 제 2 도전형의 불순물을 주입함으로써 상기 드레인 확산층과 접촉하여 소스 확산층을 형성하는 공정; 제 3 절연막을 형성하는 공정; 및 패터닝에 의해 상기 제 3 절연막상에 제 2 도전층을 형성하는 공정을 포함하는 비휘발성 반도체 메모리의 제조방법.
  7. 비휘발성 반도체 메모리의 제조방법에 있어서, 제 1 도전형의 반도체 기판상에 제 1 절연막을 형성하는 공정; 터널영역에 대응하는 구멍을 갖는 레지스트 패턴을 마스크로 사용하여 상기 반도체 기판에 제 2 도전형의 불순물을 주입함으로써 드레인 확산층을 형성하는 공정; 레지스트 패턴을 마스크로 사용하여 제 1 절연막의 일부를 제거하는 공정; 상기 레지스트 패턴의 제거후 상기 반도체 기판상에 제 2 절연막을 형성함으로써 상기 제 1 절연막이 제거된 터널영역에 터널 절연막을 형성하는 공정; 상기 터널 절연막이 형성된 터널영역을 커버하도록 패터닝하여 소정 폭을 갖는 제 1 도전층을 형성하는 공정; 상기 1 도전층을 마스크로 사용하여 상기 반도체 기판에 제 2 도전형의 불순물을 주입함으로써 상기 드레인 확산층과 접촉하여 소스 확산층을 형성하는 공정; 제 3 절연막을 형성하는 공정; 및 패터닝에 의해 상기 제 3 절연막상에 제 2 도전층을 형성하는 공정을 포함하는 비휘발성 반도체 메모리의 제조방법.
  8. 비휘발성 반도체 메모리의 제조방법에 있어서, 제 1 도전형의 반도체 기판상에 제 1 절연막을 형성하는 공정; 패터닝에 의해 상기 제 1 절연막상에 제 1 폭을 갖는 제 1 질화막을 형성하는 공정; 상기 제 1 질화막을 산화막으로 피복한 다음 상기 제 1 질화막의 양측벽상에 스페이서를 형성하는 공정으로, 양 측벽의 일방의 스페이서가 터널영역을 규정하는 부분에 대응하는, 공정; 마스크로서 상기 측벽상의 스페이서와 제 1 질화막을 사용하여 제 2 도전형의 불순물을 주입하여 확산층을 형성하는 공정; 상기 제 1 질화막의 타방 측벽상의 스페이서를 제거하는 공정; 마스크로서 상기 스페이서와 제 1 질화막을 사용하여 선택적으로 상기 제 1 절연막보다 두꺼운 두께를 갖는 제 2 절연막을 형성하는 공정; 상기 제 1 질화막의 양 측벽의 일방의 스페이서와 이 스페이서 아래에 위치된 제 1 절연막의 일부를 제거하는 공정; 타방 측벽상의 스페이서와 상기 제 1 절연막의 일부가 제거된 영역에 열산화막을 형성하는 공정; 상기 제 1 질화막을 제거하는 공정; 상기 열산화막을 제거하는 공정; 상기 열산화막이 제거된 영역에 터널 절연막을 형성하여 터널영역을 형성하는 공정; 및 터널영역을 커버하도록 부유게이트를 형성하는 공정을 포함하는 비휘발성 반도체 메모리의 제조방법.
  9. 제1항 또는 제2항에 기재된 비휘발성 반도체 메모리로서, 상기 복수의 메모리셀은 복수의 블록으로 분할되고, 상기 비트라인은 상기 제 1 방향에 직교하는 제 2 방향으로 상기 제 1 방향에 인접하는 메모리셀들간에 형성된 확산층들을 접속함으로써 형성되는 제 1 비트라인; 및, 소정 수의 상기 제 1 비트라인에 대응하여 제공된 제 2 비트라인;을 포함하고, 상기 메모리는 상기 제 1 비트라인을 대응하는 제 2 비트라인에 접속하기 위해 제 1 비트라인의 각각에 대응하여 제공된 선택 트랜지스터;를 더 포함하는 비휘발성 반도체 메모리의 구동 방법으로서, 선택된 블록의 제 1 비트라인을 대응하는 제 2 비트라인에 전기적으로 접속하고, 상기 선택 트랜지스터를 제어하여, 선택된 블록이외의 블록의 제 1 비트라인을 플로팅상태로 하는 스텝; 상기 제 1 비트라인 및 반도체 기판에 소정의 부의 전압을 인가하는 스텝; 상기 선택된 블록의 워드라인에 소정의 정의 전압을 인가하고, 선택된 블록이외의 블록의 워드라인에 접지전압을 인가하는 스텝; 및 터널전류를 사용하여 선택된 블록의 메모리셀의 데이타를 연속적으로 소거하는 스텝을 포함하는 비휘발성 반도체 메모리의 구동방법.
  10. 제1항 또는 제2항에 기재된 비휘발성 반도체 메모리로서, 상기 비트라인은 상기 제 1 방향에 직교하는 제 2 방향으로 상기 제 1 방향에 인접하는 메모리셀들간에 형성된 확산층들을 접속함으로써 형성되는 제 1 비트라인; 소정 수(N)의 제 1 비트라인에 대응하여 제공된 제 1 비트라인;을 포함하고, 상기 메모리는 상기 제 1 비트라인을 대응하는 제 2 비트라인에 접속하기 위해 제 1 비트라인의 각각에 대응하여 제공된 선택 트랜지스터; 및 상기 N개의 선택 트랜지스터를 별도로 제어하기 위한 신호선을 더 포함하는 비휘발성 반도체 메모리의 구동방법으로서,
    (a) 워드라인을 선택하는 스텝;
    (b) 데이타가 기입될 메모리셀의 드레인과 접속되는 제 2 비트라인에 소정 전위를 공급하는 스텝;
    (c) 신호선의 하나를 제어하여 대응하는 선택 트랜지스터가 도통되도록 하여 상기 N개의 제 1 비트라인중 하나를 선택하여 제 2 비트라인에 접속되도록 하고, 이 선택된 워드라인 및 상기 제 2 비트라인에 접속된 제 1 비트라인에 접속되는 메모리셀에 상기 선택된 제 2 비트라인상의 데이타를 기입하는 스텝; 및
    (d) 상기 스텝(c)를 반복하여, 상기 선택된 제 2 비트라인에 대응하는 N개의 제 1 비트라인과 상기 선택된 워드라인에 접속되는 모든 N개의 메모리셀에 데이타를 기입하는 스텝;을 포함하는 비휘발성 반도체 메모리의 구동방법.
  11. 제1항 또는 제2항에 기재된 비휘발성 반도체 메모리로서, 상기 복수의 메모리셀은 복수의 블록으로 분할되고 상기 비트라인은 상기 제 1 방향에 직교하는 제 2 방향으로 제 1 방향에 인접하는 메모리셀들간에 형성된 확산층들을 접속함으로써 형성되는 제 1 비트라인; 및, 소정 수의 상기 제 1 비트라인에 대응하여 제공된 제 2 비트라인;을 포함하며, 상기 메모리는 상기 제 1 비트라인을 대응하는 제 2 비트라인에 선택적으로 접속하기 위해 제 1 비트라인의 각각에 대응하여 제공된 선택 트랜지스터;를 포함하는 비휘발성 반도체 메모리의 구동방법으로서, 데이타의 독출을 행하는 메모리셀에 접속된 워드라인에 소정 전압을 인가하는 스텝; 및 데이타의 독출을 행하는 메모리셀의 소스 확산층에 접속된 제 1 비트라인중 하나에 소정 전압을 인가하고, 플로팅 상태하에 상기 제 1 비트라인중 하나를 통해 상기 제 1 비트라인중 하나와 평행하게 존재하는 다른 제 1 비트라인에 동일한 소정 전압을 인가하는 스텝을 포함하는 비휘발성 반도체 메모리의 구동방법.
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