JPH0992739A

JPH0992739A - 不揮発性半導体メモリとその駆動方法及び製造方法

Info

Publication number: JPH0992739A
Application number: JP8164343A
Authority: JP
Inventors: Yoshimitsu Yamauchi; 祥光山内
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-29
Filing date: 1996-06-25
Publication date: 1997-04-04
Also published as: DE69637913D1; KR100267870B1; KR970004027A

Abstract

(57)【要約】【課題】トンネル電流を用いる消去動作を行い、且つ
仮想接地方式を採用できる不揮発性半導体メモリと、そ
の駆動方法及び製造方法とを提供する。【解決手段】半導体基板上にマトリクス状に配列さ
れ、半導体基板上に第１の絶縁膜を介して形成された浮
遊ゲートを有する複数のメモリセルと、第１の方向に沿
って隣接する２つメモリセルの間に形成された拡散層
と、第１の方向に沿って隣接するメモリセルの各制御ゲ
ートを接続して形成されたワードラインと、第２の方向
に沿って隣接する拡散層を接続して形成されたビットラ
インと、を有する不揮発性半導体メモリであって、拡散
層に印加される電圧の所定の領域において、一方のメモ
リセルの浮遊ゲートとドレイン拡散領域との間には第１
の絶縁膜を介してトンネル電流が流れ、且つ拡散層と他
方のメモリセルの浮遊ゲートとの間にはトンネル電流が
流れない構造を持ったメモリセルを有することを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Fowler-Nordheim
（ＦＮ）トンネル電流によって、書き込み及び消去を行
う不揮発性半導体メモリとその駆動方法及び製造方法と
に関する。特に、フラッシュメモリと、その駆動方法及
び製造方法とに関する。

【０００２】

【従来の技術】一般的なフラッシュメモリには、ホット
エレクトロン注入によって書き込みを行うタイプと、Ｆ
Ｎトンネル電流によって書き込みを行うタイプとがあ
る。

【０００３】図４７は、ホットエレクトロン注入によっ
て書き込みを行う従来のフラッシュメモリ５００のメモ
リセルの断面を示している。図４８は、フラッシュメモ
リ５００のメモリセルアレイの等価回路を示している。

【０００４】図４７に示すように、フラッシュメモリ５
００においては、半導体基板１５１上にトンネル絶縁膜
１５３が形成され、その上に浮遊ゲート１５５が形成さ
れている。浮遊ゲート１５５を覆うように、ＯＮＯ（Ｓ
ｉＯ₂／ＳｉＮ／ＳｉＯ₂）膜などの絶縁膜１５６が形成
され、その上に制御ゲート１５７が配置されている。図
４８に示すように、各メモリセル（図４８には、メモリ
セルＣ₅₁〜Ｃ₅₃及びＣ₆₁〜Ｃ₆₃が示されている）はマト
リクス状に配置されている。図４７中Ｘ方向に隣接する
各メモリセルの制御ゲート１５７は互いに電気的に接続
されており、ワード線ＷＬを形成している（図４８に
は、ワードラインＷＬ₁及びＷＬ₂が示されている）。

【０００５】また、図４７に示すように、Ｘ方向に隣接
する２つのメモリセルの間に形成された不純物拡散層１
６１は、一方のメモリセルのソース拡散層１５９と、他
方のメモリセルのドレイン拡散層１６０とによって共有
されている（ソース／ドレイン拡散層）。このようなソ
ース／ドレイン拡散層は、製造工程途中でストライプ状
に加工された浮遊ゲートとなる膜をマスクとしてイオン
注入することにより、自己整合的に形成される。

【０００６】図４８に示すように、ビットラインＢＬ
（図４８には、ビットラインＢＬ₁〜ＢＬ₄が示されてい
る）は、Ｙ方向に延長し、Ｙ方向に隣接する拡散層１６
１を電気的に接続している。各ビットラインは、選択さ
れるメモリセルに応じて、ソース配線あるいはドレイン
配線として働く。このように、各ビットラインがソース
配線及びドレイン配線の何れかに固定されず、ソース配
線（接地線）とドレイン配線とが適宜入れ代わる駆動方
式を仮想接地（vertual ground）方式という。

【０００７】このような仮想接地方式のメモリセルアレ
イにおいては、上述のように、Ｘ方向に隣接するメモリ
セルのソース拡散層１５９及びドレイン拡散層１６０が
１つの不純物拡散層１６１から構成されているため、Ｘ
方向に隣接するメモリセルのソース拡散層１５９とドレ
イン拡散層１６０との間に分離領域を形成する必要がな
い。更に、ビツトラインＢＬを、各不純物拡散層１６１
を接続する拡散配線によって形成できるため、各メモリ
セルに接続するビットラインＢＬ用のコンタクト領域を
形成する必要がなく、メモリの高集積化が可能である。

【０００８】また、図５１に示すように、Ｘ方向に隣接
するメモリセルを対にし、各対においてソースラインＳ
Ｌを共有させ、並列読み出しや並列書き込みを可能とし
た構造が、例えば特開平２−２３１７７２号公報に記載
されている。

【０００９】フラッシュメモリ５００における書き込み
動作は以下のようにして行なわれる。書き込み動作を行
うメモリセルとして、メモリセルＣ₅₂が選択された場合
（以下、「選択セル」とする）について説明する。まず
選択セルＣ₅₂に接続するワードラインＷＬ₁に高電圧を
印加する。同時に、選択セルＣ₅₂のドレイン側に接続す
る一方のビットライン（例えば、ＢＬ₂）に所定の電圧
を印加し、ソース側に接続する他方のビットライン（例
えば、ＢＬ₃）に０Ｖ（接地電圧）を印加する。このこ
とにより、選択セルＣ₅₂のチャネル領域で発生したホッ
トエレクトロンが浮遊ゲート１５５に注入され、データ
の書き込みが行われる。このとき、書き込みを行わない
メモリセル（以下、「非選択セル」とする）が接続する
２つのビットラインには、２つのビットラインの電位が
同じになるように電圧が印加される。例えば、非選択セ
ルＣ₅₁に対しては、ビットラインＢＬ₃の電位とＢＬ₄の
電位とが等しくなるように電圧が印加される。

【００１０】また、フラッシュメモリ５００における消
去動作は以下のようにして行なわれる。ワードラインＷ
Ｌに負の電圧を印加し、同時に、全てのビットラインＢ
Ｌ（あるいは、メモリセルアレイがブロックに分割され
ている場合には、ブロック内のビットライン）に所定の
正の電圧を印加する。このことにより、ＦＮトンネル電
流が流れて、浮遊ゲート１５５に蓄積された電荷が引き
抜かれ、全メモリセル（ブロック内の全てのメモリセ
ル）のデータが一括消去される。

【００１１】また、フラッシュメモリ５００における読
み出し動作は以下のようにして行なわれる。読み出しを
行う選択セルに接続するワードラインＷＬに所定の電圧
を印加する。同時に、選択セルに接続する一方のビツト
ラインに所定の電圧を印加し、他方のビツトラインに０
Ｖ（接地電圧）を印加する。浮遊ゲート１５５に保持さ
れている電荷の量（すなわちデータ）によってビットラ
イン間に流れる電流が異なるため、この電流を検出する
ことによりデータの読み出しを行うことができる。この
とき、読み出しを行わない非選択セルが接続する２つの
ビツトラインには、書き込み動作の場合と同様、２つの
ビットラインの電位が同じになるように電圧が印加され
る。

【００１２】上述のような、チャネルホットエレクトロ
ン注入による書き込みは、一般に、電子の注入効率（書
き込み効率）が悪い。また、書き込み電流が大きいため
（約１ｍＡ程度）、書き込み時の消費電力が大きくなる
という問題がある。また、比較的大きな書き込み電流を
供給するために高電圧電源（あるいは昇圧回路）を必要
とし、フラッシュメモリ５００における駆動電圧の低下
及び単一電源化の妨げとなっている。

【００１３】一方、ＦＮトンネル電流を用いる書き込み
方式のフラッシュメモリは、その書き込み電流が数１０
ｎＡ程度であるため、単一電源化に適している。図４９
は、ＦＮトンネル電流を用いて書き込みを行う従来のフ
ラッシュメモリ６００のメモリセルの断面を示してい
る。フラッシュメモリ５００と同様の構成要素には同一
の図面参照番号を付している。図５０は、フラッシュメ
モリ６００のメモリセルアレイの等価回路を示してい
る。

【００１４】図４９に示すように、フラッシュメモリ６
００においては、半導体基板１５１上にトンネル絶縁膜
１５３が形成され、その上に浮遊ゲート１５５が形成さ
れている。浮遊ゲート１５５の下のトンネル絶縁膜１５
３は、一様な酸化膜で構成されている。浮遊ゲート１５
５の両端部には、ソース拡散層１５９及びドレイン拡散
層１６０が形成されている。隣接するメモリセル間には
素子分離膜１６２が形成されており、隣接するメモリセ
ルのソース拡散層１５９とドレイン拡散層１６０とを分
離している。また、浮遊ゲート１５５を覆うように、Ｏ
ＮＯ（ＳｉＯ₂／ＳｉＮ／ＳｉＯ₂）膜１５６が形成さ
れ、その上に制御ゲート１５７が配置されている。

【００１５】図５０に示すように、各メモリセル（図５
０には、メモリセルＣ₇₁〜Ｃ₇₃及びＣ₈₁〜Ｃ₈₃が示され
ている）はマトリクス状に配置されている。図５０中Ｘ
方向に隣接する各メモリセルの制御ゲート１５７は互い
に電気的に接続されており、ワード線ＷＬを形成してい
る（図５０には、ワードラインＷＬ₁及びＷＬ₂が示され
ている）。ビットラインＢＬ（図５０には、ビットライ
ンＢＬ₁〜ＢＬ₆が示されている）は、Ｙ方向に延長し、
対応するソース拡散層１５９あるいはドレイン拡散層１
６０を電気的に接続している。各ビットラインＢＬの機
能は、ソース配線あるいはドレイン配線のいずれかに固
定されている。

【００１６】フラッシュメモリ６００においては、デー
タの書き込みは、ワードラインＷＬに負の電圧または０
Ｖを印加し、ドレイン拡散層１６０に正の電圧を印加す
ることにより、浮遊ゲート１５５から電子を引き抜くこ
とによって行なわれる。データの消去は、ワードライン
ＷＬに正の高電圧を印加し、ソース拡散層１５９及びド
レイン拡散層１６０に０Ｖを印加して、ワードラインＷ
Ｌに接続される全メモリセルの浮遊ゲートに電子を注入
することによって行なわれる。

【００１７】また、ＦＮトンネル電流を用いた他のフラ
ッシュメモリ７００の例を、図５１に示す。図４９の例
では各々のドレイン拡散層及びソース拡散層を分離して
いるが、ドレイン拡散層は個々のトランジスタ毎に分離
し、Ｙ方向に隣接するドレイン拡散層を接続してビット
ラインとし、ソース拡散層をＸ方向に隣接する一対のメ
モリセル間で共有させ、Ｙ方向に延長するソースライン
としてもよい。

【００１８】

【発明が解決しようとする課題】上述のように、ＦＮト
ンネル電流によって書き込みを行うメモリセルでは、ト
ンネル絶縁膜１５３に印加される電界によって生じるト
ンネル電流を利用している。そのため、図４９に示され
るメモリセルを用いて図４８のようにＸ方向に隣接する
メモリセル間で拡散層を共有すると、書き込みを行うメ
モリセルのドレイン拡散層と拡散層を共有し、かつ同一
のワードラインに接続する非選択メモリセルにまでデー
タの書き込みが行われてしまう。従って、図４９に示さ
れるように素子分離膜１６２を設け、図５０や図５１の
ようにＸ方向に隣接するメモリセルの少なくともドレイ
ン拡散層１６０を分離しておく必要がある。このよう
に、ＦＮトンネル電流による書き込みを行う従来のフラ
ッシュメモリにおいては、仮想接地方式を採用すること
ができず、フラッシュメモリの微細化の妨げになってい
る。

【００１９】また、図４９に示されるように、トンネル
絶縁膜１５３が比較的薄いため、書き込み時においてド
レイン拡散層１６０表面に比較的高い電圧が印加された
場合、バンド間トンネル現象によって、書き込み電流の
１０⁶倍もの電流がドレイン拡散層１６０の端部から基
板１５１側に流れてしまう場合がある。

【００２０】また、トンネル絶縁膜１５３が薄くなる
と、浮遊ゲート・基板間の容量が大きくなるため、制御
ゲートの容量結合比（coupling ratio）を大きくするこ
とが困難となる。更に、書き込み時に制御ゲート電極に
印加する高電圧に対するディスターブ・マージンが小さ
くなる。

【００２１】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、ＦＮトンネル電流に
よって書き込み及び消去を行い、かつ仮想接地方式を採
用した不揮発性半導体メモリとその駆動方法、及びその
製造方法を提供することにある。そして、書き込み時に
おいて半導体基板へ流れる電流を低減し、高い書き込み
効率と信頼性とを有する不揮発性半導体メモリを実現す
る。

【００２２】

【課題を解決するための手段】本発明による不揮発性半
導体メモリは、半導体基板と、該半導体基板上にマトリ
クス状に形成された複数のメモリセルであって、各々
が、該半導体基板との間に形成された第１の絶縁膜と、
該第１の絶縁膜上に形成された浮遊ゲートと、該浮遊ゲ
ート上に第２の絶縁膜を介して形成された制御ゲート
と、ソース及びドレイン拡散領域と、を含むメモリセル
と、第１の方向に沿って隣接する２つメモリセルの間の
該半導体基板に形成され、該２つのメモリセルの一方の
メモリセルに対するドレイン拡散領域と、他方のメモリ
セルに対するソース拡散領域とを含む拡散層と、該第１
の方向に沿って隣接する該メモリセルの各制御ゲートを
接続して形成されたワードラインと、該第１の方向に実
質的に直交する第２の方向に沿って隣接する該拡散層を
接続して形成されたビットラインと、を有している。該
拡散層に印加される所定の電圧に対し、該拡散層と該隣
接する２つのメモリセルの一方のメモリセルの浮遊ゲー
トとドレイン拡散層との間には第１の絶縁膜を介してト
ンネル電流が流れ、且つ該拡散層と他方のメモリセルの
浮遊ゲートとの間にはトンネル電流が流れない構造をも
ったメモリセルを有することを特徴とし、そのことによ
り上記目的が達成される。

【００２３】１つの実施形態において、前記メモリセル
は、前記ソース拡散領域と前記ドレイン拡散領域との間
に不純物濃度差を有していてもよい。

【００２４】１つの実施形態において、前記拡散層は、
外側の方が不純物濃度が低い２重拡散層構造を有してい
てもよい。

【００２５】１つの実施形態において、前記第１の絶縁
膜は、トンネル領域を形成しない第１の部分と、トンネ
ル領域を形成する第２の部分と、を含んでおり、各メモ
リセルにおいて、前記ドレイン拡散領域は該第２の部分
を介して前記浮遊ゲートと容量結合し、前記ソース拡散
領域は該第１の部分を介して該浮遊ゲートと容量結合し
ている場合がある。

【００２６】好ましくは、前記第１の絶縁膜において、
前記トンネル領域を形成しない第１の部分の膜厚は、前
記トンネル領域を形成する前記第２の部分の膜厚よりも
厚い。

【００２７】本発明による不揮発性半導体メモリの製造
方法は、第１の導電型の半導体基板上にトンネル絶縁膜
を形成する工程と、該半導体基板上に堆積した第１の導
電層をパターニングすることにより、所定の幅を有する
第１の導電層パターンを形成する工程と、該第１の導電
層パターンをマスクとして第２の導電型の不純物を注入
することにより、該半導体基板に第１の拡散層を形成す
る工程と、該第１の拡散層を形成するためのイオン注入
とは注入条件を変えて第２の導電型の不純物を注入する
ことにより、該第１の拡散層に連続し、該第１の拡散層
よりも高濃度の第２の拡散層を形成する工程と、該第１
の導電層パターンの上に絶縁膜、さらにその上に第２の
導電層を形成し、パターン形成する工程と、該第２の導
電層、前記絶縁膜、及び前記第１の導電層がパターニン
グされ、そのことにより、各々、制御ゲート、絶縁層、
及び浮遊ゲートが形成される工程と、を含んでおり、そ
のことにより上記目的が達成される。

【００２８】１つの実施形態において、前記第２の拡散
層を形成する工程は、第２の幅を有するマスクを用いて
行なわれ、前記第２の導電型の不純物が前記第１の拡散
層内の所定の領域に注入される場合がある。

【００２９】１つの実施形態によれば、前記第１の拡散
層を形成する工程において、前記第２の導電型の不純物
は、前記第１の導電層パターンによるマスクの露出部の
一方の側に向かって所定の角度で注入され、前記第２の
拡散層を形成する工程において、前記第２の導電型の不
純物は、該第１の導電層パターンによるマスクの露出部
の他方の側に向かって所定の角度で注入される場合があ
る。

【００３０】本発明による不揮発性半導体メモリの製造
方法は、第１の導電型の半導体基板上に第１の絶縁膜を
形成する工程と、第１の開口を有する第１のレジストパ
ターンをマスクとして、該半導体基板に第２の導電型の
不純物を注入し、ドレイン拡散層を形成する工程と、ト
ンネル領域に対応する第２の開口を有する第２のレジス
トパターンをマスクとして、該第１の絶縁膜を除去する
工程と、該第２のレジストパターンを除去した後、該半
導体基板上に第２の絶縁膜を形成することにより、該第
１の絶縁膜が除去された該トンネル領域にトンネル絶縁
膜を形成する工程と、該トンネル絶縁膜が形成された該
トンネル領域を覆うように、所定の幅を有する第１の導
電層をパターン形成する工程と、該第１の導電層をマス
クとして該半導体基板に第２の導電型の不純物を注入
し、該ドレイン拡散層と接続したソース拡散層を形成す
る工程と、第３の絶縁膜を形成し、その上に第２の導電
層をパターン形成する工程と、を含んでおり、そのこと
により上記目的が達成される。

【００３１】あるいは、本発明による不揮発性半導体メ
モリの製造方法は、第１の導電型の半導体基板上に第１
の絶縁膜を形成する工程と、トンネル領域に対応する開
口を有するレジストパターンをマスクとして、該半導体
基板に第２の導電型の不純物を注入し、ドレイン拡散層
を形成する工程と、該レジストパターンをマスクとして
該第１の絶縁膜を除去する工程と、該レジストパターン
を除去した後、該半導体基板上に第２の絶縁膜を形成す
ることにより、該第１の絶縁膜が除去された該トンネル
領域にトンネル絶縁膜を形成する工程と、該トンネル絶
縁膜が形成された該トンネル領域を覆うように、所定の
幅を有する第１の導電層をパターン形成する工程と、該
第１の導電層をマスクとして、該半導体基板に所定の角
度で第２の導電型の不純物を注入し、該ドレイン拡散層
と接続したソース拡散層を形成する工程と、第３の絶縁
膜を形成し、その上に第２の導電層をパターン形成する
工程と、を含んでおり、そのことにより上記目的が達成
される。

【００３２】あるいは、本発明による不揮発性半導体メ
モリの製造方法は、第１の導電型の半導体基板上に、第
１の絶縁膜を形成する工程と、該第１の絶縁膜上に第１
の幅を有する第１の窒化膜をパターン形成する工程と、
該第１の窒化膜を酸化膜で覆い、且つ該第１の窒化膜の
両側壁にスペーサを形成する工程であって、該両側壁の
一方のスペーサがトンネル領域を形成する部分に対応し
ている、工程と、該第１の窒化膜及びその両側壁の該ス
ペーサをマスクとして、第２の導電型の不純物を注入
し、拡散層を形成する工程と、該第１の窒化膜の他方の
側壁の該スペーサを除去する工程と、該第１の窒化膜及
び該スペーサをマスクとして、該第１の絶縁膜よりも厚
い第２の絶縁膜を選択的に形成する工程と、該第１の窒
化膜の該一方の側壁の該スペーサ及びその下の該第１の
絶縁膜を除去する工程と、該他方の側壁の該スペーサ及
び該第１の絶縁膜が除去された領域に熱酸化膜を形成す
る工程と、該第１の窒化膜を除去する工程と、該熱酸化
膜を除去する工程と、該熱酸化膜を除去した領域にトン
ネル絶縁膜を形成し、トンネル領域を形成する工程と、
該トンネル領域を覆うように、浮遊ゲートを形成する工
程と、を含んでおり、そのことにより上記目的が達成さ
れる。

【００３３】本発明による不揮発性半導体メモリは、ト
ンネル電流を用いて書き込み及び消去が行なわれる不揮
発性半導体メモリであって、半導体基板上にマトリクス
状に形成された複数のメモリセルであって、複数のブロ
ックに分割されたメモリセルと、第１の方向に沿って隣
接する該メモリセルの各制御ゲートを接続して形成され
たワードラインと、該第１の方向に沿って隣接するメモ
リセルの間に形成された拡散層を、該第１の方向に実質
的に直交する第２の方向に沿って接続して形成された第
１のビットラインと、所定の数の第１のビットラインに
対して備えられた第２のビットラインと、各第１のビッ
トラインに対して備えられ、該第１のビットラインを対
応する該第２のビットラインに選択的に接続する選択ト
ランジスタと、を備えており、該選択トランジスタは、
選択されたブロック以外のブロックに含まれる該第１の
ビットラインをフローティング状態にし、選択されたブ
ロックに含まれる該第１のビットラインを該第２のビッ
トラインに電気的に接続し、そのことにより、ブロック
毎に消去動作が行なわれ、そのことにより上記目的が達
成される。

【００３４】１つの実施形態において、前記複数のブロ
ックは、前記半導体基板の１つのウェル領域内に形成さ
れている場合がある。

【００３５】本発明による不揮発性半導体メモリの駆動
方法は、半導体基板上にマトリクス状に形成された複数
のメモリセルであって、複数のブロックに分割されたメ
モリセルと、第１の方向に沿って隣接する該メモリセル
の各制御ゲートを接続して形成されたワードラインと、
該第１の方向に沿って隣接するメモリセルの間に形成さ
れた拡散層を、該第１の方向に実質的に直交する第２の
方向に沿って接続して形成された第１のビットライン
と、所定の数の第１のビットラインに対して備えられた
第２のビットラインと、各第１のビットラインに対して
備えられ、該第１のビットラインを対応する該第２のビ
ットラインに選択的に接続する選択トランジスタと、を
備えた不揮発性半導体メモリの駆動方法である。該方法
は、該選択トランジスタを制御して、選択されたブロッ
クに含まれるメモリセルに接続する該第１のビットライ
ンを対応する該第２のビットラインに電気的に接続し、
それ以外の該第１のビットラインをフローティング状態
にするステップと、該第１のビットライン及び該半導体
基板に所定の負の電圧を印加するステップと、該選択さ
れたブロックのワードラインに所定の正電圧を印加し、
該選択されたブロック以外のブロックのワードラインを
接地電圧にするステップと、そのことにより、該選択さ
れたブロックに含まれる該メモリセルのデータをトンネ
ル電流によって消去するステップと、を含んでおり、そ
のことにより上記目的が達成される。

【００３６】本発明による不揮発性半導体メモリの駆動
方法は、半導体基板上にマトリクス状に形成された複数
のメモリセルと、第１の方向に沿って隣接する該メモリ
セルの各制御ゲートを接続して形成されたワードライン
と、該第１の方向に沿って隣接するメモリセルの間に形
成された拡散層を、該第１の方向に実質的に直交する第
２の方向に沿って接続して形成された第１のビットライ
ンと、Ｎ本の第１のビットラインに対して１本の割合で
備えられた第２のビットラインと、各第１のビットライ
ンに対して備えられ、該第１のビットラインを対応する
該第２のビットラインに選択的に接続する選択トランジ
スタと、該選択トランジスタをＮ回に分けて制御する信
号線とを備えた不揮発性半導体メモリの駆動方法であ
る。該方法は、（ａ）ワードラインを選択するステップ
と、（ｂ）書き込みを行うメモリセルのドレインに接続
する第２のビットラインに所定の電位を供給するステッ
プと、（C）該信号線の１つを制御して該選択トランジ
スタを導通させ、該Ｎ本の第１のビットラインのうちの
１つを選択して該第２のビットラインに接続し、該選択
されたワードラインと該第２のビットラインに接続する
第１のビットラインとに接続するメモリセルに、該選択
された第２のビットライン上のデータを書き込むステッ
プと、（ｄ）ステップ（ｃ）をＮ回繰り返すことによ
り、該選択された第２のビットラインに対応するＮ本の
第１のビットラインと該ワードラインとに接続する全Ｎ
個のメモリセルにデータを書き込むステップと、を含ん
でおり、そのことにより上記目的が達成される。

【００３７】本発明による不揮発性半導体メモリの駆動
方法は、半導体基板上にマトリクス状に形成された複数
のメモリセルであって、複数のブロックに分割されたメ
モリセルと、第１の方向に沿って隣接する該メモリセル
の各制御ゲートを接続して形成されたワードラインと、
該第１の方向に沿って隣接するメモリセルの間に形成さ
れた拡散層を、該第１の方向に実質的に直交する第２の
方向に沿って接続して形成された第１のビットライン
と、所定の数の第１のビットラインに対して備えられた
第２のビットラインと、各第１のビットラインに対して
備えられ、該第１のビットラインを対応する該第２のビ
ットラインに選択的に接続する選択トランジスタと、を
備えた不揮発性半導体メモリの駆動方法である。該方法
は、読み出しを行うメモリセルに接続するワードライン
に所定の電圧を印加するステップと、読み出しを行うメ
モリセルのソース拡散層に接続する第１のビットライン
に所定の電圧を印加し、かつ該第１のビットラインと平
行に存在する他の第１のビットラインでは、フローティ
ング状態の第１のビットラインを介して、他の第１のビ
ットラインにも該第１のビットラインと同じ電圧を印加
するステップと、を含んでおり、そのことにより上記目
的が達成される。

【００３８】以下、本発明の作用について説明する。

【００３９】本発明においては、書き込み時に浮遊ゲー
トがソース拡散領域側とドレイン拡散領域側とで、非対
称な結合容量を持った非対称メモリセルを用いているの
で、書き込み動作時、選択されたメモリセル（選択セ
ル）のワードライン及びビットライン（ドレイン拡散
層）に電圧を印加した場合、選択されたビットラインに
ソース拡散領域を接続する非選択セルには書き込みが起
こらない。このような非対称メモリセルは、ドレイン拡
散層をソース拡散層よりも不純物濃度を高くすることで
実現できる。浮遊ゲートが高濃度ドレイン拡散層と容量
結合しているため、浮遊ゲートとドレイン拡散層とでト
ンネル絶縁膜を介してトンネル電流が流れ易い。一方、
ドレイン拡散層に印加される電圧と同じ電圧がソース拡
散層に印加されても、浮遊ゲートが容量結合するソース
拡散層側は不純物濃度が低いため、この低濃度拡散層表
面が空乏化してトンネル絶縁膜に印加される電界が低下
し、トンネル現象は生じない。従って、同じワードライ
ンに接続し、ビットラインを共有している非選択セルに
おいては、浮遊ゲートはビットラインにおける低濃度の
ソース拡散層に容量結合しているためトンネル電流は流
れず、非選択セルに対する誤書き込みを回避できる。

【００４０】また、このような非対称メモリセルは、ド
レイン拡散層と浮遊ゲートとの間にのみトンネル絶縁膜
を形成することでも実現できる。選択セルのワードライ
ン及びビットラインに電圧を印加した場合、選択セルの
浮遊ゲートは膜厚の薄いトンネル絶縁膜を介してビット
ラインと容量結合しているため、トンネル電流が流れ易
い。一方、同じワードラインに接続し、ビットラインを
共有している非選択セルにおいては、浮遊ゲートは比較
的膜厚の厚いゲート絶縁膜を介してビットラインと容量
結合しているため、トンネル電流が生じない。従って、
ビットラインを隣接するメモリセル間で共有する仮想接
地方式を採用しても、トンネル電流による書き込みにお
ける非選択セルに対する誤書き込みを回避できる。

【００４１】

【発明の実施の形態】以下、図面を参照しながら、本発
明を実施の形態によって説明する。

【００４２】（実施例１）図１は、本発明の第１の実施
例による不揮発性半導体メモリ１００のメモリセルアレ
イの一部を示す平面図である。図２（ａ）は、不揮発性
半導体メモリ１００の図１におけるＡ−Ａ断面を示し、
図２（ｂ）はＢ−Ｂ断面を示している。

【００４３】図１及び図２（ａ）及び（ｂ）に示すよう
に、不揮発性半導体メモリ１００においては、半導体基
板１上に複数のメモリセルＣがマトリクス上に形成され
ている。図１において、各メモリセルＣはＣ_imなどとし
て示されている。各メモリセルＣにおいて、半導体基板
１上にトンネル絶縁膜３が形成され、その上に浮遊ゲー
ト５が形成されている。

【００４４】また、浮遊ゲート５上にはＯＮＯ膜等の絶
縁膜６を介して制御ゲート７が形成されている。制御ゲ
ート７はメモリセルＣのチャネル方向（図中Ｘ方向）に
沿って延長しており、図３に示すように、Ｘ方向に並ぶ
メモリセルＣを接続するワードラインＷＬとなってい
る。

【００４５】図１及び図２（ａ）に示すように、Ｘ方向
に沿って隣接する２つメモリセル（例えば、Ｃ_im及びＣ
_in）の間には、拡散層２が形成されている。拡散層２
は、隣接する２つのメモリセルの一方（例えば、Ｃ_im）
に対するドレイン拡散層２ａと、他方のメモリセル（例
えば、Ｃ_in）に対するソース拡散層２ｂとを含んでお
り、隣接する２つのメモリセルによって拡散層２が共有
されている。ドレイン拡散層２ａの不純物濃度（Ｎ＋）
は、ソース拡散層２ｂの不純物濃度（Ｎ−）よりも高濃
度に形成される。前記ドレイン拡散層２ａは、浮遊ゲー
トとオーバーラップし、ソース拡散層２ｂを形成する不
純物濃度が低い拡散領域の内部に形成された２重拡散層
構造を有している。このような２重拡散構造（ＤＤＤ構
造）をとることにより、ドレイン拡散層の接合耐圧を向
上し、バンド間トンネル電流を緩和する。

【００４６】２つの拡散層２の間の各メモリセルＣにお
いては、浮遊ゲート５は、一方の拡散層２のドレイン拡
散層２ａとトンネル絶縁膜３を介して容量結合し（ドレ
イン側）、他方の拡散層２のソース拡散層２ｂとトンネ
ル絶縁膜３を介して容量結合している（ソース側）。
尚、トンネル絶縁膜３は、シリコン酸化膜あるいはシリ
コン酸化膜とシリコン窒化膜との積層膜として形成する
ことができる。

【００４７】本実施例においては、Ｙ方向に沿って並ぶ
拡散層２は拡散層配線で接続されており、いわゆる埋め
こみビットラインを形成している。各拡散層２は金属配
線で電気的に接続してもよい。ただし、その場合は、各
拡散層２にコンタクト領域を形成する必要がある。ま
た、図２（ｂ）に示すように、Ｙ方向に沿って隣接する
メモリセル（例えば、Ｃ_in及びＣ_jn）間には、フィール
ド酸化膜（素子分離膜）１２が形成されている。

【００４８】図３の等価回路にも示されるように、不揮
発性半導体メモリ１００は、仮想接地方式を採用してお
り、各ビットラインＢＬ（図３にはＢＬ₁〜ＢＬ₄が示さ
れている）は選択セルに応じてソース配線あるいはドレ
イン配線として機能する。

【００４９】次に、不揮発性半導体メモリ１００の動作
を説明する。例えば、図３においてメモリセルＣ₁₂が選
択された場合の動作条件を下記の表１に示す。

【００５０】

【表１】

【００５１】書き込み動作においては、まず、メモリセ
ルＣ₁₂の制御ゲート７に接続するワードラインＷＬ₁に
負の高電圧Ｖ_H1（例えば−８Ｖ）を印加し、その他のワ
ードラインは０Ｖとする。メモリセルＣ₁₂のドレイン拡
散層２ａにつながるビツトラインＢＬ₂には正の所定の
電圧Ｖ_cc（例えば４Ｖ）を印加し、その他のビツトライ
ンはフローティング状態とする。メモリセルＣ₁₂におい
ては、浮遊ゲート５とドレイン拡散層２ａとの間に印加
される電界により、ドレイン拡散層２ａからトンネル絶
縁膜３を介してトンネル電流が流れ、メモリセルＣ₁₂へ
のデータの書き込みが行なわれる。

【００５２】選択されたワードラインＷＬに接続し、且
つそのソース拡散層２ｂが選択されたビットラインＢＬ
に接続している非選択セル、例えば、ワードラインＷＬ
₁及びビットラインＢＬ₂に接続している非選択セルＣ₁₁
においても、制御ゲート７に同様の書き込み電圧が印加
される。しかし、ソース拡散層２ｂの不純物濃度が低い
ため、非選択セルＣ₁₁においてはソース拡散層２ｂと浮
遊ゲート５との間にはトンネル電流が流れない。従っ
て、拡散層２を共有していても、非選択セルにおいては
データの書き込みが生じない。

【００５３】また、データの消去動作においては、まず
全ビットラインＢＬを０Ｖとしておき、所望のワードラ
インＷＬに正の高電圧Ｖ_H2（例えば１７Ｖ）を印加す
る。このことにより、複数のメモリセルの浮遊ゲート５
に同時に電子が注入され、データが一括消去される。例
えば、ワードラインＷＬ₁に高電圧Ｖ_H2を印加した場合
にはメモリセルＣ₁₁、Ｃ_l2、及びＣ_l3のデータが消去さ
れ、ワードラインＷＬ₂に高電圧Ｖ_H2を印加した場合は
メモリセルＣ₂₁、Ｃ₂₂、及びＣ₂₃のデータか同時に消去
される。

【００５４】また、選択セルＣ₁₂からのデータの読み出
しは、まずワードラインＷＬ₁に所定の電圧Ｖ_cc（例え
ば３Ｖ）を印加し、同時にビットラインＢＬ₃に所定の
電圧Ｖ_L（例えばｌＶ）、ビットラインＢＬ₂に０Ｖを印
加し、ビットライン間に電流が流れ、ＢＬ₃の電位を検
出することによってデータが読み出される。

【００５５】ここで、選択セル（例えば、Ｃ₁₂）に対す
る書き込み動作が隣接する非選択セル（例えば、Ｃ₁₁）
に与える影響について説明する。図４は、拡散層への不
純物ドーズ量を変化させた場合の、書き込み動作時のメ
モリセルのしきい値電圧の変化を示している。曲線４ａ
は、ドレイン拡散層２ａの不純物ドーズ量が５×１０¹⁵
／ｃｍ²であるメモリセルに書き込み動作を行った場合
のしきい値電圧の変化を示し、曲線４ｂ〜４ｄは、各
々、ソース拡散層２ｂの不純物ドーズ量が、１×１０¹⁴
／ｃｍ²、５×１０¹³／ｃｍ²、及び１×１０¹³／ｃｍ²
であるメモリセルのソース拡散層に、書き込み動作時に
ドレイン拡散層に印加される電圧と同じ電圧が印加され
た場合のしきい値電圧の変化を示している。

【００５６】曲線４ａに示されるように、選択セルＣ₁₂
のドレイン拡散層に負の高電圧を印加すると浮遊ゲート
から電子が引き抜かれ、しきい値が低下し、この電圧を
１０ｍｓ以上印加すると、選択セルＣ₁₂のしきい値は０
Ｖより小さくなる。このとき、選択セルＣ₁₂のドレイン
拡散層と連続したソース拡散層をもつ非選択セルＣ₁₁に
おいては、曲線４ｃ及び４ｄに示されるように、ソース
拡散層２ｂの不純物ドーズ量が５×１０¹³／ｃｍ²以下
であれば、しきい値はほとんど変化しない。また、選択
セルＣ₁₂に高電圧を１００ｍｓ印加した場合でもしきい
値は４Ｖである。ソース拡散層２ｂの不純物ドーズ量が
１×１０¹³／ｃｍ²（曲線４ｄ）であれば、選択セルＣ
₁₂に高電圧を１０００ｍｓ印加した場合でしきい値はあ
まり変化しない。このように、ソース拡散層２ｂの不純
物ドーズ量を適切に設定することにより、隣接するメモ
リセルで拡散層２を共有していても、非選択セルに影響
を及ぼすことなく、選択セルのみにデータを書き込むこ
とが可能である。

【００５７】図５に、図３で示されている拡散層からな
るビットラインＢＬの配線抵抗を下げるために、選択ト
ランジスタを介して金属層からなるメインビットライン
ＭＢＬに接続して構成した不揮発性半導体メモリ１０
０’のメモリセルアレイの等価回路例を示す。

【００５８】（実施例２）次に、図６〜１０を参照しな
がら、本発明による不揮発性半導体メモリの製造方法を
説明する。本実施例では、実施例１で説明した不揮発性
半導体メモリ１００の製造工程を説明する。図６〜１０
は、図１のＡ−Ａ断面に相当する製造工程断面図であ
る。

【００５９】まず、半導体基板（シリコン基板）１上に
図２（ｂ）に示すようなフィールド絶縁膜（素子分離
膜）１２を形成する。次に、熱酸化によって膜厚が約８
０Åのトンネル絶縁膜３を形成し、第１のポリシリコン
を約１０００〜２０００Åの厚さに堆積する。その上
に、フォトリソブラフィ技術によって所定の形状の第１
のレジストマスク８ａを形成し、第１のポリシリコン層
５’をパターン形成する。第１のポリシリコン層５’
は、後の浮遊ゲート５のチャネル方向の幅と同じ幅を有
するストライプ状に形成される（図６）。

【００６０】次に、エネルギー：５０ＫｅＶ、ドーズ
量：３×１０¹³／ｃｍ²でリンイオンの注入を行う。こ
の部分は、後に低濃度のＮ型不純物拡散層（ソース拡散
層）２ｂとなる（図７）。次に、第１のレジストマスク
８ａを除去し、後にドレイン拡散層となる領域に所定の
開口を有する第２のレジストマスク８ｂを形成し、エネ
ルギー：７０ＫｅＶ、ドーズ量：１ｘ１０¹⁵／ｃｍ²で
ひ素イオンを注入する。この部分は、後に、高濃度Ｎ型
不純物拡散層（ドレイン拡散層）２ａとなる（図８）。
第２のレジストマスク８ｂを剥離した後、窒素雰囲気中
において９００℃で１０分問の熱処理を行い、ドレイン
拡散層２ａ側をＤＤＤ構造とし、ソース拡散層２ｂ側を
ＬＤＤ構造とする。低濃度不純物拡散層２ｂ及び高濃度
不純物拡散層２ａは連続した１つの拡散層２を形成し、
ビットラインとなる。

【００６１】その後、ＣＶＤ法により酸化膜を堆積し、
エッチバックを行うことによって、第１のポリシリコン
層５’間に酸化膜４を形成する。その上に、ＯＮＯ膜
（酸化膜／窒化膜／酸化膜）６を堆積した後（図９）、
第２のポリシリコン膜７’を約１０００Åに堆積する。
フォトリソグラフィ技術により、第２のポリシリコン層
７’、ＯＮＯ膜６、及び第１のポリシリコン層５’をパ
ターニングすることにより（図２（ｂ）参照）、制御ゲ
ート７、絶縁膜６、及び浮遊ゲート５を形成する（図１
０）。各メモリセルの制御ゲート７は、連続して形成さ
れており、ワードラインを形成する。

【００６２】尚、制御ゲート（ワードライン）７は、第
２のポリシリコン膜を約１０００Åの厚さに堆積した上
に、更にタングステンシリサイド（ＷＳｉ）等の高融点
金属シリサイドを約ｌ０００Å堆積してパターニングを
行い、２層構造のワードラインとしてもよい。

【００６３】次に、本発明による不揮発性半導体メモリ
の製造方法のもう１つの例を説明する。上記の例におい
ては、第１及び第２のレジストマスク８ａ及び８ｂを用
いているが、メモリセルアレイの微細化に伴い、隣接す
る浮遊ゲート５間の間隅が狭くなると、第２のレジスト
マスク８ｂの形成が困難になる。そこで、以下のように
して、第２のレジストマスク８ｂを形成せずにイオン注
入を行う。

【００６４】半導体基板１上に第１のレジストマスク８
ａを形成し、第１のポリシリコン層５’をパターニング
するまでの工程は図６と同様である。次に、図１１
（ａ）に示すように、低濃度不純物拡散層を形成するた
めにリンイオンを注入する。このとき、リンイオンを所
定の角度（例えば、半導体基板１の法線に対して約７
度）で注入することによって、第１のレジストマスク
８ａの開口（ビットラインに対応）のソース側の縁に沿
ってリンイオンが注入されることになる。この様な注入
では、ＤＤＤ構造とはならないが、微細化には適する。

【００６５】このように、ソース側にのみリンイオンを
注入してもよいし、図７の場合と同様の注入を行い、Ｄ
ＤＤ構造となるようにリンイオンを注入してもよい。

【００６６】次に、図１１（ｂ）に示すように、同一の
第１のレジストマスク８ａをそのまま用いて、ひ素イオ
ンを所定の角度（例えば、半導体基板１の法線に対して
反対側に約７度）で注入する。第１のレジストマスク８
ａの開口においては、反対側のドレイン側の縁に沿って
ひ素イオンが注入されることになる。第１のレジストマ
スク８ａを除去し、熱処理を行うことにより、ドレイン
側の高濃度Ｎ型拡散層２ａ及びソース側の低濃度Ｎ型拡
散層２ｂが連続して形成された拡散層２が形成される
（図１１（ｃ））。その後は、図９及び図１０と同様の
工程を実行することにより、ＯＮＯ膜６及び制御ゲート
７を形成する（図１１（ｄ））。

【００６７】上述のような斜めイオン注入を行うことに
より、第２のレジストマスク８ｂを形成する工程が省略
でき、且つ、アライメント余裕をとる必要がないため、
セル面積を更に縮小できる。

【００６８】あるいは、第１のポリシリコン膜５’を形
成した後、先に第１のレジストマスク８ａを除去してか
ら、図１２（ａ）及び（ｂ）に示すように、リン及びひ
素イオンを注入してもよい。その際、イオンの注入角度
は、レジストマスク８ａを用いた場合よりも大きくす
る。

【００６９】図１３（ａ）は、本発明による不揮発性半
導体メモリの他の構成例を示している。不揮発性半導体
メモリ１１０においては、半導体基板１上にフィールド
酸化膜１２（図２（ｂ））を形成せず、代わりにＰ型不
純物拡散層１４を形成してＹ方向に隣接するメモリセル
を分離している。動作原理は図１と同様である。

【００７０】不揮発性半導体メモリ１１０の製造工程は
上記の例（図６〜１０、図１１、あるいは図１２）とほ
ぼ同様である。素子分離のためのＰ型不純物拡散層１４
は、制御ゲート（ワードライン）７を形成した後、制御
ゲート（ワードライン）７をマスクとしてボロンイオン
を、例えば、エネルギー：４０ＫｅＶ、ドーズ量：ｌＸ
１０¹³／ｃｍ²で注入することによって形成される（図
１３（ｂ））。

【００７１】素子分離膜を形成するためのパターンを形
成する必要が無くなり、Ｙ方向に隣接するメモリセル間
をフォトリソグラフィにおける解像限界まで狭くするこ
とができる。

【００７２】（実施例３）図１４は、本発明の第３の実
施例による不揮発性半導体メモリ３００のメモリセルア
レイの一部を示す平面図である。図１５（ａ）は、不揮
発性半導体メモリ３００の図１４におけるＡ−Ａ断面を
示し、図１５（ｂ）はＢ−Ｂ断面を示している。

【００７３】不揮発性半導体メモリ３００は、半導体基
板３１上に複数のメモリセルＣ’がマトリクス上に形成
されている。図１４において、各メモリセルＣ’は
Ｃ_im’などとして示されている。各メモリセルＣ’にお
いては、半導体基板３１上に絶縁膜を介して浮遊ゲート
３５が形成されている。浮遊ゲート３５上にはＯＮＯ膜
等の絶縁膜３６を介して制御ゲート３７が形成されてい
る。制御ゲート３７はメモリセルＣ’のチャネル方向
（図中Ｘ方向）に沿って延長しており、図２２に示すよ
うに、Ｘ方向に並ぶメモリセルＣ’を接続するワードラ
インＷＬとなっている。図１４及び図１５（ａ）に示す
ように、Ｘ方向に沿って隣接する２つメモリセル（例え
ば、Ｃ_im’及びＣ_in’）の間には、高濃度Ｎ型拡散層３
２が形成されている。拡散層３２は、一方のメモリセル
（例えば、Ｃ_im’）のドレイン拡散層９と、他方のメモ
リセル（例えば、Ｃ_in’）のソース拡散層１０とを含ん
でおり、隣接する２つのメモリセルによって共有されて
いる。

【００７４】図１４及び１５（ａ）に示すように、浮遊
ゲート３５の下には、ゲート絶縁膜３４及びトンネル絶
縁膜３３が配置されている。トンネル絶縁膜３４は、ド
レイン拡散層９上に配置されている。トンネル絶縁膜３
４はゲート絶縁膜３４よりも薄く形成されているため、
浮遊ゲート３５と半導体基板３１との間に所定の電圧が
印加された場合、トンネル絶縁膜３３にはトンネル電流
が流れるが、ゲート絶縁膜３４にはトンネル電流が流れ
ない。

【００７５】各メモリセルＣ’において、浮遊ゲート３
５は、ドレイン側でトンネル絶縁膜３３を介して一方の
拡散層３２のドレイン拡散層９と容量結合し（トンネル
領域９’）、ソース側ではゲート絶縁膜３４を介して他
方の拡散層３２のソース拡散層１０と容量結合してい
る。このように、本実施例によるメモリセルｃ’のトラ
ンジスタは、ドレイン側とソース側で絶縁膜が非対称に
形成された非対称トランジスタである。尚、トンネル絶
縁膜３３は、シリコン酸化膜、あるいはシリコン酸化膜
とシリコン窒化膜との積層膜として形成することができ
る。

【００７６】本実施例においては、Ｙ方向に沿って並ぶ
拡散層３２は拡散層配線で接続されており、いわゆる埋
めこみビットラインを形成している。あるいは、各拡散
層３２は金属配線で電気的に接続してもよい。ただしそ
の場合は、各拡散層３２にコンタクト領域を形成する必
要がある。また、図１５（ｂ）に示すように、Ｙ方向に
沿って隣接するメモリセル（例えば、Ｃ_in’及び
Ｃ_jn’）の浮遊ゲート３５の間には、フィールド酸化膜
（素子分離膜）４２が形成されている。

【００７７】図１６の等価回路にも示されるように、不
揮発性半導体メモリ３００は、仮想接地方式を採用して
おり、各ビットラインＢＬ（図１６にはＢＬ₁〜ＢＬ₄が
示されている）は選択セルに応じてソース配線あるいは
ドレイン配線として機能する。

【００７８】次に、不揮発性半導体メモリ３００の動作
を説明する。例えば、図１６においてメモリセルＣ₁₂’
が選択された場合の動作条件を下記の表２に示す。

【００７９】

【表２】

【００８０】書き込み動作においては、まず、メモリセ
ルＣ₁₂’の制御ゲート３７に接続するワードラインＷＬ
₁に負の高電圧Ｖ_H1（例えば−６Ｖ）を印加し、その他
のワードラインは０Ｖとする。メモリセルＣ₁₂’のドレ
インにつながるビツトラインＢＬ₂には正の所定の電圧
Ｖ_cc（例えば３Ｖ）を印加し、その他のビツトラインは
フローティング状態とする。メモリセルＣ₁₂’において
は、浮遊ゲート３５とドレイン拡散層９との間に印加さ
れる電界により、ドレイン拡散層９からトンネル絶縁膜
３３を介してトンネル電流が流れ、メモリセルＣ₁₂’へ
のデータの書き込みが行なわれる。

【００８１】同じワードラインＷＬ₁に接続している非
選択セル、例えばメモリセルＣ₁₁’においても、制御ゲ
ート３７に電圧が印加され、そのソース拡散層１０がビ
ツトラインＢＬ₂に接続している。しかし、ソース拡散
層１０の上には、トンネル現象を起こさない比較的厚い
ゲート絶縁膜３４が形成されているため、非選択セルＣ
₁₁’においてはソース拡散層１０と浮遊ゲート３５との
間にはトンネル電流が流れない。従って、拡散層３２を
共有していても、非選択セルにおいてはデータの書き込
みが生じない。

【００８２】また、データの消去動作においては、まず
全ビットラインＢＬを０Ｖとしておき、所望のワードラ
インＷＬに正の高電圧Ｖ_H2（例えば１２Ｖ）を印加す
る。このことにより、複数のメモリセルの浮遊ゲート５
に同時に電子が注入され、データが一括消去される。例
えば、ワードラインＷＬ₁に高電圧Ｖ_H2を印加した場合
にはメモリセルＣ₁₁’、Ｃ_l2’、及びＣ_l3’のデータが
消去され、ワードラインＷＬ₂に高電圧Ｖ_H2を印加した
場合はメモリセルＣ₂₁’、Ｃ₂₂’、及びＣ₂₃’のデータ
が同時に消去される。

【００８３】また、選択セルＣ₁₂’からのデータの読み
出しは、まずワードラインＷＬ₁に所定の電圧Ｖ_cc（例
えば３Ｖ）を印加し、同時にビットラインＢＬ₃に所定
の電圧Ｖ_L（例えばｌＶ）、ビットラインＢＬ₂に０Ｖを
印加し、ビットライン間に流れる電流を検出することに
よってデータが読み出される。

【００８４】ここで、書き込み時に浮遊ゲート３５に所
定の電圧を印加した場合において、半導体基板３１に流
れる電流のゲート絶縁膜３４の膜厚に対する依存性につ
いて説明する。図１７は、書き込み電流（即ち、ドレイ
ン拡散層９と浮遊ゲート３５間に流れるトンネル電流）
に対するリーク電流（即ち、半導体基板３１に流れる電
流）の比を、ゲート絶縁膜３４の膜厚に対してプロット
したものである。トンネル絶縁膜３３の厚さは１１ｎｍ
（１１０Å）で、ドレイン拡散層への印加電圧は１１Ｖ
としている。図１７から分かるように、ゲート絶縁膜３
４を１７ｎｍ以上とすると、半導体基板３１に流れるリ
ーク電流をトンネル電流より小さくすることができる。
従って、ゲート絶縁膜３４を比較的厚くすることによ
り、書き込み効率を向上することができる。また、トン
ネル絶縁膜３３を薄膜化することによって書き込み時の
印加電圧も低くできるので、その分ゲート絶縁膜３４も
薄くすることができる。また、実施例１のメモリセルよ
りも低電圧化が可能である。

【００８５】本実施例では膜厚差で、非対称メモリセル
を実現しているが、トンネル絶縁膜のみを異なる種類の
膜、例えば誘電率が異なる膜で形成してもよい。

【００８６】また、図１８に図１６で示されている拡散
層からなるビットラインＢＬの配線抵抗を下げるため
に、選択トランジスタを介して金属層からなるメインビ
ットラインＭＢＬに接続して構成した不揮発性半導体メ
モリ３００’のメモリセルアレイの等価回路例を示す。

【００８７】（実施例４）次に、図１９〜２３を参照し
ながら、本発明による不揮発性半導体メモリの製造方法
を説明する。本実施例では、図１４に示される不揮発性
半導体メモリ３００の製造工程を説明する。図１９〜２
３は、図１４のＡ−Ａ断面に相当する断面図である。

【００８８】まず、半導体基板（シリコン基板）３１上
に図１５（ｂ）に示すようなフィールド絶縁膜（素子分
離膜）４２を形成する。次に、熱酸化によって膜厚が約
２００Å（２０ｎｍ）のゲート絶縁膜３４を形成する。
その上に、フォトリソブラフィ技術によって所定の形状
の第１のレジストマスク８ａを形成する。第１のレジス
トマスク８ａは後のドレイン拡散層９となる領域に開口
部８’を有している。第１のレジストマスク８ａをマス
クとして、エネルギー：７０ＫｅＶ、ドーズ量：５ｘ１
０¹⁵／ｃｍ²でひ素イオンを注入する（図１９）。

【００８９】次に、第１のレジストマスク８ａを剥離し
た後、窒素雰囲気中において９００℃で３０分問の熱処
理を行い、高濃度Ｎ型拡散層であるドレイン拡散層９を
形成する。次に、後にトンネル領域９’となる領域に所
定の開口８”を有する第２のレジストマスク８ｂをフォ
トリソグラフィ技術によって形成する。そして、第２の
レジストマスク８ｂを用いて、トンネル領域９’上のゲ
ート絶縁膜３４を除去する（図２０）。

【００９０】次に、第１のレジストマスク８ａを剥離し
た後、膜厚約８０Åのトンネル絶縁膜３３を形成し、そ
の上に第１のポリシリコン膜を約１５００Åの厚さに堆
積する。その上に、フォトリソグラフィ技術によって所
定の形状の第３のレジストマスク８ｃを形成し、第１の
ポリシリコン層３５’をパターン形成する。第１のポリ
シリコン層３５’は、後の浮遊ゲート３５のチャネル方
向の幅と同じ幅を有するストライプ状に形成される（図
２１）。

【００９１】次に、第１のポリシリコン層３５’をマス
クとし、エネルギー：７０ＫｅＶ、ドーズ量：１ｘ１０
¹⁵／ｃｍ²でひ素イオンを注入する（図２２）。第３の
レジストマスク８ｃを剥離した後、窒素雰囲気中におい
て９００℃で３０分問の熱処理を行い、ソース拡散層１
０を形成する。ソース拡散層１０は、隣接するメモリセ
ルのドレイン拡散層９と接続され、拡散層（ビットライ
ン）３２を形成する。

【００９２】その後、ＣＶＤ法により、ＯＮＯ膜（酸化
膜／窒化膜／酸化膜）３６を堆積した後、第２のポリシ
リコン膜３７’を約１０００Åに堆積する。フォトリソ
グラフィ技術により、第２のポリシリコン層３７’、Ｏ
ＮＯ膜３６、及び第１のポリシリコン層３５’をパター
ニングすることにより（図１５（ｂ）参照）、制御ゲー
ト３７、絶縁膜３６、及び浮遊ゲート３５を形成する
（図２３）。各メモリセルの制御ゲート３７は連続して
形成されており、ワードラインとなる。

【００９３】尚、制御ゲート（ワードライン）３７は、
第２のポリシリコン膜を約１０００Åに堆積した上に、
更にタングステンシリサイド（ＷＳｉ）等の高融点金属
シリサイドを約ｌ０００Å堆積してパターニングを行
い、２層構造のワードラインとしてもよい。

【００９４】次に、本発明による不揮発性半導体メモリ
の製造方法のもう１つの例を図２４〜図２８を用いて説
明する。上記の例においてトンネル領域全体を拡散層で
覆おうとすると、ドレイン拡散層形成のためのイオン注
入マスク８ａとトンネル領域を決定するマスク８ｂとは
別のマスクを使用している。そのため、これらのマスク
を形成する際に、両マスクの位置合わせ余裕をとる必要
があり、その分メモリセルを小さくすることができな
い。そこで、以下のように、トンネル領域を決定するマ
スクを用いて不純物イオンの注入を行い、トンネル領域
下に自己整合的に拡散層を形成する。

【００９５】まず、上記と同様にしてフィールド絶縁膜
（素子分離膜）４２が形成された半導体基板３１上に、
熱酸化によって膜厚が約２００Å（２０ｎｍ）のゲート
絶縁膜（第１のゲート絶縁膜）３４を形成する。その上
に、フォトリソブラフィ技術によって所定の形状のレジ
ストマスク８ｄを形成する。レジストマスク８ｄは後の
トンネル領域となる領域に開口を有している。レジスト
マスク８ｄをマスクとして、エネルギー：７０ＫｅＶ、
ドーズ量：５ｘ１０¹⁵／ｃｍ²でひ素イオンを注入する
（図２４）。その後、レジストマスク８ｄをマスクと
し、トンネル領域のゲート絶縁膜３４を除去する（図２
５）。

【００９６】レジストマスク８ｄを剥離した後、窒素雰
囲気中において９００℃で１０分問の熱処理を行い、高
濃度Ｎ型拡散層であるドレイン拡散層９を形成する。更
に、熱酸化によって、膜厚約８０Åのトンネル絶縁膜
（第２のゲート絶縁膜）３３を形成する（図２６）。

【００９７】次に、第１のポリシリコン膜を約１０００
〜２０００Åの厚さに堆積する。所定の形状のレジスト
マスクを用い、フォトリソブラフィ技術によって第１の
ポリシリコン層３５’をパターニングする。第１のポリ
シリコン層３５’は、後の浮遊ゲート３５のチャネル方
向の幅と同じ幅を有するストライプ状に形成される。レ
ジストマスクを除去した後、リンイオンを所定の角度、
例えば、半導体基板３１の法線に対する角度（Tilt Ang
le）を約４５度として注入する（斜めイオン注入）。リ
ンイオンは、エネルギー：３０ＫｅＶ、ドーズ量：１〜
５ｘ１０¹⁴／ｃｍ²で注入する。更に、引き続いて第１
のポリシリコン層３５’をマスクとし、エネルギー：７
０ＫｅＶ、ドーズ量：１ｘ１０¹⁵／ｃｍ²で、同様にし
てひ素イオンを注入する（図２７）。尚、上述の例で
は、リン及びひ素による２回のイオン注入を行っている
が、リンイオンのみを所定の角度でドーズ量：１ｘ１０
¹⁵／ｃｍ²で注入してもよい。しかし、上記のように２
回行った方が、トンネル絶縁膜３３の下の拡散層９との
接続をより確実に形成することができる。その後、所定
の熱処理を行い、ソース拡散層１０を形成する。ソース
拡散層１０は、隣接するメモリセルのドレイン拡散層９
と接続され、拡散層（ビットライン）３２を形成する。

【００９８】その後、ＣＶＤ法により、ＯＮＯ膜（酸化
膜／窒化膜／酸化膜）３６を堆積した後、第２のポリシ
リコン膜３７’を約１０００Åに堆積する。フォトリソ
グラフィ技術により、第２のポリシリコン層３７’、Ｏ
ＮＯ膜３６、及び第１のポリシリコン層３５’をパター
ニングすることにより（図１５（ｂ）参照）、制御ゲー
ト３７、絶縁膜３６、及び浮遊ゲート３５を形成する
（図２８）。各メモリセルの制御ゲート３７は連続して
形成されており、ワードラインを形成する。

【００９９】尚、制御ゲート（ワードライン）３７は、
第２のポリシリコン膜を約１０００Åに堆積した上に、
更にタングステンシリサイド（ＷＳｉ）等の高融点金属
シリサイドを約ｌ０００Å堆積してパターニングを行
い、２層構造のワードラインとしてもよい。

【０１００】このように、本実施例によれば、隣接する
メモリセルにおいて、ビットラインを共有できるため、
メモリセル構造が簡単になり、セルサイズの縮小が可能
である。更に、トンネル領域は、全て拡散層（特にドレ
イン拡散層）上形成されるため、書き込み時における拡
散層から半導体基板へのリーク電流が低減できる。従っ
て、書き込み効率を向上でき、低消費電力化が可能とな
る。また、リーク電流による電子／正孔トラップがない
ため、メモリセルの信頼性を向上させることができる。

【０１０１】図２９（ａ）及び（ｂ）は、本実施例によ
る不揮発性半導体メモリの他の構成例を示している。不
揮発性半導体メモリ３１０においては、半導体基板３１
上にフィールド酸化膜４２（図１５（ｂ））を形成せ
ず、代わりにＰ型不純物拡散層３９を形成してＹ方向に
隣接するメモリセルを分離している。

【０１０２】不揮発性半導体メモリ３１０の製造工程は
上記の例（図１９〜２３、あるいは図２４〜２８）とほ
ぼ同様である。Ｐ型不純物拡散層３９は、制御ゲート
（ワードライン）３７を形成した後、制御ゲート（ワー
ドライン）３７をマスクとしてホロンイオンを、例え
ば、エネルギー：４０ＫｅＶ、ドーズ量：ｌＸ１０¹³／
ｃｍ²で注入することによって形成される（図２９
（ｂ））。

【０１０３】（実施例５）本実施例では、実施例３で説
明した不揮発性半導体メモリ３００と同様に、ドレイン
側とソース側でゲート絶縁膜が非対称に形成された非対
称トランジスタを用いる不揮発性半導体メモリ３２０に
ついて説明する。

【０１０４】図３０は、本発明の第５の実施例による不
揮発性半導体メモリ３２０のメモリセルアレイの一部を
示す平面図である。図３１（ａ）は、不揮発性半導体メ
モリ３２０の図３０におけるＡ−Ａ断面を示し、図３１
（ｂ）はＢ−Ｂ断面を示している。

【０１０５】図３０及び図３１（ａ）及び（ｂ）に示す
ように、不揮発性半導体メモリ３２０においては、半導
体基板４１上に複数のメモリセルＣ”がマトリクス状に
形成されている。各メモリセルＣ”において、半導体基
板４１上に絶縁膜５５を介して浮遊ゲート５１が形成さ
れている。絶縁膜５５は場所によって厚さが異なり、図
３１（ａ）に示すように、ゲート絶縁膜（第１のゲート
絶縁膜）４２、トンネル絶縁膜（第２のゲート絶縁膜）
５０、及びビット線絶縁膜４８を含んでいる。

【０１０６】また、浮遊ゲート５１上にはＯＮＯ膜等の
絶縁膜５２を介して制御ゲート５３が形成されている。
制御ゲート５３はメモリセルＣ”のチャネル方向（図中
Ｘ方向）に沿って延長しており、Ｘ方向に並ぶメモリセ
ルＣ”を接続するワードラインＷＬとなっている。

【０１０７】図３０及び図３１（ａ）に示すように、Ｘ
方向に沿って隣接する２つメモリセルＣ”の間には、高
濃度Ｎ型拡散層４６が形成されている。拡散層４６は、
一方のメモリセルのドレイン拡散層と、他方のメモリセ
ルのソース拡散層とを含んでおり、隣接する２つのメモ
リセルによって共有されている。拡散層４６はＹ方向に
沿って拡散層配線で接続されており、埋めこみビットラ
インＢＬを形成する。

【０１０８】浮遊ゲート５１の下には、ゲート絶縁膜４
２及びトンネル絶縁膜５０が配置されている。トンネル
絶縁膜５０は、全て、拡散層４６上に配置されている。
拡散層４６は、ドレイン側において一方のメモリセルの
浮遊ゲート５１とトンネル絶縁膜５０を介して容量結合
し（トンネル領域５０’）、ソース側において他方のメ
モリセルの浮遊ゲート５１とゲート絶縁膜４２を介して
容量結合している。トンネル絶縁膜５０はゲート絶縁膜
４２よりも薄く形成されているため、浮遊ゲート５１と
半導体基板４１との間に所定の電圧が印加された場合、
トンネル絶縁膜５０を介してトンネル電流が流れるが、
ゲート絶縁膜４２にはトンネル電流が流れない。

【０１０９】このように、本実施例によるメモリセル
Ｃ”のトランジスタは、ドレイン側とソース側で絶縁膜
が非対称に形成された非対称トランジスタである。尚、
トンネル絶縁膜５０は、シリコン酸化膜、あるいはシリ
コン酸化膜とシリコン窒化膜との積層膜として形成する
ことができる。また、ゲート領域以外の拡散層４６上
（即ち、隣接するメモリセル間に位置する領域）には、
比較的膜厚の大きいビット線絶縁膜４８が形成されてい
る。

【０１１０】不揮発性半導体メモリ３２０は、仮想接地
方式を採用しており、各ビットラインＢＬは選択セルに
応じてソース配線あるいはドレイン配線として機能す
る。

【０１１１】次に、図３２〜３８を参照しながら不揮発
性半導体メモリ３２０の製造方法について説明する。

【０１１２】まず、シリコン基板４１上に酸化膜４２
を、例えば、厚さ約４０ｎｍに形成する。その上に、更
に第１のシリコン窒化膜４３を例えば、厚さ約１００ｎ
ｍ堆積し、所定のストライプ形状にパターニングする。
パターニング幅は、形成したいチャネル長に応じて適宜
設定する。第１のシリコン窒化膜４３は、埋め込みビッ
トライン（拡散層）を形成するための実質的なマスクと
なる。シリコン窒化膜４３をパターン形成した後、半導
体基板４１上に酸化膜４４を、例えば、膜厚約４０ｎｍ
堆積する（図３２）。

【０１１３】その上に、第２のシリコン窒化膜を堆積
し、エッチバックを行うことにより、酸化膜４４で覆わ
れた第１のシリコン窒化膜４３の両側壁に、窒化膜スぺ
ーサ４５を形成する。窒化膜スペーサ４５は、ドレイン
側（トンネル領域）に対応するスペーサ４５ａ及びソー
ス側に対応するスペーサ４５ｂを含んでいる。第１のシ
リコン窒化膜４３及び窒化膜スペーサ４５をマスクとし
てひ素イオン注入を行い、熱処理により高濃度Ｎ型不純
物拡散層（ビットライン）４６を形成する（図３３）。

【０１１４】次に、後のトンネル領域５０’に対応する
一方の窒化膜スペーサ４５ａを覆う所定の形状のレジス
トマスク４７を形成し、レジストマスク４７を用いる等
方性プラズマエッチングにより、他方の窒化膜スペーサ
４５ｂを除去する（図３４）。その後、半導体基板４１
上に、比較的厚い酸化膜を成長させる。このことによ
り、拡散層（ビットライン）４６部分は、比較的厚い酸
化膜４８（例えば、膜厚約１５０ｎｍ）で覆われる（図
３５）。

【０１１５】次に、エッチング処理により窒化膜スペー
サ４５ａを除去し、更に酸化膜４４を除去する。エッチ
ング処理によって酸化膜４４の厚さ（約４０ｎｍ）の分
だけ熱酸化膜（４４及び４８）を除去することにより、
トンネル領域５０’上の酸化膜４４が除去される。この
とき、酸化膜４８部分は十分に厚いため、トンネル領域
５０’以外の半導体基板部分が露出されることはない。
引き続き、熱酸化工程を行うことにより、トンネル領域
５０’に薄い熱酸化膜４９（例えば、膜厚約１０ｎｍ）
を形成する（図３６）。

【０１１６】次に、第１のシリコン窒化膜４３を、例え
ば、燐酸ボイル処理によって完全に除去し、更に、エッ
チング処理によって酸化膜４９を除去してトンネル領域
５０’となる半導体基板部分のみを露出する。そして、
熱酸化処理により、トンネル絶縁膜５０を形成する（例
えば、厚さ約８ｎｍ）。その後、第１のポリシリコン膜
を、例えば、約１５００Åの厚さに堆積し、フォトリソ
グラフィ技術によってトンネル領域を覆って所定の形状
にパターニングすることにより浮遊ゲート５１を形成す
る（図３７）。その上に、ＣＶＤ法により、ＯＮＯ膜
（酸化膜／窒化膜／酸化膜）５２を堆積した後、第２の
ポリシリコン膜を、例えば約１０００Åの厚さに堆積す
る。フォトリソグラフィ技術によってパターニングを行
うことにより、制御ゲート５３を形成する（図３８）。
各メモリセルの制御ゲート５３は連続して形成されてお
り、ワードラインを形成する。

【０１１７】第１のポリシリコン膜は、浮遊ゲート５１
のチャネル方向の幅と同じ幅を有するストライプ状に形
成しておき、第２のポリシリコン層と同時にパターニン
グをおこなってもよい。また、制御ゲート５３は、第２
のポリシリコン膜を約１００ｎｍに堆積した上に、更に
タングステンシリサイド（ＷＳｉ）等の高融点金属シリ
サイドを約ｌ００ｎｍ堆積してパターニングを行い、２
層構造のワードラインとしてもよい。

【０１１８】このように、本実施例によれば、各トラン
ジスタは、その浮遊ゲート５１の下に膜厚の異なる絶縁
膜（ゲート絶縁膜４８及びトンネル絶縁膜５０）を有す
る非対称型のトランジスタとなる。本実施例では、第１
の窒化膜４３の側壁に形成した窒化膜スペーサ４５ａを
用いてトンネル領域５０’を規定している。このことに
より、トンネル絶縁膜５０を形成する領域を小さくする
ことができる。

【０１１９】トンネル領域５０’は、全て拡散層４６上
に形成されるため、書き込み時におけるバンド間トンネ
ル電流の発生を大幅に低減でき、書き込み効率及び信頼
性が向上できる。

【０１２０】また、本実施例によれば、制御ゲートの容
量結合比（coupling ratio）を大きくできるため、高耐
圧トランジスタモジュールが不要となり、プロセスコス
トを低減することができる。

【０１２１】また、拡散層４６の配線部分、即ち、浮遊
ゲート５１とのソース結合領域及びドレイン結合領域
（トンネル領域５０’）以外の拡散層４６は、比較的厚
い絶縁膜４８で覆われている。従って、制御ゲート５３
とビットライン部分との寄生容量を減少することができ
る。

【０１２２】（実施例６）図３９は、本発明の非対称メ
モリセルアレイを複数のブロック４１０に分割した場合
の不揮発性半導体メモリ４００の構成を示す。このよう
に、メモリセルアレイを所定のブロックに分割すること
により、配線の寄生容量及び抵抗が低減され、動作の高
速化を図ることができる。本実施例では、各メモリセル
Ｃとして実施例１による不揮発性半導体メモリ１００で
使用したものを用いて説明する。また、実施例３に示さ
れる不揮発性半導体メモリ３００を用いて同様の構成と
することができる。この際の駆動方法は以下に説明され
る方法と基本的に同様であり、印加する電圧をメモリセ
ルの特性に応じて変えてやればよい。

【０１２３】図３９に示されるように、不揮発性半導体
メモリ４００においては、拡散層２は、Ｙ方向に連結さ
れてサブビットラインＳＢＬ（図にはＳＢＬ₁〜ＳＢＬ₅
が示されている）を形成している。そして、サブビット
ラインＳＢＬ２本毎に１本のメインビットラインＭＢＬ
が配置されている（図にはＭＢＬ₁〜ＭＢＬ₃が示されて
いる）。メインビットラインＭＢＬは金属層で形成さ
れ、サブビットラインＳＢＬと同一方向に、メモリセル
Ｃの配列の２倍のピッチで配線されている。本実施例に
おいては、サブビットラインＳＢＬを拡散層配線とし、
メインビットラインＭＢＬをメタル配線としており、メ
モリセルはメタル配線のピッチと関係なく形成でき、ま
たメタル配線のピッチをメモリセルサイズの２倍とする
ことができ、メタル配線の寄生容量を低減できる。

【０１２４】各サブビットラインＳＢＬは、選択トラン
ジスタを介して対応するメインビットラインＭＢＬに接
続されている。例えば、サブビットラインＳＢＬ₁及び
ＳＢＬ₃は、各々選択トランジスタＱ₁及びＱ₂を介して
メインビットラインＭＢＬ₁に接続され、サブビットラ
インＳＢＬ₂及びＳＬＢ₄は、各々選択トランジスタＱ₄
及びＱ₅を介してメインビットラインＭＢＬ₂に接続され
ている。各選択トランジスタは、対応する選択ラインＳ
Ｔによって制御される（図には、選択ラインＳＴ₁₁〜Ｓ
Ｔ₄₁及びＳＴ₁₂〜ＳＴ₄₂が示されている）。

【０１２５】ブロック４１０には、複数のワードライン
ＷＬ₀₁〜ＷＬ_n1が含まれている。尚、サフィックス（０
１、ｎ１等）の右側の１はブロックの番号を示し、図３
８に示されるように、２番目のブロック４１０’では２
（ＷＬ₀₂、ＷＬ_n2など）となる。尚、ブロック４１０の
構成やメインビットラインＭＢＬの配置はこれに限られ
るものではない。

【０１２６】ブロック４１０が消去動作における非選択
ブロックである場合、選択トランジスタＱ₁〜Ｑ₅をオフ
にすることにより、ブロック４１０に含まれる全ての拡
散層２（サブビットラインＳＢＬ）を対応するメインビ
ットラインＭＢＬから電気的に切り離すことができる
（フローティング状態）。

【０１２７】尚、各ブロックの境界におけるサブビット
ラインは、隣接するブロックに含まれるメモリセルには
接続されていない。

【０１２８】次に、不揮発性半導体メモリ４００の動作
について説明する。表３は、メモリセルＣ₃₁が選択され
た場合の、各動作時における印加電圧の一例を示してい
る。

【０１２９】

【表３】

【０１３０】書き込み動作は、ワードラインＷＬ₀₁に負
の高電圧（例えば−８Ｖ）を印加し、メインビットライ
ンＭＢＬ₂をフローティングとし、更にメインビットラ
インＭＢＬ₁に所定の正電圧（例えば４Ｖ）を印加す
る。選択ラインＳＴ₂₁をハイレベル（６Ｖ）にして選択
トランジスタＱ_lをオンし、サブビットラインＳＢＬ₁を
ＭＢＬ_lに接続する。同時に、選択ラインＳＴ₁₁及びＳ
Ｔ₄₁をローレベル（例えば０Ｖ）にし、選択トランジス
タＱ₂及びＱ₅をオフしてサブビットラインＳＢＬ₃ＳＢ
Ｌ₄をフローティング状態にする。このことにより、選
択セルＣ₃₁においては、制御ゲート７に負の高電圧が印
加され、ソース拡散層２ｂには０Ｖ、ドレイン拡散層２
ａには所定の正電圧が印加されるため、浮遊ゲート５に
トンネル電流が流れ込み（すなわち、電子が引き抜か
れ）、選択セルＣ₃₁にデータが書き込まれる。

【０１３１】この時、同一ブロック内の非選択ＷＬにド
レインに印加される電圧よりも低い電圧を印加すること
によって、同一ＳＢＬ₁に接続するメモリセルのドレイ
ンディスターブ耐性を向上することができる。

【０１３２】また、消去動作は、セクタ単位またはブロ
ック単位で行なわれる。メインビットラインＭＢＬ_l、
ＭＢＬ₂及びＭＢＬ₃を０Ｖとし、所定のワードライン、
例えばＷＬ₀₁に正の高電圧（例えば１７Ｖ）を印加し、
その他のワードラインＷＬ_n1には０Ｖを印加する。選択
ラインＳＴ₁₁〜ＳＴ₄₁をハイレベル（例えば３Ｖ）にし
て、消去を行うメモリセルが存在するブロックの選択ト
ランジスタを全てオンとすることで、正の高電圧が印加
されたワードラインＷＬに接続されたメモリセルのデー
タは消去され、０Ｖが印加されたワードラインに接続す
るメモリセルのデータは消去されない。従って、セクタ
単位で消去を行う場合には、１本のワードラインにのみ
正の高電圧を印加して他のワードラインには０Ｖを印加
する。また、ブロック単位の消去を行う場合には、ブロ
ック４１０内において、全ワードラインＷＬ₀₁〜Ｗｌ_n1
に同時に高電圧を印加することで、ブロック４１０内の
メモリセルのデータが一括して消去される。

【０１３３】また、選択セルＣ₃₁に対する読み出し動作
は、メインビットラインＭＢＬ₂に所定の正の電圧（例
えばｌＶ）を印加し、ワードラインＷＬ₀₁に正の電圧
（例えば３Ｖ）を印加し、選択ラインＳＴ₂₁及びＳＴ₃₁
をハイレベル（例えば３Ｖ）にして選択トランジスタＱ
₁及びＱ₄をオンすることによって行われる。このように
低濃度側のソース拡散層側から読み出すことによってメ
モリセルに「ソフトライト」は生じない。

【０１３４】ここで、選択トランジスタＱ₃が同時にＯ
Ｎし、サブビットラインＳＢＬ₅がメインビットライン
ＭＢＬ₃に接続される。この時にワードラインＷＬ₀₁に
接続するメモリセルの様子を図４０に示す。ワードライ
ンＷＬ₀₁に正の電圧が印加されると、図４０に示され
るように、選択されたメモリセル（図４０においてＡで
示す）に対する読み出し動作において、ドレイン拡散層
（ＳＢＬ_l）は選択トランジスタＱ１を介してメインビ
ットラインＭＢＬ_l（接地レベル）に接続され、ソース
拡散層（ＳＢＬ₂）は選択トランジスタＱ４を介してメ
インビットラインＭＢＬ₂（１Ｖ）に接続され、さらに
サブビットラインＳＢＬ₅は選択トランジスタＱ₃を介し
てＭＢＬ₃に接続される。この時、メモリセルＣ₃₁に記
憶されているデータが１または０かによって、メモリセ
ルトランジスタがＯＮまたはＯＦＦ状態となる。メモリ
セルトランジスタがＯＦＦ状態の場合、読み出しを行う
ＭＢＬ₂（ＳＢＬ₂）の電位が低下して正確な読み出しが
できなくなることを防止するため、ＭＢＬ₃（ＳＢＬ₅）
にも同じ電位を印加しておく。ＳＢＬ₃及びＳＢＬ₄は、
フローティング状態にあり、メインビットラインに比べ
てサブビットラインの寄生容量は小さいため、サブビッ
トラインによる影響は小さい。また、メモリセルトラン
ジスタがＯＮ状態の場合、ＭＢＬ₃（ＳＢＬ₅）にも同じ
電位を印加されていたとしても、Ｃ₃₂からＣ₃₄を通して
流れるリーク電流はＣ₃₁に流れる電流に比べてほとんど
無視でき、読み出しには問題とはならない。

【０１３５】尚、図４０においては、メインビットライ
ンの容量をＣ_MBLとして示されている。

【０１３６】図４１に示すように、ワードラインＷＬ₀₁
に接続されたメモリセルＡからデータを読みだす場合、
Ｙ方向に隣接し、ワードラインＷＬ_n1に沿ってサブビッ
トラインＳＢＬ₂からＳＢＬ₁に流れるリーク電流は、デ
ータが書き込まれたメモリセルＡのチャネル電流に比べ
て無視できる。図４１からわかるように、メモリセルの
しきい値電圧が０．５Ｖより大きい場合、制御ゲートが
接地された非選択メモリセルのリーク電流は、読み出し
電流と比べて、７桁の差があり、無視できる。

【０１３７】次に、不揮発性半導体メモリ４００の駆動
方法の他の一例を説明する。上述の駆動方法においては
データの消去時にワードラインに高電圧（１７Ｖ）を印
加している。しかし、データの消去時に拡散層２及び半
導体基板１に負の電圧を印加することにより、ワード線
に印加する高電圧を低減することができる。

【０１３８】この場合、データの消去時においては、ま
ず非選択ブロックの選択トランジスタをオフ状態にし、
非選択ブロックの拡散層２（すなわちサブビットライン
ＳＢＬ）をフローティング状態にしておく。半導体基板
１に負電圧が印加される場合、選択トランジスタＱは、
ハイレベル（０Ｖ）及びローレベル（負電圧：例えば−
８Ｖ）によってオン・オフ制御される。即ち、図３９及
び図４２に示すように、選択ブロック４１０の選択ライ
ンＳＴ_n1（ｎ＝１〜４）を０Ｖにし、非選択ブロック４
１０’の選択ラインＳＴ_n2（ｎ＝１〜４）をローレベル
（−８Ｖ）にする。

【０１３９】図４２に示すように、半導体基板１には負
電圧（例えば、−８Ｖ）を印加しておき、選択ブロック
４１０のワードラインＷＬ（すなわち、制御ゲート７）
に正の電圧（例えば９Ｖ）を印加し、拡散層２（ビット
ラインＢＬ）に負の電圧（例えば−８Ｖ）を印加するこ
とによって、選択ブロック４１０の消去が行なわれる。

【０１４０】図４３は、制御ゲート７に８Ｖの電圧を印
加した場合及び９Ｖの電圧を印加した場合のメモリセル
における消去時間を示している。図４３から分かるよう
に、消去状態のメモリセルのしきい値を５Ｖとすると、
制御ゲート７に９Ｖの電圧を印加した場合、約１０^-2ｓ
ｅｃでデータの消去が可能である。

【０１４１】また、メモリセルアレイは半導体基板に形
成されているウエル上に形成されるが、ウエルに負電圧
を印加する場合、他の非選択ブロックに対して負電圧が
印加されるのを防ぐためには、ブロック毎にウェルを分
離することが考えられるが、ブロック毎にウエルを分離
すると、メモリのサイズが大きくなってしまう。しか
し、上述のように動作させることで、以下に示すよう
に、ブロック毎にウェルを分離しなくてもメモリセルの
信頼性上、問題はない。

【０１４２】図４４は、半導体基板に印加される負電圧
（−Ｖ_sub）とトンネル絶縁膜（膜厚約８０Å）の信頼
性（Disturb Immunity）との関係を示している。図４４
から分かるように、膜厚約８０Åのトンネル絶縁膜の場
合、基板に印加する電圧が−２０Ｖ迄であれば１０年以
上の寿命が得られ、不揮発性半導体メモリの信頼性とし
て十分である。

【０１４３】次に、書き込み動作の他の例について説明
する。個々のメモリセルに対する書き込みは上記と同様
に、選択ブロック４１０に接続する選択トランジスタを
オン状態にし、その後データの書き込みを行う選択セル
に接続するワードラインＷＬ（即ち制御ゲート７）に負
電圧（例えば−８Ｖ）を印加した状態で、選択セルのド
レイン拡散層２ａに接続するサブビットラインＳＢＬに
データに応じた電圧を印加することによって行なわれ
る。

【０１４４】本実施例では、各メインビットラインＭＢ
Ｌに対して、２本のサブビットラインＳＢＬが各々の選
択トランジスタを介して接続されている。不揮発性半導
体メモリ４００においては、以下のようにして１本のワ
ードラインに接続する全てのメモリセルに対して半分ず
つ、２回の書き込み動作を行うことで書き込みを行うこ
とができる。ここでは、ワードラインＷＬ₀₁を選択した
場合について、表４及び図４５を参照しながら説明す
る。

【０１４５】

【表４】

【０１４６】まず、表４及び図４５に示すように、選択
ワードラインＷＬ₀₁に書き込み用の負の電圧（−８Ｖ）
を印加する。非選択ワードラインＷＬ_n1（ｎ≠０）は接
地電圧（０Ｖ）のままである。次に、選択ラインＳＴ₂₁
及びＳＴ₃₁をハイレベル（６Ｖ）とし、メインビットラ
インＭＢＬ₁に対しては、選択トランジスタＱ₁を介して
サブビットラインＳＢＬ₁を接続し、メインビットライ
ンＭＢＬ₂に対しては、選択トランジスタＱ₄を介してサ
ブビットラインＳＢＬ₂を接続し、メインビットライン
ＭＢＬ₃に対しては、選択トランジスタＱ₃を介してサブ
ビットラインＳＢＬ₅を接続する。この状態で、各メイ
ンビットラインＭＢＬに、書き込みを行うメモリセルＣ
に記憶させるデータに応じて書き込み電圧を印加する。
書き込み電圧は、例えば、データ１に対しては４Ｖを印
加してトンネル電流を流し、データ０に対してはフロー
ティング状態として書き込みが起こならいようにする。
このことにより、メモリセルＣ₃₁、Ｃ₃₂、及びＣ₃₅（図
示せず）等へのデータの書き込みが行なわれる。尚、選
択されないその他の選択トランジスタの選択ラインは接
地電圧のままである。

【０１４７】次に、選択ワードラインＷＬ₀₁にそのまま
書き込み用の負の電圧（−８Ｖ）を印加した状態で、選
択ラインＳＴ₂₁及びＳＴ₃₁をローレベル（０Ｖ）とし、
次に選択ラインＳＴ₁₁及びＳＴ₄₁をハイレベル（５Ｖ）
として、メインビットラインＭＢＬ₁に対しては、選択
トランジスタＱ₂を介してサブビットラインＳＢＬ₃を接
続し、メインビットラインＭＢＬ₂に対しては、選択ト
ランジスタＱ₅を介してサブビットラインＳＢＬ₄を接続
する。同様に、各メインビットラインＭＢＬに、次に選
択されるメモリセルＣに応じた書き込み電圧を印加する
（データ１に対しては４Ｖ、データ０に対してはフロー
ティング状態）。このことにより、メモリセルＣ₃₃及び
Ｃ₃₄へのデータの書き込みが行なわれ、この２回の書き
込み動作によりワードラインＷＬ₀₁に接続するメモリセ
ルへの書き込みが完了する。書き込み終了後、ワードラ
インＷＬ₀₁の電位は接地電圧（０Ｖ）に戻す。

【０１４８】また、本実施例では１本のメインビットラ
インＭＢＬに接続されるサブビットラインＳＢＬを２本
としているが、各メインビットラインＭＢＬには、任意
のＮ本のサブビットラインＳＢＬを、対応する選択トラ
ンジスタを介して接続することができる。その場合、１
本のワードラインＷＬを選択したとき、Ｎ回の書き込み
動作によって、１本のワードラインＷＬに対応する全メ
モリセルにデータを書き込むことができる。

【０１４９】また、図４６に示す不揮発性半導体メモリ
４３０のように、１本のサブビットラインＳＢＬを各メ
インビットラインＭＢＬに、対応する選択トランジスタ
Ｑを介して接続することができる（Ｎ＝１）。図４６に
おいては、例えば、メインビットラインＭＢＬ₁には、
選択トランジスタＱ₁を介してサブビットラインＳＢＬ₁
が接続されている。選択トランジスタＱ₁及びＱ₂…をオ
フ状態とすることにより、サブビットラインＳＢＬ₁及
びＳＢＬ₂…を各々メインビットラインＭＢＬ_１及びＭ
ＢＬ_２…から電気的に切り離し、フローティング状態と
することができる。

【０１５０】この不揮発性半導体メモリ４３０では、１
回の書き込み動作で、１本のワードラインに接続する全
メモリセルにデータを書き込むことができる。しかし、
この構造では１本のサブビットライン毎にメインビット
ラインを設けなければならず、メモリセルサイズはメタ
ル配線のピッチで決まり、図３９に示される場合と比べ
て、微細化には適さない。

【０１５１】

【発明の効果】上述のように、本発明によれば、ソース
／ドレイン拡散層（ビットライン）に印加される所定の
電圧おいて、ドレイン拡散層と浮遊ゲートとの間にのみ
トンネル電流を流すことができるため、ＦＮトンネル電
流による書き込みを行い、且つ、仮想接地方式を採用す
ることができ、フラッシュメモリを微細化することがで
きる。

【０１５２】隣接するメモリセルに共有されるソース／
ドレイン拡散層において、ソース拡散層とドレイン拡散
層との間に不純物濃度差を設けることにより、ドレイン
拡散層との結合領域においてのみトンネル電流が流れる
ように構成できる。

【０１５３】また、浮遊ゲート下に形成される絶縁膜
に、膜厚の大きな部分（ゲート絶縁膜）と膜厚の小さい
部分（トンネル絶縁膜）とを設けることにより、隣接す
るメモリセルでソース／ドレイン拡散層を共有していて
も、所定の電圧が印加された場合に、トンネル絶縁膜を
介して容量結合したドレイン側にのみトンネル電流を流
すことができる。

【０１５４】また、比較的薄いトンネル絶縁膜が形成さ
れる領域を、全てソース／ドレイン拡散層上に配置して
いるため、書き込み時におけるバンド間トンネル電流の
発生を大幅に低減でき、書き込み効率及びメモリセルの
信頼性が向上できる。

【０１５５】また、ソース／ドレイン層の配置を規定す
るマスクに窒化膜スペーサを形成し、この窒化膜スペー
サを用いてトンネル領域を規定することにより、トンネ
ル領域を小さく形成している。そのことにより、制御ゲ
ートの容量結合比を大きくでき、高耐圧トランジスタモ
ジュールが不要となり、プロセスコストを低減すること
ができる。

【０１５６】更に、ソース／ドレイン拡散層の配線部
分、即ち、浮遊ゲートとのソース結合領域及びドレイン
結合領域（トンネル領域）以外の部分を比較的厚い絶縁
膜で覆うことにより、制御ゲートとビットラインとの寄
生容量を減少することができる。

【図面の簡単な説明】

【図１】本発明の１つの実施例による不揮発性半導体メ
モリのメモリセルアレイの一部を示す平面図である。

【図２】（ａ）は、図１に示すメモリセルアレイのＡ−
Ａ断面図であり、（ｂ）は、図１に示すメモリセルアレ
イのＢ−Ｂ断面図である。

【図３】本発明の１つの実施例による不揮発性半導体メ
モリのメモリセルアレイの等価回路図である。

【図４】ソース拡散層の不純物ドーズ量と、書き込み動
作が非選択セルに与える影響との関係を示す図である．

【図５】本発明のもう１つの実施例による不揮発性半導
体メモリのメモリセルアレイの一部を示す平面図であ
る。

【図６】本発明の１つの実施例による不揮発性半導体メ
モリのメモリセルの製造方法の工程を示す図面である。

【図７】本発明の１つの実施例による不揮発性半導体メ
モリのメモリセルの製造方法の工程を示す図面である。

【図８】本発明の１つの実施例による不揮発性半導体メ
モリのメモリセルの製造方法の工程を示す図面である。

【図９】本発明の１つの実施例による不揮発性半導体メ
モリのメモリセルの製造方法の工程を示す図面である。

【図１０】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図１１】（ａ）〜（ｄ）は、本発明による不揮発性半
導体メモリの製造方法の他の例におけるメモリセルの製
造工程を示す図面である。

【図１２】（ａ）〜（ｂ）は、本発明による不揮発性半
導体メモリの製造方法のもう１つの例における斜めイオ
ン注入工程を示す図面である。

【図１３】（ａ）は本発明の不揮発性半導体メモリにお
いて、素子分離をＰ−Ｎ接合により行う場合のメモリセ
ルアレイの構成を示す平面図であり、（ｂ）は（ａ）に
示すメモリセルアレイのＤ−Ｄ断面図である．

【図１４】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルアレイの一部を示す平面図である。

【図１５】（ａ）は、図１４に示すメモリセルアレイの
Ａ−Ａ断面図であり、（ｂ）は、図１４に示すメモリセ
ルアレイのＢ−Ｂ断面図である。

【図１６】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルアレイの等価回路図である。

【図１７】ゲート絶縁膜の膜厚と、書き込み効率（リー
ク電流／トンネル電流）との関係を示す図である．

【図１８】本発明のもう１つの実施例による不揮発性半
導体メモリのメモリセルアレイの一部を示す平面図であ
る。

【図１９】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図２０】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図２１】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図２２】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図２３】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図２４】本発明の１つの実施例による不揮発性半導体
メモリの製造方法の他の例におけるメモリセルの製造工
程を示す図面である。

【図２５】本発明の１つの実施例による不揮発性半導体
メモリの製造方法の他の例におけるメモリセルの製造工
程を示す図面である。

【図２６】本発明の１つの実施例による不揮発性半導体
メモリの製造方法の他の例におけるメモリセルの製造工
程を示す図面である。

【図２７】本発明の１つの実施例による不揮発性半導体
メモリの製造方法の他の例におけるメモリセルの製造工
程を示す図面である。

【図２８】本発明の１つの実施例による不揮発性半導体
メモリの製造方法の他の例におけるメモリセルの製造工
程を示す図面である。

【図２９】（ａ）は、本発明の１つの実施例による不揮
発性半導体メモリにおいて、素子分離をＰ−Ｎ接合によ
り行う場合のメモリセルアレイの構成を示す平面図であ
り、（ｂ）は、（ａ）に示すメモリセルアレイのＤ−Ｄ
断面図である．

【図３０】本発明のもう１つの実施例による不揮発性半
導体メモリのメモリセルアレイを示す平面図である。

【図３１】（ａ）は、図３０に示すメモリセルアレイの
Ａ−Ａ断面図であり、（ｂ）は、図３０に示すメモリセ
ルアレイのＢ−Ｂ断面図である。

【図３２】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図３３】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図３４】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図３５】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図３６】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図３７】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図３８】本発明の１つの実施例による不揮発性半導体
メモリのメモリセルの製造方法の工程を示す図面であ
る。

【図３９】本発明のもう１つの実施例による不揮発性半
導体メモリのメモリセルアレイを示す平面図である。

【図４０】読み出し動作におけるメモリセルの様子を説
明する図である。

【図４１】読み出し動作における読み出し電流（チャネ
ル電流）とリーク電流とを示す図である。

【図４２】消去動作における印加電圧を模式的に示すタ
イミングチャートである。

【図４３】ソース／ドレイン拡散層及び半導体基板に負
電圧を印加した場合における、制御ゲートに印加する電
圧の印加時間とメモリセルのしきい値電圧との関係を示
す図である。

【図４４】半導体基板に印加する負電圧と、メモリセル
の寿命（信頼性）との関係を示す図である。

【図４５】書き込み動作における印加電圧を模式的に示
すタイミングチャートである。

【図４６】本発明のもう１つの実施例による不揮発性半
導体メモリのメモリセルアレイの他の例を示す平面図で
ある。

【図４７】ホットエレクトロン注入によって書き込みを
行う従来の不揮発性半導体メモリのメモリセルアレイの
一部断面を示す図である。

【図４８】図４７に示す不揮発性半導体メモリのメモリ
セルアレイの等価回路図である。

【図４９】ＦＮトンネル電流によって書き込みを行う従
来の不揮発性半導体メモリのメモリセルアレイの一部断
面を示す図である。

【図５０】図４９に示す不揮発性半導体メモリのメモリ
セルアレイの等価回路図である。

【図５１】ＦＮトンネル電流によって書き込みを行う従
来の不揮発性半導体メモリの他の一例における等価回路
を示す図である。

【符号の説明】

１半導体基板２ソース／ドレイン拡散層２ａドレイン拡散層２ｂソース拡散層３トンネル絶縁膜４ゲート絶縁膜５浮遊ゲート６ＯＮＯ膜７制御ゲート１２フィールド酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板と、該半導体基板上にマトリクス状に形成された複数のメモ
リセルであって、各々が、該半導体基板との間に形成さ
れた第１の絶縁膜と、該第１の絶縁膜上に形成された浮
遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して形
成された制御ゲートと、ソース及びドレイン拡散領域
と、を含むメモリセルと、第１の方向に沿って隣接する２つメモリセルの間の該半
導体基板に形成され、該２つのメモリセルの一方のメモ
リセルに対するドレイン拡散領域と、他方のメモリセル
に対するソース拡散領域とを含む拡散層と、該第１の方向に沿って隣接する該メモリセルの各制御ゲ
ートを接続して形成されたワードラインと、該第１の方向に実質的に直交する第２の方向に沿って隣
接する該拡散層を接続して形成されたビットラインと、
を有する不揮発性半導体メモリにおいて、該拡散層に印加される所定の電圧に対し、該拡散層と該
隣接する２つのメモリセルの一方のメモリセルの浮遊ゲ
ートとドレイン拡散領域との間には第１の絶縁膜を介し
てトンネル電流が流れ、且つ該拡散層と他方のメモリセ
ルの浮遊ゲートとの間にはトンネル電流が流れない構造
をもったメモリセルを有することを特徴とする、不揮発性半導体メモリ。
【請求項２】前記メモリセルは、前記ソース拡散領域
と前記ドレイン拡散領域との間に不純物濃度差を有す
る、請求項１に記載の不揮発性半導体メモリ。
【請求項３】前記拡散層は、外側の方が不純物濃度が
低い２重拡散層構造を有する、請求項２に記載の不揮発
性半導体メモリ。
【請求項４】前記第１の絶縁膜は、トンネル領域を形
成しない第１の部分と、トンネル領域を形成する第２の
部分と、を含んでおり、各メモリセルにおいて、前記ドレイン拡散領域は該第２
の部分を介して前記浮遊ゲートと容量結合し、前記ソー
ス拡散領域は該第１の部分を介して該浮遊ゲートと容量
結合している、請求項１に記載の不揮発性半導体メモ
リ。
【請求項５】前記第１の絶縁膜において、前記トンネ
ル領域を形成しない第１の部分の膜厚は、前記トンネル
領域を形成する前記第２の部分の膜厚よりも厚い、請求
項４に記載の不揮発性半導体メモリ。
【請求項６】第１の導電型の半導体基板上にトンネル
絶縁膜を形成する工程と、該半導体基板上に堆積した第１の導電層をパターニング
することにより、所定の幅を有する第１の導電層パター
ンを形成する工程と、該第１の導電層パターンをマスクとして第２の導電型の
不純物を注入することにより、該半導体基板に第１の拡
散層を形成する工程と、該第１の拡散層を形成するためのイオン注入とは注入条
件を変えて第２の導電型の不純物を注入することによ
り、該第１の拡散層に連続し、該第１の拡散層よりも高
濃度の第２の拡散層を形成する工程と、該第１の導電層パターンの上に絶縁膜、さらにその上に
第２の導電層を形成し、パターン形成する工程と、該第２の導電層、前記絶縁膜、及び前記第１の導電層が
パターニングされ、そのことにより、各々、制御ゲー
ト、絶縁層、及び浮遊ゲートが形成される工程と、を
含む、不揮発性半導体メモリの製造方法。
【請求項７】前記第２の拡散層を形成する工程は、第
２の幅を有するマスクを用いて行なわれ、前記第２の導
電型の不純物が前記第１の拡散層内の所定の領域に注入
される、請求項６に記載の不揮発性半導体メモリの製造
方法。
【請求項８】前記第１の拡散層を形成する工程におい
て、前記第２の導電型の不純物は、前記第１の導電層パ
ターンによるマスクの露出部の一方の側に向かって所定
の角度で注入され、前記第２の拡散層を形成する工程において、前記第２の
導電型の不純物は、該第１の導電層パターンによるマス
クの露出部の他方の側に向かって所定の角度で注入され
る、請求項６に記載の不揮発性半導体メモリの製造方法。
【請求項９】第１の導電型の半導体基板上に第１の絶
縁膜を形成する工程と、第１の開口を有する第１のレジストパターンをマスクと
して、該半導体基板に第２の導電型の不純物を注入し、
ドレイン拡散層を形成する工程と、トンネル領域に対応する第２の開口を有する第２のレジ
ストパターンをマスクとして、該第１の絶縁膜を除去す
る工程と、該第２のレジストパターンを除去した後、該半導体基板
上に第２の絶縁膜を形成することにより、該第１の絶縁
膜が除去された該トンネル領域にトンネル絶縁膜を形成
する工程と、該トンネル絶縁膜が形成された該トンネル領域を覆うよ
うに、所定の幅を有する第１の導電層をパターン形成す
る工程と、該第１の導電層をマスクとして該半導体基板に第２の導
電型の不純物を注入し、該ドレイン拡散層と接続したソ
ース拡散層を形成する工程と、第３の絶縁膜を形成し、その上に第２の導電層をパター
ン形成する工程と、を含む、不揮発性半導体メモリの製
造方法。
【請求項１０】第１の導電型の半導体基板上に第１の
絶縁膜を形成する工程と、トンネル領域に対応する開口を有するレジストパターン
をマスクとして、該半導体基板に第２の導電型の不純物
を注入し、ドレイン拡散層を形成する工程と、該レジストパターンをマスクとして該第１の絶縁膜を除
去する工程と、該レジストパターンを除去した後、該半導体基板上に第
２の絶縁膜を形成することにより、該第１の絶縁膜が除
去された該トンネル領域にトンネル絶縁膜を形成する工
程と、該トンネル絶縁膜が形成された該トンネル領域を覆うよ
うに、所定の幅を有する第１の導電層をパターン形成す
る工程と、該第１の導電層をマスクとして、該半導体基板に所定の
角度で第２の導電型の不純物を注入し、該ドレイン拡散
層と接続したソース拡散層を形成する工程と、第３の絶縁膜を形成し、その上に第２の導電層をパター
ン形成する工程と、を含む、不揮発性半導体メモリの製
造方法。
【請求項１１】第１の導電型の半導体基板上に、第１
の絶縁膜を形成する工程と、該第１の絶縁膜上に第１の幅を有する第１の窒化膜をパ
ターン形成する工程と、該第１の窒化膜を酸化膜で覆い、且つ該第１の窒化膜の
両側壁にスペーサを形成する工程であって、該両側壁の
一方のスペーサがトンネル領域を形成する部分に対応し
ている、工程と、該第１の窒化膜及びその両側壁の該スペーサをマスクと
して、第２の導電型の不純物を注入し、拡散層を形成す
る工程と、該第１の窒化膜の他方の側壁の該スペーサを除去する工
程と、該第１の窒化膜及び該スペーサをマスクとして、該第１
の絶縁膜よりも厚い第２の絶縁膜を選択的に形成する工
程と、該第１の窒化膜の該一方の側壁の該スペーサ及びその下
の該第１の絶縁膜を除去する工程と、該他方の側壁の該スペーサ及び該第１の絶縁膜が除去さ
れた領域に熱酸化膜を形成する工程と、該第１の窒化膜を除去する工程と、該熱酸化膜を除去する工程と、該熱酸化膜を除去した領域にトンネル絶縁膜を形成し、
トンネル領域を形成する工程と、該トンネル領域を覆うように、浮遊ゲートを形成する工
程と、を含む、不揮発性半導体メモリの製造方法。
【請求項１２】トンネル電流を用いて書き込み及び消
去が行なわれる不揮発性半導体メモリであって、該不揮
発性半導体メモリは、半導体基板上にマトリクス状に形成された複数のメモリ
セルであって、複数のブロックに分割されたメモリセル
と、第１の方向に沿って隣接する該メモリセルの各制御ゲー
トを接続して形成されたワードラインと、該第１の方向に沿って隣接するメモリセルの間に形成さ
れた拡散層を、該第１の方向に実質的に直交する第２の
方向に沿って接続して形成された第１のビットライン
と、所定の数の第１のビットラインに対して備えられた第２
のビットラインと、各第１のビットラインに対して備えられ、該第１のビッ
トラインを対応する該第２のビットラインに選択的に接
続する選択トランジスタと、を備えており、該選択トランジスタは、選択されたブロック以外のブロ
ックに含まれる該第１のビットラインをフローティング
状態にし、選択されたブロックに含まれる該第１のビッ
トラインを該第２のビットラインに電気的に接続し、そ
のことにより、ブロック毎に消去動作が行なわれる、請
求項１に記載の不揮発性半導体メモリ。
【請求項１３】前記複数のブロックは、前記半導体基
板の１つのウェル領域内に形成されている、請求項１２
に記載の不揮発性半導体メモリ。
【請求項１４】半導体基板上にマトリクス状に形成さ
れた複数のメモリセルであって、複数のブロックに分割
されたメモリセルと、第１の方向に沿って隣接する該メモリセルの各制御ゲー
トを接続して形成されたワードラインと、該第１の方向に沿って隣接するメモリセルの間に形成さ
れた拡散層を、該第１の方向に実質的に直交する第２の
方向に沿って接続して形成された第１のビットライン
と、所定の数の第１のビットラインに対して備えられた第２
のビットラインと、各第１のビットラインに対して備えられ、該第１のビッ
トラインを対応する該第２のビットラインに選択的に接
続する選択トランジスタと、を備えた不揮発性半導体メモリの駆動方法であって、該
方法は、該選択トランジスタを制御して、選択されたブロックに
含まれるメモリセルに接続する該第１のビットラインを
対応する該第２のビットラインに電気的に接続し、それ
以外の該第１のビットラインをフローティング状態にす
るステップと、該第１のビットライン及び該半導体基板に所定の負の電
圧を印加するステップと、該選択されたブロックのワードラインに所定の正電圧を
印加し、該選択されたブロック以外のブロックのワード
ラインを接地電圧にするステップと、そのことにより、該選択されたブロックに含まれる該メ
モリセルのデータをトンネル電流によって消去するステ
ップと、を含んでいる、不揮発性半導体メモリの駆動方法。
【請求項１５】半導体基板上にマトリクス状に形成さ
れた複数のメモリセルと、第１の方向に沿って隣接する該メモリセルの各制御ゲー
トを接続して形成されたワードラインと、該第１の方向に沿って隣接するメモリセルの間に形成さ
れた拡散層を、該第１の方向に実質的に直交する第２の
方向に沿って接続して形成された第１のビットライン
と、Ｎ本の第１のビットラインに対して１本の割合で備えら
れた第２のビットラインと、各第１のビットラインに対して備えられ、該第１のビッ
トラインを対応する該第２のビットラインに選択的に接
続する選択トランジスタと、該選択トランジスタをＮ回に分けて制御する信号線とを
備えた不揮発性半導体メモリの駆動方法であって、該方
法は、（ａ）ワードラインを選択するステップと、（ｂ）書き込みを行うメモリセルのドレインに接続する
第２のビットラインに所定の電位を供給するステップ
と、（ｃ）該信号線の１つを制御して該選択トランジスタを
導通させ、該Ｎ本の第１のビットラインのうちの１つを
選択して該第２のビットラインに接続し、該選択された
ワードラインと該第２のビットラインに接続する第１の
ビットラインとに接続するメモリセルに、該選択された
第２のビットライン上のデータを書き込むステップと、（ｄ）ステップ（ｃ）をＮ回繰り返すことにより、該選
択された第２のビットラインに対応するＮ本の第１のビ
ットラインと該ワードラインとに接続する全Ｎ個のメモ
リセルにデータを書き込むステップと、を含む不揮発性半導体メモリの駆動方法。
【請求項１６】半導体基板上にマトリクス状に形成さ
れた複数のメモリセルであって、複数のブロックに分割
されたメモリセルと、第１の方向に沿って隣接する該メモリセルの各制御ゲー
トを接続して形成されたワードラインと、該第１の方向に沿って隣接するメモリセルの間に形成さ
れた拡散層を、該第１の方向に実質的に直交する第２の
方向に沿って接続して形成された第１のビットライン
と、所定の数の第１のビットラインに対して備えられた第２
のビットラインと、各第１のビットラインに対して備えられ、該第１のビッ
トラインを対応する該第２のビットラインに選択的に接
続する選択トランジスタと、を備えた不揮発性半導体メモリの駆動方法であって、該
方法は、読み出しを行うメモリセルに接続するワードラインに所
定の電圧を印加するステップと、読み出しを行うメモリセルのソース拡散層に接続する第
１のビットラインに所定の電圧を印加し、かつ該第１の
ビットラインと平行に存在する他の第１のビットライン
では、フローティング状態の第１のビットラインを介し
て、他の第１のビットラインにも該第１のビットライン
と同じ電圧を印加するステップとを含む不揮発性半導体
メモリの駆動方法。
【請求項１７】請求項ｌに記載のメモリセルにおい
て、ソース拡散領域側に電圧を印加することで読み出し
を行うことを特徴とする、不揮発性半導体メモリの駆動
方法。