JP4461042B2 - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法 Download PDFInfo
- Publication number
- JP4461042B2 JP4461042B2 JP2005068507A JP2005068507A JP4461042B2 JP 4461042 B2 JP4461042 B2 JP 4461042B2 JP 2005068507 A JP2005068507 A JP 2005068507A JP 2005068507 A JP2005068507 A JP 2005068507A JP 4461042 B2 JP4461042 B2 JP 4461042B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- film
- polysilicon
- memory
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 43
- 239000010703 silicon Substances 0.000 claims description 43
- 238000009792 diffusion process Methods 0.000 claims description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 150000004767 nitrides Chemical class 0.000 claims description 31
- 238000002955 isolation Methods 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000003860 storage Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Description
本発明は、不揮発性メモリの製造方法に関するものである。
図２は、上記非特許文献１に記載された従来の不揮発性メモリの構成図で、分離された２つの制御ゲートを有するツインＭＯＮＯＳ(Twin Metal-Oxide-Nitride-Oxide-Semiconductor)セルの断面を示している。１つのメモリセルＭＣは、２つの記憶素子ＭＬ，ＭＲと、１つの拡散領域Ｄと、１つのワードゲートＷＧで構成されている。また、記憶素子ＭＬ，ＭＲは、それぞれポリシリコンで形成された制御ゲートＣＧの半分ＣＧＬ，ＣＧＲと、それらの下側に配置されて電荷を蓄積する酸化膜、窒化膜及び酸化膜からなる絶縁膜、即ちＯＮＯ（Oxide-Nitride-Oxide)膜で構成されている。１対の記憶素子ＭＬ，ＭＲは、共通の制御ゲートＣＧの両側に配置され、隣接するメモリセルＭＣとワードゲートＷＧを共有するようになっている。
２つに分割された制御ゲートＣＧＬ，ＣＧＲは電気的に接続されており、ビット線となる同一の拡散領域Ｄを共有しているが、これらの制御ゲートＣＧＬ，ＣＧＲの下側に配置されたＯＮＯ膜は、互いに分離されている。ワードゲートＷＧ、制御ゲートＣＧ、及び拡散領域Ｄは、メモリアレイの中で電気的に接続されている。例えば、拡散領域Ｄの上には、この拡散領域に平行し、かつワードラインに垂直方向となるように制御ラインが設けられている。
このようなツインＭＯＮＯＳセルにおける書き込みと読み出しの動作は、次のように行われる。
例えば、記憶素子ＭＲに書き込み（電子の注入）を行う場合、記憶素子ＭＬ側の拡散領域Ｄ１の電位を０Ｖ、記憶素子ＭＲ側の拡散領域Ｄ２の電位を５Ｖとする。また、記憶素子ＭＬ側の制御ゲートＣＧＬの電位を３．３Ｖ、記憶素子ＭＲ側の制御ゲートＣＧＲの電位を６Ｖとし、更にワードゲートＷＧの電位を１．５Ｖとする。尚、基板は接地電位ＧＮＤである。
これにより、拡散領域Ｄ１，Ｄ２間に５Ｖの電圧がかかるので、拡散領域Ｄ２から拡散領域Ｄ１に電流が流れる。基板中を拡散領域Ｄ１から拡散領域Ｄ２に向けて流れる電子の一部は、高電圧（６Ｖ）が印加された制御ゲートＣＧＲに引き寄せられ、ＣＨＥ(Channel Hot Electron)として記憶素子ＭＲのＯＮＯ膜に蓄積される。
一方、記憶素子ＭＲの内容を読み出す場合、拡散領域Ｄ１の電位は０Ｖのままで拡散領域Ｄ２の電位を１．５Ｖとする。また、制御ゲートＣＧＬの電位を５Ｖとし、制御ゲートＣＧＲとワードゲートＷＧの電位を２．５Ｖとする。尚、基板は接地電位ＧＮＤである。この状態で、制御ゲートＣＧＲに電流が流れるか否かにより、記憶素子ＭＲの内容を判定する。即ち、記憶素子ＭＲに電子が蓄積されていれば電流は流れず、この記憶素子ＭＲに電子が蓄積されていなければ電流が流れる。
以上のように、このツインＭＯＮＯＳセルは、チャネルに対して横方向に並んだ２つのゲートのうちの一方に高電圧を加えて強反転状態とし、他方を弱反転状態とすることでゲート間に高電界を発生させて電子注入を行うＳＳＩ(Source Side Injection）方式を使用しているので、電子注入の効率が高く、低消費電力で高速書き込みができるという特徴がある。また、１つのメモリセルＭＣは２つの記憶素子ＭＬ，ＭＲが有するので、高密度化が可能になるという特徴がある。
しかしながら、前記ツインＭＯＮＯＳセルは、次のような課題があった。
即ち、ＯＮＯ膜の上にゲートを形成する必要があるので、メモリセルの構造が複雑になると共に、厳密な位置合わせが必要となって製造が非常に困難となる。また、基板上に拡散領域Ｄが隣接して並んで形成されるので、書き込み対象外の記憶素子への影響が生ずるおそれがあるという課題があった。
即ち、ＯＮＯ膜の上にゲートを形成する必要があるので、メモリセルの構造が複雑になると共に、厳密な位置合わせが必要となって製造が非常に困難となる。また、基板上に拡散領域Ｄが隣接して並んで形成されるので、書き込み対象外の記憶素子への影響が生ずるおそれがあるという課題があった。
本発明は、低消費電力での高速書き込みが可能で、かつ構造の簡単な不揮発性メモリの製造方法を提供することを目的としている。
本発明の不揮発性メモリの製造方法は、シリコン基板上に帯状の複数の素子分離領域を形成した後、該シリコン基板上に酸化膜と窒化膜を順次形成する工程と、前記素子分離領域に直交するように前記窒化膜を帯状に除去し、残った窒化膜によって記憶素子の形成領域となる複数の溝を形成する工程と、前記複数の溝の内側に酸化膜、窒化膜及び酸化膜からなるデータ記憶用のＯＮＯ膜を形成し、その溝の内部を制御ゲートとなる第１のポリシリコンで埋める工程と、前記第１のポリシリコンをエッチングして前記溝の壁面に該ポリシリコンと前記ＯＮＯ膜からなるサイドウォールを残し、該溝の中央部に前記シリコン基板に達する空間を形成する工程と、前記溝の中央部に形成された空間から前記シリコン基板の表面に不純物を拡散してソース拡散層を形成する工程と、前記溝の内部にソースラインとなる第２のポリシリコンを埋め込んで表面を平坦化した後、その表面を酸化して前記記憶素子を形成する工程と、前記シリコン基板上に残されていた窒化膜を除去して前記記憶素子を露出させた後、該シリコン基板の表面全体に第３のポリシリコンを堆積させる工程と、前記第３のポリシリコンをエッチングして前記複数の記憶素子の壁面にゲート電極及びワードラインとなるサイドウォールを残す工程と、前記記憶素子及び前記サイドウォールが残されたシリコン基板の表面全体を中間絶縁膜で覆い、その中間絶縁膜の表面を平坦化する工程と、前記複数の記憶素子の間の中間絶縁膜に前記シリコン基板まで達するコンタクトホールを形成し、該コンタクトホールを通して該シリコン基板の表面に不純物を拡散してドレイン拡散層を形成する工程と、前記コンタクトホールの内部をコンタクトで充填し、前記各素子分離領域内のドレイン拡散層を電気的に接続するビットラインを形成する工程と、を順次行うことを特徴としている。
本発明では、共通の第１または第２のゲート電極によって選択されるメモリセルのソース拡散層と第１及び第２の制御ゲート電極を、共通のソースラインで接続する処理を行っている。これにより、従来のＭＯＮＯＳセルと同様に低電流、高速書き込みが可能になると共に、ソース拡散層と制御ゲート電極を絶縁膜で隔離している従来のＭＯＮＯＳセルに比べて構造を大幅に簡素化することができる、という効果がある。
本発明の不揮発性メモリは、例えば次のように製造することができる。
まず、シリコン基板上に帯状の複数の素子分離領域を形成し、このシリコン基板上に酸化膜と窒化膜を順次形成し、これらの素子分離領域に直交するように窒化膜を帯状に除去し、残った窒化膜によって記憶素子の形成領域となる複数の溝を形成する。
まず、シリコン基板上に帯状の複数の素子分離領域を形成し、このシリコン基板上に酸化膜と窒化膜を順次形成し、これらの素子分離領域に直交するように窒化膜を帯状に除去し、残った窒化膜によって記憶素子の形成領域となる複数の溝を形成する。
次に、溝の内側にデータ記憶用のＯＮＯ膜を形成し、その溝の内部を制御ゲートとなる第１のポリシリコンで埋め、この第１のポリシリコンをエッチングして溝の壁面にポリシリコンとＯＮＯ膜からなるサイドウォールを残し、溝の中央部にシリコン基板に達する空間を形成する。そして、溝の中央部に形成された空間からシリコン基板の表面に不純物を拡散してソース拡散層を形成する。
次に、溝の内部にソースラインとなる第２のポリシリコンを埋め込んで表面を平坦化した後、その表面を酸化して記憶素子を形成する。更に、シリコン基板上に残されていた窒化膜を除去して記憶素子を露出させた後、このシリコン基板の表面全体に第３のポリシリコンを堆積させる。そして、第３のポリシリコンをエッチングして記憶素子の壁面にゲート電極及びワードラインとなるサイドウォールを残し、シリコン基板の表面全体を中間絶縁膜で覆い、その表面を平坦化する。
その後、複数の記憶素子の間の中間絶縁膜にシリコン基板まで達するコンタクトホールを形成し、このコンタクトホールを通してシリコン基板の表面に不純物を拡散してドレイン拡散層を形成する。更に、コンタクトホールの内部をコンタクトで充填し、各素子分離領域内のドレイン拡散層を電気的に接続するビットラインを形成する。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図１（ａ）〜（ｃ）は、本発明の実施例を示す不揮発性メモリの構成図であり、同図（ａ）はメモリセルがマトリックス状に形成されたメモリアレイの一部を示す平面図、及び同図（ｂ），（ｃ）は、それぞれ平面図中のＸ−Ｘ線、及びＹ−Ｙ線に沿う部分の断面図である。
この不揮発性メモリは、ｐ型のシリコン基板１の上に、縦及び横方向のマトリクス状に配置して形成されたＭＯＮＯＳ型の複数のメモリセルを有している。シリコン基板１上には、帯状の素子分離領域２が一定の間隔で平行して形成されている（この平面図では、横方向に延在するように示されている）。素子分離領域２は、図の縦方向に並んだメモリセルを分離するもので、例えばシリコン基板１を酸化させて形成した絶縁領域である。素子分離領域２で挟まれる複数の帯状の領域は素子形成領域となっており、各素子形成領域には横方向に複数のメモリセルが並んで形成されている。
シリコン基板１の素子分離領域２を含む表面には、ソース領域とドレイン領域を除いて、絶縁用の酸化膜３が形成されている。ソース領域とドレイン領域は、素子形成領域に一定の間隔で交互に設けられ、シリコン基板１のこれらの領域には不純物のｎ＋イオンが拡散されており、ソース拡散層４及びドレイン拡散層５として配置されている。
ソース拡散層４の両側のシリコン基板１上には、データ記憶用の絶縁膜であるゲートＯＮＯ膜６Ｌ，６Ｒ（ここでは、図の左右に応じて、Ｌ，Ｒのサフィックスを付加している）が形成され、更にこれらのゲートＯＮＯ膜６Ｌ，６Ｒの上に、制御ゲート電極７Ｌ，７Ｒとなるｎ型のポリシリコン層が形成されている。また、制御ゲート電極７Ｌ，７Ｒの間は、ｎ型のポリシリコンが充填されている。このポリシリコンは、図の縦方向に並んだメモリセルの各制御ゲート電極７Ｌ，７Ｒを電気的に接続するように、素子分離領域２の上を通って形成され、ソースラインＳＬを構成している。
制御ゲート電極７Ｌ，７Ｒの側面は、ゲートＯＮＯ膜６Ｌ，６Ｒと同時に形成されたＯＮＯ膜によるゲート電極間絶縁膜８Ｌ，８Ｒでそれぞれ覆われ、これらの制御ゲート電極７Ｌ，７ＲとソースラインＳＬの上側は、酸化シリコン等の絶縁膜９で覆われている。制御ゲート電極７Ｌ，７Ｒの外側には、それぞれゲート電極間絶縁膜８Ｌ，８Ｒを挟んで、ｎ型のポリシリコンによるゲート電極１０Ｌ，１０Ｒが形成されている。図の縦方向に並んだメモリセルの各ゲート電極１０Ｌ，１０Ｒは、これらのゲート電極１０Ｌ，１０Ｒと同時に素子分離領域２の上に形成されたｎ型のポリシリコンによるワードラインＷＬＬ，ＷＬＲによって、電気的に接続されている。
絶縁膜９、ゲート電極１０Ｌ，１０Ｒ、及びワードラインＷＬＬ，ＷＬＲ等が形成されたシリコン基板１の表面には、中間絶縁膜１１が形成されている。更に、中間絶縁膜１１の上には、素子形成領域に沿って図の横方向に延在するように、アルミニウム等の金属配線によるビットラインＢＬが形成され、このビットラインＢＬと対応する素子形成領域のドレイン拡散層５との間がタングステン等のコンタクト１２によって電気的に接続されている。
図３は、図１のメモリセルに対応する等価回路の説明図である。
このメモリセルは、左側のゲートＯＮＯ膜６Ｌと右側のゲートＯＮＯ膜６Ｒによって、独立して２ビットを記憶できるようになっている。左側のメモリは、記憶用のトランジスタＴＲ１Ｌとスイッチ用のトランジスタＴＲ２Ｌで構成され、右側のメモリは、記憶用のトランジスタＴＲ１Ｒとスイッチ用のトランジスタＴＲ２Ｒで構成されている。
このメモリセルは、左側のゲートＯＮＯ膜６Ｌと右側のゲートＯＮＯ膜６Ｒによって、独立して２ビットを記憶できるようになっている。左側のメモリは、記憶用のトランジスタＴＲ１Ｌとスイッチ用のトランジスタＴＲ２Ｌで構成され、右側のメモリは、記憶用のトランジスタＴＲ１Ｒとスイッチ用のトランジスタＴＲ２Ｒで構成されている。
図１におけるソース拡散層４は、トランジスタＴＲ１Ｌ，ＴＲ１Ｒのソース電極Ｓに対応し、制御ゲート電極７Ｌ，７Ｒは、それぞれトランジスタＴＲ１Ｌ，ＴＲ１Ｒのゲート電極Ｇに対応する。ソースラインＳＬは、これらのトランジスタＴＲ１Ｌ，ＴＲ１Ｒのソース電極Ｓとゲート電極Ｇを共通接続するものである。
また、図１におけるゲート電極１０Ｌ，１０Ｒは、トランジスタＴＲ２Ｌ，ＴＲ２Ｒのゲート電極Ｇに対応し、ドレイン拡散層５は、これらのトランジスタＴＲ２Ｌ，ＴＲ２Ｒのドレイン電極Ｄに対応している。尚、図１（ａ）において縦方向に並んだメモリセルに対応するトランジスタＴＲ２Ｌ，ＴＲ２Ｒのゲート電極Ｇは、それぞれワードラインＷＬＬ，ＷＬＲに共通接続されている。横方向に並んだメモリセルに対応するトランジスタＴＲ２Ｌ，ＴＲ２Ｒのドレイン電極Ｄは、ビットラインＢＬに共通接続されている。
図４及び図５は、図１のメモリセルの製造方法を示す工程図（その１）及び（その２）である。以下、これらの図４と図５を参照しつつ、図１のメモリセルの製造方法を説明する。
（１） 工程１
まず、シリコン基板１の表面全体に、酸化膜と窒化膜を順次形成し、この窒化膜の上に素子分離領域２を形成するための第１のマスクを用い、周知の技術によってレジストパターンを形成する。レジストパターンをマスクにして窒化膜をエッチングした後、このレジストパターンを除去し、シリコン基板１を熱酸化させる。更に、窒化膜と酸化膜を除去すると、酸化シリコンによる素子分離領域２で分離された素子形成領域が現れる。
まず、シリコン基板１の表面全体に、酸化膜と窒化膜を順次形成し、この窒化膜の上に素子分離領域２を形成するための第１のマスクを用い、周知の技術によってレジストパターンを形成する。レジストパターンをマスクにして窒化膜をエッチングした後、このレジストパターンを除去し、シリコン基板１を熱酸化させる。更に、窒化膜と酸化膜を除去すると、酸化シリコンによる素子分離領域２で分離された素子形成領域が現れる。
更に、このシリコン基板１の表面に酸化膜３と窒化膜２１を順次形成する。この時、窒化膜２１の膜厚は、形成するメモリセルの厚さと同程度に設定する。素子形成領域にソース拡散層４や制御ゲート電極７等のゲート領域を形成するための第２のマスクを用い、周知の技術によってレジストパターンを形成する。このレジストパターンをマスクにして窒化膜２１をエッチングし、図４（ａ）中に斜線を施して示したように、素子分離領域２に直交して平行に配置された帯状の窒化膜２１を残す。これにより、素子分離領域２に直交し、両側を窒化膜２１で仕切られた複数の溝Ｄが形成される。
（２） 工程２
次に、溝Ｄの内側（底部と側壁部）にＯＮＯ膜を形成する。ＯＮＯ膜は、例えば短時間高温熱処理法によって酸化シリコン膜を形成し、その上にＣＶＤ法によって窒化シリコン膜を形成し、この窒化シリコン膜の表面を熱酸化して形成することができる。更に、ＯＮＯ膜が形成された溝Ｄの内部に、制御ゲート電極の材料となるｎ型のポリシリコンを充填する。尚、ＯＮＯ膜とポリシリコンは、溝Ｄの内側だけでなく、窒化膜２１の表面にも形成される。
次に、溝Ｄの内側（底部と側壁部）にＯＮＯ膜を形成する。ＯＮＯ膜は、例えば短時間高温熱処理法によって酸化シリコン膜を形成し、その上にＣＶＤ法によって窒化シリコン膜を形成し、この窒化シリコン膜の表面を熱酸化して形成することができる。更に、ＯＮＯ膜が形成された溝Ｄの内部に、制御ゲート電極の材料となるｎ型のポリシリコンを充填する。尚、ＯＮＯ膜とポリシリコンは、溝Ｄの内側だけでなく、窒化膜２１の表面にも形成される。
その後、ポリシリコンで覆われたシリコン基板１の表面をエッチングし、窒化膜２１上のポリシリコンとその下側のＯＮＯ膜を除去する。この時、窒化膜２１上のポリシリコンとＯＮＯ膜が除去されると共に、溝Ｄの内部のポリシリコンとＯＮＯ膜も除去される。これにより、溝Ｄの内側の壁面には、図５（ａ）に示すように、ＯＮＯ膜とポリシリコンによるサイドウォールが残り、この溝Ｄの中央部にはシリコン基板１の表面まで達する空間が形成される。この時、サイドウォールとして残ったポリシリコンが制御ゲート電極７Ｌ，７Ｒであり、これらの制御ゲート電極７Ｌ，７Ｒとシリコン基板１との間に残ったＯＮＯ膜がゲートＯＮＯ膜６Ｌ，６Ｒである。また、サイドウォールとして残ったＯＮＯ膜は、ゲート電極間絶縁膜８Ｌ，８Ｒとなる。
（３） 工程３
溝Ｄの中央部に形成された空間を通して、シリコン基板１の表面に燐または砒素等の不純物イオンを注入してソース拡散層４を形成する。更に、溝Ｄの空間にｎ型のポリシリコン２２を埋め込み、このポリシリコン２２とサイドウォールの制御ゲート電極７Ｌ，７Ｒの表面を平坦化する。ここで溝Ｄに埋め込まれたポリシリコン２２が、素子分離領域２に直交する方向に並んだ複数のメモリセルの制御ゲート電極７Ｌ，７Ｒを共通接続するソースラインＳＬとなる。
溝Ｄの中央部に形成された空間を通して、シリコン基板１の表面に燐または砒素等の不純物イオンを注入してソース拡散層４を形成する。更に、溝Ｄの空間にｎ型のポリシリコン２２を埋め込み、このポリシリコン２２とサイドウォールの制御ゲート電極７Ｌ，７Ｒの表面を平坦化する。ここで溝Ｄに埋め込まれたポリシリコン２２が、素子分離領域２に直交する方向に並んだ複数のメモリセルの制御ゲート電極７Ｌ，７Ｒを共通接続するソースラインＳＬとなる。
次に、制御ゲート電極７Ｌ，７ＲとソースラインＳＬの表面を酸化して絶縁膜９を形成する。その後、窒化膜２１を除去することにより、図５（ｂ）に示すようなソース領域と制御ゲート領域が完成する。
（４） 工程４
窒化膜２１を除去した後のシリコン基板１の表面を酸化し、再び酸化膜３を形成した後、ゲート電極１０Ｌ，１０Ｒを形成するため、図５（ｃ）に示すように、シリコン基板１の表面全体にｎ型のポリシリコン２２を堆積させる。
窒化膜２１を除去した後のシリコン基板１の表面を酸化し、再び酸化膜３を形成した後、ゲート電極１０Ｌ，１０Ｒを形成するため、図５（ｃ）に示すように、シリコン基板１の表面全体にｎ型のポリシリコン２２を堆積させる。
（５） 工程５
酸化膜３と絶縁膜９の上に堆積されたポリシリコン２２をエッチングによって除去する。これにより、ゲート電極間絶縁膜８Ｌ，８Ｒの側面には、ポリシリコン２２がサイドウォールとして残り、これがゲート電極１０Ｌ，１０Ｒとなる。このサイドウォールは、ソースラインＳＬと同様に、素子分離領域２に直交する方向に並んだ複数のメモリセルのゲート電極１０Ｌ，１０Ｒを共通接続するワードラインＷＬＬ，ＷＬＲとなる。
酸化膜３と絶縁膜９の上に堆積されたポリシリコン２２をエッチングによって除去する。これにより、ゲート電極間絶縁膜８Ｌ，８Ｒの側面には、ポリシリコン２２がサイドウォールとして残り、これがゲート電極１０Ｌ，１０Ｒとなる。このサイドウォールは、ソースラインＳＬと同様に、素子分離領域２に直交する方向に並んだ複数のメモリセルのゲート電極１０Ｌ，１０Ｒを共通接続するワードラインＷＬＬ，ＷＬＲとなる。
更に、隣接するメモリセルのゲート電極間絶縁膜８間の薄い酸化膜３を通して、その下側のシリコン基板１に燐または砒素等の不純物イオンを注入する。これにより、図５（ｄ）に示すように、ドレイン拡散層５が形成される。
（６） 工程６
ドレイン拡散層５が形成されシリコン基板１の表面全体を、中間絶縁膜１１で覆い、この中間絶縁膜１１の表面を平坦化した後、この中間絶縁膜１１にドレイン拡散層５に達するコンタクトホールを形成する。そして、コンタクトホールの内部をタングステン等のコンタクト１２で充填すると共に、図の横方向に隣接する各メモリセルのドレイン拡散層５を電気的に接続するためのビットラインＢＬを設ける。これにより、図１に示すメモリセルが完成する。以降の工程は周知の技術であるので、説明は省略する。
ドレイン拡散層５が形成されシリコン基板１の表面全体を、中間絶縁膜１１で覆い、この中間絶縁膜１１の表面を平坦化した後、この中間絶縁膜１１にドレイン拡散層５に達するコンタクトホールを形成する。そして、コンタクトホールの内部をタングステン等のコンタクト１２で充填すると共に、図の横方向に隣接する各メモリセルのドレイン拡散層５を電気的に接続するためのビットラインＢＬを設ける。これにより、図１に示すメモリセルが完成する。以降の工程は周知の技術であるので、説明は省略する。
次に、このメモリセルの動作を説明する。
図６（ａ）〜（ｃ）は、図１の不揮発性メモリの動作説明図であり、同図（ａ）は書き込み時、同図（ｂ）は消去時、及び同図（ｃ）は読み出し時の動作を、それぞれ示している。
図６（ａ）〜（ｃ）は、図１の不揮発性メモリの動作説明図であり、同図（ａ）は書き込み時、同図（ｂ）は消去時、及び同図（ｃ）は読み出し時の動作を、それぞれ示している。
（ａ） 書き込み時の動作
図６（ａ）中に破線枠で示したメモリセルに書き込み（イオン注入）を行う場合、この書き込みの対象となるメモリセルが接続されるワードラインＷＬに低電圧（例えば、２Ｖ）を印加し、ソースラインＳＬには高電圧（例えば、６Ｖ）を印加する。また、書き込み対象のビットラインＢＬには、例えば５μＡ程度の定電流源を接続する。この時のビットラインＢＬの電圧は、０．２〜０．３Ｖ程度である。なお、書き込みの対象のメモリセルとは無関係のワードラインＷＬとソースラインＳＬは０Ｖとし、ビットラインＢＬは２Ｖとする。
図６（ａ）中に破線枠で示したメモリセルに書き込み（イオン注入）を行う場合、この書き込みの対象となるメモリセルが接続されるワードラインＷＬに低電圧（例えば、２Ｖ）を印加し、ソースラインＳＬには高電圧（例えば、６Ｖ）を印加する。また、書き込み対象のビットラインＢＬには、例えば５μＡ程度の定電流源を接続する。この時のビットラインＢＬの電圧は、０．２〜０．３Ｖ程度である。なお、書き込みの対象のメモリセルとは無関係のワードラインＷＬとソースラインＳＬは０Ｖとし、ビットラインＢＬは２Ｖとする。
このように、ワードラインＷＬは電流を制御する役割で低電圧に設定され、ソースラインＳＬは電子を加速させる役割で高電圧に設定される。これにより、２つのトランジスタＴＲ１，ＴＲ２のゲート電位差により、ビットラインＢＬからソースラインＳＬに流れる電子の一部が、ＣＨＥとして効率良くゲートＯＮＯ膜６に引き寄せられて蓄積される。
（ｂ） 消去時の動作
消去動作は、すべてのメモリセルに対して一斉に行われる。
ワードラインＷＬはすべて０Ｖに設定され、ソースラインＳＬにはすべて高電圧（例えば１０Ｖ）が印加される。また、ビットラインＢＬは、すべてフローティング状態に設定される。
消去動作は、すべてのメモリセルに対して一斉に行われる。
ワードラインＷＬはすべて０Ｖに設定され、ソースラインＳＬにはすべて高電圧（例えば１０Ｖ）が印加される。また、ビットラインＢＬは、すべてフローティング状態に設定される。
これにより、ゲートＯＮＯ膜６に蓄積されていた電子は、このＯＮＯ膜６の窒化膜Ｎ中の伝導帯から酸化膜Ｏの伝導帯にトンネリングした後、高電圧が印加されたソースラインＳＬに引き抜かれる。
（ｃ） 読み出し時の動作
図６（ｃ）中に破線枠で示したメモリセルの読み出しを行う場合、読み出しの対象となるメモリセルが接続されるワードラインＷＬに低電圧（例えば、２Ｖ）を印加し、ソースラインＳＬにも低電圧（例えば、１．５Ｖ）を印加する。また、読み出し対象のビットラインＢＬは、０Ｖに設定する。なお、その他のワードラインＷＬとソースラインＳＬは０Ｖとし、ビットラインＢＬは２Ｖとする。
図６（ｃ）中に破線枠で示したメモリセルの読み出しを行う場合、読み出しの対象となるメモリセルが接続されるワードラインＷＬに低電圧（例えば、２Ｖ）を印加し、ソースラインＳＬにも低電圧（例えば、１．５Ｖ）を印加する。また、読み出し対象のビットラインＢＬは、０Ｖに設定する。なお、その他のワードラインＷＬとソースラインＳＬは０Ｖとし、ビットラインＢＬは２Ｖとする。
これにより、ゲートＯＮＯ膜６に電子が蓄積されていれば、ソースラインＳＬからビットラインＢＬに電流が流れず、このゲートＯＮＯ膜６に電子が蓄積されていなければ電流は流れる。従って、ビットラインＢＬに流れる電流の有無を判定することにより、メモリセルの記憶内容を読み出すことができる。
このように、本実施例の不揮発性メモリは、次のような利点がある。
（ｉ） 共通のワードラインＷＬによって選択されるメモリセルのソース拡散層４と制御ゲート電極７Ｌ，７Ｒを、共通のソースラインＳＬで接続している。これにより、従来のＭＯＮＯＳセルと同様に低電流、高速書き込みが可能になると共に、ソース拡散層４と制御ゲート電極７Ｌ，７Ｒを絶縁膜で隔離している従来のＭＯＮＯＳセルに比べて構造を大幅に簡素化することができる。
（ii） 隣接するメモリセルのドレイン拡散層５は、ビットラインＢＬによって共通接続されているので、書き込みのために印加した高電圧によって書き込み対象外の記憶素子への影響が生ずるおそれが無い。
（iii) メモリセルの形成においては、素子分離領域形成用と、ゲート領域形成用の２つのマスクだけを用い、それ以外はすべてセルフアラインで形成するので、製造コストを低減することができる。
（iv） ほとんどの工程をセルフアラインで行うことができるので、合わせずれによる特性のばらつきがなく、更に、合わせ余裕をとる必要がないので、サイズを縮小することができる。
（ｉ） 共通のワードラインＷＬによって選択されるメモリセルのソース拡散層４と制御ゲート電極７Ｌ，７Ｒを、共通のソースラインＳＬで接続している。これにより、従来のＭＯＮＯＳセルと同様に低電流、高速書き込みが可能になると共に、ソース拡散層４と制御ゲート電極７Ｌ，７Ｒを絶縁膜で隔離している従来のＭＯＮＯＳセルに比べて構造を大幅に簡素化することができる。
（ii） 隣接するメモリセルのドレイン拡散層５は、ビットラインＢＬによって共通接続されているので、書き込みのために印加した高電圧によって書き込み対象外の記憶素子への影響が生ずるおそれが無い。
（iii) メモリセルの形成においては、素子分離領域形成用と、ゲート領域形成用の２つのマスクだけを用い、それ以外はすべてセルフアラインで形成するので、製造コストを低減することができる。
（iv） ほとんどの工程をセルフアラインで行うことができるので、合わせずれによる特性のばらつきがなく、更に、合わせ余裕をとる必要がないので、サイズを縮小することができる。
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。例えば、使用した材料や製造工程は一例であり、同様の特性を有する材料や同様の素子を形成できる工程であれば、本実施例に代えて適用することができる。
１ シリコン基板
２ 素子分離領域
３ 酸化膜
４ ソース拡散層
５ ドレイン拡散層
６Ｌ，６Ｒ ゲートＯＮＯ膜
７Ｌ，７Ｒ 制御ゲート電極
８Ｌ，８Ｒ ゲート電極間絶縁膜
９ 絶縁膜
１０Ｌ，１０Ｒ ゲート電極
１１ 中間絶縁膜
１２ コンタクト
２１ 窒化膜
２２ ポリシリコン
ＢＬ ビットライン
ＳＬ ソースライン
ＷＬＬ，ＷＬＲ ワードライン
Ｈ 開口部
２ 素子分離領域
３ 酸化膜
４ ソース拡散層
５ ドレイン拡散層
６Ｌ，６Ｒ ゲートＯＮＯ膜
７Ｌ，７Ｒ 制御ゲート電極
８Ｌ，８Ｒ ゲート電極間絶縁膜
９ 絶縁膜
１０Ｌ，１０Ｒ ゲート電極
１１ 中間絶縁膜
１２ コンタクト
２１ 窒化膜
２２ ポリシリコン
ＢＬ ビットライン
ＳＬ ソースライン
ＷＬＬ，ＷＬＲ ワードライン
Ｈ 開口部
Claims (1)
- シリコン基板上に帯状の複数の素子分離領域を形成した後、該シリコン基板上に酸化膜と窒化膜を順次形成する工程と、
前記素子分離領域に直交するように前記窒化膜を帯状に除去し、残った窒化膜によって記憶素子の形成領域となる複数の溝を形成する工程と、
前記複数の溝の内側に酸化膜、窒化膜及び酸化膜からなるデータ記憶用のＯＮＯ膜を形成し、その溝の内部を制御ゲートとなる第１のポリシリコンで埋める工程と、
前記第１のポリシリコンをエッチングして前記溝の壁面に該ポリシリコンと前記ＯＮＯ膜からなるサイドウォールを残し、該溝の中央部に前記シリコン基板に達する空間を形成する工程と、
前記溝の中央部に形成された空間から前記シリコン基板の表面に不純物を拡散してソース拡散層を形成する工程と、
前記溝の内部にソースラインとなる第２のポリシリコンを埋め込んで表面を平坦化した後、その表面を酸化して前記記憶素子を形成する工程と、
前記シリコン基板上に残されていた窒化膜を除去して前記記憶素子を露出させた後、該シリコン基板の表面全体に第３のポリシリコンを堆積させる工程と、
前記第３のポリシリコンをエッチングして前記複数の記憶素子の壁面にゲート電極及びワードラインとなるサイドウォールを残す工程と、
前記記憶素子及び前記サイドウォールが残されたシリコン基板の表面全体を中間絶縁膜で覆い、その中間絶縁膜の表面を平坦化する工程と、
前記複数の記憶素子の間の中間絶縁膜に前記シリコン基板まで達するコンタクトホールを形成し、該コンタクトホールを通して該シリコン基板の表面に不純物を拡散してドレイン拡散層を形成する工程と、
前記コンタクトホールの内部をコンタクトで充填し、前記各素子分離領域内のドレイン拡散層を電気的に接続するビットラインを形成する工程と、
を順次行うことを特徴とする不揮発性メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005068507A JP4461042B2 (ja) | 2005-03-11 | 2005-03-11 | 不揮発性メモリの製造方法 |
| US11/369,983 US7388253B2 (en) | 2005-03-11 | 2006-03-08 | Nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005068507A JP4461042B2 (ja) | 2005-03-11 | 2005-03-11 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006253433A JP2006253433A (ja) | 2006-09-21 |
| JP4461042B2 true JP4461042B2 (ja) | 2010-05-12 |
Family
ID=36969942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005068507A Expired - Fee Related JP4461042B2 (ja) | 2005-03-11 | 2005-03-11 | 不揮発性メモリの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7388253B2 (ja) |
| JP (1) | JP4461042B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10238784A1 (de) * | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
| US20070291526A1 (en) * | 2006-06-15 | 2007-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for a non-volatile memory device |
| JP2009253006A (ja) * | 2008-04-07 | 2009-10-29 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| WO2010024883A1 (en) * | 2008-08-25 | 2010-03-04 | Halo Lsi, Inc | Complementary reference method for high reliability trap-type non-volatile memory |
| JP2010245345A (ja) | 2009-04-07 | 2010-10-28 | Renesas Electronics Corp | 不揮発性半導体メモリ及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4547749B2 (ja) | 1999-09-29 | 2010-09-22 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| US6627946B2 (en) * | 2000-09-20 | 2003-09-30 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gates protruding portions |
| US6531350B2 (en) * | 2001-02-22 | 2003-03-11 | Halo, Inc. | Twin MONOS cell fabrication method and array organization |
| KR100389130B1 (ko) * | 2001-04-25 | 2003-06-25 | 삼성전자주식회사 | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 |
| US6952034B2 (en) * | 2002-04-05 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
| JP2004265508A (ja) * | 2003-02-28 | 2004-09-24 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| KR100545167B1 (ko) * | 2003-08-12 | 2006-01-24 | 동부아남반도체 주식회사 | 플래쉬 메모리 및 그 제조 방법 |
| KR100654341B1 (ko) * | 2004-12-08 | 2006-12-08 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| TWI255017B (en) * | 2005-02-04 | 2006-05-11 | Powerchip Semiconductor Corp | Flash memory and fabricating method thereof |
-
2005
- 2005-03-11 JP JP2005068507A patent/JP4461042B2/ja not_active Expired - Fee Related
-
2006
- 2006-03-08 US US11/369,983 patent/US7388253B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006253433A (ja) | 2006-09-21 |
| US20060202284A1 (en) | 2006-09-14 |
| US7388253B2 (en) | 2008-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3966707B2 (ja) | 半導体装置及びその製造方法 | |
| US7247907B2 (en) | Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing | |
| US9691866B2 (en) | Memory cell having a vertical selection gate formed in an FDSOI substrate | |
| US6903408B2 (en) | Flash memory cell with high programming efficiency by coupling from floating gate to sidewall | |
| JP2007299975A (ja) | 半導体装置およびその製造方法 | |
| JPH0567791A (ja) | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 | |
| JP4461042B2 (ja) | 不揮発性メモリの製造方法 | |
| US7745872B2 (en) | Asymmetric operation method of non-volatile memory structure | |
| US7830715B2 (en) | Semiconductor device | |
| JP4117998B2 (ja) | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 | |
| JP2005530336A (ja) | フラッシュメモリセルおよびその製造方法 | |
| JP2003078042A (ja) | 不揮発性半導体記憶装置、その製造方法及びその動作方法 | |
| US11621335B2 (en) | Method of making split-gate non-volatile memory cells with erase gates disposed over word line gates | |
| JP5092938B2 (ja) | 半導体記憶装置及びその駆動方法 | |
| TWI784724B (zh) | 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法 | |
| JP2007142468A (ja) | 半導体装置 | |
| JP2008187051A (ja) | 半導体記憶装置 | |
| US6392927B2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| JP2008205187A (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 | |
| JPH11260941A (ja) | トランジスタ、トランジスタアレイ、トランジスタアレイの製造方法および不揮発性半導体メモリ | |
| JP2003031700A (ja) | 不揮発性半導体記憶装置、その動作方法および製造方法 | |
| JP2000049313A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2006128375A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070810 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090401 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100215 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |