JP2010245345A - 不揮発性半導体メモリ及びその製造方法 - Google Patents

不揮発性半導体メモリ及びその製造方法 Download PDF

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Abstract

【課題】電荷トラップ型の不揮発性半導体メモリのデータ読み出し速度を向上させること。
【解決手段】本発明に係る不揮発性半導体メモリは、半導体基板１００中のチャネル領域上に第１ゲート絶縁膜１１０を介して形成された第１ゲート電極ＷＧと、チャネル領域上に第２ゲート絶縁膜１２０を介して形成された第２ゲート電極ＣＧと、第１ゲート電極ＷＧの上面に形成された第１シリサイド膜１５１と、第２ゲート電極ＣＧの上面に形成された第２シリサイド膜１５２と、を備える。第１ゲート電極ＷＧと第２ゲート電極ＣＧは共にサイドウォール形状を有する。第１ゲート電極ＷＧと第２ゲート電極ＣＧは、チャネル領域上で絶縁膜を挟んで並んで配置されており、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜１２０のいずれか一方は、電荷をトラップする電荷トラップ膜である。
【選択図】図１

Description

本発明は、不揮発性半導体メモリに関する。特に、本発明は、スプリットゲート型の電荷トラップ型メモリ及びその製造方法に関する。
電気的に消去／書き込みが可能な不揮発性半導体メモリとして、フラッシュメモリや電荷トラップ型メモリ（Charge
Trapping Memory）が知られている。このうち電荷トラップ型メモリは、電荷をトラップする素子を用いてデータを記憶する。電荷をトラップする素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）トランジスタである。ＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Silicon）トランジスタの一種であり、そのゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜が用いられる。
ＯＮＯ膜中のシリコン窒化膜は、電荷をトラップする性質を有している。例えば、ゲート電極、ソース／ドレイン及び基板に適当な電位を印加することにより、シリコン窒化膜に電子を注入することができる。シリコン窒化膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。逆に、トラップされた電子がシリコン窒化膜から引き抜かれると、閾値電圧は減少する。このような閾値電圧の変化を利用することにより、ＭＯＮＯＳトランジスタは、データ「１」、「０」を不揮発的に記憶することができる。つまり、電荷トラップ型メモリは、ＭＯＮＯＳトランジスタをメモリセルトランジスタとして利用することにより、データを記憶する。
特許文献１及び特許文献２には、１つのメモリセルが２つのゲート電極を有するスプリットゲート型の電荷トラップ型メモリが記載されている。より詳細には、１つのメモリセルは、チャネル領域上に並んで配置された第１のゲート電極と第２のゲート電極を備える。第１のゲート電極とチャネル領域の間にはＯＮＯ膜が形成され、第２のゲート電極とチャネル領域の間には通常のゲート絶縁膜が形成される。当該関連技術によれば、２つのゲート電極は共にエッチバック技術により形成される。
特開２００５−２２８９５７号公報 特開２００６−２５３４３３号公報
電荷トラップ型メモリにおいてデータ読み出し速度を向上させるためには、ゲート電極の電位を所定の読み出し電位まで素早く上げる必要がある。特に、スプリットゲート型の場合は、２つのゲート電極の電位をそれぞれ所定の読み出し電位まで素早く上げる必要がある。スプリットゲート型の電荷トラップ型メモリに関して、データ読み出し速度を向上させることができる技術が望まれる。
本発明の第１の観点において、不揮発性半導体メモリが提供される。その不揮発性半導体メモリは、第１拡散層及び第２拡散層が形成された半導体基板と、第１拡散層と第２拡散層との間のチャネル領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、チャネル領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、第１ゲート電極の上面に形成された第１シリサイド膜と、第２ゲート電極の上面に形成された第２シリサイド膜と、を備える。第１ゲート電極と第２ゲート電極は共にサイドウォール形状を有する。第１ゲート電極と第２ゲート電極は、チャネル領域上で絶縁膜を挟んで並んで配置されており、第１ゲート絶縁膜及び第２ゲート絶縁膜のいずれか一方は、電荷をトラップする電荷トラップ膜である。
本発明の第２の観点において、不揮発性半導体メモリの製造方法が提供される。その製造方法は、（Ａ）第１領域における半導体基板上に絶縁体構造を形成することと、（Ｂ）第１領域外の半導体基板上に第１ゲート絶縁膜を形成することと、（Ｃ）全面に第１ゲート材料膜を形成し、その第１ゲート材料膜をエッチバックすることによって、絶縁体構造の側方の第１ゲート絶縁膜上に第１ゲート電極を形成することと、（Ｄ）絶縁体構造を除去することと、（Ｅ）全面に第２ゲート絶縁膜を形成することと、（Ｆ）全面に第２ゲート材料膜を形成し、その第２ゲート材料膜をエッチバックすることによって、第１領域における第２ゲート絶縁膜上に第２ゲート電極を形成することと、（Ｇ）第１ゲート電極及び第２ゲート電極の上面をシリサイド化することと、を含む。第１ゲート絶縁膜及び第２ゲート絶縁膜のいずれか一方は、電荷をトラップする電荷トラップ膜である。
本発明の第３の観点において、不揮発性半導体メモリの製造方法が提供される。その製造方法は、（ａ）半導体基板に達する溝部を有する絶縁体構造を、半導体基板上に形成することと、（ｂ）溝部における半導体基板上に第１ゲート絶縁膜を形成することと、（ｃ）全面に第１ゲート材料膜を形成し、第１ゲート材料膜をエッチバックすることによって、溝部内の第１ゲート絶縁膜上に第１ゲート電極を形成することと、（ｄ）第１ゲート電極の上面をシリサイド化することと、（ｅ）第１ゲート絶縁膜及び第１ゲート電極を含み、溝部内を埋める溝部構造を形成することと、（ｆ）絶縁体構造を除去することと、（ｇ）全面に第２ゲート絶縁膜を形成することと、（ｈ）全面に第２ゲート材料膜を形成し、第２ゲート材料膜をエッチバックすることによって、溝部構造の側方の第２ゲート絶縁膜上に第２ゲート電極を形成することと、（ｉ）第２ゲート電極の上面をシリサイド化することと、を含む。第１ゲート絶縁膜及び第２ゲート絶縁膜のいずれか一方は、電荷をトラップする電荷トラップ膜である。
本発明によれば、スプリットゲート型の電荷トラップメモリに関して、面積を低減し、且つ、データ読み出し速度を向上させることが可能となる。
図１は、本発明の第１の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図２は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図６は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図７は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図８は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図９は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１０は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１１は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１２は、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１３は、本発明の第２の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図１４は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１５は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１６は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１７は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１８は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図１９は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２０は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２１は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２２は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２３は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２４は、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２５は、本発明の第３の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図２６は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２７は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２８は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図２９は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３０は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３１は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３２は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３３は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３４は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３５は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３６は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３７は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３８は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図３９は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４０は、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４１は、本発明の第４の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。 図４２は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４３は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４４は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４５は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４６は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４７は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４８は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図４９は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５０は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５１は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５２は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５３は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５４は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５５は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。 図５６は、第４の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリ及びその製造方法を説明する。本実施の形態に係る不揮発性半導体メモリは、スプリットゲート型の電荷トラップ型メモリである。
１．第１の実施の形態
１−１．構造
図１は、本発明の第１の実施の形態に係る不揮発性半導体メモリの構造例を示す断面図である。半導体基板１００中に、ソース／ドレインとして機能する拡散層１４０ａ及び拡散層１４０ｂが形成されている。例えば、半導体基板１００はＰ型シリコン基板（Ｐ型ウェル）であり、拡散層１４０ａ及び拡散層１４０ｂはＮ型拡散層である。拡散層１４０ａと拡散層１４０ｂとの間の半導体領域はチャネル領域である。
ワードゲートＷＧは、チャネル領域の一部の上に、第１ゲート絶縁膜１１０を介して形成されている。コントロールゲートＣＧは、チャネル領域の他の一部の上に、第２ゲート絶縁膜１２０を介して形成されている。すなわち、ワードゲートＷＧとコントロールゲートＣＧは、チャネル領域上に並んで配置されており、絶縁膜を挟んで対向している。図１の例において、ワードゲートＷＧとコントロールゲートＣＧとの間に介在するその絶縁膜は、第２ゲート絶縁膜１２０である。つまり、第２ゲート絶縁膜１２０は、コントロールゲートＣＧと半導体基板１００との間から、コントロールゲートＣＧとワードゲートＷＧとの間に延在している。
また、ワードゲートＷＧとコントロールゲートＣＧは共に、サイドウォール形状（サイドウォール構造）を有している。これは、後述されるように、ワードゲートＷＧ及びコントロールゲートＣＧがエッチバック技術により形成される結果である。図１の例において、ワードゲートＷＧの上面は湾曲しており、コントロールゲートＣＧから離れるにつれて低くなる（半導体基板１００に近づく）。同様に、コントロールゲートＣＧの上面も湾曲しており、ワードゲートＷＧから離れるにつれて低くなる。つまり、サイドウォール形状を有するワードゲートＷＧとコントロールゲートＣＧのそれぞれの湾曲面は、互いに逆方向を向いている。また、図１の例において、コントロールゲートＣＧの最上部は、ワードゲートＷＧの最上部よりも低くなっている。
本実施の形態において、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層１４０ａ及び拡散層１４０ｂのそれぞれの上面はシリサイド化されている。具体的には、ワードゲートＷＧの上面にはシリサイド膜１５１が形成され、コントロールゲートＣＧの上面にはシリサイド膜１５２が形成されている。例えば、ワードゲートＷＧ及びコントロールゲートＣＧはポリシリコンで形成され、シリサイド膜１５１、１５２はコバルトシリサイド（ＣｏＳｉ）膜である。また、拡散層１４０ａ上にはシリサイド膜１５３が形成され、拡散層１４０ｂ上にはシリサイド膜１５４が形成されている。例えば、シリサイド膜１５３、１５４はコバルトシリサイド膜である。
更に、ワードゲートＷＧ上のシリサイド膜１５１とコントロールゲートＣＧ上のシリサイド膜１５２との間には、絶縁体１３１が形成されている。この絶縁体１３１は、ワードゲートＷＧとコントロールゲートＣＧとの間に介在する第２ゲート絶縁膜１２０とは異なる構造であることに留意されたい。つまり、絶縁体１３１は、第２ゲート絶縁膜１２０とは異なるプロセスで別途形成される。図１の例において、この絶縁体１３１はサイドウォール形状（サイドウォール構造）を有しており、以下「サイドウォール絶縁体１３１」と参照される。サイドウォール絶縁体１３１は、高さがワードゲートＷＧより低いコントロールゲートＣＧ（シリサイド膜１５２）上に形成されている。つまり、コントロールゲートＣＧとサイドウォール絶縁体１３１の積層構造が、第２ゲート絶縁膜１２０を挟んでワードゲートＷＧと対向している。後述されるように、シリサイド膜１５１とシリサイド膜１５２の間に形成されるサイドウォール絶縁体１３１は、それらシリサイド膜１５１とシリサイド膜１５２とのショートを防止するために有効である。
また、コントロールゲートＣＧ上のシリサイド膜１５２と拡散層１４０ａ上のシリサイド膜１５３との間には、絶縁体１３２が形成されている。更に、ワードゲートＷＧ上のシリサイド膜１５１と拡散層１４０ｂ上のシリサイド膜１５４との間には、絶縁体１３３が形成されている。上述のサイドウォール絶縁体１３１と同様に、絶縁体１３２及び絶縁体１３３もサイドウォール形状（サイドウォール構造）を有しており、以下「サイドウォール絶縁体」と参照される。図１の例において、サイドウォール絶縁体１３２、１３３は、半導体基板１００と接触するように形成されている。後述されるように、サイドウォール絶縁体１３２はシリサイド膜１５２とシリサイド膜１５３とのショートを防止するために有効であり、サイドウォール絶縁体１３３はシリサイド膜１５１とシリサイド膜１５４とのショートを防止するために有効である。
保護絶縁膜１６０は、シリサイド膜１５１やシリサイド膜１５２を覆うように形成されている。更に、全体を覆うように層間絶縁膜１７０が形成されている。コンタクト１８０ａは、層間絶縁膜１７０を貫通して拡散層１４０ａ上のシリサイド膜１５３に電気的につながるように形成されている。コンタクト１８０ｂは、層間絶縁膜１７０を貫通して拡散層１４０ｂ上のシリサイド膜１５４に電気的につながるように形成されている。コンタクト１８０ａ及びコンタクト１８０ｂはビット線に接続される。
本実施の形態において、コントロールゲートＣＧ側の第２ゲート絶縁膜１２０は、電荷をトラップする電荷トラップ膜である。例えば、第２ゲート絶縁膜１２０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ膜である。この場合、コントロールゲートＣＧは、ＭＯＮＯＳトランジスタのゲート電極となる。ＯＮＯ膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。このような閾値電圧の変化を利用することにより、本実施の形態に係るメモリセルは、データ「１」、「０」を不揮発的に記憶することができる。尚、図１には、２ビット分のメモリセルが示されている。
ＯＮＯ膜への電子注入は、ＣＨＥ（Channel Hot Electron）方式で実現される。半導体基板１００、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層１４０ａ及び拡散層１４０ｂのそれぞれに適当な電位が印加されると、拡散層１４０ｂ（ソース）から拡散層１４０ａ（ドレイン）に向けて電子が移動する。チャネル領域中の電子は、ワードゲートＷＧとコントロールゲートＣＧとの間の強電界やドレイン近傍の強電界により加速され、チャネルホットエレクトロンとなる。生成されたチャネルホットエレクトロンの一部が、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が増加する。
閾値電圧を下げるためには、ＯＮＯ膜から電子を引き抜く、あるいは、ＯＮＯ膜に正孔を注入すればよい。例えば本実施の形態では、ＯＮＯ膜に正孔が注入される（HHI: Hot Hole Injection 方式）。この場合、コントロールゲートＣＧに負電位が印加され、拡散層１４０ａに正電位が印加され、結果としてコントロールゲートＣＧと拡散層１４０ａとの間に強電界が発生する。その強電界が拡散層１４０ａの端部周辺の空乏層に印加されると、その空乏層で「バンド間トンネル（Band-to-Band tunnel）現象」が発生する。バンド間トンネル現象により、本来キャリアの存在しない空乏層中に電子正孔対が発生する。電子正孔対のうち電子は、拡散層１４０ａの方へ引かれる。一方、電子正孔対のうち正孔（ホール）は、空乏層電界によってチャネル領域の方へ引かれる。この時、ホールは空乏層電界によって加速され、ホットホールとなる。そして、高いエネルギーを有するホットホールがコントロールゲートＣＧの負電位に引かれ、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が減少する。
メモリセルからのデータ読み出し時、半導体基板１００、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層１４０ａ及び拡散層１４０ｂのそれぞれに適当な読み出し電位が印加される。閾値電圧が高い状態では、ＭＯＮＯＳトランジスタはＯＦＦのままであり、チャネルは導通しない。一方、閾値電圧が低い状態では、ＭＯＮＯＳトランジスタはＯＮし、拡散層１４０ａ（ソース）から拡散層１４０ｂ（ドレイン）に向けて電子が移動する。従って、ソースまたはドレインにつながるビット線を流れる読み出し電流の大小に基づいて、メモリセルの記録データを判定することができる。
データ読み出し速度を向上させるためには、コントロールゲートＣＧ及びワードゲートＷＧの電位を所定の読み出し電位まで素早く上げる必要がある。しかしながら、コントロールゲートＣＧやワードゲートＷＧは典型的にはポリシリコンで形成されるため、その抵抗値は高い。本実施の形態によれば、コントロールゲートＣＧやワードゲートＷＧの上面がシリサイド化されている。従って、コントロールゲートＣＧ及びワードゲートＷＧの電位を所定の読み出し電位まで素早く上げることが可能となる。すなわち、データ読み出し速度が向上する。
１−２．製造方法
次に、本実施の形態に係る不揮発性半導体メモリの製造方法を説明する。図２〜図１２は、図１で示された構造の製造工程の一例を示す断面図である。
まず、図２に示されるように、半導体基板１００上に絶縁膜１０１が形成される。例えば、半導体基板１００はＰ型シリコン基板（Ｐ型ウェル）であり、絶縁膜１０１はＳｉＯ２膜である。
次に、図３に示されるように、所定のパターンを有するフォトレジスト１０２が絶縁膜１０１上に形成され、そのフォトレジスト１０２を用いることにより絶縁膜１０１がエッチングされる。その結果、領域Ｒ１における半導体基板１００上に、絶縁膜１０１からなる絶縁体構造１０１ａが形成される。その後、フォトレジスト１０２は除去される。
次に、図４に示されるように、領域Ｒ１外の半導体基板１００上に第１ゲート絶縁膜１１０が形成される。第１ゲート絶縁膜１１０は、例えば熱酸化法により形成されるＳｉＯ２膜である。続いて、ＣＶＤ法により、第１ポリシリコン膜（第１ゲート材料膜）１１１が全面に形成される。第１ポリシリコン膜１１１は、ワードゲートＷＧ用の材料膜である。続いて、第１ポリシリコン膜１１１のエッチバックが行われる。その結果、絶縁体構造１０１ａの側方の第１ゲート絶縁膜１１０上に、サイドウォール形状を有するワードゲートＷＧが形成される。
次に、図５に示されるように、領域Ｒ１における絶縁体構造１０１ａがエッチングにより除去される。
次に、図６に示されるように、電荷トラップ膜である第２ゲート絶縁膜１２０が全面に形成される。例えば、第２ゲート絶縁膜１２０はＯＮＯ膜であり、ＣＶＤ法によりシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を順番に積層することにより形成される。
次に、ＣＶＤ法により、第２ポリシリコン膜（第２ゲート材料膜）１２１が全面に形成される。第２ポリシリコン膜１２１は、コントロールゲートＣＧ用の材料膜である。続いて、第２ポリシリコン膜１２１のエッチバックが行われる。その結果、図７に示されるように、上述の領域Ｒ１における第２ゲート絶縁膜１２０上に、サイドウォール形状を有するコントロールゲートＣＧが形成される。図７に示されるように、コントロールゲートＣＧは、その最上部がワードゲートＷＧの最上部よりも低くなるように形成される。
このようにして、第２ゲート絶縁膜１２０を挟んで対向するワードゲートＷＧとコントロールゲートＣＧが、エッチバック技術によって自己整合的に形成される。ワードゲートＷＧとコントロールゲートＣＧは共にサイドウォール形状（サイドウォール構造）を有しており、それぞれの湾曲面は互いに逆方向を向いている。
次に、図８に示されるように、不要な第２ゲート絶縁膜１２０がエッチングにより除去される。その結果、第２ゲート絶縁膜１２０は、コントロールゲートＣＧを囲むＬ字形状を有するようになる。続いて、ＣＶＤ法によって、全面に絶縁膜１３０が形成される。絶縁膜１３０は、例えばＨＴＯ（High-Temperature Oxide）膜である。
次に、図９に示されるように、イオン注入によって、ソース／ドレインとして機能する拡散層１４０ａ及び拡散層１４０ｂが半導体基板１００中に形成される。拡散層１４０ａはコントロールゲートＣＧの側方の半導体基板１００中に形成され、拡散層１４０ｂはワードゲートＷＧの側方の半導体基板１００中に形成される。また、上述の絶縁膜１３０のエッチバックが行われ、サイドウォール絶縁体１３１〜１３３が形成される。サイドウォール絶縁体１３１は、高さがワードゲートＷＧより低いコントロールゲートＣＧ上に形成される。このサイドウォール絶縁体１３１は、ワードゲートＷＧとコントロールゲートＣＧとの間に介在する第２ゲート絶縁膜１２０とは異なる構造であることに留意されたい。サイドウォール絶縁体１３２は、コントロールゲートＣＧと拡散層１４０ａの間に形成され、半導体基板１００と接触している。サイドウォール絶縁体１３３は、ワードゲートＷＧと拡散層１４０ｂの間に形成され、半導体基板１００と接触している。
次に、図１０に示されるように、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層１４０ａ及び拡散層１４０ｂのそれぞれの上面が同時にシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層１４０ａ及び拡散層１４０ｂの上面に、コバルトシリサイド膜１５１、１５２、１５３及び１５４がそれぞれ形成される。余剰なコバルト及びシリサイドがエッチングにより除去された後、より高温条件で最終的なシンタリングが実施される。その結果、最終的なシリサイド膜１５１〜１５４が完成する。
本実施の形態によれば、コントロールゲートＣＧは、その最上部がワードゲートＷＧの最上部よりも低くなるように形成されている。また、コントロールゲートＣＧ上にはサイドウォール絶縁体１３１が形成されている。従って、シリサイド化工程において、シリサイド膜１５１とシリサイド膜１５２とのショートが防止される。また、コントロールゲートＣＧと拡散層１４０ａの間には、サイドウォール絶縁体１３２が形成されている。従って、シリサイド化工程において、シリサイド膜１５２とシリサイド膜１５３とのショートが防止される。更に、ワードゲートＷＧと拡散層１４０ｂの間には、サイドウォール絶縁体１３３が形成されている。従って、シリサイド化工程において、シリサイド膜１５１とシリサイド膜１５４とのショートが防止される。
次に、図１１に示されるように、全面に保護絶縁膜１６０（例：ＳｉＮ膜）が形成された後、その保護絶縁膜１６０のエッチバックが行われる。シリサイド膜１５１やシリサイド膜１５２は、保護絶縁膜１６０によって覆われる。
次に、図１２に示されるように、ＣＶＤ法により層間絶縁膜１７０が全面に形成される。続いて、ＣＭＰ（Chemical
Mechanical Polishing）により層間絶縁膜１７０が平坦化される。更に、フォトリソグラフィにより、層間絶縁膜１７０を貫通するコンタクト１８０ａ、１８０ｂが形成される。コンタクト１８０ａは、拡散層１４０ａ上のシリサイド膜１５３につながるように形成され、コンタクト１８０ｂは、拡散層１４０ｂ上のシリサイド膜１５４につながるように形成される。その後、ワードゲートＷＧ及びコントロールゲートＣＧのそれぞれにつながるワード線や、コンタクト１８０ａ及びコンタクト１８０ｂのそれぞれにつながるビット線、及び上層配線などが形成される。
１−３．効果
本実施の形態によれば、ワードゲートＷＧ及びコントロールゲートＣＧが、エッチバック技術によって自己整合的に形成される。従って、フォトリソグラフィ技術の場合と比較して、メモリセルの面積が低減される。
また、本実施の形態によれば、コントロールゲートＣＧやワードゲートＷＧの上面がシリサイド化されている。従って、コントロールゲートＣＧ及びワードゲートＷＧの電位を所定の読み出し電位まで素早く上げることが可能となる。すなわち、データ読み出し速度が向上する。
更に、本実施の形態によれば、ワードゲートＷＧやコントロールゲートＣＧの傍に、サイドウォール絶縁体１３１〜１３３が形成される。その結果、シリサイド化工程において、近接するシリサイド膜間のショートが防止される。
２．第２の実施の形態
２−１．構造
図１３は、本発明の第２の実施の形態に係る不揮発性半導体メモリの構造例を示す断面図である。半導体基板２００中に、ソース／ドレインとして機能する拡散層２４０ａ及び拡散層２４０ｂが形成されている。例えば、半導体基板２００はＰ型シリコン基板（Ｐ型ウェル）であり、拡散層２４０ａ及び拡散層２４０ｂはＮ型拡散層である。拡散層２４０ａと拡散層２４０ｂとの間の半導体領域はチャネル領域である。
コントロールゲートＣＧは、チャネル領域の一部の上に、第１ゲート絶縁膜２１０を介して形成されている。ワードゲートＷＧは、チャネル領域の他の一部の上に、第２ゲート絶縁膜２２０を介して形成されている。すなわち、コントロールゲートＣＧとワードゲートＷＧは、チャネル領域上に並んで配置されており、絶縁膜を挟んで対向している。図１３の例において、コントロールゲートＣＧとワードゲートＷＧとの間に介在するその絶縁膜は、第１ゲート絶縁膜２１０と第２ゲート絶縁膜２２０である。つまり、第１ゲート絶縁膜２１０は、コントロールゲートＣＧと半導体基板２００の間からコントロールゲートＣＧとワードゲートＷＧとの間に延在しており、第２ゲート絶縁膜２２０は、ワードゲートＷＧと半導体基板２００との間からワードゲートＷＧとコントロールゲートＣＧとの間に延在している。
また、コントロールゲートＣＧとワードゲートＷＧは共に、サイドウォール形状（サイドウォール構造）を有している。これは、後述されるように、コントロールゲートＣＧ及びワードゲートＷＧがエッチバック技術により形成される結果である。図１３の例において、コントロールゲートＣＧの上面は湾曲しており、ワードゲートＷＧから離れるにつれて低くなる（半導体基板２００に近づく）。同様に、ワードゲートＷＧの上面も湾曲しており、コントロールゲートＣＧから離れるにつれて低くなる。つまり、サイドウォール形状を有するコントロールゲートＣＧとワードゲートＷＧのそれぞれの湾曲面は、互いに逆方向を向いている。また、図１３の例において、ワードゲートＷＧの最上部は、コントロールゲートＣＧの最上部よりも低くなっている。
本実施の形態において、コントロールゲートＣＧ、ワードゲートＷＧ、拡散層２４０ａ及び拡散層２４０ｂのそれぞれの上面はシリサイド化されている。具体的には、コントロールゲートＣＧの上面にはシリサイド膜２５１が形成され、ワードゲートＷＧの上面にはシリサイド膜２５２が形成されている。例えば、コントロールゲートＣＧ及びワードゲートＷＧはポリシリコンで形成され、シリサイド膜２５１、２５２はコバルトシリサイド（ＣｏＳｉ）膜である。また、拡散層２４０ａ上にはシリサイド膜２５３が形成され、拡散層２４０ｂ上にはシリサイド膜２５４が形成されている。例えば、シリサイド膜２５３、２５４はコバルトシリサイド膜である。
更に、コントロールゲートＣＧ上のシリサイド膜２５１とワードゲートＷＧ上のシリサイド膜２５２との間には、絶縁体２３１が形成されている。この絶縁体２３１は、コントロールゲートＣＧとワードゲートＷＧとの間に介在する第１ゲート絶縁膜２１０とは異なる構造であることに留意されたい。つまり、絶縁体２３１は、第１ゲート絶縁膜２１０とは異なるプロセスで別途形成される。図１３の例において、この絶縁体２３１はサイドウォール形状（サイドウォール構造）を有しており、以下「サイドウォール絶縁体２３１」と参照される。サイドウォール絶縁体２３１は、高さがコントロールゲートＣＧより低いワードゲートＷＧ上に形成されている。後述されるように、シリサイド膜２５１とシリサイド膜２５２の間に形成されるサイドウォール絶縁体２３１は、それらシリサイド膜２５１とシリサイド膜２５２とのショートを防止するために有効である。
また、ワードゲートＷＧ上のシリサイド膜２５２と拡散層２４０ａ上のシリサイド膜２５３との間には、絶縁体２３２が形成されている。更に、コントロールゲートＣＧ上のシリサイド膜２５１と拡散層２４０ｂ上のシリサイド膜２５４との間には、絶縁体２３３が形成されている。上述のサイドウォール絶縁体２３１と同様に、絶縁体２３２及び絶縁体２３３もサイドウォール形状（サイドウォール構造）を有しており、以下「サイドウォール絶縁体」と参照される。図１３の例において、サイドウォール絶縁体２３３は、半導体基板２００と接触するように形成されている。後述されるように、サイドウォール絶縁体２３２はシリサイド膜２５２とシリサイド膜２５３とのショートを防止するために有効であり、サイドウォール絶縁体２３３はシリサイド膜２５１とシリサイド膜２５４とのショートを防止するために有効である。
保護絶縁膜２６０は、シリサイド膜２５１やシリサイド膜２５２を覆うように形成されている。更に、全体を覆うように層間絶縁膜２７０が形成されている。コンタクト２８０ａは、層間絶縁膜２７０を貫通して拡散層２４０ａ上のシリサイド膜２５３に電気的につながるように形成されている。コンタクト２８０ｂは、層間絶縁膜２７０を貫通して拡散層２４０ｂ上のシリサイド膜２５４に電気的につながるように形成されている。コンタクト２８０ａ及びコンタクト２８０ｂはビット線に接続される。
本実施の形態において、コントロールゲートＣＧ側の第１ゲート絶縁膜２１０は、電荷をトラップする電荷トラップ膜である。例えば、第１ゲート絶縁膜２１０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ膜である。この場合、コントロールゲートＣＧは、ＭＯＮＯＳトランジスタのゲート電極となる。ＯＮＯ膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。このような閾値電圧の変化を利用することにより、本実施の形態に係るメモリセルは、データ「１」、「０」を不揮発的に記憶することができる。尚、図１３には、２ビット分のメモリセルが示されている。
ＯＮＯ膜への電子注入は、ＣＨＥ方式で実現される。半導体基板２００、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層２４０ａ及び拡散層２４０ｂのそれぞれに適当な電位が印加されると、拡散層２４０ａ（ソース）から拡散層２４０ｂ（ドレイン）に向けて電子が移動する。チャネル領域中の電子は、ワードゲートＷＧとコントロールゲートＣＧとの間の強電界やドレイン近傍の強電界により加速され、チャネルホットエレクトロンとなる。生成されたチャネルホットエレクトロンの一部が、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が増加する。
閾値電圧を下げるためには、ＯＮＯ膜から電子を引き抜く、あるいは、ＯＮＯ膜に正孔を注入すればよい。例えば本実施の形態では、ＯＮＯ膜に正孔が注入される（HHI: Hot Hole Injection 方式）。この場合、コントロールゲートＣＧに負電位が印加され、拡散層２４０ｂに正電位が印加され、結果としてコントロールゲートＣＧと拡散層２４０ｂとの間に強電界が発生する。その強電界が拡散層２４０ｂの端部周辺の空乏層に印加されると、その空乏層でバンド間トンネル現象が発生する。バンド間トンネル現象により、本来キャリアの存在しない空乏層中に電子正孔対が発生する。電子正孔対のうち電子は、拡散層２４０ｂの方へ引かれる。一方、電子正孔対のうち正孔（ホール）は、空乏層電界によってチャネル領域の方へ引かれる。この時、ホールは空乏層電界によって加速され、ホットホールとなる。そして、高いエネルギーを有するホットホールがコントロールゲートＣＧの負電位に引かれ、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が減少する。
メモリセルからのデータ読み出し時、半導体基板２００、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層２４０ａ及び拡散層２４０ｂのそれぞれに適当な読み出し電位が印加される。閾値電圧が高い状態では、ＭＯＮＯＳトランジスタはＯＦＦのままであり、チャネルは導通しない。一方、閾値電圧が低い状態では、ＭＯＮＯＳトランジスタはＯＮし、拡散層２４０ｂ（ソース）から拡散層２４０ａ（ドレイン）に向けて電子が移動する。従って、ソースまたはドレインにつながるビット線を流れる読み出し電流の大小に基づいて、メモリセルの記録データを判定することができる。ワードゲートＷＧやコントロールゲートＣＧの上面がシリサイド化されているため、データ読み出し速度が向上する。
２−２．製造方法
次に、本実施の形態に係る不揮発性半導体メモリの製造方法を説明する。図１４〜図２４は、図１３で示された構造の製造工程の一例を示す断面図である。
まず、図１４に示されるように、半導体基板２００上に絶縁膜２０１が形成される。例えば、半導体基板２００はＰ型シリコン基板（Ｐ型ウェル）であり、絶縁膜２０１はＳｉＯ２膜である。
次に、図１５に示されるように、所定のパターンを有するフォトレジスト２０２が絶縁膜２０１上に形成され、そのフォトレジスト２０２を用いることにより絶縁膜２０１がエッチングされる。その結果、領域Ｒ１における半導体基板２００上に、絶縁膜２０１からなる絶縁体構造２０１ａが形成される。その後、フォトレジスト２０２は除去される。
次に、図１６に示されるように、電荷トラップ膜である第１ゲート絶縁膜２１０が全面に形成される。例えば、第１ゲート絶縁膜２１０はＯＮＯ膜であり、ＣＶＤ法によりシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を順番に積層することにより形成される。このとき、領域Ｒ１外の半導体基板２００上に第１ゲート絶縁膜２１０が形成される。続いて、ＣＶＤ法により、第１ポリシリコン膜（第１ゲート材料膜）２１１が全面に形成される。第１ポリシリコン膜２１１は、コントロールゲートＣＧ用の材料膜である。続いて、第１ポリシリコン膜２１１のエッチバックが行われる。その結果、絶縁体構造２０１ａの側方の第１ゲート絶縁膜２１０上に、サイドウォール形状を有するコントロールゲートＣＧが形成される。
次に、図１７に示されるように、不要な第１ゲート絶縁膜２１０がエッチングにより除去される。その結果、第１ゲート絶縁膜２１０は、コントロールゲートＣＧを囲むＬ字形状を有するようになる。更に、領域Ｒ１における絶縁体構造２０１ａがウェットエッチングにより除去される。
次に、図１８に示されるように、ＣＶＤ法により第２ゲート絶縁膜２２０が全面に形成される。例えば、第２ゲート絶縁膜２２０はＳｉＯ２膜である。
次に、ＣＶＤ法により、第２ポリシリコン膜（第２ゲート材料膜）２２１が全面に形成される。第２ポリシリコン膜２２１は、ワードゲートＷＧ用の材料膜である。続いて、第２ポリシリコン膜２２１のエッチバックが行われる。その結果、図１９に示されるように、上述の領域Ｒ１における第２ゲート絶縁膜２２０上に、サイドウォール形状を有するワードゲートＷＧが形成される。図１９に示されるように、ワードゲートＷＧは、その最上部がコントロールゲートＣＧの最上部よりも低くなるように形成される。
このようにして、第１ゲート絶縁膜２１０及び第２ゲート絶縁膜２２０を挟んで対向するコントロールゲートＣＧとワードゲートＷＧが、エッチバック技術によって自己整合的に形成される。コントロールゲートＣＧとワードゲートＷＧは共にサイドウォール形状（サイドウォール構造）を有しており、それぞれの湾曲面は互いに逆方向を向いている。
次に、図２０に示されるように、ＣＶＤ法によって、全面に絶縁膜２３０が形成される。絶縁膜２３０は、例えばＨＴＯ膜（ＳｉＯ２膜）である。
次に、図２１に示されるように、イオン注入によって、ソース／ドレインとして機能する拡散層２４０ａ及び拡散層２４０ｂが半導体基板２００中に形成される。拡散層２４０ａはワードゲートＷＧの側方の半導体基板２００中に形成され、拡散層２４０ｂはコントロールゲートＣＧの側方の半導体基板２００中に形成される。また、上述のＳｉＯ２膜（絶縁膜２３０及び第２ゲート絶縁膜２２０）のエッチバックが行われ、サイドウォール絶縁体２３１〜２３３が形成される。サイドウォール絶縁体２３１は、高さがコントロールゲートＣＧより低いワードゲートＷＧ上に形成される。サイドウォール絶縁体２３２は、ワードゲートＷＧと拡散層２４０ａの間に形成される。サイドウォール絶縁体２３３は、コントロールゲートＣＧと拡散層２４０ｂの間に形成される。
次に、図２２に示されるように、コントロールゲートＣＧ、ワードゲートＷＧ、拡散層２４０ａ及び拡散層２４０ｂのそれぞれの上面が同時にシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、コントロールゲートＣＧ、ワードゲートＷＧ、拡散層２４０ａ及び拡散層２４０ｂの上面に、コバルトシリサイド膜２５１、２５２、２５３及び２５４がそれぞれ形成される。余剰なコバルト及びシリサイドがエッチングにより除去された後、より高温条件でシンタリングが実施される。その結果、最終的なシリサイド膜２５１〜２５４が完成する。
本実施の形態によれば、ワードゲートＷＧは、その最上部がコントロールゲートＣＧの最上部よりも低くなるように形成されている。また、ワードゲートＷＧ上にはサイドウォール絶縁体２３１が形成されている。従って、シリサイド化工程において、シリサイド膜２５１とシリサイド膜２５２とのショートが防止される。また、ワードゲートＷＧと拡散層２４０ａの間には、サイドウォール絶縁体２３２が形成されている。従って、シリサイド化工程において、シリサイド膜２５２とシリサイド膜２５３とのショートが防止される。更に、コントロールゲートＣＧと拡散層２４０ｂの間には、サイドウォール絶縁体２３３が形成されている。従って、シリサイド化工程において、シリサイド膜２５１とシリサイド膜２５４とのショートが防止される。
次に、図２３に示されるように、全面に保護絶縁膜２６０（例：ＳｉＮ膜）が形成された後、その保護絶縁膜２６０のエッチバックが行われる。シリサイド膜２５１やシリサイド膜２５２は、保護絶縁膜２６０によって覆われる。
次に、図２４に示されるように、ＣＶＤ法により層間絶縁膜２７０が全面に形成される。続いて、ＣＭＰにより層間絶縁膜２７０が平坦化される。更に、フォトリソグラフィにより、層間絶縁膜２７０を貫通するコンタクト２８０ａ、２８０ｂが形成される。コンタクト２８０ａは、拡散層２４０ａ上のシリサイド膜２５３につながるように形成され、コンタクト２８０ｂは、拡散層２４０ｂ上のシリサイド膜２５４につながるように形成される。その後、コントロールゲートＣＧ及びワードゲートＷＧのそれぞれにつながるワード線や、コンタクト２８０ａ及びコンタクト２８０ｂのそれぞれにつながるビット線、及び上層配線などが形成される。
２−３．効果
本実施の形態によれば、ワードゲートＷＧ及びコントロールゲートＣＧが、エッチバック技術によって自己整合的に形成される。従って、フォトリソグラフィ技術の場合と比較して、メモリセルの面積が低減される。
また、本実施の形態によれば、コントロールゲートＣＧやワードゲートＷＧの上面がシリサイド化されている。従って、コントロールゲートＣＧ及びワードゲートＷＧの電位を所定の読み出し電位まで素早く上げることが可能となる。すなわち、データ読み出し速度が向上する。
更に、本実施の形態によれば、ワードゲートＷＧやコントロールゲートＣＧの傍に、サイドウォール絶縁体２３１〜２３３が形成される。その結果、シリサイド化工程において、近接するシリサイド膜間のショートが防止される。
３．第３の実施の形態
３−１．構造
図２５は、本発明の第３の実施の形態に係る不揮発性半導体メモリの構造例を示す断面図である。半導体基板３００中に、ソース／ドレインとして機能する拡散層３４０ａ及び拡散層３４０ｂが形成されている。例えば、半導体基板３００はＰ型シリコン基板（Ｐ型ウェル）であり、拡散層３４０ａ及び拡散層３４０ｂはＮ型拡散層である。拡散層３４０ａと拡散層３４０ｂとの間の半導体領域はチャネル領域である。
コントロールゲートＣＧは、チャネル領域の一部の上に、第１ゲート絶縁膜３１０を介して形成されている。ワードゲートＷＧは、チャネル領域の他の一部の上に、第２ゲート絶縁膜３２０を介して形成されている。すなわち、コントロールゲートＣＧとワードゲートＷＧは、チャネル領域上に並んで配置されており、絶縁膜を挟んで対向している。図２５の例において、コントロールゲートＣＧとワードゲートＷＧとの間に介在するその絶縁膜は、第１ゲート絶縁膜３１０と第２ゲート絶縁膜３２０である。つまり、第１ゲート絶縁膜３１０は、コントロールゲートＣＧと半導体基板３００の間からコントロールゲートＣＧとワードゲートＷＧとの間に延在しており、第２ゲート絶縁膜３２０は、ワードゲートＷＧと半導体基板３００との間からワードゲートＷＧとコントロールゲートＣＧとの間に延在している。
また、コントロールゲートＣＧとワードゲートＷＧは共に、サイドウォール形状（サイドウォール構造）を有している。これは、後述されるように、コントロールゲートＣＧ及びワードゲートＷＧがエッチバック技術により形成される結果である。図２５の例において、コントロールゲートＣＧの上面は湾曲しており、ワードゲートＷＧから離れるにつれて低くなる（半導体基板３００に近づく）。同様に、ワードゲートＷＧの上面も湾曲しており、コントロールゲートＣＧから離れるにつれて低くなる。つまり、サイドウォール形状を有するコントロールゲートＣＧとワードゲートＷＧのそれぞれの湾曲面は、互いに逆方向を向いている。また、図２５の例において、コントロールゲートＣＧの最上部は、ワードゲートＷＧの最上部よりも低くなっている。
本実施の形態において、コントロールゲートＣＧ、ワードゲートＷＧ、拡散層３４０ａ及び拡散層３４０ｂのそれぞれの上面はシリサイド化されている。具体的には、コントロールゲートＣＧの上面にはシリサイド膜３５１が形成され、ワードゲートＷＧの上面にはシリサイド膜３５３が形成されている。例えば、コントロールゲートＣＧ及びワードゲートＷＧはポリシリコンで形成され、シリサイド膜３５１、３５３はコバルトシリサイド（ＣｏＳｉ）膜である。また、拡散層３４０ａ上にはシリサイド膜３５２が形成され、拡散層３４０ｂ上にはシリサイド膜３５４が形成されている。例えば、シリサイド膜３５２、３５４はコバルトシリサイド膜である。
また、コントロールゲートＣＧ上のシリサイド膜３５１と拡散層３４０ａ上のシリサイド膜３５２との間には、絶縁体３３２が形成されている。更に、ワードゲートＷＧ上のシリサイド膜３５３と拡散層３４０ｂ上のシリサイド膜３５４との間には、絶縁体３６１が形成されている。図２５の例において、絶縁体３３２及び絶縁体３６１はサイドウォール形状（サイドウォール構造）を有しており、以下「サイドウォール絶縁体」と参照される。サイドウォール絶縁体３３２、３６１は、半導体基板３００と接触するように形成されている。後述されるように、サイドウォール絶縁体３３２はシリサイド膜３５１とシリサイド膜３５２とのショートを防止するために有効であり、サイドウォール絶縁体３６１はシリサイド膜３５３とシリサイド膜３５４とのショートを防止するために有効である。
保護絶縁膜３３３は、シリサイド膜３５１を覆うように形成されている。シリサイド膜３５２及び保護絶縁膜３３３上には、プラグ３３５が形成されている。つまり、シリサイド膜３５１とプラグ３３５との間には保護絶縁膜３３３が介在している。プラグ３３５は、例えばＤＯＰＯＳ（Doped Polysilicon）膜である。プラグ３３５の上面は、ワードゲートＷＧの最上部よりも低くなっている。絶縁膜３３６は、プラグ３３５上に形成されている。
更に、全体を覆うように層間絶縁膜３７０が形成されている。コンタクト３８０ａは、層間絶縁膜３７０及び絶縁膜３３６を貫通してプラグ３３５につながるように形成されている。つまり、コンタクト３８０ａは、拡散層３４０ａ上のシリサイド膜３５２に電気的に接続されている。コンタクト３８０ｂは、層間絶縁膜３７０を貫通して拡散層３４０ｂ上のシリサイド膜３５４に電気的につながるように形成されている。コンタクト３８０ａ及びコンタクト３８０ｂはビット線に接続される。
本実施の形態において、コントロールゲートＣＧ側の第１ゲート絶縁膜３１０は、電荷をトラップする電荷トラップ膜である。例えば、第１ゲート絶縁膜３１０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ膜である。この場合、コントロールゲートＣＧは、ＭＯＮＯＳトランジスタのゲート電極となる。ＯＮＯ膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。このような閾値電圧の変化を利用することにより、本実施の形態に係るメモリセルは、データ「１」、「０」を不揮発的に記憶することができる。尚、図２５には、２ビット分のメモリセルが示されている。
ＯＮＯ膜への電子注入は、ＣＨＥ方式で実現される。半導体基板３００、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層３４０ａ及び拡散層３４０ｂのそれぞれに適当な電位が印加されると、拡散層３４０ｂ（ソース）から拡散層３４０ａ（ドレイン）に向けて電子が移動する。チャネル領域中の電子は、ワードゲートＷＧとコントロールゲートＣＧとの間の強電界やドレイン近傍の強電界により加速され、チャネルホットエレクトロンとなる。生成されたチャネルホットエレクトロンの一部が、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が増加する。
閾値電圧を下げるためには、ＯＮＯ膜から電子を引き抜く、あるいは、ＯＮＯ膜に正孔を注入すればよい。例えば本実施の形態では、ＯＮＯ膜に正孔が注入される（HHI: Hot Hole Injection 方式）。この場合、コントロールゲートＣＧに負電位が印加され、拡散層３４０ａに正電位が印加され、結果としてコントロールゲートＣＧと拡散層３４０ａとの間に強電界が発生する。その強電界が拡散層３４０ａの端部周辺の空乏層に印加されると、その空乏層でバンド間トンネル現象が発生する。バンド間トンネル現象により、本来キャリアの存在しない空乏層中に電子正孔対が発生する。電子正孔対のうち電子は、拡散層３４０ａの方へ引かれる。一方、電子正孔対のうち正孔（ホール）は、空乏層電界によってチャネル領域の方へ引かれる。この時、ホールは空乏層電界によって加速され、ホットホールとなる。そして、高いエネルギーを有するホットホールがコントロールゲートＣＧの負電位に引かれ、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が減少する。
メモリセルからのデータ読み出し時、半導体基板３００、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層３４０ａ及び拡散層３４０ｂのそれぞれに適当な読み出し電位が印加される。閾値電圧が高い状態では、ＭＯＮＯＳトランジスタはＯＦＦのままであり、チャネルは導通しない。一方、閾値電圧が低い状態では、ＭＯＮＯＳトランジスタはＯＮし、拡散層３４０ａ（ソース）から拡散層３４０ｂ（ドレイン）に向けて電子が移動する。従って、ソースまたはドレインにつながるビット線を流れる読み出し電流の大小に基づいて、メモリセルの記録データを判定することができる。ワードゲートＷＧやコントロールゲートＣＧの上面がシリサイド化されているため、データ読み出し速度が向上する。
３−２．製造方法
次に、本実施の形態に係る不揮発性半導体メモリの製造方法を説明する。図２６〜図４０は、図２５で示された構造の製造工程の一例を示す断面図である。
まず、図２６に示されるように、半導体基板３００上に絶縁膜３０１が形成される。例えば、半導体基板３００はＰ型シリコン基板（Ｐ型ウェル）であり、絶縁膜３０１は熱酸化法により形成されるＳｉＯ２膜である。更に、絶縁膜３０１上に絶縁膜３０２が形成される。例えば、絶縁膜３０２は、ＣＶＤ法により形成されるＳｉＮ膜である。
次に、図２７に示されるように、領域Ｒ１に開口部を有するフォトレジスト３０３が絶縁膜３０２上に形成され、そのフォトレジスト３０３を用いることにより絶縁膜３０２がエッチングされる。その結果、領域Ｒ１において溝部３０４を有する絶縁体構造３０２ａが形成される。その後、フォトレジスト３０３は除去される。更に、絶縁体構造３０２ａをマスクとして用いるウェットエッチングにより、領域Ｒ１における絶縁膜３０１が除去される。その結果、図２８に示されるように、絶縁体構造（３０１ａ、３０２ａ）が半導体基板３００上に形成される。この絶縁体構造（３０１ａ、３０２ａ）は、領域Ｒ１において半導体基板３００に達する溝部３０４を有している。
次に、図２８に示されるように、電荷トラップ膜である第１ゲート絶縁膜３１０が全面に形成される。例えば、第１ゲート絶縁膜３１０はＯＮＯ膜であり、ＣＶＤ法によりシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を順番に積層することにより形成される。このとき、溝部３０４における半導体基板３００上に第１ゲート絶縁膜３１０が形成される。
次に、ＣＶＤ法により、第１ポリシリコン膜（第１ゲート材料膜）３１１が全面に形成される。第１ポリシリコン膜３１１は、コントロールゲートＣＧ用の材料膜である。続いて、第１ポリシリコン膜３１１のエッチバックが行われる。その結果、図２９に示されるように、溝部３０４内の第１ゲート絶縁膜３１０上に、サイドウォール形状を有するコントロールゲートＣＧが形成される。このとき、コントロールゲートＣＧは、上述の絶縁体構造（３０１ａ、３０２ａ）の上面よりも低くなるように形成される。
次に、図３０に示されるように、不要な第１ゲート絶縁膜３１０がエッチングにより除去される。その結果、第１ゲート絶縁膜３１０は、コントロールゲートＣＧを囲むＬ字形状を有するようになる。続いて、ＣＶＤ法によって全面に絶縁膜が形成される。その絶縁膜は例えばＨＴＯ膜である。更に、イオン注入によって、拡散層３４０ａが、コントロールゲートＣＧの側方の半導体基板３００中に形成される。そして、上述の絶縁膜（ＨＴＯ膜）のエッチバックが行われる。その結果、図３０に示されるように、溝部３０４の内部にサイドウォール絶縁体３３１、３３２が形成される。サイドウォール絶縁体３３１は、高さが絶縁体構造（３０１ａ、３０２ａ）よりも低いコントロールゲートＣＧ上に形成される。一方、サイドウォール絶縁体３３２は、コントロールゲートＣＧと拡散層３４０ａの間に形成され、半導体基板３００と接触している。
次に、図３１に示されるように、コントロールゲートＣＧ及び拡散層３４０ａのそれぞれの上面が同時にシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、コントロールゲートＣＧの上面にコバルトシリサイド膜３５１が形成され、拡散層３４０ａの上面にコバルトシリサイド膜３５２が形成される。その後、余剰なコバルト及びシリサイドはエッチングにより除去される。本実施の形態によれば、コントロールゲートＣＧと拡散層３４０ａの間には、サイドウォール絶縁体３３２が形成されている。従って、シリサイド化工程において、シリサイド膜３５１とシリサイド膜３５２とのショートが防止される。
次に、図３２に示されるように、全面に保護絶縁膜３３３（例：ＨＴＯ膜）が形成された後、その保護絶縁膜３３３のエッチバックが行われる。コントロールゲートＣＧ上のシリサイド膜３５１は、保護絶縁膜３３３によって覆われる。続いて、拡散層３４０ａ上のシリサイド膜３５２とつながるプラグ３３５が形成される。このプラグ３３５は、溝部３０４を埋めるように形成される。例えば、ＣＶＤ法により全面にＤＯＰＯＳ膜が形成された後、ＣＭＰによりＤＯＰＯＳ膜が平坦化される。これにより、溝部３０４を埋めるＤＯＰＯＳ膜からなるプラグ３３５が形成される。プラグ３３５とシリサイド膜３５１との間には保護絶縁膜３３３が介在している。
次に、酸化処理が実施される。これにより、プラグ３３５（ＤＯＰＯＳ膜）の上面が酸化され、図３３に示されるように絶縁膜（ＳｉＯ２膜）３３６が形成される。その結果、プラグ３３５の上面は、上述の絶縁体構造（３０１ａ、３０２ａ）の上面よりも低くなる。また、このとき、コントロールゲートＣＧ上のサイドウォール絶縁体３３１は、絶縁膜３３６と同化する。このようにして、絶縁体３３６がコントロールゲートＣＧ及びプラグ３３５上に形成される。
以上の工程により、絶縁体構造（３０１ａ、３０２ａ）の溝部３０４を埋める構造が形成される。この溝部３０４の中を埋める構造は、以下「溝部構造３３７」と参照される。溝部構造３３７は、第１ゲート絶縁膜３１０、コントロールゲートＣＧ、シリサイド膜３５１、プラグ３３５、絶縁体３３６などを含んでいる。
次に、図３４に示されるように、ウェットエッチングによって絶縁体構造３０２ａ（ＳｉＮ）が除去される。更に、エッチングによって絶縁体構造３０１ａ（ＳｉＯ２）が除去される。その結果、上述の溝部構造３３７が半導体基板３００上に残る。
次に、図３５に示されるように、ＣＶＤ法により第２ゲート絶縁膜３２０が全面に形成される。例えば、第２ゲート絶縁膜３２０はＨＴＯ膜である。続いて、ＣＶＤ法により、第２ポリシリコン膜（第２ゲート材料膜）３２１が全面に形成される。第２ポリシリコン膜３２１は、ワードゲートＷＧ用の材料膜である。
次に、第２ポリシリコン膜３２１のエッチバックが行われる。その結果、図３６に示されるように、溝部構造３３７の側方の第２ゲート絶縁膜３２０上に、サイドウォール形状を有するワードゲートＷＧが形成される。図３６に示されるように、ワードゲートＷＧは、その最上部がコントロールゲートＣＧの最上部よりも高くなるように形成される。このようにして、第１ゲート絶縁膜３１０及び第２ゲート絶縁膜３２０を挟んで対向するコントロールゲートＣＧとワードゲートＷＧが、エッチバック技術によって自己整合的に形成される。コントロールゲートＣＧとワードゲートＷＧは共にサイドウォール形状（サイドウォール構造）を有しており、それぞれの湾曲面は互いに逆方向を向いている。
また、イオン注入によって、拡散層３４０ｂが半導体基板３００中に形成される。図３６に示されるように、拡散層３４０ｂは、ワードゲートＷＧの側方の半導体基板３００中に形成される。
次に、図３７に示されるように、ワードゲートＷＧの上面がシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、ワードゲートＷＧの上面にコバルトシリサイド膜３５３が形成される。その後、余剰なコバルト及びシリサイドはエッチングにより除去される。本実施の形態によれば、コントロールゲートＣＧ上のシリサイド膜３５１は溝部構造３３７に埋め込まれている。従って、シリサイド化工程において、シリサイド膜３５１とシリサイド膜３５３とのショートが防止される。
次に、ＣＶＤ法によって全面に絶縁膜（例：ＳｉＯ２膜）が形成された後、その絶縁膜のエッチバックが行われる。その結果、図３８に示されるように、シリサイド膜３５３の横にサイドウォール絶縁体３６１が形成される。このサイドウォール絶縁体３６１は、ワードゲートＷＧと拡散層３４０ｂの間に形成され、半導体基板３００と接触している。尚、本エッチバック工程において、拡散層３４０ｂ上の第２ゲート絶縁膜３２０も除去される。
次に、図３９に示されるように、拡散層３４０ｂの上面がシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、拡散層３４０ｂの上面にコバルトシリサイド膜３５４が形成される。その後、余剰なコバルト及びシリサイドはエッチングにより除去される。本実施の形態によれば、ワードゲートＷＧと拡散層３４０ｂの間には、サイドウォール絶縁体３６１が形成されている。従って、シリサイド化工程において、シリサイド膜３５３とシリサイド膜３５４とのショートが防止される。
その後、より高温条件で最終的なシンタリングが実施される。その結果、最終的なシリサイド膜３５１〜３５４が完成する。
次に、図４０に示されるように、ＣＶＤ法により層間絶縁膜３７０が全面に形成される。続いて、ＣＭＰにより層間絶縁膜３７０が平坦化される。更に、フォトリソグラフィにより、層間絶縁膜３７０を貫通するコンタクト３８０ａ、３８０ｂが形成される。コンタクト３８０ａは、層間絶縁膜３７０及び絶縁膜３３６を貫通してプラグ３３５につながるように形成される。コンタクト３８０ｂは、拡散層３４０ｂ上のシリサイド膜３５４につながるように形成される。その後、コントロールゲートＣＧ及びワードゲートＷＧのそれぞれにつながるワード線や、コンタクト３８０ａ及びコンタクト３８０ｂのそれぞれにつながるビット線、及び上層配線などが形成される。
３−３．効果
本実施の形態によれば、ワードゲートＷＧ及びコントロールゲートＣＧが、エッチバック技術によって自己整合的に形成される。従って、フォトリソグラフィ技術の場合と比較して、メモリセルの面積が低減される。
また、本実施の形態によれば、コントロールゲートＣＧやワードゲートＷＧの上面がシリサイド化されている。従って、コントロールゲートＣＧ及びワードゲートＷＧの電位を所定の読み出し電位まで素早く上げることが可能となる。すなわち、データ読み出し速度が向上する。
更に、本実施の形態によれば、ワードゲートＷＧやコントロールゲートＣＧの傍に、サイドウォール絶縁体３３２、３６１が形成される。その結果、シリサイド化工程において、近接するシリサイド膜間のショートが防止される。
４．第４の実施の形態
４−１．構造
図４１は、本発明の第４の実施の形態に係る不揮発性半導体メモリの構造例を示す断面図である。半導体基板４００中に、ソース／ドレインとして機能する拡散層４４０ａ及び拡散層４４０ｂが形成されている。例えば、半導体基板４００はＰ型シリコン基板（Ｐ型ウェル）であり、拡散層４４０ａ及び拡散層４４０ｂはＮ型拡散層である。拡散層４４０ａと拡散層４４０ｂとの間の半導体領域はチャネル領域である。
ワードゲートＷＧは、チャネル領域の一部の上に、第１ゲート絶縁膜４１０を介して形成されている。コントロールゲートＣＧは、チャネル領域の他の一部の上に、第２ゲート絶縁膜４２０を介して形成されている。すなわち、ワードゲートＷＧとコントロールゲートＣＧは、チャネル領域上に並んで配置されており、絶縁膜を挟んで対向している。図４１の例において、ワードゲートＷＧとコントロールゲートＣＧとの間に介在するその絶縁膜は、第２ゲート絶縁膜４２０である。つまり、第２ゲート絶縁膜４２０は、コントロールゲートＣＧと半導体基板４００との間からコントロールゲートＣＧとワードゲートＷＧとの間に延在している。
また、ワードゲートＷＧとコントロールゲートＣＧは共に、サイドウォール形状（サイドウォール構造）を有している。これは、後述されるように、ワードゲートＷＧ及びコントロールゲートＣＧがエッチバック技術により形成される結果である。図４１の例において、ワードゲートＷＧの上面は湾曲しており、コントロールゲートＣＧから離れるにつれて低くなる（半導体基板４００に近づく）。同様に、コントロールゲートＣＧの上面も湾曲しており、ワードゲートＷＧから離れるにつれて低くなる。つまり、サイドウォール形状を有するワードゲートＷＧとコントロールゲートＣＧのそれぞれの湾曲面は、互いに逆方向を向いている。また、図４１の例において、ワードゲートＷＧの最上部は、コントロールゲートＣＧの最上部よりも低くなっている。
本実施の形態において、ワードゲートＷＧ、コントロールゲートＣＧ、拡散層４４０ａ及び拡散層４４０ｂのそれぞれの上面はシリサイド化されている。具体的には、ワードゲートＷＧの上面にはシリサイド膜４５１が形成され、コントロールゲートＣＧの上面にはシリサイド膜４５３が形成されている。例えば、ワードゲートＷＧ及びコントロールゲートＣＧはポリシリコンで形成され、シリサイド膜４５１、４５３はコバルトシリサイド（ＣｏＳｉ）膜である。また、拡散層４４０ａ上にはシリサイド膜４５２が形成され、拡散層４４０ｂ上にはシリサイド膜４５４が形成されている。例えば、シリサイド膜４５２、４５４はコバルトシリサイド膜である。
また、ワードゲートＷＧ上のシリサイド膜４５１と拡散層４４０ａ上のシリサイド膜４５２との間には、絶縁体４３２が形成されている。更に、コントロールゲートＣＧ上のシリサイド膜４５３と拡散層４４０ｂ上のシリサイド膜４５４との間には、絶縁体４６１が形成されている。図４１の例において、絶縁体４３２及び絶縁体４６１はサイドウォール形状（サイドウォール構造）を有しており、以下「サイドウォール絶縁体」と参照される。サイドウォール絶縁体４３２、４６１は、半導体基板４００と接触するように形成されている。後述されるように、サイドウォール絶縁体４３２はシリサイド膜４５１とシリサイド膜４５２とのショートを防止するために有効であり、サイドウォール絶縁体４６１はシリサイド膜４５３とシリサイド膜４５４とのショートを防止するために有効である。
保護絶縁膜４３３は、シリサイド膜４５１を覆うように形成されている。シリサイド膜４５２及び保護絶縁膜４３３上には、プラグ４３５が形成されている。つまり、シリサイド膜４５１とプラグ４３５との間には保護絶縁膜４３３が介在している。プラグ４３５は、例えばＤＯＰＯＳ膜である。プラグ４３５の上面は、コントロールゲートＣＧの最上部よりも低くなっている。絶縁膜４３６は、プラグ４３５上に形成されている。
更に、全体を覆うように層間絶縁膜４７０が形成されている。コンタクト４８０ａは、層間絶縁膜４７０及び絶縁膜４３６を貫通してプラグ４３５につながるように形成されている。つまり、コンタクト４８０ａは、拡散層４４０ａ上のシリサイド膜４５２に電気的に接続されている。コンタクト４８０ｂは、層間絶縁膜４７０を貫通して拡散層４４０ｂ上のシリサイド膜４５４に電気的につながるように形成されている。コンタクト４８０ａ及びコンタクト４８０ｂはビット線に接続される。
本実施の形態において、コントロールゲートＣＧ側の第２ゲート絶縁膜４２０は、電荷をトラップする電荷トラップ膜である。例えば、第２ゲート絶縁膜４２０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ膜である。この場合、コントロールゲートＣＧは、ＭＯＮＯＳトランジスタのゲート電極となる。ＯＮＯ膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。このような閾値電圧の変化を利用することにより、本実施の形態に係るメモリセルは、データ「１」、「０」を不揮発的に記憶することができる。尚、図４１には、２ビット分のメモリセルが示されている。
ＯＮＯ膜への電子注入は、ＣＨＥ方式で実現される。半導体基板４００、コントロールゲートＣＧ、ワードゲートＷＧ、拡散層４４０ａ及び拡散層４４０ｂのそれぞれに適当な電位が印加されると、拡散層４４０ａ（ソース）から拡散層４４０ｂ（ドレイン）に向けて電子が移動する。チャネル領域中の電子は、コントロールゲートＣＧとワードゲートＷＧとの間の強電界やドレイン近傍の強電界により加速され、チャネルホットエレクトロンとなる。生成されたチャネルホットエレクトロンの一部が、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が増加する。
閾値電圧を下げるためには、ＯＮＯ膜から電子を引き抜く、あるいは、ＯＮＯ膜に正孔を注入すればよい。例えば本実施の形態では、ＯＮＯ膜に正孔が注入される（HHI: Hot Hole Injection 方式）。この場合、コントロールゲートＣＧに負電位が印加され、拡散層４４０ｂに正電位が印加され、結果としてコントロールゲートＣＧと拡散層４４０ｂとの間に強電界が発生する。その強電界が拡散層４４０ｂの端部周辺の空乏層に印加されると、その空乏層でバンド間トンネル現象が発生する。バンド間トンネル現象により、本来キャリアの存在しない空乏層中に電子正孔対が発生する。電子正孔対のうち電子は、拡散層４４０ｂの方へ引かれる。一方、電子正孔対のうち正孔（ホール）は、空乏層電界によってチャネル領域の方へ引かれる。この時、ホールは空乏層電界によって加速され、ホットホールとなる。そして、高いエネルギーを有するホットホールがコントロールゲートＣＧの負電位に引かれ、コントロールゲートＣＧ下のＯＮＯ膜に注入される。その結果、ＭＯＮＯＳトランジスタの閾値電圧が減少する。
メモリセルからのデータ読み出し時、半導体基板４００、コントロールゲートＣＧ、ワードゲートＷＧ、拡散層４４０ａ及び拡散層４４０ｂのそれぞれに適当な読み出し電位が印加される。閾値電圧が高い状態では、ＭＯＮＯＳトランジスタはＯＦＦのままであり、チャネルは導通しない。一方、閾値電圧が低い状態では、ＭＯＮＯＳトランジスタはＯＮし、拡散層４４０ｂ（ソース）から拡散層４４０ａ（ドレイン）に向けて電子が移動する。従って、ソースまたはドレインにつながるビット線を流れる読み出し電流の大小に基づいて、メモリセルの記録データを判定することができる。コントロールゲートＣＧやワードゲートＷＧの上面がシリサイド化されているため、データ読み出し速度が向上する。
４−２．製造方法
次に、本実施の形態に係る不揮発性半導体メモリの製造方法を説明する。図４２〜図５６は、図４１で示された構造の製造工程の一例を示す断面図である。
まず、図４２に示されるように、半導体基板４００上に絶縁膜４０１が形成される。例えば、半導体基板４００はＰ型シリコン基板（Ｐ型ウェル）であり、絶縁膜４０１は熱酸化法により形成されるＳｉＯ２膜である。更に、絶縁膜４０１上に絶縁膜４０２が形成される。例えば、絶縁膜４０２は、ＣＶＤ法により形成されるＳｉＮ膜である。
次に、図４３に示されるように、領域Ｒ１に開口部を有するフォトレジスト４０３が絶縁膜４０２上に形成され、そのフォトレジスト４０３を用いることにより絶縁膜４０２がエッチングされる。その結果、領域Ｒ１において溝部４０４を有する絶縁体構造４０２ａが形成される。その後、フォトレジスト４０３は除去される。更に、絶縁体構造４０２ａをマスクとして用いるウェットエッチングにより、領域Ｒ１における絶縁膜４０１が除去される。その結果、図４４に示されるように、絶縁体構造（４０１ａ、４０２ａ）が半導体基板４００上に形成される。この絶縁体構造（４０１ａ、４０２ａ）は、領域Ｒ１において半導体基板４００に達する溝部４０４を有している。
次に、図４４に示されるように、溝部４０４における半導体基板４００上に第１ゲート絶縁膜４１０が形成される。例えば、第１ゲート絶縁膜４１０は、熱酸化法により形成されるＳｉＯ２膜である。
次に、ＣＶＤ法により、第１ポリシリコン膜（第１ゲート材料膜）４１１が全面に形成される。第１ポリシリコン膜４１１は、ワードゲートＷＧ用の材料膜である。続いて、第１ポリシリコン膜４１１のエッチバックが行われる。その結果、図４５に示されるように、溝部４０４内の第１ゲート絶縁膜４１０上に、サイドウォール形状を有するワードゲートＷＧが形成される。このとき、ワードゲートＷＧは、上述の絶縁体構造（４０１ａ、４０２ａ）の上面よりも低くなるように形成される。
次に、ＣＶＤ法によって全面に絶縁膜が形成される。その絶縁膜は例えばＨＴＯ膜である。更に、イオン注入によって、拡散層４４０ａが、ワードゲートＷＧの側方の半導体基板４００中に形成される。そして、上述の絶縁膜（ＨＴＯ膜）のエッチバックが行われる。その結果、図４６に示されるように、溝部４０４の内部にサイドウォール絶縁体４３１、４３２が形成される。サイドウォール絶縁体４３１は、高さが絶縁体構造（４０１ａ、４０２ａ）よりも低いワードゲートＷＧ上に形成される。一方、サイドウォール絶縁体４３２は、ワードゲートＷＧと拡散層４４０ａの間に形成され、半導体基板４００と接触している。
次に、図４７に示されるように、ワードゲートＷＧ及び拡散層４４０ａのそれぞれの上面が同時にシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、ワードゲートＷＧの上面にコバルトシリサイド膜４５１が形成され、拡散層４４０ａの上面にコバルトシリサイド膜４５２が形成される。その後、余剰なコバルト及びシリサイドはエッチングにより除去される。本実施の形態によれば、ワードゲートＷＧと拡散層４４０ａの間には、サイドウォール絶縁体４３２が形成されている。従って、シリサイド化工程において、シリサイド膜４５１とシリサイド膜４５２とのショートが防止される。
次に、図４８に示されるように、全面に保護絶縁膜４３３（例：ＨＴＯ膜）が形成された後、その保護絶縁膜４３３のエッチバックが行われる。ワードゲートＷＧ上のシリサイド膜４５１は、保護絶縁膜４３３によって覆われる。続いて、拡散層４４０ａ上のシリサイド膜４５２とつながるプラグ４３５が形成される。このプラグ４３５は、溝部４０４を埋めるように形成される。例えば、ＣＶＤ法により全面にＤＯＰＯＳ膜が形成された後、ＣＭＰによりＤＯＰＯＳ膜が平坦化される。これにより、溝部４０４を埋めるＤＯＰＯＳ膜からなるプラグ４３５が形成される。プラグ４３５とシリサイド膜４５１との間には保護絶縁膜４３３が介在している。
次に、酸化処理が実施される。これにより、プラグ４３５（ＤＯＰＯＳ膜）の上面が酸化され、図４９に示されるように絶縁膜（ＳｉＯ２膜）４３６が形成される。その結果、プラグ４３５の上面は、上述の絶縁体構造（４０１ａ、４０２ａ）の上面よりも低くなる。また、このとき、ワードゲートＷＧ上のサイドウォール絶縁体４３１は、絶縁膜４３６と同化する。このようにして、絶縁体４３６がワードゲートＷＧ及びプラグ４３５上に形成される。
以上の工程により、絶縁体構造（４０１ａ、４０２ａ）の溝部４０４を埋める構造が形成される。この溝部４０４の中を埋める構造は、以下「溝部構造４３７」と参照される。溝部構造４３７は、第１ゲート絶縁膜４１０、ワードゲートＷＧ、シリサイド膜４５１、プラグ４３５、絶縁体４３６などを含んでいる。
次に、図５０に示されるように、ウェットエッチングによって絶縁体構造４０２ａ（ＳｉＮ）が除去される。更に、エッチングによって絶縁体構造４０１ａ（ＳｉＯ２）が除去される。その結果、上述の溝部構造４３７が半導体基板４００上に残る。
次に、図５１に示されるように、電荷トラップ膜である第２ゲート絶縁膜４２０が全面に形成される。例えば、第２ゲート絶縁膜４２０はＯＮＯ膜であり、ＣＶＤ法によりシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を順番に積層することにより形成される。続いて、ＣＶＤ法により、第２ポリシリコン膜（第２ゲート材料膜）４２１が全面に形成される。第２ポリシリコン膜４２１は、コントロールゲートＣＧ用の材料膜である。
次に、第２ポリシリコン膜４２１のエッチバックが行われる。その結果、図５２に示されるように、溝部構造４３７の側方の第２ゲート絶縁膜４２０上に、サイドウォール形状を有するコントロールゲートＣＧが形成される。図５２に示されるように、コントロールゲートＣＧは、その最上部がワードゲートＷＧの最上部よりも高くなるように形成される。このようにして、第２ゲート絶縁膜４２０を挟んで対向するワードゲートＷＧとコントロールゲートＣＧが、エッチバック技術によって自己整合的に形成される。ワードゲートＷＧとコントロールゲートＣＧは共にサイドウォール形状（サイドウォール構造）を有しており、それぞれの湾曲面は互いに逆方向を向いている。
また、イオン注入によって、拡散層４４０ｂが半導体基板４００中に形成される。図５２に示されるように、拡散層４４０ｂは、コントロールゲートＣＧの側方の半導体基板４００中に形成される。
次に、図５３に示されるように、コントロールゲートＣＧの上面がシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、コントロールゲートＣＧの上面にコバルトシリサイド膜４５３が形成される。その後、余剰なコバルト及びシリサイドはエッチングにより除去される。本実施の形態によれば、ワードゲートＷＧ上のシリサイド膜４５１は溝部構造４３７に埋め込まれている。従って、シリサイド化工程において、シリサイド膜４５１とシリサイド膜４５３とのショートが防止される。
次に、図５４に示されるように、不要な第２ゲート絶縁膜４２０がエッチングにより除去される。その結果、第２ゲート絶縁膜３１０は、コントロールゲートＣＧを囲むＬ字形状を有するようになる。続いて、ＣＶＤ法によって全面に絶縁膜（例：ＳｉＯ２膜）が形成された後、その絶縁膜のエッチバックが行われる。その結果、図５４に示されるように、シリサイド膜４５３の横にサイドウォール絶縁体４６１が形成される。このサイドウォール絶縁体４６１は、コントロールゲートＣＧと拡散層４４０ｂの間に形成され、半導体基板４００と接触している。
次に、図５５に示されるように、拡散層４４０ｂの上面がシリサイド化される。例えば、スパッタリングによりコバルト（Ｃｏ）膜が形成された後、予備シンタリングが実施される。その結果、拡散層４４０ｂの上面にコバルトシリサイド膜４５４が形成される。その後、余剰なコバルト及びシリサイドはエッチングにより除去される。本実施の形態によれば、コントロールゲートＣＧと拡散層４４０ｂの間には、サイドウォール絶縁体４６１が形成されている。従って、シリサイド化工程において、シリサイド膜４５３とシリサイド膜４５４とのショートが防止される。
その後、より高温条件で最終的なシンタリングが実施される。その結果、最終的なシリサイド膜４５１〜４５４が完成する。
次に、図５６に示されるように、ＣＶＤ法により層間絶縁膜４７０が全面に形成される。続いて、ＣＭＰにより層間絶縁膜４７０が平坦化される。更に、フォトリソグラフィにより、層間絶縁膜４７０を貫通するコンタクト４８０ａ、４８０ｂが形成される。コンタクト４８０ａは、層間絶縁膜４７０及び絶縁膜４３６を貫通してプラグ４３５につながるように形成される。コンタクト４８０ｂは、拡散層４４０ｂ上のシリサイド膜４５４につながるように形成される。その後、ワードゲートＷＧ及びコントロールゲートＣＧのそれぞれにつながるワード線や、コンタクト４８０ａ及びコンタクト４８０ｂのそれぞれにつながるビット線、及び上層配線などが形成される。
４−３．効果
本実施の形態によれば、コントロールゲートＣＧ及びワードゲートＷＧが、エッチバック技術によって自己整合的に形成される。従って、フォトリソグラフィ技術の場合と比較して、メモリセルの面積が低減される。
また、本実施の形態によれば、ワードゲートＷＧやコントロールゲートＣＧの上面がシリサイド化されている。従って、ワードゲートＷＧ及びコントロールゲートＣＧの電位を所定の読み出し電位まで素早く上げることが可能となる。すなわち、データ読み出し速度が向上する。
更に、本実施の形態によれば、コントロールゲートＣＧやワードゲートＷＧの傍に、サイドウォール絶縁体４３２、４６１が形成される。その結果、シリサイド化工程において、近接するシリサイド膜間のショートが防止される。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
１００，２００，３００，４００ 半導体基板
１０１ａ，２０１ａ，３０２ａ，４０２ａ 絶縁体構造
１１０，２１０，３１０，４１０ 第１ゲート絶縁膜
１１１，２１１，３１１，４１１ 第１ゲート材料膜
１２０，２２０，３２０，４２０ 第２ゲート絶縁膜
１２１，２２１，３２１，４２１ 第２ゲート材料膜
１３０，２３０ 絶縁膜
１３１〜１３３，２３１〜２３３ サイドウォール絶縁体
３３１，３３２，３６１，４３１，４３２，４６１
１４０，２４０，３４０，４４０ ソース、ドレイン
１５１〜１５４，２５１〜２５４，３５１〜３５４，４５１〜４５４ シリサイド膜
１６０，２６０ 保護絶縁膜
１７０，２７０，３７０，４７０ 層間絶縁膜
１８０，２８０，３８０，４８０ コンタクト
ＷＧ ワードゲート
ＣＧ コントロールゲート

Claims (16)

  1. 第１拡散層及び第２拡散層が形成された半導体基板と、
    前記第１拡散層と前記第２拡散層との間のチャネル領域上に第１ゲート絶縁膜を介して形成され、サイドウォール形状を有する第１ゲート電極と、
    前記チャネル領域上に第２ゲート絶縁膜を介して形成され、サイドウォール形状を有する第２ゲート電極と、
    前記第１ゲート電極の上面に形成された第１シリサイド膜と、
    前記第２ゲート電極の上面に形成された第２シリサイド膜と
    を備え、
    前記第１ゲート電極と前記第２ゲート電極は、前記チャネル領域上で絶縁膜を挟んで並んで配置されており、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のいずれか一方は、電荷をトラップする電荷トラップ膜である
    不揮発性半導体メモリ。
  2. 請求項１に記載の不揮発性半導体メモリであって、
    更に、前記第１シリサイド膜と前記第２シリサイド膜との間に形成された第１絶縁体を備え、
    前記第１絶縁体は、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記絶縁膜とは異なる
    不揮発性半導体メモリ。
  3. 請求項２に記載の不揮発性半導体メモリであって、
    前記第１絶縁体は、サイドウォール形状を有する
    不揮発性半導体メモリ。
  4. 請求項２又は３に記載の不揮発性半導体メモリであって、
    前記第２ゲート電極の最上部は、前記第１ゲート電極の最上部よりも低く、
    前記第１絶縁体は、前記第２ゲート電極上に形成されている
    不揮発性半導体メモリ。
  5. 請求項１乃至４のいずれか一項に記載の不揮発性半導体メモリであって、
    更に、
    前記第１拡散層上に形成された第３シリサイド膜と、
    前記第２拡散層上に形成された第４シリサイド膜と
    を備える
    不揮発性半導体メモリ。
  6. 請求項５に記載の不揮発性半導体メモリであって、
    更に、
    前記第２シリサイド膜と前記第３シリサイド膜との間に形成された第２絶縁体と、
    前記第１シリサイド膜と前記第４シリサイド膜との間に形成された第３絶縁体と
    を備え、
    前記第２絶縁体及び前記第３絶縁体は、サイドウォール形状を有する
    不揮発性半導体メモリ。
  7. 請求項６に記載の不揮発性半導体メモリであって、
    前記第２絶縁体及び前記第３絶縁体は、前記半導体基板と接触している
    不揮発性半導体メモリ。
  8. 第１領域における半導体基板上に絶縁体構造を形成することと、
    前記第１領域外の前記半導体基板上に第１ゲート絶縁膜を形成することと、
    全面に第１ゲート材料膜を形成し、前記第１ゲート材料膜をエッチバックすることによって、前記絶縁体構造の側方の前記第１ゲート絶縁膜上に第１ゲート電極を形成することと、
    前記絶縁体構造を除去することと、
    全面に第２ゲート絶縁膜を形成することと、
    全面に第２ゲート材料膜を形成し、前記第２ゲート材料膜をエッチバックすることによって、前記第１領域における前記第２ゲート絶縁膜上に第２ゲート電極を形成することと、
    前記第１ゲート電極及び前記第２ゲート電極の上面をシリサイド化することと
    を含み、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のいずれか一方は、電荷をトラップする電荷トラップ膜である
    不揮発性半導体メモリの製造方法。
  9. 請求項８に記載の不揮発性半導体メモリの製造方法であって、
    前記第２ゲート電極は、その最上部が前記第１ゲート電極の最上部よりも低くなるように形成される
    不揮発性半導体メモリの製造方法。
  10. 請求項８又は９に記載の不揮発性半導体メモリの製造方法であって、
    前記第２ゲート電極の形成後、前記シリサイド化工程の前に、全面に絶縁膜を形成し、前記絶縁膜をエッチバックすること
    を更に含む
    不揮発性半導体メモリの製造方法。
  11. 請求項１０に記載の不揮発性半導体メモリの製造方法であって、
    前記シリサイド化工程の前に、前記半導体基板中に第１拡散層及び第２拡散層を形成すること
    を更に含み、
    前記シリサイド化工程において、前記第１ゲート電極、前記第２ゲート電極、前記第１拡散層及び前記第２拡散層の上面が同時にシリサイド化される
    不揮発性半導体メモリの製造方法。
  12. 半導体基板に達する溝部を有する絶縁体構造を、前記半導体基板上に形成することと、
    前記溝部における前記半導体基板上に第１ゲート絶縁膜を形成することと、
    全面に第１ゲート材料膜を形成し、前記第１ゲート材料膜をエッチバックすることによって、前記溝部内の前記第１ゲート絶縁膜上に第１ゲート電極を形成することと、
    前記第１ゲート電極の上面をシリサイド化することと、
    前記第１ゲート絶縁膜及び前記第１ゲート電極を含み、前記溝部内を埋める溝部構造を形成することと、
    前記絶縁体構造を除去することと、
    全面に第２ゲート絶縁膜を形成することと、
    全面に第２ゲート材料膜を形成し、前記第２ゲート材料膜をエッチバックすることによって、前記溝部構造の側方の前記第２ゲート絶縁膜上に第２ゲート電極を形成することと、
    前記第２ゲート電極の上面をシリサイド化することと
    を含み、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のいずれか一方は、電荷をトラップする電荷トラップ膜である
    不揮発性半導体記憶装置の製造方法。
  13. 請求項１２に記載の不揮発性半導体メモリの製造方法であって、
    前記第１ゲート電極の形成後、前記第１ゲート電極のシリサイド化工程の前に、全面に第１絶縁膜を形成し、前記第１絶縁膜をエッチバックすること
    を更に含む
    不揮発性半導体メモリの製造方法。
  14. 請求項１３に記載の不揮発性半導体メモリの製造方法であって、
    前記第１ゲート電極の形成後、前記第１ゲート電極のシリサイド化工程の前に、前記第１ゲート電極の側方の前記半導体基板中に第１拡散層を形成すること
    を更に含み、
    前記第１ゲート電極のシリサイド化工程において、前記第１ゲート電極及び前記第１拡散層の上面が同時にシリサイド化される
    不揮発性半導体メモリの製造方法。
  15. 請求項１２乃至１４のいずれか一項に記載の不揮発性半導体メモリの製造方法であって、
    前記第２ゲート電極のシリサイド化の後、全面に第２絶縁膜を形成し、前記第２絶縁膜をエッチバックすること
    を更に含む
    不揮発性半導体メモリの製造方法。
  16. 請求項１５に記載の不揮発性半導体メモリの製造方法であって、
    前記第２ゲート電極の形成後、前記第２ゲート電極の側方の前記半導体基板中に第２拡散層を形成することと、
    前記第２絶縁膜のエッチバックの後に、前記第２拡散層の上面をシリサイド化することと
    を更に含む
    不揮発性半導体メモリの製造方法。
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