JP2014143339A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】メモリセル形成領域の第1および第2の積層構造PE1,PE2が、周辺トランジスタ形成領域の第3の積層構造PE3の高さよりも高くなるように形成された後、これらを覆うように層間絶縁層IIが形成され、研磨される。第1,第2のダミー電極PE1,PE2が第3のダミー電極PE3に比べて厚く形成される場合、第3のダミー電極PE3の上面が研磨されることにより第1,第2の電極の上面も研磨され、後の工程において当該開口部を通じて第1,第2のダミー電極PE1,PE2を確実に除去することができる。
【選択図】図9
Description
(実施の形態1)
まず一実施の形態の半導体装置に含まれるメモリセルの構成について、図1〜図3を用いて説明する。
図22を参照して、本実施の形態の半導体装置は、図2に示す実施の形態1の半導体装置と大筋で同様の構成を備えている。しかし本実施の形態においては、金属含有膜MT1〜MT3が多結晶シリコンPLYを含まず金属膜MLのみになっている点で、実施の形態1と相違する。金属膜MLはたとえば窒化チタンの薄膜である。
図23を参照して、本実施の形態においては、メモリゲート絶縁膜MIを構成するシリコン窒化膜NFの延長部において、その端部がシリコン酸化膜O1,O2の延長部の端部よりも内側に形成されている。その結果、シリコン窒化膜NFの延長部の端部はメモリゲート膜MGの端部(図23の右側の側面)よりも内側に形成されている。なおここで内側とは図23の左側(コントロールゲート膜CGの配置される側)である。
図6と同様にメモリセルの形成領域にメモリゲート絶縁膜MIと第2のダミー電極PE2とが形成された後、半導体基板SUBの主表面の、ソース領域SRよりも内側(図23における左側)に高濃度注入ソースMSが形成される。この高濃度注入ソースMSはソース領域SRなどと同様にイオン注入により形成される。高濃度注入ソースMSにおける不純物濃度は、ソース領域SRと位置的に連続するように形成される。
図24を参照して、本実施の形態、および以上に述べた各実施の形態のメモリセルFMSおよび周辺トランジスタTRは、たとえばシリコンの単結晶により形成された半導体ウェハWFRに形成されている。具体的には、半導体ウェハWFRの主表面には互いに間隔をあけて複数のチップ領域CR(素子形成領域)が行列状に配置されている。このチップ領域CRに、上記のメモリセルFMSおよび周辺トランジスタTRなどの半導体素子が形成される。なお上記の半導体基板SUBとは半導体ウェハWFRの土台としての基板を意味し、実質的に半導体ウェハWFRと半導体基板SUBとは同義である。
(1)半導体装置は、半導体基板の主表面に形成されるメモリセルと周辺トランジスタとを備える半導体装置である。上記メモリセルは、主表面に形成される第1の絶縁膜と、第1の絶縁膜の上面に接する第1の金属含有膜とが積層された第1のゲートを含む。上記メモリセルは、主表面に形成される、第1のゲートの側面に接するとともに半導体基板の主表面上にまで延びる延長部を有するように形成された第2の絶縁膜と、第2の絶縁膜の延長部の上面を含めて第2の絶縁膜に接する第2の金属含有膜とが積層された第2のゲートを含む。上記周辺トランジスタは、主表面に形成される第3の絶縁膜と、第3の絶縁膜の上面に接する第3の金属含有膜とが積層された第3のゲートを含む。上記第1、第2および第3の金属含有膜の上面は平坦な面である。
(5)(1)の半導体装置において、上記第2の絶縁膜は、第1のシリコン酸化膜と、シリコン窒化膜と、第2のシリコン酸化膜とがこの順に積層された構成を有する。
Claims (12)
- 半導体基板の主表面に形成されるメモリセルと周辺トランジスタとを含む半導体装置の製造方法であって、
前記半導体基板を準備する工程と、
前記メモリセルが形成されるメモリセル形成領域における前記主表面に、第1の絶縁膜と、前記第1の絶縁膜の上面に接する第1のダミー電極とが積層された第1の積層構造を形成する工程と、
前記メモリセル形成領域における前記主表面に、前記第1の積層構造の側面に接するとともに前記半導体基板の前記主表面上にまで延びる延長部を有するように形成された第2の絶縁膜と、前記第2の絶縁膜の前記延長部の上面を含めて前記第2の絶縁膜に接する第2のダミー電極とが積層された第2の積層構造を形成する工程と、
前記周辺トランジスタが形成される周辺トランジスタ形成領域における前記主表面に、第3の絶縁膜と、前記第3の絶縁膜の上面に接する第3のダミー電極とが積層された第3の積層構造を形成する工程と、
前記第1、第2および第3の積層構造を覆うように層間絶縁層を形成する工程と、
前記第1、第2および第3のダミー電極の上面が前記層間絶縁層から露出し、前記層間絶縁層の上面と、露出した前記第1、第2および第3のダミー電極の上面とが平坦になるように、前記層間絶縁層の一部と前記第1、第2および第3のダミー電極の上面とを研磨する工程と、
露出した前記第1、第2および第3のダミー電極を除去して第1の開口部、第2の開口部および第3の開口部のそれぞれを形成する工程と、
前記第1の開口部と前記第2の開口部と前記第3の開口部とのそれぞれに、金属含有膜および他の膜を含む金属含有積層膜を埋設することにより、第1の金属含有膜と、第2の金属含有膜と、第3の金属含有膜とを形成する工程とを備え、
前記第1および第2の積層構造の高さは前記第3の積層構造の高さよりも高くなるように形成される、半導体装置の製造方法。 - 前記第2の絶縁膜には電荷を蓄積する電荷蓄積膜を含む、請求項1に記載の半導体装置の製造方法。
- 前記電荷蓄積膜はシリコン窒化膜である、請求項2に記載の半導体装置の製造方法。
- 前記第2の絶縁膜は、第1のシリコン酸化膜と、シリコン窒化膜と、第2のシリコン酸化膜とがこの順に積層された構成を有する、請求項1に記載の半導体装置の製造方法。
- 前記シリコン窒化膜の端部は、前記第2の金属含有膜の端部よりも内側に配置される、請求項3または4に記載の半導体装置の製造方法。
- 前記第1および第2の積層構造を形成する工程の後、前記メモリセル形成領域における前記主表面に前記メモリセルのソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域にシリサイドを形成する工程とをさらに備える、請求項1に記載の半導体装置の製造方法。 - 前記第3の積層構造を形成する工程の後、前記周辺トランジスタ形成領域における前記主表面に前記周辺トランジスタのソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域にシリサイドを形成する工程とをさらに備える、請求項1に記載の半導体装置の製造方法。 - 前記第1、第2および第3の金属含有膜を形成する工程は、前記層間絶縁層の上面と、前記第1、第2および第3の開口部とに前記金属含有積層膜を堆積する工程と、前記層間絶縁層が露出するように前記金属含有積層膜を研磨する工程とを含み、
前記金属含有積層膜を研磨する工程では、前記第1の金属含有膜の上面と、前記第2の金属含有膜の上面と、前記第3の金属含有膜の上面とが同一の高さの平坦な面を形成するように研磨される、請求項1に記載の半導体装置の製造方法。 - 前記金属含有膜は窒化チタンの薄膜のみを含む、請求項1に記載の半導体装置の製造方法。
- 前記金属含有膜は、前記窒化チタンの薄膜と、多結晶シリコンの薄膜とがこの順に積層された構成を有する、請求項1に記載の半導体装置の製造方法。
- 前記第1の金属含有膜は前記第1の絶縁膜の上面に形成され、前記第1の金属含有膜は前記第1の絶縁膜より誘電率が高い誘電体膜と、前記誘電体膜の仕事関数を調整する調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記第2の金属含有膜は前記第2の絶縁膜の上面に形成され、前記第2の金属含有膜は前記誘電体膜と、前記調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記第3の金属含有膜は前記第3の絶縁膜の上面に形成され、前記第3の金属含有膜は前記誘電体膜と、前記調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記他の膜は前記誘電体膜と前記調整膜とを含む、請求項1に記載の半導体装置の製造方法。 - 前記主表面には、前記メモリセルおよび前記周辺トランジスタが形成される素子形成領域と、前記素子形成領域の周囲に形成されるダイシング領域とを有し、
前記第1または第2の積層構造を形成する工程と同時に、前記ダイシング領域に、前記第1および第2の積層構造と同じ厚みを有する構造体が形成される工程をさらに備える、請求項1に記載の半導体装置の製造方法。
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