JP2007184323A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体装置の製造方法は、制御ゲート絶縁膜4を介して制御ゲート電極5を形成する第1電極形成工程と、半導体基板1の表面に、記憶ノード絶縁膜6を形成する工程とを含む。記憶ノード絶縁膜6の表面にメモリゲート電極を形成する第2電極形成工程を含む。第2電極形成工程は、記憶ノード絶縁膜6の表面にメモリゲート電極層7aを形成する工程と、メモリゲート電極層7aの表面に、メモリゲート電極層7aよりもエッチング速度が遅い補助膜8を形成する工程と、メモリゲート電極層7aおよび補助膜に対して異方性エッチングを行なう工程とを含む。
【選択図】図8
Description
図1から図17を参照して、本発明に基づく実施の形態1における半導体装置について説明する。本実施の形態における半導体装置は、EEPROMのうち電荷蓄積膜としてONO膜を備えた不揮発性メモリである。
図18から図25を参照して、本発明に基づく実施の形態2における半導体装置について説明する。本実施の形態における半導体装置は、制御ゲート電極の両側にメモリゲート電極が形成された、いわゆる2ビットセルの不揮発性メモリである。
図26から図35を参照して、本発明に基づく実施の形態3における半導体装置について説明する。本実施の形態における半導体装置は、半導体基板の表面に電荷蓄積膜が形成され、制御ゲート電極の側面には電荷蓄積膜が形成されていない不揮発性メモリである。
図36から図43を参照して、本発明に基づく実施の形態4における半導体装置について説明する。本実施の形態における半導体装置は、MOS(Metal Oxide Semiconductor)トランジスタである。
Claims (9)
- 半導体基板の表面に第1絶縁膜を介して第1電極を形成する第1電極形成工程と、
少なくとも前記第1電極の側方の前記半導体基板の表面に、電荷蓄積膜を形成する電荷蓄積膜形成工程と、
前記電荷蓄積膜の表面に第2電極を形成する第2電極形成工程と
を含み、
前記第2電極形成工程は、前記電荷蓄積膜の表面に第2電極層を形成する工程と、
前記第2電極層の表面に、前記第2電極層よりもエッチング速度が遅い補助膜を形成する工程と、
前記第2電極層および前記補助膜に対して異方性エッチングを行なって前記第2電極を形成する工程と
を含む、半導体装置の製造方法。 - 前記電荷蓄積膜形成工程は、前記半導体基板の表面および前記第1電極の表面に電荷蓄積膜を形成する工程を含み、
前記第2電極形成工程は、前記電荷蓄積膜を覆うように前記第2電極層を形成する工程を含む、請求項1に記載の半導体装置の製造方法。 - 前記第1電極形成工程は、前記半導体基板の表面に前記電荷蓄積膜およびダミー膜を積層する工程と、
前記電荷蓄積膜および前記ダミー膜に対して、前記半導体基板の表面に到達するように開口部を形成する工程と、
前記開口部から露出した前記半導体基板の表面および前記開口部の表面に、第1絶縁膜を形成する工程と、
前記第1絶縁膜の表面に第1電極層を形成する工程と、
前記開口部の高さよりも高い部分の前記第1絶縁膜および前記第1電極層を除去して前記第1電極を形成する工程と、
前記ダミー膜を除去する工程と
を含む、請求項1または2に記載の半導体装置の製造方法。 - 半導体基板の表面に側面を有するようにダミー膜を形成する工程と、
前記半導体基板の表面に第1絶縁膜を形成する工程と、
前記第1絶縁膜の表面および前記ダミー膜の表面に、ゲート電極層を形成する工程と、
前記ゲート電極層の表面に、前記ゲート電極層よりもエッチング速度が遅い補助膜を形成する工程と、
前記ゲート電極層および前記補助膜に対して異方性エッチングを行なってゲート電極を形成する工程と、
前記ダミー膜を除去する工程と、
前記第1絶縁膜のうち、前記ゲート電極の外側の領域の部分を除去する工程と
を含む、半導体装置の製造方法。 - 半導体基板の表面に第1絶縁膜を介して配置された第1電極と、
前記第1電極の側方の前記半導体基板の表面に形成された電荷蓄積膜と、
前記電荷蓄積膜の表面に配置された第2電極と、
前記第2電極の側方に配置されたサイドウォール絶縁膜と
を備え、
前記第2電極は、断面形状において、前記第1電極に対向する表面と前記サイドウォール絶縁膜に対向する表面がほぼ平行になるように形成され、
前記第2電極は、断面形状において、上面が凹むように形成された、半導体装置。 - 前記第2電極は、製造工程において、不純物を前記半導体基板に打ち込むときに、前記不純物が前記電荷蓄積膜に到達しないような高さを有する、請求項5に記載の半導体装置。
- 前記電荷蓄積膜は、前記半導体基板と前記第2電極との間および前記第1電極と前記第2電極との間に形成され、
前記第1絶縁膜は、前記半導体基板と前記第1電極との間に形成された、請求項5または6に記載の半導体装置。 - 前記電荷蓄積膜は、前記半導体基板と前記第2電極との間に形成され、
前記第1絶縁膜は、前記半導体基板と前記第1電極との間および前記第1電極と前記第2電極との間に形成された、請求項5または6に記載の半導体装置。 - 半導体基板の表面に配置され、第1絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の断面形状において、左右の両側に形成されたサイドウォール絶縁膜と
を備え、
前記ゲート電極は、断面形状において、前記サイドウォールに対向する左右の両側の表面が互いにほぼ平行になるように形成され、
前記ゲート電極は、断面形状において、上面が凹むように形成された、半導体装置。
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