JPH0712084B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0712084B2 JPH0712084B2 JP62092220A JP9222087A JPH0712084B2 JP H0712084 B2 JPH0712084 B2 JP H0712084B2 JP 62092220 A JP62092220 A JP 62092220A JP 9222087 A JP9222087 A JP 9222087A JP H0712084 B2 JPH0712084 B2 JP H0712084B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate electrode
- silicon
- diffusion layer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Weting (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に絶縁ゲー
ト型電界効果トランジスタのゲート電極側面に側壁を形
成する工程を有する半導体装置の製造方法に関するもの
である。
ト型電界効果トランジスタのゲート電極側面に側壁を形
成する工程を有する半導体装置の製造方法に関するもの
である。
絶縁ゲート型電界効果トランジスタ（以下MOSFETと略
す）の短チャネル化もしくはゲート電極及びソース・ド
レイン拡散層のシリサイド化に伴い、ゲート電極の側面
に絶縁膜の側壁（以下サイドウォールと記す）を形成す
る必要がある。
す）の短チャネル化もしくはゲート電極及びソース・ド
レイン拡散層のシリサイド化に伴い、ゲート電極の側面
に絶縁膜の側壁（以下サイドウォールと記す）を形成す
る必要がある。
そこで、従来このサイドウォールの形成方法としては、
ゲート電極を形成した後、CVD法等により一種類の絶縁
膜を成長させ、異方性エッチングにより、前記絶縁膜を
除去し、ゲート電極の側面に絶縁膜のサイドウォールを
残すという方法がある。
ゲート電極を形成した後、CVD法等により一種類の絶縁
膜を成長させ、異方性エッチングにより、前記絶縁膜を
除去し、ゲート電極の側面に絶縁膜のサイドウォールを
残すという方法がある。
半導体基板，ゲート電極がそれぞれシリコン基板，多結
晶シリコン膜からなるとき、上述した従来の半導体装置
の製造方法では、ゲート電極側面のサイドウォールまで
の形成は、次のようなされている。ゲート電極を形成し
た後ゲート電極の両側のゲート絶縁膜をエッチング除去
し，熱酸化によりゲート電極の表面およびシリコン基板
の表面に膜厚の薄い第１の酸化シリコン膜を形成する。
これの形成目的は、ゲート電極形成加工に伴なうゲート
絶縁膜の表面荒れおよび汚染を除去し，さらに低濃度拡
散層を形成する際のシリコン基板の汚染や欠陥等を防止
することにある。この第１の酸化シリコン膜が薄いの
は、ゲート電極と低濃度拡散層とがオフセットになるの
を防ぐためである。第１の酸化シリコン膜より膜厚の厚
い第２の酸化シリコン膜を気相成長法により全面に形成
し、酸化シリコン膜の異方性エッチングを行ない、第２
の酸化シリコン膜をゲート電極の側面に残置する。この
異方性エッチングは、低濃度拡散層表面の第１の酸化シ
リコン膜が完全に除去されるまで行なわれる。第２の酸
化シリコン膜の膜厚が第１の酸化シリコン膜の膜厚より
厚くするのは、高濃度拡散層がゲート電極に対してオフ
セットになる必要があるからである。
晶シリコン膜からなるとき、上述した従来の半導体装置
の製造方法では、ゲート電極側面のサイドウォールまで
の形成は、次のようなされている。ゲート電極を形成し
た後ゲート電極の両側のゲート絶縁膜をエッチング除去
し，熱酸化によりゲート電極の表面およびシリコン基板
の表面に膜厚の薄い第１の酸化シリコン膜を形成する。
これの形成目的は、ゲート電極形成加工に伴なうゲート
絶縁膜の表面荒れおよび汚染を除去し，さらに低濃度拡
散層を形成する際のシリコン基板の汚染や欠陥等を防止
することにある。この第１の酸化シリコン膜が薄いの
は、ゲート電極と低濃度拡散層とがオフセットになるの
を防ぐためである。第１の酸化シリコン膜より膜厚の厚
い第２の酸化シリコン膜を気相成長法により全面に形成
し、酸化シリコン膜の異方性エッチングを行ない、第２
の酸化シリコン膜をゲート電極の側面に残置する。この
異方性エッチングは、低濃度拡散層表面の第１の酸化シ
リコン膜が完全に除去されるまで行なわれる。第２の酸
化シリコン膜の膜厚が第１の酸化シリコン膜の膜厚より
厚くするのは、高濃度拡散層がゲート電極に対してオフ
セットになる必要があるからである。
このため、従来の製造方法では、以下の欠点があった。
第２の酸化シリコン膜の形成が気相成長法によるため、
ウェーハ内での膜厚のばらつきは無視できない。上記異
方性エッチングの際に、膜厚の薄い部分では膜厚の厚い
部分より早く低濃度拡散層表面が露出し、他の部分より
早くサイドウォールが形成される。この部分でのローデ
ィング効果により、このサイドウォールの（横方向の）
エッチングが進行することになる。その結果、従来の製
造方法では、サイドウォールの厚さのばらつきが、気相
成長法による酸化シリコン膜の膜厚のばらつきをうわま
わるという欠点があった。
第２の酸化シリコン膜の形成が気相成長法によるため、
ウェーハ内での膜厚のばらつきは無視できない。上記異
方性エッチングの際に、膜厚の薄い部分では膜厚の厚い
部分より早く低濃度拡散層表面が露出し、他の部分より
早くサイドウォールが形成される。この部分でのローデ
ィング効果により、このサイドウォールの（横方向の）
エッチングが進行することになる。その結果、従来の製
造方法では、サイドウォールの厚さのばらつきが、気相
成長法による酸化シリコン膜の膜厚のばらつきをうわま
わるという欠点があった。
また、上記異方性エッチングとしては一般に反応性イオ
ンエッチングが用いられているが、このエッチングによ
りエッチングの最終段階でソース・ドレイン拡散層領域
に相当する半導体基板表面がエッチング雰囲気にさらさ
れるため、このシリコン基板がエッチングされたり、汚
染，欠陥等が生じたりして、ソース・ドレイン拡散層の
リーク電流が増大してしまうという欠点があった。
ンエッチングが用いられているが、このエッチングによ
りエッチングの最終段階でソース・ドレイン拡散層領域
に相当する半導体基板表面がエッチング雰囲気にさらさ
れるため、このシリコン基板がエッチングされたり、汚
染，欠陥等が生じたりして、ソース・ドレイン拡散層の
リーク電流が増大してしまうという欠点があった。
本発明の目的は、絶縁ゲート型電界効果トランジスタの
サイドウォールの形成において、ソース・ドレイン拡散
層領域に相当する半導体基板表面にダメージを与えるこ
とがなく、リーク電流の少ないソース・ドレイン拡散層
を形成できると共に、サイドウォールの幅を精度良く形
成でき、MOSFETの特性を十分制御することが可能な半導
体装置の製造方法を提供することにある。
サイドウォールの形成において、ソース・ドレイン拡散
層領域に相当する半導体基板表面にダメージを与えるこ
とがなく、リーク電流の少ないソース・ドレイン拡散層
を形成できると共に、サイドウォールの幅を精度良く形
成でき、MOSFETの特性を十分制御することが可能な半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、一導電型のシリコン
基板の表面の所定の領域にフィールド酸化膜およびゲー
ト酸化膜を形成し、多結晶シリコン膜からなるゲート電
極を形成し、このゲート電極をマスクにしてこのゲート
酸化膜をエッチング除去し、このシリコン基板の表面と
このゲート電極の表面とに熱酸化により膜厚の薄い第１
の酸化シリコン膜を形成する工程と、上記ゲート電極を
マスクにしたイオン注入法により、上記シリコン基板の
表面に逆導電型の低濃度拡散層を形成する工程と、上記
第１の酸化シリコン膜より膜厚の厚い第２の酸化シリコ
ン膜と、窒化シリコン膜とを気相成長法により全面に順
次形成する工程と、酸化シリコン膜および窒化シリコン
膜をエッチングできる異方性エッチングにより、上記低
濃度拡散層の表面を覆う上記窒化シリコン膜を少なくと
も除去し，この低濃度拡散層の表面を一様に覆う姿態を
有して上記第１の酸化シリコン膜の少なくとも一部をこ
の低濃度拡散層の表面に残置し，上記ゲート電極の側面
にこの窒化シリコン膜を残置する工程と、酸化シリコン
膜を選択的にエッチングするウェットエッチングによ
り、少なくとも上記低濃度拡散層の表面を覆う上記第１
の酸化シリコン膜を除去する工程と、上記ゲート電極の
側面に残置された上記第1,第２の酸化シリコン膜および
上記窒化シリコン膜とこのゲート電極とをマスクにした
イオン注入法により、上記シリコン基板の表面に逆導電
型の高濃度拡散層を形成する工程とを有する。
基板の表面の所定の領域にフィールド酸化膜およびゲー
ト酸化膜を形成し、多結晶シリコン膜からなるゲート電
極を形成し、このゲート電極をマスクにしてこのゲート
酸化膜をエッチング除去し、このシリコン基板の表面と
このゲート電極の表面とに熱酸化により膜厚の薄い第１
の酸化シリコン膜を形成する工程と、上記ゲート電極を
マスクにしたイオン注入法により、上記シリコン基板の
表面に逆導電型の低濃度拡散層を形成する工程と、上記
第１の酸化シリコン膜より膜厚の厚い第２の酸化シリコ
ン膜と、窒化シリコン膜とを気相成長法により全面に順
次形成する工程と、酸化シリコン膜および窒化シリコン
膜をエッチングできる異方性エッチングにより、上記低
濃度拡散層の表面を覆う上記窒化シリコン膜を少なくと
も除去し，この低濃度拡散層の表面を一様に覆う姿態を
有して上記第１の酸化シリコン膜の少なくとも一部をこ
の低濃度拡散層の表面に残置し，上記ゲート電極の側面
にこの窒化シリコン膜を残置する工程と、酸化シリコン
膜を選択的にエッチングするウェットエッチングによ
り、少なくとも上記低濃度拡散層の表面を覆う上記第１
の酸化シリコン膜を除去する工程と、上記ゲート電極の
側面に残置された上記第1,第２の酸化シリコン膜および
上記窒化シリコン膜とこのゲート電極とをマスクにした
イオン注入法により、上記シリコン基板の表面に逆導電
型の高濃度拡散層を形成する工程とを有する。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｆ）は本発明の一実施例を説明するために工
程順に示した半導体素子の縦断面図である。
（ａ）〜（ｆ）は本発明の一実施例を説明するために工
程順に示した半導体素子の縦断面図である。
まず、第１図（ａ）に示す如く、半導体基板例えばＰ型
シリコン基板101の不活性領域にｐ型不純物拡散層のチ
ャネルストッパー102及びフィールド酸化膜103を形成す
る。次に、活性領域に薄い酸化膜（ゲート酸化膜）105a
を例えば熱酸化により300Å程形成し、全面にｎ型不純
物を拡散した多結晶シリコンを成長させた後、フォトリ
ソグラフィ及びドライエッチングによりゲート電極104
を形成し、このゲート電極104の表面及びソース・ドレ
イン拡散層に相当する基板表面に膜厚の薄い第２の酸化
シリコン膜（薄酸化膜）105bを熱酸化により200Å程形
成する。次に、例えばリンを１×1014cm-2ほどイオン注
入することによりn-不純物拡散層106を形成する。
シリコン基板101の不活性領域にｐ型不純物拡散層のチ
ャネルストッパー102及びフィールド酸化膜103を形成す
る。次に、活性領域に薄い酸化膜（ゲート酸化膜）105a
を例えば熱酸化により300Å程形成し、全面にｎ型不純
物を拡散した多結晶シリコンを成長させた後、フォトリ
ソグラフィ及びドライエッチングによりゲート電極104
を形成し、このゲート電極104の表面及びソース・ドレ
イン拡散層に相当する基板表面に膜厚の薄い第２の酸化
シリコン膜（薄酸化膜）105bを熱酸化により200Å程形
成する。次に、例えばリンを１×1014cm-2ほどイオン注
入することによりn-不純物拡散層106を形成する。
次に、第１図（ｂ）に示す如く、全面に例えばCVD法に
より、後工程で形成すn+不純物拡散層をゲート電極104
からオフセットにするのに必要な（薄酸化膜105bより厚
い）膜厚を有する第２の酸化シリコン膜（CVD酸化膜）1
07を成長させ、その上に例えばCVD法により窒化シリコ
ン膜（窒化膜）108を成長させる。
より、後工程で形成すn+不純物拡散層をゲート電極104
からオフセットにするのに必要な（薄酸化膜105bより厚
い）膜厚を有する第２の酸化シリコン膜（CVD酸化膜）1
07を成長させ、その上に例えばCVD法により窒化シリコ
ン膜（窒化膜）108を成長させる。
次に、第１図（ｃ）に示す如く、窒化シリコン膜および
酸化シリコン膜をエッチングできる異方性エッチングに
より、ゲート電極104の側面に窒化膜108を残置し、他の
部分（n-不純物拡散層106表面やゲート電極104上面を覆
う部分等）の窒化膜108を選択的に除去する。この時、
窒化膜108の直ぐ下のCVD酸化膜107や薄酸化膜105bも同
時にドライエッチングされるが、CVD酸化膜107の膜厚が
厚いことからこのエッチングをCVD酸化膜107の途中で停
止することは容易であり、さらに薄酸化膜105bのみを残
置することも可能になる。このため、このエッチングで
はローディング効果を発生させずにサイドウォールを形
成することが可能になり、このローディング効果に起因
したサイドウォールの厚みのばらつきの発生も抑制され
る。次工程での酸化シリコン膜に対するウェットエッチ
ングの際のサイドウォールの上端および下端での酸化膜
のエッチング量を少なくするためには、残置する酸化シ
リコン膜（薄酸化膜105bのみ，もしくはCVD酸化膜107お
よび薄酸化膜105b）の膜厚を薄くしておくことが好まし
い。
酸化シリコン膜をエッチングできる異方性エッチングに
より、ゲート電極104の側面に窒化膜108を残置し、他の
部分（n-不純物拡散層106表面やゲート電極104上面を覆
う部分等）の窒化膜108を選択的に除去する。この時、
窒化膜108の直ぐ下のCVD酸化膜107や薄酸化膜105bも同
時にドライエッチングされるが、CVD酸化膜107の膜厚が
厚いことからこのエッチングをCVD酸化膜107の途中で停
止することは容易であり、さらに薄酸化膜105bのみを残
置することも可能になる。このため、このエッチングで
はローディング効果を発生させずにサイドウォールを形
成することが可能になり、このローディング効果に起因
したサイドウォールの厚みのばらつきの発生も抑制され
る。次工程での酸化シリコン膜に対するウェットエッチ
ングの際のサイドウォールの上端および下端での酸化膜
のエッチング量を少なくするためには、残置する酸化シ
リコン膜（薄酸化膜105bのみ，もしくはCVD酸化膜107お
よび薄酸化膜105b）の膜厚を薄くしておくことが好まし
い。
次に、第１図（ｄ）に示す如く、例えばバッファード・
フッ酸により残りの酸化膜105b等をウェットエッチング
により除去する。この時、ゲート電極104の側面に残っ
ている窒化膜108はエッチングされないため、サイドウ
ォールとしての幅は十分残される。
フッ酸により残りの酸化膜105b等をウェットエッチング
により除去する。この時、ゲート電極104の側面に残っ
ている窒化膜108はエッチングされないため、サイドウ
ォールとしての幅は十分残される。
次に、第１図（ｅ）に示す如く、ヒ素をインオ注入する
ことによりn+不純物拡散層110を形成する。その後、充
分に洗浄を行ない、露出されたn-不純物拡散層106表面
とゲート電極104上面とにCVD酸化膜107より薄い膜厚を
有する第３の酸化シリコン膜（薄酸化膜）109を、熱酸
化により形成する。薄酸化膜109を形成する目的は、次
工程で形成する層間絶縁膜がn+不純物拡散層110に直接
に接触するのを防止するためである。また、この薄酸化
膜109膜厚を薄くしおくのは、n+不純物拡散層110が形成
された部分のシリコンの結晶性を回復し，ゲート電極10
4およびn+不純物拡散層110の層抵抗の低下を少なく抑
え,n+不純物拡散層110の不純物プロファイルの変化を少
なく抑えることにある。なお、この薄酸化膜109の形成
を、n+不純物拡散層110の形成に先だって行なってもよ
い。
ことによりn+不純物拡散層110を形成する。その後、充
分に洗浄を行ない、露出されたn-不純物拡散層106表面
とゲート電極104上面とにCVD酸化膜107より薄い膜厚を
有する第３の酸化シリコン膜（薄酸化膜）109を、熱酸
化により形成する。薄酸化膜109を形成する目的は、次
工程で形成する層間絶縁膜がn+不純物拡散層110に直接
に接触するのを防止するためである。また、この薄酸化
膜109膜厚を薄くしおくのは、n+不純物拡散層110が形成
された部分のシリコンの結晶性を回復し，ゲート電極10
4およびn+不純物拡散層110の層抵抗の低下を少なく抑
え,n+不純物拡散層110の不純物プロファイルの変化を少
なく抑えることにある。なお、この薄酸化膜109の形成
を、n+不純物拡散層110の形成に先だって行なってもよ
い。
次に、第１図（ｆ）に示す如く、通常のプロセスに従い
層間絶縁膜111及びアルミニウム電極112を形成し完成す
る。
層間絶縁膜111及びアルミニウム電極112を形成し完成す
る。
第２図（ａ）〜（ｃ）は本発明の他の実施例を説明する
ために工程順に示した半導体素子の縦断面図である。
ために工程順に示した半導体素子の縦断面図である。
まず、第１図（ｄ）までのプロセスを経た後、ヒ素をイ
ンン注入することによりn+不純物拡散層110を形成す
る。
ンン注入することによりn+不純物拡散層110を形成す
る。
その後、第２図（ａ）に示す如く、全面に例えばスパッ
タ法によりチタン膜113を成長させる。
タ法によりチタン膜113を成長させる。
次に、第２図（ｂ）に示す如く例えば600℃窒素雰囲気
中での熱処理によりシリサイド化を行なう。この時、ゲ
ート電極104表面及びソース・ドレイン拡散層表面のみ
が自己整合的にシリサイド化されチタンシリサイド膜11
4が形成される。
中での熱処理によりシリサイド化を行なう。この時、ゲ
ート電極104表面及びソース・ドレイン拡散層表面のみ
が自己整合的にシリサイド化されチタンシリサイド膜11
4が形成される。
その後、第２図（ｃ）に示す如く、通常のプロセスに従
い、層間絶縁膜111及びアルミニウム電極112を形成し完
成する。
い、層間絶縁膜111及びアルミニウム電極112を形成し完
成する。
以上説明した様に本発明では、サイドウォール形成に於
いて従来行なわれている反応性イオンエッチングの最終
段階でゲート電極側面以外の部分（例えばソース・ドレ
イン拡散層領域に相当する部分）をウェットエッチング
により除去するため、ソース・ドレイン拡散層領域に相
当する半導体基板表面にダメージを与えることがなく、
リーク電流の少ないソース・ドレイン拡散層を形成でき
る。
いて従来行なわれている反応性イオンエッチングの最終
段階でゲート電極側面以外の部分（例えばソース・ドレ
イン拡散層領域に相当する部分）をウェットエッチング
により除去するため、ソース・ドレイン拡散層領域に相
当する半導体基板表面にダメージを与えることがなく、
リーク電流の少ないソース・ドレイン拡散層を形成でき
る。
また、前記ウェットエッグに於いて、本発明ではゲート
電極側面にエッチングレートの小さい窒化膜を用いるた
め、この窒化膜の下に位置する酸化膜の膜厚をコントロ
ールすることでサイドウォールの幅を精度良く形成で
き、MOSFETの特性を十分制御することが可能である。
電極側面にエッチングレートの小さい窒化膜を用いるた
め、この窒化膜の下に位置する酸化膜の膜厚をコントロ
ールすることでサイドウォールの幅を精度良く形成で
き、MOSFETの特性を十分制御することが可能である。
以上の如く、本発明により信頼性の高い集積度の向上し
た半導体装置が得られる。
た半導体装置が得られる。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めに工程順に示した半導体素子の縦断面図、第２図
（ａ）〜（ｃ）は本発明の他の実施例を説明するために
工程順に示した半導体素子の主要工程の縦断面図であ
る。 101…Ｐ型シリコン基板、102……チャネルストッパー、
103……フィールド酸化膜、104……ゲート電極、105a〜
b,109……薄酸化膜、106……n-不純物拡散層、107……C
VD酸化膜、108……窒化膜、110……n-不純物拡散層、11
1……層間絶縁膜、112……アルミニウム電極、113……
チタン膜、114……チタンシリサイド膜。
めに工程順に示した半導体素子の縦断面図、第２図
（ａ）〜（ｃ）は本発明の他の実施例を説明するために
工程順に示した半導体素子の主要工程の縦断面図であ
る。 101…Ｐ型シリコン基板、102……チャネルストッパー、
103……フィールド酸化膜、104……ゲート電極、105a〜
b,109……薄酸化膜、106……n-不純物拡散層、107……C
VD酸化膜、108……窒化膜、110……n-不純物拡散層、11
1……層間絶縁膜、112……アルミニウム電極、113……
チタン膜、114……チタンシリサイド膜。
Claims (1)
- 【請求項１】一導電型のシリコン基板の表面の所定の領
域にフィールド酸化膜およびゲート酸化膜を形成し、多
結晶シリコン膜からなるゲート電極を形成し、該ゲート
電極をマスクにして該ゲート酸化膜をエッチング除去
し、該シリコン基板の表面と該ゲート電極の表面とに熱
酸化により膜厚の薄い第１の酸化シリコン膜を形成する
工程と、 前記ゲート電極をマスクにしたイオン注入法により、前
記シリコン基板の表面に逆導電型の低濃度拡散層を形成
する工程と、 前記第１の酸化シリコン膜より膜厚の厚い第２の酸化シ
リコン膜と、窒化シリコン膜とを気相成長法により全面
に順次形成する工程と、 酸化シリコン膜および窒化シリコン膜をエッチングでき
る異方性エッチングにより、前記低濃度拡散層の表面を
覆う前記窒化シリコン膜を少なくとも除去し，該低濃度
拡散層の表面を一様に覆う姿勢を有して前記第１の酸化
シリコン膜の少なくとも一部を該低濃度拡散層の表面に
残置し，前記ゲート電極の側面に該窒化シリコン膜を残
置する工程と、 酸化シリコン膜を選択的にエッチングするウェットエッ
チングにより、少なくとも前記低濃度拡散層の表面を覆
う前記第１の酸化シリコン膜を除去する工程と、 前記ゲート電極の側面に残置された前記第１の酸化シリ
コン膜，前記第２の酸化シリコン膜および前記窒化シリ
コン膜と該ゲート電極とをマスクにしたイオン注入法に
より、前記シリコン基板の表面に逆導電型の高濃度拡散
層を形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092220A JPH0712084B2 (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092220A JPH0712084B2 (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63257231A JPS63257231A (ja) | 1988-10-25 |
| JPH0712084B2 true JPH0712084B2 (ja) | 1995-02-08 |
Family
ID=14048363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092220A Expired - Lifetime JPH0712084B2 (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712084B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978627A (en) * | 1989-02-22 | 1990-12-18 | Advanced Micro Devices, Inc. | Method of detecting the width of lightly doped drain regions |
| JPH02265250A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | 半導体装置の製造方法 |
| US5200351A (en) * | 1989-10-23 | 1993-04-06 | Advanced Micro Devices, Inc. | Method of fabricating field effect transistors having lightly doped drain regions |
| US5039621A (en) * | 1990-06-08 | 1991-08-13 | Texas Instruments Incorporated | Semiconductor over insulator mesa and method of forming the same |
| FR2663157B1 (fr) * | 1990-06-12 | 1992-08-07 | Thomson Csf | Procede d'autoalignement des contacts metalliques sur un dispositif semiconducteur et semiconducteur autoaligne. |
| US5132757A (en) * | 1990-11-16 | 1992-07-21 | Unisys Corporation | LDD field effect transistor having a large reproducible saturation current |
| TW203148B (ja) * | 1991-03-27 | 1993-04-01 | American Telephone & Telegraph | |
| JPH05160146A (ja) * | 1991-12-05 | 1993-06-25 | Sharp Corp | 半導体装置の製造方法 |
| JP2007184323A (ja) | 2006-01-04 | 2007-07-19 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61207076A (ja) * | 1985-03-12 | 1986-09-13 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-04-14 JP JP62092220A patent/JPH0712084B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63257231A (ja) | 1988-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5766999A (en) | Method for making self-aligned bipolar transistor | |
| JP3238551B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH1140817A (ja) | 半導体装置の製造方法 | |
| JPH0712084B2 (ja) | 半導体装置の製造方法 | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JP2931243B2 (ja) | 半導体素子の製造方法 | |
| JP3240174B2 (ja) | 半導体装置の製造方法 | |
| JPH11145457A (ja) | 縦型電界効果トランジスタ | |
| JP2924016B2 (ja) | Ｍｉｓ型半導体装置の製法 | |
| JP3287621B2 (ja) | 半導体装置の製造方法 | |
| JP2513312B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 | |
| JP3061892B2 (ja) | 半導体装置の製造方法 | |
| JPH01125977A (ja) | Ｍｏｓ型半導体装置 | |
| KR940005449B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JPH0557734B2 (ja) | ||
| JPH0629310A (ja) | 半導体装置及びその製造方法 | |
| JP2705583B2 (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP3408299B2 (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JP2003224271A (ja) | 半導体装置 | |
| JP2001035931A (ja) | 半導体素子の製造方法 | |
| JPH0475349A (ja) | 半導体装置の製造方法 |