JPS60145664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60145664A JPS60145664A JP127084A JP127084A JPS60145664A JP S60145664 A JPS60145664 A JP S60145664A JP 127084 A JP127084 A JP 127084A JP 127084 A JP127084 A JP 127084A JP S60145664 A JPS60145664 A JP S60145664A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係わり、特に優れた
素子特性を持つＭＯ８型半導体装置の製造方法に関する
。
素子特性を持つＭＯ８型半導体装置の製造方法に関する
。
従来、半導体素子や集積刷路、例えばＩｖｉＯ３型トラ
ンジスタは素子の特性を向上させるため所謂スケーリン
グによる素子の縮少化が行なわれてきている。これは素
子寸法を縮少しチャンネルの不純物濃度を増し、駆動電
圧を小さくすることによ９元の素子を比例縮少した局性
能の新しいトランジスタが得られる。しかし、例えば不
純物濃度を増加し、接合の深さを少さくして行くと、ゲ
ー１−’に極と、ドレインの近傍で電界が高くなり、所
謂ホットエレクトンの発生、ブレイクダウン電圧等の点
で、素子特性に悪影響を及ばずようになる。また接合の
深さを０．２触以下にすると、電極配線と、ソース・ド
レイン間のコンタクトが取りにくくなる等の問題も発生
する。
ンジスタは素子の特性を向上させるため所謂スケーリン
グによる素子の縮少化が行なわれてきている。これは素
子寸法を縮少しチャンネルの不純物濃度を増し、駆動電
圧を小さくすることによ９元の素子を比例縮少した局性
能の新しいトランジスタが得られる。しかし、例えば不
純物濃度を増加し、接合の深さを少さくして行くと、ゲ
ー１−’に極と、ドレインの近傍で電界が高くなり、所
謂ホットエレクトンの発生、ブレイクダウン電圧等の点
で、素子特性に悪影響を及ばずようになる。また接合の
深さを０．２触以下にすると、電極配線と、ソース・ド
レイン間のコンタクトが取りにくくなる等の問題も発生
する。
これらの問題に対し、ドレインを２重拡散して電界集中
を緩和したデバイス構造（Ｌｉｇｈｔｌｙｄｏｐｅｄ
Ｄｒａｉｎ構造と呼ばれている−が考え出されている。
を緩和したデバイス構造（Ｌｉｇｈｔｌｙｄｏｐｅｄ
Ｄｒａｉｎ構造と呼ばれている−が考え出されている。
これは第１図に示すように、ゲート電極を形成した後、
従来のＭＯＳと同様に、′まずＡｓ＋を打ち込む。次に
ＣＶ Ｄ （ｃｂｅｍｉｃａｌ ｖａ−ｐｏｒ ｄａｐ
ｏｓ、Ｈｉｏｎ）法を利用してＳ ｉ０２を堆積した後
、反応性ドライエツチング＝ＲＩＥ法、（Ｒｅｏ−ｃｔ
Ｉｖｅ ｔｏｎ ｅｔｃｈｉｎｇ） で、ゲート電極の
側壁にＳ ｉ０２を残す。
従来のＭＯＳと同様に、′まずＡｓ＋を打ち込む。次に
ＣＶ Ｄ （ｃｂｅｍｉｃａｌ ｖａ−ｐｏｒ ｄａｐ
ｏｓ、Ｈｉｏｎ）法を利用してＳ ｉ０２を堆積した後
、反応性ドライエツチング＝ＲＩＥ法、（Ｒｅｏ−ｃｔ
Ｉｖｅ ｔｏｎ ｅｔｃｈｉｎｇ） で、ゲート電極の
側壁にＳ ｉ０２を残す。
この後、更にＣＶＤ法により燐ガスを堆積しＰをガラス
層から拡散する。
層から拡散する。
ところが、ゲート電極の側壁にＳ ｉＯ２を形成する際
、第２図に示すようにＲＩＥ法では、５ｉＯｚとＳｉの
選択化が小さく、拡散層表面のＳｉがエツチングされた
り、深いダメージ層が形成されてしまう等、５ｔ０２形
成の加工性、再現性そして信頼性に不安を残す。
、第２図に示すようにＲＩＥ法では、５ｉＯｚとＳｉの
選択化が小さく、拡散層表面のＳｉがエツチングされた
り、深いダメージ層が形成されてしまう等、５ｔ０２形
成の加工性、再現性そして信頼性に不安を残す。
本発明の目的は、上記問題を解決し、素子の縮少化を実
現し集積度を高めるとともに、高速動作が可能な、信頼
性の高い半導体装置の製造方法を提供することにある。
現し集積度を高めるとともに、高速動作が可能な、信頼
性の高い半導体装置の製造方法を提供することにある。
本発明は、半導体装置の製造方法において、ゲート電極
を形成した後、先ず低濃度不純物を拡散する。次にこの
基板全面に第１絶縁膜を形成し、更に第２絶縁膜を形成
する。この後、ＲＩＥ法により全面エツチングを行なう
。この時、エツチング条件をコントロールすることによ
シ、エツチング速度（ＥＲ）を第１絶縁膜〈第２絶縁膜
とし、ゲート電極側壁に第１．２絶縁膜全形成すれば、
第１絶縁膜によυ拡散層表面が保護され、エツチングさ
れたり、ダメージ層の形成を未然に防ぐことができる。
を形成した後、先ず低濃度不純物を拡散する。次にこの
基板全面に第１絶縁膜を形成し、更に第２絶縁膜を形成
する。この後、ＲＩＥ法により全面エツチングを行なう
。この時、エツチング条件をコントロールすることによ
シ、エツチング速度（ＥＲ）を第１絶縁膜〈第２絶縁膜
とし、ゲート電極側壁に第１．２絶縁膜全形成すれば、
第１絶縁膜によυ拡散層表面が保護され、エツチングさ
れたり、ダメージ層の形成を未然に防ぐことができる。
この後、ＣＤＥ（Ｃｈ−ｅｍｉｃａｌ ｄｒｙｅｔｃｈ
ｉｎｇ）等により拡散層にダメージを与えずに第１絶縁
膜をエツチングした後、高濃度不純物を拡散しＬＤＤ構
造を実現する半導体装置の製造方法である。
ｉｎｇ）等により拡散層にダメージを与えずに第１絶縁
膜をエツチングした後、高濃度不純物を拡散しＬＤＤ構
造を実現する半導体装置の製造方法である。
本発明によればＬＤＤ構造実現の為、ゲート領域側壁部
に絶縁膜を形成する際（側壁残し）オーバーエツチング
による基板Ｓ４のエツチングを防ぐと共に、反応性イオ
ンエツチング等により形成されるダメージ層を無くすこ
とができるので、絶縁膜形成の加工性、再現性が良く、
シかも素子の信頼性を高めることができる。
に絶縁膜を形成する際（側壁残し）オーバーエツチング
による基板Ｓ４のエツチングを防ぐと共に、反応性イオ
ンエツチング等により形成されるダメージ層を無くすこ
とができるので、絶縁膜形成の加工性、再現性が良く、
シかも素子の信頼性を高めることができる。
以下、本発明の具体的実施例について、図面を用い説明
する。
する。
先ず第３図（８１に示すように、面方位（１００）、比
抵抗５〜１０Ω−αのＰ型シリコン基板ｌ上に、耐エツ
チングマスク兼耐イオン注入マスクとして、例えば４０
００ＸのＳｉＯ２膜２を形成し、これを素子形成領域に
のみ残して反応性イオンエツチング法によりフィールド
領域にＯｂμｍ程度の凹部を形成する。続いてＢ＋イオ
ンを５０ｋｅｙで１×１０−１３７ｃｍ３程度イオン注
入して、チャンネルストッパーとなるＰ＋層３を形成す
る。次に熱酸化膜２を除去した後、第３図（ｂｌに示す
ように、基板全面にＣＶＤ法による５ｉＣ）ｚ膜４を約
（１５μｍ又は、これより厚く堆積する。次にこの５ｉ
ＯｚＪ４４表面の凹部に、スペーサー膜として、レジス
ト膜５を写真蝕刻法により選択的に形成する。このとき
レジスト膜５の膜厚は、５ｉ０２膜４の段差と同等か又
は段差より薄く形成する。その後、流動性物質膜として
Ｐ ＩＶＩ Ａ Ｈ型レジストとポジ型レジストの混合
レジスト膜６を全面に塗布してレジス） ）Ｗ ５と５
ｔｏ２廁の表面をなだらかにする。次にフレオ／系ガス
を用いた反応性イオンエツチング法により全面エツチン
グを行なう。このときのエツチング条件は、５ｉ０２膜
４のエツチング速度が混合レジスト膜６及びレジスト膜
５のエツチング速度と同等か又は、それより大きく、例
えば２倍程度になるように設定する。
抵抗５〜１０Ω−αのＰ型シリコン基板ｌ上に、耐エツ
チングマスク兼耐イオン注入マスクとして、例えば４０
００ＸのＳｉＯ２膜２を形成し、これを素子形成領域に
のみ残して反応性イオンエツチング法によりフィールド
領域にＯｂμｍ程度の凹部を形成する。続いてＢ＋イオ
ンを５０ｋｅｙで１×１０−１３７ｃｍ３程度イオン注
入して、チャンネルストッパーとなるＰ＋層３を形成す
る。次に熱酸化膜２を除去した後、第３図（ｂｌに示す
ように、基板全面にＣＶＤ法による５ｉＣ）ｚ膜４を約
（１５μｍ又は、これより厚く堆積する。次にこの５ｉ
ＯｚＪ４４表面の凹部に、スペーサー膜として、レジス
ト膜５を写真蝕刻法により選択的に形成する。このとき
レジスト膜５の膜厚は、５ｉ０２膜４の段差と同等か又
は段差より薄く形成する。その後、流動性物質膜として
Ｐ ＩＶＩ Ａ Ｈ型レジストとポジ型レジストの混合
レジスト膜６を全面に塗布してレジス） ）Ｗ ５と５
ｔｏ２廁の表面をなだらかにする。次にフレオ／系ガス
を用いた反応性イオンエツチング法により全面エツチン
グを行なう。このときのエツチング条件は、５ｉ０２膜
４のエツチング速度が混合レジスト膜６及びレジスト膜
５のエツチング速度と同等か又は、それより大きく、例
えば２倍程度になるように設定する。
この結果、フィールド領域では、レジスト膜５がエツチ
ングに対するストッパーの役割りをし、素子形成領域の
基板表面を露出するまで工・・チングし、不要なレジス
ト膜を°除法すると、Ｓ Ｌ−（）ｚ膜４がフィールド
領域に埋込まれた構造、第３図ｔｅｌが得られる。この
後、例えば厚さ５００大のゲート酸化膜７を形成した上
に、ＣＶＤ法により厚さ０．４μｍの多結晶シリコン膳
８を形成し更に厚さ０．１μｍの５ｊ０２ ｈ ９を堆
積する。
ングに対するストッパーの役割りをし、素子形成領域の
基板表面を露出するまで工・・チングし、不要なレジス
ト膜を°除法すると、Ｓ Ｌ−（）ｚ膜４がフィールド
領域に埋込まれた構造、第３図ｔｅｌが得られる。この
後、例えば厚さ５００大のゲート酸化膜７を形成した上
に、ＣＶＤ法により厚さ０．４μｍの多結晶シリコン膳
８を形成し更に厚さ０．１μｍの５ｊ０２ ｈ ９を堆
積する。
次に写真蝕刻法により形成されたレジスト膜１０をマス
クに、先づフレオン系ガスを用いた反応性イオンエツチ
ング法でＳ ｒ ０２ｆｆｇＪをエツチングし、更にエ
ツチングガスを塩素系ガスに切替え、多結晶シリコン膜
８を連続的にエツチング加工する。この後、例えば砒素
イオン（ＡＳ） （１７４０ｋｅｖＩ×１０１５ｃｒｎ
−３でイオン注入し浅い拡散層（ｎ一層）１１を形成、
第３図ｆｄ＋の様にする。レジスト膜１０を除去した後
、第３図（ｅｌに示すように、例えばＣＶＤ法により厚
さ０．ＩＡｍのＳｉ３Ｎ４膜１２を形成し、更に厚さ０
３μｍの５ｉ０２膜１３を堆積する。その後７レオン系
ガスを用いた反応性イオンエツチング法によシ全面エツ
チングを行ない５ｉＯｚ膜９、多結晶シリコン膜８の側
壁部にＳ’０ｚｌｌ！１３を形成し、第３図（ｆｌの様
にする。（側壁残し）。
クに、先づフレオン系ガスを用いた反応性イオンエツチ
ング法でＳ ｒ ０２ｆｆｇＪをエツチングし、更にエ
ツチングガスを塩素系ガスに切替え、多結晶シリコン膜
８を連続的にエツチング加工する。この後、例えば砒素
イオン（ＡＳ） （１７４０ｋｅｖＩ×１０１５ｃｒｎ
−３でイオン注入し浅い拡散層（ｎ一層）１１を形成、
第３図ｆｄ＋の様にする。レジスト膜１０を除去した後
、第３図（ｅｌに示すように、例えばＣＶＤ法により厚
さ０．ＩＡｍのＳｉ３Ｎ４膜１２を形成し、更に厚さ０
３μｍの５ｉ０２膜１３を堆積する。その後７レオン系
ガスを用いた反応性イオンエツチング法によシ全面エツ
チングを行ない５ｉＯｚ膜９、多結晶シリコン膜８の側
壁部にＳ’０ｚｌｌ！１３を形成し、第３図（ｆｌの様
にする。（側壁残し）。
この時のエツチングは、Ｓ ｉ ３Ｎ４．１２と８１０
２膜１３のエツチング速度の比が５ｉ３Ｎｔ膜＜５ｉｅ
ｓ＋膜の条件で行なう。この後、第３図（ｇｌに示す様
に、例えばフレオン系ガスを用い。ＣＤＥ法（Ｃｈ ｅ
ｍｉ ｃａ １ｄｒｙ ｅｔｃｈｉｎｇ）によりＳ ｉ
３Ｎ４．膜１２をエツチングした後、ゲート酸化Ｈ（
Ａ７”ｆｒ：エツチング除去し、その後、例えばリンイ
オン（Ｐ＋） ｅ：１６０ＫｅＶ、２刈０１ν３でイオ
ン注入を行ない、ソース・ドレイン、その他配線層とｌ
るｎ＋Ｊｄ １４を形成する。
２膜１３のエツチング速度の比が５ｉ３Ｎｔ膜＜５ｉｅ
ｓ＋膜の条件で行なう。この後、第３図（ｇｌに示す様
に、例えばフレオン系ガスを用い。ＣＤＥ法（Ｃｈ ｅ
ｍｉ ｃａ １ｄｒｙ ｅｔｃｈｉｎｇ）によりＳ ｉ
３Ｎ４．膜１２をエツチングした後、ゲート酸化Ｈ（
Ａ７”ｆｒ：エツチング除去し、その後、例えばリンイ
オン（Ｐ＋） ｅ：１６０ＫｅＶ、２刈０１ν３でイオ
ン注入を行ない、ソース・ドレイン、その他配線層とｌ
るｎ＋Ｊｄ １４を形成する。
これによｐゲート領域の周辺には浅い拡散層１１が、ゲ
ート領域以外には濃度が高く深い拡散層１４が得られる
。この後、第３図（ｈｌに示すように絶縁膜として、例
えばＣＶＤ法により厚さ０．８μｍのＰＳＧ膜１５を堆
積し、コンタクトホール開孔後、配線材料として、例え
ば厚さ０．８μｍ（６フルやニウム［１６を蒸着し、加
工形成する。
ート領域以外には濃度が高く深い拡散層１４が得られる
。この後、第３図（ｈｌに示すように絶縁膜として、例
えばＣＶＤ法により厚さ０．８μｍのＰＳＧ膜１５を堆
積し、コンタクトホール開孔後、配線材料として、例え
ば厚さ０．８μｍ（６フルやニウム［１６を蒸着し、加
工形成する。
このよう圧して形成されたＬＤＤ構造は、第３図（ｅｌ
、（ｆ）で説明した様に、ゲート酸化膜７を残した状態
で、先ず薄いＳｉ３Ｎ４．膜１２を堆積し、＼ この上に重ねて５ｊＯｚ膜１３を形成している。
、（ｆ）で説明した様に、ゲート酸化膜７を残した状態
で、先ず薄いＳｉ３Ｎ４．膜１２を堆積し、＼ この上に重ねて５ｊＯｚ膜１３を形成している。
この後、ＲＩＥ法罠より側壁残しの工程に入るわけであ
るが、ＲＩＥ法の条件を設定（エツチング速凝Ｓ ｉ０
２＞Ｓ ｉ ３Ｎ４コすることにより、Ｓ ｉ ３Ｎ４
゜膜１２によって、ゲート酸化膜７やシリコン基板１が
保護され、第２図で説明した様に、シリコン基板１等が
エツチングされることがな（、ＲＩＥ法によるエツチン
グのダメージ層形成の心配もない。しかも５ｊａＮ４膜
１２は、ＣＤＥ法により簡単に除去でき、酸化膜との選
択比も大きく、ゲート酸化膜がエツチングされることも
ない。この様に本発明によればＬＤＤ構造形成が確実に
且つ再現性良く出来、素子の信頼性においても充分なも
のを得ることができる。
るが、ＲＩＥ法の条件を設定（エツチング速凝Ｓ ｉ０
２＞Ｓ ｉ ３Ｎ４コすることにより、Ｓ ｉ ３Ｎ４
゜膜１２によって、ゲート酸化膜７やシリコン基板１が
保護され、第２図で説明した様に、シリコン基板１等が
エツチングされることがな（、ＲＩＥ法によるエツチン
グのダメージ層形成の心配もない。しかも５ｊａＮ４膜
１２は、ＣＤＥ法により簡単に除去でき、酸化膜との選
択比も大きく、ゲート酸化膜がエツチングされることも
ない。この様に本発明によればＬＤＤ構造形成が確実に
且つ再現性良く出来、素子の信頼性においても充分なも
のを得ることができる。
第１図は、Ｌ Ｄ Ｄ ａ＃造を説明する為の断面図、
第２図は、その問題点を説明する断面図、第３図（ａｌ
〜Ｔｈｌは、本発明の一実施例の工程断面図である。 （１）・・・Ｐ型シリコン基板 （２）・・・５ｉＯｚＵ （３）・・・Ｐ層、 （４）・・・Ｓ ｉｏｚ膜、 （５）・・・レジスト膜、 （６）・・・混合レジスト膜、 （力・・・ゲート酸化膜、 （８〕・・・多結晶シリコン膜、 （９）・・・Ｓ ｉＯｚ膜、 Ｕυ・・・レジスト膜、 Ｑｌ）・・・ｎ一層 、 ＠・・・５ｉａＮ４膜、 （１３・・・Ｓ ｉＱ２膜、 αΦ・・・諦瘤、 ａυ・・・ＰＳＧ層、 （１匈ドアルミニウムい 第 １ 図 第２図 第８図
第２図は、その問題点を説明する断面図、第３図（ａｌ
〜Ｔｈｌは、本発明の一実施例の工程断面図である。 （１）・・・Ｐ型シリコン基板 （２）・・・５ｉＯｚＵ （３）・・・Ｐ層、 （４）・・・Ｓ ｉｏｚ膜、 （５）・・・レジスト膜、 （６）・・・混合レジスト膜、 （力・・・ゲート酸化膜、 （８〕・・・多結晶シリコン膜、 （９）・・・Ｓ ｉＯｚ膜、 Ｕυ・・・レジスト膜、 Ｑｌ）・・・ｎ一層 、 ＠・・・５ｉａＮ４膜、 （１３・・・Ｓ ｉＱ２膜、 αΦ・・・諦瘤、 ａυ・・・ＰＳＧ層、 （１匈ドアルミニウムい 第 １ 図 第２図 第８図
Claims (1)
- 半導体基板のフィールド絶縁膜で囲まれた素子形成領域
に、ゲート絶縁膜を介して、ゲート′電極を形成した後
、不純物拡散用窓を通して、不純物を拡散し、ソース・
ドレイン領域を形成する工程を含む半導体装置の製造方
法において、ゲート電極を形成した後、基板の素子形成
領域に第１の。低濃夏不純物を拡散し、ついで、この基
板の全面に第１の絶縁膜を形成し、次に第１の絶縁膜と
異なる第２の絶縁膜を形成する工程と、前記第２の絶縁
膜が前記第１の絶縁膜よりも速いエツチング条件で全面
をエツチングすることによって、前記ゲート電極の側壁
に前記第１および第２の絶縁膜を残存せしめる工程と、
その後、第２の高濃度不純物を前記素子形成領域に拡散
する工程とを備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP127084A JPS60145664A (ja) | 1984-01-10 | 1984-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP127084A JPS60145664A (ja) | 1984-01-10 | 1984-01-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145664A true JPS60145664A (ja) | 1985-08-01 |
Family
ID=11496759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP127084A Pending JPS60145664A (ja) | 1984-01-10 | 1984-01-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145664A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208674A (ja) * | 1986-03-08 | 1987-09-12 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS62261174A (ja) * | 1986-05-08 | 1987-11-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6376377A (ja) * | 1986-09-18 | 1988-04-06 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS63224363A (ja) * | 1987-03-13 | 1988-09-19 | Nec Corp | 半導体集積回路の製造方法 |
| JPS63257231A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 半導体装置の製造方法 |
| JPH03145136A (ja) * | 1989-10-31 | 1991-06-20 | N M B Semiconductor:Kk | Ｍｏｓ型半導体装置およびそのサイドウオール形成方法 |
| JPH04125815U (ja) * | 1991-04-23 | 1992-11-17 | 吉田工業株式会社 | コンパクト容器 |
-
1984
- 1984-01-10 JP JP127084A patent/JPS60145664A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208674A (ja) * | 1986-03-08 | 1987-09-12 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS62261174A (ja) * | 1986-05-08 | 1987-11-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6376377A (ja) * | 1986-09-18 | 1988-04-06 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS63224363A (ja) * | 1987-03-13 | 1988-09-19 | Nec Corp | 半導体集積回路の製造方法 |
| JPS63257231A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 半導体装置の製造方法 |
| JPH03145136A (ja) * | 1989-10-31 | 1991-06-20 | N M B Semiconductor:Kk | Ｍｏｓ型半導体装置およびそのサイドウオール形成方法 |
| JPH04125815U (ja) * | 1991-04-23 | 1992-11-17 | 吉田工業株式会社 | コンパクト容器 |
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