JPS63224363A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63224363A JPS63224363A JP5801487A JP5801487A JPS63224363A JP S63224363 A JPS63224363 A JP S63224363A JP 5801487 A JP5801487 A JP 5801487A JP 5801487 A JP5801487 A JP 5801487A JP S63224363 A JPS63224363 A JP S63224363A
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Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に係り、特に絶縁ゲ
ート電界効果形トランジスタ（ＭＯＳ トランジスタ
）を用いた集積回路素子の製造方法に関する。
ート電界効果形トランジスタ（ＭＯＳ トランジスタ
）を用いた集積回路素子の製造方法に関する。
従来、ＭＯＳ トランジスタの性能は、チャンネル長を
短かくすることで向上してきたが、「ホット・エレクト
ロン」等の信頼性の問題として、チャンネル長が１ミク
ロン近くでおきてきた。これを解決する方法として、ゲ
ート電極に酸化膜のサイド・ウォールを設ける方法が検
討されている。
短かくすることで向上してきたが、「ホット・エレクト
ロン」等の信頼性の問題として、チャンネル長が１ミク
ロン近くでおきてきた。これを解決する方法として、ゲ
ート電極に酸化膜のサイド・ウォールを設ける方法が検
討されている。
しかしながら、前記酸化膜サイド・ウォール方法による
ＭＯＳトラ／ジスタでは、ゲート電極の周囲Ｖζだけ酸
化膜サイド・ウォールを残し、他の部分の酸化膜を除去
するエッチ・バック工程において、ソース・ドレイン領
域の半導体表面がドライ・エッチングによりダメージを
受け、特性が劣化するという欠点があった。
ＭＯＳトラ／ジスタでは、ゲート電極の周囲Ｖζだけ酸
化膜サイド・ウォールを残し、他の部分の酸化膜を除去
するエッチ・バック工程において、ソース・ドレイン領
域の半導体表面がドライ・エッチングによりダメージを
受け、特性が劣化するという欠点があった。
本発明の目的は、前記欠点が解決され、特にソース・ド
レイン領域の半導体表面が、ドライ・工ッチ／グにより
ダメージを受ける心配がないようにする半導体集積回路
の製造方法を提供することにある。
レイン領域の半導体表面が、ドライ・工ッチ／グにより
ダメージを受ける心配がないようにする半導体集積回路
の製造方法を提供することにある。
本発明の半導体集積回路の製造方法の構成は。
ＭＯＳ トランジスタのゲート電極形成後、ソース・ド
レイン領域に熱酸化膜を成長させる工程と、シリコ／窒
化膜を成長させる工程と、異方性ドライ・エッチング法
により、ゲート電極の周囲に残すサイド・ウォールを除
き、他の前記シリコン窒化膜を除去する工程と、ドライ
−エツチングに晒された前記熱酸化膜をウェット・エッ
チング法により除去し、前記ソース・ドレイン領域の半
導体基板を膳呈させる工程とを含むことを特徴とする。
レイン領域に熱酸化膜を成長させる工程と、シリコ／窒
化膜を成長させる工程と、異方性ドライ・エッチング法
により、ゲート電極の周囲に残すサイド・ウォールを除
き、他の前記シリコン窒化膜を除去する工程と、ドライ
−エツチングに晒された前記熱酸化膜をウェット・エッ
チング法により除去し、前記ソース・ドレイン領域の半
導体基板を膳呈させる工程とを含むことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図から第６図までは、本発明の第１の実施例の半導
体集積回路の製造方法を工程順に示す断面図である。ま
ず、第１図において、ｐ形シリコ／基板１１にフィール
ド酸化膜を形成し、活性領域にゲート酸化膜１２を３０
０大成長する。しかる後、０．４μｍのポリシリコン膜
を成長した後。
体集積回路の製造方法を工程順に示す断面図である。ま
ず、第１図において、ｐ形シリコ／基板１１にフィール
ド酸化膜を形成し、活性領域にゲート酸化膜１２を３０
０大成長する。しかる後、０．４μｍのポリシリコン膜
を成長した後。
リンを添加した後、写真蝕刻法を用いてポリシリコン・
ゲート電極１３を形成し、これをマスクとしてリンのイ
オン注入法により、ｎ″″拡散層１４を形成する。
ゲート電極１３を形成し、これをマスクとしてリンのイ
オン注入法により、ｎ″″拡散層１４を形成する。
次に、ノース・ドレイン領域に熱酸化法により。
５００Ａのシリコン酸化膜１５を成長し、更にＣＶＤ法
によりシリコン窒化膜１６を２ｏｏｏＸ成長する（第２
図）。
によりシリコン窒化膜１６を２ｏｏｏＸ成長する（第２
図）。
次に、異方性プラズマ・エツチング法を用いて。
ゲートを極周囲の段差部側面（サイド・ウォール）以外
のシリコン窒化膜１６を除去する。この時、エツチング
終了時では、酸化膜１５が残った状態でスペーサのシリ
コン窒化膜１７だけを残すことができるため、エツチン
グによるソース・ドレイン領域のダメージを完全に防ぐ
ことができる。（第３図）。
のシリコン窒化膜１６を除去する。この時、エツチング
終了時では、酸化膜１５が残った状態でスペーサのシリ
コン窒化膜１７だけを残すことができるため、エツチン
グによるソース・ドレイン領域のダメージを完全に防ぐ
ことができる。（第３図）。
次に弗酸（ＨＦ） 系ウェット・エッチングにより、
ドライ・エッチングに晒された熱酸化膜１８を除去する
（第４図）。
ドライ・エッチングに晒された熱酸化膜１８を除去する
（第４図）。
次に、ソース・ドレイン領域を熱酸化法を用いて、２０
０Ａの酸化膜１９を成長させ、ひ素（Ａｓ ）イオン注
入法によＦ）ｎ＋拡散層１°Ｏを形成する（第５図）。
０Ａの酸化膜１９を成長させ、ひ素（Ａｓ ）イオン注
入法によＦ）ｎ＋拡散層１°Ｏを形成する（第５図）。
この後は、通常のＭＯＳ トランジスタ製造工程に従っ
て５層間膜３１を成長させ必要な開口を設け、アルミニ
ウム配線３２を形成して装置は完成する（第６図）。
て５層間膜３１を成長させ必要な開口を設け、アルミニ
ウム配線３２を形成して装置は完成する（第６図）。
本実施例においては、ホット・エレクトロン対策として
有効なＬＤＤ （Ｌ ｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒ
ａｉｎ）構造が何らの特性劣化なしに実現できる。
有効なＬＤＤ （Ｌ ｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒ
ａｉｎ）構造が何らの特性劣化なしに実現できる。
第７図は本発明の第２の実施例の半導体集積回路の製造
方法を示す断面図でおる。水温２の実施例では、前記第
１の実施例のｎ″′″拡散ＦＷ１１４を、第１図の工程
では形成せず、第５図の工程でｎ＋拡散層と同時に形成
している。第７図に示すこの構造は、ＤＤＤ （Ｄｏｕ
ｂｌｅ−Ｄｉｆｆｕｓｅｄ−Ｄｒａｉｎ ）構造と呼称
され、ホット・エレクトロン対策の別の一方法である。
方法を示す断面図でおる。水温２の実施例では、前記第
１の実施例のｎ″′″拡散ＦＷ１１４を、第１図の工程
では形成せず、第５図の工程でｎ＋拡散層と同時に形成
している。第７図に示すこの構造は、ＤＤＤ （Ｄｏｕ
ｂｌｅ−Ｄｉｆｆｕｓｅｄ−Ｄｒａｉｎ ）構造と呼称
され、ホット・エレクトロン対策の別の一方法である。
本実施例においても、ドライ・エッチングのダメージな
しに特性の優れたＭＯＳトランジスタが得られる。
しに特性の優れたＭＯＳトランジスタが得られる。
以上本実施例では、サイド・ウナール材としてシリコン
窒化膜を用いるため、このシリコン窒化膜の下の熱酸化
膜の膜厚を任意に選らべるため、エッチ・バックの時に
熱酸化膜が完全に除去されて半導体表面にダメージをあ
たえるという不都合なしに、シリコン・窒化膜サイド・
ウォールを形成でき、かつウェット・エッチング法によ
り、残りの熱酸化膜をサイド・ウォール形状に影Ｖを与
えずに、容易に除去できソース・ドレイン形成のための
イオン注入法による不純物導入に何ら問題がない。した
がって、信頼性が高く、特性の優れたＭＯＳトランジス
タを容易に実現できる。
窒化膜を用いるため、このシリコン窒化膜の下の熱酸化
膜の膜厚を任意に選らべるため、エッチ・バックの時に
熱酸化膜が完全に除去されて半導体表面にダメージをあ
たえるという不都合なしに、シリコン・窒化膜サイド・
ウォールを形成でき、かつウェット・エッチング法によ
り、残りの熱酸化膜をサイド・ウォール形状に影Ｖを与
えずに、容易に除去できソース・ドレイン形成のための
イオン注入法による不純物導入に何ら問題がない。した
がって、信頼性が高く、特性の優れたＭＯＳトランジス
タを容易に実現できる。
以上説明したように、本発明は、サイド−ウオールの材
料としてシリコン窒化膜を用い、残りの酸化膜をウェッ
）−エツチングで除去するため、ドライ・エッチングに
よるソース・ドレイン領域ヘのダメージを完全に防止で
き、したがって、従来ＬＤＤあるいはＤＤＤ構造による
ホット−エレクトロン耐性を企ったＭＯＳ ）ランジス
タにみられた耐圧低下あるいはリーク電流増大を完全に
おさえることができるという効果がある。
料としてシリコン窒化膜を用い、残りの酸化膜をウェッ
）−エツチングで除去するため、ドライ・エッチングに
よるソース・ドレイン領域ヘのダメージを完全に防止で
き、したがって、従来ＬＤＤあるいはＤＤＤ構造による
ホット−エレクトロン耐性を企ったＭＯＳ ）ランジス
タにみられた耐圧低下あるいはリーク電流増大を完全に
おさえることができるという効果がある。
第１図乃至第６図は本発明の第１の実施例の半導体集積
回路の製造方法を工程順に示す断面図、第７図は本発明
の第２の実施例の半導体集積回路の製造方法を示す断面
図である。
回路の製造方法を工程順に示す断面図、第７図は本発明
の第２の実施例の半導体集積回路の製造方法を示す断面
図である。
Claims (1)
- 絶縁ゲート電界効果形トランジスタのゲート電極形成後
、ソース・ドレイン領域に熱酸化膜を成長させる工程と
、シリコン窒化膜を成長させる工程と、異方性ドライ・
エッチング法により、ゲート電極の周囲に残すサイド・
ウォールを除き、他の前記シリコン窒化膜を除去する工
程と、前記ドライ・エッチングに晒された前記熱酸化膜
をウェット・エッチング法により除去し、前記ソース・
ドレイン領域の半導体基板を露呈させる工程とを含むこ
とを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5801487A JPS63224363A (ja) | 1987-03-13 | 1987-03-13 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5801487A JPS63224363A (ja) | 1987-03-13 | 1987-03-13 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63224363A true JPS63224363A (ja) | 1988-09-19 |
Family
ID=13072110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5801487A Pending JPS63224363A (ja) | 1987-03-13 | 1987-03-13 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63224363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007532001A (ja) * | 2004-03-31 | 2007-11-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | サイドウォールスペーサの形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61258476A (ja) * | 1985-05-13 | 1986-11-15 | Nec Corp | 半導体装置の製造方法 |
| JPS62105472A (ja) * | 1985-10-31 | 1987-05-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1987
- 1987-03-13 JP JP5801487A patent/JPS63224363A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61258476A (ja) * | 1985-05-13 | 1986-11-15 | Nec Corp | 半導体装置の製造方法 |
| JPS62105472A (ja) * | 1985-10-31 | 1987-05-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007532001A (ja) * | 2004-03-31 | 2007-11-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | サイドウォールスペーサの形成方法 |
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