JPS5834951B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5834951B2 JPS5834951B2 JP51023834A JP2383476A JPS5834951B2 JP S5834951 B2 JPS5834951 B2 JP S5834951B2 JP 51023834 A JP51023834 A JP 51023834A JP 2383476 A JP2383476 A JP 2383476A JP S5834951 B2 JPS5834951 B2 JP S5834951B2
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- semiconductor
- thin film
- semiconductor device
- silicon dioxide
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は絶縁基板上の半導体薄膜へのイオン注入方法の
改良に関し、特に相補型電界効果トランジスタ（以下Ｃ
−ＭＯ８）と略す）の製造において有効である。
改良に関し、特に相補型電界効果トランジスタ（以下Ｃ
−ＭＯ８）と略す）の製造において有効である。
従来絶縁基板上に形成されたＣ−ＭＯＳのうちＮチャネ
ルトランジスタには第１図に示す如くＳｉエツチング面
に生ずる寄生ＭＯ８素子、２によるリーク電流が存在す
る事は既に１９７４年度Ｅｌｅｃｔｒｏｃｈｅｍｉｃａ
ｌ ５ｏｃｉｅｔｙ ＦａｌｌＭｅｅｔｉｎｇ （
Ａｂｓ、 ｙ１６１９８ ）においてり、Ｗ。
ルトランジスタには第１図に示す如くＳｉエツチング面
に生ずる寄生ＭＯ８素子、２によるリーク電流が存在す
る事は既に１９７４年度Ｅｌｅｃｔｒｏｃｈｅｍｉｃａ
ｌ ５ｏｃｉｅｔｙ ＦａｌｌＭｅｅｔｉｎｇ （
Ａｂｓ、 ｙ１６１９８ ）においてり、Ｗ。
ｐｌａｔｌｅｙ等から報告されたとおりである。
この発生機構は、本来のＭＯ８素子１が表面準位密度の
低い１００面上に形成されるのに対し、寄生ＭＯ８素子
はＳｉの方向性エツチングにより現れた表面準位密度の
高い１１１面上に形成されることにより第２図に示す如
くしきい値電圧ｖｔｈが負電圧方向に移行し負電圧動作
領域（デプレッション型ＭＯ８）に到る時に生ずる。
低い１００面上に形成されるのに対し、寄生ＭＯ８素子
はＳｉの方向性エツチングにより現れた表面準位密度の
高い１１１面上に形成されることにより第２図に示す如
くしきい値電圧ｖｔｈが負電圧方向に移行し負電圧動作
領域（デプレッション型ＭＯ８）に到る時に生ずる。
寄生ＭＯ８素子２の発生を防止する一般的な方法は１１
１面の不純物濃度を１００面の不純物濃度より高くする
、いわゆるＰ アイソレーション法である。
１面の不純物濃度を１００面の不純物濃度より高くする
、いわゆるＰ アイソレーション法である。
Ｐ アイソレーション法ではＰ型不純物拡散工程、Ｐチ
ャネルトランジスタへのマスク形成工程、Ｎチャネルト
ランジスタの１１１面にのみＰ アイソレーションを施
すための工夫が必要なばかりか、完成したＮチャネルト
ランジスタのソース・ドレイン間耐圧の低下をまねく。
ャネルトランジスタへのマスク形成工程、Ｎチャネルト
ランジスタの１１１面にのみＰ アイソレーションを施
すための工夫が必要なばかりか、完成したＮチャネルト
ランジスタのソース・ドレイン間耐圧の低下をまねく。
本発明は従来のイオン注入時の構成に改良を加え前記Ｐ
アイソレーションと同じ効果を得るものである。
アイソレーションと同じ効果を得るものである。
以下一実施例について図３に従い詳細に述べる。
従来と同じ方法で絶縁基板８の表面に半導体Ｓｉ膜７を
形成したる後、該半導体Ｓｉ膜７の表面に選択的に二酸
化硅素膜６１を形成し、例えば水酸化カリウム、イソプ
ロビルアルコールヲ含む溶液に浸漬し、半導体Ｓｉ膜を
方向性エツチングし第３図ａの如きＳｉの１１１面をテ
ーパ状に形成する。
形成したる後、該半導体Ｓｉ膜７の表面に選択的に二酸
化硅素膜６１を形成し、例えば水酸化カリウム、イソプ
ロビルアルコールヲ含む溶液に浸漬し、半導体Ｓｉ膜を
方向性エツチングし第３図ａの如きＳｉの１１１面をテ
ーパ状に形成する。
次に本発明に基づく二酸化硅素膜６２を該１１１ Ｓ
ｉ表面に形成する。
ｉ表面に形成する。
こればＳｉ膜の高温熱酸化法であっても、例えばＳｉＨ
４ガスの高温分解による気相成長膜であっても、本発明
の効果は変ることがない。
４ガスの高温分解による気相成長膜であっても、本発明
の効果は変ることがない。
次に約１μｍのホトレジスト膜もしくは二酸化硅素膜９
をＣ図の如くＰチャンネルトランジスタの活性領域上に
覆い例えばボロンイオンを加速注入しＰウェルの所要の
不純物濃度を得る。
をＣ図の如くＰチャンネルトランジスタの活性領域上に
覆い例えばボロンイオンを加速注入しＰウェルの所要の
不純物濃度を得る。
しかる後は通常の製法と同様であり、ｄ図の如くゲート
酸化膜６０、ゲート多結晶５ｉ５１．５２を形成したる
後ソース領域３１，３２、ドレイン領域４１．４２を形
成し、ｅ図の如くフィールド酸化膜６３上にゲート配線
１００、ソース配線１０１、ドレイン配線１０２を形成
し、所期のＣ−ＭＯＳが得られる。
酸化膜６０、ゲート多結晶５ｉ５１．５２を形成したる
後ソース領域３１，３２、ドレイン領域４１．４２を形
成し、ｅ図の如くフィールド酸化膜６３上にゲート配線
１００、ソース配線１０１、ドレイン配線１０２を形成
し、所期のＣ−ＭＯＳが得られる。
ここではＳｉゲート方式について説明したがＡ［ゲート
方式にも熱論有効である。
方式にも熱論有効である。
本発明に基づく二酸化硅素膜は５ｉ１１１ テーパ而
への不純物イオンの加速注入に際し く１）チャネリング現象に基づく注入不純物濃度低下の
防止 （２）注入時にＳｉ １１１ 表面が受けるダメージに
基づく表面準位密度の高化を防止 する効果があり得られたＮチャネルトランジスタのリー
ク電流ばＰチャネルトランジスタと同等で例えばチャネ
ル巾２０μｍの場合数十〜百ピコアンペアである。
への不純物イオンの加速注入に際し く１）チャネリング現象に基づく注入不純物濃度低下の
防止 （２）注入時にＳｉ １１１ 表面が受けるダメージに
基づく表面準位密度の高化を防止 する効果があり得られたＮチャネルトランジスタのリー
ク電流ばＰチャネルトランジスタと同等で例えばチャネ
ル巾２０μｍの場合数十〜百ピコアンペアである。
更に一般的なＰ アイソレーション法ではドレイン耐電
圧が低くなる欠点があるが、本発明に基づくリーク電流
防止法ではかかる欠点が現れない特徴がある。
圧が低くなる欠点があるが、本発明に基づくリーク電流
防止法ではかかる欠点が現れない特徴がある。
上記の如く本発明によればＮ型導電体層のテーパ状に除
去された半導体薄膜の方位１１１の表面に二酸化硅素膜
を形成し、この二酸化硅素膜を介してＰ型不純物を全面
に注入し、所定の半導体薄膜全体を所要の不純物濃度と
なるように不純物イオンを注入拡散することにより、た
とえば、Ｃ−ＭＯＳのＮチャネルトランジスタの方位１
１１に発生する寄生ＭＯ８によるリーク電流や耐ドレイ
ン電圧の低下などを防止できる。
去された半導体薄膜の方位１１１の表面に二酸化硅素膜
を形成し、この二酸化硅素膜を介してＰ型不純物を全面
に注入し、所定の半導体薄膜全体を所要の不純物濃度と
なるように不純物イオンを注入拡散することにより、た
とえば、Ｃ−ＭＯＳのＮチャネルトランジスタの方位１
１１に発生する寄生ＭＯ８によるリーク電流や耐ドレイ
ン電圧の低下などを防止できる。
第１図ａは絶縁基板上に形成した電界効果トランジスタ
の上面図、ｂはＡ−Ａ’断面略図である。 第２図は第１図に示した素子のゲート電圧対ドレイン電
流特性の理論曲線である。 第３図は本発明に基づ＜Ｃ−ＭＯＳトランジスタの製法
例である。 図中、８は絶縁物基板、７は半導体Ｓｉ膜、１は本来の
素子、２は寄生素子、３，３１，３２はソース領域、４
，４１．４２はドレイン領域、５゜５１．５２はゲート
電極、６０はゲート絶縁物、６１．６３は二酸化硅素膜
、６２は本発明に基づく二酸化硅素膜、９はホトレジス
ト膜もしくは二酸化硅素膜、１００，１０１，１０２ば
ＡＡ’配線を各々示す。
の上面図、ｂはＡ−Ａ’断面略図である。 第２図は第１図に示した素子のゲート電圧対ドレイン電
流特性の理論曲線である。 第３図は本発明に基づ＜Ｃ−ＭＯＳトランジスタの製法
例である。 図中、８は絶縁物基板、７は半導体Ｓｉ膜、１は本来の
素子、２は寄生素子、３，３１，３２はソース領域、４
，４１．４２はドレイン領域、５゜５１．５２はゲート
電極、６０はゲート絶縁物、６１．６３は二酸化硅素膜
、６２は本発明に基づく二酸化硅素膜、９はホトレジス
ト膜もしくは二酸化硅素膜、１００，１０１，１０２ば
ＡＡ’配線を各々示す。
Claims (1)
- １ 絶縁基板上に方位１００の半導体Ｓｉ薄膜を形成す
る工程と、半導体薄膜を選択的に除去する工程と、不純
物イオンを注入する工程とを含む半導体装置の製造方法
において、Ｎ型導電体層のテーパ状に除去された半導体
薄膜の方位１１１の表面に二酸化硅素膜を形成し、この
二酸化硅素膜を介してＰ型不純物を全面に注入し、所定
の半導体薄膜全体を所要の不純物濃度となるように不純
物イオンを注入拡散することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51023834A JPS5834951B2 (ja) | 1976-03-05 | 1976-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51023834A JPS5834951B2 (ja) | 1976-03-05 | 1976-03-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52106694A JPS52106694A (en) | 1977-09-07 |
| JPS5834951B2 true JPS5834951B2 (ja) | 1983-07-29 |
Family
ID=12121407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51023834A Expired JPS5834951B2 (ja) | 1976-03-05 | 1976-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834951B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533934A (en) * | 1980-10-02 | 1985-08-06 | Westinghouse Electric Corp. | Device structures for high density integrated circuits |
-
1976
- 1976-03-05 JP JP51023834A patent/JPS5834951B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52106694A (en) | 1977-09-07 |
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