JPS62285468A - Ｌｄｄ電界効果トランジスタの製造方法 - Google Patents
Ｌｄｄ電界効果トランジスタの製造方法Info
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- JPS62285468A JPS62285468A JP12820786A JP12820786A JPS62285468A JP S62285468 A JPS62285468 A JP S62285468A JP 12820786 A JP12820786 A JP 12820786A JP 12820786 A JP12820786 A JP 12820786A JP S62285468 A JPS62285468 A JP S62285468A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（産業上の利用分野）
本発明は、高集積用トランジスタであるＬＤＤ（Ｌｉｇ
ｈｔｌｙ口ｏｐｅｄ Ｄｒａｉｎ ） を界効果トラン
ジスタの製造方法に関するものである。
ｈｔｌｙ口ｏｐｅｄ Ｄｒａｉｎ ） を界効果トラン
ジスタの製造方法に関するものである。
（従来の技術）
従来のこの種のＬＤＤ電界効果トランジスタ（以下、Ｌ
ＤＯＦＥＴという）について、第２図及び第３図を参照
しながら詳細に説明する。
ＤＯＦＥＴという）について、第２図及び第３図を参照
しながら詳細に説明する。
第２図は係るＬＤＯＦＥＴの製造工程断面図である。
第２図（ａ）において、１はシリコン（Ｓｉ）基板、２
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコ７ （ＰｏｌｙＳｉ）膜、５はＣＶＤ５ｉＯｚ膜で
あり、これらが順次形成される。
はフィールド酸化膜、３はゲート酸化膜、４は多結晶シ
リコ７ （ＰｏｌｙＳｉ）膜、５はＣＶＤ５ｉＯｚ膜で
あり、これらが順次形成される。
次に、第２図（ｂ） ニ示されるように、ＣＶＤ５ｉＯ
ｔ膜５ 、Ｐｏ１ｙＳｉ （多結晶シリコン）膜４をパ
ターニングする。
ｔ膜５ 、Ｐｏ１ｙＳｉ （多結晶シリコン）膜４をパ
ターニングする。
次に、第２図（Ｃ）に示されるように、それをマスクに
してＳｉ基板１へＮ一層６をイオン打ち込みにより、形
成する。
してＳｉ基板１へＮ一層６をイオン打ち込みにより、形
成する。
次いで、第２図（ｄ）に示されるように、全面へＣＶＤ
５ｉＯｚ ７を堆積する。
５ｉＯｚ ７を堆積する。
次に、第２図（ｅ）に示されるように、Ｒ２Ｈ（反応性
イオンエツチング）法でサイドウオール８を形成する。
イオンエツチング）法でサイドウオール８を形成する。
続いて、第２図（ｆ）に示されるように、全面にＮ゛イ
オン打込みを行い、Ｎ°層９を形成する。
オン打込みを行い、Ｎ°層９を形成する。
以後は通常の工程でコンタクト及びへ１配線層１０を形
成し、第３図に示されるような半導体装置が得られる。
成し、第３図に示されるような半導体装置が得られる。
なお、上記先行技術として、例えば、ＩＥＥＥＴＲＡＮ
ＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥＳ、ＶＯＬ、［！Ｄ−２９゜ＮＯ，４，ＡＰＲＩＬ
１９８２ 、 Ｐ、５９０〜５９６が挙げられる。
ＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩ
ＣＥＳ、ＶＯＬ、［！Ｄ−２９゜ＮＯ，４，ＡＰＲＩＬ
１９８２ 、 Ｐ、５９０〜５９６が挙げられる。
（発明が解決しようとする問題点）
しかしながら、上記製造方法では以下の問題点がある。
（１）第３図に示されるように、コンタクトとゲート端
との間隔をＩ＋（サイドウオール幅）＋ｉ（マスク合わ
せ余裕度）とし、離す必要があり、微細化を行う上で不
利である。
との間隔をＩ＋（サイドウオール幅）＋ｉ（マスク合わ
せ余裕度）とし、離す必要があり、微細化を行う上で不
利である。
（２）Ｎ一層６とＮ°層９をセルファラインで形成する
ためにサイドウオール８を形成することが必須であり工
程が長くなる。
ためにサイドウオール８を形成することが必須であり工
程が長くなる。
（３）ソース・ドレイン接合耐圧は第３図に示されるＡ
部で示したＮ” Ｐ” （チャネルストンブ層）接合で
支配され、接合耐圧は小さい。
部で示したＮ” Ｐ” （チャネルストンブ層）接合で
支配され、接合耐圧は小さい。
本発明は、上記問題点を除去し、製造工程が簡略化され
、しかも、微細化を図り得るＬＤＯＦＥＴの製造方法を
提供することを目的とする。
、しかも、微細化を図り得るＬＤＯＦＥＴの製造方法を
提供することを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、Ｌ［ｌＩ］Ｆ
ＥＴの製造方法において、ゲート酸化膜、ゲート電極及
びエツチングマスク膜をパターニングする工程と、この
エツチングマスク膜をマスクにして前記ゲート酸化膜及
びゲート電極をサイドエツチングする工程と、このサイ
ドエツチングした領域下のシリコン基板への不純物注入
は前記エツチングマスク膜のない領域のシリコン基板へ
の不純物注入より浅く、かつ、注入不純物量が少なくな
るように第１のイオン注入を行う工程と、前記エツチン
グマスク膜のある領域では全てのイオンが止まり、かつ
、このエツチングマスク膜のない領域のシリコン基板へ
の注入は前記第１のイオン注入で形成したものより注入
不純物量が多く、かつ、浅くなるように前記第１のイオ
ン注入不純物と同電導型の第２のイオン注入を行う工程
とを設けるようにしたものである。
ＥＴの製造方法において、ゲート酸化膜、ゲート電極及
びエツチングマスク膜をパターニングする工程と、この
エツチングマスク膜をマスクにして前記ゲート酸化膜及
びゲート電極をサイドエツチングする工程と、このサイ
ドエツチングした領域下のシリコン基板への不純物注入
は前記エツチングマスク膜のない領域のシリコン基板へ
の不純物注入より浅く、かつ、注入不純物量が少なくな
るように第１のイオン注入を行う工程と、前記エツチン
グマスク膜のある領域では全てのイオンが止まり、かつ
、このエツチングマスク膜のない領域のシリコン基板へ
の注入は前記第１のイオン注入で形成したものより注入
不純物量が多く、かつ、浅くなるように前記第１のイオ
ン注入不純物と同電導型の第２のイオン注入を行う工程
とを設けるようにしたものである。
（作用）
本発明によれば、上記構成をとることにより、従来の製
造方法のようにサイドウオールを形成することなく Ｌ
ＤＤ構造ができるので、ゲート端部と第２コンタクトの
余裕ｌ〔第１図（ｅ）参照〕を従来のもの（第３図参照
）に比べて減少させることができる。また、サイドウオ
ールを形成する必要がないので工程が簡略化される。つ
まり、サイドウオールをつくるためのＣＶＤ５ｔＯｉ膜
の形成と、サイドウオールを形成するためのＩ？ＩＢエ
ツチングプロセスが不要となる。更に、従来の製造方法
と比べてＮ″層１８よりＮ一層１７を深くすることがで
きるのでソース・ドレイン接合耐圧が大きくなる。
造方法のようにサイドウオールを形成することなく Ｌ
ＤＤ構造ができるので、ゲート端部と第２コンタクトの
余裕ｌ〔第１図（ｅ）参照〕を従来のもの（第３図参照
）に比べて減少させることができる。また、サイドウオ
ールを形成する必要がないので工程が簡略化される。つ
まり、サイドウオールをつくるためのＣＶＤ５ｔＯｉ膜
の形成と、サイドウオールを形成するためのＩ？ＩＢエ
ツチングプロセスが不要となる。更に、従来の製造方法
と比べてＮ″層１８よりＮ一層１７を深くすることがで
きるのでソース・ドレイン接合耐圧が大きくなる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示す半導体装置の製造工程
断面図である。
断面図である。
（１）第１図（ａ）に示されるように、５ｉ（１００）
基板１１にフィールド５ｉ０１膜１２を５０００人、ゲ
ート酸化膜１３を２００人それぞれ形成し、このゲート
酸化膜１３、Ｎ型不純度を含む多結晶シリコン（Ｐｏｌ
ｙＳｉ）膜１４及びこのＰｏ１ｙＳｉ膜１４のパターニ
ングマスクＡＩ膜１５をパターニングする。なお、ＡＩ
膜１５はＰｏ１ｙＳｉ膜１４及びゲー） Ｓｉｎｇ膜１
３とエツチングの選択比が大である５ｉｓＮａ膜でも良
い。
基板１１にフィールド５ｉ０１膜１２を５０００人、ゲ
ート酸化膜１３を２００人それぞれ形成し、このゲート
酸化膜１３、Ｎ型不純度を含む多結晶シリコン（Ｐｏｌ
ｙＳｉ）膜１４及びこのＰｏ１ｙＳｉ膜１４のパターニ
ングマスクＡＩ膜１５をパターニングする。なお、ＡＩ
膜１５はＰｏ１ｙＳｉ膜１４及びゲー） Ｓｉｎｇ膜１
３とエツチングの選択比が大である５ｉｓＮａ膜でも良
い。
（２）次に、第１図（ｂ）に示されるように、５ｉ０２
１０００人をマスクにしてＰｏ１ｙＳｉ膜１４をサイド
エツチングさせ、片側３０００人づつ細くなるように形
成する。
１０００人をマスクにしてＰｏ１ｙＳｉ膜１４をサイド
エツチングさせ、片側３０００人づつ細くなるように形
成する。
（３）その後で、第１図（ｃ）に示されるように、１０
０Ｋｅｖ、 Ｐ″″＋ ２ ｘｌＯ１３ａａ−”をイ
オン注入すると、Ａ部へ注入される量はＢ部の約半分に
なる。また、Ａ部１６の深さは８部１７の深さより浅く
なる。この場合Ａ部は約０．１μｍ、Ｂ部は約０．３μ
ｍとなる。
０Ｋｅｖ、 Ｐ″″＋ ２ ｘｌＯ１３ａａ−”をイ
オン注入すると、Ａ部へ注入される量はＢ部の約半分に
なる。また、Ａ部１６の深さは８部１７の深さより浅く
なる。この場合Ａ部は約０．１μｍ、Ｂ部は約０．３μ
ｍとなる。
（４）続いて、第１図（ｄ）に示されるように、５０Ｋ
ｅｖ、 八５” 、 ５ ＸＩＱ”ａｍ−”をイオ
ン注入すると、ＡＩ膜１５がある領域では全てのＡｓイ
オンがＡ１膜１５の中で止まり、Ａ１膜１５のない領域
にしかＡｓは注入されない、従って、この場合、８６Ｎ
域にだけＮ゛層１８が約０．１μｍの深さで形成される
。
ｅｖ、 八５” 、 ５ ＸＩＱ”ａｍ−”をイオ
ン注入すると、ＡＩ膜１５がある領域では全てのＡｓイ
オンがＡ１膜１５の中で止まり、Ａ１膜１５のない領域
にしかＡｓは注入されない、従って、この場合、８６Ｎ
域にだけＮ゛層１８が約０．１μｍの深さで形成される
。
（５）続いて、Ａｌ膜１５をリン酸で選択的に除去した
後、ソース・ドレインの拡散でイオン注入したＰ及びＡ
ｓを電気的に活性化及び深さを制御する。この場合は浅
いＮ一層１６は０．２μｍ１深いＮ一層１７は０．５μ
ｍ、Ｎ’層１８は０．３μｍ程度に制御する。
後、ソース・ドレインの拡散でイオン注入したＰ及びＡ
ｓを電気的に活性化及び深さを制御する。この場合は浅
いＮ一層１６は０．２μｍ１深いＮ一層１７は０．５μ
ｍ、Ｎ’層１８は０．３μｍ程度に制御する。
以後の工程は、通常のシリコンゲートプロセスに従って
、中間絶縁膜１９を堆積し、コンタクト孔２０を開孔し
、ＡＩ配線層２１を形成する。
、中間絶縁膜１９を堆積し、コンタクト孔２０を開孔し
、ＡＩ配線層２１を形成する。
以上、上記実施例においては、Ｎチャンネルシリコンゲ
ートＬＤＯＦＥＴで示したがシリサイド電極ＬＤＤ Ｆ
ＥＴ又はメタルゲー）ＬＤＯＦＥＴでも同様に実施可能
である。
ートＬＤＯＦＥＴで示したがシリサイド電極ＬＤＤ Ｆ
ＥＴ又はメタルゲー）ＬＤＯＦＥＴでも同様に実施可能
である。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、サイド
ウオールを形成することなく ＬＤＯＦＥＴを形成した
ので以下の効果を奏することができる。
ウオールを形成することなく ＬＤＯＦＥＴを形成した
ので以下の効果を奏することができる。
（１）従来の製造方法のようにサイドウオールを形成す
ることなく Ｌ［ｌＤ槽構造構成できるので、第１図（
ｅ）に示されるゲート端部と第２コンタクトの余裕ｌは
従来のもの（第３図参照）に比べて、減少させることが
できる。
ることなく Ｌ［ｌＤ槽構造構成できるので、第１図（
ｅ）に示されるゲート端部と第２コンタクトの余裕ｌは
従来のもの（第３図参照）に比べて、減少させることが
できる。
（２）また、サイドウオールを形成する必要がないので
工程が簡略化される。つまり、サイドウオール用ＣＶＤ
５ｉＯｉ膜の形成とサイドウオールを形成するためのＲ
ＩＥエツチングプロセスが不要となる。
工程が簡略化される。つまり、サイドウオール用ＣＶＤ
５ｉＯｉ膜の形成とサイドウオールを形成するためのＲ
ＩＥエツチングプロセスが不要となる。
（３）従来の製造方法と比べてＮ゛層１８よりＮ一層１
７を深くすることができるのでソース・ドレイン接合耐
圧が大きくなる。また、コンタクト部下のソース・ドレ
イン深さはＮ一層１７の深さなのでＡＩ電極によるスパ
イク形成リークが起こりにくい。
７を深くすることができるのでソース・ドレイン接合耐
圧が大きくなる。また、コンタクト部下のソース・ドレ
イン深さはＮ一層１７の深さなのでＡＩ電極によるスパ
イク形成リークが起こりにくい。
第１図は本発明に係るＬＤＯＦＥＴの製造工程断面図、
第２図は従来のＬＤＤ ＰＥＴの製造工程断面図、第３
図は従来のＬＤＯＦＥＴの断面図である。 １１・・・５ｉ（１００）基板、１２・・・フィールド
ＳｉＯ□膜、１３・・・ゲート酸化膜、１４・・・多結
晶シリコン（ＰｏｌｙＳｉ）膜、１５・・・パターニン
グマスクＡ１１ｌｌ、１６．１７・・・Ｎ一層、１８・
・・Ｎ°層、１９・・・中間絶縁膜、２０・・・コンタ
クト孔、２１・・・ＡＩ配線層。
第２図は従来のＬＤＤ ＰＥＴの製造工程断面図、第３
図は従来のＬＤＯＦＥＴの断面図である。 １１・・・５ｉ（１００）基板、１２・・・フィールド
ＳｉＯ□膜、１３・・・ゲート酸化膜、１４・・・多結
晶シリコン（ＰｏｌｙＳｉ）膜、１５・・・パターニン
グマスクＡ１１ｌｌ、１６．１７・・・Ｎ一層、１８・
・・Ｎ°層、１９・・・中間絶縁膜、２０・・・コンタ
クト孔、２１・・・ＡＩ配線層。
Claims (1)
- 【特許請求の範囲】 （ａ）ゲート酸化膜、ゲート電極層及びエッチングマス
ク膜をパターニングする工程と、（ｂ）該エッチングマ
スク膜をマスクにして前記ゲート酸化膜及びゲート電極
層をサイドエッチングする工程と、 （ｃ）該サイドエッチングした領域下のシリコン基板へ
の不純物注入は前記エッチングマスク膜のない領域のシ
リコン基板への不純物注入より浅く、かつ、注入不純物
量が少なくなるように第１のイオン注入を行う工程と、 （ｄ）前記エッチングマスク膜の領域では全てのイオン
が止まり、かつ、該エッチングマスク膜のない領域のシ
リコン基板への注入は前記第１のイオン注入で形成した
ものより注入不純物量が多く、かつ、浅くなるように前
記第１のイオン注入不純物と同電導型の第２のイオン注
入を行う工程とを有することを特徴とするＬＤＤ電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820786A JPS62285468A (ja) | 1986-06-04 | 1986-06-04 | Ｌｄｄ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820786A JPS62285468A (ja) | 1986-06-04 | 1986-06-04 | Ｌｄｄ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285468A true JPS62285468A (ja) | 1987-12-11 |
Family
ID=14979128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12820786A Pending JPS62285468A (ja) | 1986-06-04 | 1986-06-04 | Ｌｄｄ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02233307A (ja) * | 1989-03-06 | 1990-09-14 | Mitsubishi Gas Chem Co Inc | 食品類包装方法および装置 |
| US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
| FR2791177A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Procede de realisation d'une grille en forme de champignon ou grille en "t" |
| JP2007294836A (ja) * | 2006-03-27 | 2007-11-08 | Yamaha Corp | 絶縁ゲート型電界効果トランジスタの製法 |
-
1986
- 1986-06-04 JP JP12820786A patent/JPS62285468A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02233307A (ja) * | 1989-03-06 | 1990-09-14 | Mitsubishi Gas Chem Co Inc | 食品類包装方法および装置 |
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| WO2000057461A1 (fr) * | 1999-03-19 | 2000-09-28 | France Telecom | Procede de realisation d'une grille en forme de champignon ou grille en 't' |
| JP2007294836A (ja) * | 2006-03-27 | 2007-11-08 | Yamaha Corp | 絶縁ゲート型電界効果トランジスタの製法 |
| JP4725451B2 (ja) * | 2006-03-27 | 2011-07-13 | ヤマハ株式会社 | 絶縁ゲート型電界効果トランジスタの製法 |
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