JP4725451B2 - 絶縁ゲート型電界効果トランジスタの製法 - Google Patents
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Description
一方の主表面側の少なくとも一部が第1導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子配置部を画定するように素子分離部を形成する工程と、
前記素子配置部内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電材層を介してハードマスク材層を形成する工程と、
前記ハードマスク材層の上に所望のゲート電極パターンに従ってレジスト層をホトリソグラフィ処理により形成する工程と、
前記レジスト層をマスクとするエッチング処理を前記ハードマスク材層に施すことにより前記ゲート電極パターンに従って残存する前記ハードマスク材層の残存部からなるハードマスクを形成する工程と、
前記レジスト層をマスクとする異方性エッチング処理を前記導電材層に施すことにより前記導電材層の一部を前記ゲート電極パターンに従って残存させる工程と、
前記レジスト層を除去した後、前記ハードマスクを用いる等方性エッチング処理により前記導電材層の残存部の幅を前記ハードマスクより幅が狭くなるように減少させることにより該幅の減少した残存部からなるゲート電極層を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極層及び前記ハードマスクの積層と前記素子分離部とをマスクとする1度の不純物イオン注入処理により前記ゲート電極層の一方側及び他方側の第1導電型部分に前記第1導電型とは反対の第2導電型を有するソース領域及びドレイン領域をそれぞれ形成する工程であって、前記ソース領域及び前記ドレイン領域のいずれの領域においても前記ハードマスクにて前記ゲート電極層に重ならないマスク部分の下方に位置する部分では該マスク部分を介して不純物イオンを注入することにより該マスク部分の下方に位置しない部分に比べてイオン注入深さを浅くして、エクステンションドレイン構造またはLDD構造を形成する工程と、
を含み、
前記ハードマスクを形成する工程では、前記エッチング処理として等方性エッチング処理を用いて前記ハードマスクを前記レジスト層より幅が狭くなるように形成する
ものである。
Claims (1)
- 一方の主表面側の少なくとも一部が第1導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子配置部を画定するように素子分離部を形成する工程と、
前記素子配置部内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電材層を介してハードマスク材層を形成する工程と、
前記ハードマスク材層の上に所望のゲート電極パターンに従ってレジスト層をホトリソグラフィ処理により形成する工程と、
前記レジスト層をマスクとするエッチング処理を前記ハードマスク材層に施すことにより前記ゲート電極パターンに従って残存する前記ハードマスク材層の残存部からなるハードマスクを形成する工程と、
前記レジスト層をマスクとする異方性エッチング処理を前記導電材層に施すことにより前記導電材層の一部を前記ゲート電極パターンに従って残存させる工程と、
前記レジスト層を除去した後、前記ハードマスクを用いる等方性エッチング処理により前記導電材層の残存部の幅を前記ハードマスクより幅が狭くなるように減少させることにより該幅の減少した残存部からなるゲート電極層を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極層及び前記ハードマスクの積層と前記素子分離部とをマスクとする1度の不純物イオン注入処理により前記ゲート電極層の一方側及び他方側の第1導電型部分に前記第1導電型とは反対の第2導電型を有するソース領域及びドレイン領域をそれぞれ形成する工程であって、前記ソース領域及び前記ドレイン領域のいずれの領域においても前記ハードマスクにて前記ゲート電極層に重ならないマスク部分の下方に位置する部分では該マスク部分を介して不純物イオンを注入することにより該マスク部分の下方に位置しない部分に比べてイオン注入深さを浅くして、エクステンションドレイン構造またはLDD構造を形成する工程と、
を含み、
前記ハードマスクを形成する工程では、前記エッチング処理として等方性エッチング処理を用いて前記ハードマスクを前記レジスト層より幅が狭くなるように形成する
絶縁ゲート型電界効果トランジスタの製法。
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