JPH05136402A

JPH05136402A - 半導体装置の製造方法

Info

Publication number: JPH05136402A
Application number: JP30022191A
Authority: JP
Inventors: Hiroshi Ishida; 浩石田; Akihiro Shimizu; 昭博清水; Norio Hasegawa; 昇雄長谷川; Tadao Morimoto; 忠雄森本; Toshiaki Yamanaka; 俊明山中; Naotaka Hashimoto; 直孝橋本; Koji Hashimoto; 孝司橋本; Nagatoshi Ooki; 長斗司大木
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-11-15
Filing date: 1991-11-15
Publication date: 1993-06-01

Abstract

(57)【要約】【目的】光リソグラフィー技術で露光限界以下の微細な
パターンを、電子線描画法を用いずに形成し、被加工材
料の微細加工を可能とする方法を提供すること目的とす
る。【構成】第２のマスク材料の上にフォトレジスト膜から
なる第１のマスク材料を被着し、光リソグラフィー技術
を用いて第１のマスク材料をパターニングする。パター
ニングされた第１のマスクで第２のマスク材料に等方性
ドライエッチングを施す。これにより第１のマスクより
も細かい第２のマスクを自己整合的に形成する。【効果】光リソグラフィーでパターニングした第１のマ
スクよりも細かい第２のマスクを形成することにより、
さらに微細なパターンを被加工材料のマスクとして使用
できる。また、第２のマスクを自己整合的に形成するの
で、フォトマスクを２種類準備する必要がなく、合わせ
余裕が不要となる。すなわち微細で高集積のパターンを
形成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフォトレジストによる半
導体装置の製造方法に関し、特に自己整合的なパターン
転写法を提供し、微細加工において有効なパターン転写
法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の規模は増大し、
０．５μｍ以下のパターンが要求されている。この要求
を達成する方法として、光リソグラフィー技術を用いた
多層レジスト法あるいは、位相シフト法による微細パタ
ーン形成法が提案されている。また、０．２μｍ以下の
微細なパターン形成の要求に対しては、電子線描画法等
が提案されている。

【０００３】

【発明が解決しようとする課題】上記の従来技術で述べ
た光リソグラフィー技術では、フォトレジスト膜の寸法
以下のパターンを被加工材料に転写することができず、
０．２μｍ以下の微細なパターン形成の要求は、上記光
リソグラフィー技術の露光限界を超えている。これは、
位相シフト法を用いても対応が困難となっている。ま
た、上記の従来技術で述べた電子線描画法を用いた場
合、工程時間が長くなり、スループットが落ちるといっ
た問題が生じている。

【０００４】そこで、本発明では光リソグラフィーの露
光限界よりも微細なマスクを電子線描画法を用いずに形
成し、被加工材料の微細加工を可能とする方法を提供す
ることを目的とする。

【０００５】

【課題を解決するための手段】上記問題を解決するため
に、まず被加工材料上の第２のマスク材料の上にフォト
レジスト膜からなる第１のマスク材料を被着し、光リソ
グラフィー技術を用いて第１のマスク材料をパターニン
グする。パターニングされた第１のマスクで第２のマス
ク材料に等方性ドライエッチングを施す。これにより第
１のマスクよりも細かい第２のマスクを、自己整合的に
形成する。

【０００６】

【作用】光リソグラフィーでパターニングした第１のマ
スクよりも細かい第２のマスクを形成することにより、
さらに微細なパターンを被加工材料のマスクとして使用
できる。また、第２のマスクを自己整合的に形成するの
で、フォトマスクを２種類準備する必要がなく、合わせ
余裕が不要となる。すなわち微細で高集積のパターンを
形成できる。

【０００７】

【実施例】本発明における第１の実施例をＭＩＳ型電界
効果トランジスタのゲート電極形成方法を例にとり、図
１から図６を用いて詳細に説明する。

【０００８】まず図１に示すごとく、シリコン基板１上
に、例えば厚さ１０ｎｍ程度のゲート酸化膜２を形成し
さらに、ゲート電極となる多結晶シリコン膜３を２００
ｎｍ程度形成する。次いで、化学的気相成長法により３
００ｎｍ程度の酸化膜４を形成し次に、第２のマスク材
料となる多結晶シリコン膜５を５０ｎｍ程度形成する。
このとき多結晶シリコン膜５をあまり厚く形成すると、
等方的にオーバエッチングする際サイドエッチングされ
る量が多くなり、形状不良となるため多結晶シリコン膜
５は５０ｎｍ程度とすることが望ましい。次いで、公知
の多層レジスト法に従い下層レジスト膜６を７００ｎ
ｍ、中間層レジスト膜７を５０ｎｍ、上層レジスト膜を
５００ｎｍ形成し、リソグラフィーにより上層レジスト
膜パターン８を形成する。

【０００９】次に図２に示すように、通常の方法で上層
レジスト膜パターン８を中間層レジスト７膜に転写し、
パターン７’を形成する。

【００１０】次に図３に示すように、中間層レジストパ
ターン７’をマスクとして下層レジスト膜６にパターン
を転写し、パターン６’を形成する。しかる後、中間層
レジストパターン７’を除去する。

【００１１】図３までの工程は、多層レジスト法による
実施例を述べたが、単層レジスト法あるいは、位相シフ
ト法でパターン６’を形成することも可能である。

【００１２】次いで図４に示すごとく、下層レジストパ
ターン６’をマスクに、反応ガスに例えば六フッ化硫黄
（ＳＦ₆）を用い、公知のドライエッチングで多結晶シ
リコン膜５を等方的にオーバエッチングし、下層レジス
トパターン６’よりも寸法を細らせた多結晶シリコンパ
ターン５’を形成する。

【００１３】この後図５に示すように、下層レジストパ
ターン６’を除去し、多結晶シリコンパターン５’をマ
スクにドライエッチングで異方的に酸化膜４をエッチン
グし、酸化膜パターン４’を形成する。

【００１４】あとは図６に示すごとく、酸化膜パターン
４’をマスクにゲート電極３をドライエッチングで異方
的にエッチングし、ゲート電極３’を形成する。

【００１５】図７に、多結晶シリコンパターン５’の寸
法におけるエッチング時間依存性の実験結果を示した。
この結果から、エッチング時間により、０．２μｍ以下
の微細な寸法を制御することが可能であることがわか
る。

【００１６】上述した第１の実施例によると、光リソグ
ラフィーで形成したフォトレジスト膜の寸法よりも微細
なパターンを被加工材料に転写できるので、光リソグラ
フィーでは露光が不可能な微細パターンを形成すること
ができる。また、第２のマスクを形成する工程にドライ
エッチングを用いることにより、図７に示したごとく
０．２μｍ以下の微細なパターンを転写する際の制御性
を上げることが可能となる。

【００１７】以上第１の実施例においては、ＭＩＳ型電
界効果トランジスタのゲート電極を形成する方法につい
て記載したが、上記したゲート電極形成法以外にも、微
細なパターンを有する半導体装置に適用が可能である。

【００１８】次に、本発明の第２の実施例を図８から図
１０を用いて説明する。

【００１９】まず図８に示すごとく、シリコン基板１上
に、厚さ１０ｎｍ程度のゲート酸化膜２を介してゲート
電極３を形成しさらに、化学的気相成長法で酸化膜４を
堆積する。次いで、第２のマスク材料となる多結晶シリ
コン膜５を化学的気相成長法で全面に例えば５０ｎｍ程
度形成する。次いで、メモリセル部をフォトレジスト膜
で覆い周辺回路部の多結晶シリコン膜５を除去し、メモ
リセル部上のフォトレジスト膜を除去した後、再度全面
に多結晶シリコン膜５を化学的気相成長法で５０ｎｍ程
度形成する。この後、メモリセル部及び、周辺回路部に
所望のフォトレジスト膜パターン６’を形成する。

【００２０】次に図９に示すごとく多結晶シリコン膜５
を、反応ガスに例えば六フッ化硫黄（ＳＦ₆）を用い、
フォトレジスト膜パターン６’をマスクに、公知のドラ
イエッチングで等方的にメモリセル部の多結晶シリコン
膜５をジャストエッチングする。周辺回路部における多
結晶シリコン膜５は、メモリセル部よりも膜厚が薄いの
でサイドエッチングできる量が多くなり、メモリセル部
よりも寸法を細らせた多結晶シリコン膜パターン５’を
形成することができる。

【００２１】本実施例では、メモリセル部と周辺回路部
の多結晶シリコン膜５の膜厚比を２：１としたが、この
膜厚比を変えることにより、周辺回路部における多結晶
シリコン膜パターン５’の寸法を制御することができ
る。

【００２２】後は図１０に示すように、フォトレジスト
膜パターン６’を除去した後、メモリセル部及び、周辺
回路部において多結晶シリコン膜パターン５’を酸化膜
４、次いで、ゲート電極３に転写し、ゲート電極３’を
形成する。

【００２３】上述した第２の実施例によれば、半導体集
積回路装置に用いるＭＩＳ型電界効果トランジスタのゲ
ート電極を形成する方法において、ゲート電極用のフォ
トマスクを１種類用いるだけで、メモリセル部と周辺回
路部のゲート電極長を独立に制御することができ、高速
動作の半導体集積回路装置を形成することが可能とな
る。また、密集したパターンと、疎なパターンを同一寸
法のマスクを用いて異方的にドライエッチングした場
合、疎なパターンである周辺回路部の寸法が、密なパタ
ーンであるメモリセル部よりも太くなってしまうという
疎密依存性を、本実施例を用いることにより補正するこ
とができ、疎なパターンと密なパターンにおけるゲート
電極加工後寸法を同一にすることが可能となる。

【００２４】次に図１１から図１３を用いて本発明の第
３の実施例を、低濃度拡散層を有する低濃度ドレイン構
造（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ、いわゆ
るＬＤＤ構造）のｎチャネルＭＯＳトランジスタに適用
した場合について説明する。例えば基板濃度が１０¹⁷／
ｃｍ³程度のｐ型シリコン基板１上に、厚さ１０ｎｍ程
度のゲート酸化膜２を介してゲート電極３を形成しさら
に、化学的気相成長法で酸化膜４を堆積し、等方的にオ
ーバエッチングした第２のマスク材料である多結晶シリ
コン膜５’及び、第１のマスク材料であるフォトレジス
ト膜６’を形成する工程は、第１の実施例の図１から図
４までに示した通りである。

【００２５】その後図１１に示すごとく、フォトレジス
ト膜６’をマスクに、酸化膜４及び、ゲート電極３を異
方的にドライエッチングし、酸化膜４”及び、ゲート電
極３”を形成する。次いで、例えば打ち込みエネルギ４
０ｋｅＶ、打ち込み量２×１０¹⁵／ｃｍ²のヒ素のイオ
ン打ち込みを行ない、高濃度拡散層９を形成する。

【００２６】次に図１２に示すように、フォトレジスト
膜６’を除去した後、第２のマスク材料である多結晶シ
リコン膜５’をマスクに、酸化膜４”及び、ゲート電極
３”を異方的にドライエッチングし、酸化膜４’及び、
ゲート電極３’を形成する。その後図１３に示すごと
く、例えば打ち込みエネルギ２０ｋｅＶ、打ち込み量２
×１０¹³／ｃｍ²のリンのイオン打ち込みを行ない、低
濃度拡散層１０を形成する。その後は通常の方法で、Ｌ
ＤＤ構造のｎチャネルＭＯＳトランジスタを形成する。

【００２７】上述した第３の実施例によると、ＬＤＤ構
造のＭＯＳトランジスタを形成する際、自己整合的に高
濃度拡散層と低濃度拡散層を形成することができ、さら
に第１の実施例と組み合わせることにより、オフセット
長のバラツキ及び、形状のバラツキを抑えた、微細なゲ
ート電極長を有するＬＤＤ構造のＭＯＳトランジスタを
形成することができる。

【００２８】

【発明の効果】本発明によれば、従来の光リソグラフィ
ー技術で形成するパターンよりも微細なパターンを、電
子線描画法を用いずに形成することが可能となり、工程
時間の短縮化が図れる。

【００２９】また、第２のマスク材料を自己整合的に形
成できるので、フォトマスクを２種類準備する必要がな
く、工程が簡略化され、合わせ余裕が不要となる。

【００３０】さらに本発明は、素子間のスペースに余裕
があるロジックＬＳＩのゲート電極形成に対して特に有
効な手段となり、また半導体集積回路装置においても、
メモリセル部と周辺回路部のゲート電極の寸法を独立に
制御することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例の形成工程断面図

【図２】本発明の第１実施例の形成工程断面図

【図３】本発明の第１実施例の形成工程断面図

【図４】本発明の第１実施例の形成工程断面図

【図５】本発明の第１実施例の形成工程断面図

【図６】本発明の第１実施例の形成工程断面図

【図７】本発明の多結晶シリコンパターンの寸法とエッ
チング時間との関係図

【図８】本発明の第２実施例の形成工程断面図

【図９】本発明の第２実施例の形成工程断面図

【図１０】本発明の第２実施例の形成工程断面図

【図１１】本発明の第３実施例の形成工程断面図

【図１２】本発明の第３実施例の形成工程断面図

【図１３】本発明の第３実施例の形成工程断面図

【符号の説明】

１…シリコン基板、２…ゲート酸化膜、３，３’，３”
…ゲート電極、４，４’，４”…酸化膜、５，５’…多
結晶シリコン膜、６，６’…下層レジスト膜、７，７’
…中間層レジスト膜、８…上層レジスト膜、９…高濃度
拡散層、１０…低濃度拡散層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者長谷川昇雄東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者森本忠雄東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者山中俊明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本直孝東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者大木長斗司東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】被加工材料上に第２のマスク材料を挾んで
該第２のマスク材料の上に第１のマスク材料は形成さ
れ、上記第１のマスク材料は光リソグラフィー技術によ
りパターニングされ、上記第２のマスク材料はパターニ
ングされた上記第１のマスク材料からなる第１のマスク
をもちいて等方性ドライエッチングを施され、上記第１
のマスクよりも微細な第２のマスクが形成される工程を
具備することを特徴とした半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法にお
いて、上記第２のマスク材料に多結晶シリコン膜を用い
ることを特徴とした半導体装置の製造方法。
【請求項３】請求項１記載の半導体装置の製造方法にお
いて、上記第２のマスクはＭＩＳ型電界効果トランジス
タのゲート電極を形成するパターンに形成されることを
特徴とした半導体装置の製造方法。
【請求項４】メモリセル部と、周辺回路部とを有する半
導体装置の製造方法において、基板上に形成されたゲート電極用材料上に第２のマスク
材料を挾んで該第２のマスク材料の上に第１のマスク材
料を形成する第１の工程と、上記第１の工程以降に上記第１のマスク材料を光リソグ
ラフィー技術によりパターニングする第２の工程と、上記第２の工程以降に上記パターニングされた上記第１
のマスク材料からなる第１のマスクをもちいて上記第２
のマスク材料を等方性ドライエッチングする第３の工程
と、上記第３の工程以降に上記第１のマスクを用いて上記ゲ
ート電極用材料を異方性ドライエッチングする第４の工
程と、上記第４の工程以降に上記異方性ドライエッチングをさ
れた上記ゲート電極用材料を用いて上記ゲート電極用材
料に隣接してソース又はドレイン領域の一部となる高濃
度拡散層を上記基板に形成する第５の工程と、上記第５の工程以降に上記等方性ドライエッチングをさ
れた上記第２のマスク材料からなる第２のマスクを用い
て上記ゲート電極用材料をエッチングするだい６の工程
と、上記第６の工程以降に上記エッチングされた上記ゲート
電極用材料を用いて上記ゲート電極用材料に隣接してソ
ース又はドレイン領域となる低濃度拡散層を上記基板に
形成する第７の工程とを具備し、上記第７の工程以降の上記ゲート電極用材料は上記周辺
回路部を構成するＭＩＳ型トランジスタのゲート電極を
形成し、上記ゲート電極のゲート長は少なくともメモリ
セル部のゲート長よりも短かく形成されることを特徴と
する半導体装置の製造方法。
【請求項５】一種類のフォトマスクを用いて、被加工材
料を少なくとも２回以上、上記被加工材料の寸法を変え
て加工する方法において、フォトレジスト膜を、上記被
加工材料の１回目のマスクにし、次いで、上記フォトレ
ジスト膜をマスクに等方的にドライエッチングしたマス
ク材料を、上記フォトレジスト膜を除去した後、２回目
の加工のマスク材料として用いることを特徴とした半導
体装置の製造方法。
【請求項６】請求項４記載の半導体装置の製造方法にお
いて、上記被加工材料をＭＩＳ型電界効果トランジスタ
のゲート電極とし、１回目のゲート電極加工後に高不純
物濃度のソース、ドレインを形成する工程と、次いで２
回目のゲート電極加工後に低不純物濃度のソース、ドレ
インを形成する工程を具備した半導体装置の製造方法。