JP3316518B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電界緩和領域を備えた
薄膜トランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタには、電界緩和を図っ
た素子として、オフセットゲート構造およびＬＤＤ構造
と呼ばれるものがある。このうちオフセットゲート構造
の薄膜トランジスタは、ソース・ドレイン領域間の間隔
よりもゲート電極の幅を小さくし、チャネル領域とソー
ス・ドレイン領域との間に不純物が注入されない領域か
らなる電界緩和領域を設けた構造となっている。ＬＤＤ
構造の薄膜トランジスタは、チャネル領域と高濃度不純
物領域からなるソース・ドレイン領域との間に低濃度不
純物領域からなる電界緩和領域を設けた構造となってい
る。

【０００３】ところで、従来のオフセットゲート構造の
薄膜トランジスタを製造する場合には、例えば図１２に
示すように、まず、ガラス等からなる絶縁基板１の上面
のデバイスエリアにアルミニウム等の金属からなるゲー
ト電極２をパターン形成し、その上面全体に酸化シリコ
ン等からなるゲート絶縁膜３を堆積し、ゲート絶縁膜３
の上面のデバイスエリアにポリシリコン等からなる半導
体薄膜４をパターン形成し、半導体薄膜４の符号４ａお
よび４ｂで示す領域の上面にフォトリソグラフィにより
レジストパターン５を形成する。次に、レジストパター
ン５をマスクとして不純物を高濃度に注入すると、レジ
ストパターン５の両外側における半導体薄膜４に高濃度
不純物領域からなるソース・ドレイン領域４ｃが形成さ
れる。この場合、レジストパターン５の幅はゲート電極
２の幅よりも大きくなっているので、ゲート電極２に対
応する部分の半導体薄膜４がチャネル領域４ａとなり、
チャネル領域４ａとソース・ドレイン領域４ｃとの間に
おける半導体薄膜４が電界緩和領域４ｂとなる。

【０００４】しかしながら、従来のこのようなオフセッ
トゲート構造の薄膜トランジスタでは、不純物注入マス
クとしてのレジストパターン５をフォトリソグラフィに
より形成する際、フォトリソグラフィの解像度の関係か
ら、例えば図１３に示すように、レジストパターン５が
所期の位置からずれることがあり、この結果レジストパ
ターン５をマスクとして形成されるソース・ドレイン領
域４ｃの位置がずれ、チャネル領域４ａとソース・ドレ
イン領域４ｃとの間に形成される電界緩和領域４ｂの幅
が所期の幅と異なってしまうことがある。

【０００５】一方、従来のＬＤＤ構造の薄膜トランジス
タを製造する場合には、例えば図１４に示すように、ま
ず、ガラス等からなる絶縁基板１１の上面のデバイスエ
リアにポリシリコン等からなる半導体薄膜１２をパター
ン形成し、その上面全体に酸化シリコン等からなるゲー
ト絶縁膜１３を堆積する。次に、半導体薄膜１２の中央
部（チャネル領域１２ａ）に対応する部分のゲート絶縁
膜１３の上面にアルミニウム等からなるゲート電極１４
をパターン形成し、このゲート電極１４をマスクとして
不純物を低濃度で注入することにより、ゲート電極１４
の両外側における半導体薄膜１２の符号１２ｂおよび１
２ｃで示す領域を低濃度不純物領域とする。次に、半導
体薄膜１２の符号１２ｂで示す領域に対応する部分のゲ
ート電極１４の周囲にフォトリソグラフィによりレジス
トパターン１５を形成し、このレジストパターン１５を
マスクとして不純物を高濃度で注入することにより、レ
ジストパターン１５の両外側における半導体薄膜１２の
符号１２ｃで示す領域を高濃度不純物領域とする。この
結果、半導体薄膜１２のチャネル領域１２ａと高濃度不
純物領域からなるソース・ドレイン領域１２ｃとの間に
低濃度不純物領域からなる電界緩和領域１２ｂが形成さ
れる。

【０００６】しかしながら、従来のこのようなＬＤＤ構
造の薄膜トランジスタでは、上述した従来のオフセット
ゲート構造の場合と同様に、高濃度不純物注入マスクと
してのレジストパターン１５をフォトリソグラフィによ
り形成する際、フォトリソグラフィの解像度の関係か
ら、例えば図１５に示すように、レジストパターン１５
が所期の位置からずれることがあり、この結果レジスト
パターン１５をマスクとして形成されるソース・ドレイ
ン領域１２ｃの位置がずれ、チャネル領域１２ａとソー
ス・ドレイン領域１２ｃとの間に形成される電界緩和領
域１２ｂの幅が所期の幅と異なってしまうことがある。

【０００７】

【発明が解決しようとする課題】このように、従来の電
界緩和領域を備えた薄膜トランジスタでは、チャネル領
域４ａ、１２ａとソース・ドレイン領域４ｃ、１２ｃと
の間に形成される電界緩和領域４ｂ、１２ｂの幅が所期
の幅と異なってしまうことがあり、ひいては所期のトラ
ンジスタ特性を得ることができなくなってしまうことが
あるという問題があった。この発明の目的は、電界緩和
領域の幅を常に所期の幅とすることのできる薄膜トラン
ジスタおよびその製造方法を提供することにある。

【０００８】

【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタは、半導体薄膜とその下方に位置するゲート電
極との間にゲート絶縁膜が設けられた薄膜トランジスタ
において、前記ゲート電極を断面ほぼ台形形状であって
両端部にサイドエッチ部を有する構造とし、前記半導体
薄膜は、前記ゲート電極の両サイドエッチ部に対応する
部分にソース、ドレイン電極のいずれとも重ならず、不
純物が注入されない電界緩和領域が設けられているよう
にしたものである。請求項２記載の薄膜トランジスタの
製造方法は、断面ほぼ台形形状であって両端部にサイド
エッチ部を有するゲート電極上にゲート絶縁膜および半
導体薄膜を形成し、前記ゲート電極をマスクとしたフォ
トリソグラフィにより前記ゲート電極に対応した部分の
前記半導体薄膜上にレジストパターンを形成し、該レジ
ストパターンをマスクとして不純物を高濃度に注入する
ことにより、前記レジストパターンの両外側における前
記半導体薄膜に高濃度不純物領域からなるソース・ドレ
イン領域を形成するとともに、前記ゲート電極の両サイ
ドエッチ部に対応する部分の前記半導体薄膜に不純物が
注入されない領域からなる電界緩和領域を形成し、ソー
ス、ドレイン電極を前記電界緩和領域と重ならないよう
に形成するようにしたものである。

【０００９】

【作用】この発明によれば、ゲート電極のサイドエッチ
部の幅が電界緩和領域の幅となる。この場合、ゲート電
極のサイドエッチ部の幅は、絶縁基板上等に堆積するゲ
ート電極形成用膜の膜厚およびこの膜をエッチングする
際のエッチング条件に左右されるが、これらの制御を容
易にかつ正確に行なうことができ、また両サイドエッチ
部において同じとすることができる。したがって、薄膜
トランジスタがオフセットゲート構造であっても、電界
緩和領域の幅を常に所期の幅とすることができる。

【００１０】

【実施例】図１〜図９はそれぞれこの発明の一実施例を
適用したオフセットゲート構造の薄膜トランジスタの各
製造工程を示したものである。そこで、これらの図を順
に参照しながら、この実施例におけるオフセットゲート
構造の薄膜トランジスタの構造についてその製造方法と
併せ説明する。

【００１１】まず、図１に示すように、ガラス等からな
る透明な絶縁基板２１の上面全体にアルミニウム等の金
属からなるゲート電極形成用膜２２を堆積し、ゲート電
極形成領域２３に対応する部分のゲート電極形成用膜２
２の上面にフォトリソグラフィによりレジストパターン
２４を形成する。次に、レジストパターン２４をマスク
としてゲート電極形成用膜２２を等方性エッチングする
と、図２に示すように、断面ほぼ台形形状であって両端
部にサイドエッチ部２５ａを有するゲート電極２５が形
成される。この場合、サイドエッチ部２５ａの幅ｄはゲ
ート電極形成用膜２２の膜厚およびエッチング条件に左
右される。この後、レジストパターン２４を除去する
と、図３に示すようになる。

【００１２】次に、図４に示すように、全上面に酸化シ
リコン等からなる絶縁膜２６を堆積した後、エッチバッ
クにより絶縁膜２６をゲート電極２５の上面が露出する
までエッチングし、全上面を平坦化する。次に、図５に
示すように、全上面に酸化シリコン等からなるゲート絶
縁膜２７を堆積し、次いでその上面全体にアモルファス
シリコン薄膜２８を堆積し、次いでその上面全体にレジ
スト膜２９を塗布する。次に、透明な絶縁基板２１の下
面側から不透明なゲート電極２５をマスクとして露光
し、次いで現像すると、図６に示すように、ゲート電極
２５に対応する部分のアモルファスシリコン薄膜２８の
上面のみにレジスト膜２９が残存し、この残存したレジ
スト膜２９によってレジストパターン３０が形成され
る。この場合、ゲート電極２５をマスクとしたフォトリ
ソグラフィによりレジストパターン３０を形成している
ので、レジストパターン３０を所期の位置つまりゲート
電極２５に対応する部分のアモルファスシリコン薄膜２
８の上面に確実に形成することができる。

【００１３】次に、図７に示すように、レジストパター
ン３０をマスクとして不純物を高濃度に注入すると、レ
ジストパターン３０の両外側におけるアモルファスシリ
コン薄膜２８に高濃度不純物注入領域２８ｃが形成され
る。次に、レジストパターン３０を除去した後、レーザ
アニールを行うと、図８に示すように、アモルファスシ
リコン薄膜２８がポリ化してポリシリコン薄膜（半導体
薄膜）３１が形成されるとともに、高濃度不純物注入領
域２８ｃが活性化されて高濃度不純物領域からなるソー
ス・ドレイン領域３１ｃが形成される。この状態では、
ゲート電極２５の両端部のサイドエッチ部２５ａに対応
する部分のポリシリコン薄膜３１によって不純物が注入
されない領域からなる電界緩和領域３１ｂが形成され、
両電界緩和領域３１ｂ間におけるポリシリコン薄膜３１
によってチャネル領域３１ａが形成されている。

【００１４】この場合、ゲート電極２５のサイドエッチ
部２５ａの幅ｄが電界緩和領域３１ｂの幅となる。しか
るに、ゲート電極２５のサイドエッチ部２５ａの幅ｄ
は、図２において既に説明したように、ゲート電極形成
用膜２２の膜厚およびエッチング条件に左右されるの
で、これらを制御すればよく、しかもこの制御を容易に
かつ正確に行なうことができ、また両サイドエッチ部２
５ａにおいて同じとすることができる。したがって、電
界緩和領域３１ｂの幅を常に所期の幅とすることがで
き、ひいては常に所期のトランジスタ特性を得ることが
できる。

【００１５】次に、図９に示すように、全上面に窒化シ
リコン等からなる層間絶縁膜３２を堆積する。次に、ソ
ース・ドレイン領域３１ｃに対応する部分の層間絶縁膜
３２にコンタクトホール３３を形成する。次に、コンタ
クトホール３３を通してソース・ドレイン領域３１ｃと
接続されるアルミニウム等からなるソース・ドレイン電
極３４を層間絶縁膜３２の上面にパターン形成する。か
くして、オフセットゲート構造の薄膜トランジスタが完
成する。

【００１６】次に、図１０および図１１はそれぞれこの
発明の他の実施例を適用したＬＤＤ構造の薄膜トランジ
スタの各製造工程を示したものである。そこで、これら
の図を順に参照しながら、この実施例におけるＬＤＤ構
造の薄膜トランジスタの構造についてその製造方法と併
せ説明する。

【００１７】まず、図１０に示すように、ガラス等から
なる絶縁基板４１の上面のデバイスエリアにポリシリコ
ン薄膜（半導体薄膜）４２をパターン形成する。次に、
全上面に酸化シリコン等からなるゲート絶縁膜４３を堆
積する。次に、ポリシリコン薄膜４２の符号４２ａおよ
び４２ｂで示す領域の上面に、上述した実施例において
図１および図２に示す場合と同様の方法により、断面ほ
ぼ台形形状であって両端部にサイドエッチ部４４ａを有
するポリシリコンからなるゲート電極４４をパターン形
成する。次に、ゲート電極４４をマスクとして不純物を
高濃度に注入すると、ゲート電極４４の両外側における
ポリシリコン薄膜４２に高濃度不純物注入領域４２ｃが
形成される。この場合、ポリシリコンからなるゲート電
極４４にも不純物が高濃度に注入され、ゲート電極４４
が低抵抗体となる。また、ゲート電極４４のサイドエッ
チ部４４ａをその膜厚に応じて不純物が通過し、このた
めサイドエッチ部４４ａに対応する部分のポリシリコン
薄膜４２に低濃度不純物注入領域４２ｂが形成される。
そして、熱アニールを行うと、高濃度不純物注入領域４
２ｃが活性化されて高濃度不純物領域からなるソース・
ドレイン領域４２ｃが形成され、また低濃度不純物注入
領域４２ｂが活性化されて低濃度不純物領域からなる電
界緩和領域４２ｂが形成され、さらに両電界緩和領域４
２ｂ間におけるポリシリコン薄膜４２によってチャネル
領域４２ａが形成される。

【００１８】この場合、ゲート電極４４のサイドエッチ
部４４ａの幅ｄが電界緩和領域４２ｂの幅となる。しか
るに、ゲート電極４４のサイドエッチ部４４ａの幅ｄ
は、上述した実施例の場合と同様に、ゲート電極４４を
形成するためのポリシリコン膜の膜厚およびエッチング
条件に左右されるので、これらを制御すればよく、しか
もこの制御を容易にかつ正確に行なうことができ、また
両サイドエッチ部４４ａにおいて同じとすることができ
る。したがって、この場合も、電界緩和領域４２ｂの幅
を常に所期の幅とすることができ、ひいては常に所期の
トランジスタ特性を得ることができる。

【００１９】次に、図１１に示すように、全上面に窒化
シリコン等からなる層間絶縁膜４５を堆積する。次に、
ソース・ドレイン領域４２ｃに対応する部分の層間絶縁
膜４５およびゲート絶縁膜４３にコンタクトホール４６
を形成する。次に、コンタクトホール４６を通してソー
ス・ドレイン領域４２ｃと接続されるアルミニウム等か
らなるソース・ドレイン電極４７を層間絶縁膜４５の上
面にパターン形成する。かくして、ＬＤＤ構造の薄膜ト
ランジスタが完成する。

【００２０】

【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極のサイドエッチ部の幅が電界緩和領域の
幅となるようにしているので、薄膜トランジスタがオフ
セットゲート構造であっても、電界緩和領域の幅を常に
所期の幅とすることができ、ひいては常に所期のトラン
ジスタ特性を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例を適用したオフセットゲー
ト構造の薄膜トランジスタの製造に際し、絶縁基板の上
面に堆積したゲート電極形成用膜の上面にレジストパタ
ーンを形成した状態の断面図。

【図２】同薄膜トランジスタの製造に際し、ゲート電極
を形成した状態の断面図。

【図３】同薄膜トランジスタの製造に際し、レジストパ
ターンを除去した状態の断面図。

【図４】同薄膜トランジスタの製造に際し、ゲート電極
の周囲に絶縁膜を形成した状態の断面図。

【図５】同薄膜トランジスタの製造に際し、全上面にゲ
ート絶縁膜、アモルファスシリコン薄膜およびレジスト
膜を形成した状態の断面図。

【図６】同薄膜トランジスタの製造に際し、ゲート電極
をマスクとしたフォトリソグラフィによりアモルファス
シリコン薄膜の上面にレジストパターンを形成した状態
の断面図。

【図７】同薄膜トランジスタの製造に際し、レジストパ
ターンをマスクとして不純物を注入した状態の断面図。

【図８】同薄膜トランジスタの製造に際し、レジストパ
ターンを除去した後レーザアニールした状態の断面図。

【図９】同薄膜トランジスタの製造に際し、完成した状
態の断面図。

【図１０】この発明の他の実施例を適用したＬＤＤ構造
の薄膜トランジスタの製造に際し、ゲート電極をマスク
として不純物を注入した状態の断面図。

【図１１】同薄膜トランジスタの製造に際し、完成した
状態の断面図。

【図１２】従来のオフセットゲート構造の薄膜トランジ
スタの一例を示す断面図。

【図１３】同薄膜トランジスタの問題点を説明するため
に示す断面図。

【図１４】従来のＬＤＤ構造の薄膜トランジスタの一例
を示す断面図。

【図１５】同薄膜トランジスタの問題点を説明するため
に示す断面図。

【符号の説明】

２１ 絶縁基板 ２５ ゲート電極 ２５ａ サイドエッチ部 ２７ ゲート絶縁膜 ２８ アモルファスシリコン薄膜 ３０ レジストパターン ３１ ポリシリコン薄膜（半導体薄膜） ３１ａ チャネル領域 ３１ｂ 電界緩和領域 ３１ｃ ソース・ドレイン領域 ４１ 絶縁基板 ４２ ポリシリコン薄膜（半導体薄膜） ４２ａ チャネル領域 ４２ｂ 電界緩和領域 ４２ｃ ソース・ドレイン領域 ４３ ゲート絶縁膜 ４４ ゲート電極 ４４ａ サイドエッチ部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/265

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体薄膜とその下方に位置するゲート
   電極との間にゲート絶縁膜が設けられた薄膜トランジス
   タにおいて、 前記ゲート電極を断面ほぼ台形形状であって両端部にサ
   イドエッチ部を有する構造とし、前記半導体薄膜は、前
   記ゲート電極の両サイドエッチ部に対応する部分にソー
   ス、ドレイン電極のいずれとも重ならず、不純物が注入
   されない電界緩和領域が設けられていることを特徴とす
   る薄膜トランジスタ。
2. 【請求項２】 断面ほぼ台形形状であって両端部にサイ
   ドエッチ部を有するゲート電極上にゲート絶縁膜および
   半導体薄膜を形成し、前記ゲート電極をマスクとしたフ
   ォトリソグラフィにより前記ゲート電極に対応した部分
   の前記半導体薄膜上にレジストパターンを形成し、該レ
   ジストパターンをマスクとして不純物を高濃度に注入す
   ることにより、前記レジストパターンの両外側における
   前記半導体薄膜に高濃度不純物領域からなるソース・ド
   レイン領域を形成するとともに、前記ゲート電極の両サ
   イドエッチ部に対応する部分の前記半導体薄膜に不純物
   が注入されない領域からなる電界緩和領域を形成し、ソ
   ース、ドレイン電極を前記電界緩和領域と重ならないよ
   うに形成することを特徴とする薄膜トランジスタの製造
   方法。