JPH06333948A - 薄膜トランジスタおよびその製法 - Google Patents
薄膜トランジスタおよびその製法Info
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- JPH06333948A JPH06333948A JP5122680A JP12268093A JPH06333948A JP H06333948 A JPH06333948 A JP H06333948A JP 5122680 A JP5122680 A JP 5122680A JP 12268093 A JP12268093 A JP 12268093A JP H06333948 A JPH06333948 A JP H06333948A
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- 239000010409 thin film Substances 0.000 title claims abstract description 354
- 238000004519 manufacturing process Methods 0.000 title claims description 92
- 239000010408 film Substances 0.000 claims abstract description 394
- 239000004065 semiconductor Substances 0.000 claims abstract description 249
- 239000000758 substrate Substances 0.000 claims abstract description 92
- 238000000034 method Methods 0.000 claims abstract description 74
- 230000008569 process Effects 0.000 claims abstract description 26
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims description 234
- 238000005530 etching Methods 0.000 claims description 90
- 238000005468 ion implantation Methods 0.000 claims description 89
- 230000001681 protective effect Effects 0.000 claims description 45
- 230000003647 oxidation Effects 0.000 claims description 35
- 238000007254 oxidation reaction Methods 0.000 claims description 35
- 239000000463 material Substances 0.000 claims description 16
- 229910052760 oxygen Inorganic materials 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 14
- 239000001301 oxygen Substances 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000007743 anodising Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 33
- 229910004298 SiO 2 Inorganic materials 0.000 description 19
- 238000004544 sputter deposition Methods 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 239000007789 gas Substances 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 239000013078 crystal Substances 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 230000005684 electric field Effects 0.000 description 9
- 238000002513 implantation Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000010407 anodic oxide Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000007665 sagging Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- PQVHMOLNSYFXIJ-UHFFFAOYSA-N 4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]-1-[2-oxo-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethyl]pyrazole-3-carboxylic acid Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C=1C(=NN(C=1)CC(N1CC2=C(CC1)NN=N2)=O)C(=O)O PQVHMOLNSYFXIJ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
(57)【要約】
【目的】 オフ時のドレイン電流を低減させたＴＦＴお
よびそのための精度がよく簡単な工程でえられるＬＤＤ
構造またはオフセット構造のＴＦＴの製法を提供する。 【構成】 絶縁基板１上に形成されたＳｉなどからなる
半導体薄膜２と、この半導体薄膜上全体に形成されたゲ
ート絶縁膜３と、このゲート絶縁膜３上に形成されたゲ
ート電極４を有しており、このゲート絶縁膜３におい
て、ゲート電極４よりも幅広になる位置に段差部を有し
て異なる膜厚を有しており、ゲート電極４およびゲート
絶縁膜３をマスクとしてイオン注入されることによりＬ
ＤＤ領域５とソース／ドレイン領域６を有するＬＤＤ構
造のＴＦＴがえられる。また本発明による別の構造のＴ
ＦＴはＬＤＤ領域またはオフセット領域の半導体薄膜の
厚さをチャネル領域の半導体薄膜の厚さより薄くなるよ
うに形成する。
よびそのための精度がよく簡単な工程でえられるＬＤＤ
構造またはオフセット構造のＴＦＴの製法を提供する。 【構成】 絶縁基板１上に形成されたＳｉなどからなる
半導体薄膜２と、この半導体薄膜上全体に形成されたゲ
ート絶縁膜３と、このゲート絶縁膜３上に形成されたゲ
ート電極４を有しており、このゲート絶縁膜３におい
て、ゲート電極４よりも幅広になる位置に段差部を有し
て異なる膜厚を有しており、ゲート電極４およびゲート
絶縁膜３をマスクとしてイオン注入されることによりＬ
ＤＤ領域５とソース／ドレイン領域６を有するＬＤＤ構
造のＴＦＴがえられる。また本発明による別の構造のＴ
ＦＴはＬＤＤ領域またはオフセット領域の半導体薄膜の
厚さをチャネル領域の半導体薄膜の厚さより薄くなるよ
うに形成する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶ディスプレイなどのスイッチング素子として用い
られる薄膜トランジスタ（以下、ＴＦＴという）の構造
およびその製法に関する。さらに詳しくは、オフ時の電
流の低減を図ったＴＦＴの構造およびそのための簡単な
製法に関する。
ス液晶ディスプレイなどのスイッチング素子として用い
られる薄膜トランジスタ（以下、ＴＦＴという）の構造
およびその製法に関する。さらに詳しくは、オフ時の電
流の低減を図ったＴＦＴの構造およびそのための簡単な
製法に関する。
【０００２】
【従来の技術】従来、ＴＦＴのオフ電流を低減するた
め、ソース／ドレイン領域のゲート電極側を低濃度不純
物領域とするＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄ
ｒａｉｎ）構造または不純物を導入しないオフセット構
造が用いられている。
め、ソース／ドレイン領域のゲート電極側を低濃度不純
物領域とするＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄ
ｒａｉｎ）構造または不純物を導入しないオフセット構
造が用いられている。
【０００３】図24〜25は、たとえば、特公平3-38755号
公報に示された、従来のＬＤＤ構造を有するＴＦＴの断
面図である。図24において、１は絶縁基板、２は絶縁基
板１上に形成された能動体層として働く半導体薄膜でた
とえばＳｉ薄膜、３は半導体薄膜２上に形成されたゲー
ト絶縁膜、４はゲート絶縁膜３上に形成されたゲート電
極、５はＰやＢなどの不純物を低濃度に半導体薄膜２中
にドーピングした低濃度不純物領域であるＬＤＤ領域、
６はＰやＢなどの不純物を高濃度にドーピングしたソー
ス／ドレイン領域、７はソース電極として用いられる金
属薄膜、８はドレイン電極として用いられる金属薄膜、
９はソース電極７およびドレイン電極８とソース／ドレ
イン領域６とを接続するためのコンタクトホールであ
る。
公報に示された、従来のＬＤＤ構造を有するＴＦＴの断
面図である。図24において、１は絶縁基板、２は絶縁基
板１上に形成された能動体層として働く半導体薄膜でた
とえばＳｉ薄膜、３は半導体薄膜２上に形成されたゲー
ト絶縁膜、４はゲート絶縁膜３上に形成されたゲート電
極、５はＰやＢなどの不純物を低濃度に半導体薄膜２中
にドーピングした低濃度不純物領域であるＬＤＤ領域、
６はＰやＢなどの不純物を高濃度にドーピングしたソー
ス／ドレイン領域、７はソース電極として用いられる金
属薄膜、８はドレイン電極として用いられる金属薄膜、
９はソース電極７およびドレイン電極８とソース／ドレ
イン領域６とを接続するためのコンタクトホールであ
る。
【０００４】つぎに従来のＬＤＤ構造の製法について説
明する。絶縁基板１上に、Ｓｉ薄膜よりなる半導体薄膜
２を形成する（図24（ａ））。ついで、たとえばＳｉＯ
2からなるゲート絶縁膜３をたとえば熱酸化法またはス
パッタ法で形成する（図24（ｂ））。このゲート絶縁膜
３上に、たとえばＰをドーピングしたＳｉ薄膜からなる
ゲート電極用薄膜を成膜して、パターニングすることに
よりゲート電極４を形成する（図24（ｃ））。このゲー
ト電極４をマスクとして、たとえばＰを低濃度にイオン
注入し、ＬＤＤ領域５を形成する（図24（ｄ））。つい
で、ホトレジスト膜11を用いゲート電極部より広めのパ
ターンをゲート電極上に形成する（図25（ｅ））。この
ホトレジスト膜11をマスクとして、高濃度にたとえばＰ
を半導体薄膜２にイオン注入する（図25（ｆ））。これ
により、Ｐが低濃度にドーピングされたＬＤＤ領域５と
Ｐの不純物が高濃度にドーピングされたソース／ドレイ
ン領域６が形成される。ついで、ゲート絶縁膜上にコン
タクトホール９をあけ（図25（ｇ））、ついでソース電
極７とドレイン電極８を同時に形成する（図25
（ｈ））。
明する。絶縁基板１上に、Ｓｉ薄膜よりなる半導体薄膜
２を形成する（図24（ａ））。ついで、たとえばＳｉＯ
2からなるゲート絶縁膜３をたとえば熱酸化法またはス
パッタ法で形成する（図24（ｂ））。このゲート絶縁膜
３上に、たとえばＰをドーピングしたＳｉ薄膜からなる
ゲート電極用薄膜を成膜して、パターニングすることに
よりゲート電極４を形成する（図24（ｃ））。このゲー
ト電極４をマスクとして、たとえばＰを低濃度にイオン
注入し、ＬＤＤ領域５を形成する（図24（ｄ））。つい
で、ホトレジスト膜11を用いゲート電極部より広めのパ
ターンをゲート電極上に形成する（図25（ｅ））。この
ホトレジスト膜11をマスクとして、高濃度にたとえばＰ
を半導体薄膜２にイオン注入する（図25（ｆ））。これ
により、Ｐが低濃度にドーピングされたＬＤＤ領域５と
Ｐの不純物が高濃度にドーピングされたソース／ドレイ
ン領域６が形成される。ついで、ゲート絶縁膜上にコン
タクトホール９をあけ（図25（ｇ））、ついでソース電
極７とドレイン電極８を同時に形成する（図25
（ｈ））。
【０００５】つぎに動作について説明する。ソース電極
７とドレイン電極８のあいだに電圧を印加した状態で、
ソース電極７とゲート電極４間に印加する電圧を変化す
ることで、ソース電極７とドレイン電極８のあいだに流
れるドレイン電流を変化させることができ、図25（ｈ）
のＴＦＴをスイッチング素子として使用することができ
る。
７とドレイン電極８のあいだに電圧を印加した状態で、
ソース電極７とゲート電極４間に印加する電圧を変化す
ることで、ソース電極７とドレイン電極８のあいだに流
れるドレイン電流を変化させることができ、図25（ｈ）
のＴＦＴをスイッチング素子として使用することができ
る。
【０００６】たとえば、アクティブマトリックス液晶デ
ィスプレイのスイッチング素子として使用するばあい
は、ＴＦＴのオフ時のドレイン電流は、少なくとも液晶
のリーク電流以下にすることが必要である。とくに、オ
ン時のドレイン電流を大きくするために、チャネル領域
２ａを形成するための半導体薄膜２として多結晶Ｓｉ膜
を用いたばあいは、多結晶Ｓｉ膜中に存在する結晶粒界
のためにフィールド エンハンスド エミッション(Fie
ld enhanced emission)電流が流れ、オフ時のドレイン
電流は大きくなる。このオフ時のドレイン電流は、結晶
粒界に存在する未結合手の数およびドレイン近傍の電界
強度に比例すると一般的にいわれている。このために、
図24〜25においては、ドレイン近傍の電界強度を低減す
る目的で不純物を低濃度にドーピングしたＬＤＤ領域５
を形成し、チャネル領域２ａとソース／ドレイン領域６
とのあいだに形成される空乏層幅を広げ電界強度を低減
させ、その結果としてオフ時のドレイン電流を低減でき
るＬＤＤ構造を形成している。
ィスプレイのスイッチング素子として使用するばあい
は、ＴＦＴのオフ時のドレイン電流は、少なくとも液晶
のリーク電流以下にすることが必要である。とくに、オ
ン時のドレイン電流を大きくするために、チャネル領域
２ａを形成するための半導体薄膜２として多結晶Ｓｉ膜
を用いたばあいは、多結晶Ｓｉ膜中に存在する結晶粒界
のためにフィールド エンハンスド エミッション(Fie
ld enhanced emission)電流が流れ、オフ時のドレイン
電流は大きくなる。このオフ時のドレイン電流は、結晶
粒界に存在する未結合手の数およびドレイン近傍の電界
強度に比例すると一般的にいわれている。このために、
図24〜25においては、ドレイン近傍の電界強度を低減す
る目的で不純物を低濃度にドーピングしたＬＤＤ領域５
を形成し、チャネル領域２ａとソース／ドレイン領域６
とのあいだに形成される空乏層幅を広げ電界強度を低減
させ、その結果としてオフ時のドレイン電流を低減でき
るＬＤＤ構造を形成している。
【０００７】従来のＦＥＴのＬＤＤ構造を形成する他の
方法について説明する。図26はたとえば特公平4-34819
号公報に示されたＬＤＤ構造ＦＥＴの製造工程を示す図
である。まず図26（ａ）に示すように、Ｓｉ基板25の表
面にフィールド酸化膜24を形成後、ゲート絶縁膜３をた
とえば熱酸化法で形成し、ついでたとえばＰを高濃度に
ドープしたＳｉ膜であるゲート電極用薄膜を成膜後、パ
ターニングすることによりゲート電極４を形成する。つ
いで、イオン注入法により、たとえばＰイオンを低濃度
に注入して、低濃度に不純物をドーピングしたＬＤＤ領
域５を形成する。このときゲート電極４の下の半導体層
にチャネル領域２ａが形成される。つぎに、図26（ｂ）
に示すように、たとえばＣＶＤ法による酸化膜26を全面
に成膜する。このＣＶＤ酸化膜26を異方性エッチングで
エッチングすることにより、ゲート電極４の両側にＣＶ
Ｄ酸化膜を残したサイドウォール27を形成する。つい
で、たとえばＰを高濃度にイオン注入する（図26
（ｃ））。このとき、ゲート電極４およびサイドウォー
ル27の下には、それらがマスクとなるためこの高濃度の
Ｐイオンは注入されない。この結果、図26（ｄ）に示す
ようにソース／ドレイン領域６および低濃度にイオン注
入がされたＬＤＤ領域５を形成できる。ついで、通常の
工程でソース／ドレイン電極（図示せず）を形成するこ
とによりＭＯＳ型の半導体装置を形成できる。動作原理
は、前述のＬＤＤ構造のＴＦＴで述べたものと同じであ
る。
方法について説明する。図26はたとえば特公平4-34819
号公報に示されたＬＤＤ構造ＦＥＴの製造工程を示す図
である。まず図26（ａ）に示すように、Ｓｉ基板25の表
面にフィールド酸化膜24を形成後、ゲート絶縁膜３をた
とえば熱酸化法で形成し、ついでたとえばＰを高濃度に
ドープしたＳｉ膜であるゲート電極用薄膜を成膜後、パ
ターニングすることによりゲート電極４を形成する。つ
いで、イオン注入法により、たとえばＰイオンを低濃度
に注入して、低濃度に不純物をドーピングしたＬＤＤ領
域５を形成する。このときゲート電極４の下の半導体層
にチャネル領域２ａが形成される。つぎに、図26（ｂ）
に示すように、たとえばＣＶＤ法による酸化膜26を全面
に成膜する。このＣＶＤ酸化膜26を異方性エッチングで
エッチングすることにより、ゲート電極４の両側にＣＶ
Ｄ酸化膜を残したサイドウォール27を形成する。つい
で、たとえばＰを高濃度にイオン注入する（図26
（ｃ））。このとき、ゲート電極４およびサイドウォー
ル27の下には、それらがマスクとなるためこの高濃度の
Ｐイオンは注入されない。この結果、図26（ｄ）に示す
ようにソース／ドレイン領域６および低濃度にイオン注
入がされたＬＤＤ領域５を形成できる。ついで、通常の
工程でソース／ドレイン電極（図示せず）を形成するこ
とによりＭＯＳ型の半導体装置を形成できる。動作原理
は、前述のＬＤＤ構造のＴＦＴで述べたものと同じであ
る。
【０００８】またＭＯＳＦＥＴでＬＤＤ構造を形成する
さらに他の方法として、たとえば特開昭61-212067号公
報や特開昭61-224459号公報に示されるように、多結晶
Ｓｉなどからなるゲート電極を熱酸化することによりセ
ルフアライメントでＬＤＤ構造を形成する方法が開示さ
れている。すなわち、ゲート電極を形成後ゲート電極を
マスクとして低濃度不純物領域を形成したのち、多結晶
Ｓｉからなるゲート電極を熱酸化してゲート電極より幅
広となる酸化シリコン層をゲート電極の側壁部に形成す
る。ついでその酸化シリコン層をマスクとしてＰなどの
不純物を高濃度にイオン注入することによりソース／ド
レイン領域を形成し、ＬＤＤ構造を形成している。
さらに他の方法として、たとえば特開昭61-212067号公
報や特開昭61-224459号公報に示されるように、多結晶
Ｓｉなどからなるゲート電極を熱酸化することによりセ
ルフアライメントでＬＤＤ構造を形成する方法が開示さ
れている。すなわち、ゲート電極を形成後ゲート電極を
マスクとして低濃度不純物領域を形成したのち、多結晶
Ｓｉからなるゲート電極を熱酸化してゲート電極より幅
広となる酸化シリコン層をゲート電極の側壁部に形成す
る。ついでその酸化シリコン層をマスクとしてＰなどの
不純物を高濃度にイオン注入することによりソース／ド
レイン領域を形成し、ＬＤＤ構造を形成している。
【０００９】またゲート電極を熱酸化することによりセ
ルフアライメントでＬＤＤ構造を形成する他の方法とし
て、たとえば特開昭61-214472号公報に開示されている
ように、ゲート電極を熱酸化したのち高濃度不純物のソ
ース／ドレイン領域を形成し、そののち、ゲート電極の
酸化膜をエッチングにより除去して再度ゲート電極をマ
スクとして低濃度不純物のイオン注入を行うことによ
り、ＬＤＤ構造を形成している。
ルフアライメントでＬＤＤ構造を形成する他の方法とし
て、たとえば特開昭61-214472号公報に開示されている
ように、ゲート電極を熱酸化したのち高濃度不純物のソ
ース／ドレイン領域を形成し、そののち、ゲート電極の
酸化膜をエッチングにより除去して再度ゲート電極をマ
スクとして低濃度不純物のイオン注入を行うことによ
り、ＬＤＤ構造を形成している。
【００１０】
【発明が解決しようとする課題】前述の第１の方法によ
るＬＤＤ構造を有するＴＦＴは不純物濃度の低いＬＤＤ
領域５と不純物濃度の高いソース／ドレイン領域６を作
り分けるために２回のフォトリソグラフィ工程が必要で
ある。また、不純物の低いＬＤＤ領域５の長さがあまり
長くなるとその領域の抵抗成分が増加するために、図25
（ｅ）におけるゲート電極４とレジスト膜11の位置合わ
せに精度が要求される。とくに、オフ時のドレイン電流
を低減するために、低濃度にドーピングしたＬＤＤ領域
５の不純物濃度をさらに低下させるばあいや、不純物を
意図的に入れないいわゆるオフセット構造にするばあ
い、この低濃度領域やオフセット領域の長さが長すぎる
と抵抗が増加してオン時のドレイン電流の低下を引き起
こす。このため図25（ｅ）におけるゲート電極４とレジ
スト膜11の位置合わせ精度の向上が要求される。液晶デ
ィスプレイのような、表示部の大きさが対角で数インチ
を越えるような大型デバイスの製造には、大面積露光が
でき、かつ、位置合わせ精度の高い露光機が必要となる
が、そのような要求を満たす露光機はこれまでのところ
存在せず、前記要求を満たすことができない。
るＬＤＤ構造を有するＴＦＴは不純物濃度の低いＬＤＤ
領域５と不純物濃度の高いソース／ドレイン領域６を作
り分けるために２回のフォトリソグラフィ工程が必要で
ある。また、不純物の低いＬＤＤ領域５の長さがあまり
長くなるとその領域の抵抗成分が増加するために、図25
（ｅ）におけるゲート電極４とレジスト膜11の位置合わ
せに精度が要求される。とくに、オフ時のドレイン電流
を低減するために、低濃度にドーピングしたＬＤＤ領域
５の不純物濃度をさらに低下させるばあいや、不純物を
意図的に入れないいわゆるオフセット構造にするばあ
い、この低濃度領域やオフセット領域の長さが長すぎる
と抵抗が増加してオン時のドレイン電流の低下を引き起
こす。このため図25（ｅ）におけるゲート電極４とレジ
スト膜11の位置合わせ精度の向上が要求される。液晶デ
ィスプレイのような、表示部の大きさが対角で数インチ
を越えるような大型デバイスの製造には、大面積露光が
でき、かつ、位置合わせ精度の高い露光機が必要となる
が、そのような要求を満たす露光機はこれまでのところ
存在せず、前記要求を満たすことができない。
【００１１】また、第２の方法によれば、１回のフォト
リソグラフィ工程でセルフアライメントによりＬＤＤ構
造を形成できるが、図26（ｃ）のサイドウォール形成時
に異方性エッチングの制御が難しくＬＤＤ領域の長さが
バラつくとともに、異方性エッチングの終点の判定が難
しく、またマージンもあまりないという問題がある。と
くにＴＦＴに適用するばあい、半導体層が薄くエッチン
グしすぎると能動体層のダメージが大きいこと、またＴ
ＦＴのばあい液晶表示パネルのように大面積の基板で異
方性エッチングを行わなければならないため一層難しい
という問題がある。
リソグラフィ工程でセルフアライメントによりＬＤＤ構
造を形成できるが、図26（ｃ）のサイドウォール形成時
に異方性エッチングの制御が難しくＬＤＤ領域の長さが
バラつくとともに、異方性エッチングの終点の判定が難
しく、またマージンもあまりないという問題がある。と
くにＴＦＴに適用するばあい、半導体層が薄くエッチン
グしすぎると能動体層のダメージが大きいこと、またＴ
ＦＴのばあい液晶表示パネルのように大面積の基板で異
方性エッチングを行わなければならないため一層難しい
という問題がある。
【００１２】さらに第３の方法によれば、ゲート電極を
酸化することによりＬＤＤ構造を形成できるため、セル
フアライメントにより行うことができ、１回のフォトリ
ソグラフィ工程でＬＤＤ構造を形成することができる
が、シリコンなどからなるゲート電極の熱酸化膜はせい
ぜい0.1〜0.3μｍ程度であり、0.8〜１μｍ程度の長さ
が必要とされるＬＤＤ構造を形成するのに充分な酸化膜
の厚さがえられないという問題がある。
酸化することによりＬＤＤ構造を形成できるため、セル
フアライメントにより行うことができ、１回のフォトリ
ソグラフィ工程でＬＤＤ構造を形成することができる
が、シリコンなどからなるゲート電極の熱酸化膜はせい
ぜい0.1〜0.3μｍ程度であり、0.8〜１μｍ程度の長さ
が必要とされるＬＤＤ構造を形成するのに充分な酸化膜
の厚さがえられないという問題がある。
【００１３】さらに、前記いずれの方法においても、高
不純物濃度のソース／ドレイン領域と低不純物濃度のＬ
ＤＤ領域のための２回のイオン注入工程を必要とし、工
程数が増加するという問題がある。
不純物濃度のソース／ドレイン領域と低不純物濃度のＬ
ＤＤ領域のための２回のイオン注入工程を必要とし、工
程数が増加するという問題がある。
【００１４】また、前記いずれの方法においてもＬＤＤ
領域の長さが短かすぎたり、不純物濃度が高すぎるとオ
フ電流が多くなり、逆にＬＤＤ領域が長すぎたり不純物
濃度が低すぎるとオフ電流は抑制されるが、ＴＦＴの直
列抵抗が増大することになりオン電流も減少し、ＬＤＤ
領域の長さおよび不純物濃度を厳密にコントロールしな
ければならないが、工程が複雑で完全な制御ができない
という問題がある。
領域の長さが短かすぎたり、不純物濃度が高すぎるとオ
フ電流が多くなり、逆にＬＤＤ領域が長すぎたり不純物
濃度が低すぎるとオフ電流は抑制されるが、ＴＦＴの直
列抵抗が増大することになりオン電流も減少し、ＬＤＤ
領域の長さおよび不純物濃度を厳密にコントロールしな
ければならないが、工程が複雑で完全な制御ができない
という問題がある。
【００１５】以上の各問題はＬＤＤ領域の不純物濃度を
極限まで小さくしたいわゆるオフセット構造にするばあ
いでも全く同じことになる。
極限まで小さくしたいわゆるオフセット構造にするばあ
いでも全く同じことになる。
【００１６】本発明はこのような問題を解決するために
なされたものであり、簡単な工程でＬＤＤ構造またはオ
フセット構造を形成できると共に、その長さや不純物濃
度を制御し易いＴＦＴの製法を提供することを目的とす
る。
なされたものであり、簡単な工程でＬＤＤ構造またはオ
フセット構造を形成できると共に、その長さや不純物濃
度を制御し易いＴＦＴの製法を提供することを目的とす
る。
【００１７】本発明のさらに他の目的は、ＬＤＤ領域の
長さを長くしたり、ＬＤＤ領域の不純物のドーピング濃
度を低減するなどの処理により発生するオン電流の大幅
な低下をひき起すことなく、オフ電流を低減できるＬＤ
Ｄまたはオフセット構造のＴＦＴの構造およびその製法
を提供することにある。
長さを長くしたり、ＬＤＤ領域の不純物のドーピング濃
度を低減するなどの処理により発生するオン電流の大幅
な低下をひき起すことなく、オフ電流を低減できるＬＤ
Ｄまたはオフセット構造のＴＦＴの構造およびその製法
を提供することにある。
【００１８】
【課題を解決するための手段】請求項１記載の発明のＴ
ＦＴの製法は、高濃度不純物領域からなるソース／ドレ
イン領域のゲート電極側が低濃度不純物領域とされるＬ
ＤＤ構造のトランジスタを絶縁基板上に形成する薄膜ト
ランジスタの製法であって、ソース／ドレイン領域の不
純物の導入をイオン注入で行い、半導体薄膜上に注入イ
オンのイオン量を減ずる膜を低濃度不純物領域側で厚く
なるように形成し、１回のイオン注入により高濃度のソ
ース／ドレイン領域とＬＤＤ構造をなす低濃度不純物領
域を同時に形成することを特徴とするものである。
ＦＴの製法は、高濃度不純物領域からなるソース／ドレ
イン領域のゲート電極側が低濃度不純物領域とされるＬ
ＤＤ構造のトランジスタを絶縁基板上に形成する薄膜ト
ランジスタの製法であって、ソース／ドレイン領域の不
純物の導入をイオン注入で行い、半導体薄膜上に注入イ
オンのイオン量を減ずる膜を低濃度不純物領域側で厚く
なるように形成し、１回のイオン注入により高濃度のソ
ース／ドレイン領域とＬＤＤ構造をなす低濃度不純物領
域を同時に形成することを特徴とするものである。
【００１９】また請求項２記載の発明のＴＦＴは、 絶
縁基板上に半導体薄膜が設けられ、該半導体薄膜上に絶
縁膜を介してゲート電極が設けられ、該ゲート電極の両
側の前記半導体薄膜に不純物が導入されてソース／ドレ
イン領域が形成されてなる薄膜トランジスタであって、
前記絶縁膜はゲート電極側の膜厚が厚くなるようにゲー
ト電極より幅広になる位置に段差部を有し、該絶縁膜の
膜厚の厚い部分の半導体薄膜が不純物の低濃度領域に形
成されているものである。
縁基板上に半導体薄膜が設けられ、該半導体薄膜上に絶
縁膜を介してゲート電極が設けられ、該ゲート電極の両
側の前記半導体薄膜に不純物が導入されてソース／ドレ
イン領域が形成されてなる薄膜トランジスタであって、
前記絶縁膜はゲート電極側の膜厚が厚くなるようにゲー
ト電極より幅広になる位置に段差部を有し、該絶縁膜の
膜厚の厚い部分の半導体薄膜が不純物の低濃度領域に形
成されているものである。
【００２０】前記絶縁膜が少なくとも２種類の異なる材
料からなる積層膜により形成され、該異なる材料の選択
的エッチングにより前記段差部が設けられていること
が、絶縁膜に段差を設けるばあいのエッチングに好まし
い。
料からなる積層膜により形成され、該異なる材料の選択
的エッチングにより前記段差部が設けられていること
が、絶縁膜に段差を設けるばあいのエッチングに好まし
い。
【００２１】また請求項４記載の発明のＴＦＴの製法
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜上にゲート電
極幅よりも広めのレジストマスクを形成する工程、該ゲ
ート電極用薄膜を等方性エッチングによってエッチング
してゲート電極を形成する工程、前記絶縁膜を異方性エ
ッチングによりレジストマスク幅で部分エッチングする
ことにより前記ゲート絶縁膜に段差を形成する工程、お
よび前記レジストマスクを除去し、ついでゲート電極を
マスクとして前記半導体薄膜にイオン注入することによ
り膜厚の厚い絶縁膜の下側に低濃度不純物領域を有する
ソース／ドレイン領域を形成する工程の結合からなるも
のである。
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜上にゲート電
極幅よりも広めのレジストマスクを形成する工程、該ゲ
ート電極用薄膜を等方性エッチングによってエッチング
してゲート電極を形成する工程、前記絶縁膜を異方性エ
ッチングによりレジストマスク幅で部分エッチングする
ことにより前記ゲート絶縁膜に段差を形成する工程、お
よび前記レジストマスクを除去し、ついでゲート電極を
マスクとして前記半導体薄膜にイオン注入することによ
り膜厚の厚い絶縁膜の下側に低濃度不純物領域を有する
ソース／ドレイン領域を形成する工程の結合からなるも
のである。
【００２２】また請求項５記載の発明のＴＦＴは、絶縁
基板上に半導体薄膜が設けられ、該半導体薄膜上に絶縁
膜を介してゲート電極が設けられ、該ゲート電極の両側
の前記半導体薄膜に不純物が導入されてソース／ドレイ
ン領域が形成されてなる薄膜トランジスタであって、前
記半導体薄膜はソース／ドレイン領域が絶縁基板から高
い位置にチャネル領域が低い位置になるように段差を有
して設けられ、該段差を有する半導体薄膜および絶縁膜
上に表面が平坦化された保護膜が設けられ、該保護膜の
膜厚が厚い部分の半導体薄膜が不純物の低濃度領域に形
成されているものである。
基板上に半導体薄膜が設けられ、該半導体薄膜上に絶縁
膜を介してゲート電極が設けられ、該ゲート電極の両側
の前記半導体薄膜に不純物が導入されてソース／ドレイ
ン領域が形成されてなる薄膜トランジスタであって、前
記半導体薄膜はソース／ドレイン領域が絶縁基板から高
い位置にチャネル領域が低い位置になるように段差を有
して設けられ、該段差を有する半導体薄膜および絶縁膜
上に表面が平坦化された保護膜が設けられ、該保護膜の
膜厚が厚い部分の半導体薄膜が不純物の低濃度領域に形
成されているものである。
【００２３】前記段差が傾斜部分を有して形成され、前
記不純物の低濃度領域がゲート電極側に徐々に低濃度に
なるように形成されていることが、徐々に不純物濃度を
低下させることができてオフ電流を効率よく制御できる
ため好ましい。
記不純物の低濃度領域がゲート電極側に徐々に低濃度に
なるように形成されていることが、徐々に不純物濃度を
低下させることができてオフ電流を効率よく制御できる
ため好ましい。
【００２４】また請求項７記載の発明のＴＦＴの製法
は、絶縁基板上のソース／ドレイン領域を形成する位置
にスペーサを設ける工程、前記絶縁基板およびスペーサ
上に半導体薄膜を設ける工程、前記半導体薄膜上に絶縁
膜およびゲート電極用薄膜を順次設け、ついで該ゲート
電極用薄膜をパターニングすることによりゲート電極を
形成する工程、前記絶縁膜上の全面に保護膜を設け表面
を平坦化する工程、および該保護膜の表面から前記半導
体薄膜に不純物を注入することにより、ゲート電極近傍
で低濃度不純物領域となるソース／ドレイン領域を形成
する工程の結合からなるものである。
は、絶縁基板上のソース／ドレイン領域を形成する位置
にスペーサを設ける工程、前記絶縁基板およびスペーサ
上に半導体薄膜を設ける工程、前記半導体薄膜上に絶縁
膜およびゲート電極用薄膜を順次設け、ついで該ゲート
電極用薄膜をパターニングすることによりゲート電極を
形成する工程、前記絶縁膜上の全面に保護膜を設け表面
を平坦化する工程、および該保護膜の表面から前記半導
体薄膜に不純物を注入することにより、ゲート電極近傍
で低濃度不純物領域となるソース／ドレイン領域を形成
する工程の結合からなるものである。
【００２５】さらに請求項８記載の発明のＴＦＴは、
絶縁性透明基板上にゲート電極が形成され、該ゲート電
極上にゲート絶縁膜および半導体薄膜が設けられ、該ゲ
ート電極の両側の前記半導体薄膜に不純物が導入されて
ソース／ドレイン領域が形成されてなる薄膜トランジス
タであって、前記半導体薄膜上に保護膜が設けられ、該
保護膜はゲート電極側で厚くソース／ドレイン領域側で
薄くなるように段差が形成され、該保護膜の膜厚が厚い
部分の半導体薄膜が不純物の低濃度領域に形成されてい
るものである。
絶縁性透明基板上にゲート電極が形成され、該ゲート電
極上にゲート絶縁膜および半導体薄膜が設けられ、該ゲ
ート電極の両側の前記半導体薄膜に不純物が導入されて
ソース／ドレイン領域が形成されてなる薄膜トランジス
タであって、前記半導体薄膜上に保護膜が設けられ、該
保護膜はゲート電極側で厚くソース／ドレイン領域側で
薄くなるように段差が形成され、該保護膜の膜厚が厚い
部分の半導体薄膜が不純物の低濃度領域に形成されてい
るものである。
【００２６】前記保護膜が少なくとも２種類の異なる材
料からなる積層膜により形成され、該異なる材料の選択
的エッチングにより前記段差が設けられていることが、
段差を設けるエッチングに都合がよい。
料からなる積層膜により形成され、該異なる材料の選択
的エッチングにより前記段差が設けられていることが、
段差を設けるエッチングに都合がよい。
【００２７】さらに請求項10記載の発明のＴＦＴの製法
は、絶縁性透明基板上にゲート電極を設ける工程、該ゲ
ート電極上にゲート絶縁膜と、半導体薄膜と、保護膜
と、レジスト膜とを順次設け、ついで第１の裏面露光に
より前記ゲート電極に自己整合した第１のレジストマス
クを形成する工程、第１のレジストマスクをマスクとし
て前記保護膜を部分的にエッチングする工程、再度レジ
スト膜を設け、第２の裏面露光により前記ゲート電極に
自己整合した第１のレジストマスクよりも幅の狭い第２
のレジストマスクを形成する工程、および第２のレジス
トマスクをマスクとしてイオン注入を行うことにより膜
厚の厚い保護膜の下側に低濃度不純物領域を有するソー
ス／ドレイン領域を形成する工程の結合からなるもので
ある。
は、絶縁性透明基板上にゲート電極を設ける工程、該ゲ
ート電極上にゲート絶縁膜と、半導体薄膜と、保護膜
と、レジスト膜とを順次設け、ついで第１の裏面露光に
より前記ゲート電極に自己整合した第１のレジストマス
クを形成する工程、第１のレジストマスクをマスクとし
て前記保護膜を部分的にエッチングする工程、再度レジ
スト膜を設け、第２の裏面露光により前記ゲート電極に
自己整合した第１のレジストマスクよりも幅の狭い第２
のレジストマスクを形成する工程、および第２のレジス
トマスクをマスクとしてイオン注入を行うことにより膜
厚の厚い保護膜の下側に低濃度不純物領域を有するソー
ス／ドレイン領域を形成する工程の結合からなるもので
ある。
【００２８】前記第２のレジストマスクは第１のレジス
トマスクを等方性エッチングすることによっても形成す
ることができる。
トマスクを等方性エッチングすることによっても形成す
ることができる。
【００２９】また請求項12記載の発明のＴＦＴは、絶縁
基板上に半導体薄膜が設けられ、該半導体薄膜上に絶縁
膜を介してゲート電極が設けられ、該ゲート電極の両側
の前記半導体薄膜に不純物が導入されてソース／ドレイ
ン領域が形成され、該ソース／ドレイン領域の前記ゲー
ト電極側に低濃度不純物領域または不純物が導入されな
いオフセット領域が形成されてなる薄膜トランジスタで
あって、前記ゲート電極のソース／ドレイン領域側端部
がテーパ形状に形成されているものである。
基板上に半導体薄膜が設けられ、該半導体薄膜上に絶縁
膜を介してゲート電極が設けられ、該ゲート電極の両側
の前記半導体薄膜に不純物が導入されてソース／ドレイ
ン領域が形成され、該ソース／ドレイン領域の前記ゲー
ト電極側に低濃度不純物領域または不純物が導入されな
いオフセット領域が形成されてなる薄膜トランジスタで
あって、前記ゲート電極のソース／ドレイン領域側端部
がテーパ形状に形成されているものである。
【００３０】さらに請求項13記載の発明のＴＦＴの製法
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜をレジスト膜
をマスクとして端面をテーパ形状にエッチングすること
によりゲート電極を形成する工程、該ゲート電極を熱酸
化することによりゲート電極の側面に熱酸化膜を形成す
る工程、および該ゲート電極およびその側面の熱酸化膜
をマスクとして前記半導体薄膜にイオン注入することに
より該側面の熱酸化膜の下側に低濃度不純物領域を有す
るソース／ドレイン領域を形成する工程の結合からなる
ものである。
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜をレジスト膜
をマスクとして端面をテーパ形状にエッチングすること
によりゲート電極を形成する工程、該ゲート電極を熱酸
化することによりゲート電極の側面に熱酸化膜を形成す
る工程、および該ゲート電極およびその側面の熱酸化膜
をマスクとして前記半導体薄膜にイオン注入することに
より該側面の熱酸化膜の下側に低濃度不純物領域を有す
るソース／ドレイン領域を形成する工程の結合からなる
ものである。
【００３１】さらに請求項14記載の発明のＴＦＴの製法
は、 絶縁基板上に半導体薄膜を設ける工程、該半導体
薄膜上に絶縁膜を設ける工程、該絶縁膜上に陽極酸化を
することができる金属膜を設け、ついでパターニングし
てゲート電極を形成する工程、該ゲート電極を陽極酸化
させてゲート電極の側面に酸化膜を形成する工程、およ
び該ゲート電極をマスクとして前記半導体薄膜にイオン
注入することにより酸化膜の下側に不純物が導入されな
いオフセット領域を有するソース／ドレイン領域を形成
する工程の結合からなるものである。
は、 絶縁基板上に半導体薄膜を設ける工程、該半導体
薄膜上に絶縁膜を設ける工程、該絶縁膜上に陽極酸化を
することができる金属膜を設け、ついでパターニングし
てゲート電極を形成する工程、該ゲート電極を陽極酸化
させてゲート電極の側面に酸化膜を形成する工程、およ
び該ゲート電極をマスクとして前記半導体薄膜にイオン
注入することにより酸化膜の下側に不純物が導入されな
いオフセット領域を有するソース／ドレイン領域を形成
する工程の結合からなるものである。
【００３２】さらに請求項15記載の発明のＴＦＴの製法
は、請求項14記載の製法のオフセット領域を有するソー
ス／ドレイン領域を形成する工程ののちに、ゲート電極
の酸化膜をエッチングすることにより除去し、ついで再
度ゲート電極をマスクとして前記半導体薄膜に低濃度の
不純物を導入し、ソース／ドレイン領域のゲート電極側
に低濃度不純物領域を形成する工程を設けるものであ
る。
は、請求項14記載の製法のオフセット領域を有するソー
ス／ドレイン領域を形成する工程ののちに、ゲート電極
の酸化膜をエッチングすることにより除去し、ついで再
度ゲート電極をマスクとして前記半導体薄膜に低濃度の
不純物を導入し、ソース／ドレイン領域のゲート電極側
に低濃度不純物領域を形成する工程を設けるものであ
る。
【００３３】さらに請求項16記載の発明のＴＦＴの製法
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜をパターニン
グすることによりゲート電極を形成する工程、該ゲート
電極をマスクとして前記半導体薄膜にイオン注入する工
程、およびイオン注入された基板を酸素雰囲気下でアニ
ーリングし、ソース／ドレイン領域を形成すると同時に
ゲート電極の表面に酸化膜を形成し、該ゲート電極側部
の酸化膜の下の半導体薄膜にオフセット領域を形成する
工程の結合からなるものである。
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜をパターニン
グすることによりゲート電極を形成する工程、該ゲート
電極をマスクとして前記半導体薄膜にイオン注入する工
程、およびイオン注入された基板を酸素雰囲気下でアニ
ーリングし、ソース／ドレイン領域を形成すると同時に
ゲート電極の表面に酸化膜を形成し、該ゲート電極側部
の酸化膜の下の半導体薄膜にオフセット領域を形成する
工程の結合からなるものである。
【００３４】さらに請求項17記載のＴＦＴの製法は、請
求項16記載の製法のオフセット領域を有するソース／ド
レイン領域を形成する工程ののちに、ゲート電極の酸化
膜をエッチングすることにより除去し、ついで再度ゲー
ト電極をマスクとして前記半導体薄膜に低濃度の不純物
を導入し、ソース／ドレイン領域のゲート電極側に低濃
度不純物領域を形成する工程を設けるものである。
求項16記載の製法のオフセット領域を有するソース／ド
レイン領域を形成する工程ののちに、ゲート電極の酸化
膜をエッチングすることにより除去し、ついで再度ゲー
ト電極をマスクとして前記半導体薄膜に低濃度の不純物
を導入し、ソース／ドレイン領域のゲート電極側に低濃
度不純物領域を形成する工程を設けるものである。
【００３５】また請求項18記載のＴＦＴの製法は、請求
項17記載の低濃度不純物領域を形成する工程に代えて、
イオン注入することにより低濃度の不純物を注入し、酸
素雰囲気下でアニーリングすることによりソース／ドレ
イン領域のゲート電極側に低濃度不純物領域を形成する
と同時に、ゲート電極の表面に再度酸化膜を形成し、該
酸化膜の下の半導体薄膜にオフセット領域をさらに形成
する工程を付加してなるものである。
項17記載の低濃度不純物領域を形成する工程に代えて、
イオン注入することにより低濃度の不純物を注入し、酸
素雰囲気下でアニーリングすることによりソース／ドレ
イン領域のゲート電極側に低濃度不純物領域を形成する
と同時に、ゲート電極の表面に再度酸化膜を形成し、該
酸化膜の下の半導体薄膜にオフセット領域をさらに形成
する工程を付加してなるものである。
【００３６】また請求項19記載のＴＦＴの製法は、 絶
縁基板上に半導体薄膜を設ける工程、該半導体薄膜上に
絶縁膜を設ける工程、該絶縁膜上にゲート電極用薄膜を
形成する工程、該ゲート電極用薄膜をレジスト膜をマス
クとして端面をテーパ形状にエッチングすることにより
ゲート電極を形成する工程、該ゲート電極をマスクとし
て高濃度不純物を導入することによりソース／ドレイン
領域を形成する工程、および前記ゲート電極の少なくと
も側縁部をエッチングすることにより所定量後退させ、
ゲート電極とソース／ドレイン領域とのあいだにオフセ
ット領域を形成する工程の結合からなるものである。
縁基板上に半導体薄膜を設ける工程、該半導体薄膜上に
絶縁膜を設ける工程、該絶縁膜上にゲート電極用薄膜を
形成する工程、該ゲート電極用薄膜をレジスト膜をマス
クとして端面をテーパ形状にエッチングすることにより
ゲート電極を形成する工程、該ゲート電極をマスクとし
て高濃度不純物を導入することによりソース／ドレイン
領域を形成する工程、および前記ゲート電極の少なくと
も側縁部をエッチングすることにより所定量後退させ、
ゲート電極とソース／ドレイン領域とのあいだにオフセ
ット領域を形成する工程の結合からなるものである。
【００３７】請求項19記載の製法において、オフセット
領域を形成する工程のあとにオフセット領域にゲート電
極をマスクとして再度低濃度の不純物を導入し低濃度不
純物領域を形成する工程を付加することもできる。
領域を形成する工程のあとにオフセット領域にゲート電
極をマスクとして再度低濃度の不純物を導入し低濃度不
純物領域を形成する工程を付加することもできる。
【００３８】また請求項21記載のＴＦＴの製法は、絶縁
性透明基板上にゲート電極を設ける工程、該ゲート電極
上にゲート絶縁膜と、半導体薄膜と、レジスト膜を順次
設け、ついで第１の裏面露光により前記ゲート電極に自
己整合した第１のレジストマスクを形成する工程、第１
のレジストマスクをマスクとして前記半導体薄膜に第１
のイオン注入を行う工程、再度レジスト膜を設け、第２
の裏面露光により前記ゲート電極に自己整合した第１の
レジストマスクと幅の異なる第２のレジストマスクを形
成する工程、および第２のレジストマスクをマスクとし
て第２のイオン注入を行うことにより低濃度不純物領域
を有するソース／ドレイン領域を形成する工程の結合か
らなるものである。
性透明基板上にゲート電極を設ける工程、該ゲート電極
上にゲート絶縁膜と、半導体薄膜と、レジスト膜を順次
設け、ついで第１の裏面露光により前記ゲート電極に自
己整合した第１のレジストマスクを形成する工程、第１
のレジストマスクをマスクとして前記半導体薄膜に第１
のイオン注入を行う工程、再度レジスト膜を設け、第２
の裏面露光により前記ゲート電極に自己整合した第１の
レジストマスクと幅の異なる第２のレジストマスクを形
成する工程、および第２のレジストマスクをマスクとし
て第２のイオン注入を行うことにより低濃度不純物領域
を有するソース／ドレイン領域を形成する工程の結合か
らなるものである。
【００３９】前記第２のレジストマスクは第１のレジス
トマスクを等方性エッチングすることによっても形成す
ることができる。
トマスクを等方性エッチングすることによっても形成す
ることができる。
【００４０】請求項23記載の発明のＴＦＴは、絶縁基板
上に半導体薄膜が設けられ、該半導体薄膜上に絶縁膜を
介してゲート電極が設けられ、該ゲート電極の両側の前
記半導体薄膜に不純物が導入されてソース／ドレイン領
域が形成されてなる薄膜トランジスタであって、前記半
導体薄膜のソース／ドレイン領域の不純物濃度が膜厚方
向で異なっており、半導体薄膜の表面側が低濃度領域に
形成されてなる縦形のＬＤＤ構造を有するものである。
上に半導体薄膜が設けられ、該半導体薄膜上に絶縁膜を
介してゲート電極が設けられ、該ゲート電極の両側の前
記半導体薄膜に不純物が導入されてソース／ドレイン領
域が形成されてなる薄膜トランジスタであって、前記半
導体薄膜のソース／ドレイン領域の不純物濃度が膜厚方
向で異なっており、半導体薄膜の表面側が低濃度領域に
形成されてなる縦形のＬＤＤ構造を有するものである。
【００４１】前記ソース／ドレイン領域の底面側が高濃
度領域に形成され、前記絶縁性基板上に設けられたソー
ス／ドレイン電極と接続されることができる。
度領域に形成され、前記絶縁性基板上に設けられたソー
ス／ドレイン電極と接続されることができる。
【００４２】さらに前記半導体薄膜の表面側の低濃度不
純物領域が部分的にエッチングされることにより除去さ
れ、露出した高濃度不純物領域であるソース／ドレイン
領域の表面にソース／ドレイン電極が接続されることも
できる。
純物領域が部分的にエッチングされることにより除去さ
れ、露出した高濃度不純物領域であるソース／ドレイン
領域の表面にソース／ドレイン電極が接続されることも
できる。
【００４３】また請求項26記載の発明のＴＦＴは、絶縁
性透明基板上にゲート電極が形成され、該ゲート電極上
にゲート絶縁膜および半導体薄膜が設けられ、該ゲート
電極の両側の前記半導体薄膜に不純物が導入されてソー
ス／ドレイン領域が形成されてなる薄膜トランジスタで
あって、前記半導体薄膜のソース／ドレイン領域の不純
物濃度が膜厚方向で異なっており、半導体薄膜の裏面側
が低濃度領域に形成されてなる縦形のＬＤＤ構造を有す
るものである。
性透明基板上にゲート電極が形成され、該ゲート電極上
にゲート絶縁膜および半導体薄膜が設けられ、該ゲート
電極の両側の前記半導体薄膜に不純物が導入されてソー
ス／ドレイン領域が形成されてなる薄膜トランジスタで
あって、前記半導体薄膜のソース／ドレイン領域の不純
物濃度が膜厚方向で異なっており、半導体薄膜の裏面側
が低濃度領域に形成されてなる縦形のＬＤＤ構造を有す
るものである。
【００４４】さらに請求項27記載の発明のＴＦＴの製法
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜をパターニン
グすることによりゲート電極を形成する工程、該ゲート
電極をマスクとして高エネルギーで高濃度に不純物のイ
オン注入を行うことにより半導体薄膜の底面側に高不純
物濃度のソース／ドレイン領域を形成する工程、および
前記ゲート電極をマスクとして低エネルギーで低濃度に
不純物のイオン注入を行うことにより半導体薄膜の表面
側に低濃度の不純物領域を形成する工程の結合からなる
ものである。
は、絶縁基板上に半導体薄膜を設ける工程、該半導体薄
膜上に絶縁膜を設ける工程、該絶縁膜上にゲート電極用
薄膜を形成する工程、該ゲート電極用薄膜をパターニン
グすることによりゲート電極を形成する工程、該ゲート
電極をマスクとして高エネルギーで高濃度に不純物のイ
オン注入を行うことにより半導体薄膜の底面側に高不純
物濃度のソース／ドレイン領域を形成する工程、および
前記ゲート電極をマスクとして低エネルギーで低濃度に
不純物のイオン注入を行うことにより半導体薄膜の表面
側に低濃度の不純物領域を形成する工程の結合からなる
ものである。
【００４５】さらに請求項28記載の発明のＴＦＴの製法
は、絶縁性透明基板上にゲート電極を設ける工程、該ゲ
ート電極上にゲート絶縁膜と半導体薄膜とレジスト膜を
順次設け、ついで裏面露光により前記ゲート電極に自己
整合したレジストマスクを形成する工程、該レジストマ
スクをマスクとして低エネルギーで高濃度に不純物のイ
オン注入を行うことにより半導体薄膜の表面側に高濃度
のソース／ドレイン領域を形成する工程、および前記レ
ジストマスクをマスクとして高エネルギーで低濃度に不
純物のイオン注入を行うことにより半導体薄膜の底面側
に低濃度の不純物領域を形成する工程の結合からなるも
のである。
は、絶縁性透明基板上にゲート電極を設ける工程、該ゲ
ート電極上にゲート絶縁膜と半導体薄膜とレジスト膜を
順次設け、ついで裏面露光により前記ゲート電極に自己
整合したレジストマスクを形成する工程、該レジストマ
スクをマスクとして低エネルギーで高濃度に不純物のイ
オン注入を行うことにより半導体薄膜の表面側に高濃度
のソース／ドレイン領域を形成する工程、および前記レ
ジストマスクをマスクとして高エネルギーで低濃度に不
純物のイオン注入を行うことにより半導体薄膜の底面側
に低濃度の不純物領域を形成する工程の結合からなるも
のである。
【００４６】また請求項29記載の発明のＴＦＴは、 絶
縁基板上に半導体薄膜が設けられ、該半導体薄膜上に絶
縁膜を介してゲート電極が設けられ、該ゲート電極の両
側の前記半導体薄膜に不純物が導入されてソース／ドレ
イン領域が形成され、該ソース／ドレイン領域の前記ゲ
ート電極側に低濃度の不純物領域または不純物が導入さ
れないオフセット領域が形成されてなる薄膜トランジス
タであって、少なくとも前記低濃度不純物領域またはオ
フセット領域の半導体薄膜の厚さが、ゲート電極下側の
チャネル領域の半導体薄膜の厚さより薄く形成されてい
るものである。
縁基板上に半導体薄膜が設けられ、該半導体薄膜上に絶
縁膜を介してゲート電極が設けられ、該ゲート電極の両
側の前記半導体薄膜に不純物が導入されてソース／ドレ
イン領域が形成され、該ソース／ドレイン領域の前記ゲ
ート電極側に低濃度の不純物領域または不純物が導入さ
れないオフセット領域が形成されてなる薄膜トランジス
タであって、少なくとも前記低濃度不純物領域またはオ
フセット領域の半導体薄膜の厚さが、ゲート電極下側の
チャネル領域の半導体薄膜の厚さより薄く形成されてい
るものである。
【００４７】また請求項30記載の発明のＴＦＴの製法
は、絶縁基板上に半導体薄膜が設けられ、該半導体薄膜
上に絶縁膜を介してゲート電極が設けられ、該ゲート電
極の両側の前記半導体薄膜に不純物が導入されてソース
／ドレイン領域が形成され、該ソース／ドレイン領域の
ゲート電極側に低濃度の不純物を導入するＬＤＤ領域お
よび／または不純物を導入しないオフセット領域を有す
る薄膜トランジスタの製法であって、前記ソース／ドレ
イン領域およびＬＤＤ領域またはオフセット領域を形成
したのち、前記半導体薄膜の少なくとも低濃度不純物領
域またはオフセット領域の表面を酸化させることにより
低濃度不純物領域またはオフセット領域の半導体薄膜の
膜厚をチャネル領域の半導体薄膜の膜厚より薄くするこ
とを特徴とするものである。
は、絶縁基板上に半導体薄膜が設けられ、該半導体薄膜
上に絶縁膜を介してゲート電極が設けられ、該ゲート電
極の両側の前記半導体薄膜に不純物が導入されてソース
／ドレイン領域が形成され、該ソース／ドレイン領域の
ゲート電極側に低濃度の不純物を導入するＬＤＤ領域お
よび／または不純物を導入しないオフセット領域を有す
る薄膜トランジスタの製法であって、前記ソース／ドレ
イン領域およびＬＤＤ領域またはオフセット領域を形成
したのち、前記半導体薄膜の少なくとも低濃度不純物領
域またはオフセット領域の表面を酸化させることにより
低濃度不純物領域またはオフセット領域の半導体薄膜の
膜厚をチャネル領域の半導体薄膜の膜厚より薄くするこ
とを特徴とするものである。
【００４８】また請求項30記載の発明のトランジスタの
熱酸化に代えてメサエッチングにより少なくとも低濃度
不純物領域またはオフセット領域の半導体薄膜の膜厚を
チャネル領域の半導体薄膜の膜厚より薄く形成すること
もできる。
熱酸化に代えてメサエッチングにより少なくとも低濃度
不純物領域またはオフセット領域の半導体薄膜の膜厚を
チャネル領域の半導体薄膜の膜厚より薄く形成すること
もできる。
【００４９】
【作用】請求項１記載の発明によれば、高濃度不純物領
域のソース／ドレイン領域を低濃度不純物領域上にそれ
ぞれ膜厚の異なる膜を形成したのち、イオン注入により
不純物を導入しているため、１回のイオン注入により高
濃度不純物領域と低濃度不純物領域を同時に形成するこ
とができる。しかも、膜厚の厚さをコントロールするこ
とにより、低濃度不純物領域の濃度も精度よく制御でき
る。
域のソース／ドレイン領域を低濃度不純物領域上にそれ
ぞれ膜厚の異なる膜を形成したのち、イオン注入により
不純物を導入しているため、１回のイオン注入により高
濃度不純物領域と低濃度不純物領域を同時に形成するこ
とができる。しかも、膜厚の厚さをコントロールするこ
とにより、低濃度不純物領域の濃度も精度よく制御でき
る。
【００５０】請求項２記載の発明によれば、半導体薄膜
上の絶縁膜がゲート電極幅よりも広めの位置に段差部を
有し、異なる膜厚を有しており、半導体薄膜へのイオン
注入量は絶縁膜の膜厚に依存するので、１回のイオン注
入で、ソース／ドレイン領域にＬＤＤ構造を形成でき
る。また、半導体薄膜は絶縁膜で保護されているのでソ
ース／ドレイン領域の半導体薄膜のダメージが少ない。
上の絶縁膜がゲート電極幅よりも広めの位置に段差部を
有し、異なる膜厚を有しており、半導体薄膜へのイオン
注入量は絶縁膜の膜厚に依存するので、１回のイオン注
入で、ソース／ドレイン領域にＬＤＤ構造を形成でき
る。また、半導体薄膜は絶縁膜で保護されているのでソ
ース／ドレイン領域の半導体薄膜のダメージが少ない。
【００５１】また、前記絶縁膜を異なる材料からなる２
層で構成することにより、絶縁膜を選択的にエッチング
することができ、エッチングの精度によらず、異なった
厚さの絶縁膜を形成でき、精度よくソース／ドレイン領
域へのイオン注入量を制御できる。
層で構成することにより、絶縁膜を選択的にエッチング
することができ、エッチングの精度によらず、異なった
厚さの絶縁膜を形成でき、精度よくソース／ドレイン領
域へのイオン注入量を制御できる。
【００５２】また、請求項４記載の発明によれば、ゲー
ト電極幅よりも広めのレジストマスクを用いて、ゲート
電極用薄膜を等方性エッチングによってエッチングし、
半導体薄膜上の絶縁膜を異方性エッチングによりレジス
トマスク幅で部分エッチングしているため、絶縁膜にセ
ルフアライメントでゲート電極幅よりも広い位置に段差
部を形成できる。その結果、１回のイオン注入でソース
／ドレイン領域にＬＤＤ構造を形成でき、しかもＬＤＤ
構造を形成するためのマスク数の増加、高精度のマスク
合わせの必要性をなくすることができる。
ト電極幅よりも広めのレジストマスクを用いて、ゲート
電極用薄膜を等方性エッチングによってエッチングし、
半導体薄膜上の絶縁膜を異方性エッチングによりレジス
トマスク幅で部分エッチングしているため、絶縁膜にセ
ルフアライメントでゲート電極幅よりも広い位置に段差
部を形成できる。その結果、１回のイオン注入でソース
／ドレイン領域にＬＤＤ構造を形成でき、しかもＬＤＤ
構造を形成するためのマスク数の増加、高精度のマスク
合わせの必要性をなくすることができる。
【００５３】請求項５〜７記載の発明によれば、絶縁基
板上のソース／ドレイン領域が形成される位置にスペー
サを形成したのち半導体薄膜が形成されているため、半
導体薄膜のチャネル領域とソース／ドレイン領域に段差
が形成され、該段差が平坦化されたのちにイオン注入に
より不純物が導入されているため、１回のイオン注入に
より低濃度と高濃度の不純物領域を同時に形成すること
ができる。
板上のソース／ドレイン領域が形成される位置にスペー
サを形成したのち半導体薄膜が形成されているため、半
導体薄膜のチャネル領域とソース／ドレイン領域に段差
が形成され、該段差が平坦化されたのちにイオン注入に
より不純物が導入されているため、１回のイオン注入に
より低濃度と高濃度の不純物領域を同時に形成すること
ができる。
【００５４】またスぺーサをテーパ状に形成することに
より、低濃度不純物領域の不純物濃度を徐々に変えるこ
とができる。
より、低濃度不純物領域の不純物濃度を徐々に変えるこ
とができる。
【００５５】また請求項８〜11記載の発明によれば、透
明絶縁基板上にまずゲート絶縁膜が形成される逆スタガ
構造のＴＦＴにおいても、半導体薄膜上に設けられた保
護膜の厚さに段差が形成されているため、１回のイオン
注入によりＬＤＤ構造を有するソース／ドレイン領域を
同時に形成することができる。また保護膜の段差部は裏
面露光により、ゲート電極に自己整合して形成できるた
め、マスク合わせの必要なく精度よく形成できる。しか
も保護膜が形成されているため、イオン注入の際、半導
体薄膜へダメージを与えることがない。
明絶縁基板上にまずゲート絶縁膜が形成される逆スタガ
構造のＴＦＴにおいても、半導体薄膜上に設けられた保
護膜の厚さに段差が形成されているため、１回のイオン
注入によりＬＤＤ構造を有するソース／ドレイン領域を
同時に形成することができる。また保護膜の段差部は裏
面露光により、ゲート電極に自己整合して形成できるた
め、マスク合わせの必要なく精度よく形成できる。しか
も保護膜が形成されているため、イオン注入の際、半導
体薄膜へダメージを与えることがない。
【００５６】請求項12〜13記載の発明によれば、ゲート
電極の端部をテーパ状に形成しておき、酸化させること
によりサイドウォールを設けてＬＤＤ領域やオフセット
領域を形成しているため、酸化膜の厚さよりテーパ形状
の角度分だけ幅の広いサイドウォールを形成することが
でき、必要な長さのＬＤＤ領域やオフセット領域を容易
に形成することができる。
電極の端部をテーパ状に形成しておき、酸化させること
によりサイドウォールを設けてＬＤＤ領域やオフセット
領域を形成しているため、酸化膜の厚さよりテーパ形状
の角度分だけ幅の広いサイドウォールを形成することが
でき、必要な長さのＬＤＤ領域やオフセット領域を容易
に形成することができる。
【００５７】さらに請求項14〜15記載の発明によれば、
ゲート電極を陽極酸化し易い金属で形成し、陽極酸化を
させることによりサイドウォールを形成しているため、
厚い酸化膜を形成し易く、ゲート電極の端部をテーパ形
状にしなくても必要な長さのＬＤＤ領域やオフセット領
域を容易に形成することができる。
ゲート電極を陽極酸化し易い金属で形成し、陽極酸化を
させることによりサイドウォールを形成しているため、
厚い酸化膜を形成し易く、ゲート電極の端部をテーパ形
状にしなくても必要な長さのＬＤＤ領域やオフセット領
域を容易に形成することができる。
【００５８】さらに請求項16〜18記載の発明によれば、
ゲート電極の酸化をイオン注入後のアニーリングの際に
酸素雰囲気中で行っているため、とくに酸化工程を必要
とせず、前述のＬＤＤ領域やオフセット領域を簡単な製
造工程でうることができる。
ゲート電極の酸化をイオン注入後のアニーリングの際に
酸素雰囲気中で行っているため、とくに酸化工程を必要
とせず、前述のＬＤＤ領域やオフセット領域を簡単な製
造工程でうることができる。
【００５９】請求項19〜20記載の発明によれば、ゲート
電極を自己整合させてＬＤＤ領域またはオフセット領域
を形成しているため、ＬＤＤ領域を形成するには２回の
イオン注入を必要とするが、精度よく形成することがで
きる。
電極を自己整合させてＬＤＤ領域またはオフセット領域
を形成しているため、ＬＤＤ領域を形成するには２回の
イオン注入を必要とするが、精度よく形成することがで
きる。
【００６０】またゲート電極の端部をテーパ形状にする
ことにより、前述のように少ないエッチング量で幅の広
いＬＤＤ領域またはオフセット領域を形成することがで
きる。 請求項23〜28記載の発明によれば、縦方向に低
濃度不純物領域であるＬＤＤ領域と高濃度不純物領域で
あるソース／ドレイン領域とを形成しているため、ゲー
ト電極を自己整合させて強いエネルギーと弱いエネルギ
ーの２回のイオン注入を行うことによりＬＤＤ領域を有
するＴＦＴをうることができる。しかもイオン注入の打
込みエネルギーによりＬＤＤ領域の長さ（電流の流れる
方向に対して）を制御することができるため一層精度よ
くＬＤＤ領域を形成することができる。
ことにより、前述のように少ないエッチング量で幅の広
いＬＤＤ領域またはオフセット領域を形成することがで
きる。 請求項23〜28記載の発明によれば、縦方向に低
濃度不純物領域であるＬＤＤ領域と高濃度不純物領域で
あるソース／ドレイン領域とを形成しているため、ゲー
ト電極を自己整合させて強いエネルギーと弱いエネルギ
ーの２回のイオン注入を行うことによりＬＤＤ領域を有
するＴＦＴをうることができる。しかもイオン注入の打
込みエネルギーによりＬＤＤ領域の長さ（電流の流れる
方向に対して）を制御することができるため一層精度よ
くＬＤＤ領域を形成することができる。
【００６１】請求項29〜31記載の発明によれば、ＬＤＤ
領域またはオフセット領域を形成したのち、少なくとも
ＬＤＤ領域またはオフセット領域の半導体薄膜を薄くし
ているため、チャネル領域とＬＤＤ領域またはオフセッ
ト領域との接合面積が小さくなり、オフ電流の低減を図
ることができる。しかもオン電流はゲート絶縁膜の直下
100Å程度のところを流れるため、ＬＤＤ領域またはオ
フセット領域の厚さを薄くしてもオン電流を低減させる
ことはない。またチャネル領域の厚さは薄くしていない
ため、結晶粒径を大きくすることができ、この面からも
オン電流を減らすことなく、オフ電流のみを低減させる
ことができる。その結果、ＬＤＤ領域またはオフセット
領域の長さに余り精度を必要としなくなる。
領域またはオフセット領域を形成したのち、少なくとも
ＬＤＤ領域またはオフセット領域の半導体薄膜を薄くし
ているため、チャネル領域とＬＤＤ領域またはオフセッ
ト領域との接合面積が小さくなり、オフ電流の低減を図
ることができる。しかもオン電流はゲート絶縁膜の直下
100Å程度のところを流れるため、ＬＤＤ領域またはオ
フセット領域の厚さを薄くしてもオン電流を低減させる
ことはない。またチャネル領域の厚さは薄くしていない
ため、結晶粒径を大きくすることができ、この面からも
オン電流を減らすことなく、オフ電流のみを低減させる
ことができる。その結果、ＬＤＤ領域またはオフセット
領域の長さに余り精度を必要としなくなる。
【００６２】
【実施例】本発明によるＴＦＴのＬＤＤ構造またはオフ
セット構造を簡単な工程で形成する第１の方法は、ＬＤ
Ｄ構造部とソース／ドレイン領域部上の絶縁膜の厚さを
変えておき、１回のイオン注入により低濃度領域である
ＬＤＤ領域と高濃度領域であるソース／ドレイン領域を
一度に形成するものである。ＬＤＤ領域上とソース／ド
レイン領域上の絶縁膜の厚さが異なるため、同じ打込み
エネルギーで同じドーズ量でイオン打込みを行っても、
低濃度領域と高濃度領域とを同時に形成できる。
セット構造を簡単な工程で形成する第１の方法は、ＬＤ
Ｄ構造部とソース／ドレイン領域部上の絶縁膜の厚さを
変えておき、１回のイオン注入により低濃度領域である
ＬＤＤ領域と高濃度領域であるソース／ドレイン領域を
一度に形成するものである。ＬＤＤ領域上とソース／ド
レイン領域上の絶縁膜の厚さが異なるため、同じ打込み
エネルギーで同じドーズ量でイオン打込みを行っても、
低濃度領域と高濃度領域とを同時に形成できる。
【００６３】絶縁膜の厚さを変える方法としては、たと
えば、ゲート絶縁膜の一部をエッチングすることによ
り、膜厚に段差を設けたり、半導体膜を形成する前にソ
ース／ドレイン領域を形成する位置にたとえば二酸化ケ
イ素などからなるスペーサを設けておき、そののち成膜
される半導体層に段差を設け、その上に平坦化された二
酸化ケイ素膜やレジスト膜などを設けることにより、平
坦化されたレジスト膜などの表面から半導体層の表面ま
での距離に段差を形成することができる。さらに別の方
法として、ゲート電極をテーパ状に形成すると共に、そ
の表面を酸化させることにより、酸化膜もテーパ状に形
成され、ゲート電極膜と酸化膜との和による半導体層の
表面からの距離を変化させることができる。
えば、ゲート絶縁膜の一部をエッチングすることによ
り、膜厚に段差を設けたり、半導体膜を形成する前にソ
ース／ドレイン領域を形成する位置にたとえば二酸化ケ
イ素などからなるスペーサを設けておき、そののち成膜
される半導体層に段差を設け、その上に平坦化された二
酸化ケイ素膜やレジスト膜などを設けることにより、平
坦化されたレジスト膜などの表面から半導体層の表面ま
での距離に段差を形成することができる。さらに別の方
法として、ゲート電極をテーパ状に形成すると共に、そ
の表面を酸化させることにより、酸化膜もテーパ状に形
成され、ゲート電極膜と酸化膜との和による半導体層の
表面からの距離を変化させることができる。
【００６４】本発明によるＴＦＴのＬＤＤ構造またはオ
フセット構造を簡単な工程で形成する第２の方法は、ゲ
ート電極を自己整合させて形成するもので、ゲート電極
をテーパ状に形成しておき等方性エッチングによりゲー
ト電極の大きさを変えたり、酸化または酸化後のエッチ
ングによりゲート電極の大きさを変えることによりＬＤ
Ｄ構造またはオフセット構造を形成するものである。ゲ
ート電極をテーパ状に形成しているため、エッチングま
たは酸化により充分な長さのＬＤＤ構造またはオフセッ
ト構造をうることができる。ゲート電極を自己整合させ
る他の方法として、ゲート電極に厚い酸化膜を形成する
ことができる陽極酸化法によりゲート電極を酸化させ、
自己整合させる方法、またはゲート電極が透明基板側に
形成される逆スタガ構造のばあいは、透明基板側からの
露光強度を変えることにより、同じゲート電極をマスク
として用いても、異なった幅の露光をする方法などによ
り、ＬＤＤ構造を形成することができる。
フセット構造を簡単な工程で形成する第２の方法は、ゲ
ート電極を自己整合させて形成するもので、ゲート電極
をテーパ状に形成しておき等方性エッチングによりゲー
ト電極の大きさを変えたり、酸化または酸化後のエッチ
ングによりゲート電極の大きさを変えることによりＬＤ
Ｄ構造またはオフセット構造を形成するものである。ゲ
ート電極をテーパ状に形成しているため、エッチングま
たは酸化により充分な長さのＬＤＤ構造またはオフセッ
ト構造をうることができる。ゲート電極を自己整合させ
る他の方法として、ゲート電極に厚い酸化膜を形成する
ことができる陽極酸化法によりゲート電極を酸化させ、
自己整合させる方法、またはゲート電極が透明基板側に
形成される逆スタガ構造のばあいは、透明基板側からの
露光強度を変えることにより、同じゲート電極をマスク
として用いても、異なった幅の露光をする方法などによ
り、ＬＤＤ構造を形成することができる。
【００６５】また、他の構造としてソース／ドレイン領
域とＬＤＤ構造を縦形に形成することにより、イオン注
入は２回必要となるが、フォトリソグラフィ工程はゲー
ト電極を自己整合させた１回でよく、しかもＬＤＤ領域
の厚さ（電流の流れる方向としては長さ）を精度よくコ
ントロールすることができる。
域とＬＤＤ構造を縦形に形成することにより、イオン注
入は２回必要となるが、フォトリソグラフィ工程はゲー
ト電極を自己整合させた１回でよく、しかもＬＤＤ領域
の厚さ（電流の流れる方向としては長さ）を精度よくコ
ントロールすることができる。
【００６６】また、本発明によるオン電流を低減させな
いでオフ電流を抑制する構造のＴＦＴは、ソース／ドレ
イン領域とＬＤＤまたはオフセット構造との接合面積を
小さく形成するものである。通常のオン時の電流はゲー
ト電極に近い絶縁膜近辺の100〜200Å程度を流れるた
め、ソース／ドレイン領域との接合面積を小さくしても
何ら影響はない。一方オフ電流は本来絶縁膜近傍でも電
流が流れないため、オフ電流としては接合面積全体で寄
与する。その接合面積を小さくすることにより、オフ電
流が抑制されると共に、オン電流は何ら影響を受けな
い。 つぎに図面を参照しながら具体的実施例により本
発明をさらに詳細に説明する。
いでオフ電流を抑制する構造のＴＦＴは、ソース／ドレ
イン領域とＬＤＤまたはオフセット構造との接合面積を
小さく形成するものである。通常のオン時の電流はゲー
ト電極に近い絶縁膜近辺の100〜200Å程度を流れるた
め、ソース／ドレイン領域との接合面積を小さくしても
何ら影響はない。一方オフ電流は本来絶縁膜近傍でも電
流が流れないため、オフ電流としては接合面積全体で寄
与する。その接合面積を小さくすることにより、オフ電
流が抑制されると共に、オン電流は何ら影響を受けな
い。 つぎに図面を参照しながら具体的実施例により本
発明をさらに詳細に説明する。
【００６７】［実施例１］図１（ａ）〜（ｄ）は本発明
のＴＦＴの製法の一実施例を示す工程断面説明図であ
る。図１（ａ）に示すように、絶縁基板１上に能動体層
としてのたとえばＳｉなどからなる半導体薄膜２をたと
えば、ＣＶＤ法により形成し、つぎにＳｉＯ2などから
なるゲート絶縁膜３をたとえば熱酸化法、スパッタ法ま
たはＣＶＤ法などにより形成する。つぎに、ゲート絶縁
膜３上にゲート電極を形成するため、たとえばＰをドー
プしたＳｉ薄膜からなるゲート電極膜４ａを形成する。
のＴＦＴの製法の一実施例を示す工程断面説明図であ
る。図１（ａ）に示すように、絶縁基板１上に能動体層
としてのたとえばＳｉなどからなる半導体薄膜２をたと
えば、ＣＶＤ法により形成し、つぎにＳｉＯ2などから
なるゲート絶縁膜３をたとえば熱酸化法、スパッタ法ま
たはＣＶＤ法などにより形成する。つぎに、ゲート絶縁
膜３上にゲート電極を形成するため、たとえばＰをドー
プしたＳｉ薄膜からなるゲート電極膜４ａを形成する。
【００６８】つぎに、図１（ｂ）に示すように、レジス
ト膜11をマスクとして、たとえばＳＦ6ガスを用いたド
ライエッチングをすることにより、ゲート電極膜４ａを
等方性エッチングして、ゲート電極４を形成する。この
とき、ゲート電極４の幅はサイドエッチングによりレジ
ストマスク11の幅よりも狭くなる。
ト膜11をマスクとして、たとえばＳＦ6ガスを用いたド
ライエッチングをすることにより、ゲート電極膜４ａを
等方性エッチングして、ゲート電極４を形成する。この
とき、ゲート電極４の幅はサイドエッチングによりレジ
ストマスク11の幅よりも狭くなる。
【００６９】つぎに、図１（ｃ）に示すように、レジス
ト膜11をマスクとしてたとえばＣＨＦ3ガスを用いたド
ライエッチングをすることにより、ゲート絶縁膜３を部
分的に異方性エッチングして、ゲート電極４よりも幅広
の位置に段差部を形成する。こうして異なる膜厚のゲー
ト絶縁膜が形成される。この際のゲート絶縁膜３の厚い
部分（ゲート電極の下側）は、たとえば1500〜3000Å
で、薄い部分の厚さは、たとえば1000〜1500Å程度であ
る。
ト膜11をマスクとしてたとえばＣＨＦ3ガスを用いたド
ライエッチングをすることにより、ゲート絶縁膜３を部
分的に異方性エッチングして、ゲート電極４よりも幅広
の位置に段差部を形成する。こうして異なる膜厚のゲー
ト絶縁膜が形成される。この際のゲート絶縁膜３の厚い
部分（ゲート電極の下側）は、たとえば1500〜3000Å
で、薄い部分の厚さは、たとえば1000〜1500Å程度であ
る。
【００７０】つぎに、図１（ｄ）に示すように、レジス
ト膜11を除去したのち、たとえばＰなどの不純物を半導
体薄膜２にイオン注入することにより、ソース／ドレイ
ン領域６を形成する。不純物の注入量はゲート絶縁膜の
膜厚に依存するので、ゲート電極４に近い部分は、ゲー
ト絶縁膜３の膜厚が厚いので、不純物の注入が低濃度に
なり、ＬＤＤ領域５を有するＬＤＤ構造が形成される。
ト膜11を除去したのち、たとえばＰなどの不純物を半導
体薄膜２にイオン注入することにより、ソース／ドレイ
ン領域６を形成する。不純物の注入量はゲート絶縁膜の
膜厚に依存するので、ゲート電極４に近い部分は、ゲー
ト絶縁膜３の膜厚が厚いので、不純物の注入が低濃度に
なり、ＬＤＤ領域５を有するＬＤＤ構造が形成される。
【００７１】また、半導体薄膜２はゲート絶縁膜３で保
護されているので、ソース／ドレイン領域６の半導体薄
膜のダメージがない。なおイオン注入の際の膜厚の異な
る絶縁膜をゲート絶縁膜として説明したが、他の絶縁膜
でもよい。以下の実施例においても同様である。
護されているので、ソース／ドレイン領域６の半導体薄
膜のダメージがない。なおイオン注入の際の膜厚の異な
る絶縁膜をゲート絶縁膜として説明したが、他の絶縁膜
でもよい。以下の実施例においても同様である。
【００７２】［実施例２］図２（ａ）〜（ｄ）は本発明
のＴＦＴの製法の他の実施例を示す工程断面説明図であ
る。本実施例では実施例１のゲート絶縁膜を一層ではな
く、異なった材質の２層で形成したことに特徴がある。
のＴＦＴの製法の他の実施例を示す工程断面説明図であ
る。本実施例では実施例１のゲート絶縁膜を一層ではな
く、異なった材質の２層で形成したことに特徴がある。
【００７３】まず、図２（ａ）に示すように、絶縁基板
１上に能動体層としてのたとえば、Ｓｉなどからなる半
導体薄膜２を形成し、つぎにＡｌ2Ｏ3、Ｔａ2Ｏ5などか
らなる第１のゲート絶縁膜31と、ＳｉＯ2、Ｓｉ3Ｎ4な
どからなる第２のゲート絶縁膜32をたとえばスパッタ
法、ＣＶＤ法、陽極酸化法などにより順次形成する。つ
いで、第２のゲート絶縁膜32上にたとえばＰをドープし
たＳｉ薄膜からなるゲート電極膜４ａを形成する。
１上に能動体層としてのたとえば、Ｓｉなどからなる半
導体薄膜２を形成し、つぎにＡｌ2Ｏ3、Ｔａ2Ｏ5などか
らなる第１のゲート絶縁膜31と、ＳｉＯ2、Ｓｉ3Ｎ4な
どからなる第２のゲート絶縁膜32をたとえばスパッタ
法、ＣＶＤ法、陽極酸化法などにより順次形成する。つ
いで、第２のゲート絶縁膜32上にたとえばＰをドープし
たＳｉ薄膜からなるゲート電極膜４ａを形成する。
【００７４】つぎに、図２（ｂ）に示すように、レジス
ト膜11をマスクとして、たとえばＳＦ6ガスを用いたド
ライエッチングにより、ゲート電極膜４ａを等方性エッ
チングして、ゲート電極４を形成する。このとき、ゲー
ト電極４の幅はサイドエッチングによりレジストマスク
の幅よりも狭くなる。
ト膜11をマスクとして、たとえばＳＦ6ガスを用いたド
ライエッチングにより、ゲート電極膜４ａを等方性エッ
チングして、ゲート電極４を形成する。このとき、ゲー
ト電極４の幅はサイドエッチングによりレジストマスク
の幅よりも狭くなる。
【００７５】つぎに、図２（ｃ）に示すように、たとえ
ばＣＨＦ3ガスを用いたドライエッチングにより、第２
のゲート絶縁膜32を第１のゲート絶縁膜31と選択的に異
方性エッチングして、ゲート電極よりも幅広の位置に段
差部を形成する。第１のゲート絶縁膜31はエッチングさ
れないので、段差はエッチング精度によらず第２のゲー
ト絶縁膜32の膜厚になる。こうしてゲート絶縁膜は異な
る膜厚を有する。
ばＣＨＦ3ガスを用いたドライエッチングにより、第２
のゲート絶縁膜32を第１のゲート絶縁膜31と選択的に異
方性エッチングして、ゲート電極よりも幅広の位置に段
差部を形成する。第１のゲート絶縁膜31はエッチングさ
れないので、段差はエッチング精度によらず第２のゲー
ト絶縁膜32の膜厚になる。こうしてゲート絶縁膜は異な
る膜厚を有する。
【００７６】つぎに、図２（ｄ）に示すように、レジス
ト膜11を除去したのち、たとえばＰなどの不純物を半導
体薄膜２にイオン注入することにより、ソース／ドレイ
ン領域６を形成する。不純物の注入量はゲート絶縁膜の
膜厚に依存し、ゲート電極４に近い部分は、ゲート絶縁
膜３の膜厚が厚いため、不純物のイオン注入が弱く、不
純物が低濃度に注入されたＬＤＤ領域５を有するＬＤＤ
構造が形成される。
ト膜11を除去したのち、たとえばＰなどの不純物を半導
体薄膜２にイオン注入することにより、ソース／ドレイ
ン領域６を形成する。不純物の注入量はゲート絶縁膜の
膜厚に依存し、ゲート電極４に近い部分は、ゲート絶縁
膜３の膜厚が厚いため、不純物のイオン注入が弱く、不
純物が低濃度に注入されたＬＤＤ領域５を有するＬＤＤ
構造が形成される。
【００７７】なお、前記実施例１および２の工程（ｂ）
と（ｃ）の順序を入れ換えてゲート電極膜４ａとゲート
絶縁膜３の異方性エッチングのあとに、ゲート電極膜４
ａの等方性エッチングを行うこともできる。
と（ｃ）の順序を入れ換えてゲート電極膜４ａとゲート
絶縁膜３の異方性エッチングのあとに、ゲート電極膜４
ａの等方性エッチングを行うこともできる。
【００７８】［実施例３］図３〜４は本発明の１回のイ
オン注入によりＬＤＤ領域とソース／ドレイン領域を形
成するＴＦＴの製法のさらに他の実施例を示す工程断面
説明図である。本実施例では、ソース／ドレイン領域形
成場所にスペーサを介在させて半導体膜を形成すること
により、半導体膜の表面に段差を設けたものである。
オン注入によりＬＤＤ領域とソース／ドレイン領域を形
成するＴＦＴの製法のさらに他の実施例を示す工程断面
説明図である。本実施例では、ソース／ドレイン領域形
成場所にスペーサを介在させて半導体膜を形成すること
により、半導体膜の表面に段差を設けたものである。
【００７９】まず、図３（ａ）に示すように、絶縁基板
１上にたとえばＳｉＯ2などの薄膜を成膜後フォトレジ
スト膜などをマスクとしてエッチングを行いパターニン
グすることによりスペーサ13を形成する。
１上にたとえばＳｉＯ2などの薄膜を成膜後フォトレジ
スト膜などをマスクとしてエッチングを行いパターニン
グすることによりスペーサ13を形成する。
【００８０】ついで、図３（ｂ）に示すように、このス
ペーサ13上がドレイン領域またはソース領域となりこの
あいだの絶縁基板１上がチャネル領域となるように、た
とえばＳｉなどからなる半導体薄膜２を形成する。つい
で、図３（ｃ）に示すように、たとえばＳｉＯ2を熱酸
化法またはスパッタ法などにより成膜したのち、たとえ
ばＰをドーピングしたＳｉなどからなるゲート電極用薄
膜を成膜し、フォトレジストなどをマスクとしてエッチ
ングを行いパターニングすることによりゲート電極４と
ゲート絶縁膜３を形成する。
ペーサ13上がドレイン領域またはソース領域となりこの
あいだの絶縁基板１上がチャネル領域となるように、た
とえばＳｉなどからなる半導体薄膜２を形成する。つい
で、図３（ｃ）に示すように、たとえばＳｉＯ2を熱酸
化法またはスパッタ法などにより成膜したのち、たとえ
ばＰをドーピングしたＳｉなどからなるゲート電極用薄
膜を成膜し、フォトレジストなどをマスクとしてエッチ
ングを行いパターニングすることによりゲート電極４と
ゲート絶縁膜３を形成する。
【００８１】ついで、図３（ｄ）に示すように、たとえ
ばＳｉＯ2やＳｉ3Ｎ4やレジストなどの絶縁性薄膜12を
成膜し、図４（ｅ）に示すように、この絶縁性薄膜12上
をたとえばスパッタエッチやマスク材などを使用したエ
ッチバック法などで平坦化する。
ばＳｉＯ2やＳｉ3Ｎ4やレジストなどの絶縁性薄膜12を
成膜し、図４（ｅ）に示すように、この絶縁性薄膜12上
をたとえばスパッタエッチやマスク材などを使用したエ
ッチバック法などで平坦化する。
【００８２】ついで、図４（ｆ）に示すように、平坦化
された絶縁性薄膜12の表面からたとえばゲート電極４を
マスクとして、また絶縁性薄膜12を比較的弱いマスクと
して半導体薄膜２にたとえばＰなどの不純物をイオン注
入する。
された絶縁性薄膜12の表面からたとえばゲート電極４を
マスクとして、また絶縁性薄膜12を比較的弱いマスクと
して半導体薄膜２にたとえばＰなどの不純物をイオン注
入する。
【００８３】このとき、イオン注入の加速電圧は、ゲー
ト絶縁膜３をＰが通過しない電圧に設定する。
ト絶縁膜３をＰが通過しない電圧に設定する。
【００８４】これにより、半導体薄膜の領域で、表面に
ゲート絶縁膜３がないスペーサ13の上部領域ではＰなど
の不純物が高濃度にドーピングされたとソース／ドレイ
ン領域６が形成され、ゲート電極４近傍ではゲート電極
４に近づくにつれて絶縁性薄膜12の膜厚が厚くなるた
め、Ｐの不純物濃度が徐々に低下する。
ゲート絶縁膜３がないスペーサ13の上部領域ではＰなど
の不純物が高濃度にドーピングされたとソース／ドレイ
ン領域６が形成され、ゲート電極４近傍ではゲート電極
４に近づくにつれて絶縁性薄膜12の膜厚が厚くなるた
め、Ｐの不純物濃度が徐々に低下する。
【００８５】ついで、図４（ｇ）に示すように、絶縁性
薄膜12にコンタクトホール９を形成し、ついで、図４
（ｈ）に示すように、ドレイン電極７とソース電極８を
形成する。
薄膜12にコンタクトホール９を形成し、ついで、図４
（ｈ）に示すように、ドレイン電極７とソース電極８を
形成する。
【００８６】つぎに、本実施例による製法で製造された
ＴＦＴの動作について説明する。
ＴＦＴの動作について説明する。
【００８７】ソース電極８とドレイン電極７のあいだに
電圧を印加した状態で、ソース電極８とゲート電極４に
印加される電圧を変化させることにより、ソース電極８
とドレイン電極７のあいだに流れるドレイン電流を変化
させることができ、ＴＦＴはスイッチング素子として機
能する。
電圧を印加した状態で、ソース電極８とゲート電極４に
印加される電圧を変化させることにより、ソース電極８
とドレイン電極７のあいだに流れるドレイン電流を変化
させることができ、ＴＦＴはスイッチング素子として機
能する。
【００８８】アクティブマトリックス液晶ディスプレイ
のスイッチング素子として使用するばあいには、ＴＦＴ
のオフ時のドレイン電流を低減させることが必要であ
り、このため、ＴＦＴのオフ時の抵抗は少なくとも液晶
の比抵抗以上にすることが必要である。とくに、オン時
のドレイン電流を大きくするために、能動体層の半導体
薄膜を形成するためのＳｉ薄膜として、多結晶Ｓｉ膜を
用いたばあいは、多結晶Ｓｉ膜中に存在する結晶粒界の
ために、フィールド エンハンスド エミッション電流
が流れ、オフ時のドレイン電流が増加する。このオフ時
のドレイン電流は、結晶粒界に存在する未結合手の数お
よびドレイン領域６近傍の電界強度に比例すると一般的
にいわれている。本実施例によるＴＦＴではソース／ド
レイン領域６からチャネル端部にかけてＰの不純物濃度
が徐々に変化するＬＤＤ構造となっており、ドレイン領
域６近傍の電界強度を弱めることができ、その結果とし
て、ＴＦＴのオフ時のドレイン電流を低減することがで
きる。また電界強度を徐々に弱めるＬＤＤ構造を一度の
イオン注入で達成することができる。
のスイッチング素子として使用するばあいには、ＴＦＴ
のオフ時のドレイン電流を低減させることが必要であ
り、このため、ＴＦＴのオフ時の抵抗は少なくとも液晶
の比抵抗以上にすることが必要である。とくに、オン時
のドレイン電流を大きくするために、能動体層の半導体
薄膜を形成するためのＳｉ薄膜として、多結晶Ｓｉ膜を
用いたばあいは、多結晶Ｓｉ膜中に存在する結晶粒界の
ために、フィールド エンハンスド エミッション電流
が流れ、オフ時のドレイン電流が増加する。このオフ時
のドレイン電流は、結晶粒界に存在する未結合手の数お
よびドレイン領域６近傍の電界強度に比例すると一般的
にいわれている。本実施例によるＴＦＴではソース／ド
レイン領域６からチャネル端部にかけてＰの不純物濃度
が徐々に変化するＬＤＤ構造となっており、ドレイン領
域６近傍の電界強度を弱めることができ、その結果とし
て、ＴＦＴのオフ時のドレイン電流を低減することがで
きる。また電界強度を徐々に弱めるＬＤＤ構造を一度の
イオン注入で達成することができる。
【００８９】前記実施例ではスペーサ13をテーパ形状に
形成したが、必ずしもテーパ形状にする必要はなく、矩
形状に形成してもよい。このばあい、半導体薄膜２は段
付きに形成されるが、その上の平坦化された絶縁性薄膜
12も段付きになり、１回のイオン注入によりゲート電極
の両隣りは絶縁性薄膜12が厚く一定の低濃度のＬＤＤ領
域が形成される。
形成したが、必ずしもテーパ形状にする必要はなく、矩
形状に形成してもよい。このばあい、半導体薄膜２は段
付きに形成されるが、その上の平坦化された絶縁性薄膜
12も段付きになり、１回のイオン注入によりゲート電極
の両隣りは絶縁性薄膜12が厚く一定の低濃度のＬＤＤ領
域が形成される。
【００９０】また、ＬＤＤ構造を用いることでオフ電流
を低減しオン／オフ比を大きくとれる。
を低減しオン／オフ比を大きくとれる。
【００９１】［実施例４］絶縁膜の厚さを変えることに
より１回のイオン注入でＬＤＤ構造を形成する他の実施
例について説明する。本実施例はゲート電極を基板側に
形成し、半導体薄膜をその上に形成するいわゆる逆スタ
ガ構造のＴＦＴについて１回のイオン注入でＬＤＤ構造
を形成する例である。
より１回のイオン注入でＬＤＤ構造を形成する他の実施
例について説明する。本実施例はゲート電極を基板側に
形成し、半導体薄膜をその上に形成するいわゆる逆スタ
ガ構造のＴＦＴについて１回のイオン注入でＬＤＤ構造
を形成する例である。
【００９２】図５（ａ）〜（ｄ）は本発明のＴＦＴの製
法の実施例４を示す工程断面説明図である。
法の実施例４を示す工程断面説明図である。
【００９３】図５（ａ）に示すように、絶縁性透明基板
１上にゲート電極４を形成する。つぎにＳｉＯ2などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎに、Ｔａ2Ｏ5、ＳｉＯ2、Ｓｉ3Ｎ4など
からなる保護層19をたとえばスパッタ、ＣＶＤ法により
形成する。つぎに、レジスト層11ａを塗布形成し、絶縁
性透明基板１の裏面露光によりゲート電極４に自己整合
してレジストマスク１１を形成する。このとき、レジス
トマスク11の幅はゲート電極４の幅にほぼ一致するよう
に露光量を調整する。
１上にゲート電極４を形成する。つぎにＳｉＯ2などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎに、Ｔａ2Ｏ5、ＳｉＯ2、Ｓｉ3Ｎ4など
からなる保護層19をたとえばスパッタ、ＣＶＤ法により
形成する。つぎに、レジスト層11ａを塗布形成し、絶縁
性透明基板１の裏面露光によりゲート電極４に自己整合
してレジストマスク１１を形成する。このとき、レジス
トマスク11の幅はゲート電極４の幅にほぼ一致するよう
に露光量を調整する。
【００９４】つぎに、図５（ｂ）に示すように、レジス
トマスク11を用いて、たとえばＳＦ6ガスを用いた異方
性ドライエッチングにより、保護膜19を部分的にエッチ
ングして、段差部を形成する。このとき、保護膜19を残
した方が、半導体薄膜２を保護する上で望ましい。
トマスク11を用いて、たとえばＳＦ6ガスを用いた異方
性ドライエッチングにより、保護膜19を部分的にエッチ
ングして、段差部を形成する。このとき、保護膜19を残
した方が、半導体薄膜２を保護する上で望ましい。
【００９５】つぎに、図５（ｃ）に示すように、レジス
トマスク11を除去後、再度、レジスト層11ａを塗布形成
する。そののち再度、絶縁性透明基板１の裏面露光によ
り、ゲート電極４に自己整合してレジストマスク11ｂを
形成する。このとき、レジストマスク11ｂの幅はゲート
電極４の幅よりも狭くなるように露光量を調整する。
トマスク11を除去後、再度、レジスト層11ａを塗布形成
する。そののち再度、絶縁性透明基板１の裏面露光によ
り、ゲート電極４に自己整合してレジストマスク11ｂを
形成する。このとき、レジストマスク11ｂの幅はゲート
電極４の幅よりも狭くなるように露光量を調整する。
【００９６】つぎに、図５（ｄ）に示すように、レジス
トマスク11ｂを用いて、Ｐなどの不純物を半導体薄膜２
にイオン注入する。不純物の注入量は保護膜19の膜厚に
依存し、ゲート電極４に近い部分は、保護膜19の膜厚が
厚いので、不純物が低濃度に注入されたＬＤＤ領域５を
有するＬＤＤ構造のＴＦＴが形成される。
トマスク11ｂを用いて、Ｐなどの不純物を半導体薄膜２
にイオン注入する。不純物の注入量は保護膜19の膜厚に
依存し、ゲート電極４に近い部分は、保護膜19の膜厚が
厚いので、不純物が低濃度に注入されたＬＤＤ領域５を
有するＬＤＤ構造のＴＦＴが形成される。
【００９７】前記露光によるレジスト層11ａのパターニ
ングは露光量を調整することにより精度よくマスクの幅
を制御できる。
ングは露光量を調整することにより精度よくマスクの幅
を制御できる。
【００９８】［実施例５］図６（ａ）〜（ｄ）は逆スタ
ガ構造ＴＦＴを１回のイオン注入によりＬＤＤ構造を形
成するさらに他の実施例を示す工程断面説明図である。
ガ構造ＴＦＴを１回のイオン注入によりＬＤＤ構造を形
成するさらに他の実施例を示す工程断面説明図である。
【００９９】図６（ａ）に示すように、絶縁性透明基板
１上にゲート電極４を形成する。つぎにＳｉＯ2などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎに、Ｔａ2Ｏ5、ＳｉＯ2、Ｓｉ3Ｎ4など
からなる保護膜19をたとえばスパッタ法、ＣＶＤ法など
により形成する。つぎに、レジスト層11ａを塗布形成
し、絶縁性透明基板１の裏面露光によりゲート電極４に
自己整合してレジストマスク11を形成する。このとき、
レジストマスク11の幅はゲート電極４の幅にほぼ一致す
るように露光量を調整する。
１上にゲート電極４を形成する。つぎにＳｉＯ2などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎに、Ｔａ2Ｏ5、ＳｉＯ2、Ｓｉ3Ｎ4など
からなる保護膜19をたとえばスパッタ法、ＣＶＤ法など
により形成する。つぎに、レジスト層11ａを塗布形成
し、絶縁性透明基板１の裏面露光によりゲート電極４に
自己整合してレジストマスク11を形成する。このとき、
レジストマスク11の幅はゲート電極４の幅にほぼ一致す
るように露光量を調整する。
【０１００】つぎに、図６（ｂ）に示すように、レジス
トマスク11を用いて、たとえばＳＦ6ガスを用いた異方
性ドライエッチングにより、保護膜19を部分的にエッチ
ングして、段差部を形成する。このとき、保護膜19を残
した方が、半導体薄膜２を保護する上で望ましい。
トマスク11を用いて、たとえばＳＦ6ガスを用いた異方
性ドライエッチングにより、保護膜19を部分的にエッチ
ングして、段差部を形成する。このとき、保護膜19を残
した方が、半導体薄膜２を保護する上で望ましい。
【０１０１】つぎに、図６（ｃ）に示すように、レジス
トマスク11をＯ2などのガス雰囲気の下で等方性ドライ
エッチングによりエッチングする。このとき形成される
レジストマスク11ｂの幅はゲート電極４の幅よりも狭く
なる。マスク寸法の減少量はエッチング時間で精度よく
制御できる。
トマスク11をＯ2などのガス雰囲気の下で等方性ドライ
エッチングによりエッチングする。このとき形成される
レジストマスク11ｂの幅はゲート電極４の幅よりも狭く
なる。マスク寸法の減少量はエッチング時間で精度よく
制御できる。
【０１０２】つぎに、図６（ｄ）に示すように、レジス
トマスク11ｂを用いて、Ｐなどの不純物を半導体薄膜２
にイオン注入する。不純物の注入量は保護膜19の膜厚に
依存するので、ゲート電極４に近い部分は、保護膜19の
膜厚が厚く、不純物が低濃度に注入されたＬＤＤ領域５
を有するＬＤＤ構造のＴＦＴがえられる。
トマスク11ｂを用いて、Ｐなどの不純物を半導体薄膜２
にイオン注入する。不純物の注入量は保護膜19の膜厚に
依存するので、ゲート電極４に近い部分は、保護膜19の
膜厚が厚く、不純物が低濃度に注入されたＬＤＤ領域５
を有するＬＤＤ構造のＴＦＴがえられる。
【０１０３】［実施例６］図７は逆スタガ構造のＴＦＴ
で１回のイオン注入によりＬＤＤ構造を形成するさらに
他の実施例を示す断面説明図である。
で１回のイオン注入によりＬＤＤ構造を形成するさらに
他の実施例を示す断面説明図である。
【０１０４】本実施例では、保護膜19が２層で構成さ
れ、上側の第２の保護膜19ｂは下側の第１の保護膜19ａ
と選択的にエッチングできる材料で構成されているの
で、エッチングの精度によらず、保護膜19ａ、19ｂの各
膜厚によって精度よくソース／ドレイン領域６とＬＤＤ
領域５へのイオン注入量を制御できる。なお第１の保護
膜19ａと第２の保護膜19ｂとしては、たとえばＳｉ
Ｏ2、Ｓｉ3Ｎ4などからなるグループとＡｌ2Ｏ3、Ｔａ2
Ｏ5などからなるグループにより使い分けることによ
り、高い選択度で選択的にエッチングすることができ
る。
れ、上側の第２の保護膜19ｂは下側の第１の保護膜19ａ
と選択的にエッチングできる材料で構成されているの
で、エッチングの精度によらず、保護膜19ａ、19ｂの各
膜厚によって精度よくソース／ドレイン領域６とＬＤＤ
領域５へのイオン注入量を制御できる。なお第１の保護
膜19ａと第２の保護膜19ｂとしては、たとえばＳｉ
Ｏ2、Ｓｉ3Ｎ4などからなるグループとＡｌ2Ｏ3、Ｔａ2
Ｏ5などからなるグループにより使い分けることによ
り、高い選択度で選択的にエッチングすることができ
る。
【０１０５】［実施例７］図８は本発明の１回のイオン
注入によりＬＤＤ領域とソース／ドレイン領域を形成す
るＴＦＴの製法のさらに他の実施例の各工程を示す断面
説明図である。本実施例ではゲート電極をテーパ状に形
成しておくことにより、ゲート電極のサイドウォールと
して形成される酸化膜の範囲を広く形成するものであ
る。
注入によりＬＤＤ領域とソース／ドレイン領域を形成す
るＴＦＴの製法のさらに他の実施例の各工程を示す断面
説明図である。本実施例ではゲート電極をテーパ状に形
成しておくことにより、ゲート電極のサイドウォールと
して形成される酸化膜の範囲を広く形成するものであ
る。
【０１０６】図８（ａ）に示すように、絶縁基板１上に
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法などによ
りＳｉＯ2を主成分とするゲート絶縁膜３をたとえば140
0Å程度形成する。つぎに図８（ｂ）に示すように、ゲ
ート絶縁膜３上にたとえばＰをドーピングしたＳｉなど
からなるゲート電極用薄膜を形成し、ホトレジスト膜を
マスクとしてエッチングすることによりパターン化して
ゲート電極４を形成する。このときゲート電極４の端面
形状をテーパ状に形成する。
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法などによ
りＳｉＯ2を主成分とするゲート絶縁膜３をたとえば140
0Å程度形成する。つぎに図８（ｂ）に示すように、ゲ
ート絶縁膜３上にたとえばＰをドーピングしたＳｉなど
からなるゲート電極用薄膜を形成し、ホトレジスト膜を
マスクとしてエッチングすることによりパターン化して
ゲート電極４を形成する。このときゲート電極４の端面
形状をテーパ状に形成する。
【０１０７】このゲート電極の端面をテーパ状に形成す
る方法としては、たとえばゲート電極膜上にレジスト膜
をパターニングしたのち、120〜250℃で約30分間程度ベ
ーキングすることにより、レジスト膜の端部がダレてテ
ーパ形状を形成することができる。このテーパの角度θ
（図８（ｂ）参照）はＬＤＤ領域の長さを0.8〜１μｍ
程度形成するためには、５〜１５°程度に形成すること
が好ましい。そののち図８（ｃ）に示すように、ゲート
電極４を熱酸化させゲート電極の上面および側面に熱酸
化膜14を形成する。このとき前述のように、テーパの角
度θを小さくすることにより熱酸化膜14の膜厚ｄ1は薄
くても横方向に対する幅ｄ2を大きくすることができ
る。つぎに図８（ｄ）に示すように、ゲート電極４をマ
スクとしてチャネル用の半導体薄膜２に高濃度にたとえ
ばＰをイオン注入する。これにより、不純物のＰが高濃
度にドーピングされたソース／ドレイン領域６と不純物
のＰが徐々に低濃度になるようにドーピングされたＬＤ
Ｄ領域５とでＬＤＤ構造のＴＦＴを形成することができ
る。
る方法としては、たとえばゲート電極膜上にレジスト膜
をパターニングしたのち、120〜250℃で約30分間程度ベ
ーキングすることにより、レジスト膜の端部がダレてテ
ーパ形状を形成することができる。このテーパの角度θ
（図８（ｂ）参照）はＬＤＤ領域の長さを0.8〜１μｍ
程度形成するためには、５〜１５°程度に形成すること
が好ましい。そののち図８（ｃ）に示すように、ゲート
電極４を熱酸化させゲート電極の上面および側面に熱酸
化膜14を形成する。このとき前述のように、テーパの角
度θを小さくすることにより熱酸化膜14の膜厚ｄ1は薄
くても横方向に対する幅ｄ2を大きくすることができ
る。つぎに図８（ｄ）に示すように、ゲート電極４をマ
スクとしてチャネル用の半導体薄膜２に高濃度にたとえ
ばＰをイオン注入する。これにより、不純物のＰが高濃
度にドーピングされたソース／ドレイン領域６と不純物
のＰが徐々に低濃度になるようにドーピングされたＬＤ
Ｄ領域５とでＬＤＤ構造のＴＦＴを形成することができ
る。
【０１０８】本実施例においてもイオン注入の際のゲー
ト電極周囲の酸化膜によるマスクが、ゲート電極の中心
部に向かってゲート電極と共に厚くなっているため、イ
オン注入による不純物濃度はゲート電極側で低く、ゲー
ト電極から離れるにつれて不純物濃度が高いＬＤＤ領域
を１回のイオン注入により形成することができる。
ト電極周囲の酸化膜によるマスクが、ゲート電極の中心
部に向かってゲート電極と共に厚くなっているため、イ
オン注入による不純物濃度はゲート電極側で低く、ゲー
ト電極から離れるにつれて不純物濃度が高いＬＤＤ領域
を１回のイオン注入により形成することができる。
【０１０９】［実施例８］図９は本発明の１回のイオン
注入によりＬＤＤ領域とソース／ドレイン領域を形成す
るＴＦＴの製法のさらに他の実施例の各工程を示す断面
説明図である。本実施例は前述の実施例７のゲート電極
用薄膜として不純物ドープＳｉに代えて、アルミニウム
またはタンタルなどの金属膜を使用し、陽極酸化により
酸化膜を形成する点で異なるものである。
注入によりＬＤＤ領域とソース／ドレイン領域を形成す
るＴＦＴの製法のさらに他の実施例の各工程を示す断面
説明図である。本実施例は前述の実施例７のゲート電極
用薄膜として不純物ドープＳｉに代えて、アルミニウム
またはタンタルなどの金属膜を使用し、陽極酸化により
酸化膜を形成する点で異なるものである。
【０１１０】図９（ａ）に示すように、絶縁基板１上に
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法などによ
りたとえばＳｉＯ2を主成分とするゲート絶縁膜３を、
たとえば1400Å程度形成する。つぎに図９（ｂ）に示す
ように、ゲート絶縁膜３上にたとえばアルミニウムの薄
膜を形成し、ホトレジスト膜をマスクとしてエッチング
することによりパターニングしてゲート電極41を形成す
る。このときゲート電極41の端面形状をテーパ状に形成
する。テーパ形状の形成については前記実施例７と同様
に行うことにより形成できる。そののち図９（ｃ）に示
すように、ゲート電極41を陽極酸化させてゲート電極の
上面および側面に陽極酸化膜15を形成する。陽極酸化
は、たとえばゲート電極の表面積の単位面積当り１〜10
0ｍＡ／ｃｍ2の電流で300〜400Ｖの電圧を印加すること
により、約5200Å程度の酸化膜がえられる。なお前述の
ゲート電極をテーパ形状にする際、テーパの角度を小さ
くすることにより、陽極酸化膜15の膜厚ｄ1は薄くても
横方向に対する幅ｄ2を大きくすることができることは
実施例７と同様である。つぎに図９（ｄ）に示すよう
に、ゲート電極41をマスクとして能動体層のＳｉなどか
らなる半導体薄膜２に高濃度にたとえばＰをイオン注入
する。その結果、不純物のＰが高濃度にドーピングされ
たソース／ドレイン領域６と不純物のＰが徐々に低濃度
になるようにドーピングされたＬＤＤ領域５とでＬＤＤ
構造のＴＦＴを形成することができる。
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法などによ
りたとえばＳｉＯ2を主成分とするゲート絶縁膜３を、
たとえば1400Å程度形成する。つぎに図９（ｂ）に示す
ように、ゲート絶縁膜３上にたとえばアルミニウムの薄
膜を形成し、ホトレジスト膜をマスクとしてエッチング
することによりパターニングしてゲート電極41を形成す
る。このときゲート電極41の端面形状をテーパ状に形成
する。テーパ形状の形成については前記実施例７と同様
に行うことにより形成できる。そののち図９（ｃ）に示
すように、ゲート電極41を陽極酸化させてゲート電極の
上面および側面に陽極酸化膜15を形成する。陽極酸化
は、たとえばゲート電極の表面積の単位面積当り１〜10
0ｍＡ／ｃｍ2の電流で300〜400Ｖの電圧を印加すること
により、約5200Å程度の酸化膜がえられる。なお前述の
ゲート電極をテーパ形状にする際、テーパの角度を小さ
くすることにより、陽極酸化膜15の膜厚ｄ1は薄くても
横方向に対する幅ｄ2を大きくすることができることは
実施例７と同様である。つぎに図９（ｄ）に示すよう
に、ゲート電極41をマスクとして能動体層のＳｉなどか
らなる半導体薄膜２に高濃度にたとえばＰをイオン注入
する。その結果、不純物のＰが高濃度にドーピングされ
たソース／ドレイン領域６と不純物のＰが徐々に低濃度
になるようにドーピングされたＬＤＤ領域５とでＬＤＤ
構造のＴＦＴを形成することができる。
【０１１１】このときのゲート電極41としてのアルミニ
ウムをタンタルに置き換えても同様にして陽極酸化によ
りＬＤＤ構造を実現することができる。
ウムをタンタルに置き換えても同様にして陽極酸化によ
りＬＤＤ構造を実現することができる。
【０１１２】本実施例では、ゲート電極としてアルミニ
ウムやタンタルからなる金属膜を使用し、陽極酸化によ
り酸化膜を形成しているため、熱酸化膜と異なり厚い酸
化膜を容易に形成することができる。また酸化膜の厚さ
は陽極酸化を行う時間と電流により正確にコントロール
することができるため、所定の厚さに形成することがで
き、オフセット構造の長さを精度よく形成できる。
ウムやタンタルからなる金属膜を使用し、陽極酸化によ
り酸化膜を形成しているため、熱酸化膜と異なり厚い酸
化膜を容易に形成することができる。また酸化膜の厚さ
は陽極酸化を行う時間と電流により正確にコントロール
することができるため、所定の厚さに形成することがで
き、オフセット構造の長さを精度よく形成できる。
【０１１３】［実施例９］図10はゲート電極を利用した
セルフアライメントにより正確な長さのＬＤＤ構造（２
回のイオン注入）またはオフセット構造を形成する本発
明のＴＦＴの製法の一実施例を示す図である。
セルフアライメントにより正確な長さのＬＤＤ構造（２
回のイオン注入）またはオフセット構造を形成する本発
明のＴＦＴの製法の一実施例を示す図である。
【０１１４】図10（ａ）に示すように、絶縁基板１上に
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法によりた
とえばＳｉＯ2を主成分とするゲート絶縁膜３をたとえ
ば1400Å程度形成する。つぎに図10（ｂ）に示すよう
に、ゲート絶縁膜３上にたとえばアルミニウムの薄膜を
形成し、ホトレジスト膜をマスクとしてエッチングする
ことによりパターニングしてゲート電極41を形成する。
そののち図10（ｃ）に示すように、ゲート電極41を陽極
酸化させゲート電極41の上面および側面に陽極酸化膜１
５を形成する。つぎに図10（ｄ）に示すように、ゲート
電極41をマスクとして半導体薄膜２に高濃度にたとえば
Ｐなどのイオン注入を行う。これにより、不純物のＰが
高濃度にドーピングされたソース／ドレイン領域６とゲ
ート電極端のあいだのオフセット領域10とを有するオフ
セット構造を形成することができる。このときのゲート
電極41としてアルミニウムの代りにタンタルに置き換え
ても同様にして陽極酸化によりオフセット構造を実現す
ることができる。
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法によりた
とえばＳｉＯ2を主成分とするゲート絶縁膜３をたとえ
ば1400Å程度形成する。つぎに図10（ｂ）に示すよう
に、ゲート絶縁膜３上にたとえばアルミニウムの薄膜を
形成し、ホトレジスト膜をマスクとしてエッチングする
ことによりパターニングしてゲート電極41を形成する。
そののち図10（ｃ）に示すように、ゲート電極41を陽極
酸化させゲート電極41の上面および側面に陽極酸化膜１
５を形成する。つぎに図10（ｄ）に示すように、ゲート
電極41をマスクとして半導体薄膜２に高濃度にたとえば
Ｐなどのイオン注入を行う。これにより、不純物のＰが
高濃度にドーピングされたソース／ドレイン領域６とゲ
ート電極端のあいだのオフセット領域10とを有するオフ
セット構造を形成することができる。このときのゲート
電極41としてアルミニウムの代りにタンタルに置き換え
ても同様にして陽極酸化によりオフセット構造を実現す
ることができる。
【０１１５】なお、陽極酸化により厚い酸化膜を形成で
き、厚さのコントロールをし易いことは実施例８と同様
である。
き、厚さのコントロールをし易いことは実施例８と同様
である。
【０１１６】［実施例１０］図11は本発明のＴＦＴの製
法のさらに他の実施例を説明するための断面説明図であ
る。本実施例では、ソース／ドレイン領域のイオン注入
後のアニーリングを酸素雰囲気中で行うことにより、工
程数を増加させることなく、ゲート電極の一部を酸化さ
せてオフセット構造を形成するものである。
法のさらに他の実施例を説明するための断面説明図であ
る。本実施例では、ソース／ドレイン領域のイオン注入
後のアニーリングを酸素雰囲気中で行うことにより、工
程数を増加させることなく、ゲート電極の一部を酸化さ
せてオフセット構造を形成するものである。
【０１１７】まず、図11（ａ）において絶縁基板１上に
能動体層となるＳｉなどからなる半導体薄膜２を形成す
る。つぎに図11（ｂ）に示すように、たとえばＳｉＯ2
などからなるゲート絶縁膜３を形成する。さらにゲート
絶縁膜３上にたとえばＰをドープしたドープドＳｉなど
からなるゲート電極用薄膜を成膜し、ついでパターニン
グすることにより図11（ｃ）に示すように、ゲート電極
４を形成する。このゲート電極４をマスクとして、たと
えばＰをイオン注入し、図11（ｄ）に示すように、半導
体薄膜２にソース／ドレイン領域６を形成する。イオン
注入後、注入時の照射損傷を回復させるためアニーリン
グを行うが、当該工程を酸素雰囲気下で行いゲート電極
の表面に等方的に酸化膜14を形成し、絶縁層を設けるこ
とにより、図11（ｅ）中ΔＬのオフセット領域10を有す
るＴＦＴを製造することができる。そののち、図11
（ｆ）に示すように、ＳｉＯ2などからなる層間絶縁膜1
8を形成し、ついでソース／ドレイン電極７、８を形成
する。
能動体層となるＳｉなどからなる半導体薄膜２を形成す
る。つぎに図11（ｂ）に示すように、たとえばＳｉＯ2
などからなるゲート絶縁膜３を形成する。さらにゲート
絶縁膜３上にたとえばＰをドープしたドープドＳｉなど
からなるゲート電極用薄膜を成膜し、ついでパターニン
グすることにより図11（ｃ）に示すように、ゲート電極
４を形成する。このゲート電極４をマスクとして、たと
えばＰをイオン注入し、図11（ｄ）に示すように、半導
体薄膜２にソース／ドレイン領域６を形成する。イオン
注入後、注入時の照射損傷を回復させるためアニーリン
グを行うが、当該工程を酸素雰囲気下で行いゲート電極
の表面に等方的に酸化膜14を形成し、絶縁層を設けるこ
とにより、図11（ｅ）中ΔＬのオフセット領域10を有す
るＴＦＴを製造することができる。そののち、図11
（ｆ）に示すように、ＳｉＯ2などからなる層間絶縁膜1
8を形成し、ついでソース／ドレイン電極７、８を形成
する。
【０１１８】アニーリングは通常850〜900℃程度で１時
間以上程度行われるが、本実施例では、このアニーリン
グを酸素雰囲気中で行うことにより、工程数を増やすこ
となくゲート電極を酸化させてオフセット構造を形成す
ることに特徴がある。酸素雰囲気中で前記条件の熱処理
を行うことにより1000〜2000Å程度の厚さの酸化膜を形
成できるが、たとえば図11（ｇ）に示すように、ゲート
電極４をテーパ形状にパターニングしておくことによ
り、前記実施例７と同様に図11（ｄ）のイオン注入の工
程で、ソース／ドレイン領域６と順次不純物濃度が低下
するＬＤＤ領域５を一度に形成することができると共
に、酸素雰囲気中でのアニーリング処理をすることによ
りオフセット領域10を形成することができる。しかもゲ
ート電極４がテーパ形状であるため、オフセット領域の
幅ΔＬを酸化膜の厚さの２〜３倍に増やすことができ
る。
間以上程度行われるが、本実施例では、このアニーリン
グを酸素雰囲気中で行うことにより、工程数を増やすこ
となくゲート電極を酸化させてオフセット構造を形成す
ることに特徴がある。酸素雰囲気中で前記条件の熱処理
を行うことにより1000〜2000Å程度の厚さの酸化膜を形
成できるが、たとえば図11（ｇ）に示すように、ゲート
電極４をテーパ形状にパターニングしておくことによ
り、前記実施例７と同様に図11（ｄ）のイオン注入の工
程で、ソース／ドレイン領域６と順次不純物濃度が低下
するＬＤＤ領域５を一度に形成することができると共
に、酸素雰囲気中でのアニーリング処理をすることによ
りオフセット領域10を形成することができる。しかもゲ
ート電極４がテーパ形状であるため、オフセット領域の
幅ΔＬを酸化膜の厚さの２〜３倍に増やすことができ
る。
【０１１９】［実施例１１］本発明のＴＦＴの製法のさ
らに他の実施例を図12に示す。本実施例では、前記実施
例10で、オフセット構造を形成したのをＬＤＤ構造にす
るものである。すなわち、ＴＦＴのソース／ドレイン領
域を形成するためのイオン注入後のアニーリング工程ま
では、前記実施例10の工程（図11（ａ）〜（ｅ））と同
様であり、そののち前記ゲート電極４の表面の酸化膜14
をエッチングすることにより除去したのちにイオン注入
をすることにより、図12（ａ）に示すようにＬＤＤ領域
５を有するＴＦＴを容易にうることができる。そののち
図12（ｂ）に示すように、層間絶縁膜18、ソース／ドレ
イン電極７、８を形成する。
らに他の実施例を図12に示す。本実施例では、前記実施
例10で、オフセット構造を形成したのをＬＤＤ構造にす
るものである。すなわち、ＴＦＴのソース／ドレイン領
域を形成するためのイオン注入後のアニーリング工程ま
では、前記実施例10の工程（図11（ａ）〜（ｅ））と同
様であり、そののち前記ゲート電極４の表面の酸化膜14
をエッチングすることにより除去したのちにイオン注入
をすることにより、図12（ａ）に示すようにＬＤＤ領域
５を有するＴＦＴを容易にうることができる。そののち
図12（ｂ）に示すように、層間絶縁膜18、ソース／ドレ
イン電極７、８を形成する。
【０１２０】すなわち、本実施例においてもイオン注入
後のアニーリング工程によりゲート電極に酸化膜を形成
しているため、余計な工程を必要とせず、正確な厚さの
酸化膜がえられる。ＬＤＤ領域を形成するために、２回
のイオン注入工程を必要とするが、マスクとするゲート
電極は酸化させたのちの酸化膜除去により形成できるた
め、セルフアライニングできる。
後のアニーリング工程によりゲート電極に酸化膜を形成
しているため、余計な工程を必要とせず、正確な厚さの
酸化膜がえられる。ＬＤＤ領域を形成するために、２回
のイオン注入工程を必要とするが、マスクとするゲート
電極は酸化させたのちの酸化膜除去により形成できるた
め、セルフアライニングできる。
【０１２１】本実施例においても、ゲート電極４をテー
パ形状にすることにより、図12（ｃ）に示すように、Ｌ
ＤＤ領域５を濃度勾配のある中濃度領域５ａと低濃度領
域５ｂとで形成することができると共に、前述のように
その幅を広く形成することができる。
パ形状にすることにより、図12（ｃ）に示すように、Ｌ
ＤＤ領域５を濃度勾配のある中濃度領域５ａと低濃度領
域５ｂとで形成することができると共に、前述のように
その幅を広く形成することができる。
【０１２２】［実施例１２］本発明のＴＦＴの製法のさ
らに他の実施例を図13に示す。本実施例では前記実施例
11でＬＤＤ構造を形成する際のアニーリングを酸素雰囲
気中で行い、ＬＤＤ領域の隣りにさらにオフセット領域
を形成するものである。すなわち、ＴＦＴのソース／ド
レイン領域にＬＤＤ領域を形成するためのイオン注入の
工程までは、前記実施例11の工程（図11（ａ）〜（ｅ）
および図12（ａ））と同様であり、そののちのアニーリ
ングを酸素雰囲気で行い再度ゲート電極の表面に等方的
に酸化膜16を形成することにより、図13（ａ）に示すよ
うに、ＬＤＤ領域５とオフセット領域10の２重構造のＴ
ＦＴを容易に製造することができる。そののち図13
（ｂ）に示すように、層間絶縁膜18、ソース／ドレイン
電極７、８を形成する。
らに他の実施例を図13に示す。本実施例では前記実施例
11でＬＤＤ構造を形成する際のアニーリングを酸素雰囲
気中で行い、ＬＤＤ領域の隣りにさらにオフセット領域
を形成するものである。すなわち、ＴＦＴのソース／ド
レイン領域にＬＤＤ領域を形成するためのイオン注入の
工程までは、前記実施例11の工程（図11（ａ）〜（ｅ）
および図12（ａ））と同様であり、そののちのアニーリ
ングを酸素雰囲気で行い再度ゲート電極の表面に等方的
に酸化膜16を形成することにより、図13（ａ）に示すよ
うに、ＬＤＤ領域５とオフセット領域10の２重構造のＴ
ＦＴを容易に製造することができる。そののち図13
（ｂ）に示すように、層間絶縁膜18、ソース／ドレイン
電極７、８を形成する。
【０１２３】本実施例においても、ゲート電極４をテー
パ形状にすることにより、図13（ｃ）に示すように、Ｌ
ＤＤ領域５を濃度勾配のある中濃度領域５ａと低濃度領
域５ｂとで形成することができ、さらにオフセット領域
10を設けることができる。さらにＬＤＤ領域およびオフ
セット領域の幅は、前述のようにその幅を広く形成する
ことができる。
パ形状にすることにより、図13（ｃ）に示すように、Ｌ
ＤＤ領域５を濃度勾配のある中濃度領域５ａと低濃度領
域５ｂとで形成することができ、さらにオフセット領域
10を設けることができる。さらにＬＤＤ領域およびオフ
セット領域の幅は、前述のようにその幅を広く形成する
ことができる。
【０１２４】［実施例１３］本発明のＴＦＴの製法のさ
らに他の実施例を図14〜15に示す。本実施例ではゲート
電極を酸化させないで、直接ゲート電極をたとえばドラ
イエッチングなどによりエッチングすることにより、セ
ルフアライメントでＬＤＤ領域またはオフセット領域を
形成するものである。
らに他の実施例を図14〜15に示す。本実施例ではゲート
電極を酸化させないで、直接ゲート電極をたとえばドラ
イエッチングなどによりエッチングすることにより、セ
ルフアライメントでＬＤＤ領域またはオフセット領域を
形成するものである。
【０１２５】まず、図14（ａ）に示すように、絶縁基板
１上に能動体層となるＳｉなどからなる半導体薄膜２を
形成する。つぎに、図14（ｂ）に示すように、ＳｉＯ2
などからなるゲート絶縁膜３上に、たとえば、Ｐをドー
プしたドープＳｉなどからなるゲート電極用薄膜４ａを
成膜する。つぎに、図14（ｃ）に示すように、ゲート電
極４を形成するための写真製版を行うが、このとき、ホ
トレジスト膜17をたとえば120℃でポストベーク（ホト
レジストパターン形成後に、約30分程度の熱処理）を行
い端面をだれさせておく。この状態でＳＦ6やＣＦ4、Ｃ
ＨＦ3などのガス（さらに酸素を混合することもある）
を用いるプラズマエッチングによって、前記ゲート電極
用薄膜４ａをエッチングすると、レジスト膜17もエッチ
ングされ、かつレジスト膜17の端部が薄く形成されてい
るので、レジスト膜17の端面が後退し図14（ｄ）に示す
ように、テーパ形状のゲート電極４を形成できる。この
ゲート電極４をマスクとして、たとえばＰを高濃度にイ
オン注入することにより図14（ｅ）に示すように、半導
体薄膜２にソース／ドレイン領域６を形成する。
１上に能動体層となるＳｉなどからなる半導体薄膜２を
形成する。つぎに、図14（ｂ）に示すように、ＳｉＯ2
などからなるゲート絶縁膜３上に、たとえば、Ｐをドー
プしたドープＳｉなどからなるゲート電極用薄膜４ａを
成膜する。つぎに、図14（ｃ）に示すように、ゲート電
極４を形成するための写真製版を行うが、このとき、ホ
トレジスト膜17をたとえば120℃でポストベーク（ホト
レジストパターン形成後に、約30分程度の熱処理）を行
い端面をだれさせておく。この状態でＳＦ6やＣＦ4、Ｃ
ＨＦ3などのガス（さらに酸素を混合することもある）
を用いるプラズマエッチングによって、前記ゲート電極
用薄膜４ａをエッチングすると、レジスト膜17もエッチ
ングされ、かつレジスト膜17の端部が薄く形成されてい
るので、レジスト膜17の端面が後退し図14（ｄ）に示す
ように、テーパ形状のゲート電極４を形成できる。この
ゲート電極４をマスクとして、たとえばＰを高濃度にイ
オン注入することにより図14（ｅ）に示すように、半導
体薄膜２にソース／ドレイン領域６を形成する。
【０１２６】つぎに、図15（ｆ）〜（ｉ）に示す第２段
階の工程に入り、図15（ｆ）に示すように、ＳＦ6やＣ
Ｆ4ガス（さらに酸素を混合することもある）を用いる
プラズマエッチングによってゲート電極４を所定寸法だ
け小さくする。ゲート電極はテーパがついているので端
部が薄く、エッチングと共に端面が後退する。この後退
領域が後述するようにＬＤＤ領域、あるいはオフセット
領域となる。つぎに、このゲート電極４をマスクとし
て、たとえばＰを低濃度にイオン注入する。これによ
り、不純物のＰが低濃度にドーピングされたＬＤＤ領域
５と不純物のＰが高濃度に注入されたソース／ドレイン
領域６およびゲート電極下のチャネル領域２ａが図15
（ｇ）に示すように形成される。なお、図14（ｃ）で形
成したレジスト膜は図15（ｇ）の段階まで残しておいて
も、図14（ｄ）のあとで除去してもよい。除去するばあ
いはエッチング量を見込んでゲート電極４を厚くしてお
く。
階の工程に入り、図15（ｆ）に示すように、ＳＦ6やＣ
Ｆ4ガス（さらに酸素を混合することもある）を用いる
プラズマエッチングによってゲート電極４を所定寸法だ
け小さくする。ゲート電極はテーパがついているので端
部が薄く、エッチングと共に端面が後退する。この後退
領域が後述するようにＬＤＤ領域、あるいはオフセット
領域となる。つぎに、このゲート電極４をマスクとし
て、たとえばＰを低濃度にイオン注入する。これによ
り、不純物のＰが低濃度にドーピングされたＬＤＤ領域
５と不純物のＰが高濃度に注入されたソース／ドレイン
領域６およびゲート電極下のチャネル領域２ａが図15
（ｇ）に示すように形成される。なお、図14（ｃ）で形
成したレジスト膜は図15（ｇ）の段階まで残しておいて
も、図14（ｄ）のあとで除去してもよい。除去するばあ
いはエッチング量を見込んでゲート電極４を厚くしてお
く。
【０１２７】以降は他の実施例と同じようにして、ＬＤ
Ｄ構造のＴＦＴが形成される。図15（ｇ）に示した低濃
度のイオン注入を行わないと、ＬＤＤ領域５は意図的に
不純物ドーピングを行わないオフセット領域となり、オ
フセット構造のＴＦＴがえられる。
Ｄ構造のＴＦＴが形成される。図15（ｇ）に示した低濃
度のイオン注入を行わないと、ＬＤＤ領域５は意図的に
不純物ドーピングを行わないオフセット領域となり、オ
フセット構造のＴＦＴがえられる。
【０１２８】本実施例ではゲート電極４の端面をテーパ
状に形成し、エッチングすることによって端面を後退さ
せ、このエッチング前後でイオン注入を行っている。端
面後退量がＬＤＤ幅、あるいはオフセット幅に相当する
ので、これを制御することが重要である。
状に形成し、エッチングすることによって端面を後退さ
せ、このエッチング前後でイオン注入を行っている。端
面後退量がＬＤＤ幅、あるいはオフセット幅に相当する
ので、これを制御することが重要である。
【０１２９】本実施例の第１の工程に係るゲート電極の
テーパ形状は、ホトレジスト膜の端面形状に依存する
が、これはホトレジスト膜の膜厚、ポストベーク温度を
管理することで簡単に制御できる。また、プラズマエッ
チングによるテーパ形状の形成と端面後退量の制御は、
エッチングをアンダーエッチングの少ない比較的異方性
の強い条件で行うのがよい。
テーパ形状は、ホトレジスト膜の端面形状に依存する
が、これはホトレジスト膜の膜厚、ポストベーク温度を
管理することで簡単に制御できる。また、プラズマエッ
チングによるテーパ形状の形成と端面後退量の制御は、
エッチングをアンダーエッチングの少ない比較的異方性
の強い条件で行うのがよい。
【０１３０】他のテーパ形状を形成する方法としては、
イオンシャワーによりビームを斜めにして基板を回転し
ながらエッチングしたり、ゲート電極としてクロムを使
用し、レジスト膜との密着性のわるさを利用してウェッ
トエッチングにより形成したり、その他公知の方法を適
宜採用することができる。
イオンシャワーによりビームを斜めにして基板を回転し
ながらエッチングしたり、ゲート電極としてクロムを使
用し、レジスト膜との密着性のわるさを利用してウェッ
トエッチングにより形成したり、その他公知の方法を適
宜採用することができる。
【０１３１】［実施例１４］つぎに、前述のテーパ形状
のゲート電極により、ゲート電極のエッチングをしてセ
ルフアライメントでＬＤＤ領域を形成する他の実施例に
ついて実施例13と同じ図14（ａ）〜（ｅ）と図15（ｆ）
〜（ｉ）の工程断面図を参照しながら説明する。本実施
例ではゲート電極にＡｌを用いた例を示す。
のゲート電極により、ゲート電極のエッチングをしてセ
ルフアライメントでＬＤＤ領域を形成する他の実施例に
ついて実施例13と同じ図14（ａ）〜（ｅ）と図15（ｆ）
〜（ｉ）の工程断面図を参照しながら説明する。本実施
例ではゲート電極にＡｌを用いた例を示す。
【０１３２】まず、図14（ｃ）ではゲート電極４となる
Ａｌをスパッタなどで成膜形成する。つぎに、図14
（ｃ）に示すようにゲート電極４を形成するための写真
製版を行うが、このとき、ホトレジスト膜をたとえば90
℃程度でポストベーキングする。この状態ではレジスト
端面のだれは小さい。つぎに、このレジスト膜をマスク
にして、基板を回転させながら斜めから不活性Ａｒイオ
ンでエッチングを行う。このばあいの装置としては、通
常の平行平板型のリアクティブプラズマエッチング装置
でなく、イオン化室とエッチング室を分離し、イオンの
指向性を高めたイオンシャワーエッチング装置を用い
る。イオンを斜めから入射するとレジスト膜の近傍は、
レジスト膜の影になるため他よりエッチング速度が減少
し、パターン端面がテーパ形状になり、図14（ｄ）に示
すように、テーパ状のゲート電極４ができる。このゲー
ト電極４をマスクとして、たとえばＰを高濃度にイオン
注入して図14（ｅ）に示すように半導体薄膜２にソース
／ドレイン領域６を形成する。ここでは、ゲート電極の
テーパエッチングに不活性Ａｒを用いているが、塩素系
ガスを用い反応性を付与することもできる。
Ａｌをスパッタなどで成膜形成する。つぎに、図14
（ｃ）に示すようにゲート電極４を形成するための写真
製版を行うが、このとき、ホトレジスト膜をたとえば90
℃程度でポストベーキングする。この状態ではレジスト
端面のだれは小さい。つぎに、このレジスト膜をマスク
にして、基板を回転させながら斜めから不活性Ａｒイオ
ンでエッチングを行う。このばあいの装置としては、通
常の平行平板型のリアクティブプラズマエッチング装置
でなく、イオン化室とエッチング室を分離し、イオンの
指向性を高めたイオンシャワーエッチング装置を用い
る。イオンを斜めから入射するとレジスト膜の近傍は、
レジスト膜の影になるため他よりエッチング速度が減少
し、パターン端面がテーパ形状になり、図14（ｄ）に示
すように、テーパ状のゲート電極４ができる。このゲー
ト電極４をマスクとして、たとえばＰを高濃度にイオン
注入して図14（ｅ）に示すように半導体薄膜２にソース
／ドレイン領域６を形成する。ここでは、ゲート電極の
テーパエッチングに不活性Ａｒを用いているが、塩素系
ガスを用い反応性を付与することもできる。
【０１３３】つぎに、図15（ｆ）〜（ｉ）に示す第２段
階の工程に入り、図15（ｆ）に示すように塩素系ガスを
用いるプラズマエッチングによってＡｌゲート電極４を
所定寸法だけ小さくする。ゲート電極はテーパが付いて
いるので端部が薄く、エッチングと共に端面が後退す
る。つぎに、このゲート電極４をマスクとして、たとえ
ばＰを低濃度にイオン注入する。これにより、不純物の
Ｐが低濃度にドーピングされたＬＤＤ領域５と不純物の
Ｐが高濃度に注入されたソース／ドレイン領域６が図15
（ｇ）に示すように形成される。
階の工程に入り、図15（ｆ）に示すように塩素系ガスを
用いるプラズマエッチングによってＡｌゲート電極４を
所定寸法だけ小さくする。ゲート電極はテーパが付いて
いるので端部が薄く、エッチングと共に端面が後退す
る。つぎに、このゲート電極４をマスクとして、たとえ
ばＰを低濃度にイオン注入する。これにより、不純物の
Ｐが低濃度にドーピングされたＬＤＤ領域５と不純物の
Ｐが高濃度に注入されたソース／ドレイン領域６が図15
（ｇ）に示すように形成される。
【０１３４】なお、前記実施例ではゲート電極をポリシ
リコンやＡｌとしたものを示したが、その他にＣｕ、Ｃ
ｒ、Ｗ、Ｍｏなどの金属であってもよい。また、テーパ
を形成する方法としては制御性がよければ何でもよくと
くに限定するものではない。たとえば、Ｃｒに対しては
レジスト膜との密着性のわるさを利用して、ウエットエ
ッチングによるサイドエッチングにより形成したり、そ
の他公知の方法を適宜採用できる。
リコンやＡｌとしたものを示したが、その他にＣｕ、Ｃ
ｒ、Ｗ、Ｍｏなどの金属であってもよい。また、テーパ
を形成する方法としては制御性がよければ何でもよくと
くに限定するものではない。たとえば、Ｃｒに対しては
レジスト膜との密着性のわるさを利用して、ウエットエ
ッチングによるサイドエッチングにより形成したり、そ
の他公知の方法を適宜採用できる。
【０１３５】また、前記実施例ではＴＦＴについて説明
したが、バルクのＭＯＳトランジスタやそれを集積した
ＭＯＳＩＣであってもよく、前記実施例と同様の効果を
奏する。
したが、バルクのＭＯＳトランジスタやそれを集積した
ＭＯＳＩＣであってもよく、前記実施例と同様の効果を
奏する。
【０１３６】［実施例１５］つぎに、ゲート電極を自己
整合して２回のイオン注入によりＬＤＤ構造を形成する
他の実施例について説明する。本実施例では、透明基板
上にまずゲート電極が形成され、その上に半導体薄膜が
形成される逆スタガ構造のＴＦＴについての自己整合に
よるＬＤＤ構造の簡単な製法の例を示している。
整合して２回のイオン注入によりＬＤＤ構造を形成する
他の実施例について説明する。本実施例では、透明基板
上にまずゲート電極が形成され、その上に半導体薄膜が
形成される逆スタガ構造のＴＦＴについての自己整合に
よるＬＤＤ構造の簡単な製法の例を示している。
【０１３７】まず、図16（ａ）に示すように、絶縁性透
明基板１上にゲート電極４を形成する。つぎにＳｉＯ2
などからなるゲート絶縁膜３をたとえばスパッタ法、Ｃ
ＶＤ法などにより形成する。つぎに、Ｓｉ薄膜などから
なる半導体薄膜２をたとえばスパッタ法、ＣＶＤ法など
により形成する。つぎにレジスト層11ａを塗布成形し、
絶縁性透明基板１の裏面露光によりゲート電極４に自己
整合してレジストマスク11を形成する。このとき、レジ
ストマスク11の幅はゲート電極４の幅にほぼ一致するよ
うに露光量を調整する。
明基板１上にゲート電極４を形成する。つぎにＳｉＯ2
などからなるゲート絶縁膜３をたとえばスパッタ法、Ｃ
ＶＤ法などにより形成する。つぎに、Ｓｉ薄膜などから
なる半導体薄膜２をたとえばスパッタ法、ＣＶＤ法など
により形成する。つぎにレジスト層11ａを塗布成形し、
絶縁性透明基板１の裏面露光によりゲート電極４に自己
整合してレジストマスク11を形成する。このとき、レジ
ストマスク11の幅はゲート電極４の幅にほぼ一致するよ
うに露光量を調整する。
【０１３８】つぎに、図16（ｂ）に示すように、レジス
トマスク11を用いて、半導体薄膜２にＰなどの不純物を
高濃度にイオン注入し、ソース／ドレイン領域６を形成
する。
トマスク11を用いて、半導体薄膜２にＰなどの不純物を
高濃度にイオン注入し、ソース／ドレイン領域６を形成
する。
【０１３９】つぎに、図16（ｃ）に示すように、レジス
トマスク11を除去後、再度、レジスト層11ａを塗布形成
し、絶縁性透明基板１の裏面露光により、ゲート電極４
に自己整合してレジストマスク11ｂを形成する。このと
き、レジストマスク11ｂの幅はゲート電極４の幅よりも
狭くなるように露光量を調整する。
トマスク11を除去後、再度、レジスト層11ａを塗布形成
し、絶縁性透明基板１の裏面露光により、ゲート電極４
に自己整合してレジストマスク11ｂを形成する。このと
き、レジストマスク11ｂの幅はゲート電極４の幅よりも
狭くなるように露光量を調整する。
【０１４０】つぎに、図16（ｄ）に示すように、レジス
トマスク11ｂを用いて、再度、Ｐなどの不純物を半導体
薄膜２に低濃度にイオン注入する。その結果、不純物が
低濃度に注入されたＬＤＤ領域５を有するＬＤＤ構造の
ＴＦＴが形成される。
トマスク11ｂを用いて、再度、Ｐなどの不純物を半導体
薄膜２に低濃度にイオン注入する。その結果、不純物が
低濃度に注入されたＬＤＤ領域５を有するＬＤＤ構造の
ＴＦＴが形成される。
【０１４１】なお、２回の裏面露光の露光強度とイオン
注入量の大小を逆の順に行っても同様のＬＤＤ構造を形
成できる。
注入量の大小を逆の順に行っても同様のＬＤＤ構造を形
成できる。
【０１４２】［実施例１６］図17（ａ）〜（ｄ）は逆ス
タガ構造のＴＦＴでゲート電極を自己整合して２回のイ
オン注入によりＬＤＤ構造を形成するさらに他の実施例
を示す工程断面説明図である。
タガ構造のＴＦＴでゲート電極を自己整合して２回のイ
オン注入によりＬＤＤ構造を形成するさらに他の実施例
を示す工程断面説明図である。
【０１４３】まず、図17（ａ）に示すように、絶縁基板
１上にゲート電極４を形成する。つぎにＳｉＯ2などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎにレジスト層11ａを塗布形成し、絶縁性
透明基板１の裏面露光によりゲート電極４に自己整合し
てレジストマスク11を形成する。このとき、レジストマ
スク11の幅はゲート電極４の幅にほぼ一致するように露
光量を調整する。
１上にゲート電極４を形成する。つぎにＳｉＯ2などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎにレジスト層11ａを塗布形成し、絶縁性
透明基板１の裏面露光によりゲート電極４に自己整合し
てレジストマスク11を形成する。このとき、レジストマ
スク11の幅はゲート電極４の幅にほぼ一致するように露
光量を調整する。
【０１４４】つぎに、図17（ｂ）に示すように、レジス
トマスク11を用いて、半導体薄膜２にＰなどの不純物を
高濃度にイオン注入し、ソース／ドレイン領域６を形成
する。
トマスク11を用いて、半導体薄膜２にＰなどの不純物を
高濃度にイオン注入し、ソース／ドレイン領域６を形成
する。
【０１４５】つぎに、図17（ｃ）に示すように、レジス
トマスク11をＯ2などの等方性ドライエッチングでエッ
チングする。このエッチングにより形成されたレジスト
マスク11ｂの幅はゲート電極４の幅よりも狭くなる。マ
スク寸法の減少量はエッチング時間で制御できる。
トマスク11をＯ2などの等方性ドライエッチングでエッ
チングする。このエッチングにより形成されたレジスト
マスク11ｂの幅はゲート電極４の幅よりも狭くなる。マ
スク寸法の減少量はエッチング時間で制御できる。
【０１４６】つぎに、図17（ｄ）に示すように、レジス
トマスク11ｂを用いて、再度、Ｐなどの不純物を半導体
薄膜２に低濃度にイオン注入する。その結果、不純物が
低濃度に注入されたＬＤＤ領域５を有するＬＤＤ構造の
ＴＦＴがえられる。
トマスク11ｂを用いて、再度、Ｐなどの不純物を半導体
薄膜２に低濃度にイオン注入する。その結果、不純物が
低濃度に注入されたＬＤＤ領域５を有するＬＤＤ構造の
ＴＦＴがえられる。
【０１４７】［実施例１７］図18は本発明のＴＦＴのＬ
ＤＤ構造の実施例を示す図である。本実施例では、ソー
ス／ドレイン領域の高濃度領域と低濃度領域を縦方向に
形成したもので、いわば縦形のＬＤＤ構造のＴＦＴにな
る。
ＤＤ構造の実施例を示す図である。本実施例では、ソー
ス／ドレイン領域の高濃度領域と低濃度領域を縦方向に
形成したもので、いわば縦形のＬＤＤ構造のＴＦＴにな
る。
【０１４８】図18において、絶縁基板１上に形成された
ソース／ドレイン電極７、８と、半導体薄膜が形成さ
れ、この上にゲート絶縁膜３とゲート電極４が形成され
ている。また、半導体薄膜にはＰ、Ｂなどの不純物がイ
オン注入されたソース／ドレイン領域５、６が形成され
ている。ここで、ゲート電極に近いソース／ドレイン領
域５の不純物の量は、ソース／ドレイン電極７、８に接
続されたソース／ドレイン領域６の不純物の量よりも少
なくなっている。オフ時の半導体層内の電流の流れはド
レイン電極８から不純物の多い領域６を通り、不純物の
少ない領域５を経て、チャネル領域２ａのゲート絶縁膜
３の界面付近を流れる。そして、今度は不純物の少ない
領域５を経て不純物の多い領域６を通ってソース電極７
へ流れる。このように、電流の流れる方向である膜厚方
向に、半導体薄膜２のソース／ドレイン領域のＬＤＤ構
造が形成されているので、オフ電流を低減することがで
きる。
ソース／ドレイン電極７、８と、半導体薄膜が形成さ
れ、この上にゲート絶縁膜３とゲート電極４が形成され
ている。また、半導体薄膜にはＰ、Ｂなどの不純物がイ
オン注入されたソース／ドレイン領域５、６が形成され
ている。ここで、ゲート電極に近いソース／ドレイン領
域５の不純物の量は、ソース／ドレイン電極７、８に接
続されたソース／ドレイン領域６の不純物の量よりも少
なくなっている。オフ時の半導体層内の電流の流れはド
レイン電極８から不純物の多い領域６を通り、不純物の
少ない領域５を経て、チャネル領域２ａのゲート絶縁膜
３の界面付近を流れる。そして、今度は不純物の少ない
領域５を経て不純物の多い領域６を通ってソース電極７
へ流れる。このように、電流の流れる方向である膜厚方
向に、半導体薄膜２のソース／ドレイン領域のＬＤＤ構
造が形成されているので、オフ電流を低減することがで
きる。
【０１４９】前記半導体薄膜の厚さは、たとえば500〜5
000Å程度で、ソース／ドレイン高濃度領域６はたとえ
ば50〜3000Å程度、ソース／ドレイン低濃度領域５は50
0〜5000Å程度に形成できる。
000Å程度で、ソース／ドレイン高濃度領域６はたとえ
ば50〜3000Å程度、ソース／ドレイン低濃度領域５は50
0〜5000Å程度に形成できる。
【０１５０】前記実施例の製法は、ゲート電極４をマス
クとした半導体薄膜２へのイオン注入において、たとえ
ば100ｋｅＶ程度の高いエネルギーで、1015／ｃｍ2程度
のドーズ量で高濃度に不純物を注入する工程と、たとえ
ば30〜50ｋｅＶ程度の低いエネルギーで、1013／ｃｍ2
程度のドーズ量で低濃度に不純物を注入する工程を行う
ものである。このばあい、ゲート絶縁膜３の厚さは500
Å程度であった。このようにイオン注入のエネルギー制
御によって膜の任意の深さに不純物を注入できる。高い
エネルギーで高濃度の不純物のイオン注入は深い位置に
高濃度のソース／ドレイン領域６を形成できる。一方、
低いエネルギーで低濃度の不純物のイオン注入は表面か
ら浅い位置に低濃度のソース／ドレイン領域すなわちＬ
ＤＤ領域５を形成できる。どちらのイオン注入を先に行
ってもよい。
クとした半導体薄膜２へのイオン注入において、たとえ
ば100ｋｅＶ程度の高いエネルギーで、1015／ｃｍ2程度
のドーズ量で高濃度に不純物を注入する工程と、たとえ
ば30〜50ｋｅＶ程度の低いエネルギーで、1013／ｃｍ2
程度のドーズ量で低濃度に不純物を注入する工程を行う
ものである。このばあい、ゲート絶縁膜３の厚さは500
Å程度であった。このようにイオン注入のエネルギー制
御によって膜の任意の深さに不純物を注入できる。高い
エネルギーで高濃度の不純物のイオン注入は深い位置に
高濃度のソース／ドレイン領域６を形成できる。一方、
低いエネルギーで低濃度の不純物のイオン注入は表面か
ら浅い位置に低濃度のソース／ドレイン領域すなわちＬ
ＤＤ領域５を形成できる。どちらのイオン注入を先に行
ってもよい。
【０１５１】前記実施例では、１回のフォトリソグラフ
ィ工程でレジストマスクを形成し、条件を変えたイオン
注入によりソース／ドレイン領域に縦形のＬＤＤ構造を
形成できるので、ＬＤＤ構造を形成するためのマスク数
の増加、高精度なマスク合わせの必要性をなくすること
ができる。
ィ工程でレジストマスクを形成し、条件を変えたイオン
注入によりソース／ドレイン領域に縦形のＬＤＤ構造を
形成できるので、ＬＤＤ構造を形成するためのマスク数
の増加、高精度なマスク合わせの必要性をなくすること
ができる。
【０１５２】［実施例１８］図19は本発明のＴＦＴの縦
形ＬＤＤ構造の他の実施例を示す断面説明図である。
形ＬＤＤ構造の他の実施例を示す断面説明図である。
【０１５３】絶縁基板１上に形成された半導体薄膜の上
に、ゲート絶縁膜３とゲート電極４が形成されている。
半導体薄膜のソース／ドレイン領域５、６はゲート電極
４に近い表面側で不純物の少ない領域５と底面側の不純
物の多い領域６で構成されている。また、ゲート絶縁膜
３と不純物の少ない領域５の一部分は除去されて、高不
純物濃度のソース／ドレイン領域６の上にソース／ドレ
イン電極７、８が形成されている。オフ時の半導体薄膜
内の電流の流れはドレイン電極８から不純物の高濃度な
領域６、低濃度な領域５を経てゲート絶縁膜３の界面付
近を流れるようになっており、半導体薄膜のソース／ド
レイン領域の膜厚方向にＬＤＤ構造が形成されているの
で、オフ電流を低減できる。
に、ゲート絶縁膜３とゲート電極４が形成されている。
半導体薄膜のソース／ドレイン領域５、６はゲート電極
４に近い表面側で不純物の少ない領域５と底面側の不純
物の多い領域６で構成されている。また、ゲート絶縁膜
３と不純物の少ない領域５の一部分は除去されて、高不
純物濃度のソース／ドレイン領域６の上にソース／ドレ
イン電極７、８が形成されている。オフ時の半導体薄膜
内の電流の流れはドレイン電極８から不純物の高濃度な
領域６、低濃度な領域５を経てゲート絶縁膜３の界面付
近を流れるようになっており、半導体薄膜のソース／ド
レイン領域の膜厚方向にＬＤＤ構造が形成されているの
で、オフ電流を低減できる。
【０１５４】本実施例においては、ソース／ドレイン電
極７、８が、ゲート絶縁膜３と低濃度不純物領域５の一
部が除去されて、露出した高濃度不純物領域６の表面に
設けられている点において前記実施例17と異なる。本実
施例によれば、ゲート電極４およびソース／ドレイン電
極７、８がいずれも表面側に設けられているため、接続
が便利である。
極７、８が、ゲート絶縁膜３と低濃度不純物領域５の一
部が除去されて、露出した高濃度不純物領域６の表面に
設けられている点において前記実施例17と異なる。本実
施例によれば、ゲート電極４およびソース／ドレイン電
極７、８がいずれも表面側に設けられているため、接続
が便利である。
【０１５５】本実施例の製法は、まず前記実施例17と同
様に、ゲート電極４をマスクとした半導体薄膜２へのイ
オン注入において、高いエネルギーで高濃度に不純物を
注入する工程と、低いエネルギーで低濃度に不純物を注
入する工程を行うものである。両イオン注入はどちらを
先に行ってもよい。高いエネルギーで高濃度の不純物の
イオン注入は高濃度不純物のソース／ドレイン領域６を
形成できる。一方、低いエネルギーで低濃度の不純物の
イオン注入は低濃度不純物のソース／ドレイン領域、す
なわちＬＤＤ領域５を形成できる。つぎに、ゲート絶縁
膜３と低濃度不純物のソース／ドレイン領域すなわちＬ
ＤＤ領域５の一部分を除去して、高濃度不純物のソース
／ドレイン領域６を露出させ、ソース／ドレイン電極
７、８を設けることによりえられる。
様に、ゲート電極４をマスクとした半導体薄膜２へのイ
オン注入において、高いエネルギーで高濃度に不純物を
注入する工程と、低いエネルギーで低濃度に不純物を注
入する工程を行うものである。両イオン注入はどちらを
先に行ってもよい。高いエネルギーで高濃度の不純物の
イオン注入は高濃度不純物のソース／ドレイン領域６を
形成できる。一方、低いエネルギーで低濃度の不純物の
イオン注入は低濃度不純物のソース／ドレイン領域、す
なわちＬＤＤ領域５を形成できる。つぎに、ゲート絶縁
膜３と低濃度不純物のソース／ドレイン領域すなわちＬ
ＤＤ領域５の一部分を除去して、高濃度不純物のソース
／ドレイン領域６を露出させ、ソース／ドレイン電極
７、８を設けることによりえられる。
【０１５６】［実施例１９］図20は本発明のＴＦＴの縦
形ＬＤＤ構造のさらに他の実施例を示す断面説明図であ
る。本実施例はゲート電極を基板側に設ける逆スタガ構
造に縦形ＬＤＤ構造を適用した例である。
形ＬＤＤ構造のさらに他の実施例を示す断面説明図であ
る。本実施例はゲート電極を基板側に設ける逆スタガ構
造に縦形ＬＤＤ構造を適用した例である。
【０１５７】図20に示されるように、透明絶縁基板１上
に形成されたゲート電極４の上に、ゲート絶縁膜３と半
導体薄膜が形成されている。裏面露光によりゲート電極
４に自己整合した半導体薄膜のソース／ドレイン領域
５、６はゲート電極４に近い底面側で不純物の少ない領
域５と表面側の不純物の多い領域６で構成されている。
また、不純物の多い領域６はソース／ドレイン電極７、
８と接続されている。オフ時の半導体薄膜内の電流の流
れはドレイン電極８から不純物の高濃度な領域６から低
濃度な領域５を経てチャネル領域２ａのゲート絶縁膜３
の界面付近を流れるようになっており、半導体薄膜のソ
ース／ドレイン領域５、６の膜厚方向にＬＤＤ構造が形
成されているので、オフ電流を低減できる。本実施例の
構造ではゲート電極が基板側にあるため、前実施例17、
18と異なり、半導体薄膜の深い側に低濃度不純物領域
（ＬＤＤ領域）が形成され、表面側に高濃度領域が形成
されている。そのためイオン注入の際、高い打込みエネ
ルギーで少ないドーズ量で打込み、低い打込みエネルギ
ーで多いドーズ量で打ち込むことになる。
に形成されたゲート電極４の上に、ゲート絶縁膜３と半
導体薄膜が形成されている。裏面露光によりゲート電極
４に自己整合した半導体薄膜のソース／ドレイン領域
５、６はゲート電極４に近い底面側で不純物の少ない領
域５と表面側の不純物の多い領域６で構成されている。
また、不純物の多い領域６はソース／ドレイン電極７、
８と接続されている。オフ時の半導体薄膜内の電流の流
れはドレイン電極８から不純物の高濃度な領域６から低
濃度な領域５を経てチャネル領域２ａのゲート絶縁膜３
の界面付近を流れるようになっており、半導体薄膜のソ
ース／ドレイン領域５、６の膜厚方向にＬＤＤ構造が形
成されているので、オフ電流を低減できる。本実施例の
構造ではゲート電極が基板側にあるため、前実施例17、
18と異なり、半導体薄膜の深い側に低濃度不純物領域
（ＬＤＤ領域）が形成され、表面側に高濃度領域が形成
されている。そのためイオン注入の際、高い打込みエネ
ルギーで少ないドーズ量で打込み、低い打込みエネルギ
ーで多いドーズ量で打ち込むことになる。
【０１５８】本実施例の製法は、半導体薄膜の成膜後、
透明絶縁基板１の特徴をいかして、ゲート電極４をマス
クとした裏面露光により、ゲート電極４に自己整合した
レジストマスクを形成する。前記レジストマスクを用い
た半導体薄膜へのイオン注入において、たとえば100ｋ
ｅＶ程度の高いエネルギーで1013／ｃｍ2程度のドーズ
量で低濃度に不純物を注入する工程と、たとえば30〜50
ｋｅＶ程度の低いエネルギーで、たとえば1015／ｃｍ2
程度の高濃度に不純物を注入する工程を行うものであ
る。高いエネルギーで低濃度の不純物のイオン注入は低
濃度不純物のソース／ドレイン領域、すなわちＬＤＤ領
域５を形成できる。一方、低いエネルギーで、高濃度の
不純物のイオン注入は高濃度不純物のソース／ドレイン
領域６を形成できる。高不純物濃度の領域６はソース／
ドレイン電極７、８と接続されることによりＴＦＴがえ
られる。
透明絶縁基板１の特徴をいかして、ゲート電極４をマス
クとした裏面露光により、ゲート電極４に自己整合した
レジストマスクを形成する。前記レジストマスクを用い
た半導体薄膜へのイオン注入において、たとえば100ｋ
ｅＶ程度の高いエネルギーで1013／ｃｍ2程度のドーズ
量で低濃度に不純物を注入する工程と、たとえば30〜50
ｋｅＶ程度の低いエネルギーで、たとえば1015／ｃｍ2
程度の高濃度に不純物を注入する工程を行うものであ
る。高いエネルギーで低濃度の不純物のイオン注入は低
濃度不純物のソース／ドレイン領域、すなわちＬＤＤ領
域５を形成できる。一方、低いエネルギーで、高濃度の
不純物のイオン注入は高濃度不純物のソース／ドレイン
領域６を形成できる。高不純物濃度の領域６はソース／
ドレイン電極７、８と接続されることによりＴＦＴがえ
られる。
【０１５９】本実施例では、裏面露光によりゲート電極
４に自己整合したレジストマスクが形成されるので、高
精度なマスク合わせをする必要がない。
４に自己整合したレジストマスクが形成されるので、高
精度なマスク合わせをする必要がない。
【０１６０】［実施例２０］図21〜22に本発明のＴＦＴ
のさらに別の実施例の製造工程の断面説明図を示す。本
実施例ではＬＤＤ構造またはオフセット構造に加えて別
の対策を加え、さらなるオフ電流の低減を図っている。
ＬＤＤ構造やオフセット構造でオフ電流の低減を図るた
めには、ＬＤＤ長またはオフセット長を長くする方法が
ある。しかし、あまりＬＤＤ長やオフセット長を長くし
すぎるとオフ電流を低減できても、オン電流も減りＴＦ
Ｔ特性が劣化するという、うらはらの問題をかかえてお
り、ＬＤＤ長やオフセット長のみでは自ずと限界がある
という問題がある。本実施例では、オン電流はゲート絶
縁膜と半導体薄膜の界面の100Å程度の厚さの範囲のみ
しか流れないのに対し、オフ電流は半導体薄膜のチャネ
ル領域とソース／ドレイン領域との接合面積全面にわた
って流れることに着目し、チャネル領域とソース／ドレ
イン領域との接合面積を減らしたものである。このばあ
い、最初から半導体薄膜の厚さを薄くすると、チャネル
領域としてポリシリコンを使用したばあいその結晶粒も
小さくなり、電流特性を悪化させて好ましくない。とく
に半導体薄膜として多くの電流をうるために、アモルフ
ァスシリコンではなく、ポリシリコンが使われるが、ポ
リシリコンのばあい、結晶粒を大きくする必要がある。
そのため、比較的厚く半導体薄膜を形成したのちに、チ
ャネル領域とソース／ドレイン領域との接合面積を小さ
くしている。
のさらに別の実施例の製造工程の断面説明図を示す。本
実施例ではＬＤＤ構造またはオフセット構造に加えて別
の対策を加え、さらなるオフ電流の低減を図っている。
ＬＤＤ構造やオフセット構造でオフ電流の低減を図るた
めには、ＬＤＤ長またはオフセット長を長くする方法が
ある。しかし、あまりＬＤＤ長やオフセット長を長くし
すぎるとオフ電流を低減できても、オン電流も減りＴＦ
Ｔ特性が劣化するという、うらはらの問題をかかえてお
り、ＬＤＤ長やオフセット長のみでは自ずと限界がある
という問題がある。本実施例では、オン電流はゲート絶
縁膜と半導体薄膜の界面の100Å程度の厚さの範囲のみ
しか流れないのに対し、オフ電流は半導体薄膜のチャネ
ル領域とソース／ドレイン領域との接合面積全面にわた
って流れることに着目し、チャネル領域とソース／ドレ
イン領域との接合面積を減らしたものである。このばあ
い、最初から半導体薄膜の厚さを薄くすると、チャネル
領域としてポリシリコンを使用したばあいその結晶粒も
小さくなり、電流特性を悪化させて好ましくない。とく
に半導体薄膜として多くの電流をうるために、アモルフ
ァスシリコンではなく、ポリシリコンが使われるが、ポ
リシリコンのばあい、結晶粒を大きくする必要がある。
そのため、比較的厚く半導体薄膜を形成したのちに、チ
ャネル領域とソース／ドレイン領域との接合面積を小さ
くしている。
【０１６１】つぎにＬＤＤ構造またはオフセット構造部
分の半導体薄膜をチャネル領域の半導体薄膜より薄くす
るＴＦＴの製法の一実施例を図21〜22を参照しながら説
明する。図21〜22において、１は石英などを用いた絶縁
基板、２は能動体層として用いられるＳｉなどからなる
半導体薄膜、３は半導体薄膜２上に形成されたゲート絶
縁膜、４はゲート絶縁膜３上に形成されたゲート電極、
５はゲート電極の両側の半導体薄膜に形成されたＰ、Ｂ
などの不純物を低濃度にドープしてあるＬＤＤ領域、６
は不純物を高濃度にドープしてあるソース／ドレイン領
域、７はソース電極、８はドレイン電極、９は不純物を
高濃度にドープしたソース／ドレイン領域６とソース電
極７あるいはドレイン電極８と接続するためのコンタク
トホール、11はイオン注入時にＬＤＤ領域形成のために
用いられるホトレジスト膜、20は少なくともチャネル領
域２ａ、ゲート絶縁膜３、ゲート電極４、ＬＤＤ領域５
またはオフセット領域、ソース／ドレイン領域６を形成
後熱酸化処理をすることによりＴＦＴ表面に形成された
酸化膜である。
分の半導体薄膜をチャネル領域の半導体薄膜より薄くす
るＴＦＴの製法の一実施例を図21〜22を参照しながら説
明する。図21〜22において、１は石英などを用いた絶縁
基板、２は能動体層として用いられるＳｉなどからなる
半導体薄膜、３は半導体薄膜２上に形成されたゲート絶
縁膜、４はゲート絶縁膜３上に形成されたゲート電極、
５はゲート電極の両側の半導体薄膜に形成されたＰ、Ｂ
などの不純物を低濃度にドープしてあるＬＤＤ領域、６
は不純物を高濃度にドープしてあるソース／ドレイン領
域、７はソース電極、８はドレイン電極、９は不純物を
高濃度にドープしたソース／ドレイン領域６とソース電
極７あるいはドレイン電極８と接続するためのコンタク
トホール、11はイオン注入時にＬＤＤ領域形成のために
用いられるホトレジスト膜、20は少なくともチャネル領
域２ａ、ゲート絶縁膜３、ゲート電極４、ＬＤＤ領域５
またはオフセット領域、ソース／ドレイン領域６を形成
後熱酸化処理をすることによりＴＦＴ表面に形成された
酸化膜である。
【０１６２】本ＴＦＴの製法を説明する。まず図21
（ａ）に示すように、絶縁性基板１上に減圧ＣＶＤなど
でＳｉ薄膜を成膜しパターニングすることにより半導体
薄膜２の能動体層を形成する。ついで、図21（ｂ）に示
すように、たとえば1000℃で半導体薄膜２の表面を熱酸
化することにより、半導体薄膜２上にシリコンの酸化膜
よりなるゲート絶縁膜３を形成する。
（ａ）に示すように、絶縁性基板１上に減圧ＣＶＤなど
でＳｉ薄膜を成膜しパターニングすることにより半導体
薄膜２の能動体層を形成する。ついで、図21（ｂ）に示
すように、たとえば1000℃で半導体薄膜２の表面を熱酸
化することにより、半導体薄膜２上にシリコンの酸化膜
よりなるゲート絶縁膜３を形成する。
【０１６３】このゲート絶縁膜３上にたとえばＰをドー
ピングしたＳｉなどからなるゲート電極用薄膜を成膜
し、ゲート電極パターンを作製するためのホトレジスト
膜11をＳｉ薄膜上に作製する。ついで、ＳＦ6ガスを用
いて、ホトレジスト膜11をマスクとしてＳｉ薄膜をドラ
イエッチングしてゲート電極４を形成する。このとき、
たとえば高周波電力0.25Ｗ／ｃｍ2、ガス圧力40ｍＴｏ
ｒｒの条件でドライエッチングを行うと図21（ｃ）中に
示したように、サイドエッチングによりひさし構造が形
成される。
ピングしたＳｉなどからなるゲート電極用薄膜を成膜
し、ゲート電極パターンを作製するためのホトレジスト
膜11をＳｉ薄膜上に作製する。ついで、ＳＦ6ガスを用
いて、ホトレジスト膜11をマスクとしてＳｉ薄膜をドラ
イエッチングしてゲート電極４を形成する。このとき、
たとえば高周波電力0.25Ｗ／ｃｍ2、ガス圧力40ｍＴｏ
ｒｒの条件でドライエッチングを行うと図21（ｃ）中に
示したように、サイドエッチングによりひさし構造が形
成される。
【０１６４】このエッチング時には、本来等方性エッチ
ングであるが、縦方向のエッチングが早く進みゲート電
極用薄膜であるＰをドーピングしたＳｉ薄膜の深さ方向
にレジスト膜11をマスクとしてエッチングがされる。エ
ッチングガスのＳＦ6がプラズマ化しているので、Ｓｉ
薄膜のエッチングが底面までなされ、ゲート絶縁膜３が
露出するとフッ素ラジカルのプラズマ発光が強くなる。
これまでに行われるホトレジスト膜11の下のＳｉ薄膜の
サイドエッチングは僅かしか行われないため、このプラ
ズマ発光を観測した時点から一定時間エッチングを続け
ることにより、精度よくサイドエッチングをすることが
でき、任意の長さのひさし構造ができる。
ングであるが、縦方向のエッチングが早く進みゲート電
極用薄膜であるＰをドーピングしたＳｉ薄膜の深さ方向
にレジスト膜11をマスクとしてエッチングがされる。エ
ッチングガスのＳＦ6がプラズマ化しているので、Ｓｉ
薄膜のエッチングが底面までなされ、ゲート絶縁膜３が
露出するとフッ素ラジカルのプラズマ発光が強くなる。
これまでに行われるホトレジスト膜11の下のＳｉ薄膜の
サイドエッチングは僅かしか行われないため、このプラ
ズマ発光を観測した時点から一定時間エッチングを続け
ることにより、精度よくサイドエッチングをすることが
でき、任意の長さのひさし構造ができる。
【０１６５】ゲート電極４を形成するためのエッチング
は、前述のＳＦ6ガス以外にもＣＦ4ガスやＳＦ6または
ＣＦ4とＯ2とを混合したガスなどによるドライエッチン
グで行うこともできるし、フッ酸、硝酸系のウェットエ
ッチングにより行うこともできる。
は、前述のＳＦ6ガス以外にもＣＦ4ガスやＳＦ6または
ＣＦ4とＯ2とを混合したガスなどによるドライエッチン
グで行うこともできるし、フッ酸、硝酸系のウェットエ
ッチングにより行うこともできる。
【０１６６】ついで図21（ｄ）に示すように、ソース／
ドレイン領域６を作製するためにたとえばＰを高濃度に
イオン注入する。このとき、図21（ｄ）に示すように、
レジスト膜で形成されたひさしの下にはイオンは注入さ
れない。
ドレイン領域６を作製するためにたとえばＰを高濃度に
イオン注入する。このとき、図21（ｄ）に示すように、
レジスト膜で形成されたひさしの下にはイオンは注入さ
れない。
【０１６７】つぎにホトレジスト膜11を除去したのち、
図21（ｅ）に示すように、２回目のイオン注入により、
ゲート電極の両端部で図21（ｄ）でイオンが注入されな
かった領域に低濃度にイオンを注入しＬＤＤ領域５とす
る。
図21（ｅ）に示すように、２回目のイオン注入により、
ゲート電極の両端部で図21（ｄ）でイオンが注入されな
かった領域に低濃度にイオンを注入しＬＤＤ領域５とす
る。
【０１６８】ついで、図21（ｅ）の工程までに形成され
た基板全体をたとえば950℃で熱酸化し膜全体に熱酸化
膜20を形成する。熱酸化を行うとたとえば図21（ｅ）で
示したＬＤＤ領域５とゲート絶縁膜３の界面において、
熱酸化によりこの界面は侵食され小さくなる。この小さ
くなった距離ｄ3は、図22（ｆ）の熱酸化で形成された
熱酸化膜の厚さをｔとするとｄ3＝0.44ｔで示されるこ
とが知られている。この処理により、ＬＤＤ領域の膜厚
を少なくとも薄くすることができる。このとき、ゲート
電極４の下にあるチャネル領域２ａにおいては、ゲート
電極４が熱酸化時に酸素が供給されることを防ぐマスク
となるため熱酸化はされず、その結果膜厚減少は生じな
い。以上の結果、図22（ｆ）に示すように、ＬＤＤ領域
５およびソース／ドレイン領域６がチャネル領域２ａよ
り薄く、全体にゲート絶縁膜３より厚い絶縁膜20が形成
されたＴＦＴ構造がえられる。この増加した酸化膜の厚
さｄ3すなわち半導体薄膜の薄くなった厚さは、半導体
薄膜２の厚さにもよるが、50〜100Å程度形成されれば
充分で、半導体薄膜の厚さの半分程度形成すれば非常に
効果がある。また、熱処理時にソース／ドレイン領域６
からＬＤＤ領域５への不純物拡散があるが、せいぜい10
00〜2000Å程度のため特性に影響しない。
た基板全体をたとえば950℃で熱酸化し膜全体に熱酸化
膜20を形成する。熱酸化を行うとたとえば図21（ｅ）で
示したＬＤＤ領域５とゲート絶縁膜３の界面において、
熱酸化によりこの界面は侵食され小さくなる。この小さ
くなった距離ｄ3は、図22（ｆ）の熱酸化で形成された
熱酸化膜の厚さをｔとするとｄ3＝0.44ｔで示されるこ
とが知られている。この処理により、ＬＤＤ領域の膜厚
を少なくとも薄くすることができる。このとき、ゲート
電極４の下にあるチャネル領域２ａにおいては、ゲート
電極４が熱酸化時に酸素が供給されることを防ぐマスク
となるため熱酸化はされず、その結果膜厚減少は生じな
い。以上の結果、図22（ｆ）に示すように、ＬＤＤ領域
５およびソース／ドレイン領域６がチャネル領域２ａよ
り薄く、全体にゲート絶縁膜３より厚い絶縁膜20が形成
されたＴＦＴ構造がえられる。この増加した酸化膜の厚
さｄ3すなわち半導体薄膜の薄くなった厚さは、半導体
薄膜２の厚さにもよるが、50〜100Å程度形成されれば
充分で、半導体薄膜の厚さの半分程度形成すれば非常に
効果がある。また、熱処理時にソース／ドレイン領域６
からＬＤＤ領域５への不純物拡散があるが、せいぜい10
00〜2000Å程度のため特性に影響しない。
【０１６９】図22（ｇ）に示すように、ソース／ドレイ
ン領域６上の絶縁膜20中にコンタクトホール９を形成す
る。
ン領域６上の絶縁膜20中にコンタクトホール９を形成す
る。
【０１７０】図22（ｈ）に示すように、コンタクトホー
ル９を介しソース／ドレイン領域６に接続するソース電
極７とドレイン電極８を形成する。
ル９を介しソース／ドレイン領域６に接続するソース電
極７とドレイン電極８を形成する。
【０１７１】このようにして製造された本発明のＴＦＴ
の動作について説明する。ソース電極７とドレイン電極
８のあいだに電圧を印加した状態で、ソース電極７とゲ
ート電極４間に印加する電圧を変化することによりソー
ス電極７とドレイン電極８のあいだに流れるドレイン電
流を変化させることができ、図22（ｈ）に示すＴＦＴは
スイッチング素子として使用することができる。
の動作について説明する。ソース電極７とドレイン電極
８のあいだに電圧を印加した状態で、ソース電極７とゲ
ート電極４間に印加する電圧を変化することによりソー
ス電極７とドレイン電極８のあいだに流れるドレイン電
流を変化させることができ、図22（ｈ）に示すＴＦＴは
スイッチング素子として使用することができる。
【０１７２】アクティブマトリックス液晶ディスプレイ
のスイッチング素子として使用されるばあいには、ＴＦ
Ｔのオフ時のドレイン電流は少なくとも液晶のリーク電
流以下にすることが必要である。とくに、半導体薄膜２
の材料として多結晶Ｓｉ膜を用いたばあいは、多結晶Ｓ
ｉ膜中に存在する結晶粒界のため、フィールド エンハ
ンスド エミッション電流が流れ、オフ時のドレイン電
流が大きくなる。
のスイッチング素子として使用されるばあいには、ＴＦ
Ｔのオフ時のドレイン電流は少なくとも液晶のリーク電
流以下にすることが必要である。とくに、半導体薄膜２
の材料として多結晶Ｓｉ膜を用いたばあいは、多結晶Ｓ
ｉ膜中に存在する結晶粒界のため、フィールド エンハ
ンスド エミッション電流が流れ、オフ時のドレイン電
流が大きくなる。
【０１７３】このオフ時のドレイン電流は、結晶粒界に
存在するダングリングボンドとドレイン近傍の電界強度
に比例すると一般的に言われている。このため、オフ時
のドレイン電流低減のためには、ドレイン近傍の電界強
度を低減することが必要であり、図22（ｈ）に示したＴ
ＦＴにおいては電界強度を弱めるためにＬＤＤ構造とな
っている。
存在するダングリングボンドとドレイン近傍の電界強度
に比例すると一般的に言われている。このため、オフ時
のドレイン電流低減のためには、ドレイン近傍の電界強
度を低減することが必要であり、図22（ｈ）に示したＴ
ＦＴにおいては電界強度を弱めるためにＬＤＤ構造とな
っている。
【０１７４】しかし、ＬＤＤ構造で、オフ時のドレイン
電流をより一層低減するためには、ＬＤＤ長を長くする
か、ＬＤＤ領域の不純物のドーピング濃度を下げること
が一般的に行われてきたが、前述のように、ＬＤＤ領域
はオン時にはＴＦＴの直列抵抗として働くため、オン電
流の低減を引き起こす問題がある。そこで、本構造にお
いてはＬＤＤ部の膜厚を熱酸化法で薄くし、接合部の断
面積を低減することにより、オフ電流をよりいっそう低
減している。もちろん、接合部の断面積を低減するため
には図１（ａ）の時点で成膜する半導体薄膜２の膜厚を
成膜時から薄くしておくことも可能であるが、このばあ
いたとえばコバヤシらによる「ジャーナル オブ アプ
ライド フィジックス」（Ｊｏｕｒｎａｌ ｏｆ Ａｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ），第65巻、1989年、2541
頁に示されているように、形成される結晶粒径が小さく
なる問題がある。一般的に結晶粒径が小さくなると、電
子の移動の障壁となる結晶粒界の数が増えるためオン時
のドレイン電流の低下をもたらす。
電流をより一層低減するためには、ＬＤＤ長を長くする
か、ＬＤＤ領域の不純物のドーピング濃度を下げること
が一般的に行われてきたが、前述のように、ＬＤＤ領域
はオン時にはＴＦＴの直列抵抗として働くため、オン電
流の低減を引き起こす問題がある。そこで、本構造にお
いてはＬＤＤ部の膜厚を熱酸化法で薄くし、接合部の断
面積を低減することにより、オフ電流をよりいっそう低
減している。もちろん、接合部の断面積を低減するため
には図１（ａ）の時点で成膜する半導体薄膜２の膜厚を
成膜時から薄くしておくことも可能であるが、このばあ
いたとえばコバヤシらによる「ジャーナル オブ アプ
ライド フィジックス」（Ｊｏｕｒｎａｌ ｏｆ Ａｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ），第65巻、1989年、2541
頁に示されているように、形成される結晶粒径が小さく
なる問題がある。一般的に結晶粒径が小さくなると、電
子の移動の障壁となる結晶粒界の数が増えるためオン時
のドレイン電流の低下をもたらす。
【０１７５】図21〜22に示した方法では、ＴＦＴの形成
後、熱酸化を行っているために、ＬＤＤ領域５とソース
／ドレイン領域６の膜厚は薄くなっているが、ゲート電
極４の下のチャネル領域２ａの膜厚は、既に述べたよう
に、ゲート電極４が熱酸化時にマスクとして働くため薄
くならない。このため、単にチャネル領域２ａの膜厚を
薄くしたときと比べ、チャネル領域２ａの膜厚を厚くで
き、その結果結晶粒径を大きくできるので、オン時のド
レイン電流の低下を防ぎつつ、接合部断面積を少なくし
オフ時のドレイン電流を低減することができる。
後、熱酸化を行っているために、ＬＤＤ領域５とソース
／ドレイン領域６の膜厚は薄くなっているが、ゲート電
極４の下のチャネル領域２ａの膜厚は、既に述べたよう
に、ゲート電極４が熱酸化時にマスクとして働くため薄
くならない。このため、単にチャネル領域２ａの膜厚を
薄くしたときと比べ、チャネル領域２ａの膜厚を厚くで
き、その結果結晶粒径を大きくできるので、オン時のド
レイン電流の低下を防ぎつつ、接合部断面積を少なくし
オフ時のドレイン電流を低減することができる。
【０１７６】本実施例では熱酸化をすることによりＬＤ
Ｄ領域５およびソース／ドレイン領域を薄くしたが、熱
酸化法によらないで、ウェットエッチングまたはドライ
エッチングによるエッチングにより半導体薄膜を薄くし
て、再度表面に絶縁膜を設けてもよい。
Ｄ領域５およびソース／ドレイン領域を薄くしたが、熱
酸化法によらないで、ウェットエッチングまたはドライ
エッチングによるエッチングにより半導体薄膜を薄くし
て、再度表面に絶縁膜を設けてもよい。
【０１７７】［実施例２１］実施例20では、図22（ｆ）
で示したように、ＴＦＴをそのまま熱酸化していたが、
熱酸化時にゲート電極として用いるたとえばＰをドーピ
ングしたＳｉ膜などからなるゲート電極４からＰなどの
不純物が抜けるのを防ぐために、図23に示すように、た
とえばＳｉＯ2などからなる保護膜21でＴＦＴを覆って
おいてから熱酸化してもよい。そうすることにより、ゲ
ート配線の抵抗低下の改善をできる。
で示したように、ＴＦＴをそのまま熱酸化していたが、
熱酸化時にゲート電極として用いるたとえばＰをドーピ
ングしたＳｉ膜などからなるゲート電極４からＰなどの
不純物が抜けるのを防ぐために、図23に示すように、た
とえばＳｉＯ2などからなる保護膜21でＴＦＴを覆って
おいてから熱酸化してもよい。そうすることにより、ゲ
ート配線の抵抗低下の改善をできる。
【０１７８】［実施例２２］実施例20、21では、共にＬ
ＤＤ領域５に不純物が低濃度にドーピングされたＬＤＤ
構造について述べたが、この部分は図21（ｅ）の工程を
スキップすることにより不純物をＬＤＤ領域５に意図的
にドーピングしないオフセット構造としてもよい。この
ばあいも実施例20、21と同様の効果がえられる。
ＤＤ領域５に不純物が低濃度にドーピングされたＬＤＤ
構造について述べたが、この部分は図21（ｅ）の工程を
スキップすることにより不純物をＬＤＤ領域５に意図的
にドーピングしないオフセット構造としてもよい。この
ばあいも実施例20、21と同様の効果がえられる。
【０１７９】
【発明の効果】本発明によれば、特別のフォトリソグラ
フィ工程を必要とせず、ゲート電極を自己整合させるこ
とによりＬＤＤ領域またはオフセット領域と高濃度のソ
ース／ドレイン領域とを形成することができるため、簡
単な工程で精度のよいＬＤＤ構造またはオフセット構造
のＴＦＴをうることができる。
フィ工程を必要とせず、ゲート電極を自己整合させるこ
とによりＬＤＤ領域またはオフセット領域と高濃度のソ
ース／ドレイン領域とを形成することができるため、簡
単な工程で精度のよいＬＤＤ構造またはオフセット構造
のＴＦＴをうることができる。
【０１８０】また、絶縁膜または保護膜の膜厚をゲート
電極側に厚く、ソース／ドレイン領域側に薄く形成する
ことにより、１回のイオン注入によりＬＤＤ領域と高濃
度のソース／ドレイン領域を同時に形成することがで
き、一層少ない工程で精度のよいＬＤＤ構造のＴＦＴを
うることができる。
電極側に厚く、ソース／ドレイン領域側に薄く形成する
ことにより、１回のイオン注入によりＬＤＤ領域と高濃
度のソース／ドレイン領域を同時に形成することがで
き、一層少ない工程で精度のよいＬＤＤ構造のＴＦＴを
うることができる。
【０１８１】さらに、ＬＤＤ領域と高濃度のソース／ド
レイン領域を半導体薄膜の厚さ方向に形成することによ
り、ゲート電極を自己整合させてイオン打込みのエネル
ギーを変えるだけでＬＤＤ構造のＴＦＴをうることがで
き打込みエネルギーの制御はし易いため、いっそう精度
のよいＴＦＴをうることができる。
レイン領域を半導体薄膜の厚さ方向に形成することによ
り、ゲート電極を自己整合させてイオン打込みのエネル
ギーを変えるだけでＬＤＤ構造のＴＦＴをうることがで
き打込みエネルギーの制御はし易いため、いっそう精度
のよいＴＦＴをうることができる。
【０１８２】さらに、少なくともＬＤＤ領域またはオフ
セット領域の半導体薄膜の厚さをチャネル領域の厚さよ
り薄くすることにより、オン電流を減らすことなくオフ
電流のみを低減させることができ、一層オフ電流を低減
したＴＦＴを簡易な製法によりうることができる。
セット領域の半導体薄膜の厚さをチャネル領域の厚さよ
り薄くすることにより、オン電流を減らすことなくオフ
電流のみを低減させることができ、一層オフ電流を低減
したＴＦＴを簡易な製法によりうることができる。
【０１８３】その結果、安価で高性能なＴＦＴをうるこ
とができ、アクティブマトリックス液晶ディスプレイな
ど、平面型表示装置のコストダウンおよび高性能化に大
いに寄与する。
とができ、アクティブマトリックス液晶ディスプレイな
ど、平面型表示装置のコストダウンおよび高性能化に大
いに寄与する。
【図１】本発明の実施例１のＴＦＴの製造工程を示す断
面説明図である。
面説明図である。
【図２】本発明の実施例２のＴＦＴの製造工程を示す断
面説明図である。
面説明図である。
【図３】本発明の実施例３のＴＦＴの製造工程の前半を
示す断面説明図である。
示す断面説明図である。
【図４】本発明の実施例３のＴＦＴの製造工程の後半を
示す断面説明図である。
示す断面説明図である。
【図５】本発明の実施例４のＴＦＴの製造工程を示す断
面説明図である。
面説明図である。
【図６】本発明の実施例５のＴＦＴの製造工程を示す断
面説明図である。
面説明図である。
【図７】本発明の実施例６のＴＦＴの製造工程を示す断
面説明図である。
面説明図である。
【図８】本発明の実施例７のＴＦＴの製造工程を示す断
面説明図である。
面説明図である。
【図９】本発明の実施例８のＴＦＴの製造工程を示す断
面説明図である。
面説明図である。
【図１０】本発明の実施例９のＴＦＴの製造工程を示す
断面説明図である。
断面説明図である。
【図１１】本発明の実施例10のＴＦＴの製造工程を示す
断面説明図である。
断面説明図である。
【図１２】本発明の実施例11のＴＦＴの製造工程を示す
断面説明図である。
断面説明図である。
【図１３】本発明の実施例12のＴＦＴの製造工程を示す
断面説明図である。
断面説明図である。
【図１４】本発明の実施例13のＴＦＴの製造工程の前半
を示す断面説明図である。
を示す断面説明図である。
【図１５】本発明の実施例13のＴＦＴの製造工程の後半
を示す断面説明図である。
を示す断面説明図である。
【図１６】本発明の実施例15のＴＦＴの製造工程を示す
断面説明図である。
断面説明図である。
【図１７】本発明の実施例16のＴＦＴの製造工程を示す
断面説明図である。
断面説明図である。
【図１８】本発明の実施例17のＴＦＴの断面説明図であ
る。
る。
【図１９】本発明の実施例18のＴＦＴの断面説明図であ
る。
る。
【図２０】本発明の実施例19のＴＦＴの断面説明図であ
る。
る。
【図２１】本発明の実施例20のＴＦＴの製造工程の前半
を示す断面説明図である。
を示す断面説明図である。
【図２２】本発明の実施例20のＴＦＴの製造工程の後半
を示す断面説明図である。
を示す断面説明図である。
【図２３】本発明の実施例21のＴＦＴの断面説明図であ
る。
る。
【図２４】従来のＴＦＴの製造工程の前半を示す断面説
明図である。
明図である。
【図２５】従来のＴＦＴの製造工程の後半を示す断面説
明図である。
明図である。
【図２６】従来のＬＤＤ構造のＭＯＳＦＥＴの製造工程
を示す断面説明図である。
を示す断面説明図である。
１ 絶縁基板 ２ 半導体薄膜 ２ａ チャネル領域 ３ ゲート絶縁膜 ４ ゲート電極 ５ ＬＤＤ領域（低濃度不純物領域） ６ ソース／ドレイン領域 10 オフセット領域 12 平坦化絶縁膜 13 スペーサ 14 熱酸化膜 19 保護膜 31 第１ゲート絶縁膜 32 第２ゲート絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正内容】
【図２６】
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/266 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｍ (72)発明者 西村 優 尼崎市塚口本町８丁目１番１号 三菱電機 株式会社材料デバイス研究所内 (72)発明者 来住 久敏 尼崎市塚口本町８丁目１番１号 三菱電機 株式会社材料デバイス研究所内 (72)発明者 林 正美 尼崎市塚口本町８丁目１番１号 三菱電機 株式会社材料デバイス研究所内
Claims (31)
- 【請求項１】 高濃度不純物領域からなるソース／ドレ
イン領域のゲート電極側が低濃度不純物領域とされるＬ
ＤＤ構造のトランジスタを絶縁基板上に形成する薄膜ト
ランジスタの製法であって、ソース／ドレイン領域の不
純物の導入をイオン注入で行い、半導体薄膜上に注入イ
オンのイオン量を減ずる膜を低濃度不純物領域側で厚く
なるように形成し、１回のイオン注入により高濃度のソ
ース／ドレイン領域とＬＤＤ構造をなす低濃度不純物領
域を同時に形成することを特徴とする薄膜トランジスタ
の製法。 - 【請求項２】 絶縁基板上に半導体薄膜が設けられ、該
半導体薄膜上に絶縁膜を介してゲート電極が設けられ、
該ゲート電極の両側の前記半導体薄膜に不純物が導入さ
れてソース／ドレイン領域が形成されてなる薄膜トラン
ジスタであって、 前記絶縁膜はゲート電極側の膜厚が厚くなるようにゲー
ト電極より幅広になる位置に段差部を有し、該絶縁膜の
膜厚の厚い部分の半導体薄膜が不純物の低濃度領域に形
成されてなるＬＤＤ構造の薄膜トランジスタ。 - 【請求項３】 前記絶縁膜が少なくとも２種類の異なる
材料からなる積層膜により形成され、該異なる材料の選
択的エッチングにより前記段差部が設けられてなる請求
項２記載の薄膜トランジスタ。 - 【請求項４】 絶縁基板上に半導体薄膜を設ける工程、 該半導体薄膜上に絶縁膜を設ける工程、 該絶縁膜上にゲート電極用薄膜を形成する工程、 該ゲート電極用薄膜上にゲート電極幅よりも広めのレジ
ストマスクを形成する工程、 該ゲート電極用薄膜を等方性エッチングによってエッチ
ングしてゲート電極を形成する工程、 前記絶縁膜を異方性エッチングによりレジストマスク幅
で部分エッチングすることにより前記ゲート絶縁膜に段
差を形成する工程、および前記レジストマスクを除去
し、ついでゲート電極をマスクとして前記半導体薄膜に
イオン注入することにより膜厚の厚い絶縁膜の下側に低
濃度不純物領域を有するソース／ドレイン領域を形成す
る工程の結合からなる薄膜トランジスタの製法。 - 【請求項５】 絶縁基板上に半導体薄膜が設けられ、該
半導体薄膜上に絶縁膜を介してゲート電極が設けられ、
該ゲート電極の両側の前記半導体薄膜に不純物が導入さ
れてソース／ドレイン領域が形成されてなる薄膜トラン
ジスタであって、 前記半導体薄膜はソース／ドレイン領域が絶縁基板から
高い位置に、チャネル領域が低い位置になるように段差
を有して設けられ、該段差を有する半導体薄膜および絶
縁膜上に表面が平坦化された保護膜が設けられ、該保護
膜の膜厚が厚い部分の半導体薄膜が不純物の低濃度領域
に形成されてなる薄膜トランジスタ。 - 【請求項６】 前記段差が傾斜部分を有して形成され、
前記不純物の低濃度領域がゲート電極側に徐々に低濃度
になるように形成されてなる請求項５記載の薄膜トラン
ジスタ。 - 【請求項７】 絶縁基板上のソース／ドレイン領域を形
成する位置にスペーサを設ける工程、 前記絶縁基板およびスペーサ上に半導体薄膜を設ける工
程、 前記半導体薄膜上に絶縁膜およびゲート電極用薄膜を順
次設け、ついで該ゲート電極用薄膜をパターニングする
ことによりゲート電極を形成する工程、 前記絶縁膜上の全面に保護膜を設け表面を平坦化する工
程、および該保護膜の表面から前記半導体薄膜に不純物
を注入することにより、ゲート電極近傍で低濃度不純物
領域となるソース／ドレイン領域を形成する工程の結合
からなる薄膜トランジスタの製法。 - 【請求項８】 絶縁性透明基板上にゲート電極が形成さ
れ、該ゲート電極上にゲート絶縁膜および半導体薄膜が
設けられ、該ゲート電極の両側の前記半導体薄膜に不純
物が導入されてソース／ドレイン領域が形成されてなる
薄膜トランジスタであって、 前記半導体薄膜上に保護膜が設けられ、該保護膜はゲー
ト電極側で厚くソース／ドレイン領域側で薄くなるよう
に段差が形成され、該保護膜の膜厚が厚い部分の半導体
薄膜が不純物の低濃度領域に形成されてなる薄膜トラン
ジスタ。 - 【請求項９】 前記保護膜が少なくとも２種類の異なる
材料からなる積層膜により形成され、該異なる材料の選
択的エッチングにより前記段差が設けられてなる請求項
８記載の薄膜トランジスタ。 - 【請求項１０】 絶縁性透明基板上にゲート電極を設け
る工程、 該ゲート電極上にゲート絶縁膜と、半導体薄膜と、保護
膜と、レジスト膜とを順次設け、ついで第１の裏面露光
により前記ゲート電極に自己整合した第１のレジストマ
スクを形成する工程、 第１のレジストマスクをマスクとして前記保護膜を部分
的にエッチングする工程、 再度レジスト膜を設け、第２の裏面露光により前記ゲー
ト電極に自己整合した第１のレジストマスクよりも幅の
狭い第２のレジストマスクを形成する工程、および第２
のレジストマスクをマスクとしてイオン注入を行うこと
により膜厚の厚い保護膜の下側に低濃度不純物領域を有
するソース／ドレイン領域を形成する工程の結合からな
る薄膜トランジスタの製法。 - 【請求項１１】 絶縁性透明基板上にゲート電極を設け
る工程、 該ゲート電極上にゲート絶縁膜と、半導体薄膜と、保護
膜と、レジスト膜とを順次設け、ついで第１の裏面露光
により前記ゲート電極に自己整合した第１のレジストマ
スクを形成する工程、 第１のレジストマスクをマスクとして前記保護膜を部分
的にエッチングする工程、 第１のレジストマスクを等方性エッチングすることによ
り第１のレジストマスクよりも幅の狭い第２のレジスト
マスクを形成する工程、および第２のレジストマスクを
マスクとしてイオン注入を行うことにより膜厚の厚い保
護膜の下側に低濃度不純物領域を有するソース／ドレイ
ン領域を形成する工程の結合からなる薄膜トランジスタ
の製法。 - 【請求項１２】 絶縁基板上に半導体薄膜が設けられ、
該半導体薄膜上に絶縁膜を介してゲート電極が設けら
れ、該ゲート電極の両側の前記半導体薄膜に不純物が導
入されてソース／ドレイン領域が形成され、該ソース／
ドレイン領域の前記ゲート電極側に低濃度不純物領域ま
たは不純物が導入されないオフセット領域が形成されて
なる薄膜トランジスタであって、 前記ゲート電極のソース／ドレイン領域側端部がテーパ
形状に形成されてなる薄膜トランジスタ。 - 【請求項１３】 絶縁基板上に半導体薄膜を設ける工
程、 該半導体薄膜上に絶縁膜を設ける工程、 該絶縁膜上にゲート電極用薄膜を形成する工程、 該ゲート電極用薄膜をレジスト膜をマスクとして端面を
テーパ形状にエッチングすることによりゲート電極を形
成する工程、 該ゲート電極を熱酸化することによりゲート電極の側面
に熱酸化膜を形成する工程、および該ゲート電極および
その側面の熱酸化膜をマスクとして前記半導体薄膜にイ
オン注入することにより該側面の熱酸化膜の下側に低濃
度不純物領域を有するソース／ドレイン領域を形成する
工程の結合からなる薄膜トランジスタの製法。 - 【請求項１４】 絶縁基板上に半導体薄膜を設ける工
程、 該半導体薄膜上に絶縁膜を設ける工程、 該絶縁膜上に陽極酸化をすることができる金属膜を設
け、ついでパターニングしてゲート電極を形成する工
程、 該ゲート電極を陽極酸化させてゲート電極の側面に酸化
膜を形成する工程、および該ゲート電極をマスクとして
前記半導体薄膜にイオン注入することにより酸化膜の下
側に不純物が導入されないオフセット領域を有するソー
ス／ドレイン領域を形成する工程の結合からなる薄膜ト
ランジスタの製法。 - 【請求項１５】 請求項14記載の製法のオフセット領域
を有するソース／ドレイン領域を形成する工程ののち
に、 ゲート電極の酸化膜をエッチングすることにより除去
し、ついで再度ゲート電極をマスクとして前記半導体薄
膜に低濃度の不純物を導入し、ソース／ドレイン領域の
ゲート電極側に低濃度不純物領域を形成する工程を設け
てなる薄膜トランジスタの製法。 - 【請求項１６】 絶縁基板上に半導体薄膜を設ける工
程、 該半導体薄膜上に絶縁膜を設ける工程、 該絶縁膜上にゲート電極用薄膜を形成する工程、 該ゲート電極用薄膜をパターニングすることによりゲー
ト電極を形成する工程、 該ゲート電極をマスクとして前記半導体薄膜にイオン注
入する工程、およびイオン注入された基板を酸素雰囲気
下でアニーリングし、ソース／ドレイン領域を形成する
と同時にゲート電極の表面に酸化膜を形成し、該ゲート
電極側部の酸化膜の下の半導体薄膜にオフセット領域を
形成する工程の結合からなる薄膜トランジスタの製法。 - 【請求項１７】 請求項16記載の製法のオフセット領域
を有するソース／ドレイン領域を形成する工程ののち
に、 ゲート電極の酸化膜をエッチングすることにより除去
し、ついで再度ゲート電極をマスクとして前記半導体薄
膜に低濃度の不純物を導入し、ソース／ドレイン領域の
ゲート電極側に低濃度不純物領域を形成する工程を設け
てなる薄膜トランジスタの製法。 - 【請求項１８】 請求項17記載の低濃度不純物領域を形
成する工程に代えて、 イオン注入することにより低濃度の不純物を注入し、酸
素雰囲気下でアニーリングすることによりソース／ドレ
イン領域のゲート電極側に低濃度不純物領域を形成する
と同時に、ゲート電極の表面に再度酸化膜を形成し、該
酸化膜の下の半導体薄膜にオフセット領域をさらに形成
する工程を付加してなる薄膜トランジスタの製法。 - 【請求項１９】 絶縁基板上に半導体薄膜を設ける工
程、 該半導体薄膜上に絶縁膜を設ける工程、 該絶縁膜上にゲート電極用薄膜を形成する工程、 該ゲート電極用薄膜をレジスト膜をマスクとして端面を
テーパ形状にエッチングすることによりゲート電極を形
成する工程、 該ゲート電極をマスクとして高濃度不純物を導入するこ
とによりソース／ドレイン領域を形成する工程、および
前記ゲート電極の少なくとも側縁部をエッチングするこ
とにより所定量後退させ、ゲート電極とソース／ドレイ
ン領域とのあいだにオフセット領域を形成する工程の結
合からなる薄膜トランジスタの製法。 - 【請求項２０】 請求項19記載の製法において、オフセ
ット領域を形成する工程のあとにオフセット領域にゲー
ト電極をマスクとして再度低濃度の不純物を導入し低濃
度不純物領域を形成する工程を付加してなる薄膜トラン
ジスタの製法。 - 【請求項２１】 絶縁性透明基板上にゲート電極を設
ける工程、 該ゲート電極上にゲート絶縁膜と、半導体薄膜と、レジ
スト膜を順次設け、ついで第１の裏面露光により前記ゲ
ート電極に自己整合した第１のレジストマスクを形成す
る工程、 第１のレジストマスクをマスクとして前記半導体薄膜に
第１のイオン注入を行う工程、 再度レジスト膜を設け、第２の裏面露光により前記ゲー
ト電極に自己整合した第１のレジストマスクと幅の異な
る第２のレジストマスクを形成する工程、および第２の
レジストマスクをマスクとして第２のイオン注入を行う
ことにより低濃度不純物領域を有するソース／ドレイン
領域を形成する工程の結合からなる薄膜トランジスタの
製法。 - 【請求項２２】 絶縁性透明基板上にゲート電極を設け
る工程、 該ゲート電極上にゲート絶縁膜と、半導体薄膜と、レジ
スト膜を順次設け、ついで第１の裏面露光により前記ゲ
ート電極に自己整合した第１のレジストマスクを形成す
る工程、 第１のレジストマスクをマスクとして前記半導体薄膜に
第１のイオン注入を行う工程、 第１のレジストマスクを等方性エッチングすることによ
り第１のレジストマスクよりも幅の狭い第２のレジスト
マスクを形成する工程、および第２のレジストマスクを
マスクとして第２のイオン注入を行うことにより低濃度
不純物領域を有するソース／ドレイン領域を形成する工
程の結合からなる薄膜トランジスタの製法。 - 【請求項２３】 絶縁基板上に半導体薄膜が設けられ、
該半導体薄膜上に絶縁膜を介してゲート電極が設けら
れ、該ゲート電極の両側の前記半導体薄膜に不純物が導
入されてソース／ドレイン領域が形成されてなる薄膜ト
ランジスタであって、 前記半導体薄膜のソース／ドレイン領域の不純物濃度が
膜厚方向で異なっており、半導体薄膜の表面側が低濃度
領域に形成されてなる縦形のＬＤＤ構造を有する薄膜ト
ランジスタ。 - 【請求項２４】 前記ソース／ドレイン領域の底面側が
高濃度領域に形成され、 前記絶縁性基板上に設けられたソース／ドレイン電極と
接続されてなる請求項23記載の薄膜トランジスタ。 - 【請求項２５】 前記半導体薄膜の表面側の低濃度不純
物領域が部分的にエッチングされることにより除去さ
れ、露出した高濃度不純物領域であるソース／ドレイン
領域の表面にソース／ドレイン電極が接続されてなる請
求項23記載の薄膜トランジスタ。 - 【請求項２６】 絶縁性透明基板上にゲート電極が形成
され、該ゲート電極上にゲート絶縁膜および半導体薄膜
が設けられ、該ゲート電極の両側の前記半導体薄膜に不
純物が導入されてソース／ドレイン領域が形成されてな
る薄膜トランジスタであって、 前記半導体薄膜のソース／ドレイン領域の不純物濃度が
膜厚方向で異なっており、半導体薄膜の裏面側が低濃度
領域に形成されてなる縦形のＬＤＤ構造を有する薄膜ト
ランジスタ。 - 【請求項２７】 絶縁基板上に半導体薄膜を設ける工
程、 該半導体薄膜上に絶縁膜を設ける工程、 該絶縁膜上にゲート電極用薄膜を形成する工程、 該ゲート電極用薄膜をパターニングすることによりゲー
ト電極を形成する工程、 該ゲート電極をマスクとして高エネルギーで高濃度に不
純物のイオン注入を行うことにより半導体薄膜の底面側
に高不純物濃度のソース／ドレイン領域を形成する工
程、および前記ゲート電極をマスクとして低エネルギー
で低濃度に不純物のイオン注入を行うことにより半導体
薄膜の表面側に低濃度の不純物領域を形成する工程の結
合からなる薄膜トランジスタ。 - 【請求項２８】 絶縁性透明基板上にゲート電極を設け
る工程、 該ゲート電極上にゲート絶縁膜と半導体薄膜とレジスト
膜を順次設け、 ついで裏面露光により前記ゲート電極に自己整合したレ
ジストマスクを形成する工程、 該レジストマスクをマスクとして低エネルギーで高濃度
に不純物のイオン注入を行うことにより半導体薄膜の表
面側に高濃度のソース／ドレイン領域を形成する工程、
および前記レジストマスクをマスクとして高エネルギー
で低濃度に不純物のイオン注入を行うことにより半導体
薄膜の底面側に低濃度の不純物領域を形成する工程の結
合からなる薄膜トランジスタの製法。 - 【請求項２９】 絶縁基板上に半導体薄膜が設けられ、
該半導体薄膜上に絶縁膜を介してゲート電極が設けら
れ、該ゲート電極の両側の前記半導体薄膜に不純物が導
入されてソース／ドレイン領域が形成され、該ソース／
ドレイン領域の前記ゲート電極側に低濃度の不純物領域
または不純物が導入されないオフセット領域が形成され
てなる薄膜トランジスタであって、 少なくとも前記低濃度不純物領域またはオフセット領域
の半導体薄膜の厚さが、ゲート電極下側のチャネル領域
の半導体薄膜の厚さより薄く形成されてなる薄膜トラン
ジスタ。 - 【請求項３０】 絶縁基板上に半導体薄膜が設けられ、
該半導体薄膜上に絶縁膜を介してゲート電極が設けら
れ、該ゲート電極の両側の前記半導体薄膜に不純物が導
入されてソース／ドレイン領域が形成され、該ソース／
ドレイン領域のゲート電極側に低濃度の不純物を導入す
るＬＤＤ領域および／または不純物を導入しないオフセ
ット領域を有する薄膜トランジスタの製法であって、 前記ソース／ドレイン領域およびＬＤＤ領域またはオフ
セット領域を形成したのち、前記半導体薄膜の少なくと
も低濃度不純物領域またはオフセット領域の表面を酸化
させることにより低濃度不純物領域またはオフセット領
域の半導体薄膜の膜厚をチャネル領域の半導体薄膜の膜
厚より薄くすることを特徴とする薄膜トランジスタの製
法。 - 【請求項３１】 請求項30記載の製法において、トラン
ジスタの熱酸化に代えてメサエッチングにより少なくと
も低濃度不純物領域またはオフセット領域の半導体薄膜
の膜厚をチャネル領域の半導体薄膜の膜厚より薄く形成
することを特徴とする薄膜トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP12268093A JP3474604B2 (ja) | 1993-05-25 | 1993-05-25 | 薄膜トランジスタおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP12268093A JP3474604B2 (ja) | 1993-05-25 | 1993-05-25 | 薄膜トランジスタおよびその製法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003062387A Division JP3499861B2 (ja) | 2003-03-07 | 2003-03-07 | 薄膜トランジスタの製法 |
| JP2003062386A Division JP3499860B2 (ja) | 2003-03-07 | 2003-03-07 | 薄膜トランジスタおよびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333948A true JPH06333948A (ja) | 1994-12-02 |
| JP3474604B2 JP3474604B2 (ja) | 2003-12-08 |
Family
ID=14841973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12268093A Expired - Fee Related JP3474604B2 (ja) | 1993-05-25 | 1993-05-25 | 薄膜トランジスタおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474604B2 (ja) |
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| JP3474604B2 (ja) | 2003-12-08 |
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