JP4637948B2 - 半導体装置及び電子機器 - Google Patents

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Description

本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で形成され
た回路又は素子を有する半導体装置およびその作製方法に関する。特に本発明は、画素部
とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光
学装置、および電気光学装置を搭載した電子機器に関する。尚、本願明細書において半導
体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置お
よびその電気光学装置を搭載した電子機器も半導体装置に含む。
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発が
進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメー
ジセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシ
リコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度
が高いことから、いろいろな機能回路を形成することも可能である。
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う
画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ
回路、サンプリング回路などの集積回路が一枚の基板上に形成される。また、密着型イメ
ージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路など
の画素部を制御するための駆動回路がＴＦＴを用いて形成されている。
これらの駆動回路（周辺駆動回路ともいう）はそれぞれにおいて動作条件が必ずしも同一
でないので、当然ＴＦＴに要求される特性も少なからず異なっている。画素部においては
、スイッチ素子として機能する画素ＴＦＴと補助の保持容量を設けた構成であり、液晶に
電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フ
レーム反転駆動と呼ばれる方式が多く採用されている。従って、要求されるＴＦＴの特性
はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流値）を十分低くさせておく必要
があった。また、バッファ回路は高い駆動電圧が印加されるため、高電圧がかかっても壊
れない程度にまで耐圧を高めておく必要があった。また電流駆動能力を高めるために、オ
ン電流値（ＴＦＴがオン動作時に流れるドレイン電流値）を十分確保する必要があった。
しかし、ポリシリコンＴＦＴのオフ電流値は高くなりやすいといった問題点がある。また
、ＩＣなどで使われるＭＯＳトランジスタと同様にポリシリコンＴＦＴにはオン電流値の
低下といった劣化現象が観測される。主たる原因はホットキャリア注入であり、ドレイン
近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられて
いる。
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly D
oped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物が
添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであ
り、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
また、ホットキャリア注入によるオン電流値の劣化を防ぐための構造として、いわゆるＧ
ＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。この構造は、ＬＤＤ領域
がゲート絶縁膜を介してゲート配線と重なるように配置されているため、ドレイン近傍の
ホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。例えば、「Mutsuko H
atano,Hajime Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DIGEST,p523-526,19
97」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造を開示しているが、他
の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
また、アクティブマトリクス型液晶表示装置の画素部には、数十から数百万個の各画素に
ＴＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ
対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成
している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、
このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示
する仕組みになっている。
ところが、このコンデンサはオフ電流値等に起因するリーク電流により次第にその蓄積容
量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっ
ていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコ
ンデンサ（保持容量）を並列に設け、液晶を誘電体とするコンデンサが損失する容量を補
っていた。
しかしながら、画素部の画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回
路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴに
おいては、ゲート配線に大きな逆バイアス（ｎチャネル型ＴＦＴであればマイナス）電圧
が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス電圧が印加されて動作されるこ
とはない。また、前者の動作速度は後者ほど高いものでなくても良い。
また、ＧＯＬＤ構造は確かにオン電流値の劣化を防ぐ効果は高いが、反面、通常のＬＤＤ
構造に比べてオフ電流値が大きくなってしまう問題があった。従って、特に画素ＴＦＴに
とっては好ましい構造とは言えなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効
果は高いが、ホットキャリア注入には弱いことが知られていた。
このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導
体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。
本発明はこのような課題を解決するための技術であり、半導体装置の回路又は素子に配置
されるＴＦＴの構造を、その機能に応じて適切なものとすることにより、半導体装置の動
作性能および信頼性を向上させることを課題とする。また、そのような半導体装置を実現
するための作製方法を提供する。
上記問題点を解決するために本願発明では、例えば液晶表示装置の如き半導体装置に形成
される回路又は素子が求める機能を鑑みて、最適な構造のＴＦＴを割り当てることを主旨
としている。即ち、同一基板上に異なる構造のＴＦＴが存在することになる。
具体的には、オフ電流値を十分に低くさせることを最重要課題とする素子（スイッチング
用素子など）は、動作速度よりもオフ電流値を低減させることに重点を置いたＴＦＴ構造
が望ましい。また、高速駆動を最重要課題とする素子（駆動回路用素子など）は、オフ電
流値を低減させることよりも、動作速度を高めること及びそれと同時に顕著な問題となる
ホットキャリア注入による劣化を抑制することに重点を置いたＴＦＴ構造が望ましい。
本願発明は、同一基板上で上記のようなＴＦＴの使い分けを行うことによって、半導体装
置の動作性能の向上と信頼性の向上とを可能とする。
また、前記ホットキャリア注入による劣化を抑制するための手段として、さらにｎチャネ
ル型ＴＦＴのＬＤＤ領域の構成にも工夫を加えている。即ち、ＬＤＤ領域内において、チ
ャネル形成領域とドレイン領域との間に、ドレイン領域に近づくにつれて徐々にｎ型不純
物元素の濃度が高くなるような濃度勾配をもたせる点に特徴がある。この構成はより高い
電界緩和効果を狙ったものである。
また、上述のように濃度勾配を持たせた場合、ｎチャネル型ＴＦＴのチャネル形成領域と
ＬＤＤ領域との境界近傍に含まれるｎ型不純物元素の濃度は、該ＬＤＤ領域とドレイン領
域との境界近傍に含まれる濃度より低くなる。同様により高い電界緩和効果が得られる。
本願発明を用いることで同一基板上に、回路又は素子が求める性能に応じて適切な構造の
ＴＦＴを配置することが可能となり、半導体装置の動作性能や信頼性を大幅に向上させる
ことができる。
また、上記構成に加えて、本願発明で用いられるｎチャネル型ＴＦＴのＬＤＤ領域には、
隣接するドレイン領域に近づくにつれてｎ型不純物元素の濃度が高くなるような濃度勾配
を有する領域が存在する。そして、このような濃度勾配を有する領域が電界緩和の効果を
さらに高めることが期待できる。
そして最終的に、以上のような電気光学装置を表示媒体として有する電子機器の動作性能
と信頼性も向上させることができる。
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
[実施例１]
本発明の実施例について図１〜図４を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単
にするために、駆動回路では、シフトレジスタ回路、バッファ回路等の基本回路であるＣ
ＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする
。
図１（Ａ）において、基板１００には、ガラス基板や石英基板を使用することが望ましい
。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したも
のを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である
そして、基板１００のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜（本
明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す
）からなる下地膜１０１をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに
形成する。
なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり、
珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜１０１として
、窒素を２０〜５０atomic％（典型的には２０〜３０atomic％）で含む１００ｎｍ厚の窒
化酸化シリコン膜と、窒素を１〜２０atomic％（典型的には５〜１０atomic％）で含む２
００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必
要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比（atomic％比）は３
：１〜１：３（典型的には１：１）とすればよい。また、窒化酸化シリコン膜は、ＳｉＨ
4とＮ2ＯとＮＨ3を原料ガスとして作製すればよい。
なお、この下地膜１０１は基板からの不純物汚染を防ぐために設けられるものであり、石
英基板を用いた場合には必ずしも設けなくても良い。
次に下地膜１０１の上に３０〜１２０ｎｍ（好ましくは５０〜７０ｎｍ）の厚さの、非晶
質構造を含む半導体膜（本実施例では非晶質シリコン膜（図示せず））を公知の成膜法で
形成する。なお、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜
があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も
含まれる。また、上記膜厚で形成しておけば、最終的にＴＦＴが完成した時点の活性層の
膜厚は１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）となる。
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載さ
れた技術に従って、結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）１０２を
形成する。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する
触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれ
た一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。
具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶
質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施例
１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、結晶
質シリコン膜には、いわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実施
例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。（図１（Ａ））
非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱し
て脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ま
しい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良
いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい
。
ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので
両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにする
ことで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させ
ることができる。
次に、結晶質シリコン膜１０２に対してレーザー光源から発する光（レーザー光）を照射
（以下、レーザーアニールという）して結晶性の改善された結晶質シリコン膜１０３を形
成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望
ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は
線状であっても矩形状であっても構わない。（図１（Ｂ））
また、レーザー光の代わりにランプから発する光（ランプ光）を照射（以下、ランプアニ
ールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発する
ランプ光を用いることができる。勿論、電熱炉を用いたファーネスアニール（熱アニール
ともいう）で代用することもできるし、組み合わせて併用することもできる。
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程
を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温
、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm2（
代表的には３５０〜４００mJ/cm2）とする。
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に
結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。その
ため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結
晶化を助長する工程と呼ぶこともできる。
次に、結晶質シリコン膜１０３上に後の不純物添加時のために保護膜１０４を形成する。
保護膜１０４は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化
シリコン膜または酸化シリコン膜を用いた。この保護膜１０４は不純物添加時に結晶質シ
リコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするた
めの意味がある。
そして、その上にレジストマスク１０５を形成し、保護膜１０４を介してｐ型を付与する
不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表
的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。こ
の工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程であ
る。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドー
プ法でボロンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いて
も良い。
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17a
toms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域１０６を形
成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、
意図的にｎ型を付与する不純物元素が添加された領域を除く）をｐ型不純物領域（ｂ）と
定義する。（図１（Ｃ））
なお、ここではｎチャネル型ＴＦＴとなる領域のみにｐ型不純物元素を添加しているが、
ｐチャネル型ＴＦＴとなる領域を含めた全面に添加しても良い。また、全面にｐ型不純物
元素を添加した後若しくは前に、ｐチャネル型ＴＦＴのみに１５族に属する元素を添加し
ても良い。
次に、レジストマスク１０５、保護膜１０４を除去し、再びレーザー光の照射工程を行う
。ここでもレーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状
は線状であっても矩形状であっても構わない。但し、添加された不純物元素の活性化が目
的であるので、結晶質シリコン膜が溶融しない程度のエネルギーで照射することが好まし
い。また、保護膜１０４をつけたままレーザーアニール工程を行うことも可能である。（
図１（Ｄ））
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程
を行う。レーザーアニール条件は、励起ガスとしてＫｒＦガスを用い、処理温度を室温、
パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm2（代
表的には１５０〜２５０mJ/cm2）とする。
上記条件で行われた光アニール工程は、添加されたｎ型またはｐ型を付与する不純物元素
を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果を
有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且つ
、不純物元素を活性化することが好ましい。
なお、このレーザー光による不純物元素の活性化はファーネスアニールによっても良いし
、両者を併用しても構わない。ファーネスアニールによる活性化を行う場合は、基板の耐
熱性を考慮して４５０〜５５０℃程度で行えば良い。
次に、結晶質シリコン膜の不要な部分を除去して、島状の半導体膜（以下、活性層という
）１０７〜１１０を形成する。（図１（Ｅ））
次に、図２（Ａ）に示すように、活性層１０７〜１１０を覆ってゲート絶縁膜１１１を形
成する。ゲート絶縁膜１１１は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さ
に形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化
酸化シリコン膜を１１５ｎｍの厚さに形成する。
次に、ゲート電極となる導電膜１１２を形成する。なお、この導電膜１１２は単層で形成
しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。
導電膜１１２としては如何なる導電膜を用いても良いが、テーパー形状を形成しやすい膜
であることが望ましい。代表的には、タンタル（Ｔａ）、クロム（Ｃｒ）、タングステン
（Ｗ）、導電性を有するシリコン（Ｓｉ）から選ばれた元素を含む金属膜、または前記元
素を主成分とする金属化合物膜（代表的には窒化タンタル膜、窒化タングステン膜）、ま
たは前記元素を含む合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステ
ンシリサイド膜）、若しくはそれらの薄膜を積層した積層膜を用いることができる。本実
施例では、５０ｎｍ厚の窒化タンタル膜と３５０ｎｍ厚のタンタル膜とを積層して用いる
。
また、この導電膜１１２の膜厚は５０〜５００ｎｍ（好ましくは２００〜４００ｎｍ、さ
らに好ましくは３００〜３５０ｎｍ）とすれば良い。この膜厚はゲート電極のテーパー部
分の長さに影響するので重要である。
次に、ゲート電極を形成するためのレジストマスク１１３a〜１１３eを形成する。こうし
て図２（Ａ）の状態となる。
次に、導電膜１１２を一括でエッチングして４００ｎｍ厚のゲート電極１１４〜１１８を
形成する。このとき、ゲート電極１１４〜１１８の端部にテーパー部が形成されるような
条件でエッチングを行う。（図２（Ｂ））
テーパー部の角度（θ）は図６に示される部分の角度をいう。本願発明ではこの角度θが
３〜４０°（好ましくは５〜３５°より好ましくは７〜２０°）となるようにエッチング
条件を設定する。この角度θは、後にＬＤＤ領域内の濃度勾配に大きく影響する。この点
については後述する。
なお、テーパー角度θは、テーパー部の長さ（ＷＧ）とテーパー部の厚さ（ＨＧ）を用い
てＴａｎθ＝ＨＧ／ＷＧで表される。
次に、ゲート電極１１４〜１１８の形成に用いたレジストマスク１１３a〜１１３eを残し
たまま、新たにレジストマスク１１９a、１１９b、１１９ｃを形成する。そして、ｎ型を
付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域
１２０〜１２２を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する
元素、典型的にはリンまたは砒素を用いることができる。（図２（Ｃ））
この低濃度不純物領域１２０〜１２２は、後にＣＭＯＳ回路およびサンプリング回路のｎ
チャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお
、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3
（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中で
は上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドー
プ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンイン
プランテーション法を用いても良い。この工程では、保護膜１０７を介して結晶質シリコ
ン膜にリンを添加する。
本願発明の場合、ｎ型不純物領域（ｂ）１２０〜１２２はゲート絶縁膜１１１を介してゲ
ート電極１１５、１１６の一部に重なるように形成される。即ち、イオンドープ工程の加
速電圧を高める（典型的には８０〜１６０ＫｅＶ）ことによって、ゲート電極のテーパー
部を通して不純物元素を添加する。
こうすることでｎ型不純物領域（ｂ）１２０〜１２２のうち、ゲート電極１１５、１１６
に重なった部分に含まれるリンの濃度勾配は、ゲート電極１１５、１１６のテーパー部の
膜厚変化を反映する。即ち、ｎ型不純物領域（ｂ）１２０〜１２２へ添加されるリンの濃
度は、テーパー部に重なる領域において、ｐ型不純物領域（ｂ）１２３、１２４から遠ざ
かるにつれて徐々に増加する。
これはテーパー部の膜厚の差によってリンの深さ方向の添加濃度が変化するためである。
即ち、リンの深さ方向の濃度分布において任意の濃度で添加された深さ（例えば深さ方向
に平均化した濃度）に注目したとき、その深さは半導体膜中の断面方向においてゲート電
極のテーパー部の傾斜に沿った形で変化する。
ここでテーパー形状を有した電極を用いてリンを添加した場合を想定して行ったシミュレ
ーション結果について図１６を用いて説明する。なお、ここではＩＳＥ（Integrated sys
tem engineering AG）半導体デバイスシミュレータ総合パッケージを用いた。
図１６はゲート電極端部におけるリンの濃度分布を示している。ここではゲート電極の膜
厚を３００ｎｍ、テーパー角θを１０．５°として計算した。また、加速電圧は１１０Ｋ
ｅＶとし、プラズマドーピング法（イオンドーピング法）により１×１０15ions/cm2のド
ーズ量でリンを添加した場合について計算した。なお、ゲート絶縁膜の膜厚は１１５ｎｍ
、半導体膜の膜厚は５０ｎｍ、下地膜（酸化シリコン膜）の膜厚は３００ｎｍとした。
図１６を見ると明らかなように、半導体膜（Si Layerと表記）のうち、ゲート電極のデー
パー部直下にあたる領域では、リンの濃度がチャネル長方向（断面方向）に沿って変化し
ていることが判る。即ち、チャネル形成領域から遠ざかるにつれて（ドレイン領域に近づ
くにつれて）、リンの濃度が高くなっていく勾配の様子が示されている。
ここでは加速電圧を１１０ＫｅＶとしているが、加速電圧をさらに高くすればリンの濃度
はさらにゲート電極の内側で高くなると予想できる。また、イオンインプランテーション
法を用いてもやはり同様の結果が得られるであろうことが予想できる。
なお、図２（Ａ）ではｎ型不純物領域（ｂ）１２０〜１２２の端部を斜めに図示している
が、これはリンの添加された領域を示しているわけではなく、上述のような断面方向のリ
ンの濃度変化が、ゲート電極１１５、１１６のテーパー部の形状に沿って変化しているこ
とを示している。
この点について、図６を用いて説明する。図６に示すのは、図２（Ｃ）のｎ型不純物領域
（ｂ）１２０の拡大図である。図６に示すように、ｎ型不純物領域（ｂ）１２０はテーパ
ー部６０１の下にも形成される。このとき、テーパー部６０１におけるリンの濃度分布は
６０２の曲線で示されるように、ｐ型不純物領域１２３から遠ざかるにつれて増加する。
この増加の割合は、イオンドーピング条件、テーパー部６０１の膜厚変化によって異なっ
てくる。また、テーパー部６０１の膜厚変化は、テーパー角θとゲート電極１１５の膜厚
によって決まる。
このように、ゲート電極の端部をテーパー形状にし、そのテーパー部を通して不純物元素
を添加することにより、テーパー部の下に存在する半導体膜中に、徐々に前記不純物元素
の濃度が変化するような不純物領域を形成することができる。本願発明はこのような不純
物領域をＬＤＤ領域として積極的に活用する。
元来、ＬＤＤ領域はチャネル形成領域とドレイン領域との間の急激な濃度変化を緩和する
ために設けられており、そういう意味では、上記の構成は最も好ましいＬＤＤ領域の形態
であると言える。
以上のようにして、内部に濃度勾配を有するｎ型不純物領域１２０〜１２２を形成したら
、次に、レジストマスク１１９a、１１９b、１１９ｃ、１１３a〜１１３eを除去し、ゲー
ト電極１１４〜１１８をマスクとして自己整合的にゲート絶縁膜１１１をエッチングして
除去する。こうしてゲート電極１１４〜１１８の下に残存したゲート絶縁膜１２５〜１２
９が形成される。（図２（Ｄ））
このように活性層を露呈させることによって、次に不純物元素の添加工程を行う際に加速
電圧を低くすることができる。そのため、また必要なドーズ量が少なくて済むのでスルー
プットが向上する。勿論、ゲート絶縁膜をエッチングしないで残し、スルードーピングに
よって不純物領域を形成しても良い。
次に、ゲート電極を覆う形でレジストマスク１３０a〜１３０dを形成し、ｎ型不純物元素
（本実施例ではリン）を添加して高濃度にリンを含む不純物領域１３１〜１３９を形成す
る。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプラ
ンテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atom
s/cm3（代表的には２×１０20〜５×１０20atoms/cm3）とする。（図３（Ａ））
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域
（ａ）と定義する。また、不純物領域１３１〜１３９が形成された領域には既に前工程で
添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることにな
るので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細
書中では不純物領域１３１〜１３９はｎ型不純物領域（ａ）と言い換えても構わない。
次に、レジストマスク１３０a〜１３０dを除去し、新たにレジストマスク１４０を形成す
る。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不
純物領域１４１、１４２を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ
法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atom
s/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、
本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）
と定義する。（図３（Ｂ））
なお、不純物領域１４１、１４２の一部（前述のｎ型不純物領域（ａ）１３１、１３２）
には既に１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されているが、ここで添
加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成され
ていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。従っ
て、本明細書中では不純物領域１４１、１４２をｐ型不純物領域（ａ）と言い換えても構
わない。
次に、レジストマスク１４０を除去し、ゲート電極１１４〜１１８をマスクとして自己整
合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成された不純物領域
１４３〜１４６には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜
１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１
０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜
３×１０18atoms/cm3、）でリンが添加されるように調節する。なお、本明細書中では上
記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｃ）と定義する。（図
３（Ｃ））
なお、この工程ではゲート配線で隠された部分を除いて全てのｎ型不純物領域（ｂ）にも
１×１０16〜５×１０18atoms/cm3の濃度でリンが添加されるが特に問題とはならない。
また、ｎ型不純物領域（ｃ）１４３〜１４６には既にチャネルドープ工程で１×１０15〜
１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域
（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロン
はｎ型不純物領域（ｂ）の機能には影響を与えないと考えて良い。
但し、厳密にはｎ型不純物領域（ｂ）１２１、１２２のうちゲート電極に重なった部分の
リン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート電極に重な
らない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、若
干高い濃度でリンを含むことになる。
次に、２００ｎｍ厚の窒化酸化シリコン膜でなる保護膜１４７を設け、それぞれの濃度で
添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行う。この工程は
ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことができ
る。本実施例ではファーネスアニール法で活性化工程を行う。加熱処理は、窒素雰囲気中
において３００〜６５０℃で３〜１２時間、典型的には４００〜５５０℃で４〜６時間、
ここでは５５０℃、４時間の熱処理を行う。（図３（Ｄ））
この時、本実施例において非晶質シリコン膜の結晶化に用いた触媒元素（本実施例ではニ
ッケル）が、矢印で示す方向に移動して、前述の図３（Ａ）の工程で形成された高濃度に
リンを含む領域に捕獲（ゲッタリング）される。これはリンによる金属元素のゲッタリン
グ効果に起因する現象であり、この結果、後のチャネル形成領域１４８〜１５２は前記触
媒元素の濃度が１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）となる
。
また逆に、触媒元素のゲッタリングサイトとなった領域（図３（Ａ）の工程で不純物領域
１３１〜１３９が形成された領域）は高濃度に触媒元素が偏析して５×１０18atoms/cm3
以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在する。
次に、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜６時間（本実施例
では３５０℃２時間）の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の
他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても
良い。
次に、５００ｎｍ〜１．５μm厚の第１層間絶縁膜１５４を形成する。本実施例では第１
層間絶縁膜１５４として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ法により形成す
る。勿論、窒化シリコン膜と酸化シリコン膜との積層膜など珪素を含む絶縁膜を組み合わ
せて積層構造としても良い。
また、耐熱性が許せば第１層間絶縁膜１５４として、ポリイミド、アクリル、ポリアミド
、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂膜を用いることも可能
である。
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが
形成され、ソース配線１５５〜１５８と、ドレイン配線１５９〜１６２を形成する。なお
、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線１５９と１６０は電気
的に接続されている。また、図示していないが、本実施例ではこの電極を、チタン膜を１
００ｎｍ、シリコンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法
で連続して形成した３層構造の積層膜とする。（図４（Ｂ））
次に、パッシベーション膜１６３として、窒化シリコン膜、酸化シリコン膜、または窒化
酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する
。この時、膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い
、成膜後に熱処理を行うと良い。この前処理により励起された水素が第１層間絶縁膜中に
供給される。この状態で熱処理を行うことで、パッシベーション膜１６３の膜質を改善す
るとともに、第１層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性
層を水素化することができる。
また、パッシベーション膜１６３を形成した後に、さらに水素化工程を行っても良い。例
えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理
を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、ここ
で後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置におい
て、パッシベーション膜１６３に開口部を形成しておいても良い。
その後、有機樹脂からなる第２層間絶縁膜１６４を約１μmの厚さに形成する。有機樹脂
としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシク
ロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡
単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが
上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもでき
る。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成し
て形成する。
また、第２層間絶縁膜１６４の一部の層として、顔料等で着色した樹脂膜を設け、カラー
フィルターとして用いることも可能である。
次に、第２層間絶縁膜１６４上に３０ｎｍ厚の酸化シリコン膜（図示せず）を形成し、そ
の後、画素部となる領域において、酸化シリコン膜上に遮蔽膜１６５を形成する。さらに
、遮蔽膜１６５を形成する際に用いたレジストマスクを用いて、下地となっている酸化シ
リコン膜（図示せず）を除去する。
遮蔽膜１６５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃ
ｒ）、タングステン（Ｗ）から選ばれた元素でなる膜またはいずれかの元素を主成分とす
る膜で１００〜３００ｎｍの厚さに形成する。本実施例では1wt%のチタンを含有させたア
ルミニウム膜を１２５ｎｍの厚さに形成する。
なお、第２層間絶縁膜１６４上に設けた酸化シリコン膜は、この上に形成する遮蔽膜の密
着性を高めることができる。また、有機樹脂で形成された第２層間絶縁膜１６４の表面に
ＣＦ4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着
性を向上させることができる。
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線
を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成して
も良い。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第
２層間絶縁膜１６４にコンタクトホールを形成しておく必要がある。
次に、遮蔽膜１６５の表面に公知の陽極酸化法またはプラズマ酸化法（本実施例では陽極
酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物１６６を
形成する。本実施例では遮蔽膜１６５としてアルミニウムを主成分とする膜を用いるため
、酸化物１６６として酸化アルミニウム膜（アルミナ膜）が形成される。
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁
膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良
い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ま
しい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond
like carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積
層膜を用いても良い。
次に、第２層間絶縁膜１６４、パッシベーション膜１６３にドレイン配線１６２に達する
コンタクトホールを形成し、画素電極１６７を形成する。なお、画素電極１６８は隣接す
る別の画素の画素電極である。画素電極１６７、１６８は、透過型液晶表示装置とする場
合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。
本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を
１１０ｎｍの厚さにスパッタ法で形成する。
また、この時、画素電極１６７と遮蔽膜１６５とが酸化物１６６を介して重なり、保持容
量（キャハ゜シタンス・ストレーシ゛）１６９を形成する。なお、この場合、遮蔽膜１６
５をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（
データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
こうして同一基板上に、駆動回路と画素部とを有したアクティブマトリクス基板が完成す
る。なお、図４（Ｂ）においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル
型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３
０４が形成される。
なお、本実施例の工程順序は適宜変更しても構わない。どのような順序としても、最終的
に形成されるＴＦＴの構造が図４（Ｂ）のような構造であればアクティブマトリクス基板
の基本的な機能は変化せず、本発明の効果を損なうものではない。
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０２
、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、実際にはソ
ース領域またはドレイン領域の一部に１×１０20〜１×１０21atoms/cm3の濃度でリンを
含む領域が存在する。また、その領域には図３（Ｄ）の工程でゲッタリングされた触媒元
素が５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存
在する。
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ド
レイン領域２０６、そしてチャネル形成領域の片側（ドレイン領域側）に、ゲート絶縁膜
を介してゲート電極と重なったＬＤＤ領域２０７が形成される。この時、ＬＤＤ領域２０
７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート電極と全部重
なるように形成される。
また、前述のように、ＬＤＤ領域２０７はゲート電極のテーパー部の形状を反映して内部
に不純物元素（この場合はリン）の濃度勾配を有していると考えられる。即ち、ＬＤＤ領
域２０７に隣接するドレイン領域２０６に近づくにつれて（チャネル形成領域２０４から
遠ざかるにつれて）リンの濃度が高くなる。
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０８、ソース領域２０９、ド
レイン領域２１０、そしてチャネル形成領域の両側にＬＤＤ領域２１１、２１２が形成さ
れる。なお、この構造ではＬＤＤ領域２１１、２１２の一部がゲート電極１１６と重なる
ように配置されたために、ゲート絶縁膜を介してゲート電極と重なった領域と、ゲート電
極と重ならない領域が存在する。
ここで図７に示す断面図は図４（Ｂ）に示したｎチャネル型ＴＦＴ３０３を図３（Ｃ）の
工程まで作製した状態を示す拡大図である。ここに示すように、ＬＤＤ領域２１１はさら
にゲート電極１１６に重なったＬＤＤ領域２１１a、ゲート電極１１６に重ならないＬＤ
Ｄ領域２１１bに区別できる。また、前述のＬＤＤ領域２１１aには２×１０16〜５×１０
19atoms/cm3の濃度でリンが含まれるが、ＬＤＤ領域２１１bはその１〜２倍（代表的には
１．２〜１．５倍）の濃度でリンが含まれる。
また、画素ＴＦＴ３０４には、チャネル形成領域２１３、２１４、ソース領域２１５、ド
レイン領域２１６、ゲート電極に重ならないＬＤＤ領域２１７〜２２０、領域２１８、２
１９に接したｎ型不純物領域（ａ）２２１が形成される。この時、ソース領域２１５、ド
レイン領域２１６はそれぞれｎ型不純物領域（ａ）で形成され、ＬＤＤ領域２１７〜２２
０はｎ型不純物領域（ｃ）で形成される。
本実施例では、画素部および駆動回路が求める性能に応じて回路又は素子を形成するＴＦ
Ｔの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具
体的には、ｎチャネル型ＴＦＴは求める性能に応じてＬＤＤ領域の配置を異ならせ、ゲー
ト電極に重なったＬＤＤ領域またはゲート電極に重ならないＬＤＤ領域を使い分けること
によって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と低オ
フ電流動作を重視したＴＦＴ構造とを実現しうる。
さらに、ゲート電極にゲート絶縁膜を介して重なったＬＤＤ領域を形成する際、ＬＤＤ領
域内に不純物元素（本実施例ではリン）の濃度勾配を形成することで、ＬＤＤ領域の電界
緩和効果がより高まることが期待できる。
アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重
視するシフトレジスタ回路、分周波回路（信号分割回路）、レベルシフタ回路、バッファ
回路などの駆動回路に適している。即ち、チャネル形成領域の片側（ドレイン領域側）の
みにＬＤＤ領域２０７を配置することで、できるだけ抵抗成分を低減させつつホットキャ
リア対策を重視した構造となっている。これは上記回路群の場合、ソース領域とドレイン
領域の機能が変わらず、キャリア（電子）の移動する方向が一定だからである。但し、必
要に応じてチャネル形成領域の両側にゲート電極に重ならないＬＤＤ領域を配置すること
もできる。
また、ｎチャネル型ＴＦＴ３０３はホットキャリア対策と低オフ電流動作の双方を重視す
るサンプリング回路（サンプル及びホールド回路）に適している。即ち、ゲート電極に重
なったＬＤＤ領域２１１a、２１２aを配置することでホットキャリア対策とし、さらにゲ
ート電極に重ならないＬＤＤ領域２１１b、２１２bを配置することで低オフ電流動作を実
現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリア
の移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としなけ
ればならない。なお、場合によってはＬＤＤ領域２１１b、２１２bを設けない構造とする
こともありうる。
また、ｎチャネル型ＴＦＴ３０４は低オフ電流動作を重視した画素部、サンプリング回路
に適している。即ち、オフ電流値を増加させる要因となりうるゲート電極に重なったＬＤ
Ｄ領域を配置せず、ゲート電極に重ならないＬＤＤ領域のみを配置することで低オフ電流
動作を実現している。また、駆動回路に用いるＴＦＴのＬＤＤ領域よりも低い濃度のＬＤ
Ｄ領域を用いることで、多少オン電流値を犠牲にしても徹底的にオフ電流値を低減する対
策を打っている。さらに、ｎ型不純物領域（ａ）２２１はオフ電流値を低減する上で非常
に有効であることが確認されている。
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ３０２のＬＤＤ領域２０７の長
さ（幅）は０．１〜３．０μｍ、代表的には０．２〜１．５μｍとすれば良い。また、ｎ
チャネル型ＴＦＴ３０３のＬＤＤ領域２１１a、２１２aの長さ（幅）は０．１〜３．０μ
ｍ、代表的には０．２〜１．５μｍ、ＬＤＤ領域２１１b、２１２bの長さ（幅）は１．０
〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ３０４に
設けられるＬＤＤ領域２１７〜２２０の長さ（幅）は０．５〜３．５μｍ、代表的には２
．０〜２．５μｍとすれば良い。
また、ｐチャネル型ＴＦＴ３０１は自己整合（セルフアライン）的に形成され、ｎチャネ
ル型ＴＦＴ３０２〜３０４は非自己整合（ノンセルフアライン）的に形成されている点も
本発明の特徴の一つである。
また、本実施例のように保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用
いることで、必要な容量を形成するための保持容量の占有面積を少なくすることが可能で
ある。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電
極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させ
ることができる。
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出
願人による特開平１１−１３３４６３号公報や特願平１０−２５４０９７号出願に記載さ
れた保持容量の構造を用いることもできる。
[実施例２]
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図５に示すように、図４（Ｂ）の状態の基板に対し、配向膜４
０１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板４０
２には、透明導電膜からなる対向電極４０３と、配向膜４０４とを形成する。なお、対向
基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を
持って配向するようにする。そして、画素部と、駆動回路が形成されたアクティブマトリ
クス基板と対向基板とを、公知のセル組み工程によってシール材、スペーサ、パターニン
グによって設けられた樹脂膜（図示せず）などを介して貼りあわせる。その後、両基板の
間に液晶４０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の
液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装
置が完成する。
次に、このアクティブマトリクス型液晶表示装置の構成を、図８の斜視図を用いて説明す
る。尚、図８は、図１〜図４の断面構造図と対応付けるため、共通の符号を用いている。
アクティブマトリクス基板は、基板１００上に形成された画素部７０１と、走査（ゲート
）信号駆動回路７０２と、画像（ソース）信号駆動回路７０３で構成される。画素部の画
素ＴＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路
を基本として構成されている。走査信号駆動回路７０２と、画像信号駆動回路７０３はそ
れぞれゲート配線７０４とソース配線１５８で画素部７０１に接続されている。また、Ｆ
ＰＣ７０５が接続された外部入出力端子７０６からは、駆動回路の入出力端子まで入出力
信号配線７０７が設けられている。
［実施例３］
図９は、実施例２で示したアクティブマトリクス型液晶表示装置の回路構成の一例を示す
。本実施例のアクティブマトリクス基板は、画像信号駆動回路８０１、走査信号駆動回路
（Ａ）８０７、走査信号駆動回路（Ｂ）８１１、プリチャージ回路８１２、画素部８０６
を有している。なお、本明細書中において、駆動回路とは画像信号処理回路８０１および
走査信号駆動回路８０７を含めた総称である。
画像信号駆動回路８０１は、シフトレジスタ回路８０２、レベルシフタ回路８０３、バッ
ファ回路８０４、サンプリング回路８０５を備えている。また、走査信号駆動回路（Ａ）
８０７は、シフトレジスタ回路８０８、レベルシフタ回路８０９、バッファ回路８１０を
備えている。走査信号駆動回路（Ｂ）８１１も同様な構成である。
ここでシフトレジスタ回路８０２、８０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）
であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図４（Ｂ）の３０
２で示される構造が適している。
また、レベルシフタ回路８０３、８０９、バッファ回路８０４、８１０は、駆動電圧は１
４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図４（Ｂ）のｎチャネル型ＴＦ
Ｔ３０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート構造、トリ
プルゲート構造といったマルチゲート構造とすることは、各回路の信頼性を向上させる上
で有効である。
また、サンプリング回路８０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とドレイ
ン領域が反転する上、オフ電流値を低減する必要があるので、図４（Ｂ）のｎチャネル型
ＴＦＴ３０３を含むＣＭＯＳ回路が適している。なお、図４（Ｂ）ではｎチャネル型ＴＦ
Ｔしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴとを組み合わせて形成することになる。
また、画素部８０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路８０５よりもさ
らにオフ電流値が低いことを要求するので、図４（Ｂ）のｎチャネル型ＴＦＴ３０４を画
素ＴＦＴとして用いることが望ましい。
なお、本実施例の構成は、実施例１に示した作製工程に従ってＴＦＴを作製することによ
って容易に実現することができる。また、本実施例では画素部と駆動回路の構成のみ示し
ているが、実施例１の作製工程に従えば、その他にも分周波回路（信号分割回路）、Ｄ／
Ａコンバータ回路、オペアンプ回路、γ補正回路、さらにはメモリ回路やマイクロプロセ
ッサ回路などの信号処理回路（論理回路と言っても良い）を同一基板上に形成することも
可能である。
このように本願発明は、同一基板上に画素部と該画素部を駆動するための駆動回路とを少
なくとも含む半導体装置、例えば同一基板上に信号処理回路、駆動回路および画素部とを
具備した半導体装置を実現しうる。
［実施例４］
本実施例では、実施例２とは異なる構造の画素部を有するアクティブマトリクス型液晶表
示装置について図１０を用いて説明する。なお、基本的な構造は図５と同じであるので異
なる部分のみに注目して説明する。
図１０の構造では画素部を形成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）３０５の構造が実
施例２と異なる。具体的には、本実施例の場合、チャネル形成領域５１、５２とｎ型不純
物領域（ｃ）でなるＬＤＤ領域５３〜５６との間に、オフセット領域５７〜６０が形成さ
れている点で異なる。
なお、オフセット領域とは、５７〜６０で示されるようにチャネル形成領域と同一組成の
半導体領域（含まれる不純物元素がチャネル形成領域と同一であるという意味）で、ゲー
ト絶縁膜を介してゲート電極と重ならない領域を指す。このオフセット領域５７〜６０は
単なる抵抗領域として機能し、オフ電流値を低減する上で非常に効果がある。
このような構造を実現するには、例えば実施例１の図３（Ｃ）の工程においてｎ型不純物
元素を添加する前に、厚さ２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）の珪素を含
む絶縁膜６１を、ゲート配線等を覆って形成しておけば良い。
こうすることでゲート電極１１７、１１８の側壁に珪素を含む絶縁膜が形成された状態で
不純物元素が添加されるので、その部分がマスクとなってオフセット領域が形成される。
従って、こうして形成されるオフセット領域の長さは前記珪素を含む絶縁膜の膜厚にほぼ
一致し、２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）となる。
なお、本実施例の構造は実施例１の工程の一部を変更することで実現可能であり、実施例
２、３のいずれの構成とも自由に組み合わせることができる。
［実施例５］
本実施例では、実施例２とは異なる構造のアクティブマトリクス型液晶表示装置を作製し
た場合について説明する。図１１は本実施例のアクティブマトリクス型液晶表示装置の断
面構造である。なお、駆動回路及び画素部を形成するＴＦＴ構造は基本的に実施例１で説
明した構造と変わらないため、変更点に注目して説明を行うこととする。また、必要に応
じて図１〜図５で用いた符号を参照する。
図１１に示すアクティブマトリクス型液晶表示装置において特徴的な点は、駆動回路では
ゲート電極６５、６６とゲート配線６７とを異なる材料で形成する点である。具体的には
、本実施例ではゲート電極６５、６６を窒化タンタル膜とタンタル膜とを積層した積層膜
で形成し、ゲート配線６７をアルミニウム膜（アルミニウム合金膜を含む）で形成する。
ここで図１１のＡ−Ａ’で示される断面図は、図１２（Ａ）の上面図をＡ−Ａ’で切った
ときの断面を示している。また、図１２（Ａ）をＢ−Ｂ’で切った断面図が図１２（Ｂ）
に相当する。
本実施例の場合、図１２（Ａ）に示すように、ゲート電極６５、６６はさほど低い抵抗率
である必要はないため、なるべくテーパー形状を形成しやすい材料を選択すればよい。本
実施例ではそういった理由から窒化タンタル膜とタンタル膜でなる積層膜を用いている。
しかし、ゲート配線６７は長い距離にわたって信号を伝達する必要があり、なるべく抵抗
率の低い材料が望ましい。そういった理由から本実施例ではアルミニウム膜を用いている
。
なお、図１２（Ａ）、（Ｂ）に示すように、ゲート電極６５、６６の端部はゲート配線６
７と直接接続される。このとき、層間絶縁膜を用いずに、直接的に電気的接続を実現して
いるため、層間絶縁膜を形成したり、コンタクトホールを開けたりといった工程を省略で
きる。勿論この場合、ゲート電極６５、６６の表面に絶縁膜が形成されていないことが前
提となる。
このような構造は画素部においても同様であり、ゲート電極６８、６９とゲート配線７０
とを異なる材料で形成する。具体的には、ゲート電極６８、６９を窒化タンタル膜とタン
タル膜とを積層した積層膜で形成し、ゲート配線７０をアルミニウム膜（アルミニウム合
金膜を含む）で形成する。
ここで図１１のＣ−Ｃ’で示される断面図は、図１３（Ａ）の上面図をＣ−Ｃ’で切った
ときの断面を示している。また、図１３（Ａ）をＤ−Ｄ’で切った断面図が図１３（Ｂ）
に相当する。この場合においても、図１３（Ａ）、（Ｂ）に示すように、ゲート電極６８
、６９の端部はゲート配線７０と直接的に接続することができる。
また、本実施例では画素部において実施例１とは異なる構造の保持容量３０５を形成して
いる。ドレイン領域２１６と電気的に接続された半導体領域７１の上にはゲート絶縁膜と
同時に形成された保持容量を形成するための絶縁膜（以下、容量絶縁膜という）７２を介
して保持容量を形成するための電極（以下、容量電極という）７３が形成される。さらに
、容量電極７３の上には容量電極に電気的に接続された容量配線７４が形成される。なお
、７５はソース配線、７６はドレイン配線である。
また、本実施例では遮蔽膜７７をアクティブマトリクス基板には設けず、対向基板側に設
ける構造とする。
以上のような構造を実現するには、実施例１の作製工程に多少の変更を加えれば良い。ま
ず、図３（Ｃ）の工程まで終了したら、保護膜１５２を形成しないで、そのまま活性化工
程を行う。条件は実施例１と同様とする。
但し、本実施例の構造を実現するには、この熱処理工程において処理雰囲気中の酸素濃度
に十分注意を払う必要がある。本実施例ではゲート電極の形成材料であるタンタル膜が露
出した状態で熱処理を行うため、ゲート電極表面が酸化してしまうと、表面が絶縁膜で覆
われてしまう上、抵抗率が大きく増加してしまう。後述するが、表面が絶縁膜で覆われて
しまうと、後にゲート配線との接続が困難になってしまう。従って、本実施例では窒素雰
囲気中に含まれる酸素濃度が１ppm以下（好ましくは０．１ppm以下）となるようにし、電
熱炉への基板の投入及び基板の搬出は、炉内温度が１５０℃以下となった後で行うことが
望ましい。
このような条件で活性化工程（本実施例ではファーネスアニール工程）を行うと、ゲート
電極の表面は窒化されて窒化物が形成されると考えられる。しかし、絶縁膜が形成される
わけではないため、導電性を有する表面が露呈している。
そして、活性化工程が終了したら、アルミニウム膜でなるゲート配線６７、７０を形成す
る。なお、このとき、ゲート配線６７、７０以外にも駆動回路に外部からの信号を伝達す
るための入出力信号配線（図示せず）を形成しても良い。なお、本明細書中において入出
力信号配線とは、ＦＰＣ（フレキシブルプリントサーキット）等の外部入出力端子から半
導体装置の駆動回路に伝達される制御信号（スタートパルス信号、クロック信号など）や
画像情報を含む信号など、半導体回路に各種信号を伝達する入力信号配線又は出力信号配
線の総称である。
本実施例では、入出力信号配線（図８の７０７で示される配線）やゲート配線６７、６８
の形成材料としてアルミニウム、銅、若しくは銀でなる導電膜（合金を含む）を用いるこ
とによって、０．１〜１０μΩｃｍという抵抗率の低い配線を実現している。特に、アル
ミニウムは加熱するとヒロックを発生するなどの問題があるが、本実施例ではアルミニウ
ム膜にヒロックが発生するような条件の加熱処理を全て終えた後で配線を形成しているの
で問題とはならない。
なお、上述のような低抵抗な配線は入出力信号配線やゲート配線の一部といった特定の部
分に用いることが多い。特にアルミニウム膜は線幅２μm以下の微細加工が困難であるた
め、微細加工を要するゲート電極や高密度に集積化された駆動回路内部の接続配線として
は不適当である。駆動回路内部においてＴＦＴ同士を接続する短い配線やゲート電極など
は配線抵抗をさほど気にしなくて良いので、タンタル膜等でも十分に機能させることがで
きる。
なお、本実施例の構成は、実施例２〜４のいずれの構成とも自由に組み合わせることが可
能である。
［実施例６］
実施例５に示した構成において、ゲート配線としていかなる低抵抗材料を用いても良い。
具体的には、実施例５に示したアルミニウム膜以外に、銅または銅を主成分とする膜、銀
または銀を主成分とする膜、或いはそれらを組み合わせた積層膜を用いることが可能であ
る。
さらに、上記アルミニウム、銅または銀でなる薄膜に対して、チタン、窒化チタン、タン
タル、窒化タンタル、タングステン、窒化タングステン、モリブデン、ニオブ等の材料で
形成された膜を積層しても良い。積層する順序は上でも下でも良く、ゲート配線は上記低
抵抗材料を挟む３層構造としても良い。これらの膜は特にゲート配線としてアルミニウム
膜を用いる場合に有効であり、ヒロック等の発生を防止することができる。
また、上記アルミニウム、銅または銀でなる薄膜は非常に酸化されやすく絶縁不良の起こ
しやすい材料である。そのため、上記チタン等の薄膜をゲート配線の上表面に積層してお
くことで、他の配線との電気的接触を確保しやすくすることができる。
なお、本実施例の構成は実施例２〜５のいずれの構成とも自由に組み合わせることが可能
である。
［実施例７］
実施例１では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を
用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレー
ザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、６００〜６５０℃の温度
で１５〜２４時間の熱処理工程を行えば良い。即ち、６００℃を超える温度で熱処理を行
うことにより自然核が発生し、結晶化が進行する。
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例１に
示した第１アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶
構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプ
アニールを行っても良い。
以上のように、本発明に用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて
形成することができる。なお、本実施例の構成は実施例１〜６の構成と自由に組み合わせ
ることが可能である。
［実施例８］
本実施例では、実施例１とは異なる作製工程でアクティブマトリクス基板を作製する場
合について説明する。
実施例１では、特開平７−１３０６５２号公報に記載された技術を用いて結晶化工程を行
い、ソース領域及びドレイン領域の活性化と同時に、結晶化に用いた触媒元素をソース領
域及びドレイン領域中へゲッタリングする技術を用いる。
しかし他の方法として、結晶化工程からゲッタリング工程までの工程を特開平１０−２７
０３６３号公報（米国出願番号０９／０５０，１８２に対応）を用いることも可能である
。同公報に記載の技術の場合、触媒元素を用いて結晶化工程を行った後に、１５族に属す
る元素（代表的にはリン）を含む領域を選択的に形成してそこに触媒元素をゲッタリング
する。
また、他の方法として、結晶化工程からゲッタリング工程までの工程を特開平１０−２４
７７３５号公報（米国出願番号０９／０３４，０４１に対応）を用いることも可能である
。
以上のように、本発明に用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて
形成することができる。なお、本実施例の構成は実施例１〜７の構成と自由に組み合わせ
ることが可能である。
［実施例９］
本発明の構成は、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成す
る際にも実施することが可能である。即ち、三次元構造の半導体装置を実現することも可
能である。また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、
ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能であ
る。
なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが可
能である。
［実施例１０］
本願発明の構成はＥＬ表示装置に適用することも可能である。本実施例ではＥＬ表示装置
（特にアクティブマトリクス型ＥＬディスプレイ）の画素部に本願発明を実施した場合に
ついて図１４を用いて説明する。
ここでは画素内に二つのＴＦＴを形成している。９１はスイッチング素子として機能する
ＴＦＴ（以下、スイッチング用ＴＦＴという）、９２はＥＬ素子へ流す電流量を制御する
ＴＦＴ（以下、電流制御用ＴＦＴという）であり、９１はｎチャネル型ＴＦＴ、９２はｐ
チャネル型ＴＦＴで形成されている。ここでは、電流制御用ＴＦＴとしてはｐチャネル型
ＴＦＴを用いているが、ｎチャネル型ＴＦＴを用いることも可能である。
スイッチング用ＴＦＴ９１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５a〜
１５d、高濃度不純物領域１６及びチャネル形成領域１７a、１７bを含む活性層、ゲート
絶縁膜１８、ゲート電極１９a、１９b、第１層間絶縁膜２０、ソース配線２１並びにドレ
イン配線２２を有して形成される。なお、ゲート電極１９a、１９bは電気的に接続された
ダブルゲート構造となっている。
また、スイッチング用ＴＦＴ９１には保持容量（ストレーシ゛キャハ゜シタ）９３が接続
されている。保持容量９３は、ドレイン領域１４と電気的に接続された容量形成用半導体
領域２３とゲート絶縁膜１８（保持容量９３を形成する領域では容量形成用の誘電体とし
て機能する）と容量形成用電極２４とで形成される。なお、接続配線２５は、容量形成用
電極２４に固定電位（ここでは接地電位）を与えるための配線であり、ソース配線２１や
ドレイン配線２２と同時に形成される。
この時、スイッチング用ＴＦＴ９１においては、ＬＤＤ領域１５a〜１５dは、ゲート絶縁
膜１８を介してゲート電極１９a、１９bと重ならないように設ける。スイッチング用ＴＦ
Ｔ９１は、選択時にビデオ信号（画像情報を含む信号）に対応する電荷を保持容量９３へ
と蓄積する。そして非選択時は常にその電荷を保持しなければならないので、オフ電流値
による電荷漏れは極力防がなければならない。そういった意味で、スイッチング用ＴＦＴ
９１はオフ電流値を低減することを最重要課題として設計しなければならない。
次に、電流制御用ＴＦＴ９２は、ソース領域２６、ドレイン領域２７、及びチャネル形成
領域２９を含む活性層、ゲート絶縁膜１８、ゲート電極３０、第１層間絶縁膜２０、ソー
ス配線３１並びにドレイン配線３２を有して形成される。なお、ゲート電極３０はシング
ルゲート構造となっているが、ダブルゲート構造等であっても良い。
ゲート電極３０はスイッチング用ＴＦＴ９１のドレイン領域１４とドレイン配線（接続配
線とも言える）２２を介して電気的に接続されている。また、ソース配線３１は接続配線
２５と一体化して共通の電源供給線に接続している。
電流制御用ＴＦＴ９２は、ＥＬ素子９４を発光させるための電流を供給すると同時に、そ
の供給量を制御して階調表示を可能とする。
以上のように、画素内には機能に応じて異なる構造のＴＦＴが二つ配置されている。なお
、ここで示した例では、スイッチング用ＴＦＴ９１はｎチャネル型ＴＦＴ、電流制御用Ｔ
ＦＴ９２はｐチャネル型ＴＦＴでそれぞれ形成されている。ここでは、電流制御用ＴＦＴ
としてはｐチャネル型ＴＦＴを用いているが、ｎチャネル型ＴＦＴで形成することも可能
である。
また、３３はパッシベーション膜であり、窒化珪素膜若しくは窒化酸化珪素膜を用いる。
３４はカラーフィルター、３５は蛍光体（蛍光色素層ともいう）である。どちらも同色の
組み合わせで、赤（Ｒ）、緑（Ｇ）若しくは青（Ｂ）の色素を含む。カラーフィルター３
４は色純度を向上させるために設け、蛍光体３５は色変換を行うために設けられる。
なお、ＥＬ表示装置には大きく分けて四つのカラー化表示方式があり、ＲＧＢに対応した
三種類のＥＬ素子を形成する方式、白色発光のＥＬ素子とカラーフィルターを組み合わせ
た方式、青色発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方
式、陰極（対向電極）に透明電極を使用してＲＧＢに対応したＥＬ素子を重ねる方式、が
ある。
本実施例の構造は青色発光のＥＬ素子と蛍光体とを組み合わせた方式を用いた場合の例で
ある。ここではＥＬ素子９４として青色発光の発光層を用いて紫外光を含む青色領域の波
長をもつ光を形成し、その光によって蛍光体３５を励起して赤、緑若しくは青の光を発生
させる。そしてカラーフィルター３４で色純度を上げて出力する。
但し、本実施例は発光方式に関わらず実施することが可能であり、上記四つの全ての方式
を本実施例に用いることができる。
また、カラーフィルター３４、蛍光体３５を形成した後で、第２層間絶縁膜３６で平坦化
を行う。第２層間絶縁膜３６としては、有機樹脂膜が好ましく、ポリイミド、アクリル、
ＢＣＢ（ベンゾシクロブテン）等を用いると良い。勿論、十分な平坦化が可能であれば、
無機膜を用いても良い。
３７は透明導電膜でなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜３６及びパ
ッシベーション膜３３にコンタクトホールを開けた後、電流制御用ＴＦＴ９２のドレイン
配線３２に接続されるように形成される。
画素電極３７の上には、順次ＥＬ層（有機材料が好ましい）３８、陰極３９、保護電極４
０が形成される。ＥＬ層３８は単層又は積層構造で用いられるが、積層構造で用いられる
場合が多い。発光層以外に電子輸送層や正孔輸送層を組み合わせて様々な積層構造が提案
されているが、本願発明はいずれの構造であっても良い。
また、陰極３９としては、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若
しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ電極を用いれば良い
。また、保護電極４０は陰極３９を外部の湿気から保護膜するために設けられる電極であ
り、アルミニウム（Ａｌ）若しくは銀（Ａｇ）を含む材料が用いられる。
なお、ＥＬ層３８及び陰極３９は大気解放せずに連続形成することが望ましい。即ち、Ｅ
Ｌ層や陰極がどのような積層構造であっても全て連続形成することが望ましい。これはＥ
Ｌ層として有機材料を用いる場合、水分に非常に弱いため、大気解放した時の吸湿を避け
るためである。さらに、ＥＬ層３８及び陰極３９だけでなく、その上の保護電極４０まで
連続形成するとさらに良い。
本実施例のＥＬ表示装置は以上のような構造の画素からなる画素部を有し、画素内におい
て機能に応じて構造の異なるＴＦＴが配置されている。これによりオフ電流値の十分に低
いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとが同じ画素内
に形成でき、高い信頼性を有し、良好な画像表示が可能なＥＬ表示装置が形成できる。
また、本願発明の構成は駆動回路部と画素部とを同一基板上に形成したアクティブマトリ
クス型ＥＬ表示装置についても同様のことが言える。即ち、駆動回路部と画素部とに関わ
らず、回路若しくは素子が求める機能に応じて異なる構造のＴＦＴを配置する点が本願発
明の主旨に他ならない。
なお、本実施例の型ＥＬ表示装置に対して、実施例１、３〜８のいずれの構成を組み合わ
せても良い。
［実施例１１］
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そ
のような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液
晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合
液晶）が挙げられる。
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized
Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray
-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Anti
ferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID9
7DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid cry
stals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることができる。
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘
電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）に
はＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２
．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。そのため、画素部用の
電源電圧が５〜８Ｖ程度で済む場合があり、駆動回路と画素部を同じ電源電圧で動作させ
る可能性が示唆されている。即ち、液晶表示装置全体の低消費電力化を図ることができる
。
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をも
つ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘
電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表
示装置を実現することが可能である。
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が
高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素
に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強
誘電性混合液晶を用いるのが好ましい。そういった意味で実施例１の図４（Ｂ）で示した
保持容量は小さい面積で大きな容量を蓄積することができるので好ましい。
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレ
イとして用いることが有効であることは言うまでもない。
また、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが可
能である。
［実施例１２］
本発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマ
トリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス
型ＥＣ表示装置）に用いることができる。即ち、それら電気光学装置を表示部として組み
込んだ電子機器（電子デバイス若しくは電子製品）全てに本発明を実施できる。
その様な電子機器としては、液晶ディスプレイ、ビデオカメラ、デジタルスチルカメラ、
プロジェクター（リア型またはフロント型）、ゴーグル型ディスプレイ（ヘッドマウント
ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイ
ルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的
にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディス
ク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）
などが挙げられる。それら半導体装置の例を図１５に示す。
図１５（Ａ）はパーソナルコンピュータであり、本体２００１、受像部２００２、表示部
２００３、キーボード２００４等で構成される。本願発明は表示部２００３に用いること
ができる。
図１５（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０
３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等で構成される。本願
発明を表示部２１０２に用いることができる。
図１５（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示部２２０２、アーム
部２２０３等で構成される。本発明は表示部２２０２に用いることができる。
図１５（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ２３０３、
表示部（ａ）２３０４、表示部（ｂ）２３０５等で構成される。表示部（ａ）は主として
画像情報を表示し、表示部（ｂ）は主として文字情報を表示するが、本発明はこれら表示
部（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては
、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
図１５（Ｅ）はフロント型プロジェクターであり、本体２４０１、光源、光学系レンズ及
び表示装置を含む光学エンジン２４０２等で構成され、スクリーン２４０３に画像を表示
することができる。本発明は光学エンジン２４０２に内蔵される表示装置（図示せず）に
用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透
過型表示装置であっても反射型表示装置であっても良い。
図１５（Ｆ）はリア型プロジェクターであり、本体２５０１、光源、光学系レンズ及び表
示装置を含む光学エンジン２４０２、光源２５０２、リフレクター２５０３、２５０４、
スクリーン２５０５等で構成される。本発明は光学エンジン２５０２に内蔵される表示装
置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる
方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせから
なる構成を用いても実現することができる。
［実施例１３］
本実施例は、実施例１に示した電極および配線、即ち断面がテーパー形状を有するゲート
電極及びゲート電極の形成方法の一例を説明する。
まず、窒化酸化シリコン膜からなるゲート絶縁膜を形成し、その上にスパッタ法により金
属積層膜を形成した。本実施例では純度が６Ｎ以上のタングステンターゲットを用いた。
また、スパッタガスとしてはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）
等の単体ガスまたはそれらの混合ガスを用いればよい。なお、スパッタパワー、ガスの圧
力、基板温度等の成膜条件は適宜実施者が制御すればよい。なお、上記金属積層膜は下層
にＷＮｘ（但し、０＜ｘ＜１）で示される窒化タングステン膜を有し、上層にタングステ
ン膜を有している。
こうして得られた金属積層膜は、不純物元素がほとんど含まれておらず、特に酸素の含有
量は３０ｐｐｍ以下とすることができ、電気抵抗率は２０μΩ・ｃｍ以下、代表的には、
６μ〜１５μΩ・ｃｍとすることができる。また、膜の応力は、−５×１０9〜５×１０9
ｄｙｎ／ｃｍ2とすることができる。
次いで、所望のゲート配線パターンを得るためのレジストマスクパターン（膜厚：１．５
μｍ）を形成する。
次いで、本実施例では、上記金属積層膜のパターニングに高密度プラズマを使用するＩＣ
Ｐ（Inductively Coupled Plasma）エッチング装置を使用してエッチングを行ない、断面
がテーパー形状を有するゲート電極及びゲート電極を形成した。
ここで、ＩＣＰドライエッチング装置プラズマ生成機構について図１７を用いて詳細に説
明する。
図１７にエッチングチャンバーの簡略構造図を示す。チャンバー上部の石英板１上にアン
テナコイル２を配置し、マッチングボックス３を介してＲＦ電源４に接続されている。ま
た、対向に配置された基板側の下部電極５にもマッチングボックス６を介してＲＦ電源７
が接続されている。
基板上方のアンテナコイル２にＲＦ電流が印加されると、アンテナコイル２にＲＦ電流Ｊ
がα方向に流れ、Ｚ方向に磁界Ｂが発生する。
Figure 0004637948
ファラデーの電磁誘導の法則に従い、α方向に誘導電界Ｅが生じる。
Figure 0004637948
この誘導電界Ｅで電子がα方向に加速されガス分子と衝突し、プラズマが生成される。誘
導電界の方向がα方向なので、荷電粒子がエッチングチャンバー壁や、基板に衝突して電
荷を消失する確率が低くなる。従って、１Ｐａ程度の低圧力でも高密度のプラズマを発生
させることができる。また、下流へは、磁界Ｂがほとんどないので、シート状に広がった
高密度プラズマ領域となる。
アンテナコイル２（ＩＣＰパワーが印加される）と基板側の下部電極５（バイアスパワー
が印加される）のそれぞれに印加するＲＦパワーを調節することによってプラズマ密度と
自己バイアス電圧を独立に制御することが可能である。また、被エッチング膜に応じて異
なる周波数のＲＦパワーを印加できる。
ＩＣＰエッチング装置で高密度プラズマを得るためには、アンテナコイル２に流れるＲＦ
電流Ｊを低損失で流す必要があり、大面積化するためには、アンテナコイル２のインダク
タンスを低下させなければならない。そのために図１８に示したようにアンテナを分割し
たマルチスパイラルコイル８２のＩＣＰエッチング装置が開発された。図１８中の８１は
石英板、８３、８６はマッチングボックス、８４、８７はＲＦ電源である。また、チャン
バーの底部には、基板８８を保持する下部電極８５が絶縁体８９を介して設けられている
。
本実施例は、様々なＩＣＰエッチング装置の中でも特に、マルチスパイラルコイル方式の
ＩＣＰエッチング装置を用いることで所望のテーパー角θを有する配線を形成した。
所望のテーパー角θを得るため、本実施例では、ＩＣＰエッチング装置のバイアスパワー
密度を調節する。図１９は、テーパー角θのバイアスパワー依存性を示した図である。図
１９に示したように、バイアスパワー密度に応じてテーパー角θを制御することができる
。
また、エッチングガス（ＣＦ4とＣｌ2の混合ガス）のＣＦ4の流量比を調節してもよい。
図２０はテーパー角θとＣＦ4の流量比依存性を示した図である。ＣＦ4の流量比を大きく
すればタングステンとレジストとの選択比が大きくなり、配線のテーパー角θを大きくす
ることができる。
また、テーパー角θはタングステンとレジストの選択比に依存していると考えられる。図
２１にタングステンとレジストの選択比とテーパー角θとの依存性を示した。
このようにＩＣＰエッチング装置を用いて、バイアスパワー密度や反応ガス流量比を適宜
決定することで、極めて容易に所望のテーパー角θ＝３〜４０°（好ましくは５〜３５°
より好ましくは７〜２０°）を有するゲート電極および配線を形成することができた。
ここでは、Ｗ膜を一例として示したが、一般に知られている耐熱性導電性材料（Ｔａ、Ｔ
ｉ、Ｍｏ、Ｃｒ、Ｎｂ、Ｓｉ等）についてＩＣＰエッチング装置を用いると、容易にパタ
ーンの端部をテーパー形状として加工することができる。
また、上記ドライエッチングに用いるエッチングガスとしてＣＦ4（四フッ化炭素ガス）
とＣｌ2ガスとの混合ガスを用いたが、特に限定されず、例えば、Ｃ2Ｆ6、またはＣ4Ｆ8
から選ばれたフッ素を含む反応ガスとＣｌ2、ＳｉＣｌ4、またはＢＣｌ3から選ばれた塩
素を含むガスとの混合ガスを用いることも可能である。
以降の工程は、実施例１に従えば、半導体装置が完成する。
なお、本実施例の構成は、実施例１〜１２のいずれの構成とも自由に組み合わせることが
可能である。
画素部と駆動回路の作製工程を示す図。 画素部と駆動回路の作製工程を示す図。 画素部と駆動回路の作製工程を示す図。 画素部と駆動回路の作製工程を示す図。 アクティブマトリクス型液晶表示装置の断面構造図。 ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。 ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。 アクティブマトリクス型液晶表示装置の斜視図。 アクティブマトリクス型液晶表示装置の回路ブロック図。 アクティブマトリクス型液晶表示装置の断面構造図。 アクティブマトリクス型液晶表示装置の断面構造図。 ＣＭＯＳ回路の構造を示す図。 画素部の構造を示す図。 ＥＬ表示装置の構成を示す図。 電子機器の一例を示す図。 ＬＤＤ領域を形成した際のシミュレーション結果を示す図。 ＩＣＰエッチング装置のプラズマ生成機構を示す図。 マルチスパイラルコイル方式のＩＣＰエッチング装置を示す図。 テーパー角θのバイアスパワー依存性を示す図。 テーパー角θとＣＦ4の流量比依存性を示す図。 テーパー角θと（Ｗ／レジスト）選択比依存性を示す図。
符号の説明
１００ 基板
１０１ 下地膜
１０２ 結晶質半導体膜
１０３ 結晶質半導体膜
１０４ 保護膜
１０５ レジストマスク
１０６ ｐ型不純物領域（ｂ）
１０７〜１１０ 活性層
１１１ ゲート絶縁膜
１１２ 導電膜
１１３a〜１１３e レジストマスク
１１４〜１１８ ゲート電極
１１９a、１１９b、１１９ｃ レジストマスク
１２０〜１２２ ｎ型不純物領域（ｂ）
１２３，１２４ ｐ型不純物領域（ｂ）
１２５〜１２９ ゲート絶縁膜
１３０a〜１３０d レジストマスク
１３１〜１３９ ｎ型不純物領域（ａ）
１４０ レジストマスク
１４１、１４２ ｐ型不純物領域（ａ）
１４３〜１４６ ｎ型不純物領域（ｃ）
１４７ 保護膜
１４８〜１５２ チャネル形成領域
１５４ 第１層間絶縁膜
１５５〜１５８ ソース配線
１５９〜１６２ ドレイン配線
１６３ パッシベーション膜
１６４ 第２層間絶縁膜
１６５ 遮蔽膜
１６６ 酸化物
１６７、１６８ 画素電極
１６９ 保持容量
２０１、２０４、２０８、２１３、２１４ チャネル形成領域
２０２、２０５、２０９、２１５ ソース領域
２０３、２０６、２１０、２１６ ドレイン領域
２０７、２１１a、２１２a ゲート電極に重なったＬＤＤ領域
２１１b、２１２b、２１７〜２２０ ゲート電極に重ならないＬＤＤ領域
２２１ ｎ型不純物領域（ａ）

Claims (8)

  1. スイッチング用の第１の薄膜トランジスタと、電流制御用の第２の薄膜トランジスタと、発光素子とを有する画素部と、第３の薄膜トランジスタを有する駆動回路を有し、
    前記第１の薄膜トランジスタは、第１の半導体層と、前記第１の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１のゲート電極とを有し、
    前記第２の薄膜トランジスタは、第２の半導体層と、前記第２の半導体層上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第２のゲート電極とを有し、
    前記第１の半導体層は、第１のチャネル形成領域、一対の第１の不純物領域、及び一対の第２の不純物領域を有し、
    前記第２の半導体層は、第２のチャネル形成領域、及び一対の第３の不純物領域を有し、
    前記第１および第２の不純物領域は、ｎ型を示し、
    前記第３の不純物領域は、ｐ型を示し、
    一対の前記第１の不純物領域は、前記第１のチャネル形成領域を間に挟んで設けられ、
    一対の前記第２の不純物領域は、前記第１のチャネル形成領域及び一対の前記第１の不純物領域を間に挟んで設けられ、
    一対の前記第３の不純物領域は、前記第２のチャネル形成領域を間に挟んで設けられ、
    前記第１の不純物領域は、前記第１のゲート電極と重ならず、
    前記第２の不純物領域は、前記第１の不純物領域よりもｎ型を付与する不純物の濃度が高く、
    前記第３の薄膜トランジスタは、第３の半導体層と、前記第３の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第３のゲート電極とを有し、
    前記第１乃至第３のゲート電極は端部にテーパー部を有し、
    前記３の半導体層は、第３のチャネル形成領域、一対の第４の不純物領域、一対の第５の不純物領域、および一対の第６の不純物領域を有し、
    前記第４乃至第６の不純物領域は、ｎ型を付与する不純物元素を含み、
    一対の前記第４の不純物領域は、前記第３のチャネル形成領域を間に挟んで設けられ、
    一対の前記第５の不純物領域は、前記第３のチャネル形成領域及び一対の前記第４の不純物領域を間に挟んで設けられ、
    一対の前記第６の不純物領域は、前記第３のチャネル形成領域、一対の前記第４の不純物領域、及び一対の前記第５の不純物領域を間に挟んで設けられ、
    前記第４の不純物領域は、前記第３のゲート電極のテーパー部と重なり、
    前記第５の不純物領域は、前記第３のゲート電極と重ならず、
    前記第６の不純物領域は、前記第４の不純物領域及び前記第５の不純物領域よりも前記不純物元素の濃度が高いことを特徴とする半導体装置。
  2. 請求項１において、前記第１乃至第３のゲート電極のテーパー部の側面と前記ゲート絶縁膜とがなす角度は、３度以上４０度以下であることを特徴とする半導体装置。
  3. 請求項１または２において、前記第１のゲート電極はマルチゲート構造であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、前記第１のゲート電極及び前記第２のゲート電極は、タンタル、クロム、もしくはタングステンから選ばれた元素を含む金属膜、前記元素を主成分とする金属化合物膜、前記元素を含む合金膜、または当該膜を積層した積層膜で形成されることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、前記第１のゲート電極及び前記第２のゲート電極は、導電性を有するシリコンからなることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一に記載の半導体装置は、エレクトロルミネセンス表示装置であることを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一に記載の半導体装置を有することを特徴とする電子機器。
  8. 請求項７において、前記電子機器は、ビデオカメラ、デジタルスチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末、モバイルコンピュータ、携帯電話、電子書籍、または記録媒体を備えた画像再生装置であることを特徴とする電子機器。
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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777716B1 (en) 1999-02-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of manufacturing therefor
US6576926B1 (en) * 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
US6858898B1 (en) * 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6346730B1 (en) 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
US6461899B1 (en) * 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
EP1049167A3 (en) * 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN1263159C (zh) * 1999-06-02 2006-07-05 株式会社半导体能源研究所 半导体器件及其制造方法
TW527735B (en) * 1999-06-04 2003-04-11 Semiconductor Energy Lab Electro-optical device
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
TW516244B (en) 1999-09-17 2003-01-01 Semiconductor Energy Lab EL display device and method for manufacturing the same
JP3538084B2 (ja) * 1999-09-17 2004-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2001313384A (ja) * 2000-04-28 2001-11-09 Shimadzu Corp 放射線検出器
TWI286338B (en) * 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6872604B2 (en) * 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4717295B2 (ja) * 2000-10-04 2011-07-06 株式会社半導体エネルギー研究所 ドライエッチング装置及びエッチング方法
JP4954366B2 (ja) * 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI221645B (en) * 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) * 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
SG118117A1 (en) * 2001-02-28 2006-01-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US7052943B2 (en) * 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
SG142160A1 (en) * 2001-03-19 2008-05-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6850080B2 (en) * 2001-03-19 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Inspection method and inspection apparatus
US6812081B2 (en) * 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
US7112844B2 (en) 2001-04-19 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW588570B (en) * 2001-06-18 2004-05-21 Semiconductor Energy Lab Light emitting device and method of fabricating the same
JP4267266B2 (ja) * 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
US6902960B2 (en) * 2002-11-14 2005-06-07 Sharp Laboratories Of America, Inc. Oxide interface and a method for fabricating oxide thin films
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
WO2004058850A1 (ja) 2002-12-25 2004-07-15 Semiconductor Energy Laboratory Co., Ltd. 高分子化合物、電界発光素子及び発光装置
KR100570974B1 (ko) * 2003-06-25 2006-04-13 삼성에스디아이 주식회사 박막 트랜지스터
KR100635048B1 (ko) * 2003-11-25 2006-10-17 삼성에스디아이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치
KR100685239B1 (ko) * 2004-01-29 2007-02-22 가시오게산키 가부시키가이샤 트랜지스터어레이 및 그 제조방법 및 화상처리장치
JP4519512B2 (ja) * 2004-04-28 2010-08-04 株式会社半導体エネルギー研究所 半導体装置の作製方法、除去方法
US7319236B2 (en) * 2004-05-21 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7453258B2 (en) * 2004-09-09 2008-11-18 Formfactor, Inc. Method and apparatus for remotely buffering test channels
US7547627B2 (en) * 2004-11-29 2009-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20060270066A1 (en) * 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
US8318554B2 (en) * 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
US7410839B2 (en) * 2005-04-28 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US7785947B2 (en) * 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
US7579220B2 (en) * 2005-05-20 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method
US7829394B2 (en) * 2005-05-26 2010-11-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7914971B2 (en) * 2005-08-12 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Light exposure mask and method for manufacturing semiconductor device using the same
US7524593B2 (en) * 2005-08-12 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Exposure mask
US7224021B2 (en) * 2005-09-09 2007-05-29 International Business Machines Corporation MOSFET with high angle sidewall gate and contacts for reduced miller capacitance
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
JP5231719B2 (ja) * 2006-03-30 2013-07-10 富士通株式会社 電界効果トランジスタの製造方法
KR20070109192A (ko) * 2006-05-10 2007-11-15 삼성전자주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 장치
US7781768B2 (en) 2006-06-29 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and electronic device having the same
TW200805866A (en) * 2006-07-04 2008-01-16 Powertech Ind Ltd Charger for current socket and power transmission method
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US7416605B2 (en) 2007-01-08 2008-08-26 Freescale Semiconductor, Inc. Anneal of epitaxial layer in a semiconductor device
JP5205012B2 (ja) * 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
WO2011004723A1 (en) 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
KR101707433B1 (ko) 2009-09-04 2017-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
EP2494595A4 (en) * 2009-10-30 2015-08-26 Semiconductor Energy Lab SEMICONDUCTOR DEVICE
US8598006B2 (en) * 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
JP5594084B2 (ja) * 2010-11-19 2014-09-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP6077280B2 (ja) * 2011-11-29 2017-02-08 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP6135999B2 (ja) * 2012-04-10 2017-05-31 三菱瓦斯化学株式会社 銅およびモリブデンを含む多層膜のエッチングに使用される液体組成物、およびそれを用いたエッチング方法
KR102368865B1 (ko) 2012-07-20 2022-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
KR20150015071A (ko) 2013-07-31 2015-02-10 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 갖는 표시장치 및 이의 제조방법
US10062493B2 (en) * 2013-11-26 2018-08-28 Samsung Electro-Mechanics Co., Ltd. Electronic component and circuit board having the same mounted thereon
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5799132B2 (ja) * 2014-05-02 2015-10-21 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器
WO2016092960A1 (ja) * 2014-12-08 2016-06-16 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
KR102568776B1 (ko) 2016-03-28 2023-08-22 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6797042B2 (ja) * 2017-02-02 2020-12-09 株式会社ジャパンディスプレイ 表示装置
KR20200088961A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치, 이를 포함하는 표시 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333948A (ja) * 1993-05-25 1994-12-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製法
JPH06349856A (ja) * 1993-03-18 1994-12-22 Gold Star Electron Co Ltd 薄膜トランジスタ及びその製造方法
JPH09166788A (ja) * 1995-12-15 1997-06-24 Sanyo Electric Co Ltd 薄膜トランジスタ
WO1998013811A1 (en) * 1996-09-26 1998-04-02 Seiko Epson Corporation Display device
JPH10125928A (ja) * 1996-10-23 1998-05-15 Semiconductor Energy Lab Co Ltd 半導体集積回路及びその作製方法
JPH10161564A (ja) * 1996-11-28 1998-06-19 Casio Comput Co Ltd 表示装置
JPH1197702A (ja) * 1997-09-19 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11231805A (ja) * 1998-02-10 1999-08-27 Sanyo Electric Co Ltd 表示装置

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394182A (en) * 1981-10-14 1983-07-19 Rockwell International Corporation Microelectronic shadow masking process for reducing punchthrough
JPH0425076A (ja) * 1990-05-16 1992-01-28 Sony Corp 薄膜トランジスタ
JP2650543B2 (ja) 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
EP0588370A3 (en) * 1992-09-18 1994-06-08 Matsushita Electric Ind Co Ltd Manufacturing method of thin film transistor and semiconductor device utilized for liquid crystal display
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
US5821622A (en) * 1993-03-12 1998-10-13 Kabushiki Kaisha Toshiba Liquid crystal display device
US5830787A (en) * 1993-03-18 1998-11-03 Lg Semicon Co., Ltd. Method for fabricating a thin film transistor
US5594569A (en) 1993-07-22 1997-01-14 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal electro-optical apparatus and method of manufacturing the same
TW297142B (ja) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JP3212060B2 (ja) 1993-09-20 2001-09-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JP3132310B2 (ja) * 1994-11-18 2001-02-05 株式会社日立製作所 アクティブマトリクス型液晶表示装置
JPH0955508A (ja) 1995-08-10 1997-02-25 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法
JP2996159B2 (ja) * 1995-10-26 1999-12-27 ヤマハ株式会社 ドライエッチング方法
JPH09139358A (ja) * 1995-11-13 1997-05-27 Sony Corp 半導体装置の製造方法
US5612157A (en) * 1996-01-11 1997-03-18 Xerox Corporation Charge blocking layer for electrophotographic imaging member
KR970064327A (ko) 1996-02-27 1997-09-12 모리시다 요이치 고주파 전력 인가장치, 플라즈마 발생장치, 플라즈마 처리장치, 고주파 전력 인가방법, 플라즈마 발생방법 및 플라즈마 처리방법
JP3208079B2 (ja) 1996-02-27 2001-09-10 松下電器産業株式会社 高周波電力印加装置及びプラズマ処理装置
JP3574270B2 (ja) 1996-04-17 2004-10-06 三菱電機株式会社 Ａｌテーパドライエッチング方法
US6159811A (en) * 1996-05-15 2000-12-12 Samsung Electronics Co., Ltd. Methods for patterning microelectronic structures using chlorine, oxygen, and fluorine
JP3291679B2 (ja) 1996-05-23 2002-06-10 三菱マテリアル株式会社 半導体装置用金合金細線
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
JP3809681B2 (ja) 1996-08-27 2006-08-16 セイコーエプソン株式会社 剥離方法
JP3305961B2 (ja) * 1996-09-26 2002-07-24 株式会社東芝 多結晶シリコン薄膜トランジスタの製造方法
US6262438B1 (en) * 1996-11-04 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Active matrix type display circuit and method of manufacturing the same
EP0845812B1 (en) 1996-11-28 2009-10-28 Casio Computer Co., Ltd. Display apparatus
JP4086925B2 (ja) * 1996-12-27 2008-05-14 株式会社半導体エネルギー研究所 アクティブマトリクスディスプレイ
US6088070A (en) 1997-01-17 2000-07-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode
JP3765902B2 (ja) * 1997-02-19 2006-04-12 株式会社半導体エネルギー研究所 半導体装置の作製方法および電子デバイスの作製方法
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3032801B2 (ja) 1997-03-03 2000-04-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10254097A (ja) 1997-03-14 1998-09-25 Matsushita Electric Ind Co Ltd 使い切りカメラ
TW376547B (en) * 1997-03-27 1999-12-11 Matsushita Electric Ind Co Ltd Method and apparatus for plasma processing
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3667493B2 (ja) * 1997-05-06 2005-07-06 ヤマハ株式会社 半導体装置の製造方法
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
JP3939399B2 (ja) * 1997-07-22 2007-07-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH1168103A (ja) * 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体装置の製造方法
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
JP3599972B2 (ja) * 1997-09-30 2004-12-08 三洋電機株式会社 薄膜トランジスタの製造方法
JPH11111998A (ja) * 1997-10-06 1999-04-23 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
TWI226470B (en) * 1998-01-19 2005-01-11 Hitachi Ltd LCD device
JPH11233769A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3846016B2 (ja) * 1998-03-18 2006-11-15 ヤマハ株式会社 電子シェーディングダメージの測定方法
JP3883706B2 (ja) * 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
US6313481B1 (en) 1998-08-06 2001-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
JP2000113807A (ja) * 1998-10-07 2000-04-21 Yamaha Corp 電界放射型素子の製造方法
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6512271B1 (en) 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4159712B2 (ja) 1998-11-17 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、アクティブマトリクス型表示装置、液晶表示装置、エレクトロルミネッセンス表示装置、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4159713B2 (ja) 1998-11-25 2008-10-01 株式会社半導体エネルギー研究所 半導体装置
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7235810B1 (en) * 1998-12-03 2007-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6259138B1 (en) * 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
EP1020920B1 (en) 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
EP1041641B1 (en) * 1999-03-26 2015-11-04 Semiconductor Energy Laboratory Co., Ltd. A method for manufacturing an electrooptical device
US6399988B1 (en) 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
JP4115654B2 (ja) 1999-04-30 2008-07-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1049167A3 (en) * 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6541294B1 (en) * 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
KR100313909B1 (ko) * 1999-11-22 2001-11-17 구자홍 적외선 센서 및 그 제조방법
JP2006310508A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349856A (ja) * 1993-03-18 1994-12-22 Gold Star Electron Co Ltd 薄膜トランジスタ及びその製造方法
JPH06333948A (ja) * 1993-05-25 1994-12-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製法
JPH09166788A (ja) * 1995-12-15 1997-06-24 Sanyo Electric Co Ltd 薄膜トランジスタ
WO1998013811A1 (en) * 1996-09-26 1998-04-02 Seiko Epson Corporation Display device
JPH10125928A (ja) * 1996-10-23 1998-05-15 Semiconductor Energy Lab Co Ltd 半導体集積回路及びその作製方法
JPH10161564A (ja) * 1996-11-28 1998-06-19 Casio Comput Co Ltd 表示装置
JPH1197702A (ja) * 1997-09-19 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11231805A (ja) * 1998-02-10 1999-08-27 Sanyo Electric Co Ltd 表示装置

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