JP3883706B2 - エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 - Google Patents
エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 Download PDFInfo
- Publication number
- JP3883706B2 JP3883706B2 JP21806398A JP21806398A JP3883706B2 JP 3883706 B2 JP3883706 B2 JP 3883706B2 JP 21806398 A JP21806398 A JP 21806398A JP 21806398 A JP21806398 A JP 21806398A JP 3883706 B2 JP3883706 B2 JP 3883706B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- resist pattern
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005530 etching Methods 0.000 title claims description 90
- 239000000758 substrate Substances 0.000 title claims description 49
- 238000000034 method Methods 0.000 title claims description 35
- 239000010409 thin film Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000011159 matrix material Substances 0.000 title claims description 15
- 239000010408 film Substances 0.000 claims description 129
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 50
- 239000012535 impurity Substances 0.000 claims description 48
- 229910000838 Al alloy Inorganic materials 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 42
- 238000005468 ion implantation Methods 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 14
- 238000001039 wet etching Methods 0.000 claims description 14
- 239000007864 aqueous solution Substances 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 12
- 230000001133 acceleration Effects 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 184
- 239000011229 interlayer Substances 0.000 description 20
- 239000002184 metal Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000011521 glass Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000004380 ashing Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000001994 activation Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- KCXVZYZYPLLWCC-UHFFFAOYSA-N EDTA Chemical compound OC(=O)CN(CC(O)=O)CCN(CC(O)=O)CC(O)=O KCXVZYZYPLLWCC-UHFFFAOYSA-N 0.000 description 3
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- 239000010407 anodic oxide Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 229940071106 ethylenediaminetetraacetate Drugs 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- ing And Chemical Polishing (AREA)
- Weting (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、エッチング、薄膜トランジスタマトリックス基板およびその製造方法に関する。
【０００２】
【従来の技術】
エッチング方法としてウエットエッチング、ドライエッチングが知られている。ウエットエッチングは、液体をエッチャントとして用いるエッチングであり、その多くはマスク下の領域も横方向からエッチング（サイドエッチング）する性質を有する。ドライエッチングは、ガスをエッチャントとして用いるエッチングであり、マスク下の領域もエッチングする等方性エッチングと、マスク外に露出した領域のみをほぼ一方向にエッチングする異方性エッチングとを含む。種々のエッチングが目的に応じて使い分けられている。
【０００３】
アクティブマトリックス液晶ディスプレイは、画素毎にスイッチング用薄膜トランジスタを有し、画素電極に所望の電圧を蓄積することができる。たとえば、ガラス等の透明基板上に互いに交差する２群のバスラインが形成され、各交点に薄膜トランジスタと画素電極とを有する画素が形成される。１群のバスラインは薄膜トランジスタのゲート電極に接続され、各々１行の画素を選択する。他の群のバスラインは、１行分の画像情報を電圧の形態で選択された１行の画素に伝達する。
【０００４】
画素電極に所望の電圧を十分長時間蓄積するためには、薄膜トランジスタはオフ時のリーク電流が十分低い優れたオフ特性を有することが望まれる。書き換え時に短期間で画素電極の電圧を所望の電圧に設定するためには、薄膜トランジスタはオン時の抵抗が十分低い優れたオン特性を有することが望まれる。
【０００５】
薄膜トランジスタの構造として種々のものが知られているが、以下チャネルを形成する半導体層がガラス基板上に形成され、その上にゲート絶縁膜、ゲート電極が形成される構造を例にとる。
【０００６】
絶縁基板上に、各薄膜トランジスタを作成するための半導体層の島状パターンを形成し、その上にゲート絶縁膜、ゲート層を成膜する。ゲート層上にレジストパターンを形成し、ゲート電極（およびゲート配線）のパターニングを行った後、ゲート電極をマスクとして半導体層にイオン注入を行う。このような工程によれば、１枚のマスクでゲート電極層のパターニングとイオン注入時のマスクを形成することができる。
【０００７】
ゲート電極のパターニングと同時にゲート絶縁膜もパターニングすれば、ゲート電極より外側の半導体層が剥き出しになり、イオン注入の効率を上げることができる。
【０００８】
しかしながら、ゲート電極層とゲート絶縁膜を同一形状にパターニングすると、段差が高くなる。配線領域を狭くしようとすると、ゲート電極層の厚さは厚くなり、段差はますます高くなる。高い段差部においては、その上に形成する層間絶縁膜、他の配線層の段差被覆性が低下し、層間絶縁膜にクラックが生じたり、配線の断線や層間短絡が発生し易くなる。
【０００９】
ゲート電極の側方にゲート絶縁膜を張り出し、このゲート絶縁膜を介してイオン注入を行うことにより、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の低不純物濃度領域を形成する技術が提案されている。例えば、ゲート電極層の側方に陽極酸化膜を形成し、これをマスクとしてゲート絶縁膜をエッチングし、露出した半導体層にイオン注入を行うことにより高不純物濃度のソース／ドレイン領域を形成し、陽極酸化膜を除去した後、再びイオン注入を行ってゲート絶縁膜下に低不純物濃度領域をイオン注入する。
【００１０】
この場合にも、ゲート電極層が厚くなると、段差が高くなり、上層配線の段差被覆性が劣化してしまう。また、ゲート電極の陽極酸化膜をマスクとしてゲート絶縁膜をエッチングすると、導電性物質の堆積物がゲート絶縁膜側壁上に堆積され易い。このような導電性堆積物は、その後の熱処理等により針状に成長しやすく、上層配線の段差被覆性を劣化させてしまう。
【００１１】
【発明が解決しようとする課題】
積層構造を作成する場合、上層の段差被覆性を改善するためには、段差を緩和することが望まれる。しかしながら、ガラス基板等の絶縁基板上に薄膜トランジスタ回路を作成する場合、段差を緩和する技術は十分開発されているとは言えない。
【００１２】
多結晶半導体を用いた薄膜トランジスタにおいて、オフ時のリーク電流を低減し、オン時のホットキャリアによるゲート絶縁膜のダメージを低減するためには、ＬＤＤ構造やオフセット構造を採用することが望まれる。しかしながら、これらの構造を採用するために、工程数が増大し、マスク数画増加すると、薄膜トランジスタ回路の製造コストが上昇してしまう。
【００１３】
本発明の目的は、段差を緩和することのできるエッチング方法を提供することである。
【００１４】
本発明の他の目的は、段差被覆性に優れた薄膜トランジスタマトリックス基板の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明の一観点によれば、（ａ）下地表面上にＡｌまたはＡｌ合金の層を形成する工程と、（ｂ）前記ＡｌまたはＡｌ合金の層の表面をＴＭＡＨで処理する工程と、（ｃ）前記ＴＭＡＨで処理したＡｌまたはＡｌ合金の層の表面上にレジストパターンを形成する工程と、（ｄ）前記レジストパターンをエッチングマスクとして用い、前記ＡｌまたはＡｌ合金の層を順テーパの側壁を形成しつつウエットエッチングする工程とを含み、かつ、前記工程（ｃ）は、前記ＡｌまたはＡｌ合金の層の上にレジスト層を塗布するサブ工程と、前記レジスト層を選択的に露光するサブ工程と、前記露光されたレジスト層を現像してレジストパターンを形成するサブ工程と、前記レジストパターンをポストベークするサブ工程とを含み、かつ、前記レジストパターンをポストベークするサブ工程は、前記レジストパターンを６０℃〜１４０℃の温度に加熱することを含むＡｌまたはＡｌ合金の層のエッチング方法が提供される。
【００１７】
ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）で処理したＡｌまたはＡｌ合金の層をウエットエッチングすると、順テーパを有する側壁が形成される。側壁が順テーパ状になることにより、上層の段差被覆性が改善される。
【００１９】
本発明のさらに他の観点によれば、（ａ）絶縁基板上に半導体層を形成する工程と、（ｂ）前記半導体層上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にＡｌまたはＡｌ合金からなるゲート層を形成する工程と、（ｄ）前記ゲート層表面をＴＭＡＨで処理する工程と、（ｅ）前記ＴＭＡＨで処理したゲート層表面上にレジストパターンを形成する工程と、（ｆ）前記レジストパターンをエッチングマスクとして前記ゲート層を順テーパの側壁を形成しつつウエットエッチングする工程と、（ｇ）前記レジストパターンをエッチングマスクとして前記ゲート絶縁膜を異方的にドライエッチングする工程とを含み、かつ、前記工程（ｅ）は、前記ゲート層表面上にレジスト層を塗布するサブ工程と、前記レジスト層を選択的に露光するサブ工程と、前記レジスト層を現像してレジストパターンを形成するサブ工程と、前記レジストパターンをポストベークするサブ工程とを含み、かつ、前記ポストベークするサブ工程は、前記レジストパターンを６０℃〜１４０℃の温度に加熱することを含む薄膜トランジスタマトリックスの製造方法が提供される。
【００２０】
ゲート層の側壁を順テーパ状にすることにより、その上に形成する層間絶縁膜および他の配線層の段差被覆性が改善される。
【００２１】
ゲート絶縁膜のエッチング時に、ゲート層の表面をレジストパターンで覆うことにより、ゲート絶縁膜側壁上に導電性堆積物が発生することを防止できる。
【００２２】
【発明の実施の形態】
それぞれが所望の形状を有する複数の層を積層する場合、下層の側壁が垂直になると、上層の段差被覆性が低下してしまう。下層の側壁が、逆テーパとなると、上層の段差被覆性はさらに低下する。上層の段差被覆性を向上するためには、下層パターンの側壁を順テーパ状に形成することが有効である。多層配線の場合には、下層配線の側壁を順テーパ状に形成することが特に有効である。
【００２３】
本発明者は、金属層のパターニングにおいて、側壁が順テーパ状になるようにエッチングする技術を提案する。
【００２４】
図１（Ａ）〜（Ｄ）は、本発明の１実施例による金属層のエッチング方法を示す基板の概略断面図である。
【００２５】
図１（Ａ）に示すように、ガラス基板１の平坦な表面上に、ガラスからの不純物混入を防止するためのＳｉＯ2 層２を厚さ約２００ｎｍ、基板温度約３００℃でプラズマ励起（ＰＥ）化学気相堆積（ＣＶＤ）により堆積した。ＳｉＯ2 層２の上に、厚さ約５０ｎｍのアモルファスＳｉ層３をＣＶＤによって堆積した。このアモルファスＳｉ層３にレーザアニールを行い、アルファスＳｉを多結晶Ｓｉに変換し、多結晶Ｓｉ層３とした。多結晶Ｓｉ層３の上に、ＳｉＯ2 層４を厚さ約１２０ｎｍ、基板温度約３００℃でＰＥＣＶＤにより堆積した。ＳｉＯ2 層４の上に、ＡｌまたはＡｌ合金からなる金属層５を厚さ約３００ｎｍ、スパッタリングにより堆積した。なお、Ａｌ合金としては、ＮｄまたはＳｃを含むＡｌ合金を用いた。また、金属層５の厚さが３００ｎｍであった場合について説明するが、厚さ２００〜４００ｎｍの金属層５を有するサンプルを用い、同様の結果を得た。
【００２６】
なお、図１（Ａ）に示す構造は、ガラス基板上に薄膜トランジスタ（ＴＦＴ）を作成する場合の、半導体層とゲート電極層とに対応する構成である。
【００２７】
図１（Ｂ）に示すように、２．２％ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液６を準備し、基板をこのＴＭＡＨ水溶液に約６０秒間ディップした。その後純水洗浄を行い、金属層５表面を乾燥させる。
【００２８】
図１（Ｃ）に示すように、金属層５表面にレジスト層７を塗布した。レジスト層７塗布後、１１０℃でプリベークを行い、レジスト層７を選択的に露光し、現像した。露光、現像後、さらに基板を加熱し、レジストパターンをポストベークした。
【００２９】
図１（Ｄ）に示すように、このようにして作成したレジストパターン７ａをエッチングマスクとして用い、その下の金属層５をウエットエッチングした。図中、エッチングされ、徐々に変化する表面を破線で示している。金属層５の側壁５ｓは、下地表面に対し一定の順テーパ角度を形成し、かつエッチング時間と共にほぼ一定の速度でレジストパターン７ａ下に入り込んで行く。以下、実験結果をグラフを用いて説明する。
【００３０】
図２（Ａ）、（Ｂ）は、エッチング時間の関数としてのエッチングシフト量およびテーパ角を示す。エッチングシフト量は、図１（Ｄ）に示すレジストパターン７ａの端から、エッチングされた側壁表面が移動する量を示す。テーパ角は、下地４表面と金属層５の側壁５ｓのなす角度θを指す。なお、図２（Ａ）、（Ｂ）に示す結果は、ポストベークを１００℃において行い、エッチング時間を７０秒から１４０秒まで変化させた時のものである。
【００３１】
図２（Ａ）から明らかなように、エッチング時間に対しエッチングシフト量はリニアに変化する。従って、エッチング時間によってエッチされた金属層の側壁位置を正確に制御することが可能である。
【００３２】
図２（Ｂ）から明らかなように、テーパ角はエッチング時間に対する依存性が少なく、ほぼ一定の値を示す。ポストベーク温度を１００℃とした場合、テーパ角はほぼ３５°である。なお、エッチング時間が短い領域において、テーパ角がわずかに上昇する傾向が見られる。しかしながら、エッチング時間を約１００秒以上とした場合、テーパ角はほとんど一定値を示している。この実験結果は、エッチング時間によらず所望のテーパ角が得られることを示している。
【００３３】
テーパ角は、レジスト層を露光、現像した後に行うポストベークの温度を変化することによって変化させることができる。
【００３４】
図３は、ポストベーク温度に対するテーパ角の変化を示すグラフである。図２（Ｂ）に示したように、ポストベーク温度が１００℃の場合、テーパ角は約３５°であるが、ポストベーク温度を低下させると、テーパ角度も低下する。また、ポストベーク温度を増加させると、テーパ角も増大する。ポストベーク温度１４０℃の時得られるテーパ角は約７０°である。なお、１４０℃以上のポストベーク温度においては、テーパ角の変化は徐々に少なくなる。
【００３５】
なお、図中ポストベーク温度として８０℃未満の温度は示していないが、より低温で行うことにより、テーパ角は小さくなる。例えば、ポストベーク温度をほぼ室温とすると、テーパ角は約１５°程度となる。約６０℃〜１４０℃のポストベーク温度を用いることにより、約２０°〜約７０°のテーパ角が得られることが図３から明らかであろう。
【００３６】
なお、図３に示す特性の場合、ポストベークを約１２０℃で行い、約５５°のテーパ角を得る場合が、特徴的な等方性ポイントとなった。等方性ポイントよりも高いポストベーク温度を採用すると、テーパ角は大きくなるが、この場合、エッチングを長時間行うとエッチングされた側壁上部にオーバハングが入りやすくなる。従って、オーバハングを避けるためには、エッチング量が制限される。但し、エッチング量が少ない場合には所望のテーパ角を得るのに問題は無い。
【００３７】
等方性ポイントよりも低いポストベーク温度においては、エッチング反応が可能な範囲でどんなに長時間のエッチングを行ってもオーバハングが生じることはなく、一定のテーパ角が得られる。
【００３８】
このように、レジスト塗布前にＡｌまたはＡｌ合金の層表面をＴＭＡＨで処理することにより、一定の順テーパ角を有する側壁が得られる。さらに、露光、現像後のポストベーキング温度を変化させることにより、テーパ角を選択することができる。
【００３９】
本願発明者は、ＴＭＡＨ処理によってＡｌ（またはＡｌ合金）のウエットエッチングにおいて一定の順テーパ側壁が得られる理由を以下のように考察した。
【００４０】
Ａｌは化学的に活性な表面を有し、自然酸化膜または自然水和膜が形成され易い。ＴＭＡＨは、この自然酸化膜または自然水和膜を除去する能力がある。Ａｌ（Ａｌ合金）表面に自然酸化膜、自然水和膜等の変質膜が存在すると、エッチングレートが遅くなる。
【００４１】
レジストパターン下部に入り込むサイドエッチングを行った場合、Ａｌ（またはＡｌ合金）表面のエッチング速度が遅くなるため、始め順テーパ面を形成していた側壁が、次第に表面部分で後退し、オーバハングを形成することになる。これに対し、Ａｌ（またはＡｌ合金）表面の変質膜を除去すると、金属層全体が一定のエッチングレートを有するようになり、エッチング時間によらず一定の順テーパ角が得られることになる。
【００４２】
このように考察すると、Ａｌ（Ａｌ合金）の表面変質層を除去する処理を行えば、同様の順テーパ面を有するサイドエッチング（テーパエッチング）が可能となるであろう。Ａｌ（Ａｌ合金）層の表面の自然酸化膜または自然水和膜を除去する効果を有する薬剤として、コリン、エチレンジアミンテトラアセテート（エチレンジアミン４酢酸、ＥＤＴＡ）、エチレングリコールや界面活性剤を含む希弗酸性水溶液等がある。これらの薬剤で処理することによっても、Ａｌ（Ａｌ合金）層をサイドエッチし、順テーパ面を有する側壁を得ることができるであろう。
【００４３】
なお、この処理において、下地となるＡｌ（またはＡｌ合金）層自体にダメージを与えることは好ましくないが、上述の薬剤はＡｌ（またはＡｌ合金）層にダメージを与えない。
【００４４】
ＴＭＡＨ水溶液へのディップ時間は約６０秒であった。この時のＡｌ表面変質層のスライトエッチング量は、２５℃の２．２％ＴＭＡＨ水溶液に対して約１０ｎｍである。
【００４５】
表面酸化膜または表面水和膜の膜厚は、光学的計測によれば、５〜１５ｎｍである。この結果から、表面変質層を全て除去しなくても十分な順テーパ効果が得られると考えられる。従って、本明細書において、表面変質層を「除去」する工程とは、少なくともその１部を除去する工程であればよい。以下、上述の実験により確認された効果を利用した実施例を説明する。
【００４６】
図４（Ａ）〜（Ｃ）は、本発明の実施例による薄膜トランジスタの製造方法を示す基板の断面図である。
【００４７】
図４（Ａ）に示すように、ガラス基板上にＳｉＯ2 層を形成した絶縁基板１１の表面上に、多結晶Ｓｉで形成した半導体層１３をＣＶＤ、レーザアニールによって作成する。半導体層１３作成後、その表面上にレジストパターンを形成し、エッチングを行うことによって互いに分離された複数の島状パターンの半導体層１３とする。
【００４８】
半導体層１３を覆うように、ゲート絶縁膜となるＳｉＯ2 層１４をＰＥＣＶＤにより堆積する。ゲート絶縁膜１４表面上に、ＡｌまたはＡｌ合金からなるゲート層１５をスパッタリングにより堆積する。なお、ゲート層１５としては、Ａｌの外、耐熱性向上のためにＮｄ、Ｓｉ、Ｍｏ、Ｗ、Ｂ、Ｔｉ、Ｔａ、Ｚｒ、Ｙ、Ｓｃを添加したＡｌ合金を用いることができる。例えば、２ａｔ％〜４ａｔ％のＮｄを含むＡｌ合金を用いる。
【００４９】
ゲート層１５堆積後、その表面をＴＭＡＨ水溶液で処理する。このＴＭＡＨ処理は、図１（Ｂ）を参照して説明したＴＭＡＨ処理と同様に行う。
【００５０】
ゲート層の上に、レジストパターン１７をレジスト層塗布、露光、現像によって作成する。なお、レジストパターン１７は、好ましくは図示のように下側で拡がるテーパ状側壁を有する。
【００５１】
レジストパターン１７を作成した後、基板を加熱し、レジストパターン１７をポストベーキングする。ポストベーキング温度は、ゲート層１５のウエットエッチングにおいて所望のテーパ角が得られるように選択する。例えば、２０°〜７０°、より好ましくは２０°〜５５°のテーパ角を得るように、６０℃〜１４０℃、より好ましくは６０℃〜１２０℃のポストベーキングを行う。
【００５２】
レジストパターン１７をエッチングマスクとし、その下のゲート層１５を燐酸、硝酸、酢酸を含む水溶液をエッチャントとして用い、ウエットエッチングする。
【００５３】
レジストパターン１７がない領域でゲート層１５がその全厚さをエッチングされた後、さらに約５０％以上のオーバエッチングを行う。このオーバエッチングにおいて、レジストパターン１７の外周部下方のゲート層１５は、一定の順テーパ角を保ったままサイドエッチングされる。このサイドエッチングによって、ゲート層１５の側壁は一定のテーパ角を維持したまま内側に移動する。
【００５４】
図４（Ｂ）に示すように、ゲート層１５のウエットエッチングを終了した後、同一のレジストパターン１７を用いて、ゲート絶縁膜１４を、リアクティブイオンエッチング（ＲＩＥ）等により異方的にエッチングする。この時、レジストパターン１７が図に示すようにテーパ角を有する側壁を有する場合、レジストパターン１７の消費と共に、その側壁は後退し、ゲート絶縁膜１４の側壁もテーパ角を有するものとなる。このようにして、４０°〜８０°のテーパ角を有する側壁を生じるようにゲート絶縁膜１４をエッチングする。その後レジストパターン１７は剥離剤等により除去する。
【００５５】
図４（Ｃ）に示すように、基板上方よりＰ等の不純物イオンをイオン注入によって半導体層１３にドーピングする。イオン注入の加速エネルギは、ゲート絶縁膜１４を通過しない程度に選ぶ。半導体層１３が露出している端部でのみ、不純物イオンが注入され、高不純物濃度領域１３ｈが形成される。上方にゲート電極１５が形成されている領域１３ａは、チャネル領域となる。また、チャネル領域１３ａと高濃度領域１３ｈに挟まれた領域１３ｂは、イオン注入されていず、チャネル領域と高濃度領域を分離するオフセット領域となり、この薄膜トランジスタのオフ特性を確保する。
【００５６】
図４（Ｃ）に示す薄膜トランジスタは、オフ時のリーク電流が低減するが、オン時の抵抗がオフセット領域の存在により増加する可能性を有する。オフセット領域を低不純物濃度を有するＬＤＤ領域とすれば、オン時の特性を改良することができる。
【００５７】
図５（Ａ）〜（Ｃ）は、本発明の他の実施例による薄膜トランジスタの製造方法および、得られる構造の断面図および不純物濃度分布を示すグラフである。
【００５８】
図４（Ｃ）に示したドーピング工程においては、ゲート絶縁膜を通過しない加速エネルギでイオン注入を行った。
【００５９】
図５（Ａ）に示す工程では、上述のゲート絶縁膜１４を通過しないイオン注入に加え、ゲート絶縁膜１４を通過して半導体層１３に不純物を注入するドーピングを重ねて行う。例えば、半導体層１３が露出している領域にのみ不純物を注入するベアドープは、加速エネルギ１０ｋｅＶ、ドーズ量７，５×１０14ｃｍ-2で行い、ゲート絶縁膜１４も通過して半導体層１３に不純物を注入するスルードープは、加速エネルギ７０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で行う。
【００６０】
たとえば、ベアドーピングによる不純物濃度は、７．５×１０19ｃｍ-3となり、スルードープによる不純物濃度は、１×１０19ｃｍ-3となる。このようにして、チャネル領域１３ａの両側に低不純物濃度領域（ＬＤＤ領域）１３ｄが形成され、その両側に高不純物濃度領域（ＨＤＤ領域）１３ｈが形成される。
【００６１】
さらに、チャネル領域１３ａとＬＤＤ領域１３ｄの間に不純物濃度が徐々に変化する不純物濃度勾配領域１３ｃが形成され、ＬＤＤ領域１３ｄとＨＤＤ領域１３ｈの間にも不純物濃度が徐々に変化する不純物濃度勾配領域１３ｅが形成される。
【００６２】
図５（Ｂ）は、不純物濃度勾配領域が形成される部分を拡大して示す。図５（Ｃ）は、得られる不純物濃度分布を概略的に示す。ゲート絶縁膜１４およびゲート電極１５は、テーパ角を有する側壁を有する。従って、このテーパ部分においては半導体層１３に対するイオン注入効率が徐々に変化する。
【００６３】
両端の高不純物濃度（ＨＤＤ）領域１３ｈは、半導体層１３が露出している領域であり、全てのイオン注入を直接受ける。ＨＤＤ領域１３ｈに隣接し、その上にゲート絶縁膜１４の傾斜した側壁を有する領域においては、不純物濃度が高濃度領域１３ｈの濃度から、低不純物濃度領域１３ｄの不純物濃度まで徐々に減少する。
【００６４】
ゲート電極１５の傾斜した側壁を有する領域においては、ゲート電極１５の厚さが徐々に増大している。イオン注入の加速エネルギがゲート絶縁膜１４を通過するレベルのため、ゲート電極１５の厚さが薄い間は、ゲート電極１５、ゲート絶縁膜１４を通過して不純物イオンが半導体層１３に注入される。ゲート電極１５の厚さの増大に従い、注入される不純物イオンの濃度は減少する。このようにして、低不純物濃度（ＬＤＤ）領域１３ｄに隣接し、チャネル領域１３ａとの間に不純物濃度が徐々に減少する超低不純物濃度領域（ＳＬＤＤ）１３ｃが形成される。
【００６５】
このような不純物濃度分布を実現することにより、半導体層１３内に空乏層が形成された時の電界集中が緩和される。ＬＤＤ領域１３ｄは、不純物濃度が低いほど電界集中緩和には効果的であるが、不純物濃度を下げ過ぎると、オン時の抵抗が増加してしまう。オン時の抵抗をある程度以下にするためには、不純物濃度をあるレベル以上にすることが望まれる。このような場合、不純物濃度分布を急激に変化させると、その不純物濃度が急激に変化する領域において電界集中が生じ易い。
【００６６】
ＳＬＤＤ領域１３ｃを形成することにより、電界集中を避けつつ、ＬＤＤ領域の存在によるオン抵抗の増大を防止することが容易になる。
【００６７】
さらに、ゲート電極１５およびゲート絶縁膜１４が、それぞれ傾斜する側壁を有すると、この上に絶縁膜、さらにその上に上層配線層を形成した時、層間絶縁膜、上層配線層の段差被覆性が向上する。
【００６８】
図６（Ａ）は、液晶表示装置における薄膜トランジスタマトリックスを概略的に示す平面図である。表示領域には、画素電極ＰＸが行列状に配列されている。１番上の行には、画素電極ＰＸ１１、ＰＸ１２、．．．が並んで配置され、画素行列の第１行目を形成する。画素電極ＰＸ１１の下には、画素電極ＰＸ２１、ＰＸ３１、．．．が並んで配置され、画素行列の列を形成する。同様に、平面上にマトリックス状に画素電極ＰＸが配置され、表示面を構成する。
【００６９】
各画素電極には、薄膜トランジスタＴＦＴが接続されている。ＴＦＴのゲート電極は、ゲート配線Ｇ１、Ｇ２、．．．に接続され、ゲート配線Ｇ１、Ｇ２、．．．はゲートドライバＧＤにより制御される。各ＴＦＴのドレイン電極は、ドレイン配線Ｄ１、Ｄ２、．．．に接続される。ドレイン配線Ｄ１、Ｄ２、．．．は、データドライバＤＤから信号電圧を受ける。
【００７０】
データドライバＤＤは、１行分の画素情報を受け、対応する電圧を発生する。従って、ゲートドライバＧＤで選択されたゲート配線Ｇに接続された１行のトランジスタがオンにされ、その１行の画素行にデータドライバＤＤから印加される画像情報を表す電圧が供給される。
【００７１】
画素電極ＰＸに画像情報が蓄積された後、薄膜トランジスタＴＦＴはオフされ、画素電極ＰＸに蓄積された電圧はそのまま蓄積される。
【００７２】
図６（Ｂ）は、１画素部分の薄膜トランジスタＴＦＴとゲート配線Ｇｉ、ドレイン配線Ｄｊの配置を概略的に示す。ゲート配線Ｇｉとドレイン配線Ｄｊは、交差部ＣＲを形成する。交差する配線を実現するためには、多層配線構造を採用する必要がある。この多層配線構造の下層配線となるゲート配線Ｇｉとして、上述の実施例に従うテーパ角を有する側壁を持つ配線層を用いれば、上層配線となるドレイン配線の段差被覆性が向上する。
【００７３】
図７（Ａ）〜（Ｃ）は、ゲート電極およびゲート配線として上述の実施例によるテーパ角を有する配線層を用いた場合の構成を概略的に示す。
【００７４】
図７（Ａ）において、ゲート配線１５は、水平方向に延在し、平坦な上面およびその両側に傾斜した側壁を有する。ゲート配線１５の両側には、ゲート絶縁膜１４が羽根状に露出する。なお、図７（Ａ）においてはゲート絶縁膜１４の傾斜した側壁は図示を省略している。
【００７５】
ドレイン配線Ｄｊを形成する金属パターン２０は、層間絶縁膜を介してゲート配線１５の上に配置される。ゲート配線１５が、傾斜した側壁を有するため、層間絶縁膜の段差被覆性が向上し、ゲート配線２０の段差被覆性が向上する。なお、ドレイン配線Ｄｊと同時に、薄膜トランジスタＴＦＴのソース領域と画素電極とを接続するための配線領域２０も形成される。この配線領域の上に、層間絶縁膜が形成され、その上に画素電極となるＩＴＯ膜１９が形成される。なお、画素電極１９とソース配線部２０との間およびソース配線部２０と半導体層１３のソース領域との間は、コンタクトホールＣＨを介して電気的に接続される。
【００７６】
このような構成において、破線７Ｂ−７Ｂおよび７Ｃ−７Ｃに沿う断面構造を図７（Ｂ）および７（Ｃ）に示す。
【００７７】
図７（Ｂ）は、ゲート配線とドレイン配線が交差する部分の断面構造を示す。ガラス基板１１上に平坦な表面を有するＳｉＯ2 層１２が形成され、その上にストライプ状のゲート絶縁膜１４が形成されている。ゲート絶縁膜１４の上には、テーパ角を有する側壁を持つゲート配線１５が形成される。ゲート配線１５の厚さが厚くなっても、その側壁はテーパ角を有するため、その上に形成される層間絶縁膜１６の段差被覆性は向上する。従って、さらにその上に形成されるドレイン配線２０およびさらにその上の層間絶縁膜１８の段差被覆性も向上する。
【００７８】
図７（Ｃ）は、薄膜トランジスタと画素電極との接続部分の断面構造を示す。ガラス基板１１上に平坦なＳｉＯ2 層１２が形成され、その上に薄膜トランジスタを形成する半導体層１３の島状パターン１３が形成されている。半導体層１３の島状パターンの中央部に、ゲート絶縁膜１４が形成され、さらにその中央部の上にゲート配線１５が形成されている。
【００７９】
ゲート配線１５がテーパ角を有する側壁を有するため、その上に形成される層間絶縁膜１６の段差被覆性は向上している。層間絶縁膜１６にコンタクトホールＣＨが形成され、コンタクトホールＣＨを介してソース／ドレイン配線２０が形成される。ソース／ドレイン配線２０の上に、さらに層間絶縁膜１８が形成され、コンタクトホールＣＨが画素電極との接続部に形成される。層間絶縁膜１８の上に、ＩＴＯ膜１９が形成され、ソース配線２０と接続される。
【００８０】
たとえば、半導体層１３は、厚さ１５〜７０ｎｍを有する。ゲート絶縁膜１４は、厚さ５０〜２００ｎｍを有する。ゲート絶縁膜１４上のゲート電極１５は、厚さ１００〜８００ｎｍを有する。ゲート電極１５の厚さが厚くなっても、側壁がテーパ角を有する場合、その上に形成される層間絶縁膜１６の段差被覆性は向上する。
【００８１】
なお、ゲート電極１５の両側に羽根状に延在するゲート絶縁膜の領域は、幅０．１〜２．０μｍ、より好ましくは幅０．７〜１μｍを有する。また、ゲート電極１５のテーパ角を有する側壁は、ゲート絶縁膜１４の平坦な上面に対し、２０〜７０°、好ましくは２０〜５５°の角度をなす。
【００８２】
上述の実施例においては、Ａｌ（Ａｌ合金）層堆積後、Ａｌ層表面をＴＭＡＨ溶液、または自然酸化膜、または自然水和膜を除去できる性質を有する薬剤で処理した。他の方法を用い、同様の効果を期待することもできる。
【００８３】
図８（Ａ）、（Ｂ）は、順テーパ角を形成するエッチングの他の方法を示す。図８（Ａ）においては、絶縁基板１の表面上に半導体層３を形成後、必要に応じてパターニングを行う。半導体層３を覆うように絶縁層４を形成する。絶縁層４の上に、Ａｌ（Ａｌ合金）層５１を堆積し、その表面上にＴｉ層５２を堆積する。Ｔｉは、例えば弗酸を含む溶液を用いるとＡｌと較べエッチングレートが高い特徴を有する。
【００８４】
Ｔｉ層５２の上にレジストパターン７を形成し、レジストパターン７をエッチングマスクとして、Ｔｉ層５２、Ａｌ層５１をパターニングする。この際、Ｔｉ層５２のエッチングレートがＡｌ層５１のエッチングレートよりも速いため、エッチングはＴｉ層に対して優先的に進む。従って、下にＡｌ層５１、上にＴｉ層５２を有する積層構造のエッチングは、順テーパ角を維持したまま進行する。
【００８５】
図８（Ｂ）は、通常のエッチングにおいて順テーパ角を形成する方法を示す。絶縁基板１上に半導体層３、絶縁層４を形成した後、Ａｌ（Ａｌ合金）層５を堆積する。Ａｌ層５の上にレジストパターン７を形成し、レジストパターン７をエッチングマスクとしてＡｌ層５をエッチングする。エッチングは、時間経過と共にＴ０、Ｔ１、Ｔ２、Ｔ３、．．．のように進行する。ここで、エッチングを長時間続けると、Ｔ７のような側壁となり、その上部においてオーバーハングが形成されやすい。しかしながら、その前の段階においては、Ｔ６で示すように順テーパ状の側壁が形成される。従って、このタイミングを選択すれば、順テーパ状の側壁を有するパターンが形成される。
【００８６】
さらに、エッチングされた側壁を２段形状に形成することもできる。
図８（Ｃ）は、エッチングされた側壁を２段階に傾斜させるエッチング方法を示す。図８（Ｂ）同様に、絶縁基板１の上に半導体層３、絶縁層４、Ａｌ（合金）層５３を形成する。Ａｌ層５３の上にレジストパターン７を形成し、レジストパターン７をエッチングマスクとしてウエットエッチングを行う。エッチング液は、Ｈ3 ＰＯ4 、ＨＮＯ3 、ＣＨ3 ＣＯＯＨ、Ｈ2 Ｏを含む液を用いる。好ましくは、ＨＮＯ3 を５ｗｔ％以上含むエッチング液を用いる。
【００８７】
このエッチング液を使用してＡｌ層５をエッチングすると、エッチング中にＮ2 やＨ2 等の反応ガスが発生する。反応ガスは一部は気泡となってエッチング液中を上昇するが、一部は気泡となってレジストマスクの下部に溜まる。マスクの下部に溜まる反応ガスはマスクの外側部分をＡｌ層５から押し上げる。このためにマスクの外側部分とＡｌ層とのギャップがひらきエッチング腋がマスクの下でＡｌ層の表面に回り易くなる。
【００８８】
このため、Ａｌ層のエッチングされた側壁上部５３ａは、下地表面に対し角度θ２傾くことになる。それよりも下部は、反応ガスの影響を受け難く、図８（Ｂ）と同様の側壁５３ｂが形成される。この側壁５３ｂは下地表面に対し角度θ１を形成する。ここでθ１＞θ２となる。
【００８９】
図８（Ｃ）のエッチングは、エッチングされた導体層の段差被覆性を高め、かつ導体層の下部においては断面のテーパ角を高めるため、厚さの薄い導体層部分が減少し、幅の狭い配線で所望の低抵抗を実現し、段差被覆性を向上するのに有効となる。
【００９０】
図９は、デュアルゲートを有するＴＦＴの上面構造を概略的に示す。半導体層１３は、図中横方向に長く形成され、その中間に２つのゲート（デュアルゲート）が形成される。即ち、半導体層１３の上をゲート絶縁膜１４で覆い、その上にゲート電極兼ゲート配線のＡｌ層１５を形成する。Ａｌ層１５の上にレジストパターンを形成し、上述のエッチング方法により、ゲート層１５およびその下のゲート絶縁膜１４をパターニングする。
【００９１】
半導体層１３の上に並んだ２つのゲート電極が形成される。その後、層間絶縁膜を介してドレイン配線２０および画素電極１９が形成される。ドレイン配線２０および画素電極１９は、コンタクトホールＣＨを介して半導体層１３に接続される。
【００９２】
このようなデュアルゲート構造においては、半導体層１３の上に２つのゲートを並んで配置される。ゲート電極のテーパ角があまり小さいと、ゲート電極の抵抗を低めるためにはゲート電極幅を大きなものにしなければならない。ＴＦＴの寸法が大きくなり、画素電極１９の占有する面積を制限する原因となってしまう。従って、ゲート電極のテーパ角はある程度以上大きなことが望ましい。この観点からは、ゲート電極の側壁が一定のテーパ角を形成する場合、エッチングにより形成されるゲート層のテーパ角は、２０°以上あることが望ましい。
【００９３】
図６（Ａ）に示すような液晶表示装置を形成する場合、表示領域内には、１つの画素に対し１つの薄膜トランジスタＴＦＴが形成される。このＴＦＴは、例えば全てｎチャネルトランジスタで形成される。しかしながら、ゲートドライバＧＤ、データドライバＤＤ他の周辺回路は、相補型トランジスタを用いて形成することが望まれる。
【００９４】
周辺回路にＣＭＯＳＴＦＴを形成する場合、その一方の導電型のトランジスタ、例えばｎチャネルＴＦＴは、表示領域内のスイッチングトランジスタＴＦＴと同一の工程で形成される。他方の導電型のトランジスタも、なるべく多くの工程を共通にして形成することが望まれる。
【００９５】
図１０（Ａ）〜（Ｄ）、図１１（Ｅ）〜（Ｇ）、図１２（Ｈ）〜（Ｊ）は、相補型ＴＦＴトランジスタを形成する方法を示す基板の断面図である。
【００９６】
図１０（Ａ）に示すように、厚さ０．７ｍｍのガラス基板１１の１表面上に、シリコン酸化膜１２を例えば厚さ２００ｎｍ程度ＰＥ−ＣＶＤで堆積する。このシリコン酸化膜は、ガラス基板１１から不純物が上層に拡散することを防止する。シリコン酸化膜１２の上に、アモルファスシリコン膜を例えば厚さ５０ｎｍＰＥＣＶＤにより成膜し、レジストパターンを用いてパターニングして、アモルファスシリコンの島状領域１３ａ、１３ｂを形成する。
【００９７】
なお、このアモルファスシリコン膜には、ＴＦＴの閾値制御のために若干のボロン（Ｂ）をドープしている。このアモルファスシリコン膜に脱水素アニールを行った後、エキシマレーザを照射し、結晶化処理を行う。レーザ照射によって、アモルファスシリコン膜は多結晶シリコン膜に変換される。
【００９８】
その後、ホトリソグラフィ工程および多結晶シリコン膜のエッチングを行うことにより、多結晶シリコン膜の島状パターン１３ａ、１３ｂを形成する。この時、多結晶シリコン膜の側壁が傾斜するようにエッチングすると段差被覆性を向上するために好ましい。
【００９９】
図１０（Ｂ）に示すように、パターニングした多結晶シリコン膜１３ａ、１３ｂの表面を希弗酸水溶液で洗浄した後、ゲート絶縁膜となるシリコン酸化膜１４を例えば厚さ１２０ｎｍＰＥＣＶＤで堆積する。シリコン酸化膜１４のアニールを行った後、２ａｔ％〜５ａｔ％のＮｄを含むＡｌ合金で形成されたゲート層１５をスパッタリングで厚さ約３００ｎｍ堆積する。この時の膜厚分布は、例えば約±１０％である。
【０１００】
次に、基板を例えば２．２％ＴＭＡＨ水溶液中にディップして、ＴＭＡＨ処理を行う。続いてメガソニック水洗を行い、その後、表面を乾燥させる。このように処理したＡｌ合金層１５の上に、ホトレジストを塗布し、露光、現像を行ってレジストパターンを形成する。
【０１０１】
図１０（Ｃ）は、レジストパターン１７ａ、１７ｂを形成した状態を示す。レジストパターンを形成した後、基板所定温度に加熱しポストベークを行う。ポストベーク温度は、例えば図３に示すような性質を有し、所望のテーパ角度を実現するように選択する。例えば、ポストベーク温度を１００℃に設定し、テーパ角度を３５°に設定する。
【０１０２】
図１０（Ｄ）に示すように、レジストパターン１７ａ、１７ｂをエッチングマスクとし、先ず燐酸、硝酸、酢酸を含む水溶液によってＡｌ合金層１５をエッチングする。このウエットエッチングは、Ａｌ合金層１５の全厚さをエッチングした後、さらにサイドエッチング（テーパエッチング）を行い、レジストパターン１７ａ、１７ｂ端部から０．７〜１．０μｍ内部に入り込んだ形状を実現する。ポストベーク温度を１００℃に設定したため、Ａｌ合金層１５ａ、１５ｂのテーパ角度は約３５°となる。
【０１０３】
再び１００℃で基板をアフターベークし、次にリアクティブイオンエッチング（ＲＩＥ）により、ゲート絶縁膜１４のエッチングを行う。例えば、ＣＨＦ3 ガスを用いたＲＩＥを行い、ゲート絶縁膜１４を異方的にエッチングする。このエッチングにおいて、レジストパターン１７ａ、１７ｂの側壁が徐々に後退するような条件を設定することにより、ゲート絶縁膜１４ａ、１４ｂの側壁も順テーパ角度を有するようにエッチングされる。
【０１０４】
ゲート絶縁膜１４ａ、１４ｂのエッチングはＲＩＥによる異方性エッチングによって行われるため、その形状はレジストパターン１７ａ、１７ｂの形状によって制御され、サイドエッチングされたＡｌ合金層１５ａ、１５ｂの形状よりも大きく形成される。ゲート絶縁膜１４ａ、１４ｂがＡｌ合金層１５ａ、１５ｂの下端から外側に延在する羽根状領域は、０．７〜１．０μｍ程度となる。ゲート絶縁膜１４ａ、１４ｂの側壁は、例えば約６０°の順テーパ角を有するように形成される。
【０１０５】
その後基板を水洗し、ライトアッシングを行った後にレジストパターン１７ａ、１７ｂを剥離剤で除去する。ライトアッシングはＲＩＥによるレジスト層の表面変質層を灰化する処理である。ライトアッシングの前の水洗は、ドライエッチング時に用いたフッ素系ガス（ＣＨＦ3 ）が基板面内に残留しないように行う。フッ素系ガスが残留すると、ライトアッシングにおいてゲート絶縁膜およびその下の多結晶シリコン膜がエッチングされてしまう。
【０１０６】
図１１（Ｅ）に示すように、基板上方からイオンドープ法によりｎ型不純物である燐（Ｐ）をイオン注入する。イオン注入条件は、例えば２回のイオン注入、すなわちスルードープとベアドープを行う。
【０１０７】
スルードープは、ゲート絶縁膜１４ａ、１４ｂを通過してその下の多結晶シリコン層１３ａ、１３ｂにイオン注入を行えるドープ条件であり、例えば加速エネルギ７０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で行い、ゲート絶縁膜下の多結晶シリコン層中の不純物濃度が１×１０19ｃｍ-3となる。
【０１０８】
ベアドープは、例えば加速エネルギ１０ｋｅＶ、ドーズ量７．５×１０14ｃｍ-2で行い、露出している多結晶シリコン層１３内の不純物濃度が約７．５×１０19ｃｍ-3になるように行う。
【０１０９】
このように、ゲート絶縁膜１４ａ、１４ｂで覆われていない領域の不純物濃度はゲート絶縁膜で覆われ、かつスルードープを受けた領域の不純物濃度に対し少なくとも２倍以上、より好ましくは５倍以上の不純物濃度に設定される。このような２段階のイオン注入により、ＬＤＤ領域とＨＤＤ領域を有するＬＤＤ構造が実現される。
【０１１０】
図１１（Ｆ）に示すように、ｎチャネルトランジスタを形成する領域をホトレジストパターン２７で覆う。ｐチャネルトランジスタを形成する領域は、ホトレジストパターン２７の外部に露出させる。この状態で、イオンドープ法によりボロン（Ｂ）をイオン注入す。ボロンのイオン注入条件は、先に行われた燐（Ｐ）のイオン注入条件よりも高濃度とし、イオン注入領域を補償し、反転するように選択する。ボロンをイオン注入されたＨＤＤ領域は、ｎ+ 型からｐ+ 型に変換される。ＬＤＤ領域は、ｎ- 型からｐ- 型に変換される。
【０１１１】
このようにして、ｎチャネルＴＦＴがｐチャネルＴＦＴに変換される。ボロンＢのイオン注入は、図１１（Ｅ）を参照して説明した２段階イオン注入法によってもよく、１回のイオン注入で行ってもよい。１回のイオン注入で行う場合には、ゲート絶縁膜１４ｂ下の領域が、ｎ- 型からｐ- 型に変換されるようにイオン注入条件を選択する必要がある。その後レジストパターン２７は、アッシングして剥離し、その後水洗を行う。
【０１１２】
図１１（Ｇ）は、このようにして形成された相補型ＴＦＴを示す。相補型ＴＦＴを用いることにより、低消費電力のインバータ回路等を形成することができる。相補型ＴＦＴをＬＤＤ構造で形成することにより、短チャネルの相補型ＴＦＴで高速動作を実現し、オン状態においてもドレイン破壊電圧が低下しない（ショートチャネル効果を起こし難い）半導体回路を作成することができる。
【０１１３】
なお、イオンドーピングを非質量分離型のイオン注入によって行う場合、イオン注入された領域には目的とする不純物と共に水素も多量に注入される。この水素を離脱させるために、例えば３８０℃で２時間程度の脱水素アニールを行う。
【０１１４】
また、イオン注入された領域は、イオン注入時のエネルギ衝撃によって微結晶化または非品質化されやすい。このため、エキシマレーザによる活性化処理を行うことが好ましい。また、エキシマレーザの活性化の代わりに、またはエキシマレーザの活性化と共に、ラピッドサーマルアニール（ＲＴＡ）による活性化処理を行ってもよい。
【０１１５】
図１２（Ｈ）に示すように、相補型ＴＦＴを形成した基板表面上に、ＴＦＴを覆うように第１層間絶縁膜としてシリコン窒化膜１６をプラズマ励起ＣＶＤにより、例えば厚さ４００ｎｍ堆積する。その後アニールを行い膜質を改善する。シリコン窒化膜１６上にレジストパターンを形成し、シリコン窒化膜をエッチングすることによりコンタクトホールＣＨを形成する。
【０１１６】
図１２（Ｉ）に示すように、基板表面を希弗酸水溶液で洗浄した後、例えば厚さ約１００ｎｍのＴｉ膜、厚さ約２００ｎｍのＡｌ−Ｓｉ膜、厚さ約１００ｎｍのＴｉ膜の３層積層構造を連続的に堆積し、その上のレジストパターンを形成し、エッチングを行うことによりソース電極、ドレイン電極、ドレイン配線等を含む配線層２０を形成する。
【０１１７】
図１２（Ｊ）に示すように、基板表面上に第２の層間絶縁膜としてシリコン窒化膜１８を堆積する。シリコン窒化膜上にレジストパターンを形成し、エッチングを行うことによりコンタクトホールＣＨを形成する。コンタクトホールＣＨを形成した層間絶縁膜１８上に、ＩＴＯ膜を堆積し、ホトリソグラフィ工程とエッチング工程により画素電極１９および外部端子電極の最上層を形成する。
【０１１８】
なお、第２層間絶縁膜としては感光性透明樹脂を用い、表面を平坦化しても良い。外部端子電極の最上層としてＩＴＯ膜を形成するのは、接続時の特性向上のためである。最後にＴＦＴ特性回復のため、２００℃で約一時間のアニールを行う。
【０１１９】
このような方法によれば、少ないマスク数でガラス基板上に相補型ＴＦＴ回路を形成することができる。テーパー構造を採用することにより、上層形成時の段差被覆性が向上し、歩留りが向上する。
【０１２０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、少ないマスク数でＬＤＤ構造を有する薄膜トランジスタを作成することができる。製造プロセスにおける段差被覆性が向上するため、歩留りを向上することができる。自己整合的に対称的構成を有するＴＦＴを作成することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるエッチング方法を説明するための基板の断面図である。
【図２】図１の実施例に従う実験の結果を示すグラフである。
【図３】図１の実施例に従う実験の結果を示すグラフである。
【図４】本発明の実施例によるＴＦＴの製造方法を説明するための基板の断面図である。
【図５】本発明の実施例によるＴＦＴの製造方法を説明するための基板の断面図である。
【図６】液晶表示装置のガラス基板上に形成するアクティブ回路の構成を概略的に示す上面図である。
【図７】本発明の実施例による半導体装置の製造方法によって得られる半導体装置の構造を示す平面図および断面図である。
【図８】本発明の他の実施例によるエッチング方法を説明するための基板の断面図である。
【図９】液晶表示装置のアクティブ回路の他の構成例を示す上面図である。
【図１０】本発明の他の実施例による相補型ＴＦＴ構造の製造方法を説明するための基板の断面図である。
【図１１】本発明の他の実施例による相補型ＴＦＴ構造の製造方法を説明するための基板の断面図である。
【図１２】本発明の他の実施例による相補型ＴＦＴ構造の製造方法を説明するための基板の断面図である。
【符号の簡単な説明】
１ ガラス基板
２、４ ＳｉＯ2 層
３ 多結晶ＳｉＯ2 層
５ 金属層
６ ＴＭＡＨ水溶液
７ レジスト層
【発明の属する技術分野】
本発明は、エッチング、薄膜トランジスタマトリックス基板およびその製造方法に関する。
【０００２】
【従来の技術】
エッチング方法としてウエットエッチング、ドライエッチングが知られている。ウエットエッチングは、液体をエッチャントとして用いるエッチングであり、その多くはマスク下の領域も横方向からエッチング（サイドエッチング）する性質を有する。ドライエッチングは、ガスをエッチャントとして用いるエッチングであり、マスク下の領域もエッチングする等方性エッチングと、マスク外に露出した領域のみをほぼ一方向にエッチングする異方性エッチングとを含む。種々のエッチングが目的に応じて使い分けられている。
【０００３】
アクティブマトリックス液晶ディスプレイは、画素毎にスイッチング用薄膜トランジスタを有し、画素電極に所望の電圧を蓄積することができる。たとえば、ガラス等の透明基板上に互いに交差する２群のバスラインが形成され、各交点に薄膜トランジスタと画素電極とを有する画素が形成される。１群のバスラインは薄膜トランジスタのゲート電極に接続され、各々１行の画素を選択する。他の群のバスラインは、１行分の画像情報を電圧の形態で選択された１行の画素に伝達する。
【０００４】
画素電極に所望の電圧を十分長時間蓄積するためには、薄膜トランジスタはオフ時のリーク電流が十分低い優れたオフ特性を有することが望まれる。書き換え時に短期間で画素電極の電圧を所望の電圧に設定するためには、薄膜トランジスタはオン時の抵抗が十分低い優れたオン特性を有することが望まれる。
【０００５】
薄膜トランジスタの構造として種々のものが知られているが、以下チャネルを形成する半導体層がガラス基板上に形成され、その上にゲート絶縁膜、ゲート電極が形成される構造を例にとる。
【０００６】
絶縁基板上に、各薄膜トランジスタを作成するための半導体層の島状パターンを形成し、その上にゲート絶縁膜、ゲート層を成膜する。ゲート層上にレジストパターンを形成し、ゲート電極（およびゲート配線）のパターニングを行った後、ゲート電極をマスクとして半導体層にイオン注入を行う。このような工程によれば、１枚のマスクでゲート電極層のパターニングとイオン注入時のマスクを形成することができる。
【０００７】
ゲート電極のパターニングと同時にゲート絶縁膜もパターニングすれば、ゲート電極より外側の半導体層が剥き出しになり、イオン注入の効率を上げることができる。
【０００８】
しかしながら、ゲート電極層とゲート絶縁膜を同一形状にパターニングすると、段差が高くなる。配線領域を狭くしようとすると、ゲート電極層の厚さは厚くなり、段差はますます高くなる。高い段差部においては、その上に形成する層間絶縁膜、他の配線層の段差被覆性が低下し、層間絶縁膜にクラックが生じたり、配線の断線や層間短絡が発生し易くなる。
【０００９】
ゲート電極の側方にゲート絶縁膜を張り出し、このゲート絶縁膜を介してイオン注入を行うことにより、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の低不純物濃度領域を形成する技術が提案されている。例えば、ゲート電極層の側方に陽極酸化膜を形成し、これをマスクとしてゲート絶縁膜をエッチングし、露出した半導体層にイオン注入を行うことにより高不純物濃度のソース／ドレイン領域を形成し、陽極酸化膜を除去した後、再びイオン注入を行ってゲート絶縁膜下に低不純物濃度領域をイオン注入する。
【００１０】
この場合にも、ゲート電極層が厚くなると、段差が高くなり、上層配線の段差被覆性が劣化してしまう。また、ゲート電極の陽極酸化膜をマスクとしてゲート絶縁膜をエッチングすると、導電性物質の堆積物がゲート絶縁膜側壁上に堆積され易い。このような導電性堆積物は、その後の熱処理等により針状に成長しやすく、上層配線の段差被覆性を劣化させてしまう。
【００１１】
【発明が解決しようとする課題】
積層構造を作成する場合、上層の段差被覆性を改善するためには、段差を緩和することが望まれる。しかしながら、ガラス基板等の絶縁基板上に薄膜トランジスタ回路を作成する場合、段差を緩和する技術は十分開発されているとは言えない。
【００１２】
多結晶半導体を用いた薄膜トランジスタにおいて、オフ時のリーク電流を低減し、オン時のホットキャリアによるゲート絶縁膜のダメージを低減するためには、ＬＤＤ構造やオフセット構造を採用することが望まれる。しかしながら、これらの構造を採用するために、工程数が増大し、マスク数画増加すると、薄膜トランジスタ回路の製造コストが上昇してしまう。
【００１３】
本発明の目的は、段差を緩和することのできるエッチング方法を提供することである。
【００１４】
本発明の他の目的は、段差被覆性に優れた薄膜トランジスタマトリックス基板の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明の一観点によれば、（ａ）下地表面上にＡｌまたはＡｌ合金の層を形成する工程と、（ｂ）前記ＡｌまたはＡｌ合金の層の表面をＴＭＡＨで処理する工程と、（ｃ）前記ＴＭＡＨで処理したＡｌまたはＡｌ合金の層の表面上にレジストパターンを形成する工程と、（ｄ）前記レジストパターンをエッチングマスクとして用い、前記ＡｌまたはＡｌ合金の層を順テーパの側壁を形成しつつウエットエッチングする工程とを含み、かつ、前記工程（ｃ）は、前記ＡｌまたはＡｌ合金の層の上にレジスト層を塗布するサブ工程と、前記レジスト層を選択的に露光するサブ工程と、前記露光されたレジスト層を現像してレジストパターンを形成するサブ工程と、前記レジストパターンをポストベークするサブ工程とを含み、かつ、前記レジストパターンをポストベークするサブ工程は、前記レジストパターンを６０℃〜１４０℃の温度に加熱することを含むＡｌまたはＡｌ合金の層のエッチング方法が提供される。
【００１７】
ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）で処理したＡｌまたはＡｌ合金の層をウエットエッチングすると、順テーパを有する側壁が形成される。側壁が順テーパ状になることにより、上層の段差被覆性が改善される。
【００１９】
本発明のさらに他の観点によれば、（ａ）絶縁基板上に半導体層を形成する工程と、（ｂ）前記半導体層上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にＡｌまたはＡｌ合金からなるゲート層を形成する工程と、（ｄ）前記ゲート層表面をＴＭＡＨで処理する工程と、（ｅ）前記ＴＭＡＨで処理したゲート層表面上にレジストパターンを形成する工程と、（ｆ）前記レジストパターンをエッチングマスクとして前記ゲート層を順テーパの側壁を形成しつつウエットエッチングする工程と、（ｇ）前記レジストパターンをエッチングマスクとして前記ゲート絶縁膜を異方的にドライエッチングする工程とを含み、かつ、前記工程（ｅ）は、前記ゲート層表面上にレジスト層を塗布するサブ工程と、前記レジスト層を選択的に露光するサブ工程と、前記レジスト層を現像してレジストパターンを形成するサブ工程と、前記レジストパターンをポストベークするサブ工程とを含み、かつ、前記ポストベークするサブ工程は、前記レジストパターンを６０℃〜１４０℃の温度に加熱することを含む薄膜トランジスタマトリックスの製造方法が提供される。
【００２０】
ゲート層の側壁を順テーパ状にすることにより、その上に形成する層間絶縁膜および他の配線層の段差被覆性が改善される。
【００２１】
ゲート絶縁膜のエッチング時に、ゲート層の表面をレジストパターンで覆うことにより、ゲート絶縁膜側壁上に導電性堆積物が発生することを防止できる。
【００２２】
【発明の実施の形態】
それぞれが所望の形状を有する複数の層を積層する場合、下層の側壁が垂直になると、上層の段差被覆性が低下してしまう。下層の側壁が、逆テーパとなると、上層の段差被覆性はさらに低下する。上層の段差被覆性を向上するためには、下層パターンの側壁を順テーパ状に形成することが有効である。多層配線の場合には、下層配線の側壁を順テーパ状に形成することが特に有効である。
【００２３】
本発明者は、金属層のパターニングにおいて、側壁が順テーパ状になるようにエッチングする技術を提案する。
【００２４】
図１（Ａ）〜（Ｄ）は、本発明の１実施例による金属層のエッチング方法を示す基板の概略断面図である。
【００２５】
図１（Ａ）に示すように、ガラス基板１の平坦な表面上に、ガラスからの不純物混入を防止するためのＳｉＯ2 層２を厚さ約２００ｎｍ、基板温度約３００℃でプラズマ励起（ＰＥ）化学気相堆積（ＣＶＤ）により堆積した。ＳｉＯ2 層２の上に、厚さ約５０ｎｍのアモルファスＳｉ層３をＣＶＤによって堆積した。このアモルファスＳｉ層３にレーザアニールを行い、アルファスＳｉを多結晶Ｓｉに変換し、多結晶Ｓｉ層３とした。多結晶Ｓｉ層３の上に、ＳｉＯ2 層４を厚さ約１２０ｎｍ、基板温度約３００℃でＰＥＣＶＤにより堆積した。ＳｉＯ2 層４の上に、ＡｌまたはＡｌ合金からなる金属層５を厚さ約３００ｎｍ、スパッタリングにより堆積した。なお、Ａｌ合金としては、ＮｄまたはＳｃを含むＡｌ合金を用いた。また、金属層５の厚さが３００ｎｍであった場合について説明するが、厚さ２００〜４００ｎｍの金属層５を有するサンプルを用い、同様の結果を得た。
【００２６】
なお、図１（Ａ）に示す構造は、ガラス基板上に薄膜トランジスタ（ＴＦＴ）を作成する場合の、半導体層とゲート電極層とに対応する構成である。
【００２７】
図１（Ｂ）に示すように、２．２％ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液６を準備し、基板をこのＴＭＡＨ水溶液に約６０秒間ディップした。その後純水洗浄を行い、金属層５表面を乾燥させる。
【００２８】
図１（Ｃ）に示すように、金属層５表面にレジスト層７を塗布した。レジスト層７塗布後、１１０℃でプリベークを行い、レジスト層７を選択的に露光し、現像した。露光、現像後、さらに基板を加熱し、レジストパターンをポストベークした。
【００２９】
図１（Ｄ）に示すように、このようにして作成したレジストパターン７ａをエッチングマスクとして用い、その下の金属層５をウエットエッチングした。図中、エッチングされ、徐々に変化する表面を破線で示している。金属層５の側壁５ｓは、下地表面に対し一定の順テーパ角度を形成し、かつエッチング時間と共にほぼ一定の速度でレジストパターン７ａ下に入り込んで行く。以下、実験結果をグラフを用いて説明する。
【００３０】
図２（Ａ）、（Ｂ）は、エッチング時間の関数としてのエッチングシフト量およびテーパ角を示す。エッチングシフト量は、図１（Ｄ）に示すレジストパターン７ａの端から、エッチングされた側壁表面が移動する量を示す。テーパ角は、下地４表面と金属層５の側壁５ｓのなす角度θを指す。なお、図２（Ａ）、（Ｂ）に示す結果は、ポストベークを１００℃において行い、エッチング時間を７０秒から１４０秒まで変化させた時のものである。
【００３１】
図２（Ａ）から明らかなように、エッチング時間に対しエッチングシフト量はリニアに変化する。従って、エッチング時間によってエッチされた金属層の側壁位置を正確に制御することが可能である。
【００３２】
図２（Ｂ）から明らかなように、テーパ角はエッチング時間に対する依存性が少なく、ほぼ一定の値を示す。ポストベーク温度を１００℃とした場合、テーパ角はほぼ３５°である。なお、エッチング時間が短い領域において、テーパ角がわずかに上昇する傾向が見られる。しかしながら、エッチング時間を約１００秒以上とした場合、テーパ角はほとんど一定値を示している。この実験結果は、エッチング時間によらず所望のテーパ角が得られることを示している。
【００３３】
テーパ角は、レジスト層を露光、現像した後に行うポストベークの温度を変化することによって変化させることができる。
【００３４】
図３は、ポストベーク温度に対するテーパ角の変化を示すグラフである。図２（Ｂ）に示したように、ポストベーク温度が１００℃の場合、テーパ角は約３５°であるが、ポストベーク温度を低下させると、テーパ角度も低下する。また、ポストベーク温度を増加させると、テーパ角も増大する。ポストベーク温度１４０℃の時得られるテーパ角は約７０°である。なお、１４０℃以上のポストベーク温度においては、テーパ角の変化は徐々に少なくなる。
【００３５】
なお、図中ポストベーク温度として８０℃未満の温度は示していないが、より低温で行うことにより、テーパ角は小さくなる。例えば、ポストベーク温度をほぼ室温とすると、テーパ角は約１５°程度となる。約６０℃〜１４０℃のポストベーク温度を用いることにより、約２０°〜約７０°のテーパ角が得られることが図３から明らかであろう。
【００３６】
なお、図３に示す特性の場合、ポストベークを約１２０℃で行い、約５５°のテーパ角を得る場合が、特徴的な等方性ポイントとなった。等方性ポイントよりも高いポストベーク温度を採用すると、テーパ角は大きくなるが、この場合、エッチングを長時間行うとエッチングされた側壁上部にオーバハングが入りやすくなる。従って、オーバハングを避けるためには、エッチング量が制限される。但し、エッチング量が少ない場合には所望のテーパ角を得るのに問題は無い。
【００３７】
等方性ポイントよりも低いポストベーク温度においては、エッチング反応が可能な範囲でどんなに長時間のエッチングを行ってもオーバハングが生じることはなく、一定のテーパ角が得られる。
【００３８】
このように、レジスト塗布前にＡｌまたはＡｌ合金の層表面をＴＭＡＨで処理することにより、一定の順テーパ角を有する側壁が得られる。さらに、露光、現像後のポストベーキング温度を変化させることにより、テーパ角を選択することができる。
【００３９】
本願発明者は、ＴＭＡＨ処理によってＡｌ（またはＡｌ合金）のウエットエッチングにおいて一定の順テーパ側壁が得られる理由を以下のように考察した。
【００４０】
Ａｌは化学的に活性な表面を有し、自然酸化膜または自然水和膜が形成され易い。ＴＭＡＨは、この自然酸化膜または自然水和膜を除去する能力がある。Ａｌ（Ａｌ合金）表面に自然酸化膜、自然水和膜等の変質膜が存在すると、エッチングレートが遅くなる。
【００４１】
レジストパターン下部に入り込むサイドエッチングを行った場合、Ａｌ（またはＡｌ合金）表面のエッチング速度が遅くなるため、始め順テーパ面を形成していた側壁が、次第に表面部分で後退し、オーバハングを形成することになる。これに対し、Ａｌ（またはＡｌ合金）表面の変質膜を除去すると、金属層全体が一定のエッチングレートを有するようになり、エッチング時間によらず一定の順テーパ角が得られることになる。
【００４２】
このように考察すると、Ａｌ（Ａｌ合金）の表面変質層を除去する処理を行えば、同様の順テーパ面を有するサイドエッチング（テーパエッチング）が可能となるであろう。Ａｌ（Ａｌ合金）層の表面の自然酸化膜または自然水和膜を除去する効果を有する薬剤として、コリン、エチレンジアミンテトラアセテート（エチレンジアミン４酢酸、ＥＤＴＡ）、エチレングリコールや界面活性剤を含む希弗酸性水溶液等がある。これらの薬剤で処理することによっても、Ａｌ（Ａｌ合金）層をサイドエッチし、順テーパ面を有する側壁を得ることができるであろう。
【００４３】
なお、この処理において、下地となるＡｌ（またはＡｌ合金）層自体にダメージを与えることは好ましくないが、上述の薬剤はＡｌ（またはＡｌ合金）層にダメージを与えない。
【００４４】
ＴＭＡＨ水溶液へのディップ時間は約６０秒であった。この時のＡｌ表面変質層のスライトエッチング量は、２５℃の２．２％ＴＭＡＨ水溶液に対して約１０ｎｍである。
【００４５】
表面酸化膜または表面水和膜の膜厚は、光学的計測によれば、５〜１５ｎｍである。この結果から、表面変質層を全て除去しなくても十分な順テーパ効果が得られると考えられる。従って、本明細書において、表面変質層を「除去」する工程とは、少なくともその１部を除去する工程であればよい。以下、上述の実験により確認された効果を利用した実施例を説明する。
【００４６】
図４（Ａ）〜（Ｃ）は、本発明の実施例による薄膜トランジスタの製造方法を示す基板の断面図である。
【００４７】
図４（Ａ）に示すように、ガラス基板上にＳｉＯ2 層を形成した絶縁基板１１の表面上に、多結晶Ｓｉで形成した半導体層１３をＣＶＤ、レーザアニールによって作成する。半導体層１３作成後、その表面上にレジストパターンを形成し、エッチングを行うことによって互いに分離された複数の島状パターンの半導体層１３とする。
【００４８】
半導体層１３を覆うように、ゲート絶縁膜となるＳｉＯ2 層１４をＰＥＣＶＤにより堆積する。ゲート絶縁膜１４表面上に、ＡｌまたはＡｌ合金からなるゲート層１５をスパッタリングにより堆積する。なお、ゲート層１５としては、Ａｌの外、耐熱性向上のためにＮｄ、Ｓｉ、Ｍｏ、Ｗ、Ｂ、Ｔｉ、Ｔａ、Ｚｒ、Ｙ、Ｓｃを添加したＡｌ合金を用いることができる。例えば、２ａｔ％〜４ａｔ％のＮｄを含むＡｌ合金を用いる。
【００４９】
ゲート層１５堆積後、その表面をＴＭＡＨ水溶液で処理する。このＴＭＡＨ処理は、図１（Ｂ）を参照して説明したＴＭＡＨ処理と同様に行う。
【００５０】
ゲート層の上に、レジストパターン１７をレジスト層塗布、露光、現像によって作成する。なお、レジストパターン１７は、好ましくは図示のように下側で拡がるテーパ状側壁を有する。
【００５１】
レジストパターン１７を作成した後、基板を加熱し、レジストパターン１７をポストベーキングする。ポストベーキング温度は、ゲート層１５のウエットエッチングにおいて所望のテーパ角が得られるように選択する。例えば、２０°〜７０°、より好ましくは２０°〜５５°のテーパ角を得るように、６０℃〜１４０℃、より好ましくは６０℃〜１２０℃のポストベーキングを行う。
【００５２】
レジストパターン１７をエッチングマスクとし、その下のゲート層１５を燐酸、硝酸、酢酸を含む水溶液をエッチャントとして用い、ウエットエッチングする。
【００５３】
レジストパターン１７がない領域でゲート層１５がその全厚さをエッチングされた後、さらに約５０％以上のオーバエッチングを行う。このオーバエッチングにおいて、レジストパターン１７の外周部下方のゲート層１５は、一定の順テーパ角を保ったままサイドエッチングされる。このサイドエッチングによって、ゲート層１５の側壁は一定のテーパ角を維持したまま内側に移動する。
【００５４】
図４（Ｂ）に示すように、ゲート層１５のウエットエッチングを終了した後、同一のレジストパターン１７を用いて、ゲート絶縁膜１４を、リアクティブイオンエッチング（ＲＩＥ）等により異方的にエッチングする。この時、レジストパターン１７が図に示すようにテーパ角を有する側壁を有する場合、レジストパターン１７の消費と共に、その側壁は後退し、ゲート絶縁膜１４の側壁もテーパ角を有するものとなる。このようにして、４０°〜８０°のテーパ角を有する側壁を生じるようにゲート絶縁膜１４をエッチングする。その後レジストパターン１７は剥離剤等により除去する。
【００５５】
図４（Ｃ）に示すように、基板上方よりＰ等の不純物イオンをイオン注入によって半導体層１３にドーピングする。イオン注入の加速エネルギは、ゲート絶縁膜１４を通過しない程度に選ぶ。半導体層１３が露出している端部でのみ、不純物イオンが注入され、高不純物濃度領域１３ｈが形成される。上方にゲート電極１５が形成されている領域１３ａは、チャネル領域となる。また、チャネル領域１３ａと高濃度領域１３ｈに挟まれた領域１３ｂは、イオン注入されていず、チャネル領域と高濃度領域を分離するオフセット領域となり、この薄膜トランジスタのオフ特性を確保する。
【００５６】
図４（Ｃ）に示す薄膜トランジスタは、オフ時のリーク電流が低減するが、オン時の抵抗がオフセット領域の存在により増加する可能性を有する。オフセット領域を低不純物濃度を有するＬＤＤ領域とすれば、オン時の特性を改良することができる。
【００５７】
図５（Ａ）〜（Ｃ）は、本発明の他の実施例による薄膜トランジスタの製造方法および、得られる構造の断面図および不純物濃度分布を示すグラフである。
【００５８】
図４（Ｃ）に示したドーピング工程においては、ゲート絶縁膜を通過しない加速エネルギでイオン注入を行った。
【００５９】
図５（Ａ）に示す工程では、上述のゲート絶縁膜１４を通過しないイオン注入に加え、ゲート絶縁膜１４を通過して半導体層１３に不純物を注入するドーピングを重ねて行う。例えば、半導体層１３が露出している領域にのみ不純物を注入するベアドープは、加速エネルギ１０ｋｅＶ、ドーズ量７，５×１０14ｃｍ-2で行い、ゲート絶縁膜１４も通過して半導体層１３に不純物を注入するスルードープは、加速エネルギ７０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で行う。
【００６０】
たとえば、ベアドーピングによる不純物濃度は、７．５×１０19ｃｍ-3となり、スルードープによる不純物濃度は、１×１０19ｃｍ-3となる。このようにして、チャネル領域１３ａの両側に低不純物濃度領域（ＬＤＤ領域）１３ｄが形成され、その両側に高不純物濃度領域（ＨＤＤ領域）１３ｈが形成される。
【００６１】
さらに、チャネル領域１３ａとＬＤＤ領域１３ｄの間に不純物濃度が徐々に変化する不純物濃度勾配領域１３ｃが形成され、ＬＤＤ領域１３ｄとＨＤＤ領域１３ｈの間にも不純物濃度が徐々に変化する不純物濃度勾配領域１３ｅが形成される。
【００６２】
図５（Ｂ）は、不純物濃度勾配領域が形成される部分を拡大して示す。図５（Ｃ）は、得られる不純物濃度分布を概略的に示す。ゲート絶縁膜１４およびゲート電極１５は、テーパ角を有する側壁を有する。従って、このテーパ部分においては半導体層１３に対するイオン注入効率が徐々に変化する。
【００６３】
両端の高不純物濃度（ＨＤＤ）領域１３ｈは、半導体層１３が露出している領域であり、全てのイオン注入を直接受ける。ＨＤＤ領域１３ｈに隣接し、その上にゲート絶縁膜１４の傾斜した側壁を有する領域においては、不純物濃度が高濃度領域１３ｈの濃度から、低不純物濃度領域１３ｄの不純物濃度まで徐々に減少する。
【００６４】
ゲート電極１５の傾斜した側壁を有する領域においては、ゲート電極１５の厚さが徐々に増大している。イオン注入の加速エネルギがゲート絶縁膜１４を通過するレベルのため、ゲート電極１５の厚さが薄い間は、ゲート電極１５、ゲート絶縁膜１４を通過して不純物イオンが半導体層１３に注入される。ゲート電極１５の厚さの増大に従い、注入される不純物イオンの濃度は減少する。このようにして、低不純物濃度（ＬＤＤ）領域１３ｄに隣接し、チャネル領域１３ａとの間に不純物濃度が徐々に減少する超低不純物濃度領域（ＳＬＤＤ）１３ｃが形成される。
【００６５】
このような不純物濃度分布を実現することにより、半導体層１３内に空乏層が形成された時の電界集中が緩和される。ＬＤＤ領域１３ｄは、不純物濃度が低いほど電界集中緩和には効果的であるが、不純物濃度を下げ過ぎると、オン時の抵抗が増加してしまう。オン時の抵抗をある程度以下にするためには、不純物濃度をあるレベル以上にすることが望まれる。このような場合、不純物濃度分布を急激に変化させると、その不純物濃度が急激に変化する領域において電界集中が生じ易い。
【００６６】
ＳＬＤＤ領域１３ｃを形成することにより、電界集中を避けつつ、ＬＤＤ領域の存在によるオン抵抗の増大を防止することが容易になる。
【００６７】
さらに、ゲート電極１５およびゲート絶縁膜１４が、それぞれ傾斜する側壁を有すると、この上に絶縁膜、さらにその上に上層配線層を形成した時、層間絶縁膜、上層配線層の段差被覆性が向上する。
【００６８】
図６（Ａ）は、液晶表示装置における薄膜トランジスタマトリックスを概略的に示す平面図である。表示領域には、画素電極ＰＸが行列状に配列されている。１番上の行には、画素電極ＰＸ１１、ＰＸ１２、．．．が並んで配置され、画素行列の第１行目を形成する。画素電極ＰＸ１１の下には、画素電極ＰＸ２１、ＰＸ３１、．．．が並んで配置され、画素行列の列を形成する。同様に、平面上にマトリックス状に画素電極ＰＸが配置され、表示面を構成する。
【００６９】
各画素電極には、薄膜トランジスタＴＦＴが接続されている。ＴＦＴのゲート電極は、ゲート配線Ｇ１、Ｇ２、．．．に接続され、ゲート配線Ｇ１、Ｇ２、．．．はゲートドライバＧＤにより制御される。各ＴＦＴのドレイン電極は、ドレイン配線Ｄ１、Ｄ２、．．．に接続される。ドレイン配線Ｄ１、Ｄ２、．．．は、データドライバＤＤから信号電圧を受ける。
【００７０】
データドライバＤＤは、１行分の画素情報を受け、対応する電圧を発生する。従って、ゲートドライバＧＤで選択されたゲート配線Ｇに接続された１行のトランジスタがオンにされ、その１行の画素行にデータドライバＤＤから印加される画像情報を表す電圧が供給される。
【００７１】
画素電極ＰＸに画像情報が蓄積された後、薄膜トランジスタＴＦＴはオフされ、画素電極ＰＸに蓄積された電圧はそのまま蓄積される。
【００７２】
図６（Ｂ）は、１画素部分の薄膜トランジスタＴＦＴとゲート配線Ｇｉ、ドレイン配線Ｄｊの配置を概略的に示す。ゲート配線Ｇｉとドレイン配線Ｄｊは、交差部ＣＲを形成する。交差する配線を実現するためには、多層配線構造を採用する必要がある。この多層配線構造の下層配線となるゲート配線Ｇｉとして、上述の実施例に従うテーパ角を有する側壁を持つ配線層を用いれば、上層配線となるドレイン配線の段差被覆性が向上する。
【００７３】
図７（Ａ）〜（Ｃ）は、ゲート電極およびゲート配線として上述の実施例によるテーパ角を有する配線層を用いた場合の構成を概略的に示す。
【００７４】
図７（Ａ）において、ゲート配線１５は、水平方向に延在し、平坦な上面およびその両側に傾斜した側壁を有する。ゲート配線１５の両側には、ゲート絶縁膜１４が羽根状に露出する。なお、図７（Ａ）においてはゲート絶縁膜１４の傾斜した側壁は図示を省略している。
【００７５】
ドレイン配線Ｄｊを形成する金属パターン２０は、層間絶縁膜を介してゲート配線１５の上に配置される。ゲート配線１５が、傾斜した側壁を有するため、層間絶縁膜の段差被覆性が向上し、ゲート配線２０の段差被覆性が向上する。なお、ドレイン配線Ｄｊと同時に、薄膜トランジスタＴＦＴのソース領域と画素電極とを接続するための配線領域２０も形成される。この配線領域の上に、層間絶縁膜が形成され、その上に画素電極となるＩＴＯ膜１９が形成される。なお、画素電極１９とソース配線部２０との間およびソース配線部２０と半導体層１３のソース領域との間は、コンタクトホールＣＨを介して電気的に接続される。
【００７６】
このような構成において、破線７Ｂ−７Ｂおよび７Ｃ−７Ｃに沿う断面構造を図７（Ｂ）および７（Ｃ）に示す。
【００７７】
図７（Ｂ）は、ゲート配線とドレイン配線が交差する部分の断面構造を示す。ガラス基板１１上に平坦な表面を有するＳｉＯ2 層１２が形成され、その上にストライプ状のゲート絶縁膜１４が形成されている。ゲート絶縁膜１４の上には、テーパ角を有する側壁を持つゲート配線１５が形成される。ゲート配線１５の厚さが厚くなっても、その側壁はテーパ角を有するため、その上に形成される層間絶縁膜１６の段差被覆性は向上する。従って、さらにその上に形成されるドレイン配線２０およびさらにその上の層間絶縁膜１８の段差被覆性も向上する。
【００７８】
図７（Ｃ）は、薄膜トランジスタと画素電極との接続部分の断面構造を示す。ガラス基板１１上に平坦なＳｉＯ2 層１２が形成され、その上に薄膜トランジスタを形成する半導体層１３の島状パターン１３が形成されている。半導体層１３の島状パターンの中央部に、ゲート絶縁膜１４が形成され、さらにその中央部の上にゲート配線１５が形成されている。
【００７９】
ゲート配線１５がテーパ角を有する側壁を有するため、その上に形成される層間絶縁膜１６の段差被覆性は向上している。層間絶縁膜１６にコンタクトホールＣＨが形成され、コンタクトホールＣＨを介してソース／ドレイン配線２０が形成される。ソース／ドレイン配線２０の上に、さらに層間絶縁膜１８が形成され、コンタクトホールＣＨが画素電極との接続部に形成される。層間絶縁膜１８の上に、ＩＴＯ膜１９が形成され、ソース配線２０と接続される。
【００８０】
たとえば、半導体層１３は、厚さ１５〜７０ｎｍを有する。ゲート絶縁膜１４は、厚さ５０〜２００ｎｍを有する。ゲート絶縁膜１４上のゲート電極１５は、厚さ１００〜８００ｎｍを有する。ゲート電極１５の厚さが厚くなっても、側壁がテーパ角を有する場合、その上に形成される層間絶縁膜１６の段差被覆性は向上する。
【００８１】
なお、ゲート電極１５の両側に羽根状に延在するゲート絶縁膜の領域は、幅０．１〜２．０μｍ、より好ましくは幅０．７〜１μｍを有する。また、ゲート電極１５のテーパ角を有する側壁は、ゲート絶縁膜１４の平坦な上面に対し、２０〜７０°、好ましくは２０〜５５°の角度をなす。
【００８２】
上述の実施例においては、Ａｌ（Ａｌ合金）層堆積後、Ａｌ層表面をＴＭＡＨ溶液、または自然酸化膜、または自然水和膜を除去できる性質を有する薬剤で処理した。他の方法を用い、同様の効果を期待することもできる。
【００８３】
図８（Ａ）、（Ｂ）は、順テーパ角を形成するエッチングの他の方法を示す。図８（Ａ）においては、絶縁基板１の表面上に半導体層３を形成後、必要に応じてパターニングを行う。半導体層３を覆うように絶縁層４を形成する。絶縁層４の上に、Ａｌ（Ａｌ合金）層５１を堆積し、その表面上にＴｉ層５２を堆積する。Ｔｉは、例えば弗酸を含む溶液を用いるとＡｌと較べエッチングレートが高い特徴を有する。
【００８４】
Ｔｉ層５２の上にレジストパターン７を形成し、レジストパターン７をエッチングマスクとして、Ｔｉ層５２、Ａｌ層５１をパターニングする。この際、Ｔｉ層５２のエッチングレートがＡｌ層５１のエッチングレートよりも速いため、エッチングはＴｉ層に対して優先的に進む。従って、下にＡｌ層５１、上にＴｉ層５２を有する積層構造のエッチングは、順テーパ角を維持したまま進行する。
【００８５】
図８（Ｂ）は、通常のエッチングにおいて順テーパ角を形成する方法を示す。絶縁基板１上に半導体層３、絶縁層４を形成した後、Ａｌ（Ａｌ合金）層５を堆積する。Ａｌ層５の上にレジストパターン７を形成し、レジストパターン７をエッチングマスクとしてＡｌ層５をエッチングする。エッチングは、時間経過と共にＴ０、Ｔ１、Ｔ２、Ｔ３、．．．のように進行する。ここで、エッチングを長時間続けると、Ｔ７のような側壁となり、その上部においてオーバーハングが形成されやすい。しかしながら、その前の段階においては、Ｔ６で示すように順テーパ状の側壁が形成される。従って、このタイミングを選択すれば、順テーパ状の側壁を有するパターンが形成される。
【００８６】
さらに、エッチングされた側壁を２段形状に形成することもできる。
図８（Ｃ）は、エッチングされた側壁を２段階に傾斜させるエッチング方法を示す。図８（Ｂ）同様に、絶縁基板１の上に半導体層３、絶縁層４、Ａｌ（合金）層５３を形成する。Ａｌ層５３の上にレジストパターン７を形成し、レジストパターン７をエッチングマスクとしてウエットエッチングを行う。エッチング液は、Ｈ3 ＰＯ4 、ＨＮＯ3 、ＣＨ3 ＣＯＯＨ、Ｈ2 Ｏを含む液を用いる。好ましくは、ＨＮＯ3 を５ｗｔ％以上含むエッチング液を用いる。
【００８７】
このエッチング液を使用してＡｌ層５をエッチングすると、エッチング中にＮ2 やＨ2 等の反応ガスが発生する。反応ガスは一部は気泡となってエッチング液中を上昇するが、一部は気泡となってレジストマスクの下部に溜まる。マスクの下部に溜まる反応ガスはマスクの外側部分をＡｌ層５から押し上げる。このためにマスクの外側部分とＡｌ層とのギャップがひらきエッチング腋がマスクの下でＡｌ層の表面に回り易くなる。
【００８８】
このため、Ａｌ層のエッチングされた側壁上部５３ａは、下地表面に対し角度θ２傾くことになる。それよりも下部は、反応ガスの影響を受け難く、図８（Ｂ）と同様の側壁５３ｂが形成される。この側壁５３ｂは下地表面に対し角度θ１を形成する。ここでθ１＞θ２となる。
【００８９】
図８（Ｃ）のエッチングは、エッチングされた導体層の段差被覆性を高め、かつ導体層の下部においては断面のテーパ角を高めるため、厚さの薄い導体層部分が減少し、幅の狭い配線で所望の低抵抗を実現し、段差被覆性を向上するのに有効となる。
【００９０】
図９は、デュアルゲートを有するＴＦＴの上面構造を概略的に示す。半導体層１３は、図中横方向に長く形成され、その中間に２つのゲート（デュアルゲート）が形成される。即ち、半導体層１３の上をゲート絶縁膜１４で覆い、その上にゲート電極兼ゲート配線のＡｌ層１５を形成する。Ａｌ層１５の上にレジストパターンを形成し、上述のエッチング方法により、ゲート層１５およびその下のゲート絶縁膜１４をパターニングする。
【００９１】
半導体層１３の上に並んだ２つのゲート電極が形成される。その後、層間絶縁膜を介してドレイン配線２０および画素電極１９が形成される。ドレイン配線２０および画素電極１９は、コンタクトホールＣＨを介して半導体層１３に接続される。
【００９２】
このようなデュアルゲート構造においては、半導体層１３の上に２つのゲートを並んで配置される。ゲート電極のテーパ角があまり小さいと、ゲート電極の抵抗を低めるためにはゲート電極幅を大きなものにしなければならない。ＴＦＴの寸法が大きくなり、画素電極１９の占有する面積を制限する原因となってしまう。従って、ゲート電極のテーパ角はある程度以上大きなことが望ましい。この観点からは、ゲート電極の側壁が一定のテーパ角を形成する場合、エッチングにより形成されるゲート層のテーパ角は、２０°以上あることが望ましい。
【００９３】
図６（Ａ）に示すような液晶表示装置を形成する場合、表示領域内には、１つの画素に対し１つの薄膜トランジスタＴＦＴが形成される。このＴＦＴは、例えば全てｎチャネルトランジスタで形成される。しかしながら、ゲートドライバＧＤ、データドライバＤＤ他の周辺回路は、相補型トランジスタを用いて形成することが望まれる。
【００９４】
周辺回路にＣＭＯＳＴＦＴを形成する場合、その一方の導電型のトランジスタ、例えばｎチャネルＴＦＴは、表示領域内のスイッチングトランジスタＴＦＴと同一の工程で形成される。他方の導電型のトランジスタも、なるべく多くの工程を共通にして形成することが望まれる。
【００９５】
図１０（Ａ）〜（Ｄ）、図１１（Ｅ）〜（Ｇ）、図１２（Ｈ）〜（Ｊ）は、相補型ＴＦＴトランジスタを形成する方法を示す基板の断面図である。
【００９６】
図１０（Ａ）に示すように、厚さ０．７ｍｍのガラス基板１１の１表面上に、シリコン酸化膜１２を例えば厚さ２００ｎｍ程度ＰＥ−ＣＶＤで堆積する。このシリコン酸化膜は、ガラス基板１１から不純物が上層に拡散することを防止する。シリコン酸化膜１２の上に、アモルファスシリコン膜を例えば厚さ５０ｎｍＰＥＣＶＤにより成膜し、レジストパターンを用いてパターニングして、アモルファスシリコンの島状領域１３ａ、１３ｂを形成する。
【００９７】
なお、このアモルファスシリコン膜には、ＴＦＴの閾値制御のために若干のボロン（Ｂ）をドープしている。このアモルファスシリコン膜に脱水素アニールを行った後、エキシマレーザを照射し、結晶化処理を行う。レーザ照射によって、アモルファスシリコン膜は多結晶シリコン膜に変換される。
【００９８】
その後、ホトリソグラフィ工程および多結晶シリコン膜のエッチングを行うことにより、多結晶シリコン膜の島状パターン１３ａ、１３ｂを形成する。この時、多結晶シリコン膜の側壁が傾斜するようにエッチングすると段差被覆性を向上するために好ましい。
【００９９】
図１０（Ｂ）に示すように、パターニングした多結晶シリコン膜１３ａ、１３ｂの表面を希弗酸水溶液で洗浄した後、ゲート絶縁膜となるシリコン酸化膜１４を例えば厚さ１２０ｎｍＰＥＣＶＤで堆積する。シリコン酸化膜１４のアニールを行った後、２ａｔ％〜５ａｔ％のＮｄを含むＡｌ合金で形成されたゲート層１５をスパッタリングで厚さ約３００ｎｍ堆積する。この時の膜厚分布は、例えば約±１０％である。
【０１００】
次に、基板を例えば２．２％ＴＭＡＨ水溶液中にディップして、ＴＭＡＨ処理を行う。続いてメガソニック水洗を行い、その後、表面を乾燥させる。このように処理したＡｌ合金層１５の上に、ホトレジストを塗布し、露光、現像を行ってレジストパターンを形成する。
【０１０１】
図１０（Ｃ）は、レジストパターン１７ａ、１７ｂを形成した状態を示す。レジストパターンを形成した後、基板所定温度に加熱しポストベークを行う。ポストベーク温度は、例えば図３に示すような性質を有し、所望のテーパ角度を実現するように選択する。例えば、ポストベーク温度を１００℃に設定し、テーパ角度を３５°に設定する。
【０１０２】
図１０（Ｄ）に示すように、レジストパターン１７ａ、１７ｂをエッチングマスクとし、先ず燐酸、硝酸、酢酸を含む水溶液によってＡｌ合金層１５をエッチングする。このウエットエッチングは、Ａｌ合金層１５の全厚さをエッチングした後、さらにサイドエッチング（テーパエッチング）を行い、レジストパターン１７ａ、１７ｂ端部から０．７〜１．０μｍ内部に入り込んだ形状を実現する。ポストベーク温度を１００℃に設定したため、Ａｌ合金層１５ａ、１５ｂのテーパ角度は約３５°となる。
【０１０３】
再び１００℃で基板をアフターベークし、次にリアクティブイオンエッチング（ＲＩＥ）により、ゲート絶縁膜１４のエッチングを行う。例えば、ＣＨＦ3 ガスを用いたＲＩＥを行い、ゲート絶縁膜１４を異方的にエッチングする。このエッチングにおいて、レジストパターン１７ａ、１７ｂの側壁が徐々に後退するような条件を設定することにより、ゲート絶縁膜１４ａ、１４ｂの側壁も順テーパ角度を有するようにエッチングされる。
【０１０４】
ゲート絶縁膜１４ａ、１４ｂのエッチングはＲＩＥによる異方性エッチングによって行われるため、その形状はレジストパターン１７ａ、１７ｂの形状によって制御され、サイドエッチングされたＡｌ合金層１５ａ、１５ｂの形状よりも大きく形成される。ゲート絶縁膜１４ａ、１４ｂがＡｌ合金層１５ａ、１５ｂの下端から外側に延在する羽根状領域は、０．７〜１．０μｍ程度となる。ゲート絶縁膜１４ａ、１４ｂの側壁は、例えば約６０°の順テーパ角を有するように形成される。
【０１０５】
その後基板を水洗し、ライトアッシングを行った後にレジストパターン１７ａ、１７ｂを剥離剤で除去する。ライトアッシングはＲＩＥによるレジスト層の表面変質層を灰化する処理である。ライトアッシングの前の水洗は、ドライエッチング時に用いたフッ素系ガス（ＣＨＦ3 ）が基板面内に残留しないように行う。フッ素系ガスが残留すると、ライトアッシングにおいてゲート絶縁膜およびその下の多結晶シリコン膜がエッチングされてしまう。
【０１０６】
図１１（Ｅ）に示すように、基板上方からイオンドープ法によりｎ型不純物である燐（Ｐ）をイオン注入する。イオン注入条件は、例えば２回のイオン注入、すなわちスルードープとベアドープを行う。
【０１０７】
スルードープは、ゲート絶縁膜１４ａ、１４ｂを通過してその下の多結晶シリコン層１３ａ、１３ｂにイオン注入を行えるドープ条件であり、例えば加速エネルギ７０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で行い、ゲート絶縁膜下の多結晶シリコン層中の不純物濃度が１×１０19ｃｍ-3となる。
【０１０８】
ベアドープは、例えば加速エネルギ１０ｋｅＶ、ドーズ量７．５×１０14ｃｍ-2で行い、露出している多結晶シリコン層１３内の不純物濃度が約７．５×１０19ｃｍ-3になるように行う。
【０１０９】
このように、ゲート絶縁膜１４ａ、１４ｂで覆われていない領域の不純物濃度はゲート絶縁膜で覆われ、かつスルードープを受けた領域の不純物濃度に対し少なくとも２倍以上、より好ましくは５倍以上の不純物濃度に設定される。このような２段階のイオン注入により、ＬＤＤ領域とＨＤＤ領域を有するＬＤＤ構造が実現される。
【０１１０】
図１１（Ｆ）に示すように、ｎチャネルトランジスタを形成する領域をホトレジストパターン２７で覆う。ｐチャネルトランジスタを形成する領域は、ホトレジストパターン２７の外部に露出させる。この状態で、イオンドープ法によりボロン（Ｂ）をイオン注入す。ボロンのイオン注入条件は、先に行われた燐（Ｐ）のイオン注入条件よりも高濃度とし、イオン注入領域を補償し、反転するように選択する。ボロンをイオン注入されたＨＤＤ領域は、ｎ+ 型からｐ+ 型に変換される。ＬＤＤ領域は、ｎ- 型からｐ- 型に変換される。
【０１１１】
このようにして、ｎチャネルＴＦＴがｐチャネルＴＦＴに変換される。ボロンＢのイオン注入は、図１１（Ｅ）を参照して説明した２段階イオン注入法によってもよく、１回のイオン注入で行ってもよい。１回のイオン注入で行う場合には、ゲート絶縁膜１４ｂ下の領域が、ｎ- 型からｐ- 型に変換されるようにイオン注入条件を選択する必要がある。その後レジストパターン２７は、アッシングして剥離し、その後水洗を行う。
【０１１２】
図１１（Ｇ）は、このようにして形成された相補型ＴＦＴを示す。相補型ＴＦＴを用いることにより、低消費電力のインバータ回路等を形成することができる。相補型ＴＦＴをＬＤＤ構造で形成することにより、短チャネルの相補型ＴＦＴで高速動作を実現し、オン状態においてもドレイン破壊電圧が低下しない（ショートチャネル効果を起こし難い）半導体回路を作成することができる。
【０１１３】
なお、イオンドーピングを非質量分離型のイオン注入によって行う場合、イオン注入された領域には目的とする不純物と共に水素も多量に注入される。この水素を離脱させるために、例えば３８０℃で２時間程度の脱水素アニールを行う。
【０１１４】
また、イオン注入された領域は、イオン注入時のエネルギ衝撃によって微結晶化または非品質化されやすい。このため、エキシマレーザによる活性化処理を行うことが好ましい。また、エキシマレーザの活性化の代わりに、またはエキシマレーザの活性化と共に、ラピッドサーマルアニール（ＲＴＡ）による活性化処理を行ってもよい。
【０１１５】
図１２（Ｈ）に示すように、相補型ＴＦＴを形成した基板表面上に、ＴＦＴを覆うように第１層間絶縁膜としてシリコン窒化膜１６をプラズマ励起ＣＶＤにより、例えば厚さ４００ｎｍ堆積する。その後アニールを行い膜質を改善する。シリコン窒化膜１６上にレジストパターンを形成し、シリコン窒化膜をエッチングすることによりコンタクトホールＣＨを形成する。
【０１１６】
図１２（Ｉ）に示すように、基板表面を希弗酸水溶液で洗浄した後、例えば厚さ約１００ｎｍのＴｉ膜、厚さ約２００ｎｍのＡｌ−Ｓｉ膜、厚さ約１００ｎｍのＴｉ膜の３層積層構造を連続的に堆積し、その上のレジストパターンを形成し、エッチングを行うことによりソース電極、ドレイン電極、ドレイン配線等を含む配線層２０を形成する。
【０１１７】
図１２（Ｊ）に示すように、基板表面上に第２の層間絶縁膜としてシリコン窒化膜１８を堆積する。シリコン窒化膜上にレジストパターンを形成し、エッチングを行うことによりコンタクトホールＣＨを形成する。コンタクトホールＣＨを形成した層間絶縁膜１８上に、ＩＴＯ膜を堆積し、ホトリソグラフィ工程とエッチング工程により画素電極１９および外部端子電極の最上層を形成する。
【０１１８】
なお、第２層間絶縁膜としては感光性透明樹脂を用い、表面を平坦化しても良い。外部端子電極の最上層としてＩＴＯ膜を形成するのは、接続時の特性向上のためである。最後にＴＦＴ特性回復のため、２００℃で約一時間のアニールを行う。
【０１１９】
このような方法によれば、少ないマスク数でガラス基板上に相補型ＴＦＴ回路を形成することができる。テーパー構造を採用することにより、上層形成時の段差被覆性が向上し、歩留りが向上する。
【０１２０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、少ないマスク数でＬＤＤ構造を有する薄膜トランジスタを作成することができる。製造プロセスにおける段差被覆性が向上するため、歩留りを向上することができる。自己整合的に対称的構成を有するＴＦＴを作成することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるエッチング方法を説明するための基板の断面図である。
【図２】図１の実施例に従う実験の結果を示すグラフである。
【図３】図１の実施例に従う実験の結果を示すグラフである。
【図４】本発明の実施例によるＴＦＴの製造方法を説明するための基板の断面図である。
【図５】本発明の実施例によるＴＦＴの製造方法を説明するための基板の断面図である。
【図６】液晶表示装置のガラス基板上に形成するアクティブ回路の構成を概略的に示す上面図である。
【図７】本発明の実施例による半導体装置の製造方法によって得られる半導体装置の構造を示す平面図および断面図である。
【図８】本発明の他の実施例によるエッチング方法を説明するための基板の断面図である。
【図９】液晶表示装置のアクティブ回路の他の構成例を示す上面図である。
【図１０】本発明の他の実施例による相補型ＴＦＴ構造の製造方法を説明するための基板の断面図である。
【図１１】本発明の他の実施例による相補型ＴＦＴ構造の製造方法を説明するための基板の断面図である。
【図１２】本発明の他の実施例による相補型ＴＦＴ構造の製造方法を説明するための基板の断面図である。
【符号の簡単な説明】
１ ガラス基板
２、４ ＳｉＯ2 層
３ 多結晶ＳｉＯ2 層
５ 金属層
６ ＴＭＡＨ水溶液
７ レジスト層
Claims (9)
- （ａ）下地表面上にＡｌまたはＡｌ合金の層を形成する工程と、
（ｂ）前記ＡｌまたはＡｌ合金の層の表面をＴＭＡＨで処理する工程と、
（ｃ）前記ＴＭＡＨで処理したＡｌまたはＡｌ合金の層の表面上にレジストパターンを形成する工程と、
（ｄ）前記レジストパターンをエッチングマスクとして用い、前記ＡｌまたはＡｌ合金の層を順テーパの側壁を形成しつつウエットエッチングする工程とを含み、
かつ、前記工程（ｃ）は、前記ＡｌまたはＡｌ合金の層の上にレジスト層を塗布するサブ工程と、前記レジスト層を選択的に露光するサブ工程と、前記露光されたレジスト層を現像してレジストパターンを形成するサブ工程と、前記レジストパターンをポストベークするサブ工程とを含み、
かつ、前記レジストパターンをポストベークするサブ工程は、前記レジストパターンを６０℃〜１４０℃の温度に加熱することを含むＡｌまたはＡｌ合金の層のエッチング方法。 - 前記工程（ｄ）は、前記レジストパターンがない領域で前記ＡｌまたはＡｌ合金の層の全厚さをウエットエッチングした後、前記レジストパターンの下の前記ＡｌまたはＡｌ合金の層をさらに順テーパの側壁を形成しつつウエットエッチングすることを含む請求項１記載のＡｌまたはＡｌ合金の層のエッチング方法。
- さらに、
（ｅ）前記レジストパターンをエッチングマスクとして前記下地表面を異方的にドライエッチングする工程を含む請求項１または２に記載のＡｌまたはＡｌ合金の層のエッチング方法。 - （ａ）絶縁基板上に半導体層を形成する工程と、
（ｂ）前記半導体層上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にＡｌまたはＡｌ合金からなるゲート層を形成する工程と、
（ｄ）前記ゲート層表面をＴＭＡＨで処理する工程と、
（ｅ）前記ＴＭＡＨで処理したゲート層表面上にレジストパターンを形成する工程と、
（ｆ）前記レジストパターンをエッチングマスクとして前記ゲート層を順テーパの側壁を形成しつつウエットエッチングする工程と、
（ｇ）前記レジストパターンをエッチングマスクとして前記ゲート絶縁膜を異方的にドライエッチングする工程とを含み、
かつ、前記工程（ｅ）は、前記ゲート層表面上にレジスト層を塗布するサブ工程と、前記レジスト層を選択的に露光するサブ工程と、前記レジスト層を現像してレジストパターンを形成するサブ工程と、前記レジストパターンをポストベークするサブ工程とを含み、
かつ、前記ポストベークするサブ工程は、前記レジストパターンを６０℃〜１４０℃の温度に加熱することを含む薄膜トランジスタマトリックスの製造方法。 - 前記工程（ｆ）は、前記レジストパターンがない領域で前記ゲート層の全厚さをウエットエッチングした後、前記レジストパターン下のゲート層を順テーパの側壁を形成しつつウエットエッチングすることを含む請求項４記載の薄膜トランジスタマトリックスの製造方法。
- 前記工程（ｅ）は、順テーパの側面を有するレジストパターンを形成し、前記工程（ｇ）は前記レジストパターンを消費しつつ順テーパの側壁を有するゲート絶縁膜のパターンを形成する請求項５記載の薄膜トランジスタマトリックスの製造方法。
- さらに、
（ｈ）前記工程（ｇ）後、前記レジストパターンを除去する工程と、
（ｉ）前記工程（ｈ）後、前記半導体層に不純物イオンを打ち込む工程と、を含む請求項４〜６のいずれか１項に記載の薄膜トランジスタマトリックスの製造方法。 - 前記工程（ｉ）は、不純物イオンが、前記ゲート絶縁膜を通過して前記半導体層に打ち込まれる加速エネルギで行う第１のイオン打ち込み工程と、不純物イオンが前記ゲート絶縁膜を通過できない加速エネルギで行う第２のイオン打ち込み工程とを含む請求項７記載の薄膜トランジスタマトリックスの製造方法。
- 前記工程（ｆ）は、燐酸、硝酸を含む水溶液をエッチャントとして用いる請求項４〜８のいずれか１項に記載の薄膜トランジスタマトリックスの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21806398A JP3883706B2 (ja) | 1998-07-31 | 1998-07-31 | エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 |
| TW088103983A TW486584B (en) | 1998-07-31 | 1999-03-15 | Etching method, thin film transistor matrix substrate, and its manufacture |
| US09/277,791 US6335290B1 (en) | 1998-07-31 | 1999-03-29 | Etching method, thin film transistor matrix substrate, and its manufacture |
| KR1019990013851A KR100349562B1 (ko) | 1998-07-31 | 1999-04-19 | 식각 방법, 박막 트랜지스터 매트릭스 기판 및 그 제조 방법 |
| US09/829,531 US6534789B2 (en) | 1998-07-31 | 2001-04-09 | Thin film transistor matrix having TFT with LDD regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21806398A JP3883706B2 (ja) | 1998-07-31 | 1998-07-31 | エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003424407A Division JP4011540B2 (ja) | 2003-12-22 | 2003-12-22 | 薄膜トランジスタマトリックス基板、および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000047263A JP2000047263A (ja) | 2000-02-18 |
| JP3883706B2 true JP3883706B2 (ja) | 2007-02-21 |
Family
ID=16714077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21806398A Expired - Fee Related JP3883706B2 (ja) | 1998-07-31 | 1998-07-31 | エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6335290B1 (ja) |
| JP (1) | JP3883706B2 (ja) |
| KR (1) | KR100349562B1 (ja) |
| TW (1) | TW486584B (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909114B1 (en) | 1998-11-17 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having LDD regions |
| US6489952B1 (en) * | 1998-11-17 | 2002-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type semiconductor display device |
| US6365917B1 (en) * | 1998-11-25 | 2002-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6534826B2 (en) | 1999-04-30 | 2003-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TW480554B (en) * | 1999-07-22 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP4801241B2 (ja) * | 1999-07-22 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP2001035808A (ja) * | 1999-07-22 | 2001-02-09 | Semiconductor Energy Lab Co Ltd | 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法 |
| JP5020428B2 (ja) * | 1999-08-30 | 2012-09-05 | 三星電子株式会社 | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
| US6515648B1 (en) * | 1999-08-31 | 2003-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| JP3538084B2 (ja) * | 1999-09-17 | 2004-06-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6646287B1 (en) | 1999-11-19 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with tapered gate and insulating film |
| JP4801249B2 (ja) * | 1999-11-19 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW495854B (en) | 2000-03-06 | 2002-07-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| TW513753B (en) * | 2000-03-27 | 2002-12-11 | Semiconductor Energy Lab | Semiconductor display device and manufacturing method thereof |
| US7525165B2 (en) | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
| US6706544B2 (en) * | 2000-04-19 | 2004-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and fabricating method thereof |
| JP5292453B2 (ja) * | 2000-05-12 | 2013-09-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP5046439B2 (ja) * | 2000-05-12 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI224806B (en) * | 2000-05-12 | 2004-12-01 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP4801622B2 (ja) * | 2000-05-12 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| TW480576B (en) * | 2000-05-12 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and method for manufacturing same |
| JP5276758B2 (ja) * | 2000-05-13 | 2013-08-28 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| US6461886B1 (en) | 2000-05-13 | 2002-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP4817535B2 (ja) * | 2000-06-05 | 2011-11-16 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| JP4684170B2 (ja) * | 2000-06-28 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3507771B2 (ja) * | 2000-07-03 | 2004-03-15 | 鹿児島日本電気株式会社 | パターン形成方法及び薄膜トランジスタの製造方法 |
| JP4772228B2 (ja) * | 2000-07-31 | 2011-09-14 | 株式会社半導体エネルギー研究所 | 発光装置の作製方法 |
| US6613620B2 (en) | 2000-07-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4641598B2 (ja) * | 2000-08-03 | 2011-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7223643B2 (en) * | 2000-08-11 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP5046452B2 (ja) * | 2000-10-26 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| SG116443A1 (en) | 2001-03-27 | 2005-11-28 | Semiconductor Energy Lab | Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same. |
| JP4338934B2 (ja) * | 2001-03-27 | 2009-10-07 | 株式会社半導体エネルギー研究所 | 配線の作製方法 |
| JP4269542B2 (ja) * | 2001-06-04 | 2009-05-27 | 日本電気株式会社 | トランジスタの動作点設定方法及びその回路、信号成分値変更方法並びにアクティブマトリクス型液晶表示装置 |
| JP2003045874A (ja) | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| JP4673513B2 (ja) * | 2001-08-01 | 2011-04-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR20030038835A (ko) * | 2001-11-06 | 2003-05-17 | 피티플러스(주) | Ｌｃｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법 |
| KR20030038837A (ko) * | 2001-11-06 | 2003-05-17 | 피티플러스(주) | Ｌｃｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법 |
| TW548862B (en) * | 2002-05-30 | 2003-08-21 | Au Optronics Corp | Method of preventing anode of active matrix organic light emitting diode from breaking |
| JP2004095671A (ja) * | 2002-07-10 | 2004-03-25 | Seiko Epson Corp | 薄膜トランジスタ、スイッチング回路、アクティブ素子基板、電気光学装置、電子機器、サーマルヘッド、液滴吐出ヘッド、印刷装置、薄膜トランジスタ駆動発光表示装置 |
| TWI222114B (en) * | 2003-06-12 | 2004-10-11 | Toppoly Optoelectronics Corp | Method of forming a thin film transistor by a laser crystallization process |
| US7928654B2 (en) * | 2003-08-29 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
| KR100543001B1 (ko) * | 2003-09-03 | 2006-01-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 액티브 매트릭스 평판 표시 장치 |
| US20050074914A1 (en) * | 2003-10-06 | 2005-04-07 | Toppoly Optoelectronics Corp. | Semiconductor device and method of fabrication the same |
| CN1327478C (zh) * | 2004-02-03 | 2007-07-18 | 统宝光电股份有限公司 | 一种利用激光结晶工艺制作薄膜晶体管的方法 |
| KR101022569B1 (ko) | 2004-05-13 | 2011-03-16 | 엘지디스플레이 주식회사 | 박막트랜지스터 및 그 제조방법 |
| JP2006054251A (ja) * | 2004-08-10 | 2006-02-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP4579012B2 (ja) * | 2005-03-03 | 2010-11-10 | シャープ株式会社 | 液晶表示装置の製造方法 |
| US7579220B2 (en) * | 2005-05-20 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device manufacturing method |
| US7588970B2 (en) * | 2005-06-10 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TWI401802B (zh) * | 2005-06-30 | 2013-07-11 | Samsung Display Co Ltd | 薄膜電晶體板及其製造方法 |
| US7524593B2 (en) * | 2005-08-12 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Exposure mask |
| US7914971B2 (en) * | 2005-08-12 | 2011-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Light exposure mask and method for manufacturing semiconductor device using the same |
| US7470562B2 (en) * | 2005-11-07 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors using disposable aluminum oxide spacers |
| JP2007157755A (ja) * | 2005-11-30 | 2007-06-21 | Kobe Steel Ltd | 配線膜の形成方法 |
| KR100661221B1 (ko) * | 2005-12-30 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리의 제조 방법 |
| US7579282B2 (en) * | 2006-01-13 | 2009-08-25 | Freescale Semiconductor, Inc. | Method for removing metal foot during high-k dielectric/metal gate etching |
| JP2009212504A (ja) * | 2008-02-08 | 2009-09-17 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置およびその製造方法 |
| US8399356B2 (en) * | 2008-03-28 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP5369501B2 (ja) * | 2008-06-04 | 2013-12-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP5503247B2 (ja) * | 2009-10-19 | 2014-05-28 | 株式会社ジャパンディスプレイ | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 |
| WO2011108050A1 (ja) * | 2010-03-02 | 2011-09-09 | シャープ株式会社 | 薄膜トランジスタ基板及びその製造方法 |
| KR102044667B1 (ko) | 2013-05-28 | 2019-11-14 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법 |
| JP2014033212A (ja) * | 2013-09-13 | 2014-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2015188062A (ja) | 2014-02-07 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6663672B2 (ja) * | 2015-09-25 | 2020-03-13 | 株式会社Ｓｃｒｅｅｎホールディングス | データ補正装置、描画装置、配線パターン形成システム、検査装置、データ補正方法および配線基板の製造方法 |
| KR101818170B1 (ko) * | 2016-03-17 | 2018-01-12 | 주식회사 모다이노칩 | 코일 패턴 및 그 형성 방법, 이를 구비하는 칩 소자 |
| CN106024633A (zh) * | 2016-06-23 | 2016-10-12 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
| CN107833827B (zh) * | 2017-10-25 | 2020-07-31 | 武汉华星光电技术有限公司 | 一种阵列基板的刻蚀方法 |
| CN107910301B (zh) * | 2017-11-23 | 2020-08-04 | 合肥鑫晟光电科技有限公司 | 显示基板的制作方法、显示基板及显示装置 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166925A (en) | 1979-06-13 | 1980-12-26 | Matsushita Electronics Corp | Application of metal film on semiconductor substrate |
| JPS57170571A (en) | 1981-04-14 | 1982-10-20 | Nec Corp | Manufacture of mos type semiconductor device |
| US4394182A (en) * | 1981-10-14 | 1983-07-19 | Rockwell International Corporation | Microelectronic shadow masking process for reducing punchthrough |
| DE3689843T2 (de) * | 1986-03-06 | 1994-09-01 | Toshiba Kawasaki Kk | Steuerschaltung einer Flüssigkristallanzeige. |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JPH0220067A (ja) * | 1988-07-08 | 1990-01-23 | Konica Corp | イメージセンサ |
| US5100768A (en) * | 1989-05-09 | 1992-03-31 | Kabushiki Kaisha Toshiba | Photosensitive composition |
| JP2906590B2 (ja) * | 1990-06-14 | 1999-06-21 | 三菱瓦斯化学株式会社 | アルミニウム配線半導体基板の表面処理剤 |
| US5474941A (en) * | 1990-12-28 | 1995-12-12 | Sharp Kabushiki Kaisha | Method for producing an active matrix substrate |
| JPH05152326A (ja) | 1991-12-02 | 1993-06-18 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPH05249494A (ja) * | 1992-03-06 | 1993-09-28 | Sony Corp | 液晶表示装置 |
| JP3305415B2 (ja) * | 1992-06-18 | 2002-07-22 | キヤノン株式会社 | 半導体装置、インクジェットヘッド、および画像形成装置 |
| JP3351028B2 (ja) | 1993-06-22 | 2002-11-25 | カシオ計算機株式会社 | アルミ系金属膜のパターニング方法 |
| US5393682A (en) * | 1993-12-13 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of making tapered poly profile for TFT device manufacturing |
| JP3398453B2 (ja) | 1994-02-24 | 2003-04-21 | 株式会社東芝 | 薄膜トランジスタの製造方法 |
| US5728608A (en) * | 1995-10-11 | 1998-03-17 | Applied Komatsu Technology, Inc. | Tapered dielectric etch in semiconductor devices |
| JP3527009B2 (ja) * | 1996-03-21 | 2004-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JPH09298202A (ja) | 1996-04-30 | 1997-11-18 | Nec Corp | 配線パターンの形成方法 |
| JP2917925B2 (ja) | 1996-07-31 | 1999-07-12 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法と液晶表示装置用アクティブマトリックスアレイ |
| JP3305961B2 (ja) * | 1996-09-26 | 2002-07-24 | 株式会社東芝 | 多結晶シリコン薄膜トランジスタの製造方法 |
| US6022751A (en) * | 1996-10-24 | 2000-02-08 | Canon Kabushiki Kaisha | Production of electronic device |
| JPH10233511A (ja) * | 1997-02-21 | 1998-09-02 | Toshiba Corp | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 |
| JP4187819B2 (ja) * | 1997-03-14 | 2008-11-26 | シャープ株式会社 | 薄膜装置の製造方法 |
| US5994156A (en) * | 1997-09-12 | 1999-11-30 | Sharp Laboratories Of America, Inc. | Method of making gate and source lines in TFT LCD panels using pure aluminum metal |
-
1998
- 1998-07-31 JP JP21806398A patent/JP3883706B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-15 TW TW088103983A patent/TW486584B/zh not_active IP Right Cessation
- 1999-03-29 US US09/277,791 patent/US6335290B1/en not_active Expired - Lifetime
- 1999-04-19 KR KR1019990013851A patent/KR100349562B1/ko not_active IP Right Cessation
-
2001
- 2001-04-09 US US09/829,531 patent/US6534789B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000047263A (ja) | 2000-02-18 |
| KR100349562B1 (ko) | 2002-08-21 |
| US6534789B2 (en) | 2003-03-18 |
| US20010019127A1 (en) | 2001-09-06 |
| US6335290B1 (en) | 2002-01-01 |
| KR20000011242A (ko) | 2000-02-25 |
| TW486584B (en) | 2002-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3883706B2 (ja) | エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 | |
| KR100585410B1 (ko) | 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 | |
| JP4850057B2 (ja) | 液晶表示装置及びその製造方法 | |
| JPH0846201A (ja) | 半導体素子及びその製造方法 | |
| JPH07321338A (ja) | 半導体集積回路およびその作製方法 | |
| KR100654022B1 (ko) | 금속유도측면결정화법을 이용한 박막 트랜지스터 제조방법 | |
| JP4011540B2 (ja) | 薄膜トランジスタマトリックス基板、および液晶表示装置 | |
| JPH07211912A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100552296B1 (ko) | 다결정규소박막트랜지스터기판의제조방법 | |
| JP4244525B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP4249886B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH05152325A (ja) | 薄膜トランジスタの製造方法 | |
| KR100915148B1 (ko) | 구동회로 일체형 액정표시장치의 스위칭 소자 및구동소자의제조방법 | |
| KR100916606B1 (ko) | 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 | |
| KR101050284B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| JPH05152326A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001036097A (ja) | 半導体装置 | |
| KR100214069B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| JP2004064056A (ja) | 半導体集積回路の作製方法 | |
| KR101148526B1 (ko) | 액정표시장치의 박막트랜지스터 제조방법 | |
| JP2005217368A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100314800B1 (ko) | 반도체소자의박막트랜지스터제조방법 | |
| JP2002094074A (ja) | 薄膜半導体装置の製造方法 | |
| JP2000195794A (ja) | 多結晶シリコン膜の作製方法 | |
| JPH10163499A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031222 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040113 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040305 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131124 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |