JP2009212504A - 薄膜半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】微細化ＴＦＴに適用が可能な低抵抗のソース・ドレイン構造を低温プロセスで形成可能な薄膜半導体及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成され、側壁に絶縁膜からなるサイドウオールスペーサを有するゲート電極、及び前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層を具備することを特徴とする。
【選択図】 図６

Description

本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置及びその製造方法に関する。
半導体薄膜技術は、薄膜トランジスタ（ＴＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１を参照）。
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有することから、パーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
この薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン半導体薄膜により構成される。シリコン半導体薄膜は、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）および結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）に分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。このような多結晶質シリコンの特性は、多結晶質シリコンがスイッチング素子の半導体薄膜材料として非常に優れていることを示している。
近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から、例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０ｎｍ〜１００ｎｍ程度の厚さでアンダーコート層上に形成される。次いで、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
このようにしてガラス基板上に形成された薄膜半導体層に、ＩＣ（ＬＳＩ）分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
現在では、以上のように多結晶質シリコンの半導体薄膜がｎチャネル型またはｐチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ２／Ｖｓｅｃ程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、薄膜半導体装置自体にも信頼度を低下させる要因が数多く存在する。それらには、材料に起因するもの（金属配線の疲労や腐食による断線、絶縁膜の絶縁破壊、汚染（Ｎａ等）によるデバイス特性変化等）の他に、デバイス物理に起因する“ホット・キャリア現象”と呼ばれる現象がある。
すなわち、チャネル内の電界により加速された電子は、そのエネルギーがバンド・ギャップのエネルギー １．１ｅＶ を超えるとＳｉの格子と衝突して電子-正孔対を発生する（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）。この際、電子はゲート電圧ＶＧによって引き寄せられ、必ずしもＳｉ-ＳｉＯ２の電位障壁（約３．１ｅＶ）を超えるエネルギーを持たなくとも、ゲート酸化膜中に飛び込む。その一部が酸化膜中に捕獲されて電荷として残存する。これはトランジスタのＶｔｈを正方向に移動させるだけでなく、界面の質を悪化させて、相互コンダクタンスｇｍを低下させる。素子内部の電界が高い場合には、チャネル内電子が直接ゲート酸化膜中に飛び込む。このような信頼性上の問題はホット・キャリア効果（ｈｏｔ−ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）と呼ばれ、デバイスの微細化を妨げる大きな要因となっている。
ホット・キャリア効果は高い電界によって発生する。したがって、最も電界の高いドレイン近傍に濃度の低いｎ型（ｐ型）領域を設けて、電界を緩和する方法がホット・キャリア抑制に効果があることが認められている。その対策として考え出されたのが、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれる構造であり、ｐ型においても効果が見られる。
ＬＤＤは、一般的には、以下のようにして形成される。先ず、ゲート電極をマスクとして、最初に濃度の低い条件でｎ型およびｐ型不純物イオンの打ち込みをそれぞれ行い〔ｎ−層（ｐ−層）〕、その後、全面にＳｉＯ２膜を被着した後、方向性ドライ・エッチングでこの膜を全面にわたって均一にエッチングすると、ゲート側壁部にＳｉＯ２膜の側壁（サイドウォール）スペーサが残存する。このスペーサをマスクとして用いて相対的に濃度の高い条件にてイオン打ち込みを行い、ｎ＋層（ｐ＋層）を形成する。衝突電離現象は、電界強度に強く依存するので、たとえ１０％の電界強度の緩和でも耐圧が改善される。
ところが、前記注入したｎ型（ｐ型）不純物を活性化し、伝導キャリアの機能を持たせるためには、通常１０００℃以上の熱処理が必要とされる。しかし、ガラス基板への適用を考慮した場合、ガラス基板上では、耐熱性の観点からその処理温度を６００℃以下で実施せざるを得ない。このような条件（低温プロセス）では得られる特性が極端に低く（トランジスタ特性の低下）、適用できるデバイスが限定されるため、低温プロセスでも十分高い活性化能力のある代替技術の開発が望まれている。
ちなみに、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の３倍から５倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も３００ｃｍ２／Ｖｓｅｃ程度を必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが、例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。
このような理由から、半導体薄膜の結晶性を単結晶に近づける研究が行われている（例えば、非特許文献２を参照）と共に、不純物の注入（ドーピング）により生じた非晶質層や欠陥を回復し、結晶性を高めることが重要であり、双方（再結晶化技術、活性化技術）から盛んに研究が行なわれている（例えば、非特許文献３を参照）。
以上のように、ガラス基板上のシリコン半導体薄膜中に注入（イオン・インプランテーションもしくは、イオンドーピング）されたｎ型（ｐ型）不純物の活性化率を高めることが薄膜トランジスタの電気的特性を決定する重要な要素であり、この活性化率が注入後の熱処理の温度と時間に強く依存することが古くから知られており、現在の薄膜トランジスタ製造工程で用いられているような不純物注入（ドーピング）と熱処理方法〔例えば、ファーネスアニール：６００℃、２時間処理や高温ガス噴射を用いた対流による急速加熱：〔擬似ＲＴＡ（ラピッドサーマルアニール）とも呼ばれる〕６００℃、５分間処理など〕では、その活性化率は２５％にも及ばないことが報告されている（例えば、非特許文献４を参照）。
注入された不純物の活性化率をさらに高めるためには、多結晶質シリコンの品質すなわち、出発材料の膜質（熱処理前の膜質）を高める（再結晶化技術の向上）と共に、従来方法〔例えば、ファーネスアニール：６００℃、２時間処理や高温ガス噴射を用いた対流による急速加熱：〔擬似ＲＴＡ（ラピッドサーマルアニール）とも呼ばれる〕６００℃５分間処理など〕の概念での温度と時間の与え方以外の方法で半導体薄膜の結晶性の向上を図ることが益々重要となってきている。
不純物の活性化率を高める方法としては、先行するＩＣ（ＬＳＩ）分野で実績があったＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）〔ＲＴＡ（Ｐａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）とも言う〕プロセスの適用が検討され、当初、タングステンのハロゲンランプを用いたＲＴＡが試みられた。しかしながら、ランプの放射スペクトルとシリコンの吸収波長の重なりが少なく、光の効果的な吸収が成されず、結果として効率的な加熱昇温が達成できなかった。
より効率的な加熱用の光源として、最近ではＩＣ（ＬＳＩ）分野でキセノンのフラッシュランプを用いた急速加熱方式が研究されている（例えば、非特許文献４を参照）。
一方、前述したように、レーザーを用いてアモルファスシリコンを多結晶質シリコンに変化させるレーザー再結晶化工程の研究が早くから取り組まれていたこともあり、レーザーを用いたレーザー活性化の検討が古くから成されている。しかしながら、これらの方法では実際のデバイスへの適用に際して、下地のパターンの影響やゲート電極配線の影響のため、均一な加熱という観点で難があり、実用化には至っていない。
また、サブミクロンＴＦＴ以降の微細化デバイスにおいては、Ｓｉ能動層の薄膜化ならびにコンタクトサイズの縮小などが想定される。現行のソース・ドレイン層は不純物注入を行ったＳｉを、６００℃の熱処理により活性化させて形成している。ＳＯＩ基板を用いた試作実績では、ｎ＋で１３０Ω／□、ｐ＋で５２２Ω/□のシート抵抗が得られているが、これをさらに低温化した場合、必然的に活性化率が低下するので、高抵抗化は避けられない。０．５μｍルールのＴＦＴにおいては、先行技術である半導体プロセスにおける同等サイズのトランジスタの実績から、ソース・ドレイン層のシート抵抗は１００Ω/□以下、コンタクト抵抗は１×１０−６Ωｃｍ２以下が必要であると見積もられており、目標の達成にあたっては新技術の導入が不可欠となる。
低抵抗ソース・ドレインを得る技術としては、すでに半導体（ＩＣ，ＬＳＩ）の分野で応用実績のあるシリサイド化技術の応用が考えられる。本発明者らによる実験では、絶縁基板上でＴｉｘＳｉｙおよびＮｉｘＳｉｙ形成を試み、性能確認を実施した。
一方、低電圧で高速動作をさせる微小デバイスでは、コンタクトの低抵抗化も不可欠である。通常、コンタクト抵抗やソース・ドレイン部を低抵抗化するためには、それぞれの工程における材料間の組み合わせを考慮した上で、適用限界上限の高温熱処理によって対応している。
ガラス基板上にＴＦＴを形成するプロセスにおいては、ガラスの耐熱性の問題から通常６００℃以下の低温プロセスによって、ドーピング不純物の活性化に対応している。また、ソース・ドレインを構成する材料はＳｉであり、更なる低抵抗化に対して新しい材料・構造および形成方法を開発する必要がある。特に、通信用の高周波素子の一体化搭載を想定した場合には、コンタクト抵抗の低減も含めた配線の低抵抗化が必須となる。
ＩＣプロセスでは、６００℃以上の高温プロセスの適用が可能であり、ソース・ドレイン拡散部に高融点金属膜もしくは高融点金属シリサイド膜のような低抵抗薄膜を裏打ちする方法が一部のデバイスにおいて既に適用されている。このプロセスは、自己整合的にソース・ドレイン拡散部にシリサイドを裏打ちするプロセスで、サリサイドプロセス（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）と呼ばれている（例えば、非特許文献５を参照）。
サリサイドプロセスにおいて、高融点金属材料としてＴｉを用いた場合、通常安定なシリサイド層（ＴｉＳｉ２（Ｃ５４ ｐｈａｓｅ））を形成するためには、準安定状態のシリサイド （Ｔｉ５Ｓｉ３ 又は ＴｉＳｉ２（Ｃ４９ ｐｈａｓｅ））を低温（１ｓｔ ＲＴＡ）で形成した後、８５０℃以上の熱処理（２ｎｄ ＲＴＡ）が必要である（例えば、非特許文献６を参照）。また、一般にＳｉ上にシリサイドを形成する過程で、Ｓｉにドープされた不純物は再分布するため、形成プロセスでの配慮が必要である。以上の観点より、金属材料の中からＴＦＴプロセスにマッチした材料の選択とプロセスの組み立て方が最終的なデバイスの性能を左右し、極めて重要である。
また、良好なシリサイドを形成するためには、ガス中または高融点金属膜自身の中の不純物酸素を徹底的に排除しなければならない。酸化物生成の自由エネルギーから判断すると、ＴｉやＺｒを除くほとんどの材料はＳｉよりも酸化物の生成自由エネルギーが小さく熱処理中に界面にＳｉＯ２を形成し、導通不良など種々のトラブルを招くことが予測される。このように６００℃以下という制限条件下では、ＬＳＩでの経験が少なく、これらを根本的に見直したプロセス設計が必要である（例えば、非特許文献７を参照）。
P.G. LeComber, W.E. Spear and A. Ghaith "Amorphous-Silicon Field-Effect Device and Possible Application" Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979 フラットパネルディスプレイ１９９８，ｐｐ．２０６−２２２ フラットパネルディスプレイ２００３，ｐｐ．１６４−１８４ T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda, "10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing" Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398 T. Shibata, K.Hieda, M. Sato, M. Konaka, R. L. M. Dang, and H. Iizuka,Tech. Dig. Int. Electron Devices Meet., Washington, D. C., 1981(IEEE, New York, 1981) p. 647 H. Kotaki, K Mitsuhashi, J. Takagi, Y. Akagi and M. Koba, "Low Resistance and Thermally Stable Ti-Silicided Shallow Junction Formed by Advanced 2-Step Rapid Thermal Processing and Its Application to Deep Submicron Contact" Jpn. J. Appl. Phys., Vol.32, Part 1, No.1B, January 1993, pp.389-395 H. Kotaki, M. Nakano, S. Hayashida, S.Kakimoto, K Mitsuhash, and J. Takagi, "Novel Oxygen Free Titanium Silicidation (OFS) Processing for Low Resistance and Thermally Stable SALICIDE (Self-Aligned Silicide) in Deep Submicron Dual Gate CMOS (Complementary Metal-Oxide Semiconductors)" Jpn. J. Appl. Phys., Vol.34, Part 1, No.2B, February 1995, pp.776-781
例えば、フラットパネルディスプレイの高機能化および高付加価値化のためには、薄膜トランジスタにおいて活性層となる半導体薄膜の結晶性を向上させると共に、イオン注入（もしくはイオンドーピング）により一旦非晶質化した結晶性を元に回復させ、活性層に注入した不純物の活性化率を高めることが必要である。一般的には、そのために、基板の熱処理温度を高め、処理時間を十分にとることが必要となる。
しかしながら、上述したガラス基板の耐熱性（現状のガラス基板の熱処理特性、特に熱収縮量が問題となり、微細化の進展に伴って、熱収縮量がフォトリソグラフィー工程に於ける合わせマージンの許容値を超えてしまう点）を考慮すると、高性能薄膜トランジスタの製造プロセスに、６００℃以上の熱処理温度のプロセスを適用することは困難であり、加えて低コストの基板を適用するためには更なるプロセスの低温化が求められている。
なお、現状では、一般的には、耐熱性ガラス（高歪点ガラス）、例えば、コーニング１７３７やアサヒＡＮ−１００などを使用するか、使用前にアニールを施し、耐熱性を持たせているなど、高コストプロセスとなっている。
また、処理時間に関しても低温処理を行なうと活性化に必要な処理時間が長くなり、実用的な解決とはなり得なくなっている。更に、大型基板の採用と共にバッチ処理（一度に複数枚の処理を行うことにより一枚あたりの処理時間を短縮する方式）の適用が難しくなってきており、枚葉処理化の流れに伴って、製造タクトおよび装置コストの観点より、従来方式での対応が益々困難となってきている。更にまた、高精細画表示のためには、画像信号の高速化すなわちソース・ドレイン、コンタクトを含む信号配線の低抵抗化が不可欠である。
また更に、デバイスを微細化するためには、浅い不純物拡散層の形成が必要であるのと同時に、トレードオフとして上昇するソース・ドレイン部での寄生抵抗を低減する必要がある。寄生抵抗の低減には表面に高濃度領域があり、縦方向、横方向ともに急峻な濃度傾斜を持つ不純物分布が望ましいが、ＴＦＴ技術開発分野では、ＬＳＩ技術開発トレンド以上に縦方向、特に、Ｓｉ活性層の薄膜化が進行しており、０．５μｍルールのＴＦＴを実現するためには、前述した０．５μｍルールのＬＳＩ技術で適用された技術での対応は難しい。
これまで、浅い接合形成は、低加速のイオン注入とプロセス温度の低温化によって実現されてきたが、これらの接合形成において、イオン注入によって導入される結晶欠陥によって接合リークや、特に前述したＳＡＬＩＣＩＤＥプロセスの場合には、不均一なシリサイド膜成長やジャンクション破壊等の問題が顕在化していた。
本発明は、以上のような事情を考慮してなされ、従来から用いている不純物ドーパントと不純物ドーパントの熱処理方式をそのまま適用しても良好な不純物拡散領域を形成することのできるソース・ドレイン構造を有する薄膜半導体素子を提供することを目的とする。
本発明の他の目的は、良好なシリサイド／シリコン界面の形成、低抵抗のソース・ドレイン領域及び低抵抗のコンタクトの形成、並びに急峻な不純物分布の形成を可能とし、優れた素子特性を有する薄膜半導体素子を製造する方法を提供することにある。
上記課題を解決するため、本発明の第１の態様は、透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、少なくとも前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成され、側壁に絶縁膜からなるサイドウオールスペーサを有するゲート電極、及び前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層を具備することを特徴とする薄膜半導体装置を提供する。
本発明の第２の態様は、透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、少なくとも前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成され、側壁に絶縁膜からなるサイドウオールスペーサを有するゲート電極、前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層、及び前記積上げソース多結晶半導体層並びに積上げドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を具備することを特徴とする薄膜半導体装置を提供する。
本発明の第３の態様は、本発明の第１の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程、得られた構造の表面に絶縁膜を形成し、前記結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程、得られた構造の表面に積上げソース及びドレイン層形成用の非晶質半導体層を形成する工程、前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記結晶化領域及び非晶質半導体層に高濃度の不純物を導入し、前記結晶化領域にソース拡散部及びドレイン拡散部を形成する工程、熱処理して、前記結晶化領域及び非晶質半導体層に導入された不純物を活性化するとともに、前記結晶化領域上の非晶質半導体層のみを結晶回復させて、多結晶半導体層を形成する工程、及び選択エッチングにより、前記結晶化領域上の多結晶半導体層のみを残し、その他の領域の非晶質半導体層を除去することにより、ソース拡散部上に多結晶半導体からなる積上げソース拡散層を、ドレイン拡散部上に多結晶半導体からなる積上げドレイン拡散層をそれぞれ自己整合的に形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
本発明の第３の態様に係る薄膜半導体装置の製造方法において、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程の前に、前記結晶化領域にＳｉ又はＧｅを導入して結晶化領域の表面近傍を非結晶化するプリアモルファス化工程を更に具備することが出来る。
本発明の第４の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程、得られた構造の表面に絶縁膜を形成し、前記結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程、得られた構造の表面に積上げソース及びドレイン層形成用の非晶質半導体層を形成する工程、第１の熱処理を施して、前記結晶化領域上の非晶質半導体層のみを結晶回復させて、多結晶半導体層を形成する工程、選択エッチングにより、前記結晶化領域上の多結晶半導体層のみを残し、その他の領域の非晶質半導体層を除去する工程、前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記結晶化領域及び多結晶半導体層に高濃度の不純物を導入し、前記結晶化領域及び多結晶半導体層にソース拡散部及びドレイン拡散部を形成する工程、及び第２の熱処理を施して、前記結晶化領域及び多結晶半導体層に導入された不純物を活性化する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
本発明の第４の態様に係る薄膜半導体装置の製造方法において、前記結晶化領域及び多結晶半導体層に高濃度の不純物を導入する前に、選択エッチングにより、前記結晶化領域上に残された多結晶半導体層にＳｉ又はＧｅを導入して、多結晶半導体層の表面近傍を非結晶化するプリアモルファス化工程を更に具備することが出来る。
本発明の第５の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程、得られた構造の表面に絶縁膜を形成し、前記結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程、得られた構造の表面に積上げソース及びドレイン層形成用の非晶質半導体層を形成する工程、前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記結晶化領域及び非晶質半導体層に高濃度の不純物を導入し、前記結晶化領域及び非晶質半導体層にソース拡散部及びドレイン拡散部を形成する工程、第１の熱処理を施して、前記結晶化領域及び非晶質半導体層に導入された不純物を活性化するとともに、前記結晶化領域上の非晶質半導体層のみを結晶回復させて、多結晶半導体層を形成する工程、選択エッチングにより、前記結晶化領域上の多結晶半導体層のみを残し、その他の領域の非晶質半導体層を除去することにより、ソース拡散部上に多結晶半導体からなる積上げソース拡散層を、ドレイン拡散部上に多結晶半導体からなる積上げドレイン拡散層をそれぞれ自己整合的に形成する工程、得られた構造の表面に高融点金属層を形成する工程、第２の熱処理を施して、前記積上げソース拡散層と高融点金属層の界面、及び前記積上げドレイン拡散層と高融点金属層の界面にシリサイド膜を形成する工程、未反応の高融点金属膜を除去して、前記積上げソース拡散層及び積上げドレイン拡散層上にシリサイド膜を残す工程、及び第３の熱処理を施して、シリサイド化を完了させるとともに、前記ゲート電極の両側に、前記ソース拡散部、積上げソース拡散層及びシリサイド膜からなるソース拡散領域、及び前記ドレイン拡散部、積上げドレイン拡散層及びシリサイド膜からなるドレイン拡散領域を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
本発明の第５の態様に係る薄膜半導体装置の製造方法において、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程の前に、前記結晶化領域にＳｉ又はＧｅを導入して結晶化領域の表面近傍を非結晶化する第１のプリアモルファス化工程を更に具備することが出来る。
また、高濃度の不純物を導入する工程を、第１の熱処理を施す工程の後に行うことが出来る。或いはまた、高濃度の不純物を導入する工程を、第２の熱処理を施す工程の後に行うことが出来る。
この場合、選択エッチングにより前記結晶化領域上に残された多結晶半導体層にＳｉ又はＧｅを導入して、多結晶半導体層の表面近傍を非結晶化する第２のプリアモルファス化工程を更に具備することが出来る。
以上の本発明の第３〜第５の態様に係る薄膜半導体装置の製造方法において、前記結晶化領域の形成を、前記非晶質半導体層にレーザー照射して溶融・固化することにより行うことが出来る。
また、第１、第２及び第３の熱処理を、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行うことが出来る。
また、結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程を、高密度プラズマエッチング装置を用いて行うことが出来る。
また、本発明の第５の態様に係る薄膜半導体装置の製造方法において、前記高融点金属として、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種を用いることが出来る。
本発明の第６の態様は、以上の方法により製造されたことを特徴とする薄膜半導体装置を提供する。
本発明の第７の態様は、上記薄膜半導体装置を備えることを特徴とする表示装置を提供する。
本発明の第１、第３及び第４の態様によると、ソース・ドレイン拡散領域を積上げ構造とすることにより、実効的に不純物拡散領域を厚くすることができ、活性化効率に優れ、寄生抵抗の小さいソース・ドレイン拡散領域を有する薄膜半導体装置が提供される。
また、本発明の第２及び第５の態様によると、シリサイド層をソース・ドレイン拡散部に裏打ちすることにより、低抵抗のソース・ドレイン拡散領域の形成、並びに低抵抗のコンタクトの形成が可能となる。更に、ジャンクション特性の優れたソース・ドレイン拡散領域の形成が可能になるとともに、プロセスマージンの拡大が図られ、優れたデバイス特性を有する薄膜半導体素子が提供される。
実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例２に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例３に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例３に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例４に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 実施例５に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 図１〜図１１に示すプロセスで形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。 液晶表示装置の概略的な断面構造を示す図である。 図１２に示す表示画素周辺の等価回路を示す図である。
以下、本発明の実施形態について説明する。
本発明の第１の実施形態では、素子が微細化されソース・ドレインの浅接合化に伴って生じるドーパントの活性化率の低下やイオン注入時に生成される二次欠陥の課題を回避するために、ソース・ドレイン拡散領域を積上げ構造として、実効的に不純物拡散領域を厚くすることにより課題の解決を図った。
即ち、チャネル領域の厚さはそのままで、ソース・ドレイン拡散領域のみを実効的に厚くすることにより、浅接合層の形成に伴う寄生抵抗の問題や接合リークの問題、並びに活性化効率の向上、プロセスマージンの向上等の観点より、従来の課題の解決を図った。
また、本発明の第２の実施形態では、更にソース・ドレイン拡散部に積上げられた多結晶Ｓｉ層に選択的にシリサイド層を裏打ちすることによって、ソース・ドレイン部分の低抵抗化を図るものであり、第１の実施形態の特長を有するとともに、更なる性能の向上を図った。
以下、本発明の第１及び第２の実施形態について、代表的な５つの実施例を基に説明する。
本発明の第１の実施形態に係る実施例１及び２の薄膜半導体素子の製造方法は、ソース・ドレイン形成予定領域上に積上げ構造のソース・ドレイン領域を形成するためのアモルファスＳｉ膜を形成した後に、高濃度不純物の導入と熱処理によって、チャネル領域はそのままでソース・ドレイン領域のみを実効的に厚くすることにより、活性化効率が高く、かつジャンクション特性の優れたソース・ドレイン領域を有するＴＦＴ構造を提供する。
また、本発明の第２の実施形態に係る実施例３〜５の薄膜半導体素子の製造方法は、積上げられた多結晶Ｓｉにシリサイド層を形成することにより、前記特長に加えて更に、低抵抗化されたソース・ドレイン領域の性能を有するＴＦＴ構造を提供する。
従来のプロセスでは、活性化Ｓｉ層に直接、ソース・ドレイン領域形成のための不純物の導入、熱処理による不純物の活性化、及びシリサイド化等を行っていたため、微細化および活性化Ｓｉ層の薄膜化に伴って、浅接合形成の制御並びにシリサイド化反応を制御することが益々困難となり、低抵抗のソース・ドレインを形成することが出来ず、優れた素子特性を有するＴＦＴの作製が困難となっていた。
本発明の第１の実施形態では、活性化Ｓｉ層の上に積上げられた多結晶Ｓｉ層をソース・ドレイン層として適用するため、前記浅接合形成の制御が可能となった。
また、本発明の第２の実施形態では、シリサイド層を裏打ちするプロセスにおいて、厚膜Ｓｉ層に対して、シリサイド化反応を制御することができるので、良好なシリサイド／シリコン界面を形成することが出来、その結果、ジャンクション特性の優れたソース・ドレインを形成することが可能となった。
シリサイド化反応においては、第１の熱処理により準安定状態のシリサイドが形成され、第２の熱処理により安定相のシリサイドに変換されるが、この時、ドーパント注入やＳｉ注入等のイオン注入工程によって、シリコン領域の表面近傍がアモルファス化されている場合には、更に低温での熱処理でシリサイド化を行うことができる。
シリサイドの形成において、熱処理方式としてＲＴＡを用いた場合には、１回目の熱処理温度は、３５０〜４５０℃であるのが好ましく、２回目の熱処理温度は、４００〜５００℃であるのが好ましい。１回目の熱処理温度は、２回目の熱処理温度よりも低いことが望ましい。
フラッシュランプアニールもしくはレーザーアニール方式によると、表面部分は１，０００℃を超える温度になるが、ミリ（１０−３）秒もしくはマイクロ（１０−６）秒オーダーの熱非平衡プロセスであるため、基板の温度はほぼ室温において実施可能である。
なお、第１の熱処理の後にソース・ドレイン領域形成のための不純物が導入される場合には、第２の熱処理により、不純物の活性化も併せて行なわれる。
これらの結果、良好なシリサイド／シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成が可能となり、優れた特性の薄膜半導体素子を得ることができる。
高融点金属膜の膜厚は、例えば、２０ｎｍ〜１００ｎｍ程度であることが好ましい。
熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行うことができる。
ファーネスアニールとは、通常、複数枚の基板を石英もしくはＳｉＣの治具上に載置し、これを高温の炉の中に挿入して、周囲のヒーターからの輻射・対流熱を受けて熱する方式の熱処理である。
ランプアニールとは、熱源にランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からランプからの光を集光せず直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が成される。絶縁膜は、一般に半導体薄膜を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体薄膜から熱伝導により一定の昇温が見られる。
以下、本発明の第１及び第２の実施形態の様々な実施例に係るポリシリコン薄膜トランジスタ（ＴＦＴ）の製造プロセスについて、添付図面を参照して説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。
実施例１
図１〜図６は、本発明の第１の実施形態に対応する実施例に係るポリシリコンＴＦＴを製造する方法を工程順に示すＴＦＴ素子部の断面模式図である。
まず、図１（ａ）に示すように、例えば、フラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる絶縁基板１０を用意する。なお、絶縁基板１０としては、プラスティック基板でもよい。基板１０に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
次いで、図１（ｂ）に示すように、アンダーコート層１１、１２を絶縁基板１０上に形成する。このアンダーコート層１１、１２は例えばプラズマＣＶＤ法によって絶縁基板１０上に堆積される、厚さ５０ｎｍの窒化膜系絶縁膜１１および厚さ１００ｎｍのシリコン酸化膜（Ｓｉ０２）１２である。
次に、図１（ｃ）に示すように、非単結晶半導体膜、例えば非晶質の半導体薄膜１３をアンダーコート層１１、１２上に形成する。この半導体薄膜１３は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によりアンダーコート層１２のシリコン酸化膜上に堆積される、例えば厚さ１００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。その後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理を行なうこともある。非単結晶半導体膜としては、微結晶を含む多結晶半導体膜でもよい。
また、半導体薄膜１３の上に光透過性絶縁膜（図省略）を結晶化用犠牲膜として半導体薄膜１３上に形成する場合もある。この光透過性絶縁膜は入射光に対して透過性を示し、例えばＬＰ−ＣＶＤ法により堆積される厚さ１０ｎｍのシリコン酸化膜である。後述するレーザーアニール方法によっては、この光透過性絶縁膜を形成しない場合もある。
その後、図１（ｄ）に示すように、アモルファスシリコンを結晶化するために例えばＸｅＣｌやＫｒＦエキシマレーザ１４をエネルギー光として用いて、レーザアニール処理を行なう。ＫｒＦエキシマレーザは光透過性絶縁膜（図省略）を介して半導体薄膜１３に照射され、これにより半導体薄膜１３を加熱する。ＫｒＦエキシマレーザのエネルギー密度はおよそ３５０ｍＪ／ｃｍ２である。こうして加熱された状態にある半導体薄膜１３内では、アモルファスシリコンが多結晶シリコンとして結晶化される。
図２（ａ）は、レーザーアニール処理が施された後に光透過性絶縁膜（図省略）を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体薄膜１５が露出した状態を示す。
この状態で半導体薄膜１５上にレジスト材を塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。次いで、このレジストパターンをマスクとして用いたドライエッチング処理により、半導体薄膜１５をパターニングし、半導体薄膜パターン１６を形成する。このドライエッチング処理では、例えばＣＦ４とＯ２の混合ガスがエッチングガスとして用いられる。ドライエッチング後、レジストパターンを有機剥離液浸漬処理により半導体薄膜パターン１６上から除去し、図２（ｂ）に示す構造を得る。
次に、図２（ｃ）に示すように、半導体パターン１６上にゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、例えばプラズマＣＶＤ法により半導体パターン１６上に堆積される厚さ３０ｎｍのシリコン酸化膜である。プラズマＣＶＤは反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。
その後、半導体パターン１６のｎ型ＭＯＳおよびｐ型ＭＯＳとなる領域に対して、極低濃度の不純物を注入することもある。ｎ型ＭＯＳトランジスタの閾値制御のためには、ｐ型の不純物ドーピングが実施される。これは、例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成されるため、ｎ型ならびにｐ型のＴＦＴの閾値電圧Ｖｔｈを精密に制御することを目的として実施される。ｎ型ＴＦＴの形成用として、閾値電圧Ｖｔｈを精密に制御するためには、ドーピング条件は、例えば、４９ＢＦ２ ＋，５０ｋｅＶ，５×１０１２／ｃｍ２で実施される。この場合、ｐ型ＭＯＳトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化（マスク枚数の削減）のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるｐ型ＭＯＳトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図ることもある。本工程では、イオン注入によりｎ型ＭＯＳトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも可能である。
その後、ｐ型ＭＯＳトランジスタの閾値制御のためｎ型の不純物ドーピング用のフォトマスク（図示せず）を形成した後、ｎ型の不純物ドーピングを実施する。このときのドーピング条件は、不純物として３１Ｐ＋を用い、加速電圧５０ｋｅＶ、ドーズ量５×１０１２／ｃｍ２である。これら閾値電圧制御のための不純物導入工程は、閾値電圧Ｖｔｈが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、ｎ型のみもしくはｐ型のみあるいは両方の工程が省略されることがある。
以上により、ｎ型およびｐ型ＭＯＳが形成される領域に所望の濃度の不純物ドーピングが完了し、フォトレジストを有機剥離液浸漬処理により除去する。その後、Ｓｉ中に注入されたイオンを活性化させるための活性化熱処理が必要であるが、一般的には、後の熱処理工程において一括して実施する。
次に、ゲート絶縁膜１７上に電極層を形成する。この電極層は、例えばスパッタリングによりゲート絶縁膜１７のシリコン酸化膜上に堆積される厚さ２００ｎｍの高融点金属層ＭｏＷである。この膜は、例えば基板温度１００℃、Ａｒ圧力４ｍＴｏｒｒ、供給電力２ｋＷ、放電時間６０秒という条件で、ＤＣスパッタリングにより行われる。また、電極層の形成時に絶縁膜からなる電極保護層を連続して成膜される。
その後、レジスト材を電極保護層上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとして用いたドライエッチング処理により電極保護層と電極層を連続してパターニングし、ゲート電極保護層１９／ゲート電極１８の２層構造を形成する。このドライエッチング処理では、例えばＣｌ２とＯ２の混合ガスをエッチングガスとして、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋＷ、下部電極用高周波パワー２５Ｗの高密度プラズマエッチングによりゲート電極層の微細加工が実施される。その後、ゲート電極１９上のレジストパターンがＯ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去され、図２（ｄ）に示す構造が得られる。
次に、図３（ａ）に示すように、工程がｎ型ＭＯＳおよびｐ型ＭＯＳの両者に対して一括して半導体パターン１６にＳｉ又はＧｅのイオン注入（もしくはドーピング）を行う。この工程は、後にｎ型およびｐ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−注入）と高濃度の不純物注入（ｎ＋およびｐ＋注入）時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するために行うもので、結晶回復を容易にするために実施するものである。
この工程の目的は、Ｓｉイオン注入の際の注入エネルギーによって強制的にＳｉ結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Ｓｉプリアモルファス化（ＰＡＩ：Ｐｒｅ−ａｍｏｒｐｈｉｚａｔｉｏｎ Ｉｍｐｌａｎｔｓ）とも呼ばれている。このときのＰＡＩ条件は、Ｓｉ＋，３５ｋｅＶ，２×１０１５／ｃｍ２で実施される。
その後、フォトリソグラフィーによりｎ型およびｐ型の低濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型およびｐ型の低濃度不純物がゲート電極１８およびレジストパターンをマスクとして用いて前記アモルファス化された半導体パターン１６に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体パターン１６にイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体パターン１６にイオン注入（ドーピング）される。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図省略）により他方のポリシリコンＴＦＴの半導体パターン１６を覆った状態で行われる。
その後、ｎ型もしくはｐ型の低濃度不純物導入のためのレジストパターンを除去し、もう一方のｐ型もしくはｎ型の低濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、低濃度不純物がゲート電極１９およびレジストパターンをマスクとして用いて前記アモルファス化された半導体パターン１６に添加される。尚、ｎ型およびｐ型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，５×１０１３／ｃｍ２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２ ＋，３５ｋｅＶ，５×１０１３／ｃｍ２である。
ｐチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターンが除去される。尚、ｐチャネル型ポリシリコンＴＦＴに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。図３（ｂ）に示す断面図は、低濃度の不純物が導入され、低濃度不純物層２１が形成された状態を示したものである。
次に、図３（ｃ）に示すように、プラズマＣＶＤ法を用いて、サイドウォールスペーサーを形成するための絶縁膜２２（サイドウォールスペーサー用犠牲膜ＳｉＯ２）を形成する。このときの条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。
次いで、図３（ｄ）に示すように、サイドウォールスペーサー形成のための絶縁膜２２のドライエッチングが実施される。この場合、絶縁膜２２を膜厚分だけ均一にエッチ戻し（エッチバック）する。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてＣＨＦ３ガスを用いたＲＩＥ（リアクティブイオンエッチング）方式により実施される。本工程のサイドウォールスペーサー２３の形成においては、所望のサイドウォール幅Ｗを得るために、前記絶縁膜２２の膜厚が調整される。本実施形態では、サイドウォール幅Ｗは絶縁膜２２の膜厚を調整することにより、０．２μｍが採用された。図３（ｄ）は、ゲート電極１８の側壁にサイドウォールスペーサー２３が形成された状態を示したものである。
その後、図４（ａ）に示すように、半導体層２１およびゲート電極パターン１８を含む基板全面に、非晶質の半導体薄膜２４を形成する。この半導体薄膜２４は、上述の半導体薄膜１５と同様の方法で形成され、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により堆積される、例えば厚さ１００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。
そして、先ずフォトリソグラフィーによりｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして用いてｎ型もしくはｐ型の高濃度不純物を前記非晶質半導体薄膜２４に導入する。即ち、図４（ｂ）に示すように、ポリシリコンＴＦＴをｎチャネル型にする場合には、リンを半導体薄膜２４にイオン注入（ドーピング）し、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンを半導体薄膜２４にイオン注入（ドーピング）する。その際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するため、レジスト等のマスク（図示せず）により他方のポリシリコンＴＦＴの半導体薄膜２４を覆った状態で行われる。
その後、ｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターンを除去し、もう一方のｐ型もしくはｎ型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして用いて高濃度不純物を非晶質半導体薄膜２４に導入する。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ２、ｐチャネル型ポリシリコンＴＦＴに対して、４９ＢＦ２ ＋，３５ｋｅＶ，２×１０１５／ｃｍ２である。ｐチャネル型もしくは、ｎチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターンを除去する。
図４（ｃ）は、上記ｎ型およびｐ型の高濃度不純物の導入の後、レジストパターンを除去した状態を示したものである。
次に、前記非晶質半導体薄膜２４の結晶化領域上のみを活性化並びに結晶回復させる第１の熱処理（６００℃以下の温度で固相成長）を行う。本工程では、熱処理の方法として、例えばファーネス（５００℃、２時間）処理が実施された。フラッシュランプアニール方式やレーザーアニール方式のような局所加熱方式の場合には、膜を溶融再結晶化するようなパワーを適用するのではなく、あくまでも低温固層成長の生じるような低パワー（照射エネルギー密度、照射フルエンス）条件を適用することがポイントであり、ファーネスアニール方式のような加熱方式が理想的である。このようにして加熱することにより、非晶質の半導体薄膜２４は、その下にある再結晶化半導体薄膜２７をシード（種結晶）として、表面方向にエピタキシャル成長ライクに結晶回復が進行する。また同時に、導入された不純物が活性化される。
この時、ソース・ドレイン領域以外の領域では、下地が絶縁膜であるため結晶成長のシードが存在しないので結晶回復することなくアモルファス状態のままである。このようにして、所望のソース・ドレイン拡散部のみ自己整合的に結晶回復がなされ、単結晶・多結晶状態の領域とアモルファス状態の領域が区別された、図４（ｄ）に示す構造が得られる。
次いで、選択エッチャントを用いてアモルファスＳｉ層のみを除去するエッチングを行い、図５（ａ）に示すように、ソース・ドレイン拡散部上の多結晶Ｓｉ層２８を自己整合的に残すようにしてソース・ドレイン領域の積上げ構造２９，３０を形成する。ここで用いた選択エッチャントは、例えば、酢酸：ＣＨ３ＣＯＯＨ、硝酸：ＨＮＯ３、及びフッ酸：ＨＦの混合液である。
そして、図５（ｂ）に示すように、ソース領域２９及びドレイン領域３０上に層間絶縁膜３１を形成する。この層間絶縁膜３１は、例えばプラズマＣＶＤ法によって高融点金属からなるゲート電極１８、ソース領域２９及びドレイン領域３０上に堆積された厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、例えば、基板温度３５０℃および堆積時間２０分という条件で行われる。
次に、フォトリソグラフィーによりレジストパターンを形成した後、レジストパターンをマスクとして用いて層間絶縁膜３１をドライエッチング処理し、図５（ｃ）に示すように、ソース領域２９及びドレイン領域３０をそれぞれ部分的に露出させるコンタクトホール３２および３３を形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。図５（ｃ）は、レジストパターンが層間絶縁膜３１上で除去された状態を示したものである。レジストの剥離条件としては、Ｏ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去される。
次いで、図６（ａ）に示すように、前記層間絶縁膜３１の一部に開口されたコンタクトホール３２および３３を埋めるように、層間絶縁膜３１上に金属電極膜３４を形成する。この金属電極膜３４は、コンタクトホール３２および３３に埋め込まれた部分を介してソース領域２９およびドレイン領域３０と接続される。この金属電極膜３４は、例えばＤＣスパッタリングにより層間絶縁膜３１のシリコン酸化膜上に堆積される厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉから成る積層膜である。これらのスパッタリング条件は、先ずＴｉ：１００ｎｍ成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋＷの条件下で行なわれる。アルミニウムの成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの条件下で行なわれる。
その後、レジスト材を金属電極膜３４上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターンを形成する。続いて、このレジストパターンをマスクとして用いたドライエッチング処理により金属電極膜３４をパターニングし、図６（ｂ）に示すように、ソース電極３５、およびドレイン電極３６を形成する。このドライエッチング処理では、例えばＢＣｌ３とＣｌ２の混合ガスをエッチングガスとして用い、ＢＣｌ３の流量３０ＳＣＣＭ、Ｃｌ２の流量２０ＳＣＣＭ、圧力１５ｍＴｏｒｒ、ＲＦパワー３０Ｗの条件下で、アルミニウムおよびＴｉの積層膜を一括してエッチングする。そして、レジストパターンを除去し、ポリシリコンＴＦＴが完成する。
実施例２
本実施例は、本発明の第１の実施形態の変形例に係るものである。
本実施例が実施例１と異なる点は、積上げ用のアモルファスＳｉデポ工程終了直後に行っていた高濃度不純物（ｎ＋、ｐ＋）注入工程を、６００℃以下の温度での低温固相成長工程並びに選択エッチング（自己整合積上げアモルファスＳｉ層の形成）後に実施する点である。
本実施例に係る方法の特長としては、低温（６００℃以下の温度）での固相成長時に膜中に不純物が存在しないため固相成長速度が増大するという利点がある。ただし、固相成長したＳｉを後にプリアモルファス化することで、優れた活性化特性を示し、実施例１と同様に優れた素子特性が得られる。
まず、図１〜図３に示す工程を実施し、図３（ｄ）に示すようにゲート電極１８の側壁にサイドウォールスペーサー２３を形成した後、図７（ａ）に示すように、半導体層２１およびゲート電極パターン１８を含む基板全面に、非晶質の半導体薄膜２４を形成する。ここまでの工程は、実施例１と同様である。
その後、この非晶質半導体薄膜２４の結晶化領域上のみを活性化並びに結晶回復させる第１の熱処理（６００℃以下の温度で固相成長）を行う。本工程は、実施例１における図４（ｄ）に示す熱処理と同様の条件で行う。このようにして熱処理をすることにより、非晶質の半導体薄膜２４は、その下にある再結晶化半導体薄膜２７をシード（種結晶）として、表面方向にエピタキシャル成長ライクに結晶回復が進行する。この時、ソース・ドレイン領域以外の領域では、下地が絶縁膜であるため結晶成長のシードが存在しないので結晶回復することなくアモルファス状態のままである。このようにして、所望のソース・ドレイン形成予定領域のみに自己整合的に結晶回復がなされ、単結晶・多結晶状態の領域とアモルファス状態の領域が区別されて形成される。
次いで、選択エッチャントを用いてアモルファスＳｉ層のみを除去するエッチングを行い、図７（ｃ）に示すように、ソース・ドレイン上の多結晶Ｓｉ層を自己整合的に残すようにしてソース・ドレイン形成予定領域の積上げ構造を形成する。このエッチング工程は、実施例１における図５（ａ）の工程と同様の条件で行う。
次に、図７（ｄ）に示すように、高濃度の不純物の注入を行なう。この高濃度不純物注入工程では、先ずＳｉ又はＧｅのイオン注入（もしくはドーピング）工程がｎ型ＭＯＳおよびｐ型ＭＯＳ両者に対して一括して自己整合的に積上げられたソース領域２９およびドレイン領域３０に対して行なわれる。その後、フォトリソグラフィーによりｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型もしくはｐ型の高濃度不純物がレジストパターン（図示せず）をマスクとして用いて前記ソース領域２９およびドレイン領域３０に導入される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンがイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜２４にイオン注入（ドーピング）される。その後、ｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図省略）を形成した後、高濃度不純物がレジストパターン（図示せず）をマスクとして用いて前記ソース領域２９およびドレイン領域３０に添加される。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ２、ｐチャネル型ポリシリコンＴＦＴに対して、１１Ｂ＋，５０ｋｅＶ，２×１０１５／ｃｍ２である。ｐチャネル型もしくは、ｎチャネル型ポリシリコンＴＦＴに対するイオン注入後、レジストパターン（図示せず）が除去される。
その後、実施例１で示した工程と同様の工程を経てポリシリコンＴＦＴが完成する。
実施例３
本実施例は、本発明の第２の実施形態に対応する、自己整合型積上げＳｉ層にシリサイド化層を裏打ちすることにより、更に優れたソース・ドレイン特性を持つデバイス構造を有するポリシリコンＴＦＴを製造する方法に関するものである。
即ち、本実施例は、実施例１に示すプロセスに対し、図５（ａ）に示す工程において形成された自己整合型積上げＳｉ層２９，３０上に、高融点金属層を形成した後、第１の熱処理を施してシリサイドを形成し、未反応の高融点金属層を除去し、更に第２の熱処理を施して準安定状態のシリサイド層を安定相のシルサイド層に変換する工程を付加したものである。
ここで、本発明者が行なった、高融点金属膜をシリサイド化する試験について説明する。シリサイド化の試験は、先ず石英基板上に成膜したＳｉ膜厚１００ｎｍのＬＰＣＶＤポリシリコンを、ＤＨＦ＋水素水により洗浄した後、Ｎｉを５０ｎｍスパッタにより堆積し、前駆体とした。熱処理は、ＲＴＡ装置を用い、Ｎ２雰囲気中にて一般的な処理シーケンスにて実施した。即ち、一連の試験を通して、２００℃での予備加熱を４０秒実施し、昇温速度は１０℃/ｓｅｃ、降温速度は非制御とし、Ｓｉのサセプターを使用した間接加熱で行い、温度の制御はサセプター温度をパイロメータでモニタリングして行った。
熱処理処理終了後は、Ｈ２ＳＯ４＋Ｈ２Ｏ２溶液（比率２:１）で、１００℃にて５分間のウエットエッチング処理を行い、未反応Ｎｉを除去した。
生成膜の評価は、電気抵抗を四探針抵抗測定により、生成ＮｉｘＳｉｙ相の同定をＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により、表面モフォロジーおよび生成膜厚の観察をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により実施した。
先ず、得られたＮｉｘＳｉｙ薄膜のシート抵抗を測定したところ、処理温度４００℃にてシート抵抗１００Ω／□を下回る３１．４Ω／□が得られており、さらに処理温度を５００℃に上昇した場合には４．０Ω／□と非常に低抵抗な膜が得られている。これは、先立って検討を行ったＴｉｘＳｉｙに比べて、４００℃の場合でおよそ半分、５００℃の場合であれば１／２０のシート抵抗であり、ガラス上へのサブミクロンＴＦＴ形成を考えた場合、低温で低抵抗ソース・ドレインを形成する技術として非常に有望であることを確認した。尚、熱処理前のＴｉ膜やＮｉ膜は（１１１）配向を優先配向とした多結晶構造となっていること、Ｚｒ、ＴｉおよびＣｏを用いても同様に（１１１）配向を優先配向とした多結晶構造となっていることが別途確認されている。
Ｎｉ膜３７のＲＴＡ後の結晶状態は、第１回目の熱処理においては、モノシリサイド構造であり、第２回目の熱処理後でも相変態を伴わずモノシリサイド構造であった。
また、シリサイド／Ｓｉ界面の平坦性が悪く、この原因としてはシリサイド膜およびＳｉ膜の結晶性が多結晶構造に基づく結晶間でのシリサイド化反応速度の差や結晶粒界の影響によるものと考えられる。
本実施例では、図１〜図４に示す工程を実施した後、図８（ａ）に示すように、選択エッチングにより、ソース・ドレイン領域の積上げ構造２９，３０を形成する。ここまでの工程は、実施例１と同様である。
その後、図８（ｂ）に示すように、高融点金属シリサイド膜を形成するための前段階として、従来通りの方法で、高融点金属薄膜３７を形成する。この高融点金属薄膜３７は、通常高真空状態まで排気した後、ＤＣマグネトロンスパッタリング方式により形成される。本実施例においては、ＲＦパワーと真空度を調整することにより、膜厚５０ｎｍの高融点金属薄膜３７を採用した。形成された高融点金属薄膜３７は（１１１）配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造さまざまな状態を形成することができるが、いずれも多結晶状態には変わりがなかった。
高融点金属薄膜３７を構成する高融点金属としては、Ｔｉ、Ｃｏ、Ｎｉ，Ｗ、Ｍｏ等を用いることができる。
次に、図８（ｃ）に示す工程において、シリサイド化のための熱処理として、ランプアニール等の熱処理が実施される。この時の熱処理は、第１回目の準安定状態のシリサイド化のための熱処理であり、後述する第２回目のシリサイド化のための熱処理に比べて相対的に低い温度で実施される。本実施例では、熱処理は、タングステンのハロゲンランプを用いたＲＴＡ（ラピッドサーマルアニーリング）装置を用いて、５００℃以下の温度で実施した。
次いで、未反応の高融点金属材料を溶解し、高融点金属シリサイド材料を溶解しない溶液に浸漬することにより、図８（ｄ）に示すように、自己整合的にソース・ドレイン領域のみに高融点金属シリサイド層３９および４０を残す。この選択エッチング処理では、例えばＨ２ＳＯ４＋Ｈ２Ｏ２水溶液もしくはＮＨ４ＯＨ＋Ｈ２Ｏ２水溶液が用いられる。
その後、安定なシリサイド層を形成するための熱処理が、準安定状態のシリサイド層３９および４０に対して実施される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらの熱処理は、デバイスのデザインルールに併せて選択される。この熱処理により、第１回目の熱処理により形成された準安定状態のシリサイド層３９，４０が、図９（ａ）に示すように、安定相のシリサイド層４１，４２に変換される。本実施例では、シリサイド層の界面に沿って不純物が偏析しながら移動するので、シリサイド／Ｓｉ界面は高い不純物濃度が維持された状態を保つことができる。
その後、実施例１で示した工程と同様の工程を経て、図９（ｂ）に示すように、ポリシリコンＴＦＴが完成する。
実施例４
本実施例は、実施例３において実施例１と同様に、積上げ用のアモルファスＳｉデポ工程終了直後に行っていた高濃度不純物（ｎ＋、ｐ＋）注入工程（図４（ｂ））を、実施例２におけるように、６００℃以下の温度での低温固相成長工程並びに選択エッチング（自己整合積上げアモルファスＳｉ層の形成）後に実施したものである。
本実施例によると、実施例３と同様、自己整合型積上げＳｉ層にシリサイド化層を裏打ちすることにより、更に優れたソース・ドレイン特性を持つデバイス構造を有するポリシリコンＴＦＴが得られるとともに、低温での固相成長時に膜中に不純物が存在しないため、実施例２と同様に、固相成長速度が増大するという利点がある。
本実施例では、図１〜図４（ａ）に示す工程までは、実施例１と同様にして行うが、図４（ｂ）に示す高濃度不純物（ｎ＋、ｐ＋）注入工程を行うことなく、図７（ｂ）に示すように、６００℃以下の温度での低温固相成長工程を実施する。その後、実施例３と同様にして、図８（ａ）及び（ｂ）に示すように、選択エッチング及び高融点金属膜成膜工程を実施した後、図１０（ａ）に示すように、第１の熱処理を行い、シリサイド層３８を形成する。
次に、実施例１０（ｂ）に示すように、未反応の高融点金属膜を除去する選択エッチングを行い、次いで、図１０（ｃ）に示すように、この段階で高濃度不純物（ｎ＋、ｐ＋）２５の注入工程を実施する。この場合、高濃度不純物注入工程の前に、Ｓｉ又はＧｅのイオン注入（もしくはドーピング）工程がｎ型ＭＯＳおよびｐ型ＭＯＳ両者に対して一括して行なわれてもよい。
その後、図１０（ｄ）に示す工程において、第２の熱処理を行い、第１の熱処理により形成された準安定状態のシリサイド層３９，４０を安定相のシリサイド層４１，４２に変換する。
その後、実施例１で示した工程と同様の工程を経て、図９（ｂ）に示すように、ポリシリコンＴＦＴが完成する。
本実施例では、高濃度不純物（ｎ＋、ｐ＋）注入工程を第１のシリサイド化工程が終了した後に実施しているため、実施例３と同様に高い不純物濃度が維持され、シリサイド／Ｓｉ間のコンタクト特性が改善される。
実施例５
本実施例は、高濃度不純物（ｎ＋、ｐ＋）注入工程を、実施例２と同様に、図７に示すように、積上げシリコン層の形成の後に実施した後、高融点金属膜の成膜及びシリサイド化を行うものである。
即ち、図７（ｄ）に示すように高濃度不純物（ｎ＋、ｐ＋）の注入を行った後、図１１（ａ）に示すように、実施例３と同様にして高融点金属薄膜３７を形成する。この場合、高濃度不純物注入工程の前に、Ｓｉ又はＧｅのイオン注入（もしくはドーピング）工程がｎ型ＭＯＳおよびｐ型ＭＯＳ両者に対して一括して行なわれてもよい。
次に、図１１（ｂ）に示す工程において、実施例３と同様にしてシリサイド化のための第１の熱処理を実施し、次いで、図１１（ｃ）に示すように、未反応の高融点金属材料を選択エチングし、更に、図１１（ｄ）に示すように、安定なシリサイド層を形成するための第２の熱処理を実施する。
その後、実施例１で示した工程と同様の工程を経て、図９（ｂ）に示すように、ポリシリコンＴＦＴが完成する。
本実施例によると、実施例３と同様、自己整合型積上げＳｉ層にシリサイド化層を裏打ちすることにより、更に優れたソース・ドレイン特性を持つデバイス構造を有するポリシリコンＴＦＴが得られる。
次に、上述の実施例で得られたポリシリコンＴＦＴを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は、通常表示モードおよび静止画表示モードを有するものである。
図１２はこの液晶表示装置の概略的な回路構成を示し、図１３はこの液晶表示装置の概略的な断面構造を示し、図１４は図１３に示す表示画素周辺の等価回路を示す。
この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１００から独立した駆動回路基板上に配置される。
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路１０３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１０４を備える。各画素スイッチング素子１１１は上述の実施例のようにして形成される、例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは、複数の画素電極ＰＥに対向して配置され、コモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
尚、対向電極ＣＥは、図１４に示すようにコモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路１０４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。
図１４に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
さらに、各スタティックメモリ部１１３は上述の実施例のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号ＶＳｉｇを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
１０…透明絶縁性基板（ガラス基板）、１１…アンダーコート膜（ＳｉＮ膜）、１２…アンダーコート膜（ＳｉＯ２膜）、１３…半導体薄膜（アモルファスシリコン層）、１４…レーザー照射光、１５…結晶化された半導体薄膜（ポリシリコン層）、１６…アイランド化された半導体パターン、１７…ゲート絶縁膜、１８…ゲート電極パターン、１９…ゲート電極保護膜、２０…イオン注入（ドーピング）〔ｎ−およびｐ−低濃度不純物注入〕、２１…ｎ−およびｐ−低濃度不純物注入層、２２…サイドウォール形成用絶縁膜、２３…サイドウォールスペーサ、２４…積上げ拡散層用半導体薄膜（アモルファスシリコン層）、２５…イオン注入（ドーピング）〔ｎ＋およびｐ＋高濃度不純物注入〕、２６…イオン注入（ドーピング）〔ｎ＋およびｐ＋高濃度不純物注入〕された半導体薄膜、２７…ソース／ドレインシード領域、２８…積上げ結晶化されたソース／ドレイン領域、２９…自己整合的に積上げられたソース領域、３０…自己整合的に積上げられたドレイン領域、３１…層間絶縁膜、３２、３３…コンタクトホール、３４…ソース／ドレイン電極膜、３５…ソース電極、３６…ドレイン電極、３７…高融点金属薄膜、３８…準安定状態の高融点金属シリサイド膜、３９…自己整合的にシリサイド化されたソース領域、４０…自己整合的にシリサイド化されたドレイン領域、４１…安定状態のシリサイドソース領域、４２…安定状態のシリサイドドレイン領域、１００…液晶表示パネル、１０２…液晶コントローラ、１０３…走査線駆動回路、１０４…信号線駆動回路、１１１…画素スイッチング素子、１１２…補助容量、１１３…スタティックメモリ部、１１４…接続制御部。

Claims (17)

  1. 透明絶縁性基板上に設けられ、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、
    少なくとも前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、
    前記ゲート絶縁膜上に設けられ、側壁に絶縁膜からなるサイドウオールスペーサを有するゲート電極、及び
    前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層
    を具備することを特徴とする薄膜半導体装置。
  2. 透明絶縁性基板上に設けられ、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、
    少なくとも前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、
    前記ゲート絶縁膜上に設けられ、側壁に絶縁膜からなるサイドウオールスペーサを有するゲート電極、
    前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層、及び
    前記積上げソース多結晶半導体層並びに積上げドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜
    を具備することを特徴とする薄膜半導体装置。
  3. 透明絶縁性基板上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に結晶化領域を形成する工程、
    前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
    前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程、
    得られた構造の表面に絶縁膜を形成し、前記結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程、
    得られた構造の表面に積上げソース及びドレイン層形成用の非晶質半導体層を形成する工程、
    前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記結晶化領域及び非晶質半導体層に高濃度の不純物を導入し、前記結晶化領域にソース拡散部及びドレイン拡散部を形成する工程、
    熱処理して、前記結晶化領域及び非晶質半導体層に導入された不純物を活性化するとともに、前記結晶化領域上の非晶質半導体層のみを結晶回復させて、多結晶半導体層を形成する工程、及び
    選択エッチングにより、前記結晶化領域上の多結晶半導体層のみを残し、その他の領域の非晶質半導体層を除去することにより、ソース拡散部上に多結晶半導体からなる積上げソース拡散層を、ドレイン拡散部上に多結晶半導体からなる積上げドレイン拡散層をそれぞれ自己整合的に形成する工程
    を具備することを特徴とする薄膜半導体装置の製造方法。
  4. 前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程の前に、前記結晶化領域にＳｉ又はＧｅを導入して結晶化領域の表面近傍を非結晶化するプリアモルファス化工程を更に具備することを特徴とする請求項３に記載の薄膜半導体装置の製造方法。
  5. 透明絶縁性基板上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に結晶化領域を形成する工程、
    前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
    前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程、
    得られた構造の表面に絶縁膜を形成し、前記結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程、
    得られた構造の表面に積上げソース及びドレイン層形成用の非晶質半導体層を形成する工程、
    第１の熱処理を施して、前記結晶化領域上の非晶質半導体層のみを結晶回復させて、多結晶半導体層を形成する工程、
    選択エッチングにより、前記結晶化領域上の多結晶半導体層のみを残し、その他の領域の非晶質半導体層を除去する工程、
    前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記結晶化領域及び多結晶半導体層に高濃度の不純物を導入し、前記結晶化領域及び多結晶半導体層にソース拡散部及びドレイン拡散部を形成する工程、及び
    第２の熱処理を施して、前記結晶化領域及び多結晶半導体層に導入された不純物を活性化する工程
    を具備することを特徴とする薄膜半導体装置の製造方法。
  6. 前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程の前に、前記結晶化領域にＳｉ又はＧｅを導入して結晶化領域の表面近傍を非結晶化する第１のプリアモルファス化工程、及び前記結晶化領域及び多結晶半導体層に高濃度の不純物を導入する前に、選択エッチングにより前記結晶化領域上に残された多結晶半導体層にＳｉ又はＧｅを導入して、多結晶半導体層の表面近傍を非結晶化する第２のプリアモルファス化工程を更に具備することを特徴とする請求項５に記載の薄膜半導体装置の製造方法。
  7. 透明絶縁性基板上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に結晶化領域を形成する工程、
    前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
    前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程、
    得られた構造の表面に絶縁膜を形成し、前記結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程、
    得られた構造の表面に積上げソース及びドレイン領域形成用の非晶質半導体層を形成する工程、
    前記ゲート電極及びサイドウォールスペーサをマスクとして用いて、前記結晶化領域及び非晶質半導体層に高濃度の不純物を導入し、前記結晶化領域及び非晶質半導体層にソース拡散部及びドレイン拡散部を形成する工程、
    第１の熱処理を施して、前記結晶化領域及び非晶質半導体層に導入された不純物を活性化するとともに、前記結晶化領域上の非晶質半導体層のみを結晶回復させて、多結晶半導体層を形成する工程、
    選択エッチングにより、前記結晶化領域上の多結晶半導体層のみを残し、その他の領域の非晶質半導体層を除去することにより、ソース拡散部上に多結晶半導体からなる積上げソース拡散層を、ドレイン拡散部上に多結晶半導体からなる積上げドレイン拡散層をそれぞれ自己整合的に形成する工程
    得られた構造の表面に高融点金属層を形成する工程、
    第２の熱処理を施して、前記積上げソース拡散層と高融点金属層の界面、及び前記積上げドレイン拡散層と高融点金属層の界面にシリサイド膜を形成する工程、
    選択エッチングにより、未反応の高融点金属膜を除去して、前記積上げソース拡散層及び積上げドレイン拡散層上にシリサイド膜を残す工程、及び
    第３の熱処理を施して、シリサイド化を完了させるとともに、前記ゲート電極の両側に、前記ソース拡散部、積上げソース拡散層及びシリサイド膜からなるソース領域、及び前記ドレイン拡散部、積上げドレイン拡散層及びシリサイド膜からなるドレイン領域を形成する工程
    を具備することを特徴とする薄膜半導体装置の製造方法。
  8. 前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に低濃度の不純物を導入する工程の前に、前記結晶化領域にＳｉ又はＧｅを導入して結晶化領域の表面近傍を非結晶化する第１のプリアモルファス化工程を更に具備することを特徴とする請求項７に記載の薄膜半導体装置の製造方法。
  9. 高濃度の不純物を導入する工程を、第１の熱処理を施す工程の後に行うことを特徴とする請求項８に記載の薄膜半導体装置の製造方法。
  10. 高濃度の不純物を導入する工程を、第２の熱処理を施す工程の後に行うことを特徴とする請求項８に記載の薄膜半導体装置の製造方法。
  11. 選択エッチングにより前記結晶化領域上に残された多結晶半導体層にＳｉ又はＧｅを導入して、多結晶半導体層の表面近傍を非結晶化する第２のプリアモルファス化工程を更に具備することを特徴とする請求項９又は１０に記載の薄膜半導体装置の製造方法。
  12. 前記高融点金属は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種であることを特徴とする請求項７〜１１のいずれかに記載の薄膜半導体装置の製造方法。
  13. 前記結晶化領域の形成を、前記非晶質半導体層にレーザー照射して溶融・固化することにより行うことを特徴とする請求項３〜１２のいずれかに記載の薄膜半導体装置の製造方法。
  14. 第１、第２及び第３の熱処理を、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行うことを特徴とする請求項３〜１３のいずれかに記載の薄膜半導体装置の製造方法。
  15. 前記結晶化領域が露出するまでエッチバックすることによりゲート電極の両側にサイドウォールスペーサを形成する工程は、高密度プラズマエッチング装置を用いて行われることを特徴とする請求項３〜１４のいずれかに記載の薄膜半導体装置の製造方法。
  16. 請求項３〜１５のいずれかに記載の方法により製造されたことを特徴とする薄膜半導体装置。
  17. 請求項１６に記載の薄膜半導体装置を備えることを特徴とする表示装置。
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