JP2009260328A - 薄膜半導体装置およびその製造方法 - Google Patents

薄膜半導体装置およびその製造方法 Download PDF

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克典 三橋
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Abstract

【課題】膜厚バラツキを抑制し、かつドライエッチングダメージの発生を抑制できる優れた素子特性を兼ね備えた薄膜半導体装置及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び島状半導体層及びゲート電極を覆う層間絶縁膜を具備することを特徴とする。
【選択図】 図８

Description

本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置及びその製造方法に関する。
半導体薄膜技術は、薄膜トランジスタ（ＴＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１〜３を参照）。
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
このような薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）と結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）とに分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であるが、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンに含まれる。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は、液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスについて説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、この上に、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）が形成され、さらにこのアンダーコート層上に、半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０ｎｍ〜１００ｎｍ程度の厚さで形成される。その後、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、アモルファスシリコンを多結晶質シリコンに変換する。
このようにして、ガラス基板上に形成された薄膜半導体層にＩＣ（ＬＳＩ）分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
現在では、以上のように多結晶質シリコンの半導体薄膜がｎチャネル型またはｐチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ２／Ｖｓｅｃ程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、薄膜半導体装置自体にも信頼度を低下させる要因が数多く存在する。それらには、材料に起因するもの（金属配線の疲労や腐食による断線、絶縁膜の絶縁破壊、汚染（Ｎａ等）によるデバイス特性変化等）の他に、デバイス物理に起因する“ホット・キャリア現象”と呼ばれる現象がある。
すなわち、チャネル内の電界により加速された電子は、そのエネルギーがバンド・ギャップのエネルギー １．１ｅＶ を超えるとＳｉの格子と衝突して電子-正孔対を発生する（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）。この際、電子はゲート電圧ＶＧによって引き寄せられ、必ずしもＳｉ-ＳｉＯ２の電位障壁（約３．１ｅＶ）を超えるエネルギーを持たなくとも、ゲート酸化膜中に飛び込む。その一部が酸化膜中に捕獲されて電荷として残存する。これはトランジスタのＶｔｈを正方向に移動させるだけでなく、界面の質を悪化させて、相互コンダクタンスｇｍを低下させる。素子内部の電界が高い場合には、チャネル内電子が直接ゲート酸化膜中に飛び込む。このような信頼性上の問題はホット・キャリア効果（ｈｏｔ−ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）と呼ばれ、デバイスの微細化を妨げる大きな要因となっている。
ホット・キャリア効果は高い電界によって発生する。したがって、最も電界の高いドレイン近傍に濃度の低いｎ型（ｐ型）領域を設けて、電界を緩和する方法がホット・キャリア抑制に効果があることが認められている。その対策として考え出されたのが、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれる構造であり、ｐ型においても効果が見られる。
ＬＤＤは、一般的には、以下のようにして形成される。先ず、ゲート電極をマスクとして、最初に濃度の低い条件でｎ型およびｐ型不純物イオンの打ち込みをそれぞれ行い〔ｎ−層（ｐ−層）〕、その後、全面にＳｉＯ２膜を被着してから、方向性ドライ・エッチングでこの膜を全面にわたって均一にエッチングすると、ゲート側壁部にＳｉＯ２膜の側壁（サイドウォール）スペーサが残存する。このスペーサをマスクとして用いて相対的に濃度の高い条件にてイオン打ち込みを行い、ｎ＋層（ｐ＋層）を形成する。衝突電離現象は、電界強度に強く依存するので、たとえ１０％の電界強度の緩和でも耐圧が改善される。
ところが、このＬＤＤサイドウォールスペーサ形成用のＳｉＯ２エッチバック工程においては、極めて均一性の高い微細加工技術が要求される。一般的には、サブミクロンルールのＳｉ−ＭＯＳＦＥＴにおいて２００ｎｍ幅程度のサイドウォールスペーサーの適用が考えられるが、これを形成するためには、膜厚５００ｎｍ程度のサイドウォールスペーサー形成用犠牲酸化膜の形成が必要となる。この５００ｎｍの酸化膜をエッチバックする過程において、エッチングの均一性が例えば±１０％の場合、±５０ｎｍのバラツキが下地膜に転写されてしまうことになる。下地膜が５０ｎｍのゲート酸化膜の場合には、エッチング速度分布の早い部分では残膜厚がゼロとなり、最も遅い部分で１００ｎｍとなってしまうことになる。通常、このソース・ドレイン領域上ゲート酸化膜はその後の不純物ドーピングのスルー酸化膜として使用することが考えられるため、そのドーピングプロファイルをコントロールするためには少なくとも±１０％程度のバラツキ以下に抑えなければならない。下地ゲート酸化膜の設定が５０ｎｍの場合、残膜厚として４５ｎｍ〜５５ｎｍ程度には制御しなければならないことになる。つまり、前記ＳｉＯ２エッチバック工程においては、±１０％を±１％に低減しなければ前記要求には応えられないことになる。この値は、商用のドライエッチング装置では実現不可能と言っても過言ではない。この問題に対する別の解決策としては、前記サイドウォールスペーサー形成用ＳｉＯ２エッチバック工程において、エッチングのバラツキが下地膜に転写しないか、もしくは、エッチングのバラツキを吸収できるバッファー膜の挿入が考えられる。微細素子の先輩格であるＬＳＩ素子では、下地ゲート絶縁膜残膜がゼロとなりその下のＳｉ活性層が露出するまでエッチバックを行い、その下地Ｓｉ基板もしくはＳＯＩ基板のＳｉ層をバッファー層としているが、そのエッチバック工程において、ドライエッチングダメージの導入が不可避となる。このダメージを回復させるためには、１０００℃程度の熱処理が必要と考えられている。ＬＳＩ素子では、後工程において１０００℃前後の熱処理が実施されるため導入されたダメージの回復がその工程において成されるものと考えられている。しかし、ガラスを基板材料とするＴＦＴには同様の高温熱処理の適用は困難である。ガラス基板上では、耐熱性の観点からその処理温度を６００℃以下にしなければならず、低温プロセスでも適用が可能な代替技術の開発が望まれている。
上記、サイドウォールスペーサの形成は、ソース・ドレイン領域に自己整合的に高融点金属シリサイドを形成するような将来の微細ＴＦＴ作製プロセスにおいても不可欠と考えられ、そのサイドウォール形成に必要となるエッチング制御方法の開発ならびにエッチング制御構造の開発が不可欠と考えられる。
P.G. LeComber, W.E. Spear and A. Ghaith,"Amorphous-Silicon Field-Effect Device and Possible Application", Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979 フラットパネルディスプレイ１９９８，ｐｐ．２０６−２２２ フラットパネルディスプレイ２００３，ｐｐ．１６４−１８４ T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda,"10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing", Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398
サブミクロンＴＦＴで不可欠となるＬＤＤ構造トランジスタの形成や自己整合シリサイド化ソース・ドレイン構造トランジスタの形成において不可欠なサイドウォールスペーサの形成を加工精度ならびに量産工程でも実施しうる安定性の観点、さらにドライエッチングダメージの観点からもデバイスへの影響を回避できるサイドウォールスペーサー形成方法の開発が期待されている。
また、その処理時間に関しても長時間を伴うような方法では実用的な解決策とはなり得ないことや、大型基板の採用と共にバッチ処理（一度に複数枚の処理を行うことにより一枚あたりの処理時間を短縮する方式）の適用が難しくなってきており、枚葉処理化の流れに伴って、製造タクトおよび装置コストの観点より、低コストプロセスでの解決策が望まれている。
先ず、ドライエッチングの均一性の改善という視点から取り組みを実施し、±２％程度を達成できる見通しを得た。しかしながら、前記記載の±１％というレベルは難しく、仮に達成できたとしても量産工程において安定して実現できるものではなく、実用的な解とはなりえないと考えられる。また、下地のＳｉ層をエッチングストッパー層として利用する方法では、ドライエッチング工程でのダメージを完全に無くするということはほとんど不可能と言っても過言ではなく、発生したダメージを回復させるか、発生したダメージ層を取り除くことによって解決を図ることが考えられる。前者の方法では熱処理による回復を図る方法で、後者の方法ではダメージ層を取り除くことができるデバイス構造開発が必要となる。しかしながら、前者の方法では、前記記載の通りダメージを回復させるためには一般に１０００℃程度の温度が必要となり、ガラス基板の耐熱性を考慮すると実用的な解決策とならないものと考えられる。また、後者の方法でも、ダメージ深さがＳｉ活性層の膜厚変動に対して許容できるレベルのものであることが必要であるが、そのダメージ層は現在適用しているＳｉ活性層の膜厚に匹敵するか、もしくは、その膜厚を越えることが明らかになっている。以上のことから、いずれの方法も実用的な解決策とならないことが判明している。
本発明は、以上のような事情を考慮してなされ、膜厚バラツキを抑制し、かつドライエッチングダメージの発生を抑制できる優れた素子特性を兼ね備えた薄膜半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明の第１の態様は、 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び前記島状半導体層及びゲート電極を覆う層間絶縁膜を具備することを特徴とする薄膜半導体装置を提供する。
この薄膜半導体装置は、前記ソース領域及びドレイン領域の表面に形成された、高融点金属と半導体との化合物からなる薄層を更に具備することができる。
この薄膜半導体装置は、前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層及び第１導電型の不純物を含む積上げドレイン多結晶半導体層を更に具備することが出来る。
この薄膜半導体装置は、前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層、及び前記積上げソース多結晶半導体層並びに積上げドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することが出来る。
この薄膜半導体装置は、前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を更に具備することが出来る。
この薄膜半導体装置は、前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することが出来る。
この薄膜半導体装置は、前記島状結晶質半導体層の周囲との段差が第１の絶縁膜で埋められて０．１μｍ以下の第１の平坦構造が形成され、前記ゲート電極により生じた表面段差が第２の絶縁膜により埋められて０．１μｍ以下の第２の平坦構造が形成され、前記ソース領域及びドレイン領域にそれぞれ接続する、前記第２の絶縁膜に形成された第１及び第２のコンタクト孔内に金属材料からなるコンタクトプラグが形成されて０．１μｍ以下の第３の平坦構造が形成され、前記第３の平坦構造上に、前記コンタクトプラグを介して前記ソース領域及びドレイン領域と接続する、第３の絶縁膜に埋め込まれたソース電極及びドレイン電極が形成されて０．１μｍ以下の第４の平坦構造が形成されている構成とすることが出来る。
この薄膜半導体装置は、前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた高融点金属と半導体との化合物からなる層を更に具備することが出来る。
本発明の第２の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に第１の不純物を導入する工程、得られた構造の表面に低温酸化膜エッチストッパー、低温窒化膜エッチストッパーおよびサイドウォールスペーサー形成用低温酸化膜の３層を連続して形成する工程、
得られた構造をエッチバックし、前記ゲート電極の側壁に３層構造のサイドウォールスペーサーを形成する工程、前記ゲート電極およびサイドウォールスペーサーをマスクとして用いて、前記低温窒化膜エッチストッパーの露出する部分を除去する工程、及び前記低温酸化膜エッチストッパーを不純物導入のスルー酸化膜として用いて、第２の不純物を導入して、ソース領域及びドレイン領域を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
この薄膜半導体装置の製造方法は、前記第２の不純物を導入する工程の後、スルー酸化膜を除去する工程、得られた構造の表面に高融点金属膜を形成する工程、熱処理を施して、前記高融点金属と結晶化領域の半導体とを反応させ、界面に高融点金属と半導体の化合物からなる層を形成する工程、及び未反応の高融点金属膜を除去して、前記ソース及びドレイン領域上に前記化合物からなる層を残す工程を更に具備することが出来る。
この薄膜半導体装置の製造方法は、前記第２の不純物を導入する工程の後、スルー酸化膜を除去する工程、得られた構造の表面に非晶質半導体層を形成する工程、前記非晶質半導体層に第３の不純物を導入する工程、熱処理を施して、前記非晶質半導体層の結晶化領域上の部分のみを活性化及び結晶回復させる工程、及び選択エッチングにより、前記結晶化領域上の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的にソース領域及びドレイン領域上に多結晶半導体からなるソース拡散層及びドレイン拡散層を形成する工程、を更に具備することが出来る。
この薄膜半導体装置の製造方法は、前記第２の不純物を導入する工程の後、スルー酸化膜を除去する工程、得られた構造の表面に非晶質半導体層を形成する工程、前記非晶質半導体層に第３の不純物を導入する工程、熱処理を施して、前記非晶質半導体層の結晶化領域上の部分のみを活性化及び結晶回復させる工程、及び選択エッチングにより、前記結晶化領域上の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的にソース領域及びドレイン領域上に多結晶半導体からなるソース拡散層及びドレイン拡散層を形成する工程、 得られた構造の表面に高融点金属層を形成する工程、第２の熱処理を施して、前記積上げソース拡散層と高融点金属層の界面、及び前記積上げドレイン拡散層と高融点金属層の界面に高融点金属と半導体の化合物からなる層を形成する工程、選択エッチングにより、未反応の高融点金属膜を除去して、前記積上げソース拡散層及び積上げドレイン拡散層上に化合物層を残す工程、及び第３の熱処理を施して、高融点金属と半導体との反応を完了させるとともに、前記ゲート電極の両側に、前記ソース拡散部、積上げソース拡散層及び化合物層からなるソース領域、及び前記ドレイン拡散部、積上げドレイン拡散層及び化合物層からなるドレイン領域を形成する工程
を更に具備することが出来る。
この薄膜半導体装置の製造方法は、前記第２の不純物を導入する工程の後、スルー酸化膜を除去する工程、得られた構造の表面に層間絶縁膜を形成する工程、前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、前記第１及び第２のコンタクトホール内を埋めるように、前記層間絶縁膜上に非晶質半導体層を形成する工程、前記非晶質半導体層に不純物を導入する工程、
熱処理を施して、前記非晶質半導体層に含まれる不純物を活性化並びに前記非晶質半導体層を結晶回復させる工程、選択エッチングにより、前記第１及び第２のコンタクトホール内の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的に第１及び第２のコンタクトホール内に多結晶半導体を埋め込み、埋め込まれた多結晶半導体からなる凸型ソース多結晶半導体層及び凸型ドレイン多結晶半導体層を形成する工程を更に具備することが出来る。
この薄膜半導体装置の製造方法は、前記第２の不純物を導入する工程の後、スルー酸化膜を除去する工程、得られた構造の表面に層間絶縁膜を形成する工程、前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、前記第１及び第２のコンタクトホール内を埋めるように、前記層間絶縁膜上に非晶質半導体層を形成する工程、前記非晶質半導体層に不純物を導入する工程、
第１の熱処理を施して、前記非晶質半導体層に含まれる不純物を活性化並びに前記非晶質半導体層を結晶回復させる工程、選択エッチングにより、前記第１及び第２のコンタクトホール内の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的に第１及び第２のコンタクトホール内に多結晶半導体を埋め込み、埋め込まれた多結晶半導体からなる凸型ソース多結晶半導体層及び凸型ドレイン多結晶半導体層を形成する工程、全面に高融点金属膜を形成する工程、第２の熱処理を施して、前記高融点金属と前記第１及び第２のコンタクトホール内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる層を形成する工程、及び前記高融点金属膜を選択エッチングし、自己整合的に前記第１及び第２のコンタクトホール内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる層を残す工程を更に具備することが出来る。
この薄膜半導体装置の製造方法は、前記第２の不純物を導入する工程の後、スルー酸化膜を除去する工程、得られた構造の表面に層間絶縁膜を形成し、表面段差０．１μｍ以下の平坦構造を形成する工程、前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、及び前記第１及び第２のコンタクトホールに金属材料を埋め込み、表面段差０．１μｍ以下の平坦構造を形成する工程を更に具備することが出来る。
この薄膜半導体装置の製造方法は、前記第２の不純物を導入する工程の後、スルー酸化膜を除去する工程、得られた構造の表面に層間絶縁膜を形成する工程、前記層間絶縁膜上に酸化膜と窒化膜の積層構造からなる保護層を形成する工程、前記層間絶縁膜及び保護層に、前記ソース領域及びドレイン領域にそれぞれ接続する第１及び第２のコンタクト孔を形成する工程、前記第１及び第２のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、前記非晶質半導体膜に不純物を導入する工程、前記不純物が導入された非晶質半導体膜をエッチバックして、前記第１及び第２のコンタクト孔内のみに非晶質半導体膜を残す工程、前記保護層をマスクとして前記第１及び第２のコンタクト孔内の非晶質半導体膜に高融点金属を導入する工程、前記保護層を除去する工程、及び熱処理を施して、前記第１及び第２のコンタクト孔に埋め込まれた非晶質半導体膜と導入された高融点金属とを反応させて、非晶質半導体膜を半導体と高融点金属との化合物に変換する工程を更に具備することが出来る。
なお、前記低温酸化膜エッチストッパー、低温窒化膜エッチストッパーおよびサイドウォールスペーサー形成用低温酸化膜の３層を連続して形成する工程は、基板温度５００℃以下のプラズマＣＶＤ法を用いて行うことが出来る。
また、前記エッチバックは、高密度プラズマエッチング装置を用いて行うことが出来る。
前記高融点金属として、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種を用いることが出来る。
本発明の第３の態様は、上述した薄膜半導体装置を備えることを特徴とする表示装置を提供する。
本発明によると、加工精度が優れ、量産工程でも実施し得る安定性を持ち、かつダメージの発生がなくデバイスへの影響がないサイドウォールスペーサの形成が可能となり、優れたデバイス特性を有する薄膜半導体素子及びその製造方法が提供される。
実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例１に係る多結晶シリコン薄膜トランジスタの製造工程を示す断面図である。 実施例２に係る多結晶シリコン薄膜トランジスタの断面図である。 実施例３に係る多結晶シリコン薄膜トランジスタの断面図である。 実施例４に係る多結晶シリコン薄膜トランジスタの断面図である。 実施例５に係る多結晶シリコン薄膜トランジスタの断面図である。 実施例６に係る多結晶シリコン薄膜トランジスタの断面図である。 実施例７に係る多結晶シリコン薄膜トランジスタの断面図である。 実施例８に係る多結晶シリコン薄膜トランジスタの断面図である。 図１〜図１６に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。 液晶表示装置の概略的な断面構造を示す図である。 図１７に示す表示画素周辺の等価回路を示す図である。
以下、本発明の実施形態に係る多結晶シリコン薄膜トランジスタ（ＴＦＴ）及びその製造プロセスについて、添付図面を参照して説明する。この多結晶シリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。
本発明の一実施形態に係る多結晶シリコン薄膜トランジスタ（ＴＦＴ）は、低温酸化膜エッチストッパー、低温窒化膜エッチストッパー、及びサイドウオール形成用低温酸化膜の３層の積層を順次エッチング処理することにより、ゲート電極の側壁に３層サイドウォールＴＦＴ構造を形成することを特徴とするものである。このような特徴により、ドライエッチングのダメージが回避され、従来の量産工程レベルでも十分に達成可能な±１０％程度の均一性で微細サイドウォール構造のＴＦＴを形成することが可能である。この技術を適用することにより、以下に詳細に説明する優れた素子特性を有する薄膜半導体装置を精度よく製造することが可能である。
以下、本発明の種々の実施例について説明する。
実施例１
本実施例に係る多結晶シリコンＴＦＴを製造するために順次行われる製造工程をＴＦＴ素子部の断面模式図を図１〜図８によって示す。
図１（ａ）に示すように、フラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる透明絶縁性基板１０を用意する。基板１０に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
次に、図１（ｂ）に示すように、アンダーコート層１１、１２を透明絶縁性基板１０上に形成する。このアンダーコート層１１、１２は、例えばプラズマＣＶＤ法によって透明絶縁性基板１０上に堆積される厚さ５０ｎｍおよび１００ｎｍの窒化膜系絶縁膜およびシリコン酸化膜（Ｓｉ０２）である。
次いで、図１（ｃ）に示すように、アンダーコート層１１，１２上に非晶質の半導体薄膜１３を形成する。この半導体薄膜１３は、例えば、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によりアンダーコート層１２のシリコン酸化膜上に堆積される、例えば厚さ１００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えば、Ｓｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。
その後、非晶質の半導体薄膜１３の成膜状態によっては、膜中に含まれる水素を取り除くため、脱水素化処理が行なわれることもある。また、半導体薄膜１３の上に光透過性絶縁膜（図示せず）が結晶化用犠牲膜として半導体薄膜１３上に形成される場合もある。この光透過性絶縁膜は入射光に対して透過性を示し、例えばＬＰ−ＣＶＤ法により堆積される厚さ１０ｎｍのシリコン酸化膜である。レーザーアニール方法によっては、この光透過性絶縁膜を形成しない場合もある。
次いで、図１（ｄ）に示すように、アモルファスシリコンを結晶化するために、例えばＸｅＣｌやＫｒＦエキシマレーザをエネルギー光として用いて、レーザアニール処理１４を行う。ＫｒＦエキシマレーザは、光透過性絶縁膜（図示せず）を介して半導体薄膜１３に照射され、これにより半導体薄膜１３を加熱する。ＫｒＦエキシマレーザのエネルギー密度はおよそ３５０ｍＪ／ｃｍ２である。こうして加熱された状態にある半導体薄膜１３内では、アモルファスシリコンが多結晶シリコンとして結晶化する。
図２（ａ）に示す工程は、レーザーアニール処理が施された後に光透過性絶縁膜（図示せず）を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体薄膜１５が露出した状態を示す。
次に、レジスト材を半導体薄膜１５に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、多結晶シリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。その後、レジストパターン（図示せず）をマスクとして用いたドライエッチング処理により半導体薄膜１５をパターニングする。このドライエッチング処理では、例えばＣＦ４およびＯ２が半導体薄膜１５のエッチングガスとして用いられる。ドライエッチング後、レジストパターン（図示せず）を有機剥離液浸漬処理により半導体薄膜１５上から除去し、図２（ｂ）に示すように、半導体パターン１６を形成する。
その後、図２（ｃ）に示すように、半導体パターン１６を含む基板全面に亘り、ゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、例えばプラズマＣＶＤ法により半導体パターン１６上に堆積される厚さ３０ｎｍのシリコン酸化膜である。プラズマＣＶＤは反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。
その後、半導体パターン１６のＮ型ＭＯＳおよびＰ型ＭＯＳとなる領域に対して、極低濃度の不純物を注入することもある。ｎ型ＭＯＳトランジスタの閾値制御のためには、ｐ型の不純物ドーピングが実施される。これは、例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型多結晶シリコンＴＦＴおよびｐチャネル型多結晶シリコンＴＦＴの組み合わせにより構成されるため、ｎ型ならびにｐ型のＴＦＴの閾値電圧Ｖｔｈを精密に制御することを目的として実施される。ｎ型ＴＦＴの形成用として、閾値電圧Ｖｔｈを精密に制御するためには、ドーピング条件は、例えば、４９ＢＦ２ ＋，５０ｋｅＶ，５×１０１２／ｃｍ−２で実施される。この場合、Ｐ型ＭＯＳトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化（マスク枚数の削減）のために、敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるｐ型ＭＯＳトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図ることもある。本工程では、イオン注入によりｎ型ＭＯＳトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも検討されている。
次に、ｐ型ＭＯＳトランジスタの閾値制御のためｎ型の不純物ドーピング用のフォトマスク（図示せず）を形成した後、ｎ型の不純物ドーピングが実施される。このときのドーピング条件は、３１Ｐ＋，５０ｋｅＶ，５×１０１２／ｃｍ−２で実施される。これら閾値電圧制御のための不純物導入工程は、閾値電圧Ｖｔｈが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、ｎ型のみもしくはｐ型のみあるいは両方の工程が省略されることがある。以上により、ｎ型およびｐ型ＭＯＳが形成される領域に所望の濃度の不純物ドーピングが完了し、フォトレジスト（図示せず）が有機剥離液浸漬処理により除去される。その後、Ｓｉ中に注入されたイオンを活性化させるための活性化熱処理が必要であるが、一般的には、後の熱処理工程において一括して実施される。
次に、図２（ｄ）に示すように、ゲート絶縁膜１７上に電極層を形成する。この電極層は、例えばスパッタリングによりゲート絶縁膜１７のシリコン酸化膜上に堆積される厚さ２００ｎｍの高融点金属層ＭｏＷである。この膜は、例えば基板温度１００℃、Ａｒ圧力４ｍＴｏｒｒ、供給電力２ｋＷ、放電時間６０秒という条件で、ＤＣスパッタリングにより行われる。
その後、レジスト材を電極層上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成する。その後、レジストパターン（図示せず）をマスクとして用いたドライエッチング処理により電極層をパターニングし、ゲート電極１８を形成する。このドライエッチング処理では、例えばＣｌ２およびＯ２をエッチングガスとして、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋＷ、下部電極用高周波パワー２５Ｗの高密度プラズマエッチングにより微細加工が実施される。その後、レジストパターン（図示せず）がゲート電極１８上でＯ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去される。
図３（ａ）に示す工程において、Ｓｉのイオン注入（もしくはドーピング）工程がｎ型ＭＯＳおよびｐ型ＭＯＳ両者に対して一括してスルー酸化膜（ゲート酸化膜のエッチング後残膜）２０を介して半導体層１６に対し実施される。本工程は、後にｎ型およびｐ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−注入）と高濃度の不純物注入（ｎ＋およびｐ＋注入）時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえないという問題を解決するために、Ｓｉイオン注入を施すもので、結晶回復を容易にするために実施するものである。
この方法は、Ｓｉイオン注入の際の注入エネルギーによって強制的にＳｉ結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Ｓｉプリアモルファス化（ＰＡＩ：Ｐｒｅ−ａｍｏｒｐｈｉｚａｔｉｏｎ Ｉｍｐｌａｎｔｓ）とも呼ばれている。このときのＰＡＩ条件は、Ｓi＋，３５ｋｅＶ，２×１０１５／ｃｍ−２で実施される。その後、フォトリソグラフィーによりｎ型およびｐ型の低濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型およびｐ型の低濃度不純物１９がゲート電極１８およびレジストパターン（図示せず）をマスクとして用いて前記アモルファス化された半導体薄膜１６にスルー酸化膜（ゲート酸化膜のエッチング後残膜）２０を介して添加される。多結晶シリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１６にイオン注入（ドーピング）され、多結晶シリコンＴＦＴをｐチャネル型にする場合には、ボロンがスルー酸化膜（ゲート酸化膜のエッチング後残膜）２０を介して半導体薄膜１６にイオン注入（ドーピング）される。この際、ｎチャネル型多結晶シリコンＴＦＴおよびｐチャネル型多結晶シリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方の多結晶シリコンＴＦＴの半導体薄膜１６を覆った状態で行われる。その後、ｎ型もしくはｐ型の低濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の低濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、低濃度不純物１９がゲート電極１８およびレジストパターン（図示せず）をマスクとして用いて前記アモルファス化された半導体薄膜１６に添加される。
尚、ｎ型およびｐ型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型多結晶シリコンＴＦＴおよびｐチャネル型多結晶シリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型多結晶シリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，５×１０１３／ｃｍ−２、ｐチャネル型多結晶シリコンＴＦＴに対して、４９ＢＦ２ ＋，３５ｋｅＶ，５×１０１３／ｃｍ−２である。ｐチャネル型多結晶シリコンＴＦＴに対するイオン注入後、レジストパターン（図示せず）が除去される。尚、ｐチャネル型多結晶シリコンＴＦＴに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。
図３（ｂ）は、低濃度の不純物が導入された状態を示したもので、半導体パターン１６に低濃度不純物層２１が形成されている。
その後、図３（ｃ）に示すように、低濃度の不純物が導入された際に所望しない不純物の導入（イオン注入装置のチャンバー材料である重金属や混入した雰囲気元素など）を防ぐために用いられた保護層〔スルー酸化膜（ゲート酸化膜のエッチング後残膜）〕２０を除去する。
次に、図３（ｄ）に示すように、３層構造サイドウォールスペーサーの第１層目として、プラズマＣＶＤ法を用いて、低温酸化膜エッチストッパー膜２２を形成する。このときの条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。本膜の重要な役割としては、低濃度注入時のスルー酸化膜としての役割であり、後に窒化膜エッチストッパーをドライエッチングで除去する際のエッチストッパー膜としても役割を果たす。
次いで、図４（ａ）に示すように、３層構造サイドウォールスペーサーの第２層目として、プラズマＣＶＤ法を用いて、低温窒化膜エッチストッパー膜２３を形成する。このときの条件は、例えば、反応ガスとしてＳｉＨ４ガスとＮＨ３ガスを用いて、成膜温度３５０℃の条件で実施される。低温窒化膜エッチストッパー膜２３は、後のサイドウォールスペーサー形成時のエッチストッパー膜としての役割を果たす。なお、低温窒化膜としては、低温酸窒化膜を用いることもできる。
その後、図４（ｂ）に示すように、プラズマＣＶＤ法を用いて、サイドウォールスペーサーの主要部をなす低温酸化膜２４（サイドウォールスペーサー用犠牲膜ＳｉＯ２）を形成する。このときの条件は、例えば、反応ガスとしてＳｉＨ４ガスとＯ２ガスを用いて、成膜温度３５０℃の条件で実施される。以上、図３（ｄ）〜図４（ｂ）に示す膜形成は、試料を同一真空装置内のチャンバー間を真空解放することなく移動させることにより、連続して実施することが出来る。
図４（ｃ）に示す工程では、サイドウォールスペーサー形成のための低温酸化膜２４のドライエッチングが実施される。この場合、酸化膜２４を膜厚分だけ均一にエッチ戻し（エッチバック）する。ただし、一般のエッチングにおいては、±１０％の不均一が生じるのが通例であるので、膜厚５００ｎｍをエッチバックする場合、±５０ｎｍのバラツキが生じることになる。このバラツキが下地の膜に転写された場合には、言うまでもなくスルー酸化膜としての役割を果たすことができない。窒化膜をエッチストッパー膜に用いることができれば、前記エッチバック工程におけるＳｉＯ２／ＳｉＮ選択比を大きく取ることができ、前記エッチングのバラツキを吸収することができる。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてＣＨＦ３ガスを用いたＲＩＥ（リアクティブイオンエッチング）方式により実施される。
図５（ａ）は、サイドウォール酸化膜２６が形成された状態を示したものである。
次に、図５（ｂ）示すように、低温窒化膜エッチストッパー２３の露出する部分を除去する。
以上の手順によって、サイドウォール低温酸化膜２６／低温窒化膜２３／低温酸化膜２２から成る３層構造のサイドウォールスペーサーが形成される。尚、３層構造サイドウォールスペーサーの最下層の低温酸化膜エッチストッパー２２は、そのまま次工程のイオン注入時のスルー酸化膜として使用される。本実施例のサイドウォールスペーサー形成においては、所望のサイドウォール幅Ｗを得るために、前記低温酸化膜エッチストッパー２２、低温窒化膜エッチストッパー２３およびサイドウォール低温酸化膜２６の膜厚が調整される。本実施例では、サイドウォール幅Ｗは上記３層膜の膜厚を調整することにより、０．２μｍが採用された。
図５（ｃ）に示す工程では、先ずフォトリソグラフィーによりｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を形成した後、ｎ型もしくはｐ型の高濃度不純物２７が、３層構造のサイドウォール膜を付加したゲート電極１８およびレジストパターン（図示せず）をマスクとして用いて前記半導体薄膜１６に添加される。多結晶シリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１６にイオン注入（ドーピング）され、多結晶シリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜１６にイオン注入（ドーピング）される。この際、ｎチャネル型多結晶シリコンＴＦＴおよびｐチャネル型多結晶シリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク（図示せず）により他方の多結晶シリコンＴＦＴの半導体薄膜１６を覆った状態で行われる。
その後、ｎ型もしくはｐ型の高濃度不純物導入のためのレジストパターン（図示せず）を除去し、もう一方のｐ型もしくはｎ型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン（図示せず）を形成した後、高濃度不純物２７が３層構造のサイドウォール膜を付加したゲート電極１８およびレジストパターン（図示せず）をマスクとして用いて半導体薄膜１６に添加される。
図５（ｃ）は、高濃度の不純物２７が導入された状態を示したもので、高濃度不純物層２８が形成されている。尚、ｎ型およびｐ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。ｎチャネル型多結晶シリコンＴＦＴおよびｐチャネル型多結晶シリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型多結晶シリコンＴＦＴに対して、３１Ｐ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２、ｐチャネル型多結晶シリコンＴＦＴに対して、４９ＢＦ２ ＋，３５ｋｅＶ，２×１０１５／ｃｍ−２である。ｐチャネル型もしくは、ｎチャネル型多結晶シリコンＴＦＴに対するイオン注入後、レジストパターン（図示せず）が除去される。
次に、図６（ａ）に示すように、イオン注入時にスルー酸化膜として用いた低温酸化膜エッチストッパー膜２２を除去し、ソース領域２９およびドレイン領域３０を露出させる。
次いで、図６（ｂ）に示すように、高融点金属と半導体との化合物層、即ち、高融点金属シリサイド層を形成するための前段階として、従来通りの方法で、高融点金属薄膜３１を形成する。この高融点金属薄膜３１は、通常高真空状態まで排気した後、ＤＣマグネトロンスパッタリング方式により形成される。本実施例においては、ＲＦパワーと真空度を調整することにより、膜厚５０ｎｍの高融点金属を採用した。形成された高融点金属層３１は、（１１１）配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造等、さまざまな状態を形成することができるが、いずれも多結晶状態には変わりがなかった。
なお、高融点金属としては、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種を用いることが出来る。
その後、図６（ｃ）に示す工程において、シリサイド化熱処理として高融点金属薄膜３１に対してランプアニール光３２等が全面照射され、熱処理が実施される。この熱処理３２により、ソース領域２９およびドレイン領域３０と高融点金属３１が反応することにより、界面に準安定状態の高融点金属シリサイド３３が形成される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらは、デバイスのデザインルールに併せて選択される。本実施例では、熱処理として、タングステンのハロゲンランプを用いたＲＴＡ（ラピッドサーマルアニーリング）装置を用いて６００℃以下、好ましくは５００℃以下の温度で実施した。
図７（ａ）に示す工程では、選択エッチングを行なう。即ち、未反応の高融点金属材料を溶解し、高融点金属シリサイド材料は溶解しない溶液に浸漬することにより、自己整合的にソース領域２９およびドレイン領域３０上のみに準安定状態の高融点金属シリサイド３３が残留させる。この選択エッチング処理では、エッチャントとして、例えばＨ２ＳＯ４＋Ｈ２Ｏ２水溶液もしくはＮＨ４ＯＨ＋Ｈ２Ｏ２水溶液が用いられる。
次いで、図７（ｂ）に示す工程において、準安定状態の高融点金属シリサイド３３を安定状態の高融点金属シリサイド３５とするために、再度ランプアニール光３４等が全面照射され、熱処理３４が実施される。
その後、図７（ｃ）に示すように、ゲート電極１８、ソース領域２９およびドレイン領域３０上に、層間絶縁膜３６を形成する。この層間絶縁膜３６は、例えばプラズマＣＶＤ法によって、ゲート電極１８、ソース領域２９およびドレイン領域３０の上に堆積される厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、基板温度３５０℃で行われる。
次に、図８（ａ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、このレジストパターンをマスクとして用いたドライエッチング処理により、層間絶縁膜３６に開口部を形成し、これによりゲート電極１８、ソース領域２９およびドレイン領域３０をそれぞれ部分的に露出させ、コンタクトホール３７および３８を形成する。このドライエッチング処理では、例えば、ＣＨＦ３がエッチングガスとして用いられる。図８（ａ）は、層間絶縁膜３６上のレジストパターンが除去された状態を示したものである。レジストの剥離条件としては、Ｏ２プラズマを用いたアッシング処理２０分および有機剥離液浸漬処理により除去される。
次いで、図８（ｂ）に示す工程では、まず、コンタクトホール３７，３８内、及び層間絶縁膜３６上に金属電極膜３９，４０を形成する。この金属電極膜３９，４０は、例えばＤＣスパッタリングにより厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉから成る積層膜である。これらのスパッタリング条件は、先ずＴｉ：１００ｎｍ成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋＷの条件下で行なわれる。アルミニウムの成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの条件下で行なわれる。
続いて、レジスト材を金属電極膜上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターンを形成する。その後、このレジストパターンをマスクとして用いたドライエッチング処理により、金属電極膜をパターニングし、ソース電極３９およびドレイン電極４０を形成する。このドライエッチング処理では、例えばＢＣｌ３およびＣｌ２がエッチングガスとして用いられ、ＢＣｌ３の流量３０ＳＣＣＭ、Ｃｌ２の流量２０ＳＣＣＭ、圧力１５ｍＴｏｒｒ、ＲＦパワー３０Ｗの条件下で、アルミニウムおよびＴｉの積層膜が一括してエッチングされる。その後、ソース電極３９、およびドレイン電極４０上からレジストパターンを除去する。
上述した工程を経て、多結晶シリコンＴＦＴが完成する。
実施例２
実施例１は、ソース・ドレイン領域の表面に高融点金属のシリサイド膜を形成した、３層サイドウォールを備えるＬＤＤ構造ＴＦＴの製造プロセスについて示したが、本実施例では、高融点金属のシリサイド膜形成工程を割愛した、３層サイドウォールを備えるＬＤＤ構造ＴＦＴに係る例を示す。
即ち、図６（ａ）に示す状態の構造から、図６（ｂ）〜図７（ｂ）に示す工程を割愛して、図７（ｃ）に示す工程に進み、その後は実施例１と同様にして、層間絶縁膜３６の形成（図７（ｃ））、コンタクトホール３７および３８の形成（図８（ａ））、ソース電極３９、およびドレイン電極４０の形成（図８（ｂ））を経て、図９に示すようなＬＤＤ構造ＴＦＴが完成する。
実施例３
本実施例では、３層サイドウォールを備えるとともに、ソース・ドレイン領域の表面に不純物を含む多結晶シリコン層を形成した積上げソース・ドレインＬＤＤ構造ＴＦＴに係る例を示す。
即ち、図６（ａ）に示すように、ゲート電極の側壁にサイドウォールスペーサを形成した後、得られた構造の表面に積上げソース及びドレイン層形成用の非晶質シリコン層を形成し、ゲート電極及びサイドウォールスペーサをマスクとして用いて、半導体薄膜及び非晶質シリコン層に高濃度の不純物を導入し、半導体薄膜にソース拡散部及びドレイン拡散部を形成し、６００℃以下の温度で熱処理して、半導体薄膜及び非晶質シリコン層に導入された不純物を活性化するとともに、半導体薄膜上の非晶質シリコン層のみを結晶回復させて、固相成長により多結晶シリコン層を形成し、選択エッチングにより、半導体薄膜上の多結晶シリコン層のみを残し、その他の領域の非晶質シリコン層を除去することにより、ソース領域２９上に多結晶シリコンからなる積上げソース拡散層４１を、ドレイン領域上に多結晶ソリコンからなる積上げドレイン拡散層４２をそれぞれ自己整合的に形成するものである。
その後、ソース電極３９、およびドレイン電極４０を形成して、図１０に示すような積み上げソース・ドレイン構造ＴＦＴが得られる。
実施例４
本実施例では、３層サイドウォールを備えるとともに、ソース・ドレイン領域の表面に積み上げソース・ドレイン拡散層を形成し、更に、積み上げソース・ドレイン拡散層上に、高融点金属のシリサイド膜を形成した、ＬＤＤ構造ＴＦＴに係る例を示す。
即ち、まず、図６（ａ）に示すように、ゲート電極の側壁にサイドウォールスペーサを形成した後、得られた構造の表面に積上げソース及びドレイン層形成用の非晶質シリコン層を形成し、ゲート電極及びサイドウォールスペーサをマスクとして用いて、半導体薄膜及び非晶質シリコン層に高濃度の不純物を導入し、半導体薄膜にソース拡散部及びドレイン拡散部を形成し、６００℃以下の温度で熱処理して、半導体薄膜及び非晶質シリコン層に導入された不純物を活性化するとともに、半導体薄膜上の非晶質シリコン層のみを結晶回復させて、固相成長により多結晶シリコン層を形成し、選択エッチングにより、半導体薄膜上の多結晶シリコン層のみを残し、その他の領域の非晶質シリコン層を除去することにより、ソース領域２９上に多結晶シリコンからなる積上げソース拡散層４１を、ドレイン領域２９上に多結晶シリコンからなる積上げドレイン拡散層４２をそれぞれ自己整合的に形成する。
次いで、実施例１と同様に、図６（ｂ）〜図８（ｂ）に示す工程を経て、図１１に示すような、積み上げソース・ドレインに更にシリサイド膜４３，４４を形成したＬＤＤ構造ＴＦＴが得られる。
実施例５
本実施例では、３層サイドウォールを備えるとともに、ソース・ドレイン領域上の層間絶縁膜に形成されたコンタクト孔に不純物を含む多結晶シリコンを埋め込んだ、凸型ソース・ドレイン構造の、ＬＤＤ構造ＴＦＴに係る例を示す。
即ち、図６（ａ）に示す状態の構造から、図６（ｂ）〜図７（ｂ）に示す工程を割愛して、図７（ｃ）に示す工程に進み、層間絶縁膜３６を形成した後、図８（ａ）に示すようにコンタクトホール３７および３８を形成し、これらコンタクトホール３７および３８内を埋めるように、層間絶縁膜上にアモルファスシリコンを形成し、アモルファスリリコン層に不純物を導入し、アモルファスシリコン層に、６００℃以下の温度で第１の熱処理を施して、前記アモルファス半導体層内の不純物を活性化するとともに、ソース領域２９及びドレイン領域３０に接するコンタクトホール内に埋め込まれたアモルファス半導体を結晶回復させ、固相成長により多結晶シリコンとし、選択エッチングによりアモルファスリシリコン層を除去して、コンタクトホール内の多結晶シリコンのみを残すことにより、自己整合的にコンタクトホール３７に埋め込まれた多結晶シリコンからなる凸型ソース拡散層４５、及び自己整合的にコンタクトホール３８内に埋め込まれた多結晶シリコンからなる凸型ドレイン拡散層４６をそれぞれ形成する。
その後、ソース電極３９、およびドレイン電極４０を形成して、図１２に示すような、凸型ソース・ドレイン構造の３層サイドウォールを備えるＬＤＤ構造ＴＦＴが得られる。
実施例６
本実施例では、３層サイドウォールを備えるとともに、凸型ソース・ドレイン構造であって、かつ凸型ソース・ドレインの表面にシリサイド層を設けた、ＬＤＤ構造ＴＦＴに係る例を示す。
即ち、実施例５において、自己整合的にコンタクトホール３７に埋め込まれた多結晶シリコンからなる凸型ソース拡散層４５、及び自己整合的にコンタクトホール３８内に埋め込まれた多結晶シリコンからなる凸型ドレイン拡散層４６をそれぞれ形成した後、高融点金属薄膜を形成し、ランプアニール光等の全面照射により熱処理し、多結晶シリコンと高融点金属が反応することにより、高融点金属シリサイドを形成する。
次に、未反応の高融点金属材料を溶解した後、ソース電極３９、およびドレイン電極４０を形成して、図１３に示すような、凸型ソース・ドレイン構造であって、かつ凸型ソース・ドレインの表面にシリサイド層４７，４８を設けた、３層サイドウォールを備えるＬＤＤ構造ＴＦＴが得られる。
実施例７
本実施例では、３層サイドウォールを備えるＬＤＤ構造であるとともに、平坦構造のＴＦＴに係る例を示す。
即ち、実施例１において、図２（ｂ）に示すように、半導体パターン１６を形成した後、その周囲との段差を絶縁膜４９で埋めることにより、表面段差０．１μｍ以下の第１の平坦構造を形成し、ソース領域及びドレイン領域を形成した後、側壁に３層サイドウォールを有するゲート電極により生じた表面段差を層間絶縁膜５０により埋めることにより、表面段差０．１μｍ以下の第２の平坦構造を形成し、層間絶縁膜に形成されたコンタクトホール内に金属材料からなるコンタクトプラグ５１，５２を埋め込むことにより、表面段差が０．１μｍ以下の第３の平坦構造を形成し、この上にコンタクトプラグを介してソース領域及びドレイン領域と接続する、絶縁膜５３に埋め込まれたソース電極５４及びドレイン電極５５を形成することにより、表面段差が０．１μｍ以下の第４の平坦構造を形成するものである。
その結果、図１４に示すように、３層サイドウォールを備えるＬＤＤ構造であるとともに、平坦構造のＴＦＴが得られる。
実施例８
本実施例では、３層サイドウォールを備えるとともに、高融点金属シリサイドからなるコンタクトプラグを有するＬＤＤ構造ＴＦＴに係る例を示す。
即ち、実施例６において、ソース・ドレイン領域２９，３０上の層間絶縁膜に形成されたコンタクト孔に不純物を含む多結晶シリコンを埋め込んだ後、高融点金属イオンを注入し、熱処理により、注入された高融点金属イオンと多結晶シリコン層のＳｉとを反応させ、高融点金属シリサイド層に変換させ、その後は、通常の方法でソース電極３９、およびドレイン電極４０を形成して、図１５に示すような、高融点金属シリサイドからなるコンタクトプラグ５５，５６を有する、３層サイドウォールを備えるＬＤＤ構造ＴＦＴが得られる。
次に、上述の実施例で得られた多結晶シリコンＴＦＴを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。
図１６は上記ＴＦＴを用いて作成された液晶表示装置の概略的な回路構成を示し、図１７はこの液晶表示装置の概略的な断面構造を示し、図１８は表示画素周辺の等価回路を示す。
この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１００から独立した駆動回路基板上に配置される。
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路１０３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１０４を備える。各画素スイッチング素子１１１は上述の実施例のようにして形成される、例えばＮチャネル多結晶シリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板ＡＲ上に形成される複数の多結晶シリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは、複数の画素電極ＰＥに対向して配置され、コモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
尚、対向電極ＣＥは、図１６に示すようにコモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路１０４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。
図１６に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
さらに、各スタティックメモリ部１１３は上述の実施例のようにして形成されるＰチャネル多結晶シリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネル多結晶シリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号ＶＳｉｇを保持する。各接続制御部１１４はＮチャネル多結晶シリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
１０…透明絶縁性基板（ガラス基板）、１１…アンダーコート膜（ＳｉＮ膜）、１２…アンダーコート膜（ＳｉＯ２膜）、１３…半導体薄膜（アモルファスシリコン層）、１４…レーザー照射光、１５…結晶化された半導体薄膜（多結晶シリコン層）、１６…アイランド化された半導体パターン、１７…ゲート絶縁膜、１８…ゲート電極パターン、１９…イオン注入（ドーピング）〔ｎ−およびｐ−低濃度不純物注入〕、２０…スルー酸化膜（ゲート絶縁膜の残膜）、２１…ｎ−およびｐ−低濃度不純物注入層、２２…低温酸化膜エッチストッパー、２３…低温窒化膜エッチストッパー、２４…サイドウォールスペーサー形成用低温酸化膜、２５…反応性イオンエッチング、２６…サイドウォールスペーサ、２７…イオン注入（ドーピング）〔ｎ＋およびｐ＋高濃度不純物注入〕、２８…ｎ＋およびｐ＋高濃度不純物注入層、２９…ソース領域、３０…ドレイン領域、３１…高融点金属膜、３２、３４…熱処理、３３…準安定状態の高融点金属シリサイド膜、３５…安定状態の高融点金属シリサイド膜、３６…層間絶縁膜、３７、３８…コンタクトホール、３９…ソース電極、４０…ドレイン電極、１００…液晶表示パネル、１０２…液晶コントローラ、１０３…走査線駆動回路、１０４…信号線駆動回路、１１１…画素スイッチング素子、１１２…補助容量、１１３…スタティックメモリ部、１１４…接続制御部。

Claims (21)

  1. 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、
    前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、
    前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び
    前記島状半導体層及びゲート電極を覆う層間絶縁膜
    を具備することを特徴とする薄膜半導体装置。
  2. 前記ソース領域及びドレイン領域の表面に形成された、高融点金属と半導体との化合物からなる薄層を更に具備することを特徴とする請求項１に記載の薄膜半導体装置。
  3. 前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層及び第１導電型の不純物を含む積上げドレイン多結晶半導体層を更に具備することを特徴とする請求項１に記載の薄膜半導体装置。
  4. 前記ソース領域並びにドレイン領域上にそれぞれ６００℃以下の温度で固相成長された、第１導電型の不純物を含む積上げソース多結晶半導体層並びに第１導電型の不純物を含む積上げドレイン多結晶半導体層、及び前記積上げソース多結晶半導体層並びに積上げドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することを特徴とする請求項１に記載の薄膜半導体装置。
  5. 前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層
    を更に具備することを特徴とする請求項１に記載の薄膜半導体装置。
  6. 前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することを特徴とする請求項５に記載の薄膜半導体装置。
  7. 前記島状結晶質半導体層の周囲との段差が第１の絶縁膜で埋められて０．１μｍ以下の第１の平坦構造が形成され、前記ゲート電極により生じた表面段差が第２の絶縁膜により埋められて０．１μｍ以下の第２の平坦構造が形成され、前記ソース領域及びドレイン領域にそれぞれ接続する、前記第２の絶縁膜に形成された第１及び第２のコンタクト孔内に金属材料からなるコンタクトプラグが形成されて０．１μｍ以下の第３の平坦構造が形成され、前記第３の平坦構造上に、前記コンタクトプラグを介して前記ソース領域及びドレイン領域と接続する、第３の絶縁膜に埋め込まれたソース電極及びドレイン電極が形成されて０．１μｍ以下の第４の平坦構造が形成されていることを特徴とする請求項１に記載の薄膜半導体装置。
  8. 前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた高融点金属と半導体との化合物からなる層を更に具備することを特徴とする請求項１に記載の薄膜半導体装置。
  9. 前記高融点金属は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種であることを特徴とする請求項２、４、６、又は８に記載の薄膜半導体装置。
  10. 透明絶縁性基板上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に結晶化領域を形成する工程、
    前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
    前記ゲート電極をマスクとして用いて、前記ゲート電極両側の結晶化領域のソース予定領域及びドレイン予定領域に第１の不純物を導入する工程、
    得られた構造の表面に低温酸化膜エッチストッパー、低温窒化膜エッチストッパーおよびサイドウォールスペーサー形成用低温酸化膜の３層を連続して形成する工程、
    得られた構造をエッチバックし、前記ゲート電極の側壁に３層構造のサイドウォールスペーサーを形成する工程、
    前記ゲート電極およびサイドウォールスペーサーをマスクとして用いて、前記低温窒化膜エッチストッパーの露出する部分を除去する工程、及び
    前記低温酸化膜エッチストッパーを不純物導入のスルー酸化膜として用いて、第２の不純物を導入して、ソース領域及びドレイン領域を形成する工程
    を具備することを特徴とする薄膜半導体装置の製造方法。
  11. 前記第２の不純物を導入する工程の後、
    スルー酸化膜を除去する工程、
    得られた構造の表面に高融点金属膜を形成する工程、
    熱処理を施して、前記高融点金属と結晶化領域の半導体とを反応させ、界面に高融点金属と半導体の化合物からなる層を形成する工程、及び
    未反応の高融点金属膜を除去して、前記ソース及びドレイン領域上に前記化合物からなる層を残す工程
    を具備することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
  12. 前記第２の不純物を導入する工程の後、
    スルー酸化膜を除去する工程、
    得られた構造の表面に非晶質半導体層を形成する工程、
    前記非晶質半導体層に第３の不純物を導入する工程、
    熱処理を施して、前記非晶質半導体層の結晶化領域上の部分のみを活性化及び結晶回復させる工程、及び
    選択エッチングにより、前記結晶化領域上の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的にソース領域及びドレイン領域上に多結晶半導体からなるソース拡散層及びドレイン拡散層を形成する工程、
    を更に具備することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
  13. 前記第２の不純物を導入する工程の後、
    スルー酸化膜を除去する工程、
    得られた構造の表面に非晶質半導体層を形成する工程、
    前記非晶質半導体層に第３の不純物を導入する工程、
    熱処理を施して、前記非晶質半導体層の結晶化領域上の部分のみを活性化及び結晶回復させる工程、及び
    選択エッチングにより、前記結晶化領域上の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的にソース領域及びドレイン領域上に多結晶半導体からなるソース拡散層及びドレイン拡散層を形成する工程、
    得られた構造の表面に高融点金属層を形成する工程、
    第２の熱処理を施して、前記積上げソース拡散層と高融点金属層の界面、及び前記積上げドレイン拡散層と高融点金属層の界面に高融点金属と半導体の化合物からなる層を形成する工程、
    選択エッチングにより、未反応の高融点金属膜を除去して、前記積上げソース拡散層及び積上げドレイン拡散層上に化合物層を残す工程、及び
    第３の熱処理を施して、高融点金属と半導体との反応を完了させるとともに、前記ゲート電極の両側に、前記ソース拡散部、積上げソース拡散層及び化合物層からなるソース領域、及び前記ドレイン拡散部、積上げドレイン拡散層及び化合物層からなるドレイン領域を形成する工程
    を更に具備することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
  14. 前記第２の不純物を導入する工程の後、
    スルー酸化膜を除去する工程、
    得られた構造の表面に層間絶縁膜を形成する工程、
    前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、
    前記第１及び第２のコンタクトホール内を埋めるように、前記層間絶縁膜上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に不純物を導入する工程、
    熱処理を施して、前記非晶質半導体層に含まれる不純物を活性化並びに前記非晶質半導体層を結晶回復させる工程、
    選択エッチングにより、前記第１及び第２のコンタクトホール内の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的に第１及び第２のコンタクトホール内に多結晶半導体を埋め込み、埋め込まれた多結晶半導体からなる凸型ソース多結晶半導体層及び凸型ドレイン多結晶半導体層を形成する工程
    を更に具備することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
  15. 前記第２の不純物を導入する工程の後、
    スルー酸化膜を除去する工程、
    得られた構造の表面に層間絶縁膜を形成する工程、
    前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、
    前記第１及び第２のコンタクトホール内を埋めるように、前記層間絶縁膜上に非晶質半導体層を形成する工程、
    前記非晶質半導体層に不純物を導入する工程、
    第１の熱処理を施して、前記非晶質半導体層に含まれる不純物を活性化並びに前記非晶質半導体層を結晶回復させる工程、
    選択エッチングにより、前記第１及び第２のコンタクトホール内の多結晶半導体のみを残し、その他の領域の非晶質半導体層を除去することにより、自己整合的に第１及び第２のコンタクトホール内に多結晶半導体を埋め込み、埋め込まれた多結晶半導体からなる凸型ソース多結晶半導体層及び凸型ドレイン多結晶半導体層を形成する工程、
    全面に高融点金属膜を形成する工程、
    第２の熱処理を施して、前記高融点金属と前記第１及び第２のコンタクトホール内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる層を形成する工程、及び
    前記高融点金属膜を選択エッチングし、自己整合的に前記第１及び第２のコンタクトホール内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる層を残す工程
    を更に具備することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
  16. 前記第２の不純物を導入する工程の後、
    スルー酸化膜を除去する工程、
    得られた構造の表面に層間絶縁膜を形成し、表面段差０．１μｍ以下の平坦構造を形成する工程、
    前記層間絶縁膜に第１及び第２のコンタクトホールを形成する工程、及び
    前記第１及び第２のコンタクトホールに金属材料を埋め込み、表面段差０．１μｍ以下の平坦構造を形成する工程
    を具備することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
  17. 前記第２の不純物を導入する工程の後、
    スルー酸化膜を除去する工程、
    得られた構造の表面に層間絶縁膜を形成する工程、
    前記層間絶縁膜上に酸化膜と窒化膜の積層構造からなる保護層を形成する工程、
    前記層間絶縁膜及び保護層に、前記ソース領域及びドレイン領域にそれぞれ接続する第１及び第２のコンタクト孔を形成する工程、
    前記第１及び第２のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、
    前記非晶質半導体膜に不純物を導入する工程、
    前記不純物が導入された非晶質半導体膜をエッチバックして、前記第１及び第２のコンタクト孔内のみに非晶質半導体膜を残す工程、
    前記保護層をマスクとして前記第１及び第２のコンタクト孔内の非晶質半導体膜に高融点金属を導入する工程、
    前記保護層を除去する工程、及び
    熱処理を施して、前記第１及び第２のコンタクト孔に埋め込まれた非晶質半導体膜と導入された高融点金属とを反応させて、非晶質半導体膜を半導体と高融点金属との化合物に変換する工程、
    を更に具備することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
  18. 前記低温酸化膜エッチストッパー、低温窒化膜エッチストッパーおよびサイドウォールスペーサー形成用低温酸化膜の３層を連続して形成する工程は、基板温度５００℃以下のプラズマＣＶＤ法を用いて行われることを特徴とする１０〜１７のいずれかに記載の薄膜半導体装置の製造方法。
  19. 前記エッチバックは、高密度プラズマエッチング装置を用いて行われることを特徴とする請求項１０〜１８のいずれかに記載の薄膜半導体装置の製造方法。
  20. 前記高融点金属は、Ｎｉ，Ｔｉ、Ｃｏ、Ｍｏ、及びＷからなる群から選ばれた１種であることを特徴とする請求項１１、１３、１５、又は１７に記載の薄膜半導体装置の製造方法。
  21. 請求項１〜９に記載の薄膜半導体装置を備えることを特徴とする表示装置。
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